特開 2022-57234 半導体装置、および半導体装置の試験方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022057234

(43)【公開日】2022-04-11

(54)【発明の名称】半導体装置、および半導体装置の試験方法

(51)【国際特許分類】

   G01R 31/26 20200101AFI20220404BHJP

   H03F 3/45 20060101ALI20220404BHJP

   H03F 3/68 20060101ALI20220404BHJP

【ＦＩ】

G01R31/26 B

G01R31/26 G

H03F3/45 210

H03F3/68

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2020165376

(22)【出願日】2020-09-30

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】特許業務法人太陽国際特許事務所

(72)【発明者】

【氏名】松井 克晃

【テーマコード（参考）】

2G003

5J500

【Ｆターム（参考）】

2G003AA02

2G003AA07

2G003AB05

2G003AE08

5J500AA01

5J500AA12

5J500AA21

5J500AC05

5J500AC21

5J500AC32

5J500AC61

5J500AC92

5J500AC97

5J500AF15

5J500AF18

5J500AH10

5J500AH17

5J500AH39

5J500AK02

5J500AK03

5J500AK04

5J500AK06

5J500AK09

5J500AT01

5J500DN04

5J500DN12

5J500DN22

5J500DN23

5J500DP01

(57)【要約】

【課題】複数の差動増幅器を含む半導体装置であっても、より簡易な構成で、リーク電流試験をより正確に行うことが可能な半導体装置、および半導体装置の試験方法を提供すること。
【解決手段】第１のカレントミラー回路および第１の極性のトランジスタにより構成された第１の差動対を備える第１の差動増幅器と、第２のカレントミラー回路および第２の極性のトランジスタにより構成された第２の差動対を備える第２の差動増幅器と、前記第１の差動対の一方のトランジスタの出力を制御する第１のスイッチと、前記第１のカレントミラー回路に流れる電流を制御する第２のスイッチと、前記第２の差動対の一方のトランジスタの出力を制御する第３のスイッチと、前記第２のカレントミラー回路に流れる電流を制御する第４のスイッチと、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１のカレントミラー回路および第１の極性のトランジスタにより構成された第１の差動対を備える第１の差動増幅器と、
第２のカレントミラー回路および前記第１の極性とは異なる第２の極性のトランジスタにより構成された第２の差動対を備える第２の差動増幅器と、
前記第１の差動対の一方のトランジスタの出力を制御する第１のスイッチと、
前記第１のカレントミラー回路に流れる電流を制御する第２のスイッチと、
前記第２の差動対の一方のトランジスタの出力を制御する第３のスイッチと、
前記第２のカレントミラー回路に流れる電流を制御する第４のスイッチと、を含む
半導体装置。

【請求項2】

前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、前記第４のスイッチは、それぞれ制御信号の電圧に基づいて制御することを特徴とする
請求項１に記載の半導体装置。

【請求項3】

前記第２のスイッチは所定の前記制御信号の電圧に基づいて前記第１のカレントミラー回路に第１の電圧を供給することで前記第１のカレントミラー回路としての機能を停止させ、
前記第４のスイッチは所定の前記制御信号の電圧に基づいて前記第２のカレントミラー回路に第２の電圧を供給することで前記第２のカレントミラー回路としての機能を停止させることを特徴とする
請求項２に記載の半導体装置。

【請求項4】

前記第１のスイッチは所定の前記制御信号の電圧に基づいて前記第２の電圧に切り替えることで前記第１の差動対の一方のトランジスタの出力を停止させ、
前記第３のスイッチは所定の前記制御信号の電圧に基づいて前記第１の電圧に切り替えることで前記第２の差動対の一方のトランジスタの出力を停止させることを特徴とする
請求項３に記載の半導体装置。

【請求項5】

前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ、前記第４のスイッチに所定の前記制御信号が入力されたときに、前記第１の差動対の他方のトランジスタ、前記第２の差動対の他方のトランジスタ、を含むバッファを構成することを特徴とする
請求項４に記載の半導体装置。

【請求項6】

前記第１の差動対の他方のトランジスタおよび、前記第２の差動対の他方のトランジスタは第１の入力が入力されることを特徴とする
請求項１から請求項５のいずれか１項に記載の半導体装置。

【請求項7】

前記第１の差動対の一方のトランジスタおよび、前記第２の差動対の一方のトランジスタはそれぞれ前記第１のスイッチおよび前記第３のスイッチを介して第２の入力が入力されることを特徴とする
請求項１から請求項６のいずれか１項に記載の半導体装置。

【請求項8】

前記第２の入力が参照電圧である
請求項７に記載の半導体装置。

【請求項9】

前記第１のカレントミラー回路および前記第２のスイッチは前記第２の極性のトランジスタにより構成され、
前記第２のカレントミラー回路および前記第４のスイッチは前記第１の極性のトランジスタにより構成されていることを特徴とする
請求項１から請求項８のいずれか１項に記載の半導体装置。

【請求項10】

前記第２のスイッチを構成する少なくとも１のトランジスタのドレインが、前記第１のカレントミラー回路のトランジスタのゲートに接続され、
前記第４のスイッチを構成する少なくとも１のトランジスタのドレインが、前記第２のカレントミラー回路のトランジスタのゲートに接続されていることを特徴とする
請求項９に記載の半導体装置。

【請求項11】

前記第１の差動増幅器は、前記第１の差動対に接続され、ゲートにバイアス電圧が印加され、該第１の差動増幅器の電流源であるトランジスタを備え
前記第２の差動増幅器は、前記第２の差動対に接続され、ゲートにバイアス電圧が印加され、該第２の差動増幅器の電流源であるトランジスタを備えた、
請求項１から請求項１０のいずれか１項に記載の半導体装置。

【請求項12】

第１のカレントミラー回路および第１の極性のトランジスタにより構成された第１の差動対を備える第１の差動増幅器と、
第２のカレントミラー回路および第２の極性のトランジスタにより構成された第２の差動対を備える第２の差動増幅器と、を含む半導体装置の試験方法であって、
前記第１の差動対の一方のトランジスタおよび前記第２の差動対の一方のトランジスタを停止させ、
前記第１のカレントミラー回路および前記第２のカレントミラー回路としての機能を停止させ、
前記第１の差動対の他方のトランジスタ、前記第２の差動対の他方のトランジスタ、を含むバッファを介して第１の入力に基づいて出力することでリーク電流試験を行う
半導体装置の試験方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置、および半導体装置の試験方法に関する。

【背景技術】

【0002】

半導体装置を構成する一般的な回路形式として、差動増幅器が挙げられる。差動増幅器に関連した技術を開示した文献として、例えば、特許文献１が知られている。特許文献１には、差動で送られる入力信号に対する動作電位が互いに異なる複数の入力アンプを備えることで、機器間のグランドの電位に差異があったとしても信号を確実に受信できる信号受信装置が開示されている。特許文献１に係る入力バッファは、カレントミラー型の一対の差動アンプと、これらの差動アンプからのディジタル出力を受けるＯＲ回路とからなっている。

【0003】

図４は、特許文献１に係る入力バッファと類似の構成を有する、差動増幅器を用いた比較例に係る半導体装置５０を示している。図４に示したように、半導体装置５０は、Ｐ型差動増幅器５１、Ｎ型差動増幅器５２、およびインバータ５３を含んでいる。

【0004】

Ｐ型差動増幅器５１は、Ｐ型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、「Ｐ型トランジスタ」）Ｐ５０、Ｐ５４、Ｐ５５、およびＮ型ＭＯＳＦＥＴ（以下、「Ｎ型トランジスタ」）Ｎ５１、Ｎ５２を含んでいる。一方、Ｎ型差動増幅器５２は、Ｎ型トランジスタＮ５０、Ｎ５４、Ｎ５５、およびＰ型トランジスタＰ５１、Ｐ５２を含んでいる。Ｐ型差動増幅器５１は、Ｎ型トランジスタＮ５１、Ｎ５２を含むカレントミラー回路を有し、Ｎ型差動増幅器５２は、Ｐ型トランジスタＰ５１、Ｐ５２を含むカレントミラー回路を有する。インバータ５３は、出力バッファとしての機能を有する。

【0005】

Ｐ型差動増幅器５１のＰ型トランジスタＰ５０のゲートには入力信号ＶＩＮが入力され、Ｐ型トランジスタＰ５５のゲートには参照電圧ＶＲＥＦが入力される。Ｎ型差動増幅器５２のＮ型トランジスタＮ５０のゲートには入力信号ＶＩＮが入力され、Ｎ型トランジスタＮ５５のゲートには参照電圧ＶＲＥＦが入力される。入力信号ＶＩＮは、参照電圧ＶＲＥＦと比較され、比較された結果がインバータ５３を介して出力信号ＶＯＵＴとして出力される。

【0006】

一方、半導体装置の不良品を選別する試験方法の一例として、リーク電流試験が挙げられる。リーク電流試験とは、例えば半導体装置の静止時において電源電流を測定し、本来想定される電源電流よりも増加していた場合に不良と判定する試験方法である。リーク電流試験の一例として、ＩＤＤＱ試験が挙げられる。ＩＤＤＱ試験とは、ＣＭＯＳ回路の故障を検出するための試験である。ＣＭＯＳ回路では、トランジスタがスイッチング動作していない静止時において、電源電流がごくわずかしか流れない。一方、ＣＭＯＳ回路の一部に故障が発生している場合は、トランジスタに大きな電流が流れる。この現象を利用し、静止時の電源電流を測定して故障の有無を判別する手法がＩＤＤＱ試験である。

【0007】

ＩＤＤＱ試験に関連した技術を開示した文献として、例えば特許文献２が知られている。特許文献２に開示されたＩＤＤＱテスト回路は、電源電圧であるＶＤＤＱとは異なる電位のＶＤＤを受け、差動増幅回路のＩＤＤＱテストをするために差動増幅回路の出力電位を制御する制御回路と、ＶＤＤを受け差動増幅回路の出力を出力するインバータとで構成される。そして、差動増幅回路が入力信号を駆動する通常動作のときは、差動増幅回路の出力がインバータのトランジスタの耐圧以下の電位を出力し、差動増幅回路がＩＤＤＱテスト動作のときは、差動増幅回路の出力を制御回路がインバータのトランジスタの耐圧以下の電位を出力するように制御する。制御回路を構成するトランジスタにはマルチオキサイドプロセスによるトランジスタを用いている。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開平１１－２７４９１０号公報

【特許文献2】特開２００２－０９８７３２号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

ここで、比較例に係る半導体装置５０に対して、ＩＤＤＱ試験を行うことを考えた場合に、以下のような問題が想定される。

【0010】

比較例に係る半導体装置５０では、ＩＤＤＱ試験に際し、半導体装置５０のスイッチング動作を停止させ、電源ＶＤＤの電流Ｉｄｄｑを測定する。しかしながらこの場合、Ｐ型差動増幅器５１のカレントミラー回路、およびＮ型差動増幅器５２のカレントミラー回路は動作しており、このカレントミラー回路の電流が電流Ｉｄｄｑに含まれて流れる。すなわち、半導体装置５０が正常な場合には微小な電流Ｉｄｄｑが流れるが、カレントミラー回路にも電流が流れることでカレントミラー回路での消費電流が測定すべき電流Ｉｄｄｑのノイズとなり、正確な電流Ｉｄｄｑの測定ができなくなるという問題が想定される。

【0011】

また、カレントミラー回路の影響を回避するために差動増幅器を停止させたとしても、半導体装置５０が接続される後段の内部回路の状態の設定ができなくなるという問題も想定される。すなわち、各種試験モードにおいて内部回路の状態を設定するためには、半導体装置５０の状態を入力信号ＶＩＮによって変更する必要があるが、差動増幅器が停止しているとこの状態の設定が行えなくなるという問題である。

【0012】

特許文献２に係るＩＤＤＱ試験回路では、上記問題の回避が図られているが、付加回路が複雑で、レイアウト面積の増大等を招く懸念がある。また、付加回路が複雑であることに起因して、通常動作時の特性に影響を及ぼすことも懸念される。

【0013】

本発明は、上記の事情を踏まえ、複数の差動増幅器を含む半導体装置であっても、より簡易な構成で、リーク電流試験をより正確に行うことが可能な半導体装置、および半導体装置の試験方法を提供することを目的とする。

【課題を解決するための手段】

【0014】

上記課題を解決するため、本開示に係る半導体装置は、第１のカレントミラー回路および第１の極性のトランジスタにより構成された第１の差動対を備える第１の差動増幅器と、第２のカレントミラー回路および前記第１の極性とは異なる第２の極性のトランジスタにより構成された第２の差動対を備える第２の差動増幅器と、前記第１の差動対の一方のトランジスタの出力を制御する第１のスイッチと、前記第１のカレントミラー回路に流れる電流を制御する第２のスイッチと、前記第２の差動対の一方のトランジスタの出力を制御する第３のスイッチと、前記第２のカレントミラー回路に流れる電流を制御する第４のスイッチと、を含む。

【0015】

上記課題を解決するため、本開示に係る半導体装置の試験方法は、第１のカレントミラー回路および第１の極性のトランジスタにより構成された第１の差動対を備える第１の差動増幅器と、第２のカレントミラー回路および第２の極性のトランジスタにより構成された第２の差動対を備える第２の差動増幅器と、を含む半導体装置の試験方法であって、前記第１の差動対の一方のトランジスタおよび前記第２の差動対の一方のトランジスタを停止させ、前記第１のカレントミラー回路および前記第２のカレントミラー回路としての機能を停止させ、前記第１の差動対の他方のトランジスタ、前記第２の差動対の他方のトランジスタ、を含むバッファを介して第１の入力に基づいて出力することでリーク電流試験を行う。

【発明の効果】

【0016】

本発明によれば、複数の差動増幅器を含む半導体装置であっても、より簡易な構成で、リーク電流試験をより正確に行うことが可能な半導体装置、および半導体装置の試験方法を提供することが可能となる、という効果を奏する。

【図面の簡単な説明】

【0017】

【図1】第１の実施の形態に係る半導体装置の構成の一例を示す回路図である。

【図2】第１の実施の形態に係る半導体装置の、等価バッファの構成の一例を示す回路図である。

【図3】第２の実施の形態に係る半導体装置の構成の一例を示す回路図である。

【図4】比較例に係る半導体装置の構成を示す回路図である。

【発明を実施するための形態】

【0018】

以下、図面を参照して、本開示に係る半導体装置、および半導体装置の試験方法について詳細に説明する。本開示に係る半導体装置は、入力バッファ、中間段回路、出力バッファ等について制約なく適用することができるが、以下に説明する実施の形態では、入力バッファに適用した形態を例示して説明する。また、本開示に係る半導体装置に対しては、ロジック試験、交流信号応答試験等様々な試験が実施されるが、本実施の形態では、一例として、ＩＤＤＱ試験等の静止時リーク電流試験（以下、「リーク試験」）を例示して説明する。

【0019】

［第１の実施の形態］
図１および図２を参照して、本実施の形態に係る半導体装置１０について説明する。図１は、入力バッファとしての本実施の形態に係る半導体装置１０を示している。図１に示すように、半導体装置１０は、Ｐ型差動増幅器（図１では、「ＰＡＭＰ」と表記）１１、Ｎ型差動増幅器（図１では、「ＮＡＭＰ」と表記）１２、およびインバータ（図１では、「ＩＮＶ」と表記）１３を含んでいる。半導体装置１０は第１の電圧として低電位側はＧＮＤ（グランド、接地）とされており、第２の電圧として高電位側には電源ＶＤＤが印加されている。しかしながら、この半導体装置１０への印加電位は一例であって、他の電位を印加してもよい。

【0020】

Ｐ型差動増幅器１１は、第１の極性であるＰ型トランジスタＰ０、Ｐ５、Ｐ４、および第２の極性であるＮ型トランジスタＮ１、Ｎ２を含んでいる。Ｎ型トランジスタＮ１およびＮ２は第１のカレントミラー回路を構成し、Ｎ型トランジスタＮ１およびＮ２のゲートはＮ型トランジスタＮ１のドレインに接続されているノードＶＧＮに接続されており、ソースはＧＮＤに接続されている。Ｐ型トランジスタＰ０およびＰ５は第１の差動対を構成し、第１の差動対の一方のトランジスタであるＰ型トランジスタＰ５のゲートには入力電圧ＶＲＥＦＰが入力され、第１の差動対の他方のトランジスタであるＰ型トランジスタＰ０のゲートには第１の入力である入力信号ＶＩＮが入力される。第１の差動対に接続され、バイアス電圧ＰＢＩＡＳでゲートがバイアスされたＰ型トランジスタＰ４は定電流源である。

【0021】

Ｎ型差動増幅器１２は、第２の極性であるＮ型トランジスタＮ０、Ｎ５、Ｎ４、および第１の極性であるＰ型トランジスタＰ１、Ｐ２を含んでいる。Ｐ型トランジスタＰ１およびＰ２は第２のカレントミラー回路を構成し、Ｐ型トランジスタＰ１およびＰ２のゲートはＰ型トランジスタＰ１のドレインに接続されているノードＶＧＰに接続されており、ソースは電源ＶＤＤが印加されている。Ｎ型トランジスタＮ０およびＮ５は第２の差動対を構成し、第２の差動対の一方のトランジスタであるＮ型トランジスタＮ５のゲートには入力電圧ＶＲＥＦＮが入力され、第２の差動対の他方のトランジスタであるＮ型トランジスタＮ０のゲートには第１の入力である入力信号ＶＩＮが入力される。第２の差動対に接続され、バイアス電圧ＮＢＩＡＳでゲートがバイアスされたＮ型トランジスタＮ４は定電流源である。

【0022】

第１のスイッチ(スイッチＳＷ＿Ｐ)は第２の入力である参照電圧ＶＲＥＦと第１の差動対の一方のトランジスタであるＰ型トランジスタＰ５のゲートとの間に配置されている。スイッチＳＷ＿ＰはＰ型トランジスタＰ６およびＮ型トランジスタＮ７によって構成されている。Ｎ型トランジスタＮ７のゲートには制御信号ＩＤＤＱの補信号／ＩＤＤＱが入力されており、ソースは参照電圧ＶＲＥＦに接続されている。Ｐ型トランジスタＰ６のゲートには同じく、制御信号ＩＤＤＱの補信号／ＩＤＤＱが入力されており、ソースには電源ＶＤＤが印加されており、ドレインにはＮ型トランジスタＮ７のドレインおよび第１の差動対の一方のトランジスタであるＰ型トランジスタＰ５のゲートに接続されている。

【0023】

第２のスイッチは第１のカレントミラー回路に配置されている。第２のスイッチは、第１のカレントミラー回路を構成しているトランジスタと同じ極性であるＮ型トランジスタＮ３によって構成され、Ｎ型トランジスタＮ３のゲートには制御信号ＩＤＤＱが入力されており、ソースはＧＮＤに接続されており、ドレインはノードＶＧＮを介して第１のカレントミラー回路を構成するＮ型トランジスタＮ１、Ｎ２のゲートに接続されている。

【0024】

第３のスイッチ(スイッチＳＷ＿Ｎ)は第２の入力である参照電圧ＶＲＥＦと第２の差動対の一方のトランジスタであるＮ型トランジスタＮ５のゲートとの間に配置されている。スイッチＳＷ＿ＮはＮ型トランジスタＮ６およびＰ型トランジスタＰ７によって構成されている。Ｐ型トランジスタＰ７のゲートには制御信号ＩＤＤＱが入力されており、ソースは参照電圧ＶＲＥＦに接続されている。Ｎ型トランジスタＮ６のゲートには同じく、制御信号ＩＤＤＱが入力されており、ソースはＧＮＤに接続されており、ドレインにはＰ型トランジスタＰ７のドレインおよび第１の差動対の一方のトランジスタであるＮ型トランジスタＮ５のゲートに接続されている。

【0025】

第４のスイッチは第２のカレントミラー回路に配置されている。第４のスイッチは、第２のカレントミラー回路を構成しているトランジスタと同じ極性であるＰ型トランジスタＰ３によって構成され、Ｐ型トランジスタＰ３のゲートには制御信号ＩＤＤＱの補信号／ＩＤＤＱが入力されており、ソースは電源ＶＤＤが印加されており、ドレインはノードＶＧＰを介して第２のカレントミラー回路を構成するＰ型トランジスタＰ１、Ｐ２のゲートに接続されている。

【0026】

インバータ１３は出力バッファであり、Ｐ型トランジスタＰ０のドレインとＮ型トランジスタＮ０のドレインとの接続点を入力としている。すなわち、Ｐ型差動増幅器１１の差動対の他方のトランジスタであるＰ型トランジスタＰ０の出力、またはＮ型差動増幅器１２の差動対の他方のトランジスタであるＮ型トランジスタＮ０の出力がインバータ１３を介して、出力信号ＶＯＵＴとして出力される。

【0027】

以上のように、半導体装置１０では、極性の異なる２つの差動増幅器を用いている。極性の異なる２つの差動増幅器を用いることで、１つの差動増幅器を用いる場合と比較して、入力のダイナミックレンジが大きい点、より高速の信号を扱える点、波形的な対称性に優れている点等が特徴となっている。従って、半導体装置１０は、例えば低電源電圧の半導体装置に好適に用いることができる。

【0028】

本実施の形態に係る半導体装置１０は、入力バッファとしての通常の動作のモード（以下、「通常モード」）と、リーク試験を行うモード（以下、「試験モード」）の２つの動作モードを有している。通常モードでは入力信号ＶＩＮが参照電圧ＶＲＥＦと比較され、比較結果が出力信号ＶＯＵＴとして出力される。通常モードにおいては、制御信号ＩＤＤＱを低い電圧であるロウレベル（以下、「Ｌ」）、補信号である制御信号／ＩＤＤＱを高い電圧であるハイレベル（以下、「Ｈ」）に設定しておく。

【0029】

上記設定により、第１のスイッチであるスイッチＳＷ＿Ｐは、Ｎ型トランジスタＮ７がオン、Ｐ型トランジスタＰ６がオフとなるので、入力電圧ＶＲＥＦＰは参照電圧ＶＲＥＦとなり、第１の差動対の一方のトランジスタであるＰ型トランジスタＰ５のゲートに入力される。また、第２のスイッチであるＮ型トランジスタＮ３がオフとなるので、第２のスイッチであるＮ型トランジスタＮ３は第１のカレントミラー回路（Ｎ型トランジスタＮ１、Ｎ２）には影響を与えず、第１のカレントミラー回路は電流を流し続ける。

【0030】

第３のスイッチであるスイッチＳＷ＿Ｎは、Ｐ型トランジスタＰ７がオン、Ｎ型トランジスタＮ６がオフとなるので、入力電圧ＶＲＥＦＮは参照電圧ＶＲＥＦとなり、第２の差動対の一方のトランジスタであるＮ型トランジスタＮ５のゲートに入力される。また、第４のスイッチであるＰ型トランジスタＰ３がオフとなるので、第４のスイッチであるＰ型トランジスタＰ３は第２のカレントミラー回路（Ｐ型トランジスタＰ１、Ｐ２）には影響を与えず、第２のカレントミラー回路は電流を流し続ける。

【0031】

一方、試験モードにおいては、制御信号ＩＤＤＱをＨ、補信号である制御信号／ＩＤＤＱをＬに設定する。本設定により、第１のスイッチであるスイッチＳＷ＿Ｐは、Ｎ型トランジスタＮ７がオフ、Ｐ型トランジスタＰ６がオンとなるので、参照電圧ＶＲＥＦがカットされ、入力電圧ＶＲＥＦＰはほぼ電源ＶＤＤの電位＜ＶＤＤ＞となり、第１の差動対の一方のトランジスタであるＰ型トランジスタＰ５はオフとなる。このとき、第１の差動対の他方のトランジスタであるＰ型トランジスタＰ０のゲートには入力信号ＶＩＮが入力されており、電流源であるＰ型トランジスタＰ４のゲートにはバイアス電圧ＰＢＩＡＳが印加されているために動作可能な状態にある。また、第２のスイッチであるＮ型トランジスタＮ３がオンとなるので、第１のカレントミラー回路（Ｎ型トランジスタＮ１、Ｎ２）のゲート電位がほぼＧＮＤの電位＜ＧＮＤ＞となり、第１のカレントミラー回路（Ｎ型トランジスタＮ１、Ｎ２）は電流の供給を停止する。

【0032】

第３のスイッチであるスイッチＳＷ＿Ｎは、Ｐ型トランジスタＰ７がオフ、Ｎ型トランジスタＮ６がオンとなるので、参照電圧ＶＲＥＦがカットされ、入力電圧ＶＲＥＦＮはほぼ電位＜ＧＮＤ＞となり、第２の差動対の一方のトランジスタであるＮ型トランジスタＮ５はオフとなる。このとき、第２の差動対の他方のトランジスタであるＮ型トランジスタＮ０のゲートには入力信号ＶＩＮが入力されており、電流源であるＮ型トランジスタＮ４のゲートにはバイアス電圧ＮＢＩＡＳが印加されているために動作可能な状態にある。また、第４のスイッチであるＰ型トランジスタＰ３がオンとなるので、第２のカレントミラー回路（Ｐ型トランジスタＰ１、Ｐ２）のゲート電位がほぼ電位＜ＶＤＤ＞となり、第２のカレントミラー回路（Ｐ型トランジスタＰ１、Ｐ２）は電流の供給を停止する。

【0033】

以上詳述した、本実施の形態に係る試験モードの要点は以下のようになる。第１のスイッチであるスイッチＳＷ＿ＰによりＰ型差動増幅器１１の差動対の一方のトランジスタＰ型トランジスタＰ５をオフにしてＰ型差動増幅器１１の差動対の機能を停止させ、第３のスイッチであるスイッチＳＷ＿ＮによりＮ型差動増幅器１２の差動対の一方のトランジスタＮ型トランジスタＮ５をオフにしてＮ型差動増幅器１２の差動対の機能を停止させる。それとともに、第２のスイッチであるＮ型トランジスタＮ３によってＰ型差動増幅器１１のカレントミラー回路（Ｎ型トランジスタＮ１、Ｎ２）の電流を遮断し、第４のスイッチであるＰ型トランジスタＰ３によってＮ型差動増幅器１２のカレントミラー回路（Ｐ型トランジスタＰ１、Ｐ２）の電流を遮断する。以上のように半導体装置１０を設定することにより半導体装置１０に含まれる差動増幅器としての機能を停止させるとともに、カレントミラー回路の電流が流れなくなるので、半導体装置１０によればリーク試験を正確に行うことができる。

【0034】

次に、図２を参照して、試験モードにおいて、内部回路の状態（論理等）を設定する際の等価的な入力バッファの構成について説明する。上述したように、半導体装置１０の試験モードにおいて、入力信号ＶＩＮに基づいて、出力信号ＶＯＵＴが供給される後段の内部回路の状態（論理等）を設定することが必要になる場合がある。この場合、入力信号ＶＩＮをインバータ１３の出力に伝達する必要があるが、試験モードにおいては、Ｐ型差動増幅器１１、およびＮ型差動増幅器１２の差動増幅器としての機能が停止している。しかしながら、本実施の形態に係る半導体装置１０では、上述したように、Ｐ型トランジスタＰ０、Ｐ４、およびＮ型トランジスタＮ０、Ｎ４が動作可能な状態にある。

【0035】

図２は、Ｐ型トランジスタＰ０、Ｐ４、およびＮ型トランジスタＮ０、Ｎ４に関連する部分を抜き出して示している。図２に示すように、本実施の形態に係る半導体装置１０では、Ｐ型トランジスタＰ０、Ｐ４、およびＮ型トランジスタＮ０、Ｎ４がインバータを構成している。当該インバータを、本実施の形態では「等価インバータ」という。

【0036】

入力信号ＶＩＮが低い電圧の場合はＰ型トランジスタＰ０がオンしてインバータ１３の入力信号ＶＩＮ’が略電位＜ＶＤＤ＞となり、入力信号ＶＩＮが高い電圧の場合はＮ型トランジスタＮ０がオンしてインバータ１３の入力信号ＶＩＮ’が略電位＜ＧＮＤ＞となり、入力信号ＶＩＮがインバータ１３の入力に伝達される。入力信号ＶＩＮ’がインバータ１３によって反転されて出力信号ＶＯＵＴとなり、後段の内部回路に伝達される。

【0037】

以上のように、本実施の形態に係る半導体装置１０では、差動増幅器としての機能を停止させるとともに、カレントミラー回路を停止させた状態においても、内部回路の状態（論理等）の設定が可能になり、例えば内部状態を変えながらリーク試験を実行することができる。しかも半導体装置１０では、状態設定のための特別な回路を必要としないので、通常モード動作に対する影響を抑制しつつ、レイアウト面積の抑制された、より簡易な回路によってリーク試験を行うことが可能となっている。

【0038】

以上詳述したように、本実施の形態に係る半導体装置１０によれば、複数の差動増幅器を含む半導体装置であっても、より簡易な構成で、リーク電流試験をより正確に行うことが可能な半導体装置、および半導体装置の試験方法を提供することができる。

【0039】

［第２の実施の形態］
図３を参照して、本実施の形態に係る半導体装置１０Ａについて説明する。本実施の形態は、上記実施の形態に係る半導体装置１０において、入力信号の形式を変えた形態である。従って、同様の機能を有する構成には同じ符号を付して詳細な説明を省略する。

【0040】

図３に示すように、半導体装置１０Ａでは、参照電圧ＶＲＥＦの代わりに、入力信号ＶＩＮの反転信号（補信号）である入力信号／ＶＩＮが、Ｐ型差動増幅器１１、およびＮ型差動増幅器１２に入力される。すなわち、通常モードでは、制御信号ＩＤＤＱをＬ（制御信号／ＩＤＤＱをＨ）に設定することにより、第１のスイッチであるスイッチＳＷ＿Ｐを通過した入力信号／ＶＩＮＰが第１の差動対の一方のトランジスタであるＰ型トランジスタＰ５のゲートに入力され、第３のスイッチであるスイッチＳＷ＿Ｎを通過した入力信号／ＶＩＮＮが第２の差動対の一方のトランジスタであるＮ型トランジスタＮ５のゲートに入力される。このことによって、半導体装置１０では片側駆動であったものが半導体装置１０Ａでは両側駆動になるが、動作としては同様である。ただし、Ｐ型差動増幅器１１、Ｎ型差動増幅器１２に入力される信号の振幅は２倍になる。

【0041】

一方、試験モードでは、入力信号／ＶＩＮが第１のスイッチであるスイッチＳＷ＿ＰのＮ型トランジスタＮ７によってカットされ、Ｐ型トランジスタＰ６がオンとなることによってＰ型トランジスタＰ５がオフとなる。また、入力信号／ＶＩＮが第３のスイッチであるスイッチＳＷ＿ＮのＰ型トランジスタＰ７によってカットされ、Ｎ型トランジスタＮ６がオンとなることによってＮ型トランジスタＮ５がオフとなる。以上の動作によって、Ｐ型差動増幅器１１およびＮ型差動増幅器１２の差動対の一方のトランジスタがオフとなり、差動増幅器としての機能を停止させる。そして、上記実施の形態と同様に第２のスイッチであるＮ型トランジスタＮ３と、第４のスイッチであるＰ型トランジスタＰ３とがオンとなり、第１のカレントミラー回路および第２のカレントミラー回路の電流が遮断されるので、リーク試験を正確に行うことができる。

【0042】

さらに、本実施の形態に係る半導体層１０Ａによっても、上記実施の形態に係る半導体装置１０と同様、Ｐ型トランジスタＰ０、Ｐ４、およびＮ型トランジスタＮ０、Ｎ４によって等価インバータを構成することが可能である。従って、半導体装置１０Ａにおいても、試験モードにおいて内部回路の状態（論理等）の設定が可能となっている。

【0043】

以上のように、本実施の形態に係る半導体装置１０Ａによっても、複数の差動増幅器を含む半導体装置であっても、より簡易な構成で、リーク電流試験をより正確に行うことが可能な半導体装置、および半導体装置の試験方法を提供することができる。

【符号の説明】

【0044】

１０、１０Ａ、５０ 半導体装置
１１、５１ Ｐ型差動増幅器
１２、５２ Ｎ型差動増幅器
１３、５３ インバータ
ＶＩＮ、／ＶＩＮ、ＶＩＮ’、／ＶＩＮＰ、／ＶＩＮＮ 入力信号
ＶＯＵＴ 出力信号
ＰＢＩＡＳ、ＮＢＩＡＳ バイアス電圧
ＶＲＥＦ 参照電圧
ＶＲＥＦＰ、ＶＲＥＦＮ 入力電圧
ＩＤＤＱ、／ＩＤＤＱ 制御信号
Ｉｄｄｑ 電流
ＳＷ＿Ｐ、ＳＷ＿Ｎ スイッチ
Ｐ０～Ｐ７ Ｐ型トランジスタ
Ｎ０～Ｎ７ Ｎ型トランジスタ
ＶＤＤ 電源
＜ＶＤＤ＞ 電位
ＶＧＮ、ＶＧＰ ノード

【図1】

【図2】

【図3】

【図4】