特開 2022-80586 炭化珪素半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022080586

(43)【公開日】2022-05-30

(54)【発明の名称】炭化珪素半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20220523BHJP

   H01L 29/12 20060101ALI20220523BHJP

   H01L 29/06 20060101ALI20220523BHJP

   H01L 21/336 20060101ALI20220523BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 652Q

H01L29/78 652T

H01L29/78 653A

H01L29/78 652J

H01L29/78 652P

H01L29/06 301V

H01L29/06 301G

H01L29/06 301D

H01L29/78 652K

H01L29/78 658E

H01L29/78 658A

H01L29/78 652F

【審査請求】未請求

【請求項の数】7

【出願形態】ＯＬ

(21)【出願番号】P 2020191731

(22)【出願日】2020-11-18

(71)【出願人】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】馬場 正和

(72)【発明者】

【氏名】原田 信介

(57)【要約】

【課題】アバランシェ耐量を向上させることができる炭化珪素半導体装置を提供すること。
【解決手段】活性領域１０とエッジ終端領域３０との間の中間領域２０の全域において、ｐ型ベース領域４と並列ｐｎ層６０との間にｐ⁺型領域１３が設けられている。ｐ⁺型領域１３は、活性領域１０においてゲートトレンチ７の底面にかかる電界を緩和するｐ⁺型領域１１，１２と同時に形成され、ｐ⁺型領域１１，１２に接する。ｐ⁺型領域１３は、深さ方向Ｚに並列ｐｎ層６０のｎ型領域６１およびｐ型領域６２にそれぞれ対向する部分にそれぞれ並列ｐｎ層６０側へ突出する凸部１３ａを有する。ｎ型電流拡散領域３は、活性領域１０から中間領域２０の全域に延在し、ｐ⁺型領域１３と並列ｐｎ層６０との間においてｐ⁺型領域１３の凸部１３ａ間に存在する。ｎ型電流拡散領域３の不純物濃度は、ゲート領域２２の部分で他の部分よりも高くなっている。
【選択図】図２

【特許請求の範囲】

【請求項1】

炭化珪素からなる半導体基板と、
前記半導体基板の内部に、活性領域から、前記活性領域の周囲を囲む終端領域にわたって設けられた、第１導電型領域と第２導電型領域とを前記半導体基板の第１主面に平行な第１方向に交互に繰り返し配置した並列ｐｎ層と、
前記半導体基板の第１主面の前記終端領域を除く部分である第１面と、
前記半導体基板の第１主面の前記終端領域の部分である第２面を前記半導体基板の第２主面側に凹ませてなる段差と、
前記半導体基板の第１面と前記並列ｐｎ層との間に設けられ、前記活性領域から、前記活性領域と前記終端領域との間の中間領域へ延在して前記段差に達する第２導電型の第１半導体領域と、
前記活性領域において前記第１半導体領域と前記並列ｐｎ層との間に、前記第１半導体領域および前記並列ｐｎ層に接して設けられた第１導電型の第２半導体領域と、
前記活性領域において前記半導体基板の第１面と前記第１半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
前記第３半導体領域および前記第１半導体領域を貫通して前記第２半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記トレンチの底面と前記並列ｐｎ層との間に設けられ、深さ方向に前記トレンチの底面に対向する、前記第１半導体領域よりも不純物濃度の高い第２導電型の第１高濃度領域と、
前記活性領域における前記第１半導体領域と前記並列ｐｎ層との間において前記第１半導体領域に接し、かつ前記トレンチおよび前記第１高濃度領域と離れて設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型の第２高濃度領域と、
前記中間領域における前記第１半導体領域と前記並列ｐｎ層との間において前記第１半導体領域に接して設けられ、かつ前記第１高濃度領域および前記第２高濃度領域に電気的に接続され、前記活性領域の周囲を囲む、前記第１半導体領域よりも不純物濃度の高い第２導電型の第３高濃度領域と、
前記半導体基板の第２面と前記並列ｐｎ層との間に選択的に設けられ、前記中間領域を介して前記活性領域の周囲を囲み、前記第３高濃度領域を介して前記第１半導体領域に電気的に接続された、耐圧構造を構成する第２導電型の第４半導体領域と、
前記第３半導体領域および前記第１半導体領域に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
を備え、
前記中間領域は、前記第１電極と前記第１半導体領域との電気的接触部が形成された第１中間領域と、前記第１中間領域と前記終端領域との間の第２中間領域と、を有し、
前記第３高濃度領域は、深さ方向に前記並列ｐｎ層の前記第１導電型領域および前記第２導電型領域にそれぞれ対向する部分にそれぞれ前記並列ｐｎ層側へ突出する凸部を有し、
前記第２半導体領域は、前記活性領域から前記中間領域へ延在して前記段差に達し、前記第３高濃度領域と前記並列ｐｎ層との間において前記第３高濃度領域の前記凸部間に存在し、深さ方向に前記並列ｐｎ層の前記第１導電型領域に隣接し、
前記第２半導体領域の不純物濃度は、前記第２中間領域の部分で他の部分よりも高くなっていることを特徴とする炭化珪素半導体装置。

【請求項2】

前記第２半導体領域の不純物濃度は、前記第２中間領域の部分で他の部分の１．３倍以上１．７倍以下であることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記第３高濃度領域の前記凸部は、深さ方向に前記並列ｐｎ層の前記第１導電型領域および前記第２導電型領域にそれぞれ対向する部分にそれぞれ１つずつ設けられていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。

【請求項4】

前記第３高濃度領域の前記凸部は、深さ方向に前記並列ｐｎ層の各々の前記第１導電型領域に対向する部分にそれぞれ複数ずつ設けられていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。

【請求項5】

前記並列ｐｎ層の前記第１導電型領域および前記第２導電型領域は、それぞれ前記半導体基板の第１主面に平行で前記第１方向と直交する第２方向に直線状に延在し、
前記第３高濃度領域の前記凸部は、前記第２方向に直線状に延在することを特徴とする請求項１～４のいずれか一つに記載の炭化珪素半導体装置。

【請求項6】

前記並列ｐｎ層の前記第１導電型領域および前記第２導電型領域は、それぞれ前記半導体基板の第１主面に平行で前記第１方向と直交する第２方向に直線状に延在し、
前記第３高濃度領域の前記凸部は、前記第２方向に点在することを特徴とする請求項１～４のいずれか一つに記載の炭化珪素半導体装置。

【請求項7】

前記第２中間領域において前記半導体基板の第１主面上に、絶縁層を介してポリシリコン層からなるゲートランナーが設けられ、
前記第２中間領域に、前記ゲート電極と前記ゲートランナーとの電気的接触部が形成されていることを特徴とする請求項１～６のいずれか一つに記載の炭化珪素半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置に関する。

【背景技術】

【0002】

従来、ドリフト層を、ｎ型領域とｐ型領域とを基板主面に平行な方向に交互に繰り返し配置してなる並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造の半導体装置が公知である。並列ｐｎ層を形成する方法として、並列ｐｎ層の所定厚さで堆積したｎ型エピタキシャル層にトレンチ（以下、ＳＪトレンチとする）を形成して並列ｐｎ層のｎ型領域となる部分を残し、ＳＪトレンチを並列ｐｎ層のｐ型領域となるｐ型エピタキシャル層で埋め込むトレンチ埋め込みエピタキシャル方式が知られている。

【0003】

炭化珪素（ＳｉＣ）を半導体材料とし、トレンチ埋め込みエピタキシャル方式を用いる場合、半導体基板（半導体チップ）の主面を（０００１）面、いわゆるＳｉ面とし、当該半導体基板を構成するエピタキシャル層に＜１１－２０＞に平行に延在するストライプ状にＳＪトレンチを形成する。並列ｐｎ層を構成するｎ型領域およびｐ型領域は、ＳＪトレンチが延在する＜１１－２０＞に平行に直線状に延在し、半導体基板の中央（チップ中央）の活性領域から耐圧構造の外側（半導体基板の端部（チップ端部）側）に達している。

【0004】

図３０は、従来の炭化珪素半導体装置の構造を示す断面図である。図３１，３３は、図３０の中間領域を拡大して示す断面図である。図３２は、図３１の矩形枠ＢＢ内を拡大して示す断面図である。図３３には、ｎ^-型エピタキシャル層１４３内にｎ型電流拡散領域１０３を形成するためにｎ型不純物がイオン注入された領域をハッチングで示す。図３３では、ｎ型電流拡散領域１０３の終端位置を明確にするため、ｎ^-型エピタキシャル層１４３内にイオン注入により形成されたｐ⁺型領域１１１～１１３を輪郭のみで示す。

【0005】

図３０に示す従来の炭化珪素半導体装置１５０は、炭化珪素からなる半導体基板（半導体チップ）１４０の活性領域１１０に一般的なトレンチゲート構造を備えたＳＪ構造の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）である。半導体基板１４０は、炭化珪素からなるｎ⁺型出発基板１４１にエピタキシャル層１４２～１４４を順に積層させてなる。

【0006】

半導体基板１４０のｐ型エピタキシャル層１４４側の主面をおもて面とし、ｎ⁺型ドレイン領域１０１であるｎ⁺型出発基板１４１側の主面を裏面とする。エピタキシャル層１４２はドリフト領域となるドリフト層１０２であり、並列ｐｎ層１６０を含む。並列ｐｎ層１６０は、トレンチ埋め込みエピタキシャル方式によって形成され、ｎ型領域１６１とｐ型領域１６２とを半導体基板１４０のおもて面に平行な第１方向Ｘに交互に繰り返し配置したＳＪ構造である。符号１０２ａはドリフト層１０２のＳＪ構造でない部分である。

【0007】

活性領域１１０は、半導体基板１４０の中央（チップ中央）に設けられている。活性領域１１０においてｎ^-型エピタキシャル層１４３の内部に、キャリアの広がり抵抗を低減させる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）であるｎ型電流拡散領域１０３と、ゲートトレンチ１０７の底面にかかる電界を緩和するｐ⁺型領域１１１，１１２と、がそれぞれ選択的に設けられている。ｎ型電流拡散領域１０３およびｐ⁺型領域１１１，１１２は、イオン注入により形成された拡散領域である。

【0008】

活性領域１１０の周囲は、中間領域１２０を介してエッジ終端領域１３０に囲まれている。エッジ終端領域１３０には、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造１３２等の耐圧構造が配置される。図３０には、ＪＴＥ構造１３２の複数のｐ型領域を一つのｐ^-型領域１３３で示す。ｐ型エピタキシャル層１４４の、エッジ終端領域１３０の部分はエッチングにより除去され、半導体基板１４０のおもて面に段差１３１が形成されている。

【0009】

半導体基板１４０のおもて面は、段差１３１を境にして、活性領域１１０側の部分（以下、第１面とする）１４０ａよりもエッジ終端領域１３０の部分（以下、第２面とする）１４０ｂでｎ⁺型ドレイン領域１０１側に凹んでいる。半導体基板１４０のおもて面の、第１面１４０ａと第２面１４０ｂとをつなぐ部分（段差１３１のメサエッジ：以下、第３面とする）１４０ｃで、活性領域１１０、および、活性領域１１０とエッジ終端領域１３０との間の中間領域１２０と、がエッジ終端領域１３０と素子分離される。

【0010】

エッジ終端領域１３０において、半導体基板１４０のおもて面の第２面１４０ｂに、ｎ^-型エピタキシャル層１４３が露出されている。半導体基板１４０のおもて面の第２面１４０ｂの表面領域においてｎ^-型エピタキシャル層１４３の内部に、ＪＴＥ構造１３２を構成する複数のｐ型領域（ｐ^-型領域１３３）が選択的に設けられている。ＪＴＥ構造１３２を構成する複数のｐ型領域は、イオン注入により形成された拡散領域であり、ｐ⁺型領域１１３によりｐ型ベース領域１０４と電気的に接続されている。

【0011】

ｐ型ベース領域１０４は、ｐ型エピタキシャル層１４４の、段差１３１の形成後に残る部分である。ｐ型ベース領域１０４は、活性領域１１０から外側（チップ端部側）へ延在して半導体基板１４０のおもて面の第３面１４０ｃに達し、中間領域１２０の全域に設けられている。ｐ⁺型領域１１３は、中間領域１２０においてｎ^-型エピタキシャル層１４３の内部にｐ⁺型領域１１２と同時にイオン注入により形成された拡散領域であり、並列ｐｎ層１６０とｐ型ベース領域１０４との間に設けられ、活性領域１１０の周囲を囲む。

【0012】

ｐ⁺型領域１１３は、深さ方向Ｚに並列ｐｎ層１６０のｎ型領域１６１およびｐ型領域１６２とｐ型ベース領域１０４とに隣接する。ｐ⁺型領域１１３は、内側（チップ中央側）へ延在して活性領域１１０に達し、ｎ型電流拡散領域１０３およびｐ⁺型領域１１１，１１２に接する。ｐ⁺型領域１１３は、中間領域１２０の全域にわたって一様な厚さで延在し、半導体基板１４０のおもて面の第３面１４０ｃに達する（図３０）。厚さが一様とは、プロセスばらつきによる許容誤差を含む範囲で同じ厚さであることを意味する。

【0013】

中間領域１２０の内側の部分（以下、外周コンタクト領域とする）１２１には、活性領域１１０からソース電極１１５が延在し、ソース電極１１５とｐ⁺型外周コンタクト領域１２１ｂとのコンタクト部（電気的接触部：以下、外周コンタクト部とする）１２１ａが形成されている。ＭＯＳＦＥＴのオフ時にエッジ終端領域１３０におけるドリフト層１０２内の少数キャリア（正孔）は、ｐ型ベース領域１０４および外周コンタクト部１２１ａを介してソース電極１１５に吐き出される。

【0014】

外周コンタクト領域１２１は、活性領域１１０と、後述するゲート領域１２２に配置されるゲートランナー（不図示）の内周端部と、の間の部分である。外周コンタクト領域１２１の全域に、活性領域１１０からｎ型電流拡散領域１０３が延在している。ｎ型電流拡散領域１０３は、ｐ型領域１１３に重なるように形成され、ｐ⁺型領域１１３と同じ深さか、またはｐ型領域１１３よりもｎ⁺型ドレイン領域１０１側に深く、ｐ⁺型領域１１３と並列ｐｎ層１６０のｎ型領域１６１との間に極薄い厚さで存在する（図３３）。

【0015】

中間領域１２０の外側の部分（以下、ゲート領域とする）１２２において、フィールド酸化膜１３６上にポリシリコン（ｐｏｌｙ－Ｓｉ）層からなるゲートランナー１２２ａが設けられている。ゲート領域１２２には、活性領域１１０から延在するゲート電極１０９と、ゲートランナー１２２ａと、のコンタクト（電気的接触部）が形成されている。符号１１４，１１７，１３５は、それぞれ層間絶縁膜、ドレイン電極およびパッシベーション膜である。図３１～３３ではゲートランナー１２２ａおよびフィールド酸化膜１３６を図示省略する。

【0016】

従来のＳＪ構造の半導体装置として、活性領域よりも外側において並列ｐｎ層のｐ型領域にかからないように、並列ｐｎ層のｎ型領域の表面領域のみに選択的にｐ型リサーフ領域を設けた装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、並列ｐｎ層のｐ型領域とｐ型リサーフ領域とが重なって形成されること（オーバーラップ）によって並列ｐｎ層のｐ型領域の不純物濃度が高くなることを抑制し、当該オーバーラップに起因して空乏化条件がずれることを回避している。

【0017】

また、従来のＳＪ構造の別の半導体装置として、半導体基板の端部（側面）の表面領域に、半導体基板の端部の傾斜に沿って所定のドーズ量のｎ型表面領域を形成した装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、半導体基板の端部のｎ型表面領域により、半導体基板の端部ではなく、活性領域におけるドリフト層とドレイン領域との界面の臨界電界強度で耐圧が決まるように、半導体基板の端部での空乏層の広がりを抑制して、活性領域よりも外側でアバランシェ降伏の発生を抑制している。

【先行技術文献】

【特許文献】

【0018】

【特許文献1】特開２０１０－０４０９７３号公報

【特許文献2】特開２００７－２０８０７５号公報

【発明の概要】

【発明が解決しようとする課題】

【0019】

しかしながら、発明者が鋭意研究を重ねた結果、従来の炭化珪素半導体装置１５０（図３０～３３参照）では、次のことが判明した。オフ時に中間領域１２０の並列ｐｎ層１６０でインパクトイオン現象が生じ、アバランシェ降伏する（図２３参照）。これにより、急激に増加した正孔電流（以下、アバランシェ電流とする）が中間領域１２０のｐ⁺型領域１１３を介してｐ⁺型外周コンタクト領域１２１ｂからソース電極１１５へ吐き出される際に、ｐ⁺型領域１１３および外周コンタクト部１２１ａに集中する（図２５参照）。

【0020】

中間領域１２０のｐ⁺型領域１１３および外周コンタクト部１２１ａにアバランシェ電流が集中することで、活性領域１１０よりも外側で炭化珪素半導体装置１５０が破壊される。このため、活性領域１１０におけるアバランシェ耐量よりも、中間領域１２０およびエッジ終端領域１３０におけるアバランシェ耐量が小さくなってしまう。これによって、サージ電流やサージ電圧による破壊が中間領域１２０およびエッジ終端領域１３０の能力に左右され、活性領域１１０の電流能力を最大まで発揮することができない。

【0021】

この発明は、上述した従来技術による問題点を解消するため、アバランシェ耐量を向上させることができる炭化珪素半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0022】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板の内部に、活性領域から、前記活性領域の周囲を囲む終端領域にわたって、第１導電型領域と第２導電型領域とを前記半導体基板の第１主面に平行な第１方向に交互に繰り返し配置した並列ｐｎ層が設けられている。前記半導体基板の第１主面は、前記終端領域を除く部分である第１面と、前記終端領域の部分である第２面と、前記第２面を前記半導体基板の第２主面側に凹ませてなる段差と、を有する。前記半導体基板の第１面と前記並列ｐｎ層との間に、前記活性領域から、前記活性領域と前記終端領域との間の中間領域へ延在して前記段差に達する第２導電型の第１半導体領域が設けられている。

【0023】

前記活性領域において前記第１半導体領域と前記並列ｐｎ層との間に、前記第１半導体領域および前記並列ｐｎ層に接して、第１導電型の第２半導体領域が設けられている。前記活性領域において前記半導体基板の第１面と前記第１半導体領域との間に、第１導電型の第３半導体領域が選択的に設けられている。トレンチは、前記第３半導体領域および前記第１半導体領域を貫通して前記第２半導体領域に達する。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられている。前記トレンチの底面と前記並列ｐｎ層との間に、深さ方向に前記トレンチの底面に対向して第２導電型の第１高濃度領域が設けられている。前記第１高濃度領域は、前記第１半導体領域よりも不純物濃度が高い。前記活性領域における前記第１半導体領域と前記並列ｐｎ層との間に、前記第１半導体領域に接し、かつ前記トレンチおよび前記第１高濃度領域と離れて第２導電型の第２高濃度領域が設けられている。前記第２高濃度領域は、前記第１半導体領域よりも不純物濃度が高い。

【0024】

前記中間領域における前記第１半導体領域と前記並列ｐｎ層との間に、前記第１半導体領域に接して第２導電型の第３高濃度領域が設けられている。前記第３高濃度領域は、前記第１高濃度領域および前記第２高濃度領域に電気的に接続されている。前記第３高濃度領域は、前記活性領域の周囲を囲む。前記第３高濃度領域は、前記第１半導体領域よりも不純物濃度が高い。前記半導体基板の第２面と前記並列ｐｎ層との間に、耐圧構造を構成する第２導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域は、前記中間領域を介して前記活性領域の周囲を囲み、前記第３高濃度領域を介して前記第１半導体領域に電気的に接続されている。第１電極は、前記第３半導体領域および前記第１半導体領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。

【0025】

前記中間領域は、前記第１電極と前記第１半導体領域との電気的接触部が形成された第１中間領域と、前記第１中間領域と前記終端領域との間の第２中間領域と、を有する。前記第３高濃度領域は、深さ方向に前記並列ｐｎ層の前記第１導電型領域および前記第２導電型領域にそれぞれ対向する部分にそれぞれ前記並列ｐｎ層側へ突出する凸部を有する。前記第２半導体領域は、前記活性領域から前記中間領域へ延在して前記段差に達し、前記第３高濃度領域と前記並列ｐｎ層との間において前記第３高濃度領域の前記凸部間に存在し、深さ方向に前記並列ｐｎ層の前記第１導電型領域に隣接する。前記第２半導体領域の不純物濃度は、前記第２中間領域の部分で他の部分よりも高くなっている。

【0026】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体領域の不純物濃度は、前記第２中間領域の部分で他の部分の１．３倍以上１．７倍以下であることを特徴とする。

【0027】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３高濃度領域の前記凸部は、深さ方向に前記並列ｐｎ層の前記第１導電型領域および前記第２導電型領域にそれぞれ対向する部分にそれぞれ１つずつ設けられていることを特徴とする。

【0028】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第３高濃度領域の前記凸部は、深さ方向に前記並列ｐｎ層の各々の前記第１導電型領域に対向する部分にそれぞれ複数ずつ設けられていることを特徴とする。

【0029】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記並列ｐｎ層の前記第１導電型領域および前記第２導電型領域は、それぞれ前記半導体基板の第１主面に平行で前記第１方向と直交する第２方向に直線状に延在する。前記第３高濃度領域の前記凸部は、前記第２方向に直線状に延在することを特徴とする。

【0030】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記並列ｐｎ層の前記第１導電型領域および前記第２導電型領域は、それぞれ前記半導体基板の第１主面に平行で前記第１方向と直交する第２方向に直線状に延在する。前記第３高濃度領域の前記凸部は、前記第２方向に点在することを特徴とする。

【0031】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２中間領域において前記半導体基板の第１主面上に、絶縁層を介してポリシリコン層からなるゲートランナーが設けられている。前記第２中間領域に、前記ゲート電極と前記ゲートランナーとの電気的接触部が形成されていることを特徴とする。

【0032】

上述した発明によれば、並列ｐｎ層の、半導体基板のおもて面側において、中間領域の電界強度分布を活性領域の電界強度分布とほぼ同じにすることができ、かつ活性領域での電界強度を中間領域での電界強度よりも大きくすることができる。これにより、活性領域でアバランシェ降伏しやすくすることができる。

【発明の効果】

【0033】

本発明にかかる炭化珪素半導体装置によれば、アバランシェ耐量を向上させることができるという効果を奏する。

【図面の簡単な説明】

【0034】

【図1】実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図2】図１の切断線Ａ－Ａ’における断面構造を示す断面図である。

【図3】図２の一部を拡大して示す断面図である。

【図4】図２の一部を拡大して示す説明図である。

【図5】図４の矩形枠Ｂ内を拡大して示す断面図である。

【図6】図２の一部を拡大して示す断面図である。

【図7】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

【図8】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

【図9】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

【図10】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

【図11】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

【図12】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態の別の一例を示す断面図である。

【図13】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態の別の一例を示す断面図である。

【図14】実施の形態２にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図15】実施の形態２にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図16】実施例１の深さ方向の電界強度のシミュレーション結果を示す分布図である。

【図17】従来例の深さ方向の電界強度のシミュレーション結果を示す分布図である。

【図18】実施例１の第１方向の電界強度のシミュレーション結果を示す分布図である。

【図19】図１８の矩形枠Ｃ１内を拡大して示す拡大図である。

【図20】図１８の矩形枠Ｃ２内を拡大して示す拡大図である。

【図21】従来例の第１方向の電界強度のシミュレーション結果を示す分布図である。

【図22】実施例２のアバランシェ降伏時のキャリア密度のシミュレーション結果を示す分布図である。

【図23】従来例のアバランシェ降伏時のキャリア密度のシミュレーション結果を示す分布図である。

【図24】実施例２のアバランシェ降伏時の正孔電流量のシミュレーション結果を示す分布図である。

【図25】従来例のアバランシェ降伏時の正孔電流量のシミュレーション結果を示す分布図である。

【図26】実施例２の外周コンタクト部付近の正孔電流密度のシミュレーション結果を示す分布図である。

【図27】実施例２の外周コンタクト部付近の不純物濃度を示す分布図である。

【図28】従来例の外周コンタクト部付近の不純物濃度を示す分布図である。

【図29】実施例２の電圧－電流特性のシミュレーション結果を示す特性図である。

【図30】従来の炭化珪素半導体装置の構造を示す断面図である。

【図31】図３０の中間領域を拡大して示す断面図である。

【図32】図３１の矩形枠ＢＢ内を拡大して示す断面図である。

【図33】図３０の中間領域を拡大して示す断面図である。

【発明を実施するための形態】

【0035】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。

【0036】

（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面（第１主面）側から見たレイアウトを示す平面図である。図１では、ゲートランナー２２ａを示す太線の矩形枠の内周が外周コンタクト領域（第１中間領域）２１とゲート領域（第２中間領域）２２との境界である。図２は、図１の切断線Ａ－Ａ’における断面構造を示す断面図である。図２には、活性領域１０と中間領域２０との境界付近から半導体基板４０の端部（チップ端部）までを示す。

【0037】

図３，６は、図２の一部を拡大して示す断面図である。図４は、図２の一部を拡大して示す説明図である。図５は、図４の矩形枠Ｂ内を拡大して示す断面図である。図３には、活性領域１０に配置される複数の単位セル（素子の構成単位）のうちの１つの単位セルを示すが、活性領域１０に配置される単位セルはすべて同じ構造を有する。図４には中間領域２０のｐ⁺型領域１３の一部を示すが、ｐ⁺型領域１３は中間領域２０の全域にわたって同じ構成となっている。

【0038】

図４の上図は中間領域２０のｐ⁺型領域１３を半導体基板４０のおもて面側から見たレイアウトを示す平面図であり、図４の下図は中間領域２０のｐ⁺型領域１３の断面構造を示す断面図である。ｐ⁺型領域１３の平面的なレイアウト（図４の上図）および断面構造（図４の下図）は中間領域２０の全域にわたって同じである。図６には、ｎ^-型エピタキシャル層４３の内部にｎ型電流拡散領域３を形成するためにｎ型不純物がイオン注入された領域をハッチングで示す（図１０～１３においても同様）。

【0039】

図６では、ハッチングで示すｎ型電流拡散領域３の終端位置を明確にするため、ｎ^-型エピタキシャル層４３の内部にイオン注入により形成されるｎ型電流拡散領域３およびｐ⁺型領域１１～１３のうち、ｐ⁺型領域１１～１３は輪郭のみで示し、導電型を示す「ｐ⁺」を図示省略する（図１０～１３においても同様）。図４～６では、ゲートランナー２２ａ、ゲート金属配線層２２ｂおよびフィールド酸化膜３６を図示省略する（図１６～１８，２２，２４，２７においても同様）。

【0040】

図１，２に示す実施の形態１にかかる炭化珪素半導体装置５０は、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）４０に活性領域１０、中間領域２０およびエッジ終端領域３０を備え、活性領域１０からエッジ終端領域３０にわたってドリフト層２を並列ｐｎ層６０としたＳＪ構造でトレンチゲート構造の縦型ＭＯＳＦＥＴである。図１に示すように、活性領域１０は、半導体基板４０の中央（チップ中央）に配置されている。活性領域１０は、ＭＯＳＦＥＴがオン状態のときに主電流が流れる領域である。

【0041】

中間領域２０は、活性領域１０とエッジ終端領域３０との間の領域であり、活性領域１０に隣接して、活性領域１０の周囲を囲む。エッジ終端領域３０は、中間領域２０と半導体基板４０の端部との間の領域であり、中間領域２０を介して活性領域１０の周囲を囲む。エッジ終端領域３０は、活性領域１０および中間領域２０におけるドリフト層２の、半導体基板４０のおもて面側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、リーク電流が過度に増大せず、素子が誤動作や破壊を起こさない限界の電圧である。

【0042】

エッジ終端領域３０には、半導体基板４０のおもて面側に、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造３２や、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）等の耐圧構造が配置される。ここでは、エッジ終端領域３０において半導体基板４０のおもて面側にＪＴＥ構造３２（図２参照）が配置された場合を例に説明する。この耐圧構造により、活性領域１０よりも外側の電界集中が緩和され、所定電圧印加まで素子破壊が起きない。

【0043】

図２に示すように、活性領域１０には、半導体基板４０のおもて面側にトレンチゲート構造が設けられている。トレンチゲート構造は、ｐ型ベース領域（第１半導体領域）４、ｎ⁺型ソース領域（第３半導体領域）５、ｐ⁺⁺型コンタクト領域６、ゲートトレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。半導体基板４０は、炭化珪素からなるｎ⁺型出発基板４１のおもて面上にドリフト層２、ｎ型電流拡散領域（第２半導体領域）３およびｐ型ベース領域４となる各エピタキシャル層４２～４４を順に堆積してなる。

【0044】

半導体基板４０のｐ型エピタキシャル層４４側の主面をおもて面として、ｎ⁺型出発基板４１側の主面（ｎ⁺型出発基板４１の裏面）を裏面（第２主面）とする。半導体基板４０のおもて面の結晶面方位は、例えば（０００１）面である。ｎ⁺型出発基板４１は、ｎ⁺型ドレイン領域１である。ゲートトレンチ７は、深さ方向Ｚに半導体基板４０のおもて面からｐ型エピタキシャル層４４を貫通してｎ^-型エピタキシャル層４３内に達し、かつ半導体基板４０のおもて面に平行な方向（ここでは後述する第２方向Ｙ）にストライプ状に延在する。

【0045】

ｐ型エピタキシャル層４４の、エッジ終端領域３０の部分はエッチングにより除去され、半導体基板４０のおもて面に段差３１が形成されている。半導体基板４０のおもて面は、段差３１を境にして、活性領域１０側の部分（第１面）４０ａよりもエッジ終端領域３０の部分（第２面）４０ｂでｎ⁺型ドレイン領域１側に凹んでいる。半導体基板４０のおもて面の、第１面４０ａと第２面４０ｂとをつなぐ部分（第３面）４０ｃで、活性領域１０および中間領域２０と、がエッジ終端領域３０と素子分離される。

【0046】

ゲートトレンチ７の内部に、ゲート絶縁膜８を介してゲート電極９が設けられている。ｐ型ベース領域４、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、互いに隣り合うゲートトレンチ７間にそれぞれ選択的に設けられ、例えばゲートトレンチ７が延在する方向と同じ第２方向Ｙにそれぞれ直線状に延在する。ｐ型ベース領域４は、ｐ型エピタキシャル層４４の、半導体基板４０のおもて面の段差３１の形成後に残る部分のうち、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６を除く部分である。

【0047】

ｐ型ベース領域４は、活性領域１０から外側（チップ端部側）へ延在して半導体基板４０のおもて面の第３面４０ｃに達し、中間領域２０の全域に設けられている。ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、半導体基板４０のおもて面とｐ型ベース領域４との間に、ｐ型ベース領域４に接して設けられている。また、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、半導体基板４０のおもて面の第１面４０ａに露出され、層間絶縁膜１４のコンタクトホールにおいてソース電極（第１電極）１５に接する。

【0048】

ｎ⁺型ソース領域５は、ゲートトレンチ７の側壁のゲート絶縁膜８を介してゲート電極９に対向する。ｐ⁺⁺型コンタクト領域６は、ｎ⁺型ソース領域５よりもゲートトレンチ７から離れた位置に配置されている。ｐ型ベース領域４と半導体基板４０の裏面との間にエピタキシャル層４２が設けられている。エピタキシャル層４２はドリフト領域となるドリフト層２であり、並列ｐｎ層６０を含む。ドリフト層２の、並列ｐｎ層６０とｎ⁺型出発基板４１との間の部分２ａがＳＪ構造でない通常のｎ型ドリフト領域であってもよい。

【0049】

並列ｐｎ層６０は、ｎ型領域（第１導電型領域）６１とｐ型領域（第２導電型領域）６２とを半導体基板４０のおもて面に平行な第１方向Ｘに交互に繰り返し配置したＳＪ構造のエピタキシャル層である。並列ｐｎ層６０は、例えば、トレンチ埋め込みエピタキシャル方式を用いて、１段（１回）のエピタキシャル成長で形成したｎ型領域６１となるｎ型エピタキシャル層に、深さ方向Ｚに当該ｎ型エピタキシャル層を貫通するＳＪトレンチを形成し、当該ＳＪトレンチをｐ型領域６２となるｐ型エピタキシャル層で埋め込むことで形成される。

【0050】

並列ｐｎ層６０のｎ型領域６１およびｐ型領域６２は、それぞれ半導体基板４０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙに直線状に延在する。第２方向Ｙは、例えば＜１１－２０＞である。互いに隣接するｎ型領域６１およびｐ型領域６２は概ねチャージバランスである。並列ｐｎ層６０の最も外側に、チップ端部に沿ってｎ型領域６１ａが配置される。並列ｐｎ層６０の最も外側のｎ型領域６１ａは、半導体基板４０の中央側部分の周囲を囲み、並列ｐｎ層６０のすべてのｎ型領域６１を連結する。

【0051】

活性領域１０においてｐ型ベース領域４とドリフト層２との間に、ｎ型電流拡散領域３およびｐ⁺型領域（第１，２高濃度領域）１１，１２がそれぞれ選択的に設けられている。ｎ型電流拡散領域３およびｐ⁺型領域１１，１２は、ｎ^-型エピタキシャル層４３の内部にイオン注入により形成された拡散領域である。また、ｎ型電流拡散領域３は、ｐ型ベース領域４とドリフト層２との間を、活性領域１０から外側へ延在して半導体基板４０のおもて面の第３面４０ｃに達して、中間領域２０の全域に設けられている（図６参照）。

【0052】

ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ）である。ｎ型電流拡散領域３は、活性領域１０において互いに隣り合うゲートトレンチ７間に配置され、ゲートトレンチ７に隣接する。ｎ型電流拡散領域３は、ゲートトレンチ７よりもｎ⁺型ドレイン領域１側に深い位置に達する。ｎ型電流拡散領域３は、活性領域１０において、ゲートトレンチ７およびｐ⁺型領域１１とｐ⁺型領域１２との間に存在して、深さ方向Ｚにｐ型ベース領域４と並列ｐｎ層６０のｎ型領域６１とに隣接する。

【0053】

ｎ型電流拡散領域３は、活性領域１０から外側へ延在して半導体基板４０のおもて面の第３面４０ｃに達する。これにより、ｎ型電流拡散領域３は、活性領域１０および中間領域２０の全域に設けられている。ｎ型電流拡散領域３は、中間領域２０において、ｐ⁺型領域１３と並列ｐｎ層６０との間に設けられ、かつ後述するようにｐ⁺型領域（第３高濃度領域）１３の凸部１３ａ間に存在し、深さ方向Ｚにｐ⁺型領域１３と並列ｐｎ層６０のｎ型領域６１とに隣接する。

【0054】

ｎ型電流拡散領域３は、活性領域１０におけるｐ⁺型領域１１，１２および中間領域２０におけるｐ⁺型領域１３の凸部１３ａよりもｎ⁺型ドレイン領域１側に深い位置に達して、ｐ⁺型領域１１～１３と並列ｐｎ層６０のｎ型領域６１との間に存在してもよい。図６にハッチングで示すｎ型電流拡散領域３のうち、ｐ⁺型領域１１～１３と重なる部分は、ｎ^-型エピタキシャル層４３の内部にｐ型領域１１～１３を形成するためのｐ型不純物のイオン注入によりｐ型領域１１～１３となっている部分である。

【0055】

ｎ型電流拡散領域３の不純物濃度は、後述するゲート領域２２の部分で他の部分（活性領域１０および後述する外周コンタクト領域２１の部分）よりも高く、好ましくはゲート領域２２の部分で他の部分の例えば１．３倍以上１．７倍以下程度に高いことがよい。ｎ型電流拡散領域３のゲート領域２２の部分の不純物濃度が高いほど、ドリフト領域の実効的な厚さを活性領域１０よりも中間領域２０で厚くすることができる。これにより、中間領域２０の電界強度を相対的に小さくすることができる。

【0056】

ｐ⁺型領域１１，１２は、ゲートトレンチ７の底面にかかる電界を緩和する機能を有する。ｐ⁺型領域１１は、深さ方向Ｚに、ゲートトレンチ７の底面および並列ｐｎ層６０のｎ型領域６１に対向する。ｐ⁺型領域１１は、半導体基板４０のおもて面から、ｐ型ベース領域４とｎ型電流拡散領域３との界面よりもｎ⁺型ドレイン領域１側に深い位置に、ｐ型ベース領域４および並列ｐｎ層６０のｐ型領域６２と離れて配置されている。ｐ⁺型領域１１は、深さ方向Ｚに並列ｐｎ層６０のｎ型領域６１に接していてもよい。

【0057】

ｐ⁺型領域１２は、互いに隣り合うゲートトレンチ７間に、ｐ⁺型領域１１およびゲートトレンチ７と離れて設けられている。ｐ⁺型領域１２は、深さ方向Ｚにｐ型ベース領域４および並列ｐｎ層６０のｐ型領域６２に接する。層間絶縁膜１４は、活性領域１０のコンタクト部および後述する外周コンタクト部２１ａを除いて、半導体基板４０のおもて面の全面を覆う。活性領域１０のコンタクト部は、ソース電極１５とｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６とのオーミックコンタクト部である。

【0058】

中間領域２０は、第１方向Ｘに最も外側のゲートトレンチ７の中心よりも外側で、かつ第２方向Ｙにｎ⁺型ソース領域５の端部よりも外側で、段差３１までの領域である。中間領域２０の内側（チップ中央側）の部分（外周コンタクト領域）２１に、活性領域１０からソース電極１５が延在し、ソース電極１５とｐ⁺型外周コンタクト領域２１ｂ（ｐ⁺型外周コンタクト領域２１ｂを設けていない場合はｐ型ベース領域４）とのオーミックコンタクト部（電気的接触部：以下、外周コンタクト部とする）２１ａが形成されている。

【0059】

外周コンタクト領域２１は、活性領域１０と、後述するゲート領域２２に配置されるゲートランナー２２ａの内周端部と、の間の部分である。外周コンタクト部２１ａは、中間領域２０およびエッジ終端領域３０における半導体基板４０のおもて面を覆う後述する絶縁層（層間絶縁膜１４等）を深さ方向Ｚに貫通するコンタクトホール１４ａに形成される。ｐ⁺型外周コンタクト領域２１ｂは、外周コンタクト領域２１において半導体基板４０のおもて面の第１面４０ａとｐ型ベース領域４との間に選択的に設けられている。

【0060】

ＭＯＳＦＥＴのオフ時にエッジ終端領域３０におけるドリフト層２内に発生する少数キャリア（正孔）は、ｐ型ベース領域４および外周コンタクト部２１ａを介してソース電極１５に吐き出される。中間領域２０およびエッジ終端領域３０における半導体基板４０のおもて面（半導体基板４０のおもて面の、外周コンタクト部２１ａよりも外側の部分）は、フィールド酸化膜３６および層間絶縁膜１４を順に積層した絶縁層で覆われている。

【0061】

中間領域２０の、外周コンタクト領域２１よりも外側の部分（ゲート領域）２２において、フィールド酸化膜３６上に、ポリシリコン（ｐｏｌｙ－Ｓｉ）層からなるゲートランナー２２ａが設けられている。ゲートランナー２２ａは、層間絶縁膜１４で覆われている。ゲートランナー２２ａ上に、層間絶縁膜１４のコンタクトホールを介してゲート金属配線層２２ｂが設けられている。ゲートランナー２２ａおよびゲート金属配線層２２ｂはゲートパッド１６に電気的に接続される（図１参照）。

【0062】

ゲート領域２２は、外周コンタクト領域２１を介して活性領域１０の周囲を囲む。ゲート領域２２には、活性領域１０からゲート電極９が延在しており、ゲートランナー２２ａとゲート電極９とのコンタクト部（電気的接触部：不図示）が形成されている。ゲートランナー２２ａは、ゲート領域２２の内周に沿って延在し、活性領域１０の周囲を囲む。ゲート金属配線層２２ｂは、ゲートランナー２２ａに沿って延在し、活性領域１０の周囲を囲む。

【0063】

また、中間領域２０の全域にわたって、ｐ型ベース領域４と並列ｐｎ層６０（ドリフト層２）との間に、ｐ⁺型領域１３が設けられている。ｐ⁺型領域１３は、中間領域２０においてｎ^-型エピタキシャル層４３の内部にｐ⁺型領域１１，１２と同時にイオン注入により形成された拡散領域である。ｐ⁺型領域１３は、活性領域１０の周囲を囲む。ｐ⁺型領域１３は、内側へ延在して活性領域１０に達し、ｐ⁺型領域１１，１２に接して電気的に接続されている。

【0064】

ｐ⁺型領域１３は、外側へ延在して半導体基板４０のおもて面の第３面４０ｃに達し、後述するＪＴＥ構造３２の最も内側のｐ型領域に接する。ｐ⁺型領域１３の、ｐ型ベース領域４側の全面がｐ型ベース領域４に接する。また、ｐ⁺型領域１３は、深さ方向Ｚに並列ｐｎ層６０のｎ型領域６１およびｐ型領域６２にそれぞれ対向する部分にそれぞれ並列ｐｎ層６０側へ突出する凸部１３ａを有する。ｐ⁺型領域１３の厚さは、凸部１３ａ間の部分で凸部１３ａの部分よりも薄くなっている（図４の下図および図５参照）。

【0065】

ｐ⁺型領域１３の凸部１３ａは、中間領域２０における並列ｐｎ層６０のｎ型領域６１およびｐ型領域６２の個数と同数存在し、第１方向Ｘに所定間隔で離れて設けられている。ｐ⁺型領域１３の凸部１３ａは、並列ｐｎ層６０のｎ型領域６１およびｐ型領域６２が延在する方向と同じ第２方向Ｙにストライプ状に延在する（図４の上図参照）。図４の上図に、ｐ⁺型領域１３の、深さ方向Ｚに並列ｐｎ層６０のｎ型領域６１に対向する凸部１３ａと、並列ｐｎ層６０のｎ型領域６１およびｐ型領域６２と、のレイアウトを示す。

【0066】

ｐ⁺型領域１３の、深さ方向Ｚにｎ型領域６１に対向する凸部１３ａは、当該ｎ型領域６１に接するか、または深さ方向Ｚにｎ型電流拡散領域３を介して当該ｎ型領域６１に対向する。ｐ⁺型領域１３の、深さ方向Ｚにｎ型領域６１に対向する凸部１３ａは、ｐ型領域６２と離れて配置されている。ｐ⁺型領域１３の、深さ方向Ｚにｐ型領域６２に対向する凸部１３ａは、当該ｐ型領域６２に接する。ｐ⁺型領域１３の凸部１３ａ間には、深さ方向Ｚにｎ型領域６１に隣接してｎ型電流拡散領域３が存在する。

【0067】

ｐ⁺型領域１３の凸部１３ａ間のｎ型電流拡散領域３により、中間領域２０のドリフト領域の実質的な厚さ（ドリフト層２、および、ｐ⁺型領域１３の凸部１３ａ間のｎ型電流拡散領域３の総厚さ）ｔ１（図５）は、従来構造の中間領域１２０のドリフト領域（ドリフト層１０２）の実質的な厚さｔ１０１（図３２）よりも厚くなる。このため、従来構造と比べて、中間領域２０のドリフト領域の実質的な厚さｔ１が活性領域１０のドリフト領域の実質的な厚さ（ドリフト層２およびｎ型電流拡散領域３の総厚さ）に近づく。

【0068】

これによって、並列ｐｎ層６０の、半導体基板４０のおもて面側において、中間領域２０の電界強度分布が活性領域１０の電界強度分布とほぼ同じになる（図１６，１８～２０参照）。上述したようにｎ型電流拡散領域３の不純物濃度をゲート領域２２の部分で相対的に高くすることで中間領域２０での電界強度が相対的に小さくなっているため、活性領域１０および中間領域２０の電界強度分布がほぼ同じになることで、活性領域１０の電界強度を中間領域２０の電界強度よりも大きくすることができる。

【0069】

エッジ終端領域３０において、半導体基板４０のおもて面の第２面４０ｂに、ｎ^-型エピタキシャル層４３が露出されている。半導体基板４０のおもて面の第２面４０ｂの表面領域においてｎ^-型エピタキシャル層４３の内部に、ＪＴＥ構造３２を構成する複数のｐ型領域が選択的に設けられている。ＪＴＥ構造３２は、不純物濃度の異なる複数のｐ型領域を、内側から外側へ離れるにしたがって不純物濃度の低いｐ型領域が配置されるように、活性領域１０の周囲を囲む同心円状に隣接して配置した構造である。

【0070】

ＪＴＥ構造３２を構成する複数のｐ型領域は、ｎ^-型エピタキシャル層４３の内部にイオン注入により形成された拡散領域であり、半導体基板４０のおもて面の第２面４０ｂに露出されている。また、ＪＴＥ構造３２を構成する複数のｐ型領域は、深さ方向Ｚにｎ^-型エピタキシャル層４３を貫通して並列ｐｎ層６０に達し、並列ｐｎ層６０のｎ型領域６１およびｐ型領域６２に接する。半導体基板４０のおもて面の第３面４０ｃには、ｐ型ベース領域４およびｐ⁺型領域１３が露出されている。

【0071】

ＪＴＥ構造３２を構成する複数のｐ型領域は、半導体基板４０のおもて面の第３面４０ｃ付近でｐ⁺型領域１３によりｐ型ベース領域４と電気的に接続されている。図２には、ＪＴＥ構造３２の複数のｐ型領域を一つのｐ^-型領域（第４半導体領域）３３で示す。半導体基板４０のおもて面の第２，３面４０ｂ，４０ｃに露出とは、半導体基板４０のおもて面の第２，３面４０ｂ，４０ｃの表面領域に設けられ、半導体基板４０のおもて面の第２，３面４０ｂ，４０ｃ上の層間絶縁膜１４に接することである。

【0072】

また、半導体基板４０のおもて面の第２面４０ｂの表面領域には、ＪＴＥ構造３２よりも外側に、ＪＴＥ構造３２と離れて、ｎ⁺型ストッパ領域３４が選択的に設けられている。半導体基板４０のおもて面の第２面４０ｂには、ＪＴＥ構造３２とｎ⁺型ストッパ領域３４との間に、ｎ^-型エピタキシャル層４３が露出される。ｎ⁺型ストッパ領域３４は、半導体基板４０のおもて面の第２面４０ｂおよび半導体基板４０の端部に露出される。ｎ⁺型ストッパ領域３４は、深さ方向Ｚに並列ｐｎ層６０に対向していてもよい。

【0073】

半導体基板４０のおもて面の第２，３面４０ｂ，４０ｃは、上述したようにフィールド酸化膜および層間絶縁膜１４を順に積層した絶縁層で覆われている。パッシベーション膜３５は、半導体基板４０のおもて面の全面を覆って、半導体基板４０のおもて面を保護する。ソース電極１５の、パッシベーション膜３５の開口部から露出する部分はソースパッドとなる。半導体基板４０の裏面（ｎ⁺型出発基板４１の裏面）の全面に、ドレイン電極（第２電極）１７が設けられている。

【0074】

次に、実施の形態１にかかる炭化珪素半導体装置５０の製造方法について、図１～１１を参照しながら説明する。図７～１１は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図１２，１３は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態の別の一例を示す断面図である。図７～９には、活性領域１０のみを示す。図１０～１３には、中間領域２０を示す。

【0075】

まず、図７に示すように、ｎ⁺型ドレイン領域１となるｎ⁺型出発基板４１を用意する。ｎ⁺型出発基板４１は、例えば結晶構造を炭化珪素の四層周期六方晶構造（４Ｈ－ＳｉＣ）とし、おもて面を（０００１）面、いわゆるＳｉ面としてもよい。次に、ｎ⁺型出発基板４１のおもて面上に、ドリフト層２となるｎ型のエピタキシャル層４２をエピタキシャル成長（形成）させる。

【0076】

次に、例えば、フォトリソグラフィおよびエッチングにより、エピタキシャル層４２の表面に、並列ｐｎ層６０のｐ型領域６２の形成領域に対応する部分が開口した例えば酸化膜等によるエッチング用マスク（不図示）を形成する。次に、このエッチング用マスクを用いてエピタキシャル層４２を例えばドライエッチングし、第２方向Ｙにストライプ状に延在するトレンチ（ＳＪトレンチ）６３を形成する。

【0077】

エピタキシャル層４２の、互いに隣り合うＳＪトレンチ６３間に残る部分が並列ｐｎ層６０のｎ型領域６１となる。エピタキシャル層４２の、ＳＪトレンチ６３の底面よりもｎ⁺型出発基板４１側の部分は、ＳＪ構造でない通常のｎ型ドリフト領域（ドリフト層２の、並列ｐｎ層６０とｎ⁺型出発基板４１との間の部分２ａ）となる。そして、ＳＪトレンチ６３の形成に用いたエッチング用マスクを除去する。

【0078】

エピタキシャル層４２の形成前に、ｎ⁺型出発基板４１のおもて面上にｎ型バッファ領域（不図示）となる他のｎ型エピタキシャル層をエピタキシャル成長させてもよい。この場合、ｎ型バッファ領域となる他のｎ型エピタキシャル層上にエピタキシャル成長させたエピタキシャル層４２を深さ方向Ｚに貫通してｎ型バッファ領域に達するＳＪトレンチ６３を形成してもよい。

【0079】

次に、ｐ型エピタキシャル層をエピタキシャル成長（形成）させて、当該ｐ型エピタキシャル層でＳＪトレンチ６３の内部を埋め込む。次に、エピタキシャル層４２の表面上の余分なｐ型エピタキシャル層を除去して、ＳＪトレンチ６３の内部にのみ並列ｐｎ層６０のｐ型領域６２となるｐ型エピタキシャル層を残す。ここまでの工程により、ドリフト層２となる、並列ｐｎ層６０を含むエピタキシャル層４２が形成される。

【0080】

ｎ⁺型出発基板４１上にｐ型のエピタキシャル層４２を形成し、深さ方向Ｚに当該エピタキシャル層４２を貫通するＳＪトレンチ６３を形成してｐ型領域６２となる部分を残し、ＳＪトレンチ６３をｎ型領域６１となるｎ型エピタキシャル層で埋め込むことで並列ｐｎ層６０を形成してもよい。この場合、ｎ⁺型出発基板４１と並列ｐｎ層６０との間にｐ型領域が残らないように、エピタキシャル層４２の全体を並列ｐｎ層６０とする。

【0081】

トレンチ埋め込みエピタキシャル方式に代えて、多段エピタキシャル方式により並列ｐｎ層６０を形成してもよい。多段エピタキシャル方式では、ｎ型領域６１となるｎ型エピタキシャル層を所定厚さになるまで複数段のエピタキシャル成長で段階的に厚くし、エピタキシャル成長を１段行うごとにｐ型領域６２（もしくはｎ型領域６１およびｐ型領域６２）を選択的に形成するためのイオン注入を繰り返し行えばよい。

【0082】

次に、並列ｐｎ層６０の上に、ｎ^-型エピタキシャル層４３をエピタキシャル成長（形成）させる。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、活性領域１０においてｎ^-型エピタキシャル層４３の表面領域に、ｐ⁺型領域１１，１２ａをそれぞれ選択的に形成する。ｐ⁺型領域１１とｐ⁺型領域１２ａとは第１方向Ｘ（図２参照）に交互に繰り返し配置する。

【0083】

また、ｐ⁺型領域１１，１２ａの形成と同時に、中間領域２０においてｎ^-型エピタキシャル層４３の表面領域に、ｐ⁺型領域１３のうちの凸部１３ａ（図５参照）となるｐ⁺型領域を選択的に形成する。ｐ⁺型領域１３のうちの凸部１３ａとなるｐ⁺型領域は、深さ方向Ｚに並列ｐｎ層６０のｎ型領域６１およびｐ型領域６２にそれぞれ対向する位置に第１方向Ｘに所定間隔で離れて配置される。

【0084】

次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ^-型エピタキシャル層４３の表面領域にｎ型領域３ａを形成する。ｎ型領域３ａは、活性領域１０および中間領域２０の全体に形成する（図１０参照）。ｎ型領域３ａは、活性領域１０のｐ⁺型領域１１，１２ａ間と、中間領域２０のｐ⁺型領域１３の凸部１３ａ間と、に形成する。ｎ型領域３ａと、ｐ⁺型領域１１，１２ａ，１３（１３ａ）と、の形成順序を入れ替えてもよい。

【0085】

次に、図８に示すように、エピタキシャル成長によりｎ^-型エピタキシャル層４３の厚さを厚くする。次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、活性領域１０においてｎ^-型エピタキシャル層４３の厚さを増した部分４３ａにｐ⁺型領域１２ｂを選択的に形成し、深さ方向Ｚに互いに隣接するｐ⁺型領域１２ａとｐ⁺型領域１２ｂとを連結させてｐ⁺型領域１２を形成する。

【0086】

また、ｐ⁺型領域１２ｂの形成と同時に、中間領域２０においてｎ^-型エピタキシャル層４３の厚さを増した部分４３ａの全域にｐ⁺型領域１３の残りの部分を形成する。この中間領域２０においてｎ^-型エピタキシャル層４３の厚さを増した部分４３ａの全域に形成されたｐ⁺型領域１３で、ｎ^-型エピタキシャル層４３の内部にすでに形成されているｐ⁺型領域１３の凸部１３ａとなる部分をすべて連結する（図５参照）。

【0087】

次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ^-型エピタキシャル層４３の厚さを増した部分４３ａにｎ型領域３ｂを形成し、深さ方向Ｚに互いに隣接するｎ型領域３ａとｎ型領域３ｂとを連結させてｎ型電流拡散領域３を形成する。ｎ型領域３ｂは、活性領域１０および中間領域２０の全体に形成する（図１０参照）。図１０において、符号７１は、ｎ型領域３ａ，３ｂを形成するためのイオン注入である。

【0088】

次に、ｎ^-型エピタキシャル層４３の表面に、中間領域２０のゲート領域２２が開口したイオン注入用マスク７２を形成する。次に、イオン注入用マスク７２を用いてｎ型電流拡散領域３のゲート領域２２の部分に再度ｎ型不純物をイオン注入７３することで、ｎ型電流拡散領域３の不純物濃度をゲート領域２２の部分で他の部分（活性領域１０および外周コンタクト領域２１の部分）よりも高くする（図１１参照）。

【0089】

このイオン注入７３のドーズ量をイオン注入７１のドーズ量の例えば０．３倍以上０．７倍以下程度のドーズ量とすることで、ｎ型電流拡散領域３のゲート領域２２の部分の不純物濃度を上述した好適な不純物濃度（ｎ型電流拡散領域３の活性領域１０および外周コンタクト領域２１の部分の不純物濃度の１．３倍以上１．７倍以下程度の不純物濃度）にすることができる。

【0090】

イオン注入用マスク７２の形成およびイオン注入７３をｎ型領域３ａ，３ｂを形成するごとに行ってもよい。このため、ｎ型領域３ａのゲート領域２２の部分の不純物濃度を高くするためのイオン注入７３と、ｐ⁺型領域１２ｂ，１３の形成と、ｎ型領域３ｂの形成と、ｎ型領域３ｂのゲート領域２２の部分の不純物濃度を高くするためのイオン注入７３と、の順序を入れ替え可能である。

【0091】

または、ｎ型領域３ａ，３ｂを活性領域１０および中間領域２０の外周コンタクト領域２１のみに形成した後に（図１２参照）、１回のイオン注入７７でｎ型領域３ａ，３ｂのゲート領域２２の部分をｎ型電流拡散領域３のゲート領域２２の部分の上述した好適な不純物濃度で形成してもよい（図１３参照）。すなわち、イオン注入７７のドーズ量をイオン注入７１のドーズ量の例えば１．３倍以上１．７倍以下程度のドーズ量とすればよい。

【0092】

図１２，１３に示す別の一例において、ｎ型領域３ａ，３ｂを活性領域１０および外周コンタクト領域２１のみに形成するためのイオン注入用マスク７４の形成およびイオン注入７５をｎ型領域３ａ，３ｂを形成するごとに行ってもよい。ｎ型領域３ａ，３ｂのゲート領域２２の部分を形成するためのイオン注入用マスク７６の形成およびイオン注入７７をｎ型領域３ａ，３ｂを形成するごとに行ってもよい。

【0093】

次に、図９に示すように、ｎ^-型エピタキシャル層４３の上に、ｐ型ベース領域４となるｐ型エピタキシャル層４４をエピタキシャル成長させる。これによって、ｎ⁺型出発基板４１のおもて面上にエピタキシャル層４２、ｎ^-型エピタキシャル層４３およびｐ型エピタキシャル層４４が順に積層され、かつドリフト層２となるエピタキシャル層４２に並列ｐｎ層６０を含む半導体基板（半導体ウエハ）４０が作製される。

【0094】

次に、ｐ型エピタキシャル層４４の、エッジ終端領域３０の部分をエッチングにより除去して、半導体基板４０のおもて面に、活性領域１０側の部分（第１面４０ａ）よりもエッジ終端領域３０の部分（第２面４０ｂ）で低くした段差３１を形成する（図２参照）。エッジ終端領域３０において新たに半導体基板４０のおもて面となった第２面４０ｂに、ｎ^-型エピタキシャル層４３を露出させる。

【0095】

半導体基板４０のおもて面の、第１面４０ａと第２面４０ｂとの間の部分（第３面４０ｃ）は例えば第１，２面４０ａ，４０ｂに対して鈍角をなしてもよい。半導体基板４０のおもて面の第２，３面４０ｂ，４０ｃには、ｐ型ベース領域４およびｎ⁺型領域１３が露出される。この段差３１を形成するエッチングにより、ｎ^-型エピタキシャル層４３の、半導体基板４０のおもて面の第２面４０ｂに露出される部分が若干除去されてもよい。

【0096】

次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６、ｐ⁺型外周コンタクト領域２１ｂ、ＪＴＥ構造３２のｐ型領域（ｐ^-型領域３３）、およびｎ⁺型ストッパ領域３４をそれぞれ選択的に形成する。ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６およびｐ⁺型外周コンタクト領域２１ｂは、ｐ型エピタキシャル層４４の表面領域にそれぞれ形成する。

【0097】

ｐ型エピタキシャル層４４の、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６およびｐ⁺型外周コンタクト領域２１ｂを除く部分がｐ型ベース領域４となる。ＪＴＥ構造３２のｐ型領域およびｎ⁺型ストッパ領域３４は、エッジ終端領域３０における半導体基板４０のおもて面の第２面４０ｂに露出するｎ^-型エピタキシャル層４３の表面領域にそれぞれ選択的に形成する。

【0098】

次に、エピタキシャル層４３，４４にイオン注入した不純物を活性化させるための熱処理（以下、活性化アニールとする）を行う。次に、活性領域１０において半導体基板４０のおもて面からｎ⁺型ソース領域５およびｐ型ベース領域４を貫通して、ｎ型電流拡散領域３の内部のｐ⁺型領域１１に達するゲートトレンチ７を形成する。次に、半導体基板４０のおもて面およびゲートトレンチ７の内壁に沿ってゲート絶縁膜８を形成する。

【0099】

次に、ゲートトレンチ７の内部に埋め込むように半導体基板４０のおもて面上に堆積したポリシリコン層をエッチバックして、ゲート電極９となる部分をゲートトレンチ７の内部に残す。中間領域２０およびエッジ終端領域３０において半導体基板４０のおもて面にフィールド酸化膜（不図示）を形成する。中間領域２０においてフィールド酸化膜上にポリシリコン層からなるゲートランナー２２ａ（図１，２参照）を形成する。

【0100】

次に、半導体基板４０のおもて面の全面に層間絶縁膜１４を形成する。次に、一般的な方法により半導体基板４０の両面にそれぞれ表面電極（ソース電極１５、ゲートパッド１６（図１参照）、ゲート金属配線層２２ｂ（図１，２参照）およびドレイン電極１７）を形成する。ゲートパッド１６には、ゲートランナー２２ａおよびゲート金属配線層２２ｂを介してすべてのゲート電極９が電気的に接続される。

【0101】

次に、半導体基板４０のおもて面の、ソース電極１５の一部（ソースパッドとなる部分）と、ゲートパッド１６と、ゲート金属配線層２２ｂと、を除く部分をパッシベーション膜３５で覆って保護する。その後、半導体ウエハ（半導体基板４０）をダイシング（切断）して個々のチップ状に個片化することで、図１～６に示す炭化珪素半導体装置５０が完成する。

【0102】

以上、説明したように、実施の形態１によれば、中間領域における並列ｐｎ層とｐ型ベース領域との間に設けられたｐ⁺型領域に並列ｐｎ層側へ突出する凸部を形成することで、並列ｐｎ層の、半導体基板のおもて面側において、中間領域の電界強度分布を活性領域の電界強度分布とほぼ同じにする。これに加えて、ｎ型電流拡散領域を活性領域および中間領域の全体に設け、かつｎ型電流拡散領域の不純物濃度を中間領域のゲート領域の部分で他の部分（活性領域および中間領域の外周コンタクト領域）よりも高くする。

【0103】

これによって、活性領域での電界強度を中間領域での電界強度よりも大きくすることができ、活性領域でアバランシェ降伏しやすくなる。活性領域でアバランシェ降伏することで、活性領域の全体に正孔電流（アバランシェ電流）が流れるため、外周コンタクト領域での正孔電流密度を小さくすることができ、外周コンタクト領域での電流集中を抑制することができる。これにより、中間領域でのアバランシェ耐量が向上するため、炭化珪素半導体装置全体のアバランシェ耐量を向上させることができる。

【0104】

（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図１４，１５は、実施の形態２にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態２にかかる炭化珪素半導体装置８０，８０’は、ｐ⁺型領域１３の凸部８１，８１’のレイアウトが実施の形態１にかかる炭化珪素半導体装置５０（図４の上図参照）と異なる。

【0105】

図１４に示す実施の形態２にかかる炭化珪素半導体装置８０において、ｐ⁺型領域１３は、深さ方向Ｚに並列ｐｎ層６０のｎ型領域６１およびｐ型領域６２にそれぞれ対向する部分にそれぞれ並列ｐｎ層６０側へ突出する凸部８１を有する。ｐ⁺型領域１３の凸部８１は、実施の形態１と同様に、並列ｐｎ層６０のｎ型領域６１およびｐ型領域６２が延在する方向と同じ第２方向Ｙに延在するストライプ状に配置されている。

【0106】

ｐ⁺型領域１３の、深さ方向Ｚにｎ型領域６１に対向する凸部８１は、ｐ⁺型領域１３の、深さ方向Ｚにｐ型領域６２に対向し互いに隣り合う凸部８１間に、互いに離れて複数（図１４では２本）配置されている。このため、各々のｎ型領域６１に、深さ方向Ｚにｐ⁺型領域１３の直線状の複数の凸部８１が対向する。ｐ⁺型領域１３の凸部８１は、中間領域２０における並列ｐｎ層６０のｎ型領域６１およびｐ型領域６２の個数よりも多い。

【0107】

図１５に示す実施の形態２にかかる炭化珪素半導体装置８０’において、ｐ⁺型領域１３は、深さ方向Ｚに並列ｐｎ層６０のｎ型領域６１およびｐ型領域６２にそれぞれ対向する部分にそれぞれ並列ｐｎ層６０側へ突出する凸部８１’を有する。ｐ⁺型領域１３の、深さ方向Ｚにｎ型領域６１に対向する凸部８１’は、例えば略矩形状の平面形状を有し、第２方向Ｙに所定間隔で点在してマトリクス状に配置されている。

【0108】

図１４に示す実施の形態２にかかる炭化珪素半導体装置８０に図１５に示す実施の形態２にかかる炭化珪素半導体装置８０’を適用し、並列ｐｎ層６０の深さ方向Ｚに各々のｎ型領域６１にそれぞれ対向する複数の凸部をそれぞれ第２方向Ｙに点在させてもよい。すなわち、並列ｐｎ層６０の深さ方向Ｚに各々のｎ型領域６１にそれぞれ対向してマトリクス状に複数の凸部が配置されてもよい。

【0109】

ｐ⁺型領域１３の、深さ方向Ｚにｐ型領域６２に対向する凸部８１，８１’を図示省略するが、図１４においてｐ⁺型領域１３の、深さ方向Ｚに１つのｐ型領域６２に対向する凸部８１は実施の形態１と同様に第２方向Ｙに直線状に延在する。図１５においてｐ⁺型領域１３の、深さ方向Ｚに１つのｐ型領域６２に対向する凸部８１’は、実施の形態１と同様に第２方向Ｙに直線状に延在する。

【0110】

実施の形態２にかかる炭化珪素半導体装置８０，８０’の製造方法は、実施の形態１にかかる炭化珪素半導体装置５０の製造方法において、中間領域のｐ⁺型領域１３の凸部８１，８１’を形成するためのイオン注入に用いるイオン注入用マスクパターンを変更すればよい。

【0111】

以上、説明したように、実施の形態２によれば、中間領域において並列ｐｎ層とｐ型ベース領域との間に設けられたｐ⁺型領域（ｐ型ベース領域とＪＴＥ構造のｐ型領域とを電気的に接続するｐ⁺型領域）の、深さ方向に並列ｐｎ層のｎ型領域に対向する凸部のレイアウト（ストライプ状またはマトリクス状）を種々変更した場合においても、実施の形態１と同様の効果を得ることができる。

【0112】

また、実施の形態２によれば、中間領域における並列ｐｎ層とｐ型ベース領域との間に設けられたｐ⁺型領域に、深さ方向に並列ｐｎ層の１つのｎ型領域に対向して複数の凸部を設けることで、中間領域において並列ｐｎ層とｐ型ベース領域との間にｎ型電流拡散領域が占める比率を増やすことができる。これにより、中間領域のドリフト領域の実効的な厚さがさらに厚くなり、中間領域よりも活性領域で電界強度がさらに高くなるため、活性領域でさらにアバランシェ降伏しやすくすることができる。

【0113】

（実施例１）
実施の形態１にかかる炭化珪素半導体装置５０（図１～６参照）の中間領域２０の電界強度について検証した。図１６，１７は、それぞれ実施例１および従来例の深さ方向の電界強度のシミュレーション結果を示す分布図である。図１８，２１は、それぞれ実施例１および従来例の第１方向の電界強度のシミュレーション結果を示す分布図である。図１９は、図１８の矩形枠Ｃ１内を拡大して示す拡大図である。図２０は、図１８の矩形枠Ｃ２内を拡大して示す拡大図である。

【0114】

上述した実施の形態１にかかる炭化珪素半導体装置５０（以下、実施例１とする）の活性領域１０および中間領域２０について、深さ方向Ｚの電界強度分布を図１６に示し、第１方向Ｘの電界強度分布を図１８～２０に示す。実施例１では、ｐ⁺型領域１３の、ドリフト領域との界面に設けた凸部１３ａによって得られる電界強度分布を得るために、ｎ型電流拡散領域３の不純物濃度を活性領域１０および中間領域２０の全域（外周コンタクト領域２１およびゲート領域２２）にわたって同じ不純物濃度としている。

【0115】

比較として、従来の炭化珪素半導体装置１５０（以下、従来例とする：図３０～３３参照）について、活性領域１１０および中間領域１２０の深さ方向Ｚの電界強度分布を図１７に示し、中間領域１２０の第１方向Ｘの電界強度分布を図２１に示す。従来例の活性領域１１０の第１方向Ｘの電界強度分布は実施例１の活性領域１０の第１方向Ｘの電界強度分布と同じであり、図１９の符号を１００番台にしたものである。従来例が実施例２と異なる点は、次の２点である。

【0116】

１つ目の相違点は、ｐ⁺型領域１１３の、ドリフト領域との界面が半導体基板１４０のおもて面に平行な平坦面である点である。２つ目の相違点は、ｎ型電流拡散領域１０３が活性領域１１０および中間領域１２０の外周コンタクト領域１２１のみに設けられ、中間領域１２０のゲート領域１２２に設けられていない点である。ｎ型電流拡散領域１０３の不純物濃度は、活性領域１１０および中間領域１２０の外周コンタクト領域１２１の全域にわたって同じ不純物濃度である。

【0117】

従来例では、並列ｐｎ層１６０の、半導体基板１４０のおもて面側において、中間領域１２０の電界強度分布が深さ方向Ｚおよび第１方向Ｘともに活性領域１１０の電界強度分布と異なり、活性領域１１０よりも中間領域１２０で電界強度が大きくなることが確認された（図１７，１９，２１）。一方、実施例１においては、並列ｐｎ層６０の、半導体基板４０のおもて面側において、中間領域２０の電界強度分布が深さ方向Ｚおよび第１方向Ｘともに活性領域１０の電界強度分布とほぼ同じになることが確認された（図１６，１８～２０）。

【0118】

第２方向Ｙの電界強度分布については図示省略するが、実施例１においては、並列ｐｎ層６０の、半導体基板４０のおもて面側において、第２方向Ｙの電界強度分布についても、中間領域２０の電界強度分布は活性領域１０の電界強度分布とほぼ同じになる。したがって、実施例１のように中間領域２０のｐ⁺型領域１３に凸部１３ａを形成することで、並列ｐｎ層６０の、半導体基板４０のおもて面側において、中間領域２０の電界強度分布を活性領域１０の電界強度分布とほぼ同じにすることができることが確認された。

【0119】

（実施例２）
実施の形態１にかかる炭化珪素半導体装置５０（図１～６参照）のアバランシェ降伏時における中間領域２０での少数キャリア（正孔）電流量について検証した。図２２，２３は、それぞれ実施例２および従来例のアバランシェ降伏時（インパクトイオン現象発生時）のキャリア密度のシミュレーション結果を示す分布図である。図２４，２５は、それぞれ実施例２および従来例のアバランシェ降伏時の正孔電流量のシミュレーション結果を示す分布図である。

【0120】

上述した実施の形態１にかかる炭化珪素半導体装置５０（以下、実施例２とする）のアバランシェ降伏時のキャリア密度分布および正孔電流量分布をそれぞれ図２２，２４に示す。実施例２が実施例１と異なる点は、ｎ型電流拡散領域３の不純物濃度を、ゲート領域２２の部分で活性領域１０および外周コンタクト領域２１の部分の１．５倍とした点である。比較として、上記従来例のアバランシェ降伏時のキャリア密度分布および正孔電流量分布をそれぞれ図２３，２５に示す。

【0121】

従来例では、活性領域１１０よりも中間領域１２０でインパクトイオン現象によるキャリア密度の増加が大きく、ゲート領域１２２でアバランシェ降伏する（図２３）。このアバランシェ降伏によりゲート領域１２２で急激に正孔電流（アバランシェ電流）が増加し、大量の正孔電流が中間領域１２０のｐ⁺型領域１１３を介してｐ⁺型外周コンタクト領域１２１ｂからソース電極１１５へ吐き出されることで、ｐ⁺型領域１１３および外周コンタクト部１２１ａに正孔電流が集中することが確認された（図２５）。

【0122】

一方、実施例２においては、中間領域２０よりも活性領域１０でインパクトイオン現象によるキャリア密度の増加が大きく、活性領域１０でアバランシェ降伏しやすいことが確認された（図２２）。アバランシェ降伏により主に活性領域１０で急激に正孔電流（アバランシェ電流）が増加し、正孔電流が活性領域１０のコンタクト部と中間領域２０の外周コンタクト部２１ａとに分散されてソース電極１５へ吐き出されることで、中間領域２０の外周コンタクト部２１ａへの正孔電流集中が抑制されることが確認された（図２４）。

【0123】

実施例２が活性領域１０でアバランシェ降伏しやすい理由は、次の通りである。ｎ型電流拡散領域３の不純物濃度がゲート領域２２の部分で相対的に高くなっていることで、ドリフト領域の実効的な厚さが活性領域１０よりも中間領域２０で厚くなり、中間領域２０の電界強度を相対的に小さくすることができる。そして、活性領域１０および中間領域２０の電界強度分布がほぼ同じになっていることで（図１６，１８～２０参照）、活性領域１０の電界強度を中間領域２０の電界強度よりも大きくすることができるからである。

【0124】

また、実施例２および従来例ともに、ＳＪ構造とする（ドリフト層２を並列ｐｎ層６０とする）ことで、ＪＴＥ構造３２，１３２の外側端部（ＪＴＥ構造３２を構成する最も外側のｐ型領域の外側端部）Ｄ１，Ｄ１０１でのアバランシェ降伏が抑制されていることが確認された。また、ＳＪ構造が深さ方向ＺにＪＴＥ構造３２に対向していればよく、ＳＪ構造が半導体基板４０の端部まで設けられていない場合においても実施例２の上記結果（図２２，２４）が得られることが本発明者により確認されている。

【0125】

実施例２および従来例の外周コンタクト部２１ａ，１２１ａ付近の正孔電流密度分布を図２６に示す。図２６は、実施例２の外周コンタクト部付近の正孔電流密度のシミュレーション結果を示す分布図である。図２７，２８は、それぞれ実施例２および従来例の外周コンタクト部付近の不純物濃度を示す分布図である。図２６～２８の横軸はともに第１方向Ｘの距離であり、第１方向Ｘの同じ位置を示している。図２６の縦軸は正孔電流密度である。図２７，２８の縦軸は深さ方向Ｚの距離（深さ）である。

【0126】

図２６に示す結果から、実施例２においては、従来例と比べて、外周コンタクト部２１ａでの正孔電流密度を小さくすることができることが確認された。このように、オフ時に活性領域１０でアバランシェ降伏させて、主に活性領域１０に正孔電流（アバランシェ電流）を多く流すことで、外周コンタクト部２１ａでの正孔電流密度を小さくすることができ、中間領域２０でのアバランシェ耐量を向上させることができる。これにより、実施例２全体のアバランシェ耐量を向上させることができる。

【0127】

また、実施例２の耐圧（静耐圧）について検証した。実施例２および従来例の電圧－電流特性を図２９に示す。図２９は、実施例２の電圧－電流特性のシミュレーション結果を示す特性図である。図２９の横軸はドレイン・ソース間電圧Ｖｄであり、縦軸はドレイン・ソース間電流Ｉｄである。図２９に示す結果から、実施例２は、ＳＪ構造のチャージバランスにより、従来例と同程度の耐圧が得られることが確認された。したがって、実施例２は、耐圧を維持したまま、アバランシェ耐量（動耐圧）を向上させることができる。

【0128】

図示省略するが、ｎ型電流拡散領域３の不純物濃度を、ゲート領域２２の部分で他の部分（活性領域１０および外周コンタクト領域２１の部分）よりも高くすることで、実施例２と同様の効果が得られ、特にゲート領域２２の部分を他の部分の１．３倍以上１．７倍以下としたときに効果が高いことが本発明者により確認されている。また、図示省略するが、実施の形態２にかかる炭化珪素半導体装置８０，８０’においても実施例１，２と同様の効果を得ることができることが本発明者により確認されている。

【0129】

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態において、イオン注入用マスク（図１１の符号７２、図１２の符号７４、図１３の符号７６に相当）の位置ずれ等により、ｎ型電流拡散領域のゲート領域の部分だけでなく、ゲート領域の部分から若干外周コンタクト領域の側にずれた部分まで相対的に不純物濃度が高くなっていてもよい。また、並列ｐｎ層とｎ⁺型出発基板との間のＳＪ構造でない通常のｎ型ドリフト領域の不純物濃度が並列ｐｎ層のｎ型領域の不純物濃度よりも高くてもよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

【産業上の利用可能性】

【0130】

以上のように、本発明にかかる炭化珪素半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるＳＪ構造のパワー半導体装置に有用である。

【符号の説明】

【0131】

１ ｎ⁺型ドレイン領域
２ ドリフト層
２ａ 並列ｐｎ層とｎ⁺型出発基板との間のＳＪ構造でない通常のｎ型ドリフト領域
３ ｎ型電流拡散領域
３ａ，３ｂ ｎ型領域
４ ｐ型ベース領域
５ ｎ⁺型ソース領域
６ ｐ⁺⁺型コンタクト領域
７ ゲートトレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 活性領域
１１，１２，１２ａ，１２ｂ，１３ ｐ⁺型領域
１３ａ，８１，８１’ ｐ⁺型領域の凸部
１４ 層間絶縁膜
１４ａ コンタクトホール
１５ ソース電極
１６ ゲートパッド
１７ ドレイン電極
２０ 中間領域
２１ 外周コンタクト領域
２１ａ 外周コンタクト部
２１ｂ ｐ⁺⁺型外周コンタクト領域
２２ ゲート領域
２２ａ ゲートランナー
２２ｂ ゲート金属配線層
３０ エッジ終端領域
３１ 半導体基板のおもて面の段差
３２ ＪＴＥ構造
３３ ＪＴＥ構造のｐ^-型領域
３４ ｎ⁺型ストッパ領域
３５ パッシベーション膜
３６ フィールド酸化膜
４０ 半導体基板
４０ａ 半導体基板のおもて面の活性領域側の部分（第１面）
４０ｂ 半導体基板のおもて面のエッジ終端領域の部分（第２面）
４０ｃ 半導体基板のおもて面の、第１面と第２面とをつなぐ部分（第３面）
４１ ｎ⁺型出発基板
４２ エピタキシャル層
４３ ｎ^-型エピタキシャル層
４３ａ ｎ^-型エピタキシャル層の厚さを増した部分
４４ ｐ型エピタキシャル層
５０，８０，８０' 炭化珪素半導体装置
６０ 並列ｐｎ層
６１，６１ａ 並列ｐｎ層のｎ型領域
６２ 並列ｐｎ層のｐ型領域
６３ ＳＪトレンチ
７１，７３，７５，７７ イオン注入
７２，７４，７６ イオン注入用マスク
ｔ１ ドリフト領域の厚さ
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行で第１方向と直交する方向（第２方向）
Ｚ 深さ方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】