特開 2022-81288 ノイズ抑制回路、回路基板及び電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022081288

(43)【公開日】2022-05-31

(54)【発明の名称】ノイズ抑制回路、回路基板及び電子機器

(51)【国際特許分類】

   H03K 17/16 20060101AFI20220524BHJP

【ＦＩ】

H03K17/16 M

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2020192733

(22)【出願日】2020-11-19

(71)【出願人】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(71)【出願人】

【識別番号】319006047

【氏名又は名称】シャープセミコンダクターイノベーション株式会社

(74)【代理人】

【識別番号】100161207

【弁理士】

【氏名又は名称】西澤 和純

(74)【代理人】

【識別番号】100147267

【弁理士】

【氏名又は名称】大槻 真紀子

(74)【代理人】

【識別番号】100140774

【弁理士】

【氏名又は名称】大浪 一徳

(72)【発明者】

【氏名】井手 利英

(72)【発明者】

【氏名】米田 博之

(72)【発明者】

【氏名】藤田 耕一郎

【テーマコード（参考）】

5J055

【Ｆターム（参考）】

5J055AX26

5J055AX55

5J055AX56

5J055AX64

5J055BX16

5J055CX03

5J055CX07

5J055DX22

5J055DX52

5J055DX56

5J055DX59

5J055EX02

5J055EY01

5J055EY05

5J055EY10

5J055EY12

5J055EY21

5J055EY29

5J055EZ62

5J055EZ63

5J055GX01

5J055GX05

5J055GX07

5J055GX08

5J055GX09

(57)【要約】

【課題】回路中で発生するノイズを更に抑制して高電力効率を実現することができるノイズ抑制回路を提供する。
【解決手段】ノイズ抑制回路ＮＲＣ１は、電気配線Ｗに設けられるノイズ抑制回路であって、トランジスタＴｒ＿ｔｈｒで構成される半導体素子を備え、該半導体素子は、電気配線Ｗのうち寄生インダクタンスＬｌｉｎｅが発生しうる対処区間ＴＡに並列に接続されている。
【選択図】図１Ａ

【特許請求の範囲】

【請求項1】

電気配線に設けられるノイズ抑制回路であって、
トランジスタ又は複数のダイオードで構成される半導体素子を備え、
前記半導体素子は、前記電気配線のうち寄生インダクタンスが発生しうる対処区間に並列に接続されている、ノイズ抑制回路。

【請求項2】

前記半導体素子は、ソース、ドレイン及びゲートを有するトランジスタで構成され、
前記ドレインが前記対処区間の一端側に接続され、前記ソースが前記対処区間の他端側に接続されており、
前記ゲートが、前記ソース及び前記ドレインのうちのいずれかに短絡されている、請求項１に記載のノイズ抑制回路。

【請求項3】

前記トランジスタは、ＭＯＳ型電界効果トランジスタである、請求項２に記載のノイズ抑制回路。

【請求項4】

前記半導体素子は、第１アノード及び第１カソードを有する第１ダイオードと、第２アノード及び第２カソードを有する第２ダイオードとで構成され、
前記第１アノードが前記対処区間の一端側に接続され、前記第１カソードが前記対処区間の他端側に接続され、
前記第２アノードが前記対処区間の前記他端側に接続され、前記第２カソードが前記対処区間の前記一端側に接続されている、請求項１に記載のノイズ抑制回路。

【請求項5】

請求項１～４のいずれか１項に記載のノイズ抑制回路が設けられた回路基板であって、
スイッチング動作をする回路素子を備え、
前記回路素子の出力端子を形成する電気配線に前記ノイズ抑制回路が設けられている、回路基板。

【請求項6】

請求項５に記載の回路基板を備える、電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ノイズ抑制回路、回路基板及び該回路基板を備える電子機器に関する。

【背景技術】

【0002】

最近、モバイル型情報通信機器であるパーソナルコンピュータや携帯電話、デジタルカメラなどの各種情報通信機器の小型多機能化や演算処理速度の高速化に伴って駆動周波数の高周波化が富に進展しており、高周波を利用した機器の普及は拡大の一途を辿っている。マイクロ波帯域の電磁波を利用する衛星通信、移動体通信、カーナビゲーションなどの機器は近年大幅に需要を伸ばし、自動車料金収集システム（ＥＴＣ）、無線ＬＡＮなどの近距離無線通信、衝突防止レーダなどの車載用ミリ波レーダ、などの普及も始まっている。以上のような高周波の利用の流れが進む中で、回路中に含まれる電源回路や増幅回路等においても従来と比べて高速トランジスタの使用や回路動作周波数の高周波化が進んでいる。

【0003】

電気回路及び電子回路を高周波化すると回路内部の電圧及び電流波形にノイズが発生する。例えば、回路内の電流が時間経過により変化を伴う場合に、電流の時間変化とインダクタンスＬによってＶ＝－Ｌ・ｄＩ／ｄｔの関係で示される電圧が発生する。また、回路中に含まれる素子はさまざまな寄生容量や寄生インダクタンスを持っているため、それらの寄生容量と寄生インダクタンスなどにより、回路動作には不要となる共振回路が形成されることがある。これらのさまざまな要因によって電圧及び電流波形にはノイズが乗ることになる。特に、スイッチング電源を代表とした電力変換回路などで発生する急峻なピークから振動を伴った波形変化を引き起こすリンギングノイズは、電圧及び電流波形を乱して回路の誤動作を引き起こすだけでなく回路破壊の要因ともなるために抑制することが必須となる。

【0004】

さらに、これらの高周波機器が外界に放出する電磁波による電磁環境悪化が問題視されており、現在、公的機関や国際機関による法規制、自主規制の動きが活発化している。特に個々の機器において発生するノイズや空間に放射される電磁界は、他の機器や生体にとっても障害になるため、電波法などの法規制に基いた抑制が必要である。また近年、電子回路に設置される各電子素子の集積密度が非常に高まっていることから、オンボード電源などの小規模ＩＣや小規模回路において発生する電磁界が、隣接回路や配線へノイズとして影響を与えるという問題が顕在化してきている。さらに、ワイヤレス電力伝送技術の利用が始まったために、従来よりも高周波かつ高出力の電磁波を発生する機器が登場しており、これらの電磁波に因る他の制御機器などへの悪影響が顕在化していきている。このような問題を解決するためには、機器の特性として、不要電磁波を放出せず、外来ノイズに強い耐性を持つこと、すなわち、電磁波の発生（ＥＭＩ：Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）と被害（ＥＭＳ：Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ｓｕｓｃｅｐｔｉｂｉｌｉｔｙ）の両面を視野に入れた電磁両立性（ＥＭＣ；Ｅｌｅｃｔｒｏ－Ｍａｇｎｅｔｉｃ Ｃｏｍｐａｔｉｂｉｌｉｔｙ）の確立が重要になる。

【0005】

先に述べたリンギングノイズは、回路内の電圧及び電流波形を乱すだけでなく、金属配線や金属電極などをアンテナとして空間に電磁界を放射するため、ＥＭＣの面からも対策が必要となる。ＥＭＣ対策のみの場合は、一例として電磁ノイズ吸収材料を、放射電磁界の発生源の近傍において、電磁波を外界に放出するのを抑制すればよい。例えば、数ＭＨｚ以上の高周波数領域では、Ｎｉ－Ｚｎフェライトなどの自然共鳴を利用して線路を伝わる高調波などの高周波の電磁ノイズを吸収し、熱エネルギーに変換してノイズを抑制するシート状の電磁ノイズ吸収材料がよく用いられている。しかし、このシート状の電磁ノイズ吸収材料は、回路の重量を増大させると共に、回路内の空間を圧迫する要因となる。更に、電磁ノイズ吸収材料では放射電磁界に対する抑制効果のみが得られ、放射電磁界の発生要因となっている回路中のリンギングノイズに対しては抑制効果をもたない。

【0006】

回路中のリンギングノイズを抑制する方法として、ノイズを発生させる要因となる特定の回路素子の端子間にバイパスコンデンサを挿入する方法がある。このバイパスコンデンサは、特定の周波数以上の電圧及び電流波形のみをコンデンサ内部へ流すことにより、バイパスコンデンサよりも先の回路へ不要な高周波成分を流さないための回路を構成する。しかし、このバイパスコンデンサは、リンギングノイズの発生源となる電気配線の共振部分そのものに設置されることは回路の構造上困難であった。また、このバイパスコンデンサはひとつの電気配線とそれとは異なる別の電気配線の間に設置するものであり、ひとつの電気配線に対してのみ設置するものではなかった。

【0007】

そのため、回路中に共振部分そのものは残ってしまうために、所望の電圧及び電流波形に対して無視できないリンギングノイズに対する抑制効果は限定的であった。また、バイパスコンデンサよりも後段に設置された回路に対するリンギングノイズを限定的に抑制して電圧を安定化させる作用はあるが、バイパスコンデンサを通って別の電気配線へ抜ける高周波成分は他の箇所でノイズとして悪影響を及ぼす可能性も残されていた。

【0008】

従来、電気回路及び電子回路に発生するリンギングノイズを抑制する手段としては、スナバ回路が用いられてきた。例えばスイッチング電源回路におけるＣＲスナバ回路において、容量Ｃと抵抗Ｒから成るＣＲ直列回路を、スイッチングさせるトランジスタなどの素子に対して電気回路的に並列に設置することでリンギングノイズを抑えることができる（特許文献１及び特許文献２）。また、リンギングノイズを抑えることにより、回路から放射される電磁界を抑制する効果を得ることができる。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２０１２－１３５０６５号公報

【特許文献2】国際公開第２０１５／０４９７３６号

【発明の概要】

【発明が解決しようとする課題】

【0010】

しかし、このＣＲスナバ回路では、スイッチング動作の毎に電気エネルギーの一部を損失してしまい回路の電力効率が下がってしまうことや、並列するスイッチング素子が動作する際にスナバ回路のＣＲ時定数の影響を受けてしまうなどの問題点があった。

【0011】

また、スナバ回路ではアクティブスナバ回路など他にも何通りかの回路方式があるが、ＣＲスナバ回路以外のスナバ回路では、ＣＲスナバ回路と比べて回路に必要とされる素子数が増大する。一方で、リンギングノイズの発生要因となる共振部分の電気配線がもつインダクタンスは数ｎＨ程度と微小な場合が大半であり、ＣＲスナバ回路以外のスナバ回路では、共振部分の共振条件を外すように回路を電気配線へ設置するのは回路規模が大きすぎるために困難であった。

【0012】

そこで、スナバ回路に代わるノイズ抑制回路として、本発明者らは、寄生インダクタンスをもつ電気配線に直接、ＣＲ直列回路を形成することによりノイズを抑制する方法を見出している。しかしながら、この方法でもＣＲ直列回路が抵抗成分を含むため、ノイズ低減回路における損失はスナバ回路程ではないものの少なからず発生しており、ノイズ抑制が十分とは言えず、未だ改善の余地がある。

【0013】

本発明は、このような事情に鑑みてなされたものであり、回路中で発生するノイズを更に抑制して高電力効率を実現することができるノイズ抑制回路、回路基板及び電子機器を提供することを目的とする。

【課題を解決するための手段】

【0014】

上記目的を達成するために、本発明は以下の手段を提供する。
本発明の第１態様において、ノイズ抑制回路は、電気配線に設けられるノイズ抑制回路であって、トランジスタ又は複数のダイオードで構成される半導体素子を備え、前記半導体素子は、前記電気配線のうち寄生インダクタンスが発生しうる対処区間に並列に接続されている。

【0015】

前記半導体素子は、ソース、ドレイン及びゲートを有するトランジスタで構成され、
前記ドレインが前記対処区間の一端側に接続され、前記ソースが前記対処区間の他端側に接続されており、前記ゲートが、前記ソース及び前記ドレインのうちのいずれかに短絡されていてもよい。

【0016】

前記トランジスタは、ＭＯＳ型電界効果トランジスタであってもよい。

【0017】

前記半導体素子は、第１アノード及び第１カソードを有する第１ダイオードと、第２アノード及び第２カソードを有する第２ダイオードとで構成され、前記第１アノードが前記対処区間の一端側に接続され、前記第１カソードが前記対処区間の他端側に接続され、前記第２アノードが前記対処区間の前記他端側に接続され、前記第２カソードが前記対処区間の前記一端側に接続されていてもよい。

【0018】

本発明の第２態様において、回路基板は、上記ノイズ抑制回路が設けられた回路基板であって、スイッチング動作をする回路素子を備え、前記回路素子の出力端子を形成する電気配線に前記ノイズ抑制回路が設けられている。

【0019】

本発明の第３態様において、上記回路基板を備える電子機器が提供される。

【発明の効果】

【0020】

本発明によれば、回路中で発生するノイズを更に抑制して高電力効率を実現することができる。

【図面の簡単な説明】

【0021】

【図1A】図１Ａは、電気配線に発生する共振回路と、本発明の実施形態に係るノイズ抑制回路を説明する模式図である。

【図1B】図１Ｂは、図１Ａのノイズ抑制回路の変形例を示す図である。

【図1C】図１Ｃは、図１Ａのノイズ抑制回路の他の変形例を示す図である。

【図2】図２は、図１Ａのノイズ抑制回路が適用される回路基板における対処区間の一例を示す図である。

【図3】図３は、フリップチップ型の回路素子における対処区間の一例を示す図である。

【図4】図４は、ディスクリート型の回路素子における対処区間の一例を示す図である。

【図5】図５は、図４の回路素子内における対処区間の一例を示す図である。

【図6】図６は、回路素子内の半導体チップ上における対処区間の一例を示す図である。

【図7A】図７Ａは、図１Ａのノイズ抑制回路の構成の一例を示す図である。

【図7B】図７Ｂは、図７Ａのノイズ抑制回路の変形例を示す図である。

【図8】図８は、実施例１におけるノイズ抑制回路を適用したシミュレーション用回路を示す図である。

【図9】図９は、比較例３におけるノイズ抑制回路を適用したシミュレーション用回路を示す図である。

【図10】図１０は、シミュレーション用回路で測定された各値を説明する図である。

【図11】図１１は、実施例２におけるノイズ抑制回路を適用したシミュレーション用回路で得られた各値を示す図である。

【図12】図１２は、比較例１におけるシミュレーション用回路で得られた各値を示すグラフである。

【図13】図１３は、比較例３におけるノイズ抑制回路を適用したシミュレーション用回路で得られた各値を示すグラフである。

【発明を実施するための形態】

【0022】

以下、本発明の実施形態について、図を適宜参照しながら詳細に説明する。以下の説明で用いる図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際とは異なっていることがある。以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに限定されるものではなく、本発明の効果を奏する範囲で適宜変更して実施することが可能である。

【0023】

［ノイズ抑制回路の原理及び構成］
先ず最初に、本実施形態に係るノイズ抑制回路の原理を説明する。
電子機器に設けられる回路基板には、トランジスタといった能動素子、容量素子や抵抗素子、インダクタ等の受動素子が基板等の補助部品上に配置されている。能動素子や受動素子を「回路素子」という。回路素子は、ディスクリート型の個別部品として提供される他、パターニングにより半導体や基板上に形成されることもある。回路素子の各端子から他の回路素子へは、導電線や基板上のパターン配線等の電気配線により電気的に接続される。

【0024】

一般に、回路基板の集積度が高くなればなるほど、電気配線のパターンは複雑で微細な幅となりパターン間の距離も短くなる。並行して配設された電気配線は寄生容量が生じる。能動素子の内部では、極性の異なる半導体の接合によって寄生容量が生じる。一つの電気配線に電流が流れると、電流によって生じた磁界が他の電気配線に及ぼされる電磁誘導により、寄生インダクタンスが生じる。特に、高密度に集積した回路基板では、設計上想定していない不要な寄生容量や寄生インダクタンスが生じやすい。寄生キャパシタと寄生インダクタが直列接続されたことになって、容量（キャパシタンス）とインダクタンスの値に対応する共振周波数でリンギングを発生させる不要な共振回路が形成されてしまうのである。

【0025】

以下、電気配線や半導体によって生じる容量を「寄生容量」、寄生容量に対応する等価的な容量素子を「寄生キャパシタ」という。また、電気配線間の電磁誘導によって生じるインダクタンスを「寄生インダクタンス」、寄生インダクタンスに対応する等価的な誘導素子を「寄生インダクタ」という。

【0026】

図１Ａは、電気配線に発生する共振回路と、本実施形態に係るノイズ抑制回路を説明する模式図である。
図１Ａに示すように、例えば、回路素子として能動素子であるトランジスタＱが回路基板に形成されており、トランジスタＱのドレインＤ’から電気配線Ｗが回路基板上に敷設されているものとする。トランジスタＱの等価回路としては、電気配線Ｗ側からトランジスタＱを見ると、不図示のゲート－ドレインＤ’間の容量Ｃｇｄと、ドレインＤ’－ソースＳ’間の容量Ｃｄｓとの合成容量Ｃｏｓｓ（＝Ｃｇｄ＋Ｃｄｓ）を有する寄生キャパシタが存在することになる。

【0027】

ここで、トランジスタＱの出力端子となるドレインＤ’からの電気配線Ｗに寄生インダクタンスＬｌｉｎｅが生じているものとすると、寄生キャパシタと寄生インダクタとからなる共振回路が形成されることになる。共振回路が形成されてしまうと、トランジスタＱがスイッチング動作する際に高周波成分を含むリンギングノイズが発生してしまう。そこで本実施形態では、電気配線に局所的に生じる共振部分によって生じる高周波成分をより効果的に減衰させるノイズ抑制回路を設ける。

【0028】

「リンギングノイズ」とは、回路中の電圧及び電流波形において所望の値から正負のどちらにも外れる不要な振動波形成分のことを指し、回路の動作周波数に対して数倍以上の周波数成分をもつ振動波形のことを指す。その周波数範囲は１ＭＨｚ以上から数１０ＧＨｚにも及ぶ。また「放射電磁界」とは、回路中の電圧及び電流波形に起因して回路配線及び回路素子から外部空間へ放射させる電磁波のことを指す。また、本発明で抑制の対象となる放射電磁界はリンギングノイズに起因するものを主とするので、リンギングノイズの抑制又は放射電磁界の抑制との表記の際には、リンギングノイズの抑制及び放射電磁界の抑制のうちのいずれか又は双方を意味し得る。

【0029】

本実施形態のノイズ抑制回路ＮＲＣ１は、具体的には、電気配線Ｗに設けられるノイズ抑制回路であって、トランジスタＴｒ＿ｔｈｒで構成される半導体素子を備え、該半導体素子は、電気配線Ｗのうち寄生インダクタンスＬｌｉｎｅが発生しうる対処区間ＴＡに並列に接続されている。

【0030】

上記半導体素子は、ソースＳ、ドレインＤ及びゲートＧを有するトランジスタＴｒ＿ｔｈｒで構成されている。ドレインＤは対処区間ＴＡの一端ｔ１側に接続され、ソースＳは対処区間ＴＡの他端ｔ２側に接続されている。また本実施形態では、ゲートＧがドレインＤに短絡されている。すなわちゲートＧとドレインＤは同電位である。

【0031】

本実施形態において、トランジスタＴｒ＿ｔｈｒは、例えば電界効果トランジスタである。電界効果トランジスタとしては、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）などを挙げることができる。これらのうち、更なるノイズ抑制の観点からは、トランジスタＴｒ＿ｔｈｒがＭＯＳ型電界効果トランジスタであるのが好ましい。
また、トランジスタＴｒ＿ｔｈｒは、電界効果トランジスタに限定されず、バイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等であってもよい。なお、バイポーラトランジスタでは、電界効果トランジスタにおけるドレイン、ソース及びゲートという通称が、エミッタ、コレクタ及びベースという通称に代わるが、基本的に電界効果トランジスタと同じである。

【0032】

図１ＡではゲートＧがドレインＤに短絡されているが、これに限定されず、図１Ｂに示すように、ノイズ抑制回路ＮＲＣ２においてゲートＧがソースＳに短絡されていてもよい。この場合、ゲートＧとソースＳが同電位である。

【0033】

ノイズ抑制回路ＮＲＣ１，ＮＲＣ２によれば、寄生インダクタンスＬｌｉｎｅが生じうる対処区間ＴＡに跨ってトランジスタＴｒ＿ｔｈｒによるバイパス経路が形成されるので、高周波成分が効果的に減衰される。すなわち、ノイズ抑制回路ＮＲＣ１が共振部分に蓄積される電磁エネルギーを減衰させるため、リンギングノイズが抑制される。また、トランジスタＴｒ＿ｔｈｒの抵抗成分が小さいため、ノイズ低減回路ＮＲＣ１における損失をより小さくことができ、回路の電力効率を更に向上することができる。特に、トランジスタＴｒ＿ｔｈｒの抵抗成分は、容量素子や抵抗素子などの他の抵抗成分よりも小さいことから、ノイズ低減回路ＮＲＣ１における損失を、容量素子や抵抗素子を用いたノイズ低減回路よりも更に小さくすることができる。これによりリンギングノイズを更に抑制することができ、その結果、共振部分から放射される不要な電磁界、すなわち不要輻射も更に抑制することが可能となる。

【0034】

図１Ｃは、図１Ａのノイズ抑制回路の他の変形例を示す図である。図１Ａでは、ノイズ抑制回路ＮＲＣ１がトランジスタＴｒ＿ｔｈｒで構成される半導体素子を備えているが、これに限定されない。図１Ｃに示すように、ノイズ抑制回路ＮＲＣ３が２つのダイオードＤｉｏ＿ｔｈｒ１，Ｄｉｏ＿ｔｈｒ２で構成される半導体素子を備えていてもよい。この場合、ダイオードＤｉｏ＿ｔｈｒ１，Ｄｉｏ＿ｔｈｒ２は、電気的に互いに逆向きに接続されている。ダイオードＤｉｏ＿ｔｈｒ１のアノードＡは対処区間ＴＡの一端ｔ１側に、カソードＣは多端ｔ２側に接続され、ダイオードＤｉｏ＿ｔｈｒ２のアノードＡは、対処区間ＴＡの他端ｔ２側に、カソードＣは一端ｔ１側に接続されている。ダイオードＤｉｏ＿ｔｈｒ１，Ｄｉｏ＿ｔｈｒ２は、特に限定されないが、例えばショットキーバリアダイオード（ＳＢＤ）又はＰＩＮダイオードである。

【0035】

ノイズ抑制回路ＮＲＣ３においても、ノイズ抑制回路ＮＲＣ３が共振部分に蓄積される電磁エネルギーを減衰させるため、リンギングノイズが抑制される。また、ノイズ低減回路ＮＲＣ３における損失を、容量素子や抵抗素子によるノイズ低減回路よりも更に小さくすることができ、回路の電力効率を更に向上することができる。また、リンギングノイズ抑制により、不要輻射も抑制することができる。

【0036】

なお、寄生インダクタンスは、電磁界シミュレーション、回路破壊による直接測定、又は放射電磁界ノイズ測定等を用いて、測定したり見積ったりすることが可能である。ここで、電磁界シミュレーションは、３次元電磁界シミュレーションで電気配線の形状から寄生インダクタンスを算出する方法であり、直接測定は、寄生インダクタンスを生ずると予測される対処区間ＴＡの前後で電気配線を切断して、対処区間ＴＡの寄生インダクタンスを直接測定する方法である。そして、放射電磁界ノイズ測定による評価法は、測定対象となる回路基板を実際に駆動させて、対処区間ＴＡ周辺の放射電磁界をプローブやアンテナで測定することで寄生インダクタンスを求める方法である。

【0037】

トランジスタＴｒ＿ｔｈｒやダイオードＤｉｏ＿ｔｈｒ１，Ｄｉｏ＿ｔｈｒ２の抵抗値は、寄生インダクタンスＬｗや合成容量Ｃｏｓｓの値に応じて適宜定めることが好ましい。トランジスタＴｒ＿ｔｈｒの抵抗値は、例えば回路に導通する電流の大きさに対応した素子のオン抵抗で定めることができる。ダイオードＤｉｏ＿ｔｈｒ１，Ｄｉｏ＿ｔｈｒ２の抵抗値は、例えば回路に導通する電流の大きさに対応した素子の導通抵抗で定めることができる。

【0038】

但し、寄生インダクタンスＬｗや合成容量Ｃｏｓｓの物理値は測定することが必ずしも容易ではないので、寄生インダクタンスＬｗが生じうる対処区間ＴＡに適用するノイズ抑制回路ＮＲＣ１，ＮＲＣ２（又はＮＲＣ３）のトランジスタＴｒ＿ｔｈｒ（又はダイオードＤｉｏ＿ｔｈｒ１，Ｄｉｏ＿ｔｈｒ２）の抵抗値を変化させながら実験的に最適な物理定数を定めるようにしてもよい。

【0039】

［ノイズ抑制回路の適用例］
次に、本実施形態のノイズ抑制回路が適用され得る対処区間を説明する。
上述したように、ノイズ抑制回路は、寄生インダクタンスが発生しうる電気配線上の領域に対応する対処区間を跨いで電気的に並列に接続する。電気配線に存在する微小な抵抗成分による電圧降下を無視すれば、電気配線上の同電位の２点間に接続することになる。以下、図面を参照しながら、リンギングノイズを抑制するのに効果的な対処区間を幾つか例示する。本発明のノイズ抑制回路が適用される対処区間は、以下の例示に限定されるものではない。

【0040】

図２は、図１Ａのノイズ抑制回路ＮＲＣ１が適用される回路基板における対処区間の一例を示す図である。回路基板には、例えばディスクリート型の回路素子が配置され、回路素子間をエッチング等の形成方法により形成された電気配線が接続されている。尚、図２の対処区間にノイズ抑制回路ＮＲＣ２又はノイズ抑制回路ＮＲＣ３が適用されてもよい。

【0041】

図２において、回路基板１０上には、回路素子としてゲート駆動回路１１及びスイッチングトランジスタ１２が配置されている。電気配線１３は、ゲート駆動回路１１の出力信号をスイッチングトランジスタ１２のゲート端子Ｇ_１２に供給している。この回路基板１０では、スイッチングトランジスタ１２のドレイン端子Ｄ_１２及びソース端子Ｓ_１２のうち、ドレイン端子Ｄ_１２に接続された電気配線１４が、対処区間ＴＡとして選択され得る。

【0042】

リンギングノイズはスイッチング動作を行う回路素子の出力で発生し易い。よって、相対的に大きな電流が流れる電気配線、すなわちドレイン端子Ｄ_１２に電気的に接続された電気配線１４で生じるリンギングノイズを抑制することができ、不要輻射を効果的に抑制することができる。

【0043】

図３は、フリップチップ型の回路素子における対処区間の一例を示す図である。フリップチップ型の回路素子としては、例えばＭＯＳＦＥＴなどのスイッチングトランジスタが挙げられる。同図に示すように、スイッチングトランジスタ２１は、回路基板２０上に設けられたパッド２２ａ～２２ｃとバンプ２３ａ～２３ｃを介して電気的に接続される。パッド２２ａ～２２ｃは端子であり、電気配線が他の回路素子に接続するように形成される。図３では、スイッチングトランジスタ２１のソース端子Ｓ_２１、ゲート端子Ｇ_２１、ドレイン端子Ｄ_２１にバンプ２３ａ，２３ｂ，２３ｃがそれぞれ設けられている。バンプ２３ａ，２３ｂ，２３ｃは、対向配置されたパッド２２ａ，２２ｂ，２２ｃにそれぞれ接続されている。この回路素子では、スイッチングトランジスタ２１のドレイン端子Ｄ_２１にバンプ２３ｃを介して電気的に接続されたパッド２２ｃが、対処区間ＴＡ１として選択され得る。また、スイッチングトランジスタ２１のドレイン端子Ｄ_２１に接続されたバンプ２３ｃが、対処区間ＴＡ２として選択されてもよい。

【0044】

このようなフリップチップ型の回路素子においても、上記の場合と同様、ドレイン端子Ｄ_２１に電気的に接続されたパッド２２ｃ及び／又はバンプ２３ｃで生じるリンギングノイズを抑制することができ、不要輻射を効果的に抑制することができる。

【0045】

図４は、ディスクリート型の回路素子における対処区間の一例を示す図である。ディスクリート型の回路素子としては、例えばＭＯＳトランジスタが挙げられる。同図に示すように、ＭＯＳトランジスタ３１は、不図示の半導体チップがパッケージ内に封入され、外部に引き出されたリードワイヤ３２ａ，３２ｂ，３２ｃが端子を形成している。図４では、ＭＯＳトランジスタ３１のソース端子Ｓ_３１、ドレイン端子Ｄ_３１、ゲート端子Ｇ_３１にそれぞれ設けられたリードワイヤ３２ａ，３２ｂ，３２ｃが、外部に引き出されている。この回路素子では、ＭＯＳトランジスタ３１のドレイン端子Ｄ_３１に電気的に接続されたリードワイヤ３２ｂが、対処区間ＴＡ１として選択され得る。

【0046】

図５は、図４の回路素子内における対処区間の一例を示す図である。図５に示すように、ＭＯＳトランジスタ３１の内部には半導体チップ３３が封入されている。ＭＯＳトランジスタ３１のソース端子Ｓ_３１、ドレイン端子Ｄ_３１、ゲート端子Ｇ_３１は、ボンディングワイヤ３４ａ，３４ｂ，３４ｃを介して外部接続端子３５ａ，３５ｂ，３５ｃに電気的に接続されている。外部接続端子３５ａ，３５ｂ，３５ｃにはリードワイヤ３２ａ，３２ｂ，３２ｃが電気的に接続されており、リードワイヤ３２ａ，３２ｂ，３２ｃが外部に引き出されている。この回路素子内では、ＭＯＳトランジスタ３１のドレイン端子Ｄ_３１に電気的に接続されたボンディングワイヤ３４ｂが、対処区間ＴＡ２として選択され得る。

【0047】

このようなディスクリート型の回路素子においても、上記の場合と同様、ドレイン端子Ｄ_３１に電気的に接続されたリードワイヤ３２ｂ及び／又はボンディングワイヤ３４ｂで生じるリンギングノイズを抑制することができ、不要輻射を効果的に抑制することが可能となる。

【0048】

図６は、回路素子内の半導体チップ上における対処区間の一例を示す図である。回路素子内の半導体チップとしては、例えばＭＯＳトランジスタ内の半導体チップが挙げられる。図６では、半導体チップ５１上にソース電極Ｓ_５１、ゲート電極Ｇ_５１、ドレイン電極Ｄ_５１が形成されている。ソース電極Ｓ_５１、ドレイン電極Ｄ_５１は、例えば櫛歯が交互に配置されるように設けられた一対の櫛歯型電極であり、ゲート電極Ｇ_５１は、例えばソース電極Ｓ_５１とドレイン電極Ｄ_５１との間に設けられたミアンダ状電極である。この回路素子内では、半導体チップ５１上のドレイン電極Ｄ_５１の一部又は全体が、対処区間ＴＡとして選択され得る。すなわち、半導体チップ上の局所的なパターン電極部も対処区間とすることができる。

【0049】

このような回路素子内の半導体チップ上でも、上記の場合と同様、ドレイン電極Ｄ_５１で生じるリンギングノイズを抑制することができ、不要輻射を効果的に抑制することが可能となる。

【0050】

図７Ａは、図１Ａのノイズ抑制回路の構成の一例を示す断面図である。回路基板６０は、例えばスイッチング動作をするスイッチングトランジスタ等の回路素子（不図示）を備えている。回路基板６０には、上記回路素子の出力端子、例えば不図示のドレイン端子からの電気配線６１にノイズ抑制回路７０が設けられている。ノイズ抑制回路７０は、例えばトランジスタで構成される半導体素子７１を備えており、半導体素子７１が、電気配線６１のうち寄生インダクタンスの発生しうる対処区間ＴＡに並列に接続されている。

【0051】

具体的には、半導体素子７１は、ソース電極Ｓ_７１、ドレイン電極Ｄ_７１及びゲート電極Ｇ_７１を有し、ドレイン電極Ｄ_７１が対処区間ＴＡの一端ｔ３側に接続され、ソース電極Ｓ_７１が対処区間ＴＡの他端ｔ４側に接続されている。そして、ゲート電極Ｇ_７１が、ソース電極Ｓ_７１及びドレイン電極Ｄ_７１のうちのいずれかに短絡されている。

【0052】

ソース電極Ｓ_７１及びドレイン電極Ｄ_７１は、電気配線６１上であって対処区間ＴＡに対応する位置に対向配置されている。ゲート電極Ｇ_７１は、ソース電極Ｓ_７１とドレイン電極Ｄ_７１との間に配置されており、ソース電極Ｓ_７１、ドレイン電極Ｄ_７１及び電気配線６１の各々とゲート電極Ｇ_７１との間には絶縁層７２が配置されている。半導体７３は、ソース電極Ｓ_７１、ドレイン電極Ｄ_７１、ゲート電極Ｇ_７１及び絶縁層７２のそれぞれと接するようにこれらの上に配設されている。

【0053】

ソース電極Ｓ_７１及びドレイン電極Ｄ_７１は、例えばＡｌ、Ｃｕ、Ｔｉ、Ｎｉ、Ｈｆ、Ｗ、Ａｕ、Ｐｔ、ＴｉＮなどから選択される１種又は複数種の材料で構成される。ゲート電極Ｇ_７１は、例えばＡｌ、Ｃｕ、Ｔｉ、Ｎｉ、Ｈｆ、Ｗ、Ａｕ、Ｐｔ、Ｐｄ、Ｔａ、ＴｉＮ、ＷＮなどから選択される１種又は複数種の材料で構成される。絶縁層７２は、例えばＳｉＯ_２、ＳｉＮ_ｘ、ＳｉＯＮ、ＴｉＯ_２、Ｔａ_ｘＯ_ｙ、Ａｌ_２Ｏ_３、ポリイミド樹脂、エポキシ樹脂などから選択される１種又は複数種の材料で構成される。半導体７３は、例えばＳｉ、Ｇｅ、ＧａＡｓ、ＧａＩｎＡｓＰ、ＳｉＣ、ＧａＮ、Ｇａ_２Ｏ_３、ダイヤモンドなどから選択される１種又は複数種の材料で構成される。

【0054】

上記のように構成されるノイズ抑制回路７０は、半導体素子および集積回路の製造に用いられる様々な製造プロセス技術を応用することにより形成することができる。

【0055】

ゲート電極Ｇ_６２は、ソース電極Ｓ_６２及びドレイン電極Ｄ_６２のうちのいずれかに短絡されているが、これに限らず、ソース電極Ｓ_６２及びドレイン電極Ｄ_６２のうちのいずれかに短絡させなくてもよい。この場合、例えば電気配線６１が設けられた不図示のスイッチングトランジスタの反転信号を入力として、ゲート電極Ｇ_６２を動作させてもよい。

【0056】

図７Ｂは、図７Ａのノイズ抑制回路の変形例を示す図である。本変形例のノイズ抑制回路８０は、例えば２つのダイオードで構成される半導体素子８１を備えており、半導体素子８１が、電気配線６１のうち寄生インダクタンスの発生しうる対処区間ＴＡに並列に接続されている。尚、図７Ｂでは説明の便宜上１つのダイオードを示しているが、半導体素子８１は並列配置された２つのダイオードで構成されている。

【0057】

具体的には、半導体素子８１は、アノード電極Ａ_８１及びカソード電極Ｃ_８１を有し、アノード電極Ａ_８１が対処区間ＴＡの一端ｔ３側に接続され、カソード電極Ｃ_８１が対処区間ＴＡの他端ｔ４側に接続されている。また、不図示のもう一方の半導体素子のアノード電極が対処区間ＴＡの他端ｔ４側に接続され、カソード電極が対処区間ＴＡの一端ｔ３側に接続されている。

【0058】

アノード電極Ａ_８１及びカソード電極Ｃ_８１は、電気配線６１上であって対処区間ＴＡに対応する位置に対向配置されている。アノード電極Ａ_８１とカソード電極Ｃ_８１との間には絶縁層８２が配置されている。半導体８３は、アノード電極Ａ_８１、カソード電極Ｃ_８１及び絶縁層８２のそれぞれと接するようにこれらの上に配設されている。

【0059】

アノード電極Ａ_８１及びカソード電極Ｃ_８１は、例えばＡｌ、Ｃｕ、Ｔｉ、Ｎｉ、Ｈｆ、Ｗ、Ａｕ、Ｐｔ、Ｐｄ、Ｔａ、ＴｉＮ、ＷＮなどから選択される１種又は複数種の材料で構成される。絶縁層８２は、例えばＳｉＯ_２、ＳｉＮ_ｘ、ＳｉＯＮ、ＴｉＯ_２、Ｔａ_ｘＯ_ｙ、Ａｌ_２Ｏ_３、ポリイミド樹脂、エポキシ樹脂などから選択される１種又は複数種の材料で構成される。半導体８３は、例えばＳｉ、Ｇｅ、ＧａＡｓ、ＧａＩｎＡｓＰ、ＳｉＣ、ＧａＮ、Ｇａ_２Ｏ_３、ダイヤモンドなどから選択される１種又は複数種の材料で構成される。

【0060】

ノイズ抑制回路８０は、ノイズ抑制回路７０と同様、半導体素子および集積回路の製造に用いられる様々な製造プロセス技術を応用することにより形成することができる。

【0061】

このように、ノイズ抑制回路７０，８０によれば、回路基板６０に設けられたスイッチングトランジスタ等の回路素子において、不図示のドレイン端子から出る電気配線６１で生じるリンギングノイズを更に抑制することができ、その結果、共振部分から放射される不要輻射も更に抑制することができる。

【0062】

［回路基板及び電子機器の構成］
本実施形態の回路基板は、スイッチング動作する回路素子を備えており、該回路素子の出力端子を形成する電気配線に上述したノイズ抑制回路が基板上に設けられたものである。

【0063】

回路素子としては、例えば、図１Ａ～図１Ｃに示すトランジスタＱ、図２に示すスイッチングトランジスタ１２、図３に示すスイッチングトランジスタ２１である。また、回路素子としては、これらの他に、コイル、ワイヤレス給電用カプラ、トランス、スイッチングトランジスタ、電源ＩＣ、デジタルＩＣ、アンテナ、配線等が挙げられる。
ノイズ抑制回路としては、例えば、図１Ａ～図１Ｃに示すＮＲＣ１～ＮＲＣ３、図７Ａに示すノイズ抑制回路７０、図７Ｂに示すノイズ抑制回路８０である。

【0064】

回路基板は、上記回路素子及びノイズ抑制回路を配置するための板状体であって、代表的には、プリント基板ＰＷＢ（Ｐｒｉｎｔ Ｗｉｒｉｎｇ Ｂｏａｒｄ）である。板状体には、板状の他、シート状やフィルム状のものも含み得る。また、図４や図５に示すような回路素子のケーシングも、広義の基板として本実施形態に含み得る。

【0065】

また、本実施形態の電子機器は、上述した回路基板を備えていればよく、電子機器に設けられる他の構成は特に制限されない。

【0066】

電子機器としては、あらゆる装置が含まれるが、特に、駆動周波数が相対的に高い通信機器や演算装置が代表例となる。具体的には、スマートフォンや携帯電話のような情報通信機器、パーソナルコンピュータのような演算装置が挙げられる。更に、駆動周波数の高周波化の観点から、中央演算装置（ＣＰＵ）により動作する機器が本発明の電子機器に含まれる。例えば、マイクロ波帯の電磁波を利用する衛星通信装置、移動体通信装置、カーナビゲーション装置、近距離無線通信を利用する自動車料金集金システム、無線ＬＡＮ関連機器、ミリ波帯を利用する衝突防止レーダ装置も対象となる。更に、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、ＬＤ（Ｌａｓｅｒ Ｄｉｏｄｅ）、及び光変調器の高速変調回路を含む装置も、本発明の電子機器に含まれる。

【0067】

上記回路基板及び電子機器によれば、回路基板に設けられたノイズ抑制回路の作用により、リンギングノイズを更に抑制することができ、不要輻射も更に抑制することができる。

【0068】

上記実施形態では、スイッチングトランジスタに接続される配線の寄生インダクタンスについて述べたが、バイパスコンデンサとそれに接続される寄生インダクタンスについても本発明の構成を用いることが可能である。バイパスコンデンサの例としては、例えば後述する図８のＣ１、Ｃ２が該当し、寄生インダクタンスについては、Ｃ１、Ｃ２と接続される不図示の配線がもつ寄生インダクタンス成分が該当する。この場合にも、バイパスコンデンサに接続される配線の寄生インダクタンスが生じうる対処区間に跨ってトランジスタ等によるバイパス経路が形成されるので、高周波成分が効果的に減衰され、リンギングノイズを抑制することができる。

【実施例0069】

以下、本発明の実施例を説明する。本発明は以下の実施例に限定されない。
（実施例１）
本実施形態におけるノイズ抑制回路の機能について、ＳＰＩＣＥベースの回路シミュレーションを実施し、リンギングノイズのピーク量を用いた検証を実施した。電子回路シミュレータとしては、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）を利用した。

【0070】

図８は、実施例１におけるノイズ抑制回路のシミュレーション用回路を示す図である。図８において、符号Ｖは電源を示し、符号Ｑは能動回路素子であるスイッチングトランジスタを示し、符号Ｌはインダクタ、符号Ｃはキャパシタ、符号Ｒは抵抗素子を示す。電源Ｖ１及びＶ３は、振幅５Ｖ、ディーティー比５０％、周波数２ＭＨｚのパルス信号であって、互いに交代的にオン及びオフする信号を供給する交流源である。電源Ｖ２は、直流電圧２４Ｖの直流電源である。スイッチングトランジスタＱ１及びＱ２は、電源Ｖ１及びＶ３からゲート端子に供給されるパルス信号により交代的にオン及びオフする。この設定により、実施例１の回路（降圧回路）は、ハーフブリッジのスイッチング回路として動作するようになっている。

【0071】

インダクタＬ１，Ｌ２は、電気配線に生じる寄生インダクタンス成分を要素化したインダクタであり、典型的な寄生インダクタンスとして８００ｐＨを設定した。図８の回路構成により、パルス信号オン時の出力電圧が２５Ｖ、出力電流が２．５Ａとなるように設定した。

【0072】

実施例１のノイズ抑制回路ＮＲＣ１は、ＪＦＥＴで構成されるスイッチングトランジスタＱ３を備えており、インダクタＬ１によって寄生インダクタンスが生じる対処区間ＴＡ１に、スイッチングトランジスタＱ３を並列接続するように設定した。また、実施例１のノイズ抑制回路ＮＲＣ２は、ＪＦＥＴで構成されるスイッチングトランジスタＱ４を備えており、インダクタＬ２によって寄生インダクタンスが生じる対処区間ＴＡ２に、スイッチングトランジスタＱ４を並列接続するように設定した。

【0073】

（実施例２）
スイッチングトランジスタＱ３，Ｑ４としてのＪＦＥＴをＭＯＳＦＥＴに代えたこと以外は、実施例１と同様にして回路シミュレーションを実施した。

【0074】

（実施例３）
スイッチングトランジスタＱ３，Ｑ４をそれぞれ２つのショットキーバリアダイオードに代えたこと以外は、実施例１と同様にして回路シミュレーションを実施した。

【0075】

（比較例１）
図８の回路構成においてノイズ抑制回路ＮＲＣ１，ＮＲＣ２を設けなかったこと以外は、実施例１と同様にして回路シミュレーションを実施した。

【0076】

（比較例２）
ノイズ抑制回路ＮＲＣ２を設けず、且つノイズ抑制回路ＮＲＣ１に代えて従来のスナバ回路を設けたこと以外は、実施例１と同様にして回路シミュレーションを実施した。比較例２の従来のスナバ回路は、容量素子Ｃｔｈｒと抵抗素子Ｒｔｈｒとの直列接続で構成され、インダクタＬ１及びスイッチングトランジスタＱ１に並列に接続するように設定した。

【0077】

（比較例３）
図９に示すように、ノイズ抑制回路ＮＲＣ２を設けず、且つスイッチングトランジスタＱ３を有するノイズ抑制回路ＮＲＣ１に代えて、比較例２と同様の物理量を有する容量素子Ｃｔｈｒと抵抗素子Ｒｔｈｒとを直列接続したノイズ抑制回路を設けたこと以外は、実施例１と同様にして回路シミュレーションを実施した。

【0078】

（比較例４）
スイッチングトランジスタＱ３，Ｑ４を有するノイズ抑制回路ＮＲＣ１，ＮＲＣ２に代えて、比較例１と同様の物理量を有する容量素子Ｃｔｈｒと抵抗素子Ｒｔｈｒとを直列接続したノイズ抑制回路を２つ設けたこと以外は、実施例１と同様にして回路シミュレーションを実施した。

【0079】

実施例１～３及び比較例１～４で用いたシミュレーション用回路について、図１０に示す各値を算出、測定した。
図１０中、「Ｖ（Ｖｄｓ＿ｄ）」は、スイッチングトランジスタＱ３のドレイン－ソース間電圧であり、当該電圧のパルス波形におけるピーク値（表１の「Ｖｐｅａｋ」）を、リンギングノイズの影響に因って生じたリンギングピーク電圧として評価した。「Ｖ（Ｖｇｓ）」は、スイッチングトランジスタＱ３のゲート－ソース間電圧、「Ｖ（Ｖｏｕｔ）」は出力電圧、「Ｉ（Ｉｔｒｄ）」は、スイッチングトランジスタＱ３のドレイン電圧、「Ｉ（Ｉｉｎ）」は入力電流、「Ｉ（Ｉｏｕｔ）」は出力電流である。測定結果を表１及び図１１～図１３に示す。
表１中、「Ｐｉｎ」は入力電力、「Ｐｏｕｔ」は出力電力であり、「電力効率」は、入力電力に対する出力電力の割合を百分率で示した値（Ｐｏｕｔ／Ｐｉｎ＊１００）である。

【0080】

【表1】

【0081】

表１に示すように、実施例１では、スイッチングトランジスタＱ３，Ｑ４としてＪＦＥＴをそれぞれ対処区間ＴＡ１，ＴＡ２に並列接続すると、リンギングピーク電圧が２７．３Ｖ、電力効率が９５．１％であり、回路中で発生するリンギングノイズを抑制して高電力効率を実現できることが分かった。

【0082】

また、実施例２では、スイッチングトランジスタＱ３，Ｑ４としてＭＯＳＦＥＴをそれぞれ対処区間ＴＡ１，ＴＡ２に並列接続すると、リンギングピーク電圧が２５．４Ｖ（図１１）、電力効率が９４．５％であり、実施例１と比較して、電力効率は若干下がるもののリンギングピーク電圧が更に低くなり、回路中で発生するリンギングノイズを更に抑制できることが分かった。

【0083】

実施例３では、スイッチングトランジスタＱ３，Ｑ４としてショットキーバリアダイオードをそれぞれ対処区間ＴＡ１，ＴＡ２に並列接続すると、リンギングピーク電圧が３１．４Ｖ、電力効率が９４．０％であり、回路中で発生するリンギングノイズを抑制して高電力効率を実現できることが分かった。

【0084】

一方、比較例１では、ノイズ抑制回路を設けていない場合、リンギングピーク電圧が４６．０Ｖ（図１２）、電力効率が９８．１％であることが分かった。

【0085】

比較例２では、従来のスナバ回路をインダクタＬ１及びスイッチングトランジスタＱ１に並列に接続すると、リンギングピーク電圧が３７．８Ｖ、電力効率が８２．４％であり、実施例１～３のいずれよりもリンギングピーク電圧が高く、電力効率が低いことが分かった。

【0086】

比較例３では、容量素子Ｃｔｈｒと抵抗素子Ｒｔｈｒとを直列接続したノイズ抑制回路を、対処区間ＴＡ２に並列接続すると、リンギングピーク電圧が３５．４Ｖ（図１３）、電力効率が９４．０％であり、実施例１～３のいずれよりもリンギングピーク電圧が高く、また、実施例１～２のいずれよりも電力効率が低いことが分かった。

【0087】

比較例４では、容量素子Ｃｔｈｒと抵抗素子Ｒｔｈｒとを直列接続したノイズ抑制回路を、対処区間ＴＡ１，ＴＡ２のそれぞれに並列接続すると、リンギングピーク電圧が２９．７Ｖ、電力効率が９２．９％であり、実施例１～２のいずれよりもリンギングピーク電圧が高く、また、実施例１～３のいずれよりも電力効率が低いことが分かった。

【0088】

したがって、半導体素子としてＪＦＥＴ、ＭＯＳＦＥＴ或いはショットキーバリアダイオードを備えるノイズ抑制回路によれば、回路中で発生するリンギングノイズを更に抑制して高電力効率を実現できることが検証できた。また、リンギングノイズが更に抑制されることにより、リンギングノイズの発生に伴って放射される不要輻射も更に抑制できることを意味している。

【符号の説明】

【0089】

１０ 回路基板
１１ ゲート駆動回路
１２ スイッチングトランジスタ
１３ 電気配線
１４ 電気配線
２０ 回路基板
２１ スイッチングトランジスタ
２２ａ パッド
２２ｂ パッド
２２ｃ パッド
２３ａ バンプ
２３ｂ バンプ
２３ｃ バンプ
３１ ＭＯＳトランジスタ
３２ａ リードワイヤ
３２ｂ リードワイヤ
３２ｃ リードワイヤ
３３ 半導体チップ
３４ａ ボンディングワイヤ
３４ｂ ボンディングワイヤ
３４ｃ ボンディングワイヤ
３５ａ 外部接続端子
３５ｂ 外部接続端子
３５ｃ 外部接続端子
５１ 半導体チップ
６０ 回路基板
６１ 電気配線
７０ ノイズ抑制回路
７１ 半導体素子
７２ 絶縁層
７３ 半導体
８０ ノイズ抑制回路
８１ 半導体素子
８２ 絶縁層
８３ 半導体
ＮＲＣ１ ノイズ低減回路
ＮＲＣ２ ノイズ低減回路
ＮＲＣ３ ノイズ低減回路
Ｗ 電気配線
ＴＡ 対処区間
ＴＡ１ 対処区間
ＴＡ２ 対処区間
ｔ１ 一端
ｔ２ 他端
Ｔｒ＿ｔｈｒ トランジスタ
Ｄｉｏ＿ｔｈｒ１ ダイオード
Ｄｉｏ＿ｔｈｒ２ ダイオード
Ｓ_１２ ソース端子
Ｄ_１２ ドレイン端子
Ｇ_１２ ゲート端子
Ｓ_２１ ソース端子
Ｄ_２１ ドレイン端子
Ｇ_２１ ゲート端子
Ｓ_３１ ソース端子
Ｄ_３１ ドレイン端子
Ｇ_３１ ゲート端子
Ｓ_５１ ソース電極
Ｄ_５１ ドレイン電極
Ｇ_５１ ゲート電極
Ｓ_７１ ソース電極
Ｄ_７１ ドレイン電極
Ｇ_７１ ゲート電極
Ａ_８１ アノード電極
Ｃ_８１ カソード電極

【図1A】

【図1B】

【図1C】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】