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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022089710
(43)【公開日】2022-06-16
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20220609BHJP
H01L 29/739 20060101ALI20220609BHJP
H01L 29/861 20060101ALI20220609BHJP
H01L 29/06 20060101ALI20220609BHJP
H01L 21/8234 20060101ALI20220609BHJP
【ＦＩ】
H01L29/78 656A
H01L29/78 653C
H01L29/78 655G
H01L29/78 655B
H01L29/78 655C
H01L29/78 652E
H01L29/78 652L
H01L29/78 655D
H01L29/78 657D
H01L29/91 C
H01L29/91 L
H01L29/78 652K
H01L29/78 652P
H01L29/06 301G
H01L29/06 301V
H01L29/78 652Q
H01L29/78 655F
H01L29/78 657G
H01L29/78 657E
H01L27/088 E
H01L27/06 102A
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2020202329
(22)【出願日】2020-12-04
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２６年度 国立研究開発法人新エネルギー・産業技術総合開発機構、低炭素社会を実現する次世代パワーエレクトロニクスプロジェクト／新世代Ｓｉパワーデバイス技術開発／新世代Ｓｉ－ＩＧＢＴと応用基本技術の研究開発事業、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】504137912
【氏名又は名称】国立大学法人 東京大学
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(71)【出願人】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】110002675
【氏名又は名称】特許業務法人ドライト国際特許事務所
(72)【発明者】
【氏名】平本 俊郎
(72)【発明者】
【氏名】更屋 拓哉
(72)【発明者】
【氏名】竹内 潔
(72)【発明者】
【氏名】伊藤 一夫
(72)【発明者】
【氏名】高倉 俊彦
(72)【発明者】
【氏名】福井 宗利
(72)【発明者】
【氏名】鈴木 慎一
(72)【発明者】
【氏名】末代 知子
(72)【発明者】
【氏名】佐藤 克己
【テーマコード（参考）】
5F048
【Ｆターム（参考）】
5F048AC01
5F048AC06
5F048AC10
5F048BA01
5F048BB01
5F048BB02
5F048BB03
5F048BB05
5F048BB19
5F048BC02
5F048BC03
5F048BC12
5F048BC18
5F048BD07
5F048BD10
5F048BE09
5F048BF02
5F048BF07
5F048BF15
5F048BF16
5F048BF18
5F048CB01
5F048CB07
5F048CB10
(57)【要約】
【課題】導通時損失を抑えながら、ターンオフ時のスイッチング損失を低減することができる半導体装置を提供する。
【解決手段】
エミッタｐ－層１１、コレクタｐ層２３、ドリフト層１０、エミッタ電極１８、コレクタ電極２８、エミッタ側ゲート電極１７、エミッタｎ層１２、コレクタｐ－層２３ａ、コレクタ側ゲート電極２７、コレクタｎ層２２により半導体装置１を構成し、エミッタ層ｐ－１１とゲート絶縁膜１５を介して対向している、エミッタ側ゲート電極１７の第一対向領域におけるゲート幅方向の長さの合計を、不純物層２３ａとコレクタ側ゲート絶縁膜２５を介して対向している、コレクタ側ゲート電極２７の第二対向領域におけるゲート幅方向の長さの合計よりも長くする。
【選択図】図１
【解決手段】
エミッタｐ－層１１、コレクタｐ層２３、ドリフト層１０、エミッタ電極１８、コレクタ電極２８、エミッタ側ゲート電極１７、エミッタｎ層１２、コレクタｐ－層２３ａ、コレクタ側ゲート電極２７、コレクタｎ層２２により半導体装置１を構成し、エミッタ層ｐ－１１とゲート絶縁膜１５を介して対向している、エミッタ側ゲート電極１７の第一対向領域におけるゲート幅方向の長さの合計を、不純物層２３ａとコレクタ側ゲート絶縁膜２５を介して対向している、コレクタ側ゲート電極２７の第二対向領域におけるゲート幅方向の長さの合計よりも長くする。
【選択図】図１
【特許請求の範囲】
【請求項1】
第一導電型のエミッタ層と、
第一導電型のコレクタ層と、
前記エミッタ層と前記コレクタ層との間に設けられた、第二導電型のドリフト層と、
前記エミッタ層と電気的に接続されたエミッタ電極と、
前記コレクタ層と電気的に接続されたコレクタ電極と、
前記エミッタ層にエミッタ側ゲート絶縁膜を介して対向配置された、一又は複数のエミッタ側ゲート電極と、
前記エミッタ電極と前記エミッタ層との間に設けられ、前記エミッタ層よりも不純物濃度が高い第二導電型の第一高濃度不純物層と、
前記ドリフト層と前記コレクタ電極との間に設けられた、第一導電型の不純物層と、
前記不純物層にコレクタ側ゲート絶縁膜を介して対向配置された、一又は複数のコレクタ側ゲート電極と、
前記コレクタ電極と前記不純物層との間に設けられ、前記不純物層よりも不純物濃度が高い第二導電型の第二高濃度不純物層と、を備え、
前記エミッタ層と前記エミッタ側ゲート絶縁膜を介して対向している、前記エミッタ側ゲート電極の第一対向領域におけるゲート幅方向の長さの合計が、前記不純物層と前記コレクタ側ゲート絶縁膜を介して対向している、前記コレクタ側ゲート電極の第二対向領域におけるゲート幅方向の長さの合計よりも長い、半導体装置。
第一導電型のコレクタ層と、
前記エミッタ層と前記コレクタ層との間に設けられた、第二導電型のドリフト層と、
前記エミッタ層と電気的に接続されたエミッタ電極と、
前記コレクタ層と電気的に接続されたコレクタ電極と、
前記エミッタ層にエミッタ側ゲート絶縁膜を介して対向配置された、一又は複数のエミッタ側ゲート電極と、
前記エミッタ電極と前記エミッタ層との間に設けられ、前記エミッタ層よりも不純物濃度が高い第二導電型の第一高濃度不純物層と、
前記ドリフト層と前記コレクタ電極との間に設けられた、第一導電型の不純物層と、
前記不純物層にコレクタ側ゲート絶縁膜を介して対向配置された、一又は複数のコレクタ側ゲート電極と、
前記コレクタ電極と前記不純物層との間に設けられ、前記不純物層よりも不純物濃度が高い第二導電型の第二高濃度不純物層と、を備え、
前記エミッタ層と前記エミッタ側ゲート絶縁膜を介して対向している、前記エミッタ側ゲート電極の第一対向領域におけるゲート幅方向の長さの合計が、前記不純物層と前記コレクタ側ゲート絶縁膜を介して対向している、前記コレクタ側ゲート電極の第二対向領域におけるゲート幅方向の長さの合計よりも長い、半導体装置。
【請求項2】
前記第一高濃度不純物層と前記ドリフト層との間が導通し、かつ、前記第二高濃度不純物層と前記ドリフト層との間が非導通となるオン状態と、
少なくとも前記第二高濃度不純物層と前記ドリフト層とが導通する状態と、を有する、
請求項１に記載の半導体装置。
少なくとも前記第二高濃度不純物層と前記ドリフト層とが導通する状態と、を有する、
請求項１に記載の半導体装置。
【請求項3】
前記第一対向領域のゲート幅方向における長さの合計が、前記第二対向領域のゲート幅方向における長さの合計の２倍以上長い、
請求項１または２に記載の半導体装置。
請求項１または２に記載の半導体装置。
【請求項4】
前記第一対向領域のゲート幅方向における長さの合計が、前記第二対向領域のゲート幅方向における長さの合計の４倍以上長い、
請求項１または２に記載の半導体装置。
請求項１または２に記載の半導体装置。
【請求項5】
前記エミッタ側ゲート電極は、前記エミッタ層の表面に絶縁膜を介して配置されるプレーナ型のエミッタ側ゲート電極、又は、前記エミッタ層のトレンチ孔内に形成されるトレンチ型のエミッタ側ゲート電極のいずれかであり、
前記コレクタ側ゲート電極は、前記不純物層の表面に配置されるプレーナ型のコレクタ側ゲート電極、又は、前記不純物層のトレンチ孔内に形成されるトレンチ型のコレクタ側ゲート電極のいずれかである、
請求項１から４のいずれか１項に記載の半導体装置。
前記コレクタ側ゲート電極は、前記不純物層の表面に配置されるプレーナ型のコレクタ側ゲート電極、又は、前記不純物層のトレンチ孔内に形成されるトレンチ型のコレクタ側ゲート電極のいずれかである、
請求項１から４のいずれか１項に記載の半導体装置。
【請求項6】
所定方向に向けて前記エミッタ側ゲート電極及び前記コレクタ側ゲート電極が所定間隔で配置されている素子領域の構成を１つのパターンとし、前記素子領域の構成が繰り返しパターンとして所定方向に所定周期で形成されており、
１つの前記素子領域において、前記第一対向領域のゲート幅方向における長さの合計が、前記第二対向領域のゲート幅方向における長さの合計よりも長い、
請求項１から５のいずれか１項に記載の半導体装置。
１つの前記素子領域において、前記第一対向領域のゲート幅方向における長さの合計が、前記第二対向領域のゲート幅方向における長さの合計よりも長い、
請求項１から５のいずれか１項に記載の半導体装置。
【請求項7】
前記素子領域を有する主領域と、前記主領域と隣接した周辺領域と、が設けられており、
前記周辺領域には、前記主領域に形成されている前記エミッタ側ゲート電極が形成されておらず、前記コレクタ層と、前記コレクタ電極と、前記不純物層と、前記コレクタ側ゲート電極と、が形成されている、
請求項６に記載の半導体装置。
前記周辺領域には、前記主領域に形成されている前記エミッタ側ゲート電極が形成されておらず、前記コレクタ層と、前記コレクタ電極と、前記不純物層と、前記コレクタ側ゲート電極と、が形成されている、
請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関するものである。
【背景技術】
【0002】
パワー半導体デバイスの一つに、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor:以下、「ＩＧＢＴ」と称する）がある。ＩＧＢＴは、入力部がＭＯＳＦＥＴ構造、出力部がバイポーラ構造の半導体装置である。ＩＧＢＴは、ＭＯＳトランジスタの導通時損失が大きくなるという欠点を補うために提供されたものであるが、パワーＭＯＳＦＥＴに比べてスイッチング損失が大きい傾向にある。このようなＩＧＢＴは、例えば、特許文献１、特許文献２で公知になっている。
【0003】
特許文献１に記載の電圧駆動型半導体装置では、第一のトランジスタの他、第一のトランジスタのドレインに極性の異なる第二のトランジスタを形成し、第二のトランジスタから第一のトランジスタのドレインにキャリアを供給している。このような構成により、特許文献１に記載の電圧駆動型半導体装置は、第一のトランジスタのドレインに伝導度変調を起こして導通時損失を低減し、オン電圧降下を小さくすることができる。
【0004】
特許文献２に記載の半導体装置は、半導体層の表面にメインゲート電極を備えるプレーナゲート型のＩＧＢＴである。また、この半導体装置は、半導体層の裏面にコントロールゲート電極を備えている。特許文献２の半導体装置は、ターンオフ動作の際に、ドリフト領域への正孔の注入を抑制し、ターンオフ損失（スイッチング損失）を低減することができる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平８－３７２９５号公報
【特許文献2】特開２０２０－４７７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献１に記載のように、伝導度変調効果を使って導通時損失を低減する構成では、第一のトランジスタと第二のトランジスタのターンオフの後半にテール電流が発生し、スイッチング損失が大きくなる。この点を改善するため、特許文献２に記載のように、半導体層の片面にコントロールゲート電極を設けると、コレクタ電極を形成するスペースが制限されて伝導度変調を起こすためのキャリアの注入量が低減し、導通時損失が大きくなるという課題が生じる。つまり、ＩＧＢＴにおいては、導通時損失とスイッチング損失の低減はトレードオフの関係にある。
【0007】
本発明は、上記の点に鑑みてなされたものであり、導通時損失を抑えながら、ターンオフ時のスイッチング損失を低減することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
かかる課題を解決するため、本発明の半導体装置は、第一導電型のエミッタ層と、第一導電型のコレクタ層と、前記エミッタ層と前記コレクタ層との間に設けられた、第二導電型のドリフト層と、前記エミッタ層と電気的に接続されたエミッタ電極と、前記コレクタ層と電気的に接続されたコレクタ電極と、前記エミッタ層にエミッタ側ゲート絶縁膜を介して対向配置された、一又は複数のエミッタ側ゲート電極と、前記エミッタ電極と前記エミッタ層との間に設けられ、前記エミッタ層よりも不純物濃度が高い第二導電型の第一高濃度不純物層と、前記ドリフト層と前記コレクタ電極との間に設けられた、第一導電型の不純物層と、前記不純物層にコレクタ側ゲート絶縁膜を介して対向配置された、一又は複数のコレクタ側ゲート電極と、前記コレクタ電極と前記不純物層との間に設けられ、前記不純物層よりも不純物濃度が高い第二導電型の第二高濃度不純物層と、を備え、前記エミッタ層と前記エミッタ側ゲート絶縁膜を介して対向している、エミッタ側ゲート電極の第一対向領域におけるゲート幅方向の長さの合計が、前記不純物層と前記コレクタ側ゲート絶縁膜を介して対向している、コレクタ側ゲート電極の第二対向領域におけるゲート幅方向の長さの合計よりも長いことを特徴とする。
【発明の効果】
【0009】
本発明によれば、エミッタ層にエミッタ側ゲート絶縁膜を介して対向配置された、エミッタ側ゲート電極の第一対向領域におけるゲート幅方向の長さを、不純物層にコレクタ側ゲート絶縁膜を介して対向配置された、コレクタ側ゲート電極の第二対向領域におけるゲート幅方向の長さよりも長くすることにより、ドリフト層への電子の注入時における導通時損失を抑えながら、ターンオフ時のスイッチング損失を低減することができる。
【図面の簡単な説明】
【0010】
【図1】第一実施形態の半導体装置の断面図である。
【図3】エミッタｐ－層内に形成される反転層と、コレクタｐ－層内に形成される反転層とを説明するための模式図である。
【図4】（ａ）は比較例となる従来のＩＧＢＴの評価回路を示す回路図である。（ｂ）は第一実施形態に係る半導体装置の評価回路を示す回路図である。
【図5】（ａ）は、ゲート密度比率と、スイッチング損失との関係を示したシミュレーション結果を示すグラフである。（ｂ）は、ゲート密度比率と、オン電圧降下との関係を示したシミュレーション結果を示すグラフである。
【図6】エミッタ側とコレクタ側のゲートオンタイミングのずれとスイッチング損失との関係を示したシミュレーション結果を示すグラフである。
【図7A】（ａ）から（ｃ）は第一実施形態の半導体装置の製造工程を説明するための図である。
【図8】第一変形例の半導体装置の構成を説明するための断面図である。
【図10】第二変形例の半導体装置の構成を説明するための断面図である。
【図12】（ａ）、（ｂ）、（ｃ）、（ｄ）は、いずれも第一実施形態の半導体装置の動作の変形例を説明するためのタイミングチャートである。
【図13】（ａ）、（ｂ）、（ｃ）は、いずれも第一実施形態の半導体装置の動作のターンオン時の変形例を説明するためのタイミングチャートである。
【図14】（ａ）、（ｂ）、（ｃ）、（ｄ）は、いずれも第一実施形態の半導体装置の動作のターンオフ時の変形例を説明するためのタイミングチャートである。
【図15】（ａ）は、エミッタ電極の上面を示す図である。（ｂ）は、コレクタ電極の上面を示す図である。
【発明を実施するための形態】
【0011】
以下、本発明の第一実施形態及び第二実施形態を説明する。第一実施形態、第二実施形態の図面において、同様の部材には同様の符号を付し、説明が重複する箇所についてはその説明を省略する。
【0012】
［第一実施形態］
以下、本発明の第一実施形態を説明する。
（半導体装置の構成）
図１は、第一実施形態の半導体装置１の構成を示す断面図である。図２（ａ）は、図１に示す半導体装置１の線ＩＩａ―ＩＩａに沿う断面部分を上方から下方に向けて見た断面図である。図２（ｂ）は、半導体装置１の線ＩＩｂ―ＩＩｂに沿う断面部分を下方から上方に向けて見た断面図である。なお、図１は、図２（ａ）及び図２（ｂ）に後述するエミッタ電極１８やコレクタ電極２８等が設けられている構成において、図２（ａ）に示す線Ｉ―Ｉの位置から見た半導体装置１の側断面構成を示している。
以下、本発明の第一実施形態を説明する。
（半導体装置の構成）
図１は、第一実施形態の半導体装置１の構成を示す断面図である。図２（ａ）は、図１に示す半導体装置１の線ＩＩａ―ＩＩａに沿う断面部分を上方から下方に向けて見た断面図である。図２（ｂ）は、半導体装置１の線ＩＩｂ―ＩＩｂに沿う断面部分を下方から上方に向けて見た断面図である。なお、図１は、図２（ａ）及び図２（ｂ）に後述するエミッタ電極１８やコレクタ電極２８等が設けられている構成において、図２（ａ）に示す線Ｉ―Ｉの位置から見た半導体装置１の側断面構成を示している。
【0013】
図１、図２（ａ）及び図２（ｂ）において、Ｚ方向は、半導体装置１の厚み方向を示し、Ｘ方向は、半導体装置１の半導体基板（以下、単に「基板」と称する）５の第一面ｆａ及びその裏面である第二面ｆｂに平行な一方向で、かつ、当該Ｚ方向と直交する方向を示す。Ｙ方向は、当該第一面ｆａ及び第二面ｆｂに平行で、かつ、Ｚ方向及びＸ方向に直交する方向を示す。なお、ここでは、説明の便宜上、図１中、厚み方向であるＺ方向の矢印方向を下方向と称し、Ｚ方向の矢印とは逆方向を上方向と称する。
【0014】
半導体装置１は、ＩＧＢＴ型の半導体装置であり、例えば、Ｓｉ結晶等からなる基板５を有している。基板５は、エミッタ層としてのエミッタｐ－層１１と、コレクタ層としてのコレクタｐ層２３と、エミッタｐ－層１１とコレクタｐ層２３との間に設けられるドリフト層１０と、第一高濃度不純物層であるエミッタｎ層１２と、エミッタｐ層１３と、バッファ層２９と、コレクタｐ－層２３ａ及び第二高濃度不純物層であるコレクタｎ層２２を有している。以下の説明において、ドリフト層１０を挟んでエミッタ電極１８側にある部に「エミッタ側」の用語を記し、コレクタ電極２８側にある部に「コレクタ側」の用語を記す。
【0015】
第一実施形態において、エミッタｐ層１３、エミッタｐ－層１１及びコレクタｐ層２３は導電型がｐ型（ここでは、第一導電型）の不純物層であり、エミッタｎ層１２、ドリフト層１０、バッファ層２９及びコレクタｎ層２２は導電型がｎ型（ここでは、第二導電型）の不純物層である。
【0016】
エミッタｐ－層１１は、ドリフト層１０の上面に形成されている。エミッタｐ－層１１の上方には、エミッタｎ層１２及びエミッタｐ層１３が形成されている。エミッタｎ層１２及びエミッタｐ層１３は、基板５の第一面ｆａに露出するように形成され、エミッタ電極１８と電気的に接続されている。第一高濃度不純物層であるエミッタｎ層１２は、エミッタ電極１８とエミッタｐ－層１１との間に設けられている。ただし、エミッタｎ層１２の一部は層間絶縁層１６とエミッタｐ－層１１との間に配置されていてもよい。エミッタｐ層１３は、エミッタ電極１８とエミッタｐ－層１１との間に設けられる。エミッタｎ層１２及びエミッタｐ層１３は、半導体装置１におけるエミッタｐ－層１１へのコンタクト層になっていて、いずれもエミッタｐ－層１１より高い不純物濃度を有している。
【0017】
エミッタｎ層１２は、下層のエミッタｐ－層１１に電子を注入するｎ＋層である。また、エミッタｐ層１３は、下層のエミッタｐ－層１１から正孔を排出させるｐ＋層である。基板５の第一面ｆａには、エミッタｎ層１２を貫通するトレンチ孔１４（後述する）が形成されている。
【0018】
ドリフト層１０は、ｎ－層であり、不純物濃度が、例えば、２×１０１３ｃｍ－３程度である。なお、エミッタｎ層１２及びエミッタｐ層１３の不純物濃度は、例えば、１０１８～１０２１ｃｍ－３程度である。
【0019】
これにより、基板５の第一面ｆａには、エミッタｎ層１２が各トレンチ孔１４に隣接して配置され、各トレンチ孔１４に隣接して形成されたエミッタｎ層１２の間にエミッタｐ層１３が配置される。なお、エミッタｎ層１２は、図２（ａ）に示すように、上面視において帯状に形成されており、第一面ｆａでＹ方向に延びるようにしてトレンチ孔１４の両側に配置される。また、エミッタｐ層１３も、上面視において帯状に形成されており、第一面ｆａでＹ方向に延びるようにしてエミッタｎ層１２間に配置される。
【0020】
基板５の第一面ｆａには、図２（ａ）に示すように、第一面ｆａにおいてＹ方向に延びた複数のトレンチ孔１４が設けられている。第一実施形態に係るトレンチ孔１４は、同一構成であり、第一面ｆａにおいて、互いにＹ方向に沿って平行に配置され、Ｘ方向に所定間隔で設けられている。トレンチ孔１４は、図１に示したように、基板５の第一面ｆａからエミッタｎ層１２及びエミッタｐ－層１１を貫通してドリフト層１０まで到達している。
【0021】
各トレンチ孔１４内には、それぞれ内面にエミッタ側ゲート絶縁膜であるゲート絶縁膜１５が形成され、当該ゲート絶縁膜１５に囲まれた領域内にトレンチ型のエミッタ側ゲート電極１７が形成されている。ゲート絶縁膜１５は、例えば、酸化膜により形成されており、エミッタ側ゲート電極１７を基板５（ドリフト層１０、エミッタｐ－層１１及びエミッタｎ層１２）から絶縁させている。
【0022】
エミッタ側ゲート電極１７は、例えば、多結晶シリコン（ポリシリコン）等により形成され、酸化膜等からなる層間絶縁層１６によりその上端部が覆われている。各エミッタ側ゲート電極１７には、エミッタ側ゲート配線（図示せず）がそれぞれ接続されており、当該エミッタ側ゲート配線を介して所定のゲート電圧Ｖｇｇ１が印加される。なお、第一実施形態に係るエミッタ側ゲート電極１７は、上端部が基板５の第一面ｆａから突出せずにトレンチ孔１４内に位置しており、層間絶縁層１６がトレンチ孔１４内にも設けられ、ゲート絶縁膜１５と連接している。
【0023】
ここで、半導体装置１は、図１、図２（ａ）及び図２（ｂ）に示すように、Ｙ方向に向けて互いに平行に延びた所定数のエミッタ側ゲート電極１７がＸ方向において所定間隔で配置されている。ここでは、素子領域Ｒ０内の構成を１パターンとし、当該素子領域Ｒ０内の構成が繰り返しパターンとしてＸ方向に所定の周期で形成されている。以下、Ｘ方向に規定した素子領域Ｒ０に着目して、半導体装置１の構成について説明する。
【0024】
エミッタ側ゲート電極１７は、ゲート絶縁膜１５を介してエミッタｐ－層１１と対向配置された第一対向領域（以下、エミッタ側対向領域と称する）を有する。図１では、５個のエミッタ側ゲート電極１７が図示されており、エミッタ側対向領域Ｊａとして、１０個のエミッタ側対向領域Ｊａ０～Ｊａ８が示されている。
【0025】
第一実施形態では、図１に示すように、図中左最端部にあるエミッタ側ゲート電極１７の図中左側のエミッタ側対向領域Ｊａ０は、繰り返しパターンとなる素子領域Ｒ０内に含まれておらず、図中右側のエミッタ側対向領域Ｊａ１は、素子領域Ｒ０内に含まれている。また、図中右最端部にあるエミッタ側ゲート電極１７の右側のエミッタ側対向領域Ｊａ０は、繰り返しパターンとなる素子領域Ｒ０内に含まれておらず、図中左側のエミッタ側対向領域Ｊａ８は、素子領域Ｒ０内に含まれている。よって、第一実施形態に係る１つの素子領域Ｒ０内には、エミッタ側ゲート電極１７のエミッタ側対向領域Ｊａとして、合計８個のエミッタ側対向領域Ｊａ１～Ｊａ８が形成されている。なお、８個のエミッタ側対向領域Ｊａ１～Ｊａ８について特に区別しない場合には、単にエミッタ側対向領域Ｊａと称する。
【0026】
第一実施形態に係るエミッタ側ゲート電極１７は、図２（ａ）に示すように、上面視において、帯状に形成されており、基板５の第一面ｆａでのＹ方向における長さ（ＸＹ面方向におけるエミッタ側ゲート電極１７の延設方向の長さ）をＷと規定することができる。延設方向であるＹ方向の長さＷは、エミッタ側ゲート電極１７のエミッタ側対向領域Ｊａにおけるゲート幅方向の長さであり、第１実施形態では、以下、「第一対向領域長」とも記す。第一実施形態では、１つのエミッタ側対向領域Ｊａのゲート幅方向の長さは全てＷとなる。従って、第一実施形態において繰り返しパターンとなる１つの素子領域Ｒ０内における、８個のエミッタ側対向領域Ｊａ１～Ｊａ８の第一対向領域長の合計を、８・Ｗと規定することができる。
【0027】
第一実施形態では、図２（ａ）及び図２（ｂ）に示すように、エミッタ側ゲート電極１７及びコレクタ側ゲート電極２７がいずれも図１中に示すＹ方向に延設されている。エミッタ側対向領域の長さＬ１は、Ｙ方向と異なるＺ方向に延びるエミッタ側ゲート電極１７のチャネル長である。また、コレクタ側対向領域の長さＬ２は、Ｙ方向と異なるＸ方向に延びるコレクタ側ゲート電極２７のチャネル長である。
【0028】
これに加えて、基板５の第一面ｆａには、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）によって形成され、第一面ｆａの表面及び層間絶縁層１６を覆ったエミッタ電極１８が設けられている。トレンチ孔１４内のエミッタ側ゲート電極１７は、基板５上に設けられた層間絶縁層１６によって、エミッタ電極１８と絶縁されている。
【0029】
隣接する層間絶縁層１６の間には、コンタクトホール１６ａが形成されており、基板５の第一面ｆａ上に設けられたエミッタ電極１８がコンタクトホール１６ａ内にも設けられている。コンタクトホール１６ａにおいてエミッタ電極１８がエミッタｐ層１３と接しており、エミッタ電極１８が、エミッタｐ層１３を介してエミッタｐ－層１１と電気的に接続されている。層間絶縁層１６は、エミッタ側ゲート電極１７の上面の全面を覆うと共に、トレンチ孔１４に隣接したエミッタｎ層１２の上面の一部領域を覆うようにして基板５の第一面ｆａに設けられる。
【0030】
このように、層間絶縁層１６は、エミッタ側ゲート電極１７の上方だけでなく、エミッタ側ゲート電極１７の周囲のエミッタｎ層１２も覆うことで、エミッタ電極１８とエミッタ側ゲート電極１７との短絡を防いでいる。なお、図２（ａ）に示すＯＬ１は、基板５の第一面ｆａにおける層間絶縁層１６の形成領域を示している。
【0031】
次に、基板５の第二面ｆｂ側（下面）について説明する。基板５には、ドリフト層１０の他面１０ｂに、バッファ層２９が形成されている。バッファ層２９の下方には、コレクタｐ層２３と、コレクタｐ－層２３ａと、第二高濃度不純物層となるコレクタｎ層２２と、が形成されている。コレクタｎ層２２は、コレクタ電極２８とコレクタｐ－層２３ａとの間に設けられ、コレクタｐ－層２３ａよりも不純物濃度が高いｎ＋型の不純物層である。コレクタｎ層２２とコレクタｐ－層２３ａは、コレクタ電極２８と電気的に接続されている。
【0032】
バッファ層２９は、ドリフト層１０とコレクタｐ層２３との間にあり、ドリフト層１０よりも不純物濃度を高めて空乏層がコレクタｐ層２３に達することを防いでいる。なお、空乏層がコレクタｐ層２３まで到達しないようにドリフト層１０が十分に厚い構成とした場合には、バッファ層２９を形成しなくてもよい。コレクタｐ－層２３ａは、コレクタｐ層２３よりも不純物濃度の低いｐ－層である。なお、コレクタｐ層２３及びコレクタｎ層２２の不純物濃度は、例えば１０１８ｃｍ－３から１０２１ｃｍ－３程度であり、バッファ層２９の不純物濃度は、例えば１０１５ｃｍ－３から１０１８ｃｍ－３程度である。
【0033】
コレクタｐ－層２３ａは、例えばイオン注入で形成されたコレクタｐ層２３よりも不純物濃度の低いｐ－層である。また、第二面ｆｂにおいては、コレクタｐ層２３中にコレクタｎ層２２が形成されている。コレクタｎ層２２は、これらコレクタｐ－層２３ａ及びコレクタｐ層２３を跨るようにして基板５の第二面ｆｂ側の一部領域に形成されている。
【0034】
なお、基板５の第二面ｆｂにおけるコレクタｐ層２３は、図２（ｂ）に示すように、下面視において、帯状に形成されており、第二面ｆｂでＹ方向に延びるように配置される。また、コレクタｐ層２３の両側には、下面視において、帯状に形成されたコレクタｐ－層２３ａ及びコレクタｎ層２２が順に配置され、これらコレクタｐ－層２３ａ及びコレクタｎ層２２が、第二面ｆｂでＹ方向に延びるように配置される。
【0035】
かかる構成に加えて、基板５の第二面ｆｂには、図１に示すように、プレーナ型のコレクタ側ゲート電極２７と、コレクタ側ゲート電極２７の上面に形成される、コレクタ側ゲート絶縁膜であるゲート絶縁膜２５と、コレクタ電極２８と、が設けられている。基板５の第二面ｆｂ（第二面ｆｂのＸ－Ｙ平面）の表面に、ゲート絶縁膜２５を介して配置されるプレーナ型のコレクタ側ゲート電極２７は、例えば、多結晶シリコン（ポリシリコン）等により形成されており、コレクタｐ層２３及びコレクタｐ－層２３ａの下方に、酸化膜等からなるゲート絶縁膜２５を介して配置されている。コレクタ側ゲート電極２７には、コレクタ側ゲート配線（図示せず）が接続されており、当該コレクタ側ゲート配線を介して所定のゲート電圧Ｖｇｇ２が印加される。
【0036】
コレクタ側ゲート電極２７は、ゲート絶縁膜２５を介して、第二面ｆｂのコレクタｐ－層２３ａと対向配置された第二対向領域（以下、コレクタ側対向領域と称する）Ｊｂを有する。図１では、繰り返しパターンとなる素子領域Ｒ０内に１個のコレクタ側ゲート電極２７が設けられており、当該素子領域Ｒ０内に２個のコレクタ側対向領域Ｊｂ１、Ｊｂ２が設けられている。なお、２個のコレクタ側対向領域Ｊｂ１、Ｊｂ２について特に区別しない場合には、単にコレクタ側対向領域Ｊｂと称する。
【0037】
第一実施形態に係るコレクタ側ゲート電極２７は、図２（ｂ）に示すように、下面視において、帯状に形成されており、基板５の第二面ｆｂでのＹ方向における長さ（Ｘ－Ｙ面方向におけるコレクタ側ゲート電極２７延設方向の長さ）をＷと規定することができる。延設方向であるＹ方向の長さＷは、コレクタ側ゲート電極２７のコレクタ側対向領域Ｊｂにおけるゲート幅方向の長さであり、第一実施形態では、以下、「第二対向領域長」とも記す。従って、第一実施形態において繰り返しパターンとなる１つの素子領域Ｒ０内では、２個のコレクタ側対向領域Ｊｂ１、Ｊｂ２の第二対向領域長の合計は２・Ｗと規定することができる。
【0038】
基板５の第二面ｆｂに設けられたゲート絶縁膜２５は、コレクタ側ゲート電極２７上に配置され、コレクタ側ゲート電極２７の下方及び側方に層間絶縁層２６が形成されている。コレクタ側ゲート電極２７は、ゲート絶縁膜２５と層間絶縁層２６とにより全体が覆われている。また、基板５の第二面ｆｂには、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）によって形成され、かつ、第二面ｆｂの表面及び層間絶縁層２６を覆うコレクタ電極２８が設けられている。コレクタ電極２８は、コレクタｎ層２２及びコレクタｐ層２３と隣接しており、コレクタｎ層２２及びコレクタｐ層２３と電気的に接続されている。コレクタ側ゲート電極２７は、基板５の第二面ｆｂに設けられたゲート絶縁膜２５によってバッファ層２９及びコレクタｐ－層２３ａと絶縁されている。
【0039】
ここで、第一実施形態において繰り返しパターンとなる１つの素子領域Ｒ０内では、エミッタ側対向領域Ｊａ１～Ｊａ８の第一対向領域長の合計が８・Ｗと規定され、コレクタ側対向領域Ｊｂ１、Ｊｂ２の第二対向領域長の合計の２・Ｗよりも長くなるように構成されている。
【0040】
第一実施形態では、エミッタ側ゲート電極１７の１つの第一対向領域長と、コレクタ側ゲート電極２７の１つの第二対向領域長との長さが等しいので、素子領域Ｒ０内において、第一対向領域長の合計を第二対向領域長の合計よりも長くするために、第一面ｆａのエミッタ側ゲート電極１７を、第二面ｆｂのコレクタ側ゲート電極２７よりも高密度に配置している。第一実施形態では、素子領域Ｒ０内の第二対向領域長の合計を１としたときの、素子領域Ｒ０内の第一対向領域長の合計と第二対向領域長の合計との比率を、ゲート密度比率と称する。
【0041】
第一実施形態に係る半導体装置１では、ゲート密度比率Ｊａ：Ｊｂが、４：１、つまり第一対向領域長の合計が、第二対向領域長の合計の４倍となっている。なお、本実施形態においては、第一対向領域長の合計が、第二対向領域長の合計の４倍となっている場合について説明しているが、本発明はこれに限らず、第一対向領域長の合計が第二対向領域長の合計よりも長ければよく、第一対向領域の合計は、例えば、第二対向領域長の合計の２倍以上長くてもよいし、さらには４倍以上長くてもよい。
【0042】
ゲート密度比率Ｊａ：Ｊｂは、１超：１から８未満：１であることが望ましい。また、ゲート密度比率Ｊａ：Ｊｂは、好ましくは２：１から７：１の範囲、より好ましくは３：１から５：１の範囲であることが望ましい。このようなゲート密度比率Ｊａ：Ｊｂにすることにより、半導体装置１のオンオフ動作時に導通時損失を抑えながら、ターンオフ時のスイッチング損失を低減させることができることが、シミュレーション結果から確認されており、その詳細については後述する。
【0043】
以上説明したように、第一実施形態では、素子領域Ｒ０内における、第一対向領域長の合計と、第二対向領域長の合計とを比較して、導通時損失とスイッチング損失とを調整している。これは、半導体装置の駆動力がゲート電極のゲート幅に比例することに着目し、半導体装置１の第一面ｆａ（上面）と第二面ｆｂ（下面）とで駆動力を調整するために行われるものである。また、駆動力は、ゲート長が短いほど強まるが、ゲート長に関する長さＬ１、Ｌ２の相違による駆動力への影響は、ゲート幅Ｗに比べて十分小さいために無視することが可能である。ただし、第一実施形態では、第一対向領域長の合計、第二対向領域長の合計による調整に加え、図１、図２（ａ）、図２（ｂ）に示した長さＬ１、長さＬ２をさらに長く、あるいは、さらに短くなるように設計し、エミッタの側とコレクタの側とで駆動力をさらに調整するようにしてもよい。
【0044】
（半導体装置のオンオフ動作）
次に、以上説明した半導体装置１のオンオフ動作について説明する。なお、半導体装置１には、エミッタ電極１８及びコレクタ電極２８間に正の電圧Ｖｃｅが印加されているものとする。半導体装置１は、エミッタ側ゲート電極１７に印加される第一ゲート電圧であるゲート電圧Ｖｇｇ１と、コレクタ側ゲート電極２７に印加される第二ゲート電圧であるゲート電圧Ｖｇｇ２と、の印加状態により制御される。半導体装置１のオン状態にあっては、エミッタｎ層１２とドリフト層１０との間が導通し、かつ、コレクタｎ層２２とドリフト層１０との間が非導通となる。このとき、エミッタｐ－層１１内に形成された反転層を介してエミッタ電極１８からドリフト層１０に電子が注入され、かつ、コレクタｐ層２３からドリフト層１０に正孔が注入される。また、半導体装置１をオフ状態に切り替えるターンオフ時にあっては、少なくともコレクタｎ層２２とドリフト層１０とが導通する。このとき、コレクタｐ－層２３ａ内に形成された反転層及びコレクタｎ層２２を介してドリフト層１０からコレクタ電極２８に電子が排出される。コレクタｎ層２２とドリフト層１０とが導通するタイミングにおいて、エミッタｎ層１２とドリフト層１０との間を非道通とすると、ドリフト層１０への電子の注入が停止し、ドリフト層１０からエミッタｐ－層１１に正孔が排出される。以下、このオン動作、オフ動作について詳細に説明する。
次に、以上説明した半導体装置１のオンオフ動作について説明する。なお、半導体装置１には、エミッタ電極１８及びコレクタ電極２８間に正の電圧Ｖｃｅが印加されているものとする。半導体装置１は、エミッタ側ゲート電極１７に印加される第一ゲート電圧であるゲート電圧Ｖｇｇ１と、コレクタ側ゲート電極２７に印加される第二ゲート電圧であるゲート電圧Ｖｇｇ２と、の印加状態により制御される。半導体装置１のオン状態にあっては、エミッタｎ層１２とドリフト層１０との間が導通し、かつ、コレクタｎ層２２とドリフト層１０との間が非導通となる。このとき、エミッタｐ－層１１内に形成された反転層を介してエミッタ電極１８からドリフト層１０に電子が注入され、かつ、コレクタｐ層２３からドリフト層１０に正孔が注入される。また、半導体装置１をオフ状態に切り替えるターンオフ時にあっては、少なくともコレクタｎ層２２とドリフト層１０とが導通する。このとき、コレクタｐ－層２３ａ内に形成された反転層及びコレクタｎ層２２を介してドリフト層１０からコレクタ電極２８に電子が排出される。コレクタｎ層２２とドリフト層１０とが導通するタイミングにおいて、エミッタｎ層１２とドリフト層１０との間を非道通とすると、ドリフト層１０への電子の注入が停止し、ドリフト層１０からエミッタｐ－層１１に正孔が排出される。以下、このオン動作、オフ動作について詳細に説明する。
【0045】
オン動作時、エミッタ側ゲート電極１７にＨｉｇｈ（例えば、閾値以上）のゲート電圧Ｖｇｇ１（オン電圧）が印加され、コレクタ側ゲート電極２７にＬｏｗ（例えば、０Ｖ）のゲート電圧Ｖｇｇ２（オフ電圧）が印加される。これにより、半導体装置１には、図３に示すように、エミッタ側対向領域Ｊａに沿ってエミッタｐ－層１１中に反転層（ｎチャネル）Ｌａが形成される。
【0046】
半導体装置１は、オン動作時、エミッタｎ層１２及びドリフト層１０間が反転層Ｌａにより導通状態となり、当該反転層Ｌａを介してエミッタｎ層１２からドリフト層１０へ電子が注入される。なお、エミッタ側ゲート電極１７に印加されるオン電圧は、エミッタ電極１８を基準にした正の電圧であってもよい。
【0047】
また、半導体装置１では、コレクタ側ゲート電極２７にゲート電圧Ｖｇｇ１と異なるＬｏｗ（例えば、０Ｖ）のゲート電圧Ｖｇｇ２（オフ電圧）が印加されることにより、ゲート絶縁膜２５を介してコレクタｐ－層２３ａと対向しているコレクタ側ゲート電極２７のコレクタ側対向領域Ｊｂに沿ったコレクタｐ－層２３ａ中に反転層Ｌｂ（ｎチャネル）が非形成となる。従って、半導体装置１では、コレクタｎ層２２とバッファ層２９とが絶縁され非導通状態となり、コレクタｐ層２３とバッファ層２９によって形成されるｐｎ接合が順バイアスされる。半導体装置１は、コレクタｐ層２３とバッファ層２９によって形成されるｐｎ接合の順バイアスによって、コレクタｐ層２３からバッファ層２９を介してドリフト層１０に正孔が注入される。なお、ここで、コレクタｎ層２２とドリフト層１０は、バッファ層２９を介して電気的に接続されるから、コレクタｎ層２２とバッファ層２９との導通、非導通は、コレクタｎ層２２とドリフト層１０との導通、非導通と同義である。
【0048】
なお、上記したゲート電圧Ｖｇｇ１と異なるゲート電圧Ｖｇｇ２は、０Ｖに限定されるものでなく、例えば、負の電圧であってもよいし、コレクタ側ゲート電極２７下に反転層が形成されない程度の正の電圧であってもよい。つまり、同時に印加されるゲート電圧Ｖｇｇ１とゲート電圧Ｖｇｇ２は、エミッタ側、コレクタ側のうちの一方の対向領域に反転層が形成され、他方の対向領域に反転層が形成されないものであればよい。
【0049】
以上により、オン動作時には、ドリフト層１０に存在する電子及び正孔の密度が増加することで、伝導度変調が生じてドリフト層１０の抵抗が減少する。なお、半導体装置１のオン電圧は、コレクタ電極２８及びエミッタ電極１８間のオン時の電圧降下分に相当する。
【0050】
次に、半導体装置１をオン状態からオフ状態に切り換えるオフ動作について説明する。この場合、半導体装置１には、エミッタ側ゲート電極１７にＬｏｗのゲート電圧Ｖｇｇ１がオフ電圧として印加され、コレクタ側ゲート電極２７にＨｉｇｈのゲート電圧Ｖｇｇ２がオン電圧として印加される。これにより、半導体装置１には、エミッタ側対向領域Ｊａに沿ってエミッタｐ－層１１中に形成されていた反転層（ｎチャネル）Ｌａが非形成となり、エミッタｎ層１２及びドリフト層１０間が非導通状態となる。これにより、半導体装置１は、オフ動作時に反転層の消失によってエミッタｎ層１２からドリフト層１０への電子の注入が停止する。なお、コレクタ側ゲート電極２７に印加されるオン電圧は、コレクタ電極２８を基準にした正の電圧であってもよい。
【0051】
また、図３に示すように、半導体装置１では、オフ動作時、コレクタ側ゲート電極２７にＨｉｇｈのゲート電圧Ｖｇｇ２が印加されることにより、コレクタ側対向領域Ｊｂに沿ってコレクタｐ－層２３ａ中に反転層Ｌｂが形成される。この反転層Ｌｂを介してバッファ層２９とコレクタｐ層２３とが同電位になり、コレクタ側ゲート電極２７ｂの周囲において、コレクタｐ層２３からドリフト層１０への正孔の注入が停止する。
【0052】
ドリフト層１０内に蓄積されている電子は、反転層Ｌｂを介してバッファ層２９からコレクタｎ層２２へ排出され、さらにはコレクタｎ層２２からコレクタ電極２８へ排出される。また、ドリフト層１０内の正孔は、エミッタｐ－層１１及びエミッタｐ層１３を介してエミッタ電極１８へ排出される。さらに、エミッタｐ－層１１とドリフト層１０とのｐｎ接合が空乏層化し、半導体装置１はオフ状態になる。
【0053】
このように、半導体装置１のオン動作時にエミッタｐ－層１１内に形成される反転層Ｌａは、エミッタ側対向領域Ｊａに沿ってエミッタｐ－層１１内に形成される。また、半導体装置１のオフ動作時にコレクタｐ－層２３ａ内に形成される反転層Ｌｂは、コレクタ側対向領域Ｊｂに沿ってコレクタｐ－層２３ａ内に形成される。
【0054】
ここで、第一実施形態では、繰り返しパターンとなる１つの素子領域Ｒ０内において、エミッタ側対向領域Ｊａ１～Ｊａ８の第一対向領域長の合計が、コレクタ側対向領域Ｊｂ１、Ｊｂ２の第二対向領域長の合計よりも長くなるように構成されている。このため、半導体装置１では、素子領域Ｒ０内において、オン動作時にエミッタ側対向領域Ｊａに沿って形成される反転層Ｌａのゲート幅方向の長さの合計を、オフ動作時にコレクタｐ－層２３ａ内にコレクタ側対向領域Ｊｂに沿って形成される反転層Ｌｂのゲート幅方向の長さの合計よりも長くすることができる。
【0055】
半導体装置１は、素子領域Ｒ０内において、エミッタ側対向領域Ｊａの第一対向領域長の合計を、コレクタ側対向領域Ｊｂの第二対向領域長の合計よりも長くする（すなわち、ゲート密度比率Ｊａ：ＪｂのＪａの値をＪｂの値よりも大きくする）ことで、エミッタｐ－層１１内の反転層Ｌａのゲート幅方向の長さの合計を、コレクタｐ－層２３ａ内の反転層Ｌｂのゲート幅方向の長さの合計よりも長くするような構成とし、その結果、導通時損失を抑えながら、ターンオフ時のスイッチング損失を低減させるようにしている。
【0056】
（シミュレーション結果）
次に、上記のような半導体装置１において、ゲート密度比率Ｊａ：Ｊｂを変えたときの導通時損失とスイッチング損失との関係についてシミュレーションにより調べた。ここで、図４（ａ）及び図４（ｂ）は、シミュレーションに用いた評価回路を示す。図４（ａ）に示した評価回路は、比較例であり、エミッタ側ゲート電極１７が設けられ、コレクタ側ゲート電極２７が設けられていない片面のＩＧＢＴの回路構成を示したものである。図４（ｂ）に示した評価回路は、第一実施形態に係る半導体装置１の回路構成を示したものである。
次に、上記のような半導体装置１において、ゲート密度比率Ｊａ：Ｊｂを変えたときの導通時損失とスイッチング損失との関係についてシミュレーションにより調べた。ここで、図４（ａ）及び図４（ｂ）は、シミュレーションに用いた評価回路を示す。図４（ａ）に示した評価回路は、比較例であり、エミッタ側ゲート電極１７が設けられ、コレクタ側ゲート電極２７が設けられていない片面のＩＧＢＴの回路構成を示したものである。図４（ｂ）に示した評価回路は、第一実施形態に係る半導体装置１の回路構成を示したものである。
【0057】
図４（ａ）の比較例の評価回路は、負荷となるインダクタンスＬとダイオードＦＷＤ１（Free Wheeling Diode）とが並列に接続され、ＩＧＢＴ部Ｔｒ１とダイオードＦＷＤ２とが並列に接続されている。ＦＷＤ１及びＦＷＤ２は、ＩＧＢＴ部Ｔｒ１がオフされたときインダクタンスＬに蓄えられたエネルギーを電源Ｖｄｃの側に還流するデバイスである。インダクタンスＬ及びダイオードＦＷＤ１の一端には電源Ｖｄｃが接続されている。
【0058】
ＩＧＢＴ部Ｔｒ１は、エミッタ側ゲート電極１７に相当するゲート端子Ｇと、コレクタ電極２８に相当するコレクタ端子Ｃと、エミッタ電極１８に相当するエミッタ端子Ｅとを有し、ゲートをオン又はオフするパルス電圧がゲート電圧Ｖｇｇ１として、抵抗Ｒｇを介してゲート端子Ｇに印加される。また、コレクタ端子Ｃには、インダクタンスＬ及びダイオードＦＷＤ１の他端が接続されているとともに、ダイオードＦＷＤ１の一端が接続されている。エミッタ端子Ｅには、ダイオードＦＷＤ２の他端とアースとが接続されている。なお、Ｖｃｅはエミッタ端子Ｅ及びコレクタ端子Ｃ間の電圧を示す。
【0059】
図４（ｂ）に示す評価回路は、図４（ａ）の評価回路とＩＧＢＴ部Ｔｒ２の構成を変えている。なお、その他の構成については図４（ａ）の評価回路と同じであるため説明は省略する。ＩＧＢＴ部Ｔｒ２には、エミッタ側ゲート電極１７に相当するエミッタ側ゲート端子Ｇ１と、コレクタ側ゲート電極２７に相当するコレクタ側ゲート端子Ｇ２とが設けられている。コレクタ側ゲート端子Ｇ２は、抵抗Ｒｇ等を介してコレクタ端子Ｃに接続されている。シミュレーションでは、抵抗Ｒｇ１を介したエミッタ側ゲート端子Ｇ１へのゲート電圧Ｖｇｇ１の印加と、抵抗Ｒｇ２を介したコレクタ側ゲート端子Ｇ２へのゲート電圧Ｖｇｇ２の印加とを交互に行った。
【0060】
そして、図４（ｂ）に示す評価回路において、ゲート密度比率Ｊａ：Ｊｂが１：１のときと、２：１のときと、４：１のときと、８：１のときと、についてそれぞれ導通時損失とスイッチング損失との関係についてシミュレーションにより調べた。その結果、図５（ａ）及び図５（ｂ）に示すような結果が得らえた。
【0061】
図５（ａ）、図５（ｂ）は、エミッタ側とコレクタ側とのゲート密度比率が半導体装置１に与える影響を説明するための図である。図５（ａ）は、ゲート密度比率Ｊａ：Ｊｂと、スイッチング損失との関係を調べたシミュレーション結果を示す図である。図５（ａ）の横軸はゲート密度比率を示し、縦軸はスイッチング損失の図６における最小値（ｍＪ）を示している。スイッチング損失は、１回のスイッチングで消費するエネルギーであり、急峻なスイッチングにより半導体装置１に電圧がかかり、かつ電流が流れる時間を短くするほど減少する。スイッチング損失を減らすことによってスイッチング周波数を高めることができる。
【0062】
図５（ｂ）は、ゲート密度比率Ｊａ：Ｊｂと、オン電圧降下との関係を調べたシミュレーション結果を示す図である。図５（ｂ）の横軸はゲート密度比率を示し、縦軸はオン電圧降下（Ｖ）を示している。オン電圧降下は、ＩＧＢＴの導通時損失に係る物理量であり、オン電圧降下が小さいほど導通時損失が小さいことを示している。
【0063】
図５（ａ）及び図５（ｂ）に示すＳは、基板５の片面にのみゲート電極を備える図４（ａ）の評価回路におけるシミュレーション結果を示す。また、図５（ａ）及び図５（ｂ）に示すＤは、図４（ｂ）に示す基板５の両面にゲート電極を有する評価回路のシミュレーション結果を示す。
【0064】
図５（ａ）に示すように、比較例では、スイッチング損失が約１８５ｍＪであった。一方、実線Ｄで示すように、第一実施形態の半導体装置１を示す評価回路では、ゲート密度比率が１：１のときスイッチング損失は約２７ｍＪとなり、ゲート密度比率が２：１のときのスイッチング損失は約３０ｍＪとなった。
【0065】
そして、さらに、図４（ｂ）に示す評価回路のパラメータを変更することによってゲート密度比率Ｊａ：Ｊｂにおけるエミッタ側対向領域Ｊａの値を上げていった場合、スイッチング損失は上昇し、ゲート密度比率が４：１のときスイッチング損失は約６８ｍＪとなり、ゲート密度比率が８：１のときスイッチング損失は約１２２ｍＪとなった。図５（ａ）に示す結果から、第一実施形態に係る半導体装置１を示す評価回路では、ゲート密度比率によらず比較例よりもスイッチング損失が小さくなることが確認できた。
【0066】
ただし、スイッチング損失は、ゲート密度比率Ｊａ：Ｊｂにおけるエミッタ側対向領域Ｊａの値を上げてゆくと、次第に大きくなることが確認できた。よって、スイッチング損失を低減させるためには、評価回路のエミッタ側ゲート電極１７のゲート幅方向の長さの合計を小さくすること、すなわち、ゲート密度比率Ｊａ：Ｊｂにおけるエミッタ側対向領域Ｊａの値を小さくすることが望ましいことが確認できた。
【0067】
上記の特性は、ゲート密度比率Ｊａ：ＪｂにおけるＪａの値、すなわちエミッタ側対向領域Ｊａのゲート幅方向の長さの合計を短くする、換言すると、コレクタ側対向領域Ｊｂのゲート幅方向の長さの合計を相対的に長くすることによってドリフト層１０から電子を排出する効果が高まり、スイッチング速度が高まることによって損失が減るためによるものと考えられる。
【0068】
また、図５（ｂ）に示すように、比較例のオン電圧降下は約１．６６Ｖであった。一方、第一実施形態の半導体装置１を示す評価回路では、ゲート密度比率が１：１のときオン電圧降下が約２．０６Ｖとなり、ゲート密度比率が２：１のときのオン電圧降下は約１．８６Ｖとなった。
【0069】
そして、さらに、図４（ｂ）に示す評価回路のパラメータを変更することによってゲート密度比率Ｊａ：Ｊｂにおけるエミッタ側対向領域Ｊａの値を上げていった場合、オン電圧降下は低下していき、ゲート密度比率が４：１のときオン電圧降下は約１．７７Ｖとなり、ゲート密度比率が８：１のときオン電圧降下は約１．７２Ｖとなった。図５（ｂ）に示す結果から、第一実施形態に係る半導体装置１を示す評価回路は、ゲート密度比率によらず比較例よりもオン電圧降下が大きくなることが確認できた。
【0070】
そして、オン電圧降下は、評価回路のエミッタ側のゲート密度比率Ｊａ：Ｊｂにおけるエミッタ側対向領域Ｊａの値を下げてゆくと、次第に大きくなることが確認できた。よって、オン電圧降下を低減させるためには、ゲート密度比率Ｊａ：Ｊｂにおけるエミッタ側対向領域Ｊａの値を大きくすることが望ましいことが確認できた。
【0071】
上記特性は、ゲート密度比率Ｊａ：Ｊｂにおいて、エミッタ側対向領域Ｊａに対するコレクタ側対向領域Ｊｂの値を小さくすること、すなわち、正孔放出に寄与するコレクタｐ層２３の領域の割合を相対的に大きくすることによって生じると考えられる。ゲート密度比率Ｊａ：ＪｂにおけるＪｂの値、つまりコレクタ側対向領域Ｊｂのゲート幅方向の長さの合計が長くなると、コレクタ側の正孔注入面積が減少し、ドリフト層１０の抵抗が高まるからである。
【0072】
以上のシミュレーション結果から、導通時損失の低減とスイッチング損失の低減とはトレードオフの関係にあることが確認できた。そして、ゲート密度比率Ｊａ：Ｊｂにおいて、コレクタ側対向領域Ｊｂに対するエミッタ側対向領域Ｊａの割合を大きくすることで、導通時損失を抑えながら、ターンオフ時のスイッチング損失を低減させることができる条件があることを確認できた。
【0073】
具体的には、以上のシミュレーション結果から、半導体装置１のオンオフ動作時に、導通時損失を抑えながら、ターンオフ時のスイッチング損失を低減させるためには、ゲート密度比率Ｊａ：Ｊｂを１超：１から８未満：１とすること、好ましくは、ゲート密度比率Ｊａ：Ｊｂを２：１から７：１の範囲とすること、より好ましくは、３：１から５：１の範囲とすることが望ましいことが確認できた。
【0074】
次に、図４（ｂ）に示した半導体装置１の評価回路においてゲート密度比率Ｊａ：Ｊｂを変え、半導体装置１の評価回路をオン状態からオフ状態に切り換える際の、エミッタ側ゲート端子Ｇ１にオフ電圧を印加するタイミングと、コレクタ側ゲート端子Ｇ２にオン電圧を印加するタイミングと、をずらしたときのスイッチング損失についてシミュレーションにより調べた。その結果、図６に示すようなシミュレーション結果が得られた。
【0075】
図６の縦軸はスイッチング損失（ｍＪ）を示し、横軸はコレクタ側ゲートオンタイミング（μｓ）を示している。コレクタ側ゲートオンタイミングは、エミッタ側ゲート端子Ｇ１にオフ電圧を印加するタイミングを基準にして、コレクタ側ゲート端子Ｇ２にオン電圧を印加するタイミングを示している。横軸の値が負であることは、コレクタ側ゲート端子Ｇ２にオン電圧を印加するタイミングが、エミッタ側ゲート端子Ｇ１にオフ電圧を印加するタイミングよりも早いタイミングであることを示している。また、横軸の値が正であることは、コレクタ側ゲート端子Ｇ２にオン電圧を印加するタイミングが、エミッタ側ゲート端子Ｇ１にオフ電圧を印加するタイミングよりも遅いことを示している。
【0076】
図６のシミュレーション結果から、ゲート密度比率Ｊａ：Ｊｂが１：１及び２：１のときは、コレクタ側ゲート端子Ｇ２にオン電圧を印加するタイミングが、エミッタ側ゲート端子Ｇ１にオフ電圧を印加するタイミングよりも早いと、スイッチング損失が急激に大きくなることが確認できた。このような現象は、コレクタ側ゲート端子Ｇ２にオン電圧を印加することによってドリフト層１０内のキャリアが急激に減少し、高抵抗の状態で半導体装置１が駆動するために起こると考えられる。
【0077】
一方、ゲート密度比率Ｊａ：Ｊｂが４：１、あるいは８：１のときは、コレクタ側ゲート端子Ｇ２にオン電圧を印加するタイミングが、エミッタ側ゲート端子Ｇ１にオフ電圧を印加するタイミングよりも早くても、急激なスイッチング損失は生じないことが確認できた。このような理由は、エミッタ側対向領域Ｊａのゲート幅方向の長さの合計に対してコレクタ側対向領域Ｊｂのゲート幅方向の長さの合計が短いと、電導度変調を止めるのに十分な正孔注入抑制効果が得られず、ゲート電圧Ｖｇｇ２をゲート電圧Ｖｇｇ１より早くオンしてもドリフト層１０への正孔注入は完全には止まらず、ドリフト層１０の抵抗が極端に増加して大きなスイッチング損失が生じることを回避することができるからであると考えられる。
【0078】
以上のシミュレーション結果より、ゲート密度比率Ｊａ：Ｊｂを２超：１とすることで、コレクタ側ゲート電極２７（コレクタ側ゲート端子Ｇ２）にオン電圧を印加するタイミングが、エミッタ側ゲート電極１７（エミッタ側ゲート端子Ｇ１）にオフ電圧を印加するタイミングとがずれても、急激なスイッチング損失の発生を抑制できることが確認できた。
【0079】
（製造方法）
次に、第一実施形態の半導体装置１の製造方法を説明する。
図７Ａ（ａ）から図７Ａ（ｃ）、図７Ｂ（ｄ）図７Ｂ（ｅ）は、第一実施形態の半導体装置１を製造する製造方法の一例を説明するための図である。第一実施形態では、単結晶シリコン製のベア基板に不純物を注入し、ドリフト層１０を有する基板を形成し、これに順次不純物を注入して基板５（図７Ｂ（ｄ））を形成する。図７Ａ（ａ）に示す不純物層のうち、エミッタｐ－層１１は、比較的不純物濃度の低いｐ－層である。また、エミッタｎ層１２は、エミッタｐ－層１１に対して相対的に高濃度のｎ＋層である。エミッタｐ層１３は、エミッタｐ－層１１に対して相対的に高濃度のｐ＋層である。バッファ層２９は、ドリフト層１０に対して相対的に高濃度のｎ層である。エミッタｐ－層１１、エミッタｎ層１２、エミッタｐ層１３、コレクタｐ層２３及びバッファ層２９の形成は、例えばイオン注入によって行うことができる。
次に、第一実施形態の半導体装置１の製造方法を説明する。
図７Ａ（ａ）から図７Ａ（ｃ）、図７Ｂ（ｄ）図７Ｂ（ｅ）は、第一実施形態の半導体装置１を製造する製造方法の一例を説明するための図である。第一実施形態では、単結晶シリコン製のベア基板に不純物を注入し、ドリフト層１０を有する基板を形成し、これに順次不純物を注入して基板５（図７Ｂ（ｄ））を形成する。図７Ａ（ａ）に示す不純物層のうち、エミッタｐ－層１１は、比較的不純物濃度の低いｐ－層である。また、エミッタｎ層１２は、エミッタｐ－層１１に対して相対的に高濃度のｎ＋層である。エミッタｐ層１３は、エミッタｐ－層１１に対して相対的に高濃度のｐ＋層である。バッファ層２９は、ドリフト層１０に対して相対的に高濃度のｎ層である。エミッタｐ－層１１、エミッタｎ層１２、エミッタｐ層１３、コレクタｐ層２３及びバッファ層２９の形成は、例えばイオン注入によって行うことができる。
【0080】
次に、第一実施形態では、図７Ａ（ｂ）に示すように、第一面ｆａのエミッタｎ層１２からエミッタｐ－層１１を貫通してドリフト層１０に達するトレンチ孔１４を形成する。トレンチ孔１４の形成は、フォトリソグラフィによって行うことができる。次に、トレンチ孔１４の内表面にゲート絶縁膜１５を形成する。ゲート絶縁膜１５の形成は、図７Ａ（ｂ）に示す状態のウェハの全面に絶縁膜を形成することによって行われる。
次に、第一実施形態では、図７Ａ（ｃ）に示すように、トレンチ孔１４のゲート絶縁膜１５の上からポリシリコンを充填し、トレンチ孔１４内にエミッタ側ゲート電極１７を形成する。
次に、第一実施形態では、図７Ａ（ｃ）に示すように、トレンチ孔１４のゲート絶縁膜１５の上からポリシリコンを充填し、トレンチ孔１４内にエミッタ側ゲート電極１７を形成する。
【0081】
次に、第一実施形態では、図７Ｂ（ｄ）に示すように、バッファ層２９の裏面に層状のゲート絶縁膜２５を形成した後、ポリシリコンを堆積し、フォトリソグラフィによりゲート絶縁膜２５ごとエッチングして、バッファ層２９の裏面にゲート絶縁膜２５を介してプレーナ型のコレクタ側ゲート電極２７を形成する。そして、コレクタ側ゲート電極２７をマスクにしてバッファ層２９の裏面にｐ型の不純物層を注入して、バッファ層２９の裏面にコレクタｐ－層２３ａを有したコレクタｐ層２３を、例えばイオン注入によって形成する。さらに、コレクタｐ層２３にｎ型不純物を高濃度に注入し、コレクタ側ゲート電極２７の周囲のコレクタｐ層２３からコレクタｐ－層２３ａにかけてコレクタｎ層２２を形成する。以上の工程により、基板５が完成する。
【0082】
以上の処理の後、図７Ｂ（ｅ）に示すように、エミッタ側ゲート電極１７上に層間絶縁層１６を形成し、フォトリソグラフィによりコンタクトホールを形成して、基板５の第一面ｆａに金属を堆積し、エミッタ電極１８を形成する。また、同様に、コレクタ側ゲート電極２７の周囲に層間絶縁層２６を形成し、フォトリソグラフィによりコンタクトホールを形成して基板５の第二面ｆｂに金属を堆積し、コレクタ電極２８を形成する。
【0083】
以上により、第一実施形態の半導体装置１を製造することができる。ただし、半導体装置１は、以上説明した方法のみにより製造されるものではない。製造プロセスの手法や条件は、半導体装置１の設計や要求される条件により適宜選択される。
【0084】
［変形例］
次に、以上説明した第一実施形態の変形例を説明する。
（第一変形例）
図８は、第一変形例の半導体装置２の構成を示す断面図である。図９（ａ）は、図８に示す半導体装置２の線ＩＸａ―ＩＸａに沿う断面部分を上方から下方に向けて見た断面図である。図９（ｂ）は、半導体装置２の線ＩＸｂ―ＩＸｂに沿う断面部分を下方から上方に向けて見た断面図である。なお、図８は、図９（ａ）及び図９（ｂ）にエミッタ電極１８やコレクタ電極２８等が設けられている構成において、図９（ａ）に示す線ＶＩＩＩ―ＶＩＩＩの位置から見た半導体装置２の側断面構成を示している。
次に、以上説明した第一実施形態の変形例を説明する。
（第一変形例）
図８は、第一変形例の半導体装置２の構成を示す断面図である。図９（ａ）は、図８に示す半導体装置２の線ＩＸａ―ＩＸａに沿う断面部分を上方から下方に向けて見た断面図である。図９（ｂ）は、半導体装置２の線ＩＸｂ―ＩＸｂに沿う断面部分を下方から上方に向けて見た断面図である。なお、図８は、図９（ａ）及び図９（ｂ）にエミッタ電極１８やコレクタ電極２８等が設けられている構成において、図９（ａ）に示す線ＶＩＩＩ―ＶＩＩＩの位置から見た半導体装置２の側断面構成を示している。
【0085】
半導体装置２では、素子領域Ｒ０に５個のトレンチ孔１４が形成されており、図８中の右最端部及び左最端部にあるトレンチ孔１４ａ内にはゲート絶縁膜１５を介してダミーゲート電極１７ａが形成され、残り中央３個のトレンチ孔１４内にはゲート絶縁膜１５を介してエミッタ側ゲート電極１７が形成されていて、ダミーゲート電極１７ａは、エミッタ層１１と短絡させることが好ましい。
【0086】
第一変形例では、中央の３個のエミッタ側ゲート電極１７の間の第一面ｆａにそれぞれエミッタｎ層１２及びエミッタｐ層１３を形成し、ダミーゲート電極１７ａ及びエミッタ側ゲート電極１７の間の第一面ｆａにはエミッタｎ層１２及びエミッタｐ層１３を形成することなくエミッタｐ－層１１を層間絶縁層１６で覆っている。なお、図９（ａ）中のＯＬ３は、各層間絶縁層１６のＸ方向の長さを示す。
【0087】
図８及び図９（ａ）に示すように、半導体装置２の第一面ｆａ側には、素子領域Ｒ０において、エミッタ側ゲート電極１７がゲート絶縁膜１５を介してエミッタｐ－層１１に対向するエミッタ側対向領域Ｊａのうち、エミッタ側対向領域Ｊａに沿ってエミッタｐ－層１１内に反転層を形成させるエミッタ側対向領域Ｊａとして、４箇所のエミッタ側対向領域Ｊａ１１～Ｊａ１４が設けられている。
【0088】
なお、ダミーゲート電極１７ａと対向するエミッタ側ゲート電極１７のエミッタ側対向領域Ｊａ１０側に形成される反転層には、基板５の第一面ｆａにエミッタｎ層１２が形成されていないことから、反転層中に電子が注入されることがない。以下、ここでのエミッタ側対向領域Ｊａとは、反転層が形成され、かつ、形成された反転層がエミッタｎ層１２を介してエミッタ電極と接続されるエミッタ側対向領域Ｊａ１１～Ｊａ１４をいう。換言すると、第一実施形態でいう第一対向領域には、エミッタ電極１８と電気的に接続するためのエミッタｎ層１２を持たないものは含まれない。
【0089】
ここで、Ｙ方向におけるエミッタ側対向領域Ｊａの長さをＷとすると、繰り返しパターンとなる１つの素子領域Ｒ０内における、４個のエミッタ側対向領域Ｊａ１１～Ｊａ１４の第一対向領域長の合計は、４・Ｗとなる。
【0090】
第一変形例の他の実施形態としては、素子領域Ｒ０において、ダミーゲート電極１７ａを形成せずに、３つのエミッタ側ゲート電極１７だけを形成するようにしてもよいが、このようにすると、マイクロローディング効果により素子領域Ｒ０の中央と周囲とでエッチングレートや選択比がばらつく恐れもある。第一変形例は、このようなばらつきを抑えるために、反転層の形成に与らないダミーゲート電極１７ａも形成し、素子領域Ｒ０におけるダミーゲート電極１７ａとエミッタ側ゲート電極１７との密度を一様にしている。
【0091】
なお、このような第一変形例に係る半導体装置２は、エミッタｎ層１２、エミッタｐ層１３となる不純物層を注入する際のマスク及びコンタクトホールを形成する際のマスクを変更することによって実現することができる。
【0092】
また、第一変形例に係る半導体装置２は、基板５の第二面ｆｂにトレンチ型のコレクタ側ゲート電極２７を備える点で第一実施形態と相違している。この場合、素子領域Ｒ０には、第二面ｆｂからコレクタｎ層２２、コレクタｐ－層２３ａ及びバッファ層２９を貫通してドリフト層１０まで到達した、１個のトレンチ孔１４ｂが形成されている。このトレンチ孔１４ｂ内には、ゲート絶縁膜２５を介して、トレンチ型のコレクタ側ゲート電極２７が設けられている。ただし、コレクタ側ゲート電極２７は、バッファ層２９を貫通しないものであってもよい。
【0093】
半導体装置２は、コレクタｐ層２３とバッファ層２９との間にコレクタｐ－層２３ａが形成され、コレクタｐ層２３には、トレンチ孔１４ｂに沿って当該トレンチ孔１４ｂの両側面にコレクタｎ層２２が形成されている。図９（ｂ）では、下面視において、帯状のコレクタ側ゲート電極２７の長手方向の二辺に沿ってゲート絶縁膜２５が形成され、ゲート絶縁膜２５のコレクタ側ゲート電極２７と隣接していない反対側にコレクタｎ層２２が形成されている。
【0094】
なお、コレクタ側ゲート電極２７の下には、層間絶縁層２６が設けられている。また、基板５の第二面ｆｂに配置されたコレクタｎ層２２、コレクタｐ層２３及び層間絶縁層２６にはコレクタ電極２８が設けられている。
【0095】
コレクタ側ゲート電極２７をトレンチ型とする構成は、正孔を注入するコレクタｐ層２３の面積を大きくすることに有利である。また、コレクタｐ－層２３ａを第二面ｆｂと直交するＺ方向に長くすることによって、コレクタｐ層２３内に形成される反転層の大きさを決められるので、電子の排出に係る反転層の大きさを規定できるコレクタ側対向領域Ｊｂの設計の自由度を高めることができる。
【0096】
ここで、Ｙ方向におけるコレクタ側対向領域Ｊｂの長さ（第二対向領域長）をＷとすると、繰り返しパターンとなる１つの素子領域Ｒ０における、２個のコレクタ側対向領域Ｊｂ１０、Ｊａ１１の第二対向領域長の合計は、２・Ｗと規定される。
【0097】
第一変形例に係る半導体装置２では、素子領域Ｒ０内の第二対向領域長の合計の長さを１としたときの、素子領域Ｒ０内の、第一対向領域長の合計と第二対向領域長の合計の比（ゲート密度比率）Ｊａ：Ｊｂが、２：１となっている場合について説明している。
【0098】
以上の構成において、第一変形例に係る半導体装置２でも、上述した第一実施形態と同様に、素子領域Ｒ０内において、第一対向領域長の合計を第二対向領域長の合計よりも長くすることで、エミッタｐ－層１１内の反転層のゲート幅方向の長さの合計が、コレクタｐ－層２３ａ内の反転層のゲート幅方向の長さの合計よりも長くなるような構成とし、その結果、導通時損失を抑えながら、ターンオフ時のスイッチング損失を低減させることができる。
【0099】
（第二変形例）
図１０は、第二変形例の半導体装置３の構成を説明するための断面図である。図１１（ａ）は、図１０に示す半導体装置３の線ＸＩａ―ＸＩａに沿う断面部分を上方から下方に向けて見た断面図である。図１１（ｂ）は、半導体装置３の線ＸＩｂ―ＸＩｂに沿う断面部分を下方から上方に向けて見た断面図である。なお、図１０は、図１１（ａ）及び図１１（ｂ）にエミッタ電極１８やコレクタ電極２８等が設けられている構成において、図１１（ａ）に示す線Ｘ―Ｘの位置から見た半導体装置３の側断面構成を示している。
図１０は、第二変形例の半導体装置３の構成を説明するための断面図である。図１１（ａ）は、図１０に示す半導体装置３の線ＸＩａ―ＸＩａに沿う断面部分を上方から下方に向けて見た断面図である。図１１（ｂ）は、半導体装置３の線ＸＩｂ―ＸＩｂに沿う断面部分を下方から上方に向けて見た断面図である。なお、図１０は、図１１（ａ）及び図１１（ｂ）にエミッタ電極１８やコレクタ電極２８等が設けられている構成において、図１１（ａ）に示す線Ｘ―Ｘの位置から見た半導体装置３の側断面構成を示している。
【0100】
半導体装置３は、第一面ｆａに５つのエミッタ側ゲート電極１７を備えている。５つのエミッタ側ゲート電極１７では、合計１０個のエミッタ側対向領域が形成される。ただし、半導体装置３の素子領域Ｒ０には、図１０中の右最端部及び左最端部にあるエミッタ側ゲート電極１７のエミッタ側対向領域Ｊａ０、Ｊａ０が含まれないので、素子領域Ｒ０には８つのエミッタ側対向領域Ｊａ２１～Ｊａ２８が存在する。Ｙ方向におけるエミッタ側対向領域Ｊａの長さをＷとすると、繰り返しパターンとなる１つの素子領域Ｒ０内における、８個のエミッタ側対向領域Ｊａ２１～Ｊａ２８の第一対向領域長の合計は、８・Ｗとなる。
【0101】
また、図１０及び図１１（ｂ）に示すように、半導体装置３の第二面ｆｂには、コレクタ側ゲート電極２７にコレクタ側対向領域Ｊｂ２１、Ｊｂ２２が形成されている。このため、１つの素子領域Ｒ０内における、２個のコレクタ側対向領域Ｊｂ２１、Ｊｂ２２の第二対向領域長の合計は、２・Ｗとなる。
【0102】
第二変形例に係る半導体装置３では、素子領域Ｒ０内のコレクタ側対向領域Ｊｂの第二対向領域長の合計を１としたときの、素子領域Ｒ０内のエミッタ側対向領域Ｊａの第一対向領域長の合計と、コレクタ側対向領域Ｊｂの第二対向領域長の合計との比率（ゲート密度比率）Ｊａ：Ｊｂが、４：１となっている場合について説明している。
【0103】
半導体装置３は、半導体装置２と同様に、第二面ｆｂにトレンチ型のコレクタ側ゲート電極２７を備えている。ただし、半導体装置３は、バッファ層２９内にコレクタｐ－層２３ａを形成している点で半導体装置２と相違する。半導体装置３には、第二面ｆｂからコレクタｎ層２２、コレクタｐ－層２３ａ及びバッファ層２９を貫通してドリフト層１０まで到達した、１個のトレンチ孔１４ｂが形成されている。このトレンチ孔１４ｂ内には、ゲート絶縁膜２５を介して、トレンチ型のコレクタ側ゲート電極２７が設けられている。ただし、コレクタ側ゲート電極２７は、バッファ層２９を貫通しないものであってもよい。
【0104】
さらに、図１０に示すように、半導体装置３は、エミッタｎ層１２及びエミッタｐ層１３がエミッタ側ゲート電極１７のゲート幅Ｗの方向（Ｙ方向）に交互に形成されている点で半導体装置１、２と相違する。このような構成によれば、エミッタｎ層１２及びエミッタｐ層１３のパターンを幅広にでき、半導体装置３の製造を容易にすることができる。
【0105】
以上の構成の第二変形例においても、上述した第一実施形態と同様に、素子領域Ｒ０内において、エミッタ側対向領域Ｊａのゲート幅方向の長さの合計を、コレクタ側対向領域Ｊｂのゲート幅方向の長さの合計よりも長くすることで、エミッタｐ－層１１内の反転層のゲート幅方向の長さの合計が、コレクタｐ－層２３ａ内の反転層のゲート幅方向の長さの合計よりも長くなるような構成とし、その結果、導通時損失を抑えながら、ターンオフ時のスイッチング損失を低減させることができる。
【0106】
（その他）
なお、第一実施形態は、以上説明した構成に限定されるものではない。以上説明した第一実施形態では、エミッタ側ゲート電極１７を、基板５の第一面ｆａに形成されたトレンチ孔１４内に形成されたトレンチ型のゲート電極とした場合について説明したが、本発明はこれに限らず、エミッタ側ゲート電極１７をプレーナ型のゲート電極としても良い。なお、エミッタの側に形成されるプレーナ型のエミッタ側ゲート電極は、第一面ｆａの表面にゲート絶縁膜となる絶縁膜を介して配置されるゲート電極をいう。さらに、第一実施形態は、コレクタ側ゲート電極２７がプレーナ型のゲート電極であっても良いし、第二面ｆｂのトレンチ孔内に形成されたトレンチ型のコレクタ側ゲート電極であってもよい。また、基板５の第一面ｆａ及び第二面ｆｂに、トレンチ型のゲート電極とプレーナ型のゲート電極とを混在して形成するようにしてもよい。
なお、第一実施形態は、以上説明した構成に限定されるものではない。以上説明した第一実施形態では、エミッタ側ゲート電極１７を、基板５の第一面ｆａに形成されたトレンチ孔１４内に形成されたトレンチ型のゲート電極とした場合について説明したが、本発明はこれに限らず、エミッタ側ゲート電極１７をプレーナ型のゲート電極としても良い。なお、エミッタの側に形成されるプレーナ型のエミッタ側ゲート電極は、第一面ｆａの表面にゲート絶縁膜となる絶縁膜を介して配置されるゲート電極をいう。さらに、第一実施形態は、コレクタ側ゲート電極２７がプレーナ型のゲート電極であっても良いし、第二面ｆｂのトレンチ孔内に形成されたトレンチ型のコレクタ側ゲート電極であってもよい。また、基板５の第一面ｆａ及び第二面ｆｂに、トレンチ型のゲート電極とプレーナ型のゲート電極とを混在して形成するようにしてもよい。
【0107】
また、以上説明した構成は、いずれも、素子領域Ｒ０に一つのコレクタ側ゲート電極２７を備えているが、第一実施形態はコレクタ側ゲート電極２７を１つにするものに限定されず、素子領域Ｒ０に複数のコレクタ側ゲート電極２７を備えるものであってもよい。また、第一実施形態は、素子領域Ｒ０にエミッタ側ゲート電極１７を複数設ける例に限定されるものでなく、素子領域Ｒ０にエミッタ側ゲート電極１７を１つ備えるものであってもよい。また、エミッタ側ゲート電極１７及びコレクタ側ゲート電極２７は、ゲート幅方向（すなわち、Ｙ方向）の長さが同一のものに限定されるものでなく、互いに異なるゲート幅を有するものであってもよい。また、素子領域Ｒ０は、必ずしも素子の主領域Ｒ１（図１５（ａ）、図１５（ｂ））の全領域において周期的に繰り返し形成されるものでなくてもよい。さらに、第一実施形態は、半導体装置の設計や用途によって適宜他の不純物層や他の素子を備えるものであってもよい。
【0108】
また、上述した第一実施形態の構成と、第一変形例の構成と、第二変形例の構成と、第三変形例の構成とを、適宜組み合わせた構成の半導体装置であってもよい。
【0109】
さらに、以上説明した第一実施形態の半導体装置１、及び第一変形例の半導体装置２、第二変形例の半導体装置３は、いずれも上記の動作により駆動するものに限らない。以下、第一実施形態の半導体装置１～３（以下、「半導体装置１等」と記す）の動作の変形例について説明する。
図１２（ａ）、図１２（ｂ）は、それぞれ半導体装置１等のターンオン時、ターンオフ時に係るエミッタ電極１８、コレクタ電極２８間の電圧Ｖｃｅと、コレクタ電極２８を流れるコレクタ電流Ｉｃを示す図である。図１２（ａ）は半導体装置１等のターンオン時の電圧Ｖｃｅとコレクタ電流Ｉｃとを示し、図１２（ｂ）は半導体装置１等のターンオフ時の電圧Ｖｃｅとコレクタ電流Ｉｃとを示している。
図１２（ａ）、図１２（ｂ）は、それぞれ半導体装置１等のターンオン時、ターンオフ時に係るエミッタ電極１８、コレクタ電極２８間の電圧Ｖｃｅと、コレクタ電極２８を流れるコレクタ電流Ｉｃを示す図である。図１２（ａ）は半導体装置１等のターンオン時の電圧Ｖｃｅとコレクタ電流Ｉｃとを示し、図１２（ｂ）は半導体装置１等のターンオフ時の電圧Ｖｃｅとコレクタ電流Ｉｃとを示している。
【0110】
図１２（ｃ）は、図１２（ａ）に示すターンオン時にエミッタ側ゲート電極１７、コレクタ側ゲート電極２７に印加される電圧を説明するための図である。図１２（ｄ）は、図１２（ｂ）に示すターンオフ時にエミッタ側ゲート電極１７、コレクタ側ゲート電極２７に印加されるゲート電圧を説明するための図である。なお、図１２（ｃ）、図１２（ｄ）は、上記した半導体装置１等の動作として説明したもののタイミングチャートである。
【0111】
図１２（ａ）、図１２（ｂ）のいずれにあっても、横軸は時間、縦軸は電圧または電流を示している。図１２（ａ）、図１２（ｂ）中の実線は電圧Ｖｃｅ、破線はコレクタ電流Ｉｃを示す。また、図１２（ｃ）、（ｄ）のいずれにあっても、横軸は時間、縦軸は電圧を示している。図１２（ｃ）、（ｄ）中の実線はエミッタ側ゲート電極１７に印加されるゲート電圧Ｖｇｇ１、破線はコレクタ側ゲート電極２７に印加されるゲート電圧Ｖｇｇ２を示している。
【0112】
図１２（ａ）に示すように、ターンオン時において、半導体装置１等は、オフ状態からオン状態に切り替わる。このとき、図１２（ｃ）に示すように、オフ状態にあってはゲート電圧Ｖｇｇ２がコレクタ側ゲート電極２７に印加されていて、エミッタ側ゲート電極１７、コレクタ側ゲート電極２７間には一定の電圧Ｖｃｅが印加されている。ゲート電圧Ｖｇｇ２は、オン状態へのスイッチングのタイミングＴｓｗで０Ｖとなり、代わってゲート電圧Ｖｇｇ１がエミッタ側ゲート電極１７に印加される。このとき、エミッタ側ゲート電極１７がオンすることよってドリフト層１０が低抵抗化し、電圧Ｖｃｅは立下りを開始して０Ｖ近傍の一定の最小値をとるようになる。コレクタ電流Ｉｃは、半導体装置１等のオン状態にあっては一定の最大値をとる。
【0113】
また、図１２（ｂ）に示すように、ターンオフ時において、半導体装置１等は、オン状態からオフ状態へ切り替わる。このとき、図１２（ｄ）に示すように、オン状態にあってはゲート電圧Ｖｇｇ１がエミッタ側ゲート電極１７に印加されていて、電圧Ｖｃｅは一定の最小値をとる。ゲート電圧Ｖｇｇ１は、オフ状態へのスイッチングのタイミングＴｓｗで０Ｖとなり、代わってゲート電圧Ｖｇｇ２がコレクタ側ゲート電極２７に印加される。このとき、コレクタ側ゲート電極２７がオンすることよってドリフト層１０が高抵抗化し、電圧Ｖｃｅは立上りを開始して一定の最大値をとるようになる。
【0114】
次に、図１２（ｃ）、図１２（ｄ）と異なるエミッタ側ゲート電極１７、コレクタ側ゲート電極２７へのゲート電圧を印加する動作を説明する。図１３（ａ）、図１３（ｂ）、図１３（ｃ）は、いずれもターンオン時にエミッタ側ゲート電極１７に印加されるゲート電圧Ｖｇｇ１、コレクタ側ゲート電極２７に印加されるゲート電圧Ｖｇｇ２を説明するための図である。図１３（ａ）から図１３（ｃ）のいずれにあっても、ゲート電圧Ｖｇｇ１は、図１２（ｃ）に示すゲート電圧Ｖｇｇ１と同様のタイミングでエミッタ側ゲート電極１７に印加されるものである。図１３（ａ）は、半導体装置１等のオフ時にコレクタ側ゲート電極２７のゲート電圧Ｖｇｇ２が０Ｖ（０バイアス）である動作の例を示す図である。この場合、半導体装置１等は、コレクタ側ゲート電極２７が無いシングル型のＩＧＢＴと同様の動作を行うことになる。
【0115】
ただし、エミッタ側ゲート電極１７と共にコレクタ側ゲート電極２７を設けた半導体装置１等に対して図１３（ａ）に示すようにゲート電圧を印加した場合、コレクタ側ゲート電極２７を設けたことにより正孔の注入に寄与するコレクタｐ－層２３の面積が少なくなる。このため、図１３（ａ）に示すゲート電圧Ｖｇｇ１、ゲート電圧Ｖｇｇ２を半導体装置１等に印加すると、シングル型のＩＧＢＴよりも導通時損失が大きくなる恐れがある。
【0116】
図１３（ｂ）は、半導体装置１等のオフ時にコレクタ側ゲート電極２７を０バイアスにする一方、半導体装置１等のオン時にコレクタ側ゲート電極２７に負のゲート電圧Ｖｇｇ２を印加する動作の例を示す図である。このような動作によれば、コレクタ側ゲート電極２７下のコレクタｐ－層２３ａがドリフト層１０への正孔の注入に寄与するようになり、半導体装置１等の導通時損失を小さくすることができる。
【0117】
図１３（ｃ）は、半導体装置１等のオフ時にコレクタ側ゲート電極２７を０バイアスにする一方、半導体装置１等のオン時にコレクタ側ゲート電極２７に負のゲート電圧Ｖｇｇ２を図１３（ｂ）に示す例よりも早期に印加する動作の例を示す図である。このような動作によれば、ターンオフの以前にコレクタｐ－層２３ａからドリフト層１０へ注入される正孔の量を増やして半導体装置１等の導通時損失をいっそう小さくすることができる。
【0118】
図１４（ａ）、図１４（ｂ）、図１４（ｃ）、図１４（ｄ）は、いずれもターンオフ時にエミッタ側ゲート電極１７に印加されるゲート電圧Ｖｇｇ１、コレクタ側ゲート電極２７に印加されるゲート電圧Ｖｇｇ２を説明するための図である。図１４（ａ）は、半導体装置１等のターンオフ時、ゲート電圧Ｖｇｇ１が立ち下がるタイミングよりも前に正のゲート電圧Ｖｇｇ２をコレクタ側ゲート電極２７に印加する動作の例を示す図である。なお、図１４（ａ）に示す例において、ゲート電圧Ｖｇｇ１は、図１２（ｄ）に示すゲート電圧Ｖｇｇ１と同様のタイミングでエミッタ側ゲート電極１７に印加される。このような動作によれば、半導体装置１等がオフする以前にコレクタｐ層２３からドリフト層１０への正孔の注入を抑止し、ゲート電圧Ｖｇｇ１のオフからコレクタ電流Ｉｃが最小値をとるまでの時間を短くする、つまりスイッチング損失を小さくすることができる。
【0119】
図１４（ｂ）は、半導体装置１等のターンオフ時、エミッタ側ゲート電極１７に印加されるゲート電圧Ｖｇｇ１が正から負に切り替わる動作の例を示す図である。なお、図１４（ｂ）に示す例において、コレクタ側ゲート電極２７に印加されるゲート電圧Ｖｇｇ２は、図１２（ｄ）に示すゲート電圧Ｖｇｇ２と同様のタイミングでコレクタ側ゲート電極２７に印加される。このような動作によれば、コレクタ側ゲート電極２７のエミッタ側対向領域Ｊａに形成されていた反転層Ｌａが早期に消失し、ターンオフ時のドリフト層１０への電子の注入を早急に抑えることができる。このため、図１４（ｂ）に示す動作の例は、半導体装置１等のスイッチング損失を小さくすることができる。
【0120】
図１４（ｃ）は、半導体装置１等のターンオフ時、エミッタ側ゲート電極１７に印加されるゲート電圧Ｖｇｇ１が０Ｖ、または負の電圧に立下がり（図１４（ｃ）に示す例では負の電圧になる）、正のゲート電圧Ｖｇｇ１が印加されている間に正のゲート電圧Ｖｇｇ２をコレクタ側ゲート電極２７に印加する動作の例を示す図である。すなわち、正のゲート電圧Ｖｇｇ１は、半導体装置１がターンオンするタイミングでエミッタ側ゲート電極１７に印加される。正のゲート電圧Ｖｇｇ２は、ゲート電圧Ｖｇｇ１の印加開始後に立ち上がり、ゲート電圧Ｖｇｇ１が立下がる（ターンオフする）以前のタイミングで０Ｖに立下る。このような動作によれば、半導体装置１等がターンオフする以前にドリフト層１０への正孔の注入を抑止することができる。
【0121】
さらに、図１４（ｃ）に示す動作の例において、半導体装置１等のターンオフの後に負のゲート電圧Ｖｇｇ１をエミッタ側ゲート電極１７に印加するようにすれば、ドリフト層１０中に蓄積された正孔をエミッタ電極１８に引き抜いて、ドリフト層１０中の正孔の量を短時間のうちに減らすことができる。このような図１４（ｃ）に示す動作によれば、高いスイッチング損失低減の効果を得ることができる。なお、図１４（ｃ）に示す動作の例では、エミッタｎ層１２とドリフト層との間が導通し、かつコレクタｎ層２２とドリフト層との間が非導通である状態と、エミッタｎ層１２とドリフト層との間と、コレクタｎ層２２とドリフト層との間の両方が導通する状態と、エミッタｎ層１２とドリフト層との間と、コレクタｎ層２２とドリフト層との間の両方が非導通の状態とを有している。
【0122】
図１４（ｄ）は、半導体装置１等のターンオフ時、ゲート電圧Ｖｇｇ１が０Ｖ、または負の電圧に立下がった後に正のゲート電圧Ｖｇｇ２がコレクタ側ゲート電極２７に印加される動作の例を示す図である。このような動作によれば、半導体装置１等のターンオン、ターンオフのループの中で発生する還流電流の一部を、オフ状態中にエミッタ電極１８からコレクタ電極２８へ流し、還流動作をサポートすることができる。
【0123】
[第二実施形態]
次に、本発明の第二実施形態を説明する。図１５（ａ）及び図１５（ｂ）は、第二実施形態の半導体装置６を説明するものである。図１５（ａ）は半導体装置６が形成されている半導体チップ６０を上方から見たときの上面構成を示す概略図であり、図１５（ｂ）は半導体装置６が形成されている半導体チップ６０を下方から見たときの下面構成を示す概略図である。
次に、本発明の第二実施形態を説明する。図１５（ａ）及び図１５（ｂ）は、第二実施形態の半導体装置６を説明するものである。図１５（ａ）は半導体装置６が形成されている半導体チップ６０を上方から見たときの上面構成を示す概略図であり、図１５（ｂ）は半導体装置６が形成されている半導体チップ６０を下方から見たときの下面構成を示す概略図である。
【0124】
図１５（ａ）に示すように、第二実施形態に係る半導体装置６では、エミッタ電極１８が形成される主領域Ｒ１と、主領域Ｒ１の周辺を囲む周辺領域Ｒｅと、が半導体チップ６０に形成されている。なお、周辺領域Ｒｅには、エミッタ電極１８が形成されている一方の面側に、横方向の電界を緩和するためのＦＬＲ（Field Limiting Ring）構造などが形成される。図１６は、図１５（ａ）に示す半導体チップ６０の線ＸＶ―ＸＶの断面部分のうち、主領域Ｒ１と周辺領域Ｒｅとの境界部分の領域Ｒにおける側断面構成を示した断面図である。
【0125】
主領域Ｒ１は、上述した素子領域Ｒ０が繰り返しパターンとして形成されている領域であり、例えば、上述した第一実施形態に示したエミッタ側ゲート電極１７やエミッタ電極１８、コレクタ側ゲート電極２７、コレクタ電極２８が所定間隔で繰り返し配置されている。なお、主領域Ｒ１には、上述した第一実施形態に係る半導体装置１（図１）や、第一変形例に係る半導体装置２（図８）、第二変形例に係る半導体装置３（図１０）又は第三変形例に係る半導体装置４のうちいずれかの素子領域Ｒ０が設けられる。
【0126】
なお、図１６は、例えば、第一実施形態に係る半導体装置１の素子領域Ｒ０（図１）とはコレクタ側ゲート電極２７の形成位置が異なるが、当該第一実施形態に係る半導体装置１の素子領域Ｒ０を設けた例を示しており、ここでは説明の重複を避けるため以下その説明は省略する。
【0127】
図１５（ａ）に示すように、半導体装置６の周辺領域Ｒｅには、例えば、エミッタ電極１８を囲むようにして、エミッタ側ゲート配線１８ａが設けられている。エミッタ側ゲート配線１８ａは、エミッタ側ゲートパッド１８ｂによって内部の各エミッタ側ゲート電極１７と電気的に接続され、当該ゲート電圧をエミッタ側ゲート電極１７に印加する。周辺領域Ｒｅは、主領域Ｒ１において、基板５の第一面ｆａに設けられているエミッタ電極１８や、基板５内に形成されるエミッタ側ゲート電極１７等が上面側に形成されていない領域である。
【0128】
半導体チップ６０の下面には、図１５（ｂ）に示すように、主領域Ｒ１にコレクタ電極２８が設けられているとともに、当該主領域Ｒ１のコレクタ電極２８が周辺領域Ｒｅまで延設されている。すなわち、半導体チップ６０の下面側に設けたコレクタ電極２８の形成領域は、半導体チップ６０の上面側に設けたエミッタ電極１８の形成領域よりも大きく形成されている。図１５（ｂ）に示すコレクタ電極２８中に、図１５（ａ）に示す主領域Ｒ１を二点鎖線で示す。
【0129】
半導体チップ６０の下面の周辺領域Ｒｅには、例えば、コレクタ電極２８を囲むように、コレクタ側ゲート配線２８ａが設けられている。コレクタ側ゲート配線２８ａは、コレクタ側ゲートパッド２８ｂによって内部の各コレクタ側ゲート電極２７と電気的に接続され、ゲート電圧をコレクタ側ゲート電極２７に印加する。なお、コレクタ電極２８が設けられた他方の面側のコレクタ側ゲート配線２８ａの外側に、コレクタ電極２８と同電位となる電極をさらに設けてもよい。
【0130】
ここで、図１５（ａ）及び図１５（ｂ）に示す直線ｅ１は、半導体チップ６０の下面に設けた、下面視で略正方形状のコレクタ電極２８において、対向する一辺及び他辺の位置を示すものである。一方、図１５（ａ）に示す直線ｅ２は、半導体チップ６０の上面に設けた、上面視で略正方形状のエミッタ電極１８において、対向する一辺及び他辺の位置、すなわち、主領域Ｒ１の一辺及び他辺の位置を示すものである。
【0131】
コレクタ電極２８の一辺及び他辺に沿う直線ｅ１は、いずれもエミッタ電極１８の一辺及び他辺に沿う直線ｅ２よりも外側に位置しており、主領域Ｒ１に形成されているコレクタ電極２８が周辺領域Ｒｅにまで延設され、コレクタ電極２８がエミッタ電極１８よりも大きく形成されている。
【0132】
第二実施形態では、例えば、コレクタ電極２８の一辺に沿う直線ｅ１と、エミッタ電極１８の一辺に沿う直線ｅ２との差分Ｙ１だけ、コレクタ電極２８が大きく形成されている。ここでは、コレクタ電極２８の四辺を構成する各辺が、エミッタ電極１８の四辺を構成する各辺よりも差分Ｙ１だけ離れており、全体的にコレクタ電極２８がエミッタ電極１８よりも大きくなるように形成されている。
【0133】
なお、第二実施形態では、全体的にコレクタ電極２８がエミッタ電極１８よりも大きくなるように形成しているが、本発明はこれに限らず、コレクタ電極２８の四辺のうち、少なくともいずれか１つの辺が、エミッタ電極１８の辺より差分Ｙ１だけ離して、コレクタ電極２８をエミッタ電極１８よりも大きくするようにしてもよい。
【0134】
次に、第二実施形態に係る半導体装置６の周辺領域Ｒｅの断面構成について説明する。周辺領域Ｒｅには、図１６に示すように、主領域Ｒ１に設けられた基板５が設けられており、基板５のドリフト層１０が延設されている。また、周辺領域Ｒｅの基板５の第一面ｆａには、主領域Ｒ１に形成されたエミッタｐ－層１１が延設されており、ドリフト層１０の上にエミッタｐ－層１１が設けられている。
【0135】
周辺領域Ｒｅには、主領域Ｒ１と異なり、基板５の第一面ｆａにエミッタ側ゲート電極１７が設けられておらず、ドリフト層１０の極性と異なるｐ型不純物層１３１が設けられている。エミッタｐ－層１１及びｐ型不純物層１３１が形成された基板５の第一面ｆａには、絶縁膜１３２が形成されている。ｐ型不純物層１３１に形成された絶縁膜１３２の所定位置には、エミッタ側ゲート配線１８ａが配置されている。
【0136】
一方、周辺領域Ｒｅの基板５の第二面ｆｂは、主領域Ｒ１における基板５の第二面ｆｂと同様の構成を有しており、バッファ層２９、コレクタｐ層２３、コレクタｐ－層２３ａ、コレクタｎ層２２及びコレクタ側ゲート電極２７等が設けられている。第二実施形態では、周辺領域Ｒｅに複数のコレクタ側ゲート電極２７が設けられているが、コレクタ側ゲート電極２７やその周囲の構成はいずれも同一構成を有する。
【0137】
この場合、周辺領域Ｒｅにおける基板５の第二面ｆｂは、上述した第一実施形態に係る半導体装置１の基板の第二面ｆｂと同様の構成を有している。具体的に、周辺領域Ｒｅには、主領域Ｒ１に設けられたバッファ層２９及びコレクタｐ層２３が延設されており、コレクタｐ層２３にはコレクタｎ層２２及びコレクタｐ－層２３ａが形成されている。
【0138】
基板の第二面ｆｂには、バッファ層２９の一部が露出しており、バッファ層２９の両側にコレクタｐ－層２３ａが形成されている。また、基板の第二面ｆｂには、コレクタｐ－層２３ａとコレクタｐ層２３との境界にコレクタｎ層２２が形成されており、これら基板の第二面ｆｂに露出したバッファ層２９及びコレクタｐ－層２３ａの下方にゲート絶縁膜２５を介してコレクタ側ゲート電極２７が設けられている。コレクタ側ゲート電極２７の周囲には層間絶縁層２６が設けられている。
【0139】
基板の第二面ｆｂには、当該第二面ｆｂに露出したコレクタｎ層２２の下に、層間絶縁層２６とコレクタ電極２８とが配置されている。周辺領域Ｒｅのコレクタ電極２８は、主領域Ｒ１のコレクタ電極２８と同様に、基板の第二面ｆｂと層間絶縁層２６とを覆うように第二面ｆｂに設けられている。
【0140】
以上の構成において、第二実施形態に係る半導体装置６では、素子領域Ｒ０を有する主領域Ｒ１と、主領域Ｒ１と隣接した周辺領域Ｒｅと、が設けられている。周辺領域Ｒｅには、主領域Ｒ１に形成されているエミッタ側ゲート電極１７が形成されておらず、主領域Ｒ１に設けられたバッファ層２９、コレクタｐ層２３、コレクタｐ－層２３ａ、コレクタｎ層２２、コレクタ側ゲート電極２７及びコレクタ電極２８が形成されている。
【0141】
これにより、第二実施形態に係る半導体装置６では、オン動作時、主領域Ｒ１だけでなく、周辺領域Ｒｅにおいても、正電圧によってコレクタｐ層２３とバッファ層２９との間に順方向のバイアスがかかり、正孔をドリフト層１０内に注入させることができる。この際、半導体装置６では、主領域Ｒ１だけでなく周辺領域Ｒｅからも正孔をドリフト層１０内に注入させることができるので、主領域Ｒ１からのみ正孔をドリフト層１０内に注入させる構成よりも、一段と多くの正孔をドリフト層１０内に注入させることができる。
【0142】
なお、コレクタ電極２８の辺とエミッタ電極１８の辺との差分Ｙ１は、基板５の厚さ程度以上であることが好ましい。その理由としては、コレクタ電極２７によって形成される伝導度変調領域は、エミッタ電極１８の端部から基板５の厚さ分程度基板面の方向に広がるため、電導度変調領域が広がる範囲の第二面ｆｂにコレクタ電極２７を設けることが導通時損失の増大を防ぐことために望ましいからである。
【0143】
また、第二実施形態によれば、半導体装置６のターンオフ時において、周辺領域Ｒｅから主領域Ｒ１のドリフト層への正孔の注入を効率的に止め、スイッチング損失を小さくすることができる。
【0144】
なお、上述した実施形態においては、ｐ型を第一導電型とし、ｎ型を第二導電型としているが、本発明はこれに限らず、ｐ型を第二導電型とし、ｎ型を第一導電型としてもよい。
【0145】
なお、上述した実施形態においては、不純物層として、コレクタｐ層２３よりも不純物濃度の低いコレクタｐ－層２３ａを別途設けた場合について述べたが、本発明はこれに限らず、例えば、コレクタｐ層２３とコレクタｐ－層２３ａとで不純物濃度を変えることなく、単に、コレクタｐ層２３の一部をコレクタｐ－層２３ａ（不純物層）としてもよい。
【符号の説明】
【0146】
１、２、３、４、６ 半導体装置（半導体装置）
５ 基板
１０ ドリフト層（ドリフト層）
１１ エミッタｐ－層（エミッタ層）
１２ エミッタｎ層（第一高濃度不純物層）
１３ エミッタｐ層
１４、１４ａ、１４ｂ トレンチ孔
１５ ゲート絶縁膜（エミッタ側ゲート絶縁膜）
１７ エミッタ側ゲート電極
１８ エミッタ電極（エミッタ電極）
２２ コレクタｎ層（第二高濃度不純物層）
２３ コレクタｐ層（コレクタ層）
２３ａ コレクタｐ－層（不純物層）
２５ ゲート絶縁膜（コレクタ側ゲート絶縁膜）
２７ コレクタ側ゲート電極
２８ コレクタ電極（コレクタ電極）
２９ バッファ層
Ｊａ エミッタ側対向領域（第一対向領域）
Ｊｂ コレクタ側対向領域（第二対向領域）
Ｒ０ 素子領域
Ｒ１ 主領域
５ 基板
１０ ドリフト層（ドリフト層）
１１ エミッタｐ－層（エミッタ層）
１２ エミッタｎ層（第一高濃度不純物層）
１３ エミッタｐ層
１４、１４ａ、１４ｂ トレンチ孔
１５ ゲート絶縁膜（エミッタ側ゲート絶縁膜）
１７ エミッタ側ゲート電極
１８ エミッタ電極（エミッタ電極）
２２ コレクタｎ層（第二高濃度不純物層）
２３ コレクタｐ層（コレクタ層）
２３ａ コレクタｐ－層（不純物層）
２５ ゲート絶縁膜（コレクタ側ゲート絶縁膜）
２７ コレクタ側ゲート電極
２８ コレクタ電極（コレクタ電極）
２９ バッファ層
Ｊａ エミッタ側対向領域（第一対向領域）
Ｊｂ コレクタ側対向領域（第二対向領域）
Ｒ０ 素子領域
Ｒ１ 主領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】