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特開2022-92569３次元クロスポイントメモリのためのデッキ選択トランジスタ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022092569
(43)【公開日】2022-06-22
(54)【発明の名称】３次元クロスポイントメモリのためのデッキ選択トランジスタ
(51)【国際特許分類】
H01L 21/8239 20060101AFI20220615BHJP
H01L 45/00 20060101ALI20220615BHJP
H01L 49/00 20060101ALI20220615BHJP
H01L 29/786 20060101ALI20220615BHJP
【ＦＩ】
H01L27/105 448
H01L27/105 449
H01L45/00 A
H01L45/00 Z
H01L49/00 Z
H01L29/78 613Z
H01L29/78 613B
H01L29/78 618B
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2021154134
(22)【出願日】2021-09-22
(31)【優先権主張番号】17/118,377
(32)【優先日】2020-12-10
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】591003943
【氏名又は名称】インテル・コーポレーション
(74)【代理人】
【識別番号】110000877
【氏名又は名称】龍華国際特許業務法人
(72)【発明者】
【氏名】プラシャント マジ
(72)【発明者】
【氏名】デルチャン カウ
(72)【発明者】
【氏名】マックス ハイネマン
【テーマコード（参考）】
5F083
5F110
【Ｆターム（参考）】
5F083FZ10
5F083GA09
5F083GA10
5F083JA02
5F083JA06
5F083JA12
5F083JA14
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083JA42
5F083JA43
5F083JA60
5F083KA01
5F083KA05
5F083PR07
5F083PR40
5F083ZA01
5F110BB08
5F110BB11
5F110CC10
5F110DD01
5F110EE01
5F110EE02
5F110EE03
5F110EE04
5F110EE06
5F110EE14
5F110EE42
5F110FF01
5F110FF27
5F110GG01
5F110GG13
5F110GG15
5F110GG22
5F110GG42
5F110GG44
5F110HK04
5F110QQ19
(57)【要約】 （修正有）
【課題】デコーダトランジスタのフットプリントを最小限に抑えつつ、メモリ密度を増加させるメモリデバイス構造、デッキ選択トランジスタを製造する方法及びシステムを提供する。
【解決手段】メモリデバイス構造１００は、第１線構造１０２含み、第１の線構造における各線構造は、第１トランジスタチャネル１１０を含む。メモリデバイス構造は、さらに、第１の線構造に対して実質的に直交する第２の複数の線構造１１２を含む。第２の複数の線構造における各線構造は、第２トランジスタチャネル１２０を含む。メモリセル１２２は、第１の複数の線構造１０２と第２の複数の線構造１１２との間の各クロスポイントにある。
【選択図】図１
【解決手段】メモリデバイス構造１００は、第１線構造１０２含み、第１の線構造における各線構造は、第１トランジスタチャネル１１０を含む。メモリデバイス構造は、さらに、第１の線構造に対して実質的に直交する第２の複数の線構造１１２を含む。第２の複数の線構造における各線構造は、第２トランジスタチャネル１２０を含む。メモリセル１２２は、第１の複数の線構造１０２と第２の複数の線構造１１２との間の各クロスポイントにある。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１の複数の線構造であって、前記第１の複数の線構造の個々の線構造はそれぞれ、第１トランジスタチャネルを有する、第１の複数の線構造と、
前記第１の複数の線構造に対して実質的に直交する第２の複数の線構造であって、前記第２の複数の線構造の個々の線構造はそれぞれ、第２トランジスタチャネルを有する、第２の複数の線構造と、
前記第１の複数の線構造と前記第２の複数の線構造との間の各クロスポイントにあるメモリセルと
を備えるメモリデバイス構造。
前記第１の複数の線構造に対して実質的に直交する第２の複数の線構造であって、前記第２の複数の線構造の個々の線構造はそれぞれ、第２トランジスタチャネルを有する、第２の複数の線構造と、
前記第１の複数の線構造と前記第２の複数の線構造との間の各クロスポイントにあるメモリセルと
を備えるメモリデバイス構造。
【請求項2】
第１デッキは、前記第１の複数の線構造及び前記第２の複数の線構造を有し、前記メモリデバイス構造は、さらに、前記第１デッキの上方又は下にある第２デッキを備え、前記第２デッキは、
前記第１の複数の線構造と実質的に平行な第３の複数の線構造であって、前記第３の複数の線構造の個々の線構造はそれぞれ、第３トランジスタチャネルを含む、第３の複数の線構造と、
前記第２の複数の線構造と実質的に平行な第４の複数の線構造であって、前記第４の複数の線構造の個々の線構造はそれぞれ、第４トランジスタチャネルを含む、第４の複数の線構造と、
前記第３の複数の線構造と前記第４の複数の線構造との間の各クロスポイントにあるメモリセルと
を有し、
前記メモリデバイス構造は、さらに、前記第１デッキと前記第２デッキとの間に複数の端子インターコネクトを備え、前記複数の端子インターコネクトの個々の端子インターコネクトは、前記第１デッキにある前記線構造の前記個々の線構造と、前記第２デッキにある前記線構造の対応する個々の線構造との間に連結され、
前記トランジスタチャネルの個々のトランジスタチャネルは、前記複数の端子インターコネクトの個々の端子インターコネクトと前記メモリセルとの間にある、請求項１に記載のメモリデバイス構造。
前記第１の複数の線構造と実質的に平行な第３の複数の線構造であって、前記第３の複数の線構造の個々の線構造はそれぞれ、第３トランジスタチャネルを含む、第３の複数の線構造と、
前記第２の複数の線構造と実質的に平行な第４の複数の線構造であって、前記第４の複数の線構造の個々の線構造はそれぞれ、第４トランジスタチャネルを含む、第４の複数の線構造と、
前記第３の複数の線構造と前記第４の複数の線構造との間の各クロスポイントにあるメモリセルと
を有し、
前記メモリデバイス構造は、さらに、前記第１デッキと前記第２デッキとの間に複数の端子インターコネクトを備え、前記複数の端子インターコネクトの個々の端子インターコネクトは、前記第１デッキにある前記線構造の前記個々の線構造と、前記第２デッキにある前記線構造の対応する個々の線構造との間に連結され、
前記トランジスタチャネルの個々のトランジスタチャネルは、前記複数の端子インターコネクトの個々の端子インターコネクトと前記メモリセルとの間にある、請求項１に記載のメモリデバイス構造。
【請求項3】
前記第１の複数の線構造、前記第２の複数の線構造、前記第３の複数の線構造、及び、前記第４の複数の線構造はそれぞれ、タングステン、タンタル又はチタン、又は、窒素をさらに含むこれらの合金を有する、請求項２に記載のメモリデバイス構造。
【請求項4】
前記第１トランジスタチャネル、前記第２トランジスタチャネル、前記第３トランジスタチャネル、及び、前記第４トランジスタチャネルはそれぞれ、多結晶質又はアモルファス材料を有する、請求項２又は３に記載のメモリデバイス構造。
【請求項5】
前記多結晶質又はアモルファス材料は、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯ、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＧａＯ、ＧａＺｎＯ、ＩｎＡｌＯ、ＩｎＳｎＯ、ＩｎＭｇＯ、ＩｎＷＯ、ＧａＺｎＭｇＯ、ＧａＺｎＳｎＯ、ＧａＡｌＺｎＯ、ＧａＡｌＳｎＯ、ＨｆＺｎＯ、ＨｆＩｎＺｎＯ、ＨｆＡｌＧａＺｎＯ、ＩｎＭｇＺｎＯ、ＣｕＯｘ、ＮｂＯ、ＮｉＯ、ＣｏＯ、ＳｎＯ、Ｃｕ２Ｏ、ＡｇＡｌＯ、ＣｕＡｌＯ３、ＡｌＳｃＯＣ、Ｓｒ３ＢＰＯ３、Ｌａ２ＳｉＯ４Ｓｅ、ＬａＣｕＳｅ、Ｒｂ２Ｓｎ２Ｏ３、Ｌａ２Ｏ２Ｓ２、Ｋ２Ｓｎ２Ｏ３、Ｎａ２ＦｅＯＳｅ２、ＺｎＲｈ２Ｏ４を含む、請求項４に記載のメモリデバイス構造。
【請求項6】
前記第１の複数の線構造、前記第２の複数の線構造、前記第３の複数の線構造、及び、前記第４の複数の線構造の個々の線構造は、
第１部分及び第２部分であって、前記第１部分及び前記第２部分のそれぞれは金属を含む、第１部分及び第２部分と、
前記第１部分と前記第２部分との間にある第３部分であって、前記第３部分は、前記金属及び酸素を含む、第３部分と
を有し、
前記対応するトランジスタチャネルのそれぞれは、前記第３部分の側壁に隣接する、請求項２から４のいずれか一項に記載のメモリデバイス構造。
第１部分及び第２部分であって、前記第１部分及び前記第２部分のそれぞれは金属を含む、第１部分及び第２部分と、
前記第１部分と前記第２部分との間にある第３部分であって、前記第３部分は、前記金属及び酸素を含む、第３部分と
を有し、
前記対応するトランジスタチャネルのそれぞれは、前記第３部分の側壁に隣接する、請求項２から４のいずれか一項に記載のメモリデバイス構造。
【請求項7】
前記トランジスタチャネルは、前記第３部分を被覆する、請求項６に記載のメモリデバイス構造。
【請求項8】
前記トランジスタチャネルは、前記第１部分又は前記第２部分の最上面の上方及び最下面の下方に延在する、請求項７に記載のメモリデバイス構造。
【請求項9】
前記第３部分は、前記第１部分の高さ又は前記第２部分の高さよりも大きい高さを有する、請求項８に記載のメモリデバイス構造。
【請求項10】
前記第１の複数の線構造、前記第２の複数の線構造、前記第３の複数の線構造、及び、前記第４の複数の線構造の個々の線構造は、
それぞれが金属を含む第１部分及び第２部分と、
前記第１部分と前記第２部分との間にある第３部分であって、前記第３部分は、前記トランジスタチャネルの材料を含む、第３部分と
を有する、請求項２から９のいずれか一項に記載のメモリデバイス構造。
それぞれが金属を含む第１部分及び第２部分と、
前記第１部分と前記第２部分との間にある第３部分であって、前記第３部分は、前記トランジスタチャネルの材料を含む、第３部分と
を有する、請求項２から９のいずれか一項に記載のメモリデバイス構造。
【請求項11】
前記第１の複数の線構造、前記第２の複数の線構造、前記第３の複数の線構造、及び、前記第４の複数の線構造における前記トランジスタチャネルの個々のトランジスタチャネルは、ゲート構造を通じて電気的に並列に連結される、請求項２から９のいずれか一項に記載のメモリデバイス構造。
【請求項12】
前記第１の複数の線構造と前記第３の複数の線構造との間の各クロスポイントにあるメモリセルをさらに備える、請求項２から１１のいずれか一項に記載のメモリデバイス構造。
【請求項13】
前記メモリセルは、セレクタ要素と連結される不揮発性メモリ要素を有する、請求項２から１２のいずれか一項に記載のメモリデバイス構造。
【請求項14】
デッキ選択トランジスタを製造する方法であって、前記方法は、
基板の上方に導電ビアを形成する段階と、
前記導電ビアの上方で、かつ前記導電ビアと連結されるインターコネクト線構造を形成する段階であって、前記導電ビアは、前記インターコネクト線構造の第１部分と連結される、段階と、
前記インターコネクト線構造の第２部分を酸化させる段階と、
前記インターコネクト線構造の前記第２部分に隣接する側壁にチャネル材料を堆積する段階と、
前記チャネル材料上にゲート酸化膜層を堆積する段階と、
前記ゲート酸化膜層上にゲート電極を形成する段階と
を備える方法。
基板の上方に導電ビアを形成する段階と、
前記導電ビアの上方で、かつ前記導電ビアと連結されるインターコネクト線構造を形成する段階であって、前記導電ビアは、前記インターコネクト線構造の第１部分と連結される、段階と、
前記インターコネクト線構造の第２部分を酸化させる段階と、
前記インターコネクト線構造の前記第２部分に隣接する側壁にチャネル材料を堆積する段階と、
前記チャネル材料上にゲート酸化膜層を堆積する段階と、
前記ゲート酸化膜層上にゲート電極を形成する段階と
を備える方法。
【請求項15】
前記インターコネクト線構造の前記第２部分を酸化させる段階の前に、方法は、さらに、エッチングプロセスを実行して、前記インターコネクト線構造の横方向及び縦方向の厚さを減らす段階を備える、請求項１４に記載の方法。
【請求項16】
前記インターコネクト線構造の前記第２部分を酸化させる段階は、前記インターコネクト線構造の電気伝導性を遮断する段階を有する、請求項１４又は１５に記載の方法。
【請求項17】
前記チャネル材料を堆積する段階は、複数の前記インターコネクト線構造における前記インターコネクト線構造の個々のインターコネクト線構造の前記第２部分を取り囲む段階を有し、前記ゲート電極を形成する段階は、チャネルを取り囲む段階を有する、請求項１４から１６のいずれか一項に記載の方法。
【請求項18】
前記チャネル材料を堆積する段階は、さらに、前記インターコネクト線構造の前記第２部分の頂面及び側壁に前記チャネル材料を堆積する段階と、前記頂面から前記チャネル材料の一部分を除去する段階とを有する、請求項１４から１７のいずれか一項に記載の方法。
【請求項19】
プロセッサと、
メモリデバイス構造と
を備え、
前記メモリデバイス構造は、
第１の複数の線構造であって、前記第１の複数の線構造の個々の線構造はそれぞれ、第１トランジスタチャネルを有する、第１の複数の線構造と、
前記第１の複数の線構造に対して実質的に直交する第２の複数の線構造であって、前記第２の複数の線構造の個々の線構造はそれぞれ、第２トランジスタチャネルを有する、第２の複数の線構造と、
前記第１の複数の線構造と前記第２の複数の線構造との間の各クロスポイントにあるメモリセルと、
複数の端子インターコネクトであって、前記複数の端子インターコネクトの個々の端子インターコネクトは、前記線構造の個々の線構造と、複数のロジックトランジスタの個々のロジックトランジスタとの間に連結され、前記トランジスタチャネルの個々のトランジスタチャネルは、前記複数の端子インターコネクトの前記個々の端子インターコネクトと前記メモリセルとの間にある、複数の端子インターコネクトと
を備えるシステム。
メモリデバイス構造と
を備え、
前記メモリデバイス構造は、
第１の複数の線構造であって、前記第１の複数の線構造の個々の線構造はそれぞれ、第１トランジスタチャネルを有する、第１の複数の線構造と、
前記第１の複数の線構造に対して実質的に直交する第２の複数の線構造であって、前記第２の複数の線構造の個々の線構造はそれぞれ、第２トランジスタチャネルを有する、第２の複数の線構造と、
前記第１の複数の線構造と前記第２の複数の線構造との間の各クロスポイントにあるメモリセルと、
複数の端子インターコネクトであって、前記複数の端子インターコネクトの個々の端子インターコネクトは、前記線構造の個々の線構造と、複数のロジックトランジスタの個々のロジックトランジスタとの間に連結され、前記トランジスタチャネルの個々のトランジスタチャネルは、前記複数の端子インターコネクトの前記個々の端子インターコネクトと前記メモリセルとの間にある、複数の端子インターコネクトと
を備えるシステム。
【請求項20】
前記メモリデバイス構造と連結されるメモリコントローラをさらに備える、請求項１９に記載のシステム。
【発明の詳細な説明】
【背景技術】
【0001】
３次元（３Ｄ）クロスポイントメモリアレイは、メモリセルのティア又はデッキを有してよい。しかしながら、このような方式で、メモリセルの総数の増加は、必要とされるデコーダトランジスタの数の増加に比例し得るので、デコーダトランジスタの全体的なフットプリントを増加させる。そのため、デコーダトランジスタのフットプリントを最小限に抑えつつ、メモリ密度を増加させるような解決手段が求められている。
【図面の簡単な説明】
【0002】
本明細書で説明される材料は、例示を目的として図示されており、添付の図に限定することを目的としていない。説明を簡潔かつ明確にするために、図に示される要素は必ずしも縮尺通りに描かれていない。例えば、いくつかの要素の寸法は、明確にするために他の要素に対して誇張されることがある。また、様々な物理的特徴は、議論を明確にするためにそれらの簡略化された「理想的な」形及び配置で表され得るが、それでもなお、実用的な実装は図示された理想に近似するだけであり得ることが理解される。例えば、滑らかな表面及び直交交差は、ナノ製造技術により形成される構造についての有限の粗さ、面取り及び不完全な角度での交差の特性が無視して描かれることがある。さらに、適切であると考えられる場合、参照符号は、対応する又は類似する要素を示すために複数の図の間で繰り返されている。
【図1】メモリデバイス構造のアイソメトリック図であり、本開示の実施形態に係るメモリデバイス構造は、複数のトランジスタを含む。
【図5B】本開示の実施形態に係るメモリセルの断面図である。
【図5C】本開示の実施形態に係る不揮発性メモリ要素の断面図である。
【図5D】本開示の実施形態に係る不揮発性メモリ要素の断面図である。
【図5E】本開示の実施形態に係るセレクタ要素の断面図である。
【図7A】本開示の実施形態に係る基板上の誘電体においてパターニングされた複数のインターコネクトの断面図である。
【図11B】複数の線構造を通じた断面図である。
【図17】メモリデバイス構造が複数のロジックトランジスタ及び周辺コンポーネントにより連結されるシステムのアイソメトリック図である。
【図18】デコーダトランジスタのプットプリントスケーリングを可能にするメモリデバイスアレイと連結されるデッキ選択トランジスタアレイを含むコンピューティングシステムの例のブロック図である。
【図19】デコーダトランジスタのプットプリントスケーリングを可能にするメモリデバイスアレイと連結されるデッキ選択トランジスタアレイを含むモバイルデバイスの例のブロック図である。
【発明を実施するための形態】
【0003】
３次元（３Ｄ）クロスポイントのためのデッキ選択トランジスタ及び製造の方法が説明される。本開示の実施形態についての完全な理解を提供すべく、以下の説明では、構造上のスキーム及び詳細な製造方法など、多くの具体的な詳細が説明される。これらの具体的な詳細なしに、本開示の実施形態を実践され得ることが当業者に明らかであろう。他の例では、メモリデバイス及びトランジスタと関連付けられる動作などの周知の特徴は、本開示の実施形態を不必要に不明瞭にしないために詳細には説明されていない。さらに、図に示される様々な実施形態は、例示的な表現であり、必ずしも縮尺通りに描かれていないことが理解される。
【0004】
いくつかの例において、以下の説明では、周知の方法及びデバイスは、本開示を不明瞭にすることを避けるために、詳細にというよりはむしろ、ブロック図の形式で示される。本明細書の全体にわたって、「実施形態」又は「一実施形態」又は「いくつかの実施形態」への言及、実施形態に関連して説明される具体的な特徴、構造、機能又は特性が本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体にわたる様々な場所において、「実施形態において」又は「一実施形態において」又は「いくつかの実施形態において」という表現の出現は、必ずしも本開示の同一の実施形態を参照しているわけではない。さらに、具体的な特徴、構造、機能又は特性は、１つ又は複数の実施形態において任意の適切な方式で組み合わされてよい。例えば、第１実施形態は、２つの実施形態と関連付けられる具体的な特徴、構造、機能又は特性が相互に排他的ではない場合は、どこでも、第２実施形態と組み合わせられ得る。
【0005】
本記載及び添付の特許請求の範囲で用いられるように、単数形「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈がそうでないことを明確に示していない限り、同様に複数形を含むことが意図されている。本明細書で用いられるように、「及び／又は」という用語が、関連して列挙された複数の項目のうち１つ又は複数の任意の及びすべての可能な組み合わせを指し、かつ、これらを包含することも理解されるべきであろう。
【0006】
「連結され」及び「接続され」という用語は、それらの派生語とともに、複数のコンポーネント間の機能的又は構造的な関係を説明するのに本明細書で用いられ得る。これらの用語は、互いに関して同義語とすることを目的としたものではないことを理解されたい。むしろ、特定の実施形態では、「接続され」は、２つ又はそれより多い要素が互いに直接物理的、光学的、又は、電気的に接触した状態にあることを示すのに用いられ得る。「連結され」は、２つ又はそれより多い要素が直接的又は間接的（それらの間に他の要素が介在する）のいずれかの状態で互いに物理的、電気的又は磁気的に接触すること、及び／又は、２つ又はそれより多い要素が（例えば、因果関係にあるような）互いに協働又は相互作用することを示すために使用され得る。
【0007】
本明細書で用いられるような「の上方（ｏｖｅｒ）」、「の下方（ｕｎｄｅｒ）」、「の間（ｂｅｔｗｅｅｎ）」、「上（ｏｎ）」という用語は、そのような物理的関係が注目に値する、あるコンポーネント又は材料の、他のコンポーネント又は材料に対する相対的な位置を指す。例えば、材料の文脈において、ある材料、又は、別の上方又は下に配置される材料は、直接接触し得る、又は、１つ又は複数の介在する材料を有し得る。さらに、２つの材料の間に配置されるある材料は、２つの層に直接接触し得る、又は、１つ又は複数の介在する層を有し得る。対照的に、第２材料「上」の第１材料は、第２材料／原料と直接接触する。コンポーネントアセンブリの文脈において、同様の区別がなされる。本記載及び特許請求の範囲の全体を通して使用されるように、「のうちの少なくとも１つ」又は「のうちの１つ又は複数」という用語により組み合わされる項目の列挙は、列挙された用語の任意の組み合わせを意味し得る。
【0008】
本明細書では、「隣接」という用語は一般的に、別のものの次にある（例えば、すぐ次、又は、間に１つ又は複数のものを挟んで近くにある）、又は、隣にある（例えば、当接する）ものの位置を指す。
【0009】
「信号」という用語は、少なくとも１つの電流信号、電圧信号、磁気信号又はデータ／クロック信号を指し得る。「ａ」、「ａｎ」及び「ｔｈｅ」の意味には、複数への言及が含まれる。「内（ｉｎ）」の意味は、「内（ｉｎ）」及び「上（ｏｎ）」を含む。
【0010】
「デバイス」という用語は一般的に、その用語の使用の文脈に係る装置を指し得る。例えば、デバイスは、層又は構造のスタック、単一構造又は層、能動及び／又は受動素子などを有する様々な構造の接続を指し得る。一般的に、デバイスは、ｘ‐ｙ‐ｚ直交座標系のｘ－ｙ方向に沿った平面と、ｚ方向に沿った高さとを有する３次元構造である。デバイスの平面は、デバイスを含む装置の平面でもあり得る。
【0011】
本記載の全体を通して使用されるように、及び、特許請求の範囲において、「のうちの少なくとも１」又は「のうちの１つ又は複数」という用語で組み合わされる項目の列挙は、列挙された用語の任意の組み合わせを意味し得る。
【0012】
「実質的に等しい」、「およそ等しい」、「ほぼ等しい」という用語は、それらの使用の明示的な文脈において別段の指定が無い限り、そのように説明される２つのものの間の違いは偶発劇な変化にすぎないことを意味する。当分野において、そのような変化は典型的には、予め定められた目標値の±１０％未満である。
【0013】
本記載及び特許請求の範囲における「左（ｌｅｆｔ）」、「右（ｒｉｇｈｔ）」、「前方（ｆｒｏｎｔ）」、「後方（ｂａｃｋ）」、「上部（ｔｏｐ）」、「底部（ｂｏｔｔｏｍ）」、「の上方（ｏｖｅｒ）」及び「の下方（ｕｎｄｅｒ）」などの用語は、もしあれば、説明を目的として用いられており、必ずしも永久的な位置関係を説明しているものではない。例えば、本明細書において用いられるように、「上方（ｏｖｅｒ）」、「の下方（ｕｎｄｅｒ）」、「前方（ｆｒｏｎｔ ｓｉｄｅ）」、「後方（ｂａｃｋ ｓｉｄｅ）」、「上部（ｔｏｐ）」、「底部（ｂｏｔｔｏｍ）」、「の上方（ｏｖｅｒ）」、「の下方（ｕｎｄｅｒ）」及び「上（ｏｎ）」などの用語は、デバイス内のあるコンポーネント、構造又は材料の、他の参照されるコンポーネント、構造又は材料に対する相対的な位置を指す。ここで、そのような物理的関係は注目に値する。これらの用語は、本明細書において主にデバイスのｚ軸の文脈の中で説明の目的のみに利用され、したがって、デバイスの向きに対して相対的であり得る。これゆえに、本明細書において提供される図の文脈において、第２材料「の上方」の第１材料は、提供される図の文脈に対してデバイスが上下逆さの向きである場合、第２材料「の下方」でもあり得る。材料の文脈において、別の材料の上方又は下に配置されるある材料は、直接接触し得る、又は、１つ又は複数の介在する材料を有し得る。さらに、２つの材料の間に配置される１つの材料は、２つの層に直接接触し得る、又は、１つ又は複数の介在する層を有し得る。対照的に、第２材料「上」の第１材料は、その第２材料と直接接触した状態にある。コンポーネントアセンブリの文脈において、同様の区別が行われる。
【0014】
「間」という用語は、デバイスのｚ軸、ｘ軸又はｙ軸の文脈において利用され得る。２つの他の材料の間にある材料は、これらの材料のうちの一方又は両方と接触し得る、又は、１つ又は複数の介在する材料により、他の２つの材料の両方から隔離され得る。したがって、２つの他の材料の「間」にある材料は、他の２つの材料のいずれかと接触し得る、又は、介在する材料を通じて他の２つの材料に連結され得る。２つの他のデバイスの間にあるデバイスは、それらのデバイスの一方又は両方に直接接続され得る、又は、１つ又は複数の介在するデバイスにより他の２つのデバイスの両方から隔離され得る。
【0015】
メモリセルは、様々な３Ｄクロスポイントメモリアプリケーションのためのデコーダトランジスタの大きなアレイと併せて用いられる。３Ｄクロスポイントメモリアレイは、第１平面上に一連のワード線、及び、第１平面の上方の第２平面上に一連のビット線を含み、ワード線は、ビット線とクロスオーバする（又は、逆もまた同様）。メモリセルは、ワード線とビット線との間のクロスオーバの各ポイント（クロスポイント）に位置し、メモリセルは、ワード線を対応するビット線と連結して、単一のメモリアレイデッキ又は、ここではデッキを形成する。
【0016】
デコーダトランジスタは、デッキ内の特定のメモリセルに対処すべく、各ワード線及びビット線と個別に連結されてよい。各メモリセル（ビットセル）に対処するのに必要とされるデコーダトランジスタの数は、３Ｄクロスポイントアレイにおけるメモリセルの数に比例する。ビット線及びワード線の数の増加と比例して、数が増加し得る。例えば、３－Ｄクロスポイントメモリアレイの下方など、クロスポイントアレイの近傍により多くの数のデコーダトランジスタを収容するためには、ワード線及びビット線の物理的な長さが大きくなり得る。代替的に、デコーダトランジスタは、メモリアレイに横方向に隣接する領域を占有してよい。どちらか一方の例では、より大きなチップエリアが利用され得る。
【0017】
３次元アレイを形成するために、メモリセルの層（デッキ）の数を増加させることで、単位面積当たりのメモリ密度を増やすことができる。しかしながら、メモリセルの数を増加させることはまた、必要とされるデコーダトランジスタの数を増加させることに比例する。いくつかの例では、単一のデッキは、８Ｋビット線及び８Ｋワード線を含んでよい。したがって、単一の８Ｋ×８Ｋデッキは、１６Ｋデコーダトランジスタを必要とし得る。デコーダトランジスタの数は、デッキの数と比例して増加するので、所与のダイサイズに対して高密度のメモリアレイを可能とすることは、非常に困難となり得る。
【0018】
しかしながら、本発明者は、デッキの各ワード線及び各ビット線内にデッキ選択トランジスタを統合することにより、３Ｄクロスポイントメモリアレイの下方のデコーダトランジスタの数を減らすことができる構成を考え出した。さらに、複数のデッキにわたって垂直に間隔を置いたワード線（及びビット線）は、共にまとめて連結される。一例では、メモリアレイは、２つのデッキを含んでよく、第１デッキの各ワード線は、インターコネクトビアにより、真下の第２デッキの対応するワード線と連結される。ワード線の各ペアは、メモリアレイの下方の単一のデコーダトランジスタにより連結される。例えば、第１インターコネクトビアは、ワード線のペアを連結するために用いられることができ、第２インターコネクトビアは、最も低いワード線をデコーダトランジスタに連結することができる。デッキの数が増加するにつれて、それぞれ連続するデッキからそれぞれのワード線は、介在するインターコネクトビアにより共に連結されてよい。最も低いレベルのデッキに対応する最も低いワード線は、最もデッキの下方の単一のデコーダトランジスタにさらに連結されてよい。
【0019】
同様に、第１デッキの各ビット線は、インターコネクトビアにより、真下の第２デッキの対応するビット線と連結されてよい。ビット線の各ペアは、インターコネクトビアにより単一のデコーダトランジスタに連結される。デッキの数を増やす場合、それぞれの連続するデッキからのそれぞれのビット線は、互いに単一のデコーダトランジスタに連結される。例えば、第１デッキからの第１ビット線は、第１ビット線の真上にある第２デッキからの第１ビット線と連結されてよい。したがって、メモリアレイにおけるデコーダトランジスタの総数は、任意の所与のデッキ上のワード線及びビット線の総数に等しく、デッキの数とは無関係である。動作中、複数のデッキにわたって連結されるすべてのワード線（ビット線）は、同時にバイアスを受けてよい。しかしながら、各デッキ上のメモリセルとインターコネクトビアとの間に介在するデッキ選択トランジスタが存在するので、単一のメモリセルを選択して、適切なデッキ選択トランジスタにバイアスをかけることによりプログラミングすることが可能である。
【0020】
各デッキが多数のワード線及びビット線（例えば、８Ｋ）を含む場合、各デッキ選択トランジスタに対して調節するには、多数のルーティング線が必要になる。個別に各トランジスタをルーティングするという課題を軽減するために、単一のデッキのワード線（ビット線）それぞれ上の各デッキ選択トランジスタのゲートが共に電気的に連結され得る。単一のルーティングコンダクタは、単一のデッキ選択トランジスタと連結され得る。動作中、単一のデッキのワード線（ビット線）上のすべてのデッキ選択トランジスタは、同一のゲートバイアスにある。しかしながら、単一のデッキ選択トランジスタ及び単一のワード線－ビット線の組み合わせは、単一のメモリセルをプログラミングするようにバイアスを受け得る。
【0021】
第１デッキ選択トランジスタの実施形態において、各ワード線（ビット線）は、電気的な遮断を形成すべく十分に酸化された線部分（本明細書では、酸化された線部分）を含み、チャネル材料は、酸化された線部分の少なくとも１つの側壁に隣接する。いくつかのそのような実施形態において、ゲート構造は、チャネル材料に隣接し、酸化された線部分のどちらかの側上のワード線（又はビット線）の即時導電部分は、デッキ選択トランジスタのソース領域又はドレイン領域として機能し得る。いくつかの実施形態において、チャネル材料は、酸化された線部分を完全に被覆し、ゲート構造は、チャネル材料を被覆する。例示的な実施形態において、トランジスタは、アモルファス又は多結晶質チャネルを含む薄膜トランジスタである。
【0022】
第２デッキ選択トランジスタの実施形態において、各ワード線（ビット線）は、２つの導電線セグメントの間にチャネル材料（また、共線）を有する同一線上の２つの導電線セグメントと、２つの導電線セグメントとの共線とに分けられる。チャネル材料のどちらかの側上の２つの導電線セグメントは、第２デッキ選択トランジスタの実施形態のソース領域又はドレイン領域として機能し得る。いくつかのそのような実施形態において、ゲート構造は、チャネル材料の２つ又はそれより多くの表面に隣接する。例示的な実施形態において、ゲート構造は、チャネル材料の３つの表面上（例えば、頂面及び２つの側壁表面上）にあり、デッキ選択トランジスタは、ＦＩＮ－ＦＥＴデバイスである。
【0023】
図１は、デッキ選択トランジスタ１０１Ａ及び１０１Ｂなどのデッキ選択トランジスタを含むメモリデバイス構造１００のアイソメトリック図である。メモリデバイス構造１００は、第１方向（例えば、ｘ軸）に沿う第１線構造１０２（本明細書において、線構造１０２）を含む。線構造１０２は、線構造１０６（本明細書において、線１０６）に隣接する線１０４（本明細書において、線１０４）を含み、線１０４は、チャネル１０８を含み、線１０６は、トランジスタチャネル１１０を含む。メモリデバイス構造１００は、さらに、第２方向（例えば、ｙ軸）に沿う第２の複数の線構造１１２（本明細書において、線構造１１２）を含む。図示されるように、線構造１１２は、ｙ軸に直接沿っている。線構造１１２は、線１１６に隣接する線１１４を含み、線１１４はトランジスタチャネル１１８を含み、線１１６はトランジスタチャネル１２０を含む。
【0024】
メモリデバイス構造１００は、さらに、線構造１０２と線構造１１２との間の各クロスポイントにおいてメモリセルを含む。１デッキあたりのメモリセルの総数は、線構造１１２における線の数と線構造１１２における線の数との積と同等である。図示されるように、メモリデバイス構造１００は、単一のデッキ上に６４個のメモリセルを含む。メモリデバイス構造１００の例は、例えば、線１０４と線構造１１４との間のクロスポイントにメモリセル１２２を、線１０４と線１１６との間のクロスポイントにメモリセル１２４を、線１０６と線構造１１４との間の交点にメモリセル１２６を含む。
【0025】
実施形態において、メモリデバイス構造１００は、線構造１０２及び１１２などの線構造の複数の層を含む。メモリセルアレイ１２７などのメモリセルのアレイにより隔離される線構造の各ペア、例えば、線構造１０２及び１１２は、メモリデッキを構成する。線構造１０２及び１１２における線は、複数のワード線及びビット線のペアとしてそれぞれ動作する（又は、逆もまた同様）。例示的な実施形態において、メモリ構造１００は、３つのデッキを含む。第１デッキ１２８は、線構造１０２及び１１２と、メモリセルアレイ１２７とを含む。
【0026】
例示的な実施形態において、メモリデバイス構造１００は、さらに、デッキ１２８の下方に第２デッキ１３０を含む。デッキ１３０は、線構造１１２と平行に複数の線構造１３２（本明細書において、線構造１３２）を含む。線構造１３２は、線１３４及び線１３６を含み、線１３４はトランジスタチャネル１３８を含み、線１３４はトランジスタチャネル１４０を含む。線構造１３２及び線構造１３４における線は、複数のワード線及びビット線のペアとしてそれぞれ動作する（又は、逆もまた同様）。
【0027】
メモリデバイス構造１００は、さらに、線構造１１２と平行に複数の線構造１４２（本明細書において、線構造１４２）を含む。図において、線構造１４２は、ｙ軸に沿う長手方向の軸を有する。線構造１４２は、線構造１４６に隣接する線構造１４４を含み、線１４４はトランジスタチャネル１４８を含み、線１４６はトランジスタチャネル１５０を含む。デッキ１３０は、さらに、線構造１３２と線構造１４２との間の各クロスポイントにおいてメモリセルを含む。図示されるように、メモリセル１５２は、線構造１３４と１４４との間のクロスポイントにあり、メモリセル１５３は、線構造１３４と１４４との間のクロスポイントにある。
【0028】
例示的な実施形態において、メモリデバイス構造１００は、１デッキあたり８×８の直交線のアレイを含む。実施形態に依存して、デッキ１２８又は１３０は、２０００個～８０００個の線を含むことができる。
【0029】
各デッキ選択トランジスタ、例えば、トランジスタ１０１Ａは、チャネルに隣接するゲート電極と、ゲート電極とチャネルとの間に介在するゲート誘電体層とを含む。例示的な実施形態において、各デッキ選択トランジスタの個々のゲート電極、例えば、トランジスタ１０１Ａ及び１０１Ｂは共に連結されている。図示されるように、ゲート構造１６６は、線構造１０２の各線における隣接するトランジスタチャネルのゲート電極を含む。ゲート誘電体層は、線構造１０２における各デッキ選択トランジスタ（１０１Ａ、１０１Ｂなど）の各チャネル層を絶縁する。実施形態において、異なるデッキ選択トランジスタ１０１Ａ、１０１Ｂなどのゲート電極間を連結することが、有利には、ゲート電極に同時にバイアスをかけることを可能にし、他の必須の回路のためにかなりのスペースを節約する。実施形態において、線構造１０２は、８０００個の線を含み、全部で８０００個のゲート電極は、単一のルーティングコンダクタにより連結されてよい。
【0030】
メモリデバイス構造１００は、さらに、複数のトランジスタチャネルに隣接するゲート構造１６８、１７２及び１７４を含む。ゲート構造１６８、１７２及び１７４は、ゲート電極及びゲート誘電体層などのゲート構造１６６の１つ又は複数の特徴を含む。各ゲート構造１６６、１６８、１７２及び１７４が、１つ又は複数のバイアス電極（図には示されていない）を通じて独立してバイアスを受けてよいことを理解されたい。
【0031】
メモリデバイス構造１００は、異なるＦＥＴ特性（例えば、Ｎ－ＦＥＴ及びＰ－ＦＥＴ）を有する異なるゲート及びチャネル構造を含む異なるデッキ選択トランジスタアーキテクチャを含んでよい。
【0032】
図２Ａは、本開示の実施形態に係るデッキ選択トランジスタ２００のアイソメトリック図である。明確に提供するために、チャネル１０８の一部分が除去されている。図示されるように、線構造１０２における各線構造は、長手方向の長さ（例えば、ｘ軸）に沿って変化する材料組成を有する様々な部分を有する。例示的な実施形態において、線構造１０２における各線はまた、チャネル１０８内の領域においてｘ方向に沿って変化するｙ－ｚ平面内の断面積を有する。ゲート構造２０２及びチャネル１０８の一部分は、代表的な線、例えば線１０４、及び、チャネル、例えばチャネル１０８の形状を明らかにするために省かれている。実施形態において、ゲート構造２０２は、ゲート誘電体層及びゲート電極を含む。例示的な実施形態において、ゲート誘電体層は、明確には示されていない。図示されるように、ゲート構造２０２は、線構造１０２の各線における各トランジスタチャネルに隣接する。
【0033】
図２Ｂは、図２Ａの構造におけるＡ－Ａ'線を通じたデッキ選択トランジスタ２００の断面図である。例示的な実施形態において、線１０４は、金属又は金属を含む合金を含む線部分１０４Ａ及び線部分１０４Ｂと、線部分１０４Ａと線部分１０４Ｂとの間の線部分１０４Ｃとを有する。実施形態において、線部分１０４Ｃは、金属及び酸素を含む。デッキ選択トランジスタ２００は、チャネル１０８と、チャネル１０８上のゲート構造２０２とを含む。図示されるように、ゲート構造２０２は、チャネル１０８上のゲート誘電体層２０２Ａと、ゲート誘電体層２０２Ａ上のゲート電極２０２Ｂとを含む。例示的な実施形態において、線部分１０４Ａは、ソース領域又はドレイン領域であり、線部分１０４Ｂは、デッキ選択トランジスタ２００のドレイン又はソース領域である。例示的な実施形態において、端子インターコネクトは、線部分１０４Ｂと連結され、メモリセル１２２は、線部分１０４Ｂ上にあり、線部分１０４Ｂと連結される。１つのメモリセルだけが示されているが、線部分１０４Ｂ全体は、図１に示されるように複数のメモリセルを含むのに十分な長さである。再び図２Ｂを参照すると、線部分１０４Ａ及び１０４Ｂは導電性であるので、線部分１０４Ｂ全体は、ソース又はドレインとみなされてよい。
【0034】
線部分１０４Ｃは絶縁用であり、ｘ軸に沿う長さＬＯを有する。いくつかの実施形態において、ＬＯは、１０ｎｍと５００ｎｍとの間にある。線部分１０４Ｃの長さは、デッキ選択トランジスタ２００の最大有効ゲート長、ＬＧを決める。
【0035】
例示的な実施形態において、線１０４はまた、線部分１０４Ｂと１０４Ｃとの間に線部分１０４Ｄを含む。線部分１０４Ｄは、線部分１０４Ｂと同一又は実質的に同一の材料組成を有し得る。図示されるように、線１０４はまた、線部分１０４Ａと１０４Ｃとの間に部分１０４Ｅを含む。線部分１０４Ｅは、線部分１０４Ａ又は１０４Ｂの材料組成と同一又は実質的に同一の材料組成を有する。線部分１０４Ｄ及び１０４Ｅは、チャネル１０８の下方の横方向のソース又はドレインとみなされ得る。いくつかの実施形態において、線構造部分１０４Ａ、１０４Ｄ及び１０４Ｅは、タングステン、タンタル又はチタンなどの金属を含む。他の実施形態において、線構造部分１０４Ａ、１０４Ｄ及び１０４Ｅは、窒素と、タングステンタンタル又はチタンのうちの少なくとも１つとを含む。
【0036】
図示されるように、線部分１０４Ｄ及び１０４Ｅは、長さＬ１及びＬ２をそれぞれ有する。いくつかの実施形態において、Ｌ１及びＬ２は、それぞれ、１０ｎｍと１００ｎｍとの間、及び、１０ｎｍと１００ｎｍ間の範囲にある。Ｌ１は、Ｌ２に等しくてよい、又は、Ｌ２とは異なっていてよい。
【0037】
図示されるように、線１０４は、ｘ方向に沿って変化する最も低い表面１０４Ｆに対する高さを有する。例示的な実施形態において、線１０４の高さは、チャネル１０８から離れる場合と比較して、チャネル１０８の近傍において減少する。図示されるように、線部分１０４Ａ及び１０４Ｂは、高さＨ１を有する。実施形態において、Ｈ１は、１５ｎｍと１００ｎｍとの間である。図示されるように、部分１０４Ｃ、１０４Ｄ及び１０４Ｅは、Ｈ１より小さい高さＨ２を有する。実施形態において、Ｈ２は、１０ｎｍと９５ｎｍとの間である。例示的な実施形態において、Ｈ２は、ｘ軸に沿って実質的に均一である。
【0038】
例示的な実施形態において、チャネル１０８は、ｘ軸に沿う線部分１０４Ｃを超えて、線部分１０４Ｄ及び１０４Ｅの上方に横方向に延在する。チャネル１０８は、厚さＴＣを有する。例示的な実施形態において、チャネル１０８は、線部分１０４Ａ及び線部分１０４Ｃ、１０４Ｄ又は１０４Ｅのそれぞれの高さ間の差に実質的に等しい厚さＴＣを有する。他の実施形態において、ＴＣは、線部分１０４Ａ及び線部分１０４Ｃ、１０４Ｄ又は１０４Ｅのそれぞれの高さ間の差よりも大きい、又は、この差よりも小さい。
【0039】
ゲート構造２０２は、チャネル１０８の横方向の幅より小さいゲート長を有する（デッキ選択トランジスタ２００のＬｅｆｆｅｃｔｉｖｅ）。実施形態において、ＬＧは、５０ｎｍと６００ｎｍとの間である。例示的な実施形態において、ゲート構造２０２は、の線部分１０４Ａ及び１０４Ｂの上方に延在していない。
【0040】
実施形態において、ゲート電極２０２は、トランジスタがＰ－ＦＥＴトランジスタとなるか、又は、Ｎ－ＦＥＴトランジスタとなるかに依存して、少なくとも１つのＰタイプ仕事関数金属又はＮタイプ仕事関数金属を含む。Ｎタイプ材料の例は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これら金属の合金、及び、これら金属の炭化物、例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル又は炭化アルミニウムを含み、Ｐタイプ材料の例は、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル又は導電性金属酸化物、例えば、ルテニウム酸化物を含む。
【0041】
実施形態において、ゲート誘電体層２０２Ａは高誘電率を有する材料又はｈｉｇｈ－Ｋ材料を含む。ゲート誘電体層２０２Ａの例は、酸素と、ハフニウム、シリコン、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオビウム又は亜鉛などの要素のうちの１つ又は複数とを含む。ゲート誘電体層２０２Ａに用いられ得るｈｉｇｈ－Ｋ材料の例は、限定されるものではないが、酸化ハフニウム、酸化ハフニウムシリコン、酸化ランタン、酸化ランタン、酸化アルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸化タンタル、酸化チタン、バリウムストロンチウムチタン酸化物、酸化バリウムチタン、ストロンチウムチタン酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物及びニオブ酸鉛亜鉛を含む。
【0042】
いくつかの実施形態において、ゲート構造２０２は、１つ又は複数の仕事関数層（ゲート電極２０２Ｂ）、及び、１つ又は複数の仕事関数層上の充填金属を含み、充填金属（図に示されていない）は、それぞれの隣接する線のゲート電極間のスペースを埋める。いくつかのそのような実施形態において、ゲート構造２０２は、ゲート電極２０２Ｂの上方に延在する付加的な導電性材料の層を含む。
【0043】
図２Ｃは、線部分１０４Ａ又は１０４Ｂの断面図である。例示的な実施形態において、線部分１０４Ｃの輪郭（破線）は、線部分１０４Ｃ及び１０４Ａ、１０４Ｂの相対的な幅を示している。図示されるように、線部分１０４Ａ又は１０４Ｂは、線部分１０４Ｃよりも（ｙ方向に沿う）横方向に広い。一実施形態において、線部分１０４Ａ及び１０４Ｂは幅ＷＡを有し、線部分１０４Ｃは幅ＷＣを有し、ＷＡは、ＷＣよりも大きい。実施形態において、ＷＡは、少なくとも５ｎｍ分、ＷＣよりも大きい。
【0044】
図２Ｄは、図２Ａにおける構造のＣ－Ｃ'線を通じた断面図です。例示的な実施形態において、線部分１０４Ｃは、ｙ－ｚ平面において矩形断面を有し、チャネル１０８は、線部分１０４Ｃの少なくとも３つの表面上にある。図示されるように、チャネル１０８は、線部分１０４Ｃの表面１０４Ｇ、及び、側壁１０４Ｈ及び１０４Ｊに隣接する。そのようなチャネル１０８は、鞍状チャネル１０８と称され得る。図示されるように、ゲート誘電体層２０２Ａ及びゲート電極２０２Ｂは、側壁１０４Ｈ及び１０４Ｊ、及び、表面１０４Ｇと等角（ｃｏｎｆｏｒｍａｌ）である。いくつかのそのような実施形態において、デッキ選択トランジスタ２００は、鞍状ＦＥＴとして知られている。
【0045】
図３Ａは、本開示の実施形態に係るデッキ選択トランジスタ３００のアイソメトリック図である。図示されるように、線構造１０２における各線は、長手方向の長さ（ｘ軸）に沿って材料組成を変化させている。例示的な実施形態において、線構造１０２の各線はまた、トランジスタチャネル３０２内の領域内で、かつ、トランジスタチャネル３０２から離れている領域において、ｘ軸に沿って変化するｙ－ｚ平面における断面エリアを有する。トランジスタチャネル３０２及びゲート構造３０４の一部分は、代表的な線構造、例えば、線１０４及びトランジスタチャネル３０２の形状を明らかにするために省かれている。ゲート誘電体層は、明確性を提供するために図には示されていない。例示的な実施形態において、トランジスタチャネル３０２は、線部分１０４Ｃ、１０４Ｄ（見えていない）及び１０４Ｅを取り囲む。例示的な実施形態において、チャネル３０２は、線１０４を非対称に取り囲む。実施形態において、ゲート構造３０４は、ゲート構造２０２の１つ又は複数の特徴を有する。図示されるように、ゲート構造３０２は、各トランジスタチャネルを線構造１０２の各線に連結する。
【0046】
【0047】
例示的な実施形態において、トランジスタチャネル３０２は、ｘ軸に沿って線部分１０４Ｃを超えて、線部分１０４Ｄ及び１０４Ｅの上方に横方向に延在する。トランジスタチャネル３０２は、厚さＴＣを有する。例示的な実施形態において、トランジスタチャネル３０２は、線部分１０４Ａ及び線部分１０４Ｃ、１０４Ｄ又は１０４Ｅのそれぞれの高さ間の差に実質的に等しい厚さＴＣを有する。他の実施形態において、ＴＣは、線部分１０４Ａ及び線部分１０４Ｃ、１０４Ｄ又は１０４Ｅのそれぞれの高さ間の差よりも大きい、又は、この差よりも小さい。しかしながら、図示されるように、チャネル３０２は、線部分１０４Ａの最下面１０４Ｆの下方に最下面３０２Ａを有する。図示されるように、ゲート構造３０４のゲート誘電体層３０４Ａ及びゲート電極３０４Ｂも最下面１０４Ｆの下方にある。
【0048】
実施形態において、ゲート誘電体層３０４Ａ及びゲート電極３０４Ｂは、図２Ｂと関連して説明されるように、ゲート誘電体層２０４Ａ及びゲート電極２０４Ｂのそれぞれの材料と同一又は実質的に同一である材料を含む。実施形態において、トランジスタチャネル３０２は、チャネル１０８の材料と同一又は実質的に同一である材料を含む。
【0049】
いくつかの実施形態において、ゲート構造３０４は、１つ又は複数の仕事関数層（ゲート電極３０４Ｂ）、及び、１つ又は複数の仕事関数層上の充填金属を含み、充填金属（図に示されていない）は、それぞれの隣接する線のゲート電極間のスペースを埋める。いくつかのそのような実施形態において、ゲート構造３０４は、ゲート電極３０４Ｂの上方に延在する付加的な導電性材料の層を含む。付加的な導電性材料の層はまた、表面１０４Ｆの下方にあるゲート電極３０４Ｂの一部分の下方で延在してよい。
【0050】
図３Ｃは、図３Ａにおける構造のＢ－Ｂ'線を通じた断面図である。例示的な実施形態において、線部分１０４Ｃは、ｙ－ｚ平面における矩形断面を有し、トランジスタチャネル３０２は、線部分１０４Ｃを被覆する。図示されるように、ゲート誘電体層３０４Ａは、線部分１０４Ｃ及びチャネル３０２を被覆し、ゲート電極３０４Ｂは、ゲート誘電体層３０４Ａを被覆する。いくつかのそのような実施形態において、デッキ選択トランジスタ３００は、ゲートオールラウンド型のＦＥＴとして知られている。適用に依存して、デッキ選択トランジスタ３００は、Ｐ－ＦＥＴ又はＮ－ＦＥＴであってよい。
【0051】
第３実施形態において、デッキ選択トランジスタは、フィンＦＥＴアーキテクチャ（非プレーナ型トランジスタの例）を含む。図４Ａは、本開示の実施形態に係るデッキ選択トランジスタ４００のアイソメトリック図である。ゲート構造４０２の一部分は、それぞれのトランジスタチャネル、例えば、トランジスタチャネル４０４の形状を明らかにするために省かれている。ゲート誘電体層は、明確性を提供するために図には示されていない。ゲート構造４０２は、線構造１０２の各線に隣接する。
【0052】
図４Ｂは、図４Ａの構造におけるＡ－Ａ'線を通じたデッキ選択トランジスタ４００の断面図である。例示的な実施形態において、線１０４は、第１部分１０４Ａ及び第２部分１０４Ｂを有する。図示されるように、線１０４はまた、線部分１０４Ａと１０４Ｂとの間にデッキ選択トランジスタチャネル４０４を含む。例示的な実施形態において、線部分１０４Ａは、ソース領域又はドレイン領域のうちの一方であり、線部分１０４Ｂは、デッキ選択トランジスタ４００のソース領域又はドレイン領域のうちの他方である。図示されるように、トランジスタチャネル４０４は、長さＬＯを有する。実施形態において、ＬＯは、５０ｎｍと６００ｎｍとの間である。
【0053】
図示されるように、線部分１０４Ａ及び１０４Ｂは、高さＨ１を有する。実施形態において、Ｈ１は、１５ｎｍと１００ｎｍとの間である。トランジスタチャネル４０４は、高さＨ２を有する。図示されるように、Ｈ２は、Ｈ１よりも大きい。実施形態において、Ｈ２は、１０ｎｍと９５ｎｍとの間である。例示的な実施形態において、Ｈ２は、ｘ軸に沿って実質的に均一である。所望のフィンの高さに依存して、Ｈ２は、Ｈ１より小さくてよい。
【0054】
図示されるように、ゲート構造４０２は、断面図において、チャネル４０４上にある。製造プロセスに依存して、ゲート構造４０２は、トランジスタチャネル４０４の長さＬＯより短い又はこれに等しいゲート長ＬＧを有する。ＬＧがＬＯより短い場合、ゲート誘電体層４０２Ａは、ゲート電極４０２Ｂの側壁に隣接し得る。メモリセル１２２がデッキ選択トランジスタ４００の線部分１０４Ｂと連結され、端子インターコネクト１５５がデッキ選択トランジスタ４００の線部分１０４Ａと連結されることを理解されたい。
【0055】
実施形態において、ゲート誘電体層４０２Ａ及びゲート電極４０２Ｂは、ゲート誘電体層２０４Ａ及びゲート電極２０４Ｂのそれぞれの材料と同一又は実質的に同一である材料を含む。実施形態において、トランジスタチャネル４０４は、チャネル１０８の材料と同一又は実質的に同一である材料を含む。
【0056】
いくつかの実施形態において、ゲート構造４０２は、１つ又は複数の仕事関数層（ゲート電極４０２Ｂ）、及び、１つ又は複数の仕事関数層上の充填金属を含み、充填金属（図に示されていない）は、それぞれの隣接する線のゲート電極間のスペースを埋める。いくつかのそのような実施形態において、ゲート構造４０２は、ゲート電極４０２Ｂの上方に延在する付加的な導電性材料の層を含む。
【0057】
図４Ｃは、図４Ａの構造のＢ－Ｂ'線を通じた断面図である。例示的な実施形態において、トランジスタチャネル４０４は、ｙ－ｚ平面上に矩形断面を有する。図示されるように、トランジスタチャネル４０４は、ｙ－ｚ平面において矩形断面を有する。例示的な実施形態において、ゲート誘電体層４０２Ａは、頂面４０４Ａ上にあり、かつ、トランジスタチャネル４０４の側壁表面４０４Ｂ及び４０４Ｃ上にある。ゲート電極４０２Ｂは、表面４０４Ａ、４０４Ｂ及び４０４Ｃに隣接するゲート誘電体層４０２Ａ上にある。いくつかのそのような実施形態において、デッキ選択トランジスタ３００は、フィンＦＥＴ（非プレーナ型トランジスタの例）として知られている。適用に依存して、デッキ選択トランジスタ４００は、Ｐ－ＦＥＴ又はＮ－ＦＥＴであってよい。
【0058】
図４Ｄは、図４Ａにおける構造のＢ－Ｂ'線を通じた断面図である。例示的な実施形態において、トランジスタチャネル４０４の輪郭（破線）は、線１０４及びチャネル４０４の相対的な幅を示す。図示されるように、線部分１０４Ａ及び１０４Ｂは、トランジスタチャネル４０４よりも（ｙ方向に沿う）横方向に広い。図示されるように、線部分１０４Ａ及び１０４Ｂは幅ＷＡを有し、線部分１０４Ｃは幅ＷＣを有する。例示的な実施形態において、ＷＡは、ＷＣよりも大きい。実施形態において、ＷＡは、少なくとも５ｎｍ分、ＷＣよりも大きい。
【0059】
図１を再び参照すると、メモリデバイス構造１００は、さらに、２つ又はそれより多くのデッキにわたって同一の方向に沿って整列されている線を連結する端子インターコネクトのグループを含む。例示的な実施形態において、各端子インターコネクトのグループ１５４及び１５８は、複数の端子インターコネクトを含む。例示的な実施形態において、端子インターコネクトのグループ１５４内の各端子インターコネクトは、線構造１０２における単一線と、線構造１３２における対応する垂直に整列される線との間で連結される。例えば、線１０４及び１３４は、端子インターコネクト１５５により連結され、線１０６及び１３６は、端子インターコネクト１５６により連結される。動作中、任意の単一の端子インターコネクト、例えば、端子インターコネクト１５５は、２つの異なるデッキ上の２つの線１０４及び１３４を同電位へと同時にバイアスをかけることができる。しかしながら、単一のメモリセル、例えば、メモリセル１２２は、好ましくは、デッキ選択トランジスタ１０１Ａに対してバイアスをかけることにより、メモリセル１５２の上方（メモリセル１２２の下方）にプログラミングされ得る。
【0060】
例示的な実施形態において、各トランジスタチャネルは、端子インターコネクトとメモリセルとの間にある。例えば、チャネル１０８は、メモリセル１２２と端子インターコネクト１５５との間に横方向にあり、トランジスタチャネル１３８は、メモリセル１５２と端子インターコネクト１５５との間に横方向にある。同様に、トランジスタチャネル１１０は、メモリセル１２４と端子インターコネクト１５５との間に横方向にあり、トランジスタチャネル１４０は、メモリセル１５３と端子インターコネクト１５６との間に横方向にある。
【0061】
また、図示されるように、端子インターコネクトのグループ１５８における各端子インターコネクトは、デッキ１２８の線構造１１２における単一線と、デッキ１３０の線構造１４２内の対応する垂直に整列される線との間で連結される。例示的な実施形態において、線１１４及び１４４は、端子インターコネクト１６０により連結され、線１１６及び１４６は、端子インターコネクト１６２により連結される。動作中、端子インターコネクト１６０は、２つの異なるデッキ上の２つの線１１４及び１４４を同電位へと同時バイアスをかけることができる。
【0062】
例示的な実施形態において、トランジスタチャネル１１８は、メモリセル１２２と端子インターコネクト１６０との間に横方向にあり、トランジスタチャネル１２０は、メモリセル１５２と端子インターコネクト１５５との間に横方向にある。同様に、トランジスタチャネル１４８は、メモリセル１５２と端子インターコネクト１６０との間に横方向にあり、トランジスタチャネル１５０は、メモリセル１６４と端子インターコネクト１６２との間に横方向にある。
【0063】
実施形態において、線構造１０２、１１２、１３２及び１４２のそれぞれにおける線は、タングステン、タンタル又はチタン、又は、窒素と、タングステンタンタル又はチタンのうちの少なくとも一方を含む合金などの金属を含む。
【0064】
実施形態において、トランジスタチャネル１１０、１１８、１２０、１３８、１４０、１４８及び１５０はそれぞれ、薄膜トランジスタに適している多結晶質又はアモルファス材料を含む。
【0065】
いくつかの実施形態において、チャネル１１０、１１８、１２０、１３８、１４０、１４８及び１５０などは、ｎタイプ半導体材料を含む。ｎタイプ半導体材料の例は、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯ、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＧａＯ、ＧａＺｎＯ、ＩｎＡｌＯ、ＩｎＳｎＯ、ＩｎＭｇＯ、ＩｎＷＯ、ＧａＺｎＭｇＯ、ＧａＺｎＳｎＯ、ＧａＡｌＺｎＯ、ＧａＡｌＳｎＯ、ＨｆＺｎＯ、ＨｆＩｎＺｎＯ、ＨｆＡｌＧａＺｎＯ又はＩｎＭｇＺｎＯなどのＩｎ、Ｇａ、Ｚｎ、Ｍｇ、Ａｌ、Ｓｎ、Ｈｆ、Ｏ、Ｗのうちの２つ又はそれより多くを含む。
【0066】
実施形態において、ｎタイプチャネルは、Ｔｉ、Ｗ、Ｃｕ、Ｍｎ、Ｍｇ、Ｆｅ、Ｈｆ、Ａｌ、Ｎｉ、ＣＯ又はＲｕでドープされ得る。実施形態において、ドーパント濃度は、１０１６ａｔｏｍｓ／ｃｍ３と１０２０ａｔｏｍｓ／ｃｍ３との間であり、チャネルは、１ｎｍから８０ｎｍの間の厚さを有する。
【0067】
他の実施形態において、チャネル１１０、１１８、１２０、１３８、１４０、１４８及び１５０などは、ｐタイプ材料を含む。ｐタイプ半導体材料の例は、ＮｂＯ、ＮｉＯ、ＣｏＯ、ＳｎＯ、Ｃｕ２Ｏ、ＡｇＡｌＯ、ＣｕＡｌＯ３、ＡｌＳｃＯＣ、Ｓｒ３ＢＰＯ３、Ｌａ２ＳｉＯ４Ｓｅ、ＬａＣｕＳｅ、Ｒｂ２Ｓｎ２Ｏ３、Ｌａ２Ｏ２Ｓ２、Ｋ２Ｓｎ２Ｏ３、Ｎａ２ＦｅＯＳｅ２、ＺｎＲｈ２Ｏ４又はＣｕＯｘを含み、ｘは１又は２である。
【0068】
実施形態において、インターコネクト１５５、１５６、１６０、１６２のそれぞれは、銅、タングステン、タンタル、チタン、ハフニウム、ジルコニウム、アルミニウム、銀、錫、鉛、ルテニウム、モリブデン、コバルト、及び、それらの合金、又は、窒素と、銅、タングステン、タンタル、チタン、ハフニウム、ジルコニウム、アルミニウム、銀、チタン、錫又は鉛のうちの１つ又は複数とを含む合金を含む。いくつかの実施形態において、インターコネクト１５５、１５６、１６０、１６２のそれぞれは、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル又は炭化アルミニウムなどの金属炭化物を含む。
【0069】
例示的な実施形態において、メモリデバイス構造１００は、さらに、デッキ１２８とデッキ１３０との間の追加のデッキに対応する追加のメモリセルを含む。
【0070】
図５Ａは、図１における構造のＡ－Ａ'線を通じた断面図であり、デッキ５００内の追加のメモリセルの構成を示す。デッキ５００は、線構造１０２及び１４２と、メモリセルアレイ５０２とを含む。断面図において、２つのメモリセル、例えば、線１０４と線１４４との間のメモリセル５０４、及び、線１０６と線１４４との間のメモリセル５０６が示されている。線構造１０２及び１４２のそれぞれにおけるそれぞれの線の間の交点における他のメモリセルは、断面図において見えていない。
【0071】
実施形態において、各デッキに対応する関連するトランジスタは、すべてＰ－ＦＥＴ又はＮ－ＦＥＴとすることができる。いくつかの実施形態において、Ｐ－ＦＥＴ又はＮ－ＦＥＴの両方は、メモリデバイス構造１００内に実装され、Ｎ－ＦＥＴ及びＰ－ＦＥＴトランジスタは、交互の線構造上にある。例えば、チャネル１０４及び１０６に対応するデッキ選択トランジスタは、Ｐ－ＦＥＴ又はＮ－ＦＥＴであってよく、チャネル１１８及び１２０に対応するデッキ選択トランジスタは、Ｎ－ＦＥＴ又はＰ－ＦＥＴであってよく、チャネル１４８及び１５０に対応するデッキ選択トランジスタは、Ｐ－ＦＥＴ又はＮ－ＦＥＴであってよく、チャネル１３８及び１４０に対応するデッキ選択トランジスタは、Ｎ－ＦＥＴ又はＰ－ＦＥＴであってよい。
【0072】
いくつかの実施形態において、所与のデッキ内のすべてのメモリセルは同一の構造を有する、すなわち、不揮発性メモリ要素がセレクタデバイス上にあるか、逆もまた同様のいずれかであることを理解されたい。
【0073】
実施形態において、メモリセル１２２は、図５Ｂに示されるような構造を有し、セレクタ要素５０８は、不揮発性メモリ要素５１０の上方にある。他の実施形態において、セレクタ要素５０８は、不揮発性メモリ要素５１０の下方にある。不揮発性メモリ要素５１０は、相変化メモリ、抵抗変化型メモリ（Ｒ－ＲＡＭ）、オボニック閾値スイッチ（ＯＴＳ）メモリ、又は、導電ブリッジＲＡＭを含んでよい。
【0074】
また、図示されるように、メモリセル１２２、１２４、５０４及び１０６、１５２及び１５３のそれぞれは、高さＨＭＣを有する。実施形態において、高さＨＭＣは、それぞれのセレクタ要素５０８及び不揮発性メモリ要素５１０のそれぞれの厚さ及び構造に依存する。
【0075】
図５Ｃは、酸素空孔スイッチを含む抵抗変化型メモリ（ＲＲＡＭ（登録商標））デバイスを含む例示的な不揮発性メモリ要素５０２の断面図を示す。示される実施形態において、ＲＲＡＭ材料スタックは、底部電極５１２と、底部電極５１２の上方にあるスイッチング層５１４と、スイッチング層５１４の上方にある酸素交換層５１６と、酸素交換層５１６上の上部電極５１８とを含む。
【0076】
実施形態において、底部電極５１２は、アモルファス層を含む。実施形態において、底部電極５１２は、トポロジカルに平滑な電極である。実施形態において、底部電極５１２は、例えば、Ｗ、Ｔａ、ＴａＮ又は錫などの材料を含む。実施形態において、底部電極５１２は、Ｔａ層とインタリーブされるＲｕ層で構成される。実施形態において、底部電極５１２は、２０ｎｍと５０ｎｍとの間の厚さを有する。実施形態において、上部電極５１８は、Ｗ、Ｔａ、ＴａＮ又は錫などの材料を含む。実施形態において、上部電極５１８は、１２０ｎｍと７０ｎｍとの間の厚さを有する。実施形態において、底部電極５１２及び上部電極５１８は、Ｔａ又は錫などの同一の金属である。
【0077】
スイッチング層５１４は、例えば、酸素と、限定されることはないが、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷなどの１つ又は複数の金属の原子を含む金属酸化物であってよい。チタン又はハフニウム、又は、酸化状態＋４を有するタンタルの場合、スイッチング層５１４は、化学成分ＭＯＸを有し、Ｏは酸素であり、Ｘは２である、又は、２に実質的に近い。酸化状態＋５を有するタンタルの場合、スイッチング層５１４は、化学成分Ｍ２ＯＸを有し、Ｏは酸素であり、Ｘは５である、又は、５に実質的に近い。実施形態において、スイッチング層５１４は、１ｎｍと５ｎｍとの間の厚さを有する。
【0078】
酸素交換層５１６は、酸素空孔のソースとして、又は、Ｏ２‐のシンクとして機能する。実施形態において、酸素交換層５１６は、限定されることはないが、ハフニウム、タンタル又はチタンなどの金属で構成される。実施形態において、酸素交換層５１６は、５ｎｍと２０ｎｍとの間の厚さを有する。実施形態において、酸素交換層５１６の厚さは、スイッチング層５１４の少なくとも２倍である。別の実施形態において、酸素交換層５１６の厚さは、スイッチング層５１４の厚さの少なくとも２倍である。実施形態において、ＲＲＡＭデバイスは、６０ｎｍと１００ｎｍとの間である個々の層の組み合わせられた総厚と、１０ｎｍと５０ｎｍとの間である幅とを有する。
【0079】
図５Ｃには、酸素空孔スイッチデバイスが示されている一方、ＲＲＡＭデバイスは、相変化デバイスなどの他の例を含んでよい。
【0080】
図５Ｄは、ＲＲＡＭデバイスが相変化層を含むメモリ要素の構造の断面図である。例示的な実施形態において、不揮発性メモリ要素５１０は、電極層５１２及び５１８、及び、電極層５１２と５１８との間の絶縁体層５１７を含む。
【0081】
いくつかのそのような実施形態において、絶縁体層５１７は、電荷担体トンネリング挙動を示す。いくつかのそのような実施形態において、絶縁体層５１７は、酸素と、限定されることはないが、アルミニウム、ハフニウム、タンタル及びチタンなどの金属とを含む。さらなる実施形態において、絶縁体層５１７はまた、１つ又は複数の金属、例えば、限定されることはないが、銅、銀又は金の原子でドープされる。いくつかのそのような実施形態において、絶縁体層５１７は、１つ又は複数の金属、例えば、銅、銀又は金の原子で、２％～１０％（ａｔｏｍｉｃ）の間の濃度にドープされる。実施形態において、絶縁体層５１７は、２ｎｍから５ｎｍの間の厚さを有する。
【0082】
別の実施形態において、絶縁体層５１７は、閾値スイッチ材料、例えば、相変化材料を含む。いくつかの例において、絶縁体層５１７は、導電状態及び抵抗状態といった２つの異なる抵抗により特徴付けられる少なくとも２つの異なる電気状態を示す相変化材料を含んでよい。いくつかの例において、相変化材料は、２つの異なる抵抗状態に対応するアモルファス及び結晶といった少なくとも２つの異なる材料状態を示す。実施形態において、完全に結晶相にある相変化材料は、相変化材料がアモルファス状態にある場合に、導電性又は抵抗性である。しかしながら、結晶相及びアモルファス相の相対的範囲を相変化材料の所与の量に調節することにより、相変化材料の抵抗を調節できる。実施形態において、相変化材料の抵抗状態は、例えば、ジュール加熱を誘発するために、電極５１２と５１８との間に電圧バイアスをかけることによる特定の方式で、相変化材料を加熱及び冷却することにより設定されてよい。
【0083】
実施形態において、相変化材料は、Ｇｅ及びＴｅを含む。実施形態において、相変化材料は、Ｓｂをさらに含む。実施形態において、相変化材料は、Ｇｅ、Ｔｅ及びＳｂの三元合金、例えば、Ｇｅ２Ｓｂ２Ｔｅ５を含む。実施形態において、相変化材料は、Ｖ族周期表から少なくとも１つの元素、例えば、Ｔｅ、Ｓｅ又はＳを含む二元合金、三元合金又は四元合金を含む。実施形態において、相変化材料は、Ｔｅ、Ｓｅ又はＳのうちの少なくとも１つを有する二元合金、三元合金又は四元合金を含み、当該合金は、さらに、Ｖ族周期表から１つの元素、例えば、Ｓｂを有する。実施形態において、相変化材料は、ドーパント、例えば、銀、インジウム、ガリウム、窒素、シリコン又はゲルマニウムを含む。実施形態において、ドーパント濃度は、相変化材料の全組成の５％と２０％との間である。実施形態において、絶縁体層５１７は、２ｎｍと１５ｎｍとの間の（例えば、ｘ軸に沿って測定される）厚さを有する。
【0084】
図５Ｅは、本開示の実施形態に係るセレクタ要素５０８の構造の断面図である。図示されるように、セレクタデバイスは、金属－絶縁物－金属（ＭＩＭ）スタックを含む。セレクタ要素５１０のＭＩＭスタックは、セレクタ電極５２０、セレクタ電極５２０とセレクタ電極５２４との間の絶縁体層５２２を含む。
【0085】
実施形態において、絶縁体層５２２は、オボニック閾値スイッチ材料を含む。実施形態において、絶縁体は、Ｇｅ、Ａｓ及びＳｅの合金、例えば、ＧｅＡｓＳｅ、ＧｅＳｅ又はＡｓＳｅを含む。実施形態において、合金Ｇｅ、Ａｓ及びＳｅは、ドーパント、例えば、ＡｓドープＧｅＳｅ、ＧｅドープＡｓＳｅ、又は、Ｉｎ、Ｔｅ又はＳｂでドープされたＧｅＡｓＳｅを含んでよい。実施形態において、絶縁体層５２２は、材料に依存する厚さを有し、厚さは、５ｎｍと２０ｎｍとの間である。電極５２０及び５２４は、電極５１２及び５１８の材料と同一又は実質的に同一である材料を含んでよい。
【0086】
別の実施形態において、絶縁体層５２２は、可逆絶縁物－金属遷移を経ることができる材料を含む。実施形態において、遷移は、熱プロセスにより、又は、電気プロセスによりトリガされる。いくつかのそのような実施形態において、絶縁体層５２２は、酸素と、例えば、限定されることはないが、ニオビウム、バナジウム及びタンタルなどの１つ又は複数の金属の原子とを含む。いくつかの特定の例において、絶縁体層５２２は、二酸化バナジウム（ＩＶ）ＶＯ２、酸化バナジウム（Ｖ）Ｖ２Ｏ５、酸化ニオブ（Ｖ）Ｎｂ２Ｏ５を含む。１つの特定の例において、絶縁体層５２２は、酸化ニオブ（Ｖ）Ｎｂ２Ｏ５を含み、フィラメント伝導を示し得る。実施形態において、絶縁体層５２２は、アモルファスである。実施形態において、絶縁物－金属遷移を経ることができる絶縁体層５２２は、５ｎｍと２０ｎｍとの間の厚さを有する。
【0087】
絶縁物－金属遷移が発生するいくつかの実施形態において、絶縁体層５２２は、銀、銅又は金などのドーパントをさらに含む。実施形態において、ドーパント濃度は、絶縁体層５２２の全組成の０．１～１０％の間である。０．１～１０％の間のドーパント濃度は、フィラメント伝導を促進し得る。
【0088】
実施形態において、セレクタ電極５２０及び５２４は、錫及びＴａＮなどの導電材料、又は、Ｔａ、Ｗ又はＰｔなどの金属を含む。実施形態において、セレクタ電極５２０及び５２４は、５ｎｍと２０ｎｍとの間の厚さを有する。電極５２０及び５２４は、同一の厚さを有してよい、又は、有していなくてよい。
【0089】
図６は、本開示の実施形態に係る図２Ａ～図２Ｄ及び図３Ａ～図３Ｃにおけるデッキ選択トランジスタ２００又は３０４を製造する方法６００である。方法６００は、基板の上方の誘電体に複数のビアの形成を伴う工程６１０で始まる。方法６００は、複数のビアの個々のビアの上方に、複数の線の形成を伴う工程６２０に続く。方法６００は、複数の線における線の個々のものの一部分を酸化させて、複数の線の個々の線内にビアから離れた酸化領域を形成するプロセスを伴う工程６３０に続く。方法６００は、線のそれぞれの酸化領域上にトランジスタチャネル材料の形成を伴う工程６４０に続く。方法６００は、複数の線の個々の線のそれぞれのチャネル材料上にゲート構造の形成を伴う工程６５０で終了する。
【0090】
図７Ａは、本開示の実施形態に係る基板７０４の上方の誘電体７０２に形成される端子インターコネクトアレイ７００の断面図である。実施形態において、複数のビアは、マスキング及びエッチングプロセスにより誘電体７０２内にパターニングされる。複数のビアの形成後に、ライナー層とそれに続く充填金属が複数のビア内に堆積され、端子インターコネクト１５５、１５６、７０６及び７０８を形成するために、平坦化プロセスが実行される。実施形態において、誘電体７０２は、シリコンと、酸素、窒素又は炭素のうちの１つ又は複数とを含み、パターニングプロセスは、プラズマエッチングを含む。実施形態において、端子インターコネクト７０６及び７０８は、端子インターコネクト１５５及び１５６の材料と同一の材料を含む。
【0091】
図７Ｂは、基板７０４の上方の誘電体７０２に形成される端子インターコネクトアレイ７００のアイソメトリック図である。実施形態において、端子インターコネクトアレイ７００内の各端子インターコネクトは、実質的に矩形の平面視外形を有する。他の実施形態において、当該平面視外形は、円形又は楕円形であってよい。
【0092】
図８Ａは、基板７０４の上方に複数の線セグメント８００の形成に続く図７Ａの構造を示す。実施形態において、複数の線セグメント８００の各線セグメント８０１は、導電線８０２、ハードマスク８０４、誘電体８０６及び誘電体８０６上のハードマスク８０８を含む。
【0093】
実施形態において、複数の線セグメント８０１の材料層スタックは、誘電体７０２上及び端子インターコネクト７００上に堆積される。実施形態において、材料層スタックを形成することは、導電層上に第１ハードマスク材料の層を堆積すること、ハードマスク材料の層上に誘電体層を堆積すること、及び、誘電体層上に第２ハードマスク材料の層を堆積することを含む。レジストマスクは、第２ハードマスク材料の層上に形成されてよく、材料層スタックはパターニングされる。実施形態において、パターニングプロセスは、プラズマエッチングプロセスを含む。材料層スタックにおける個々の層は、複数の線セグメント８００を形成するようにパターニングされる。第２ハードマスク材料の層は、ハードマスク８０８を形成するようにパターニングされ、誘電体層は、誘電体８０６を形成するようにパターニングされ、第１ハードマスク材料の層は、ハードマスク８０４を形成するようにパターニングされ導電層は、導電線８０２を形成するようにパターニングされる。図示されるように、パターニングプロセス中、誘電体７０２の一部分にも窪みが作られる。端子インターコネクト７００は、パターニングプロセス中に露出されていないことを理解されたい。例示的な実施形態において、４つの線セグメント８０１が示される。４つの線セグメント８０１の形成は、各線セグメント８０１の間に開口８０９を作成する。線セグメント８００における線の数は、メモリアレイにおけるワード線又はビット線の数に等しい。
【0094】
実施形態において、ハードマスク８０４及び８０８は、シリコンと、酸素、窒素又は炭素のうちの１つ又は複数とを含む。実施形態において、誘電体８０６は、シリコンと、酸素、窒素又は炭素のうちの１つ又は複数とを含む。例示的な実施形態において、誘電体８０６は、シリコンと、酸素又は炭素のうちの１つ又は複数とを含む。実施形態において、導電線８０２は、線１０４の材料を含む。図８Ｂは、図８Ａにおける構造のアイソメトリック図である。
【0095】
図９は、ブロック９００を形成すべく、各開口８０９における誘電体８１０の形成に続く図８Ｂの構造を示す。実施形態において、誘電体８１０は、開口８０９内に堆積される。堆積プロセスは、ＰＥＣＶＤ（プラズマ化学気相成長）、物理的気相成長（ＰＶＤ）、化学気相成長（ＣＶＤ）プロセスを含んでよい。実施形態において、誘電体は、シリコンと、窒素及び／又は炭素とを含む。実施形態において、誘電体８１０は平坦化される。実施形態において、化学機械研磨（ＣＭＰ）プロセスは、ハードマスク８０８の最上面８０８Ａと実質的同一平面上にある最上面８１０Ａを形成する誘電体８１０を平坦化するために利用される。
【0096】
図１０Ａは、ブロック９００の一部分をエッチングするプロセスに続く図９の構造を示す。実施形態において、プラズマエッチングプロセスは、誘電体８１０と、各線セグメント８０１の一部分とをエッチングして、ブロック９００の部分１０００Ａ及び部分１０００Ｂを形成するために利用される。２つの部分１０００Ａと１０００Ｂとの間の領域１００２は、線構造８０２を露出する。
【0097】
実施形態において、プラズマエッチングプロセスは、ハードマスク８０８、誘電体８０６及びハードマスク８０４をエッチングし、導電線８０２に隣接する誘電体７０２の最上面を露出する。後続のエッチングプロセスは、導電線８０２の上方方及び側方部分を窪ませるために利用される。実施形態において、湿式化学及びプラズマエッチングプロセスの組み合わせは、横方向及び垂直方向の窪みを形成するために利用される。
【0098】
エッチングプロセスの後に、露出された領域１００２は部分的にマスキングされ、酸化プロセスが実行される。実施形態において、犠牲マスクは、プラズマ酸化又は湿式化学プロセスにより腐食されない材料を含む。マスクの輪郭は、破線１００４により規定される。マスクは、領域１００２の一部分の上方に開口を形成する。実施形態において、プラズマ酸化又は湿式化学プロセスは、領域１００２内の導電線８０２の一部分を酸化させるために利用される。酸化プロセスは、導電性である線部分８０２Ｂと８０２Ｃと間で酸化された線部分８０２Ａを形成する。酸化プロセスの後に、犠牲マスクが除去される。線部分８０２Ａの（ｘ軸に沿う）長さは、形成されるトランジスタの所望のゲート長に依存する。実施形態において、導電線８０２が、Ｗ、Ｔａ、Ｔｉ又はＲｕなどの純金属、又は、ＷＮ、錫又は錫などの金属の合金を含む場合、線部分８０２Ａは、非導電性となるように十分に酸化される。
【0099】
図１０Ｂは、図１０Ａにおける構造のＡ－Ａ'線に沿って取られた断面図である。線部分８０２Ａの断面が示される。導電線８０２と線部分８０２Ａとの間の相対的なサイズを示すべく、導電線８０２の非エッチング部分の断面（破線により示される）が重ね合わせられている。図示されるように、線部分８０２Ａは、エッチングプロセス後に、幅ＷＡからより小さい幅ＷＣに横方向に減少する幅を有する。幅ＷＣは、導電線８０２の非エッチング部分の幅に対応する。線部分８０２Ａの高さは、Ｈ１からＨ２に減少する。高さにおける減少は、５ｎｍと２０ｎｍとの間であってよい。
【0100】
図１１Ａは、領域１００２における各導電線８０２の線部分８０２Ａ、８０２Ｂ及び８０２Ｃの上方における薄膜チャネル材料（ここでは、チャネル材料）１１００の形成に続く図１０Ａの構造を示す。実施形態において、マスク（図には示されていない）は、図１０Ａの構造上に形成される。ＰＶＤ、ＰＥＶＣＤ又はＣＶＤ堆積プロセスは、チャネル材料１１００を堆積するために利用されてよい。実施形態において、チャネル材料１１００は、チャネル１０８の材料と同一又は実質的に同一である材料を含む。実施形態において、チャネル材料１１００は、マスクにより露出された線部分８０２Ａ、８０２Ｂ及び８０２Ｃのすべての表面上に堆積される。誘電体７０２の露出された表面上には、チャネル材料１１００も堆積される。実施形態において、チャネル材料１１００は、５ｎｍと２０ｎｍとの間の厚さに堆積される。
【0101】
図１１Ｂは、図１１Ａにおける構造の（線部分８０２Ａを突き通す）Ａ－Ａ'線に沿って取られた断面図である。例示的な実施形態において、チャネル材料１１００は、線部分８０２Ａの側壁及び上面上にコンフォーマルに堆積される。
【0102】
図１２Ａは、誘電体７０２の上方にあり、かつ、線部分８０２Ａに隣接するチャネル材料１１００の一部分を除去するプロセスに続く図１１Ｂにおける構造の断面図である。実施形態において、マスク１２００（内側の破線１２００）は、線部分８０２Ａの上方のチャネル材料１１００の一部分の上方でパターニングされる。実施形態において、マスク１２００により覆われていないチャネル材料１１００の露出部分をエッチングして除去するために、プラズマエッチングプロセスが利用される。各線部分８０２Ａに隣接する（及び、図の平面の内外にある部分８０２Ｂ及び８０２Ｃ上の）プラズマエッチングプロセスは、チャネル１２０２を形成する。各導電線８０２と関連付けられる各チャネルを絶縁するプロセスは、各導電線８０２がメモリデバイス構造内のメモリセルを選択的にプログラミングすることを可能にすることを理解されたい。
【0103】
いくつかの実施形態において、チャネル材料１１００はまた、図１２Ｂに示されるように、各線部分８０２Ａの頂面から除去される。図１２Ａと関連して上述したマスキング及びエッチングに利用されるプロセスは、各線部分８０２Ａの頂面の上方に開口を形成するために利用されてよい。図示されるように、プラズマエッチングプロセスは、線部分８０２Ａの側壁に隣接するチャネル１２０２を形成する。
【0104】
図１３Ａは、ゲート誘電体層１３００の形成に続く図１１Ｂの構造を示す。実施形態において、ゲート誘電体層１３００は、ゲート誘電体層２０２Ａの材料と同一又は実質的に同一である材料を含む。実施形態において、ゲート誘電体層１３００は、原子層堆積（ＡＬＤ）又はＰＶＤプロセスにより図１１Ｂの構造上にブランケット堆積される。実施形態において、ゲート誘電体層は、チャネル１２０２上（図では隠されている）、誘電体７０２上、線部分８０２Ｂ及び８０２Ｃ（図では隠されている）、及び、部分１００２において露出されている各線セグメント８０１の側壁上にコンフォーマルに堆積され、図示されるように、ゲート誘電体層１３００はまた、部分１０００Ａ及び部分１０００Ｂ上に堆積される。
【0105】
【0106】
【0107】
実施形態において、ゲート電極１４００の材料が平坦化される。平坦化プロセスは、例えば、化学機械研磨（ＣＭＰ）プロセスを含んでよい。例示的な実施形態において、ＣＭＰプロセスは、領域１０００Ａ及び１０００Ｂにおけるゲート電極１４００及びゲート誘電体層１３００の材料を除去し、領域１００２にゲート電極１４００を形成する。実施形態において、ゲート電極１４００を形成するプロセスは、図２Ａ～図２Ｄと関連して説明された特性のうちの１つ又は複数を有する薄膜トランジスタ１４０２を形成するプロセスがすべて揃っている。平坦化プロセスは、ハードマスク８０８に対して十分に選択的である。図示されるように、ＣＭＰプロセスは、各線セグメント８０１の上方からハードマスク８０８を除去しない。ハードマスク８０８はまた、製造プロセス中のポリッシュストップ（ｐｏｌｉｓｈ ｓｔｏｐ）として利用される。
【0108】
図１４Ｂは、図１４Ａにおける構造のＡ－Ａ'線に沿って取られた断面図である。例示的な実施形態において、ゲート電極１４００は、各線部分８０２Ａを被覆する各チャネル１２０２にわたって連続的に延在する。動作中、ゲート電極１４００は、必要に応じて、各線部分８０２Ａの上方の各チャネル１２０２をアクティブにできることを理解されたい。
【0109】
図１４Ａを再び参照すると、実施形態において、後続の工程において、各線構造の上方にメモリセルを製造する材料は、各導電線８０２の上方からハードマスク８０８、誘電体８０６及びハードマスク８０４を除去した後に堆積されることができる。いくつかの実施形態において、誘電体は、図１４Ａの構造上にブランケット堆積されてよく、ＲＲＡＭデバイスを製造するために、ビア開口が形成されてよい。
【0110】
他の例において、トランジスタ３０６は、図７Ａ～図１４Ｂと関連して説明されたプロセスフローに対する修正により製造されてよい。一実施形態において、図１５Ａは、図９の構造を示し、ＡＬＤ堆積プロセスは、線部分８０２Ａ（図では隠されている）、及び、マスクにより覆われていない線構造部分８０２Ｂ及び８０２Ｃの一部の周りに薄膜トランジスタチャネル材料（チャネル材料）１５００を選択的に堆積するために利用される。いくつかのそのような実施形態において、堆積プロセスは、酸化された金属材料上で有利に核となり得る前駆体を利用する。
【0111】
図１５Ｂは、Ａ－Ａ'線に沿って取られた図１５Ａにおける構造の断面図である。図示されるように、線部分８０２Ａを全体的に被覆して、個別のチャネル１５００を形成するために、堆積ＴＦＴチャネル材料１５００が堆積される。ゲート電極を形成する方法は、図１０Ａ～図１４Ｂと関連して説明される１つ又は複数のプロセス工程と実質的に同一である。
【0112】
他の例において、トランジスタ、例えば、図４Ａと関連して説明されるトランジスタ４００は、図７Ａ～図１４Ｂと関連して説明されるプロセスフローに対する修正により製造され得る。図１６Ａは、領域１００２内の複数の開口１６００の形成に続く図９の構造を示す。例示的な実施形態において、複数の開口１６００は、線セグメント８０１を全面的に完全にエッチングすることにより形成される。
【0113】
図１６Ｂは、誘電体７０２上の各開口１６００に犠牲誘電体１６０４を形成し、続いて、複数の開口１６００のそれぞれにおいて誘電体１６０４上にチャネル層１６０６を形成した後の図１６Ａの構造を示す。領域１００２の部分１６０２が明確に示される。実施形態において、誘電体は、ＡＬＤプロセスにより堆積される。実施形態において、チャネル層１６０６は、チャネル層１６０６上に堆積又は成長する。実施形態において、チャネル層１６０６は、チャネル層４０４の材料と同一又は実質的に同一である材料を含む。実施形態において、誘電体１６０４は、誘電体７０２の材料と同一又は実質的に同一である材料を含む。実施形態において、（ｙ軸に沿う）開口１６００の横方向の厚さ、及び、誘電体１６０４の堆積厚は、チャネル層１６０６の所望の横方向の厚さ（ｙ軸）を得るように制御され得る。
【0114】
図１６Ｃは、チャネル層１６０６の高さを減らすプロセスに続く図１６Ｄの構造を示す。実施形態において、誘電体１６０４及びチャネル層１６０６は、プラズマエッチングプロセス、湿式化学エッチングプロセス又はこれらの組み合わせにより窪ませられる。図示されるように、誘電体１６０４及びチャネル層１６０６は、チャネル層１６０６の最上面１６０６Ａに対して、厚さＴ１分、窪ませられる。チャネル層１６０６は、チャネル層１６０６の横方向の厚さの減少を防止すべく、誘電体を窪ませる前に、垂直に窪ませられ得る。チャネル層１６０６は、形成されるフィン構造の所望の高さＨＦに窪ませられてよい。図示されるように、チャネル層１６０６の頂面１６０６Ｂは実質的に平面的である。いくつかの実施形態において、チャネル層１６０６の頂部エッジ部分に丸みがある。
【0115】
誘電体１６０４及びチャネル層１６０６を選択的に窪ませるプロセスは、領域１０００Ａ、及び、領域１６０２の部分１６０２Ａをマスキングした後に実行されてよい。例示的な実施形態において、領域１６０２内の誘電体８１０の露出部分は、誘電体１６０４及びチャネル層１６０６を窪ませた後に除去される。
【0116】
実施形態において、誘電体１６０４Ａの露出した側壁は、次の工程でのゲート構造の形成前に除去される。
【0117】
図１６Ｄは、（図１６Ｃに示される）誘電体１６０４Ｂの露出した側壁を除去した後のゲート誘電体層１６１０の形成に続く図１６Ｃの構造を示す。ゲート誘電体層１６１０は、ゲート誘電体層２０２Ａの材料と同一又は実質的に同一である材料を含む。例示的な実施形態において、ゲート誘電体層は、誘電体７０２上の、チャネル１６０６の下方にある誘電体１６０４の一部分に隣接するチャネル層１６０６の周りにコンフォーマルに堆積される。ゲート誘電体層１６１０は、ハードマスク８０８（図では隠されている）と、チャネル層１６０６Ａの最上面上にあり、かつ、隣接する誘電体１６０４上にある誘電体８１０との上面上にも堆積される。実施形態において、ＡＬＤプロセスにより、ゲート誘電体層１６１０は１ｎｍと１０ｎｍとの間の厚さに堆積される。
【0118】
図１６Ｅは、ゲート誘電体層１６１０上におけるゲート電極１６１２の形成に続く図１６Ｄの構造を示す。実施形態において、ゲート電極１６１２を形成するプロセスは、ゲート電極１４００を形成するために利用されるプロセスと同一又は実質的に同一である。実施形態において、ゲート電極１６１２の材料は、ゲート誘電体層１６１０上にブランケット堆積され、平坦化が実行される。例示的な実施形態において、平坦化プロセスは、ゲート電極１６１２を絶縁するが、ゲート誘電体層１６１０を除去しない。
【0119】
図１６Ｆは、ゲート誘電体層１６１０の一部分を除去するプロセスに続く図１６Ｅの構造を示す。実施形態において、ゲート誘電体層は、ハードマスク８０８の上方から、誘電体８１０の上方から、領域１６０２Ａにおける誘電体１６０４及びチャネル層１６０６の一部分の上方から除去される。例示的な実施形態において、領域１６０２Ａにおける誘電体１６０４及びチャネル層１６０６は、領域１６０２Ａにおけるゲート誘電体層１６１０を除去した後にエッチング及び除去される。領域１６０２Ｂに隣接する領域１６０２内に、開口１６１４が形成される。
【0120】
図１６Ｇは、領域１６０２Ｂにおける各チャネル１６０６に隣接するソース構造１６１６の形成に続く図１６Ｆの構造を示す。実施形態において、線８０２とソース構造１６１６との間に障壁接合を形成することを防止するために、ソース構造１６１６は、材料、例えば、線８０２の材料を含む。ソース構造は、導電線８０２の上方又は下の高さを有してよい。誘電体８１０は、明確にするため、図に示されていない。ソース構造１６１６の形成だけが示されてきたが、ドレイン構造は、製造プロセス中、ソース構造の反対側で同時に形成される。トランジスタ１６２０は、フィンＦＥＴトランジスタの例であり、図４Ｂと関連して説明されたトランジスタ４００の１つ又は複数の特徴を有する。
【0121】
図１７は、複数のデッキ選択トランジスタを含むメモリデバイス構造、例えば、メモリデバイス構造１００が複数のロジックデコーダトランジスタ及びプログラミングトランジスタにより連結されるシステム１７００のアイソメトリック図である。例示的な実施形態において、線１３４及び線１４４は、それぞれデコーダトランジスタ１７０２及び１７０４により連結される。図示されていないが、線構造１３２及び１４２における各線構造、及び、デッキ１３０は、デコーダトランジスタと連結される。例示的な実施形態において、線構造１０２及び１１２は、それぞれ、線構造１３２及び１４２を介してデコーダトランジスタに連結される。いくつかのそのような実施形態において、デコーダトランジスタ、例えば、デコーダトランジスタ１７０２又は１７０４の総数は、複数の線構造１３２及び１４２のそれぞれにおける線構造の総数に等しい。
【0122】
例示的な実施形態において、ゲート構造１６６、１６８、１７２及び１７４のそれぞれは、ロジックプログラミングトランジスタ１７０６、１７０８、１７１０及び１７１２とそれぞれ独立して連結される。いくつかのそのような実施形態において、プログラミングトランジスタの総数は、メモリデバイス構造１００内の独立したゲート構造の総数に等しい。
【0123】
図１８は、デコーダトランジスタのプットプリントスケーリングを可能にするメモリデバイス構造内のデッキ選択トランジスタを含むシステム１８００の例のブロック図である。システム１８００は、モバイルコンピューティングデバイス、例えば、コンピューティングタブレット、携帯電話又はスマートフォン、ウェアラブルコンピューティングデバイス、又は、他のモバイルデバイス、又は、組み込みコンピューティングデバイスを表す。いくらかのコンポーネントが一般的に示されており、そのようなデバイスのすべてコンポーネントがシステム１８００に示されているわけではないことが理解される。
【0124】
メモリ１８６２は、図１の例示的なメモリデバイス構造などのためのメモリデバイス構造１００を含む。一例では、デッキ選択トランジスタ１８９０は、本明細書で提供される任意の例に係るデッキ選択トランジスタを表す。デッキ選択トランジスタ１８９０は、メモリ１８６２がメモリアレイ内のターゲットセルの選択を提供することを可能にする。説明されるデッキ選択トランジスタの使用は、従来のデコーダトランジスタと比較して、より低いエネルギー利用での選択を可能にする。
【0125】
システム１８００は、プロセッサ１８１０を含み、システム１８００の一次処理工程を実行する。プロセッサ１８１０は、１つ又は複数の物理デバイス、例えば、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイス、又は、他のプロセッシング手段を含むことができる。プロセッサ１８１０により実行される処理工程は、アプリケーション及びデバイス機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。処理工程は、人間のユーザ又は他のデバイスでのＩ／Ｏ（入力／出力）に関する工程、電力管理に関する工程、システム１８００を別のデバイスに接続することに関する工程、又は、組み合わせを含む。処理工程は、オーディオＩ／Ｏ、ディスプレイＩ／Ｏ又は他のインタフェース方式、又は、組み合わせに関する工程を含むこともできる。プロセッサ１８１０は、メモリに格納されるデータを実行できる。プロセッサ１８１０は、メモリに格納されるデータを書き込む又は編集することができる。
【0126】
一例では、システム１８００は、１つ又は複数のセンサ１８１２を含む。センサ１８１２は、埋め込み型センサ又はインタフェース、又は、外部センサ、又は、組み合わせを表す。センサ１８１２は、システム１８００が実装される環境又はデバイスの１つ又は複数の状態をシステム１８００が監視又は検出することを可能にする。センサ１８１２は、環境センサ（温度センサ、動き検出器、光検出器、カメラ、化学センサ（例えば、一酸化炭素センサ、二酸化炭素センサもしくは他の化学センサ）など）、圧力センサ、加速度計、ジャイロスコープ、医療センサもしくは生理機能センサ（例えば、バイオセンサ、心拍数モニタもしくは生理学的な属性を検出するための他のセンサ）もしくは他のセンサ又は組み合わせを含むことができる。センサ１８１２は、指紋認識システム、顔検出もしくは認識システム又はユーザの特徴を検出又は認識する他のシステムなどの生体認証システム用のセンサも含むことができる。センサ１８１２は、幅広く理解されるべきであり、システム１８００とともに実装され得る多くの異なるタイプのセンサに限定するものではない。一例では、１つ又は複数のセンサ１８１２は、プロセッサ１８１０に統合されたフロントエンド回路を介して、プロセッサ１８１０に連結する。一例では、１つ又は複数のセンサ１８１２は、システム１８００の別のコンポーネントを介してプロセッサ１８１０に連結する。
【0127】
一例において、システム１８００は、ハードウェア（例えば、オーディオハードウェア及びオーディオ回路）と、コンピューティングデバイスへのオーディオ機能の提供と関連付けられるソフトウェア（例えば、ドライバ、コーデック）コンポーネントとを表すオーディオサブシステム１８２０を含む。オーディオ機能は、スピーカ又はヘッドフォン出力、及び、マイク入力を含むことができる。そのような機能のためのデバイスは、システム１８００へ統合され得る、又は、システム１８００に接続され得る。一例では、ユーザは、プロセッサ１８１０により受信又は処理されるオーディオコマンドを提供することにより、システム１８００とインタラクトする。
【0128】
ディスプレイサブシステム１８３０は、ユーザへの提示のための視覚表示を提供するハードウェア（例えば、ディスプレイデバイス）、及び、ソフトウェアコンポーネント（例えば、ドライバ）を表す。一例では、ディスプレイは、ユーザがコンピューティングデバイスとインタラクトするための触覚コンポーネント又はタッチスクリーン要素を含む。ディスプレイサブシステム１８３０は、ディスプレイインタフェース１８３２を含み、ディスプレイをユーザに提供するために用いられる特定のスクリーン又はハードウェアデバイスを含む。一例では、ディスプレイインタフェース１８３２は、ディスプレイに関する少なくともいくつかのプロセスを実行するプロセッサ１８１０から分離したロジック（グラフィックスプロセッサなど）を含む。一例では、ディスプレイサブシステム１８３０は、ユーザに出力及び入力の両方を提供するタッチスクリーンデバイスを含む。一例において、ディスプレイサブシステム１８３０は、ユーザに出力を提供する高精細度（ＨＤ）ディスプレイ又は超高精細度（ＵＨＤ）ディスプレイを含む。一例では、ディスプレイサブシステムは、タッチスクリーンディスプレイを含む、又は、駆動する。一例では、ディスプレイサブシステム１８３０は、メモリに格納されるデータに基づいて、又は、プロセッサ１８１０により実行される工程に基づいて、又は、両方に基づいて、ディスプレイ情報を生成する。
【0129】
Ｉ／Ｏコントローラ１８４０は、ユーザとのインタラクションに関するハードウェアデバイス及びソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ１８４０は、オーディオサブシステム１８２０又はディスプレイサブシステム１８３０の一部、又は、両方であるハードウェアを管理するように動作できる。さらに、Ｉ／Ｏコントローラ１８４０は、ユーザがシステムとインタラクトし得るシステム１８００に接続する追加のデバイスに対する接続ポイントを示す。例えば、システム１８００に取り付けられることができるデバイスは、マイクデバイス、スピーカ又はステレオシステム、ビデオシステム又は他のディスプレイデバイス、キーボード又はキーパッドデバイス、又は、カードリーダ又は他のデバイスなどの特定のアプリケーションとの使用のための他のＩ／Ｏデバイスを含み得る。
【0130】
上記のように、Ｉ／Ｏコントローラ１８４０は、オーディオサブシステム１８２０又はディスプレイサブシステム１８３０、又は、両方とインタラクトできる。例えば、マイク又は他のオーディオデバイスを通じた入力は、システム１８００の１つ又は複数のアプリケーション又は機能に対して入力又はコマンドを提供できる。さらに、オーディオ出力は、ディスプレイ出力の代わりに、又は、ディスプレイ出力に加えて提供されることができる。別の例では、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスはまた、入力デバイスとして機能し、Ｉ／Ｏコントローラ１８４０により少なくとも部分的に管理され得る。また、Ｉ／Ｏコントローラ１８４０により管理されるＩ／Ｏ機能を提供するために、システム１８００上には追加のボタン又はスイッチが存在し得る。
【0131】
一例では、Ｉ／Ｏコントローラ１８４０は、システム１８００又はセンサ１８１２に含まれ得る加速度計、カメラ、光センサ又は他の環境センサ、ジャイロスコープ、グローバルポジショニングシステム（ＧＰＳ）、又は、他のハードウェアなどのデバイスを管理する。入力は、直接のユーザインタラクションの一部であり得ると共に、システムの動作（ノイズに対するフィルタリング、輝度検出のためのディスプレイの調整、カメラのフラッシュの適用、又は、他の機能など）に影響するように、システムへの環境入力に提供し得る。
【0132】
一例では、システム１８００は、バッテリの電力使用量と、バッテリの充電と省電力動作に関する機能とを管理する電力管理１８５０を含む。電力管理１８５０は、システム１８００のコンポーネントに電力を提供する電源１８５２からの電力を管理する。一例において、電源１８５２は、壁のコンセントへ差し込むためのＡＣ－ＤＣ（交流－直流）アダプタを含む。そのようなＡＣ電力は、再生可能エネルギー（例えば、太陽光発電、動きベース電力）とすることができる。一例において、電源１８５２は、外部ＡＣ－ＤＣ変換器などのＤＣ電源により提供され得るＤＣ電力のみを含む。一例において、電源１８５２は、充電磁場への近接を介して充電するための無線充電ハードウェアを含む。一例では、電源１８５２は、内部バッテリ又は燃料電池電源を含むことができる。
【0133】
メモリサブシステム１８６０は、システム１８００に情報を格納するためのメモリデバイス１８６２を含む。メモリサブシステム１８６０は、不揮発性（メモリデバイスへの電力が遮断された場合に状態が変わらない）メモリデバイスもしくは揮発性（メモリデバイスへの電力が遮断された場合に状態が不確定になる）メモリデバイス又はそれらの組み合わせを含み得る。メモリ１８６０は、システム１８００のアプリケーション及び機能の実行に関するアプリケーションデータ、ユーザデータ、音楽、写真、文書又は他のデータ及びシステムデータ（長期的であっても一時的であっても）を格納できる。一例では、メモリサブシステム１８６０は、メモリコントローラ１８６４（システム１８００の制御の一部ともみなされ得るとともに、プロセッサ１８１０の一部と潜在的にみなされ得る）を含む。メモリコントローラ１８６４は、メモリデバイス１８６２へのアクセスを制御するために、コマンドを生成及び発行するスケジューラを含む。
【0134】
接続１８７０は、システム１８００が外部デバイスと通信することを可能にするためのハードウェアデバイス（例えば、無線又は有線コネクタ及び通信ハードウェア又は有線及び無線ハードウェアの組み合わせ）、及び、ソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。外部デバイスは、他のコンピューティングデバイス、無線アクセスポイント又は基地局などの別個のデバイス、及び、ヘッドセット、プリンタ又は他のデバイスなどの周辺機器であり得る。一例では、システム１８００は、メモリ内の格納用、又は、ディスプレイデバイス上の表示用の外部デバイスとデータを交換する。交換されるデータは、データを読み出し、書き込み、又は編集すべく、メモリに格納されるデータ、又は、メモリに既に格納されているデータを含むことができる。
【0135】
接続１８７０は、複数の異なるタイプの接続を含むことができる。一般化するために、システム１８００は、セルラ接続１８７２及び無線接続１８７４を用いて示される。セルラ接続１８７２は、一般的に、例えば、ＧＳＭ（登録商標）（モバイル通信のためのグローバルシステム）又は、変化又は派生、ＣＤＭＡ（符号分割多元接続）又は、変化又は派生、ＴＤＭ（時分割多重化）又は、変化又は派生、ＬＴＥ（ロングタームエボリューション－「４Ｇ」とも称される）、又は、他のセルラサービス規格を介し提供される無線通信事業者により提供されるセルラネットワーク接続を指す。無線接続１８７４は、セルラではない無線接続を指し、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）など）、ローカルエリアネットワーク（ＷｉＦｉ（登録商標）など）もしくはワイドエリアネットワーク（ＷｉＭＡＸなど）もしくは他の無線通信又は組み合わせを含み得る。無線通信は、非固体媒体を通じた変調された電磁放射線の使用を通じてデータを転送することを指す。有線通信は、固体通信媒体を通じて発生する。
【0136】
周辺接続１８８０は、周辺接続を行うハードウェアインタフェース及びコネクタ、並びに、ソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。システム１８００は、他のコンピューティングデバイスに対する（１８８２「ｔｏ」）周辺デバイスとすることもでき、同様に、それに接続される（１８８４「ｆｒｏｍ」）周辺デバイスを有するもできることが理解される。システム１８００は、通常、システム１８００上のコンテンツを管理する（例えば、ダウンロードする、アップロードする、変更する、同期する）などの目的で、他のコンピューティングデバイスに接続される「ドッキング」コネクタを有する。さらに、ドッキングコネクタは、例えば、システム１８００がオーディオビジュアル又は他のシステムへのコンテンツの出力を制御することを可能にする一定の周辺機器にシステム１８００が接続することを可能にし得る。
【0137】
プロプライエタリドッキングコネクタ又は他のプロプライエタリ接続ハードウェアに加え、システム１８００は、一般的なコネクタ又は規格ベースのコネクタを介して周辺接続１８８０を行うことができる。一般的なタイプは、（複数の異なるハードウェアインタフェースのいずれかを含むことができる）ユニバーサルシリアルバス（ＵＳＢ）コネクタ、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、高精細マルチメディアインタフェース（ＨＤＭＩ（登録商標））又は他のタイプを含むことができる。
【0138】
図１９は、デコーダトランジスタのプットプリントスケーリングを可能にするメモリデバイス構造内のデッキ選択トランジスタを含むコンピューティングシステムの例のブロック図である。システム１９００は、本明細書における任意の例に係るコンピューティングデバイスを表し、ラップトップコンピュータ、デスクトップコンピュータ、タブレットコンピュータ、サーバ、ゲーミング又はエンターテインメント制御システム、組み込みコンピューティングデバイス、又は、他の電子デバイスとすることができる。
【0139】
システム１９００は、図１の例示的なメモリデバイス構造１００などのためのメモリ１９３０内のメモリデバイス構造を含む。一例では、デッキ選択トランジスタ１９９０は、本明細書で提供される任意の例に係るデッキ選択トランジスタを表す。デッキ選択トランジスタ１９９０は、メモリ１９３０がメモリデバイス構造内のターゲットセルの選択を提供することを可能にする。説明されるデッキ選択トランジスタの使用は、従来のデコーダトランジスタと比較して、より低いエネルギー利用での選択を可能にする。
【0140】
システム１９００は、システム１９００に対する命令の処理又は実行を提供するための任意のタイプのマイクロプロセッサ、中央処理装置（ＣＰＵ）、グラフィックスプロセッシングユニット（ＧＰＵ）、プロセッシングコア、又は、他のプロセッシングハードウェア又は組み合わせを含むことができるプロセッサ１９１０を含む。プロセッサ１９１０は、システム１９００の動作全体を制御し、１つ又は複数のプログラマブル汎用又は専用マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）又はそのようなデバイスの組み合わせとすることができる、又は、含むことができる。
【0141】
一例では、システム１９００は、プロセッサ１９１０に連結されるインタフェース１９１２を含み、メモリサブシステム１９２０又はグラフィックスインタフェースコンポーネント１９４０などの高帯域幅接続を必要とするシステムコンポーネントのための高速インタフェース又は高スループットインタフェースを表すことができる。インタフェース１９１２は、インタフェース回路を表し、スタンドアロンコンポーネントとすることができる、又は、プロセッサダイ上に統合され得る。インタフェース１９１２は、プロセッサダイ上の回路として統合され得る、又は、システムオンチップのコンポーネントとして統合され得る。存在する場合、グラフィックスインタフェース１９４０は、システム１９００のユーザに視覚表示を提供するためのグラフィックスコンポーネントにインタフェース接続する。グラフィックスインタフェース１９４０は、スタンドアロンコンポーネントとすることができる、又は、プロセッサダイ上又はシステムオンチップ上に統合され得る。一例において、グラフィックスインタフェース１９４０は、ユーザに出力を提供する高精細度（ＨＤ）ディスプレイを駆動できる。一例において、ディスプレイは、タッチスクリーンディスプレイを含むことができる。一例では、グラフィックスインタフェース１９４０は、メモリ１９３０に格納されるデータに基づいて、又は、プロセッサ１９１０により実行される動作に基づいて、又は、両方に基づいて表示を生成する。
【0142】
メモリサブシステム１９２０は、システム１９００のメインメモリを表し、プロセッサ１９１０により実行されるコード、又は、ルーチンを実行する際に用いられるデータ値のためのストレージを提供する。メモリサブシステム１９２０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、ＤＲＡＭなどの１つ又は複数の様々なランダムアクセスメモリ（ＲＡＭ）、又は、他のメモリデバイス、又は、そのようなデバイスの組み合わせなどの１つ又は複数のメモリデバイス１９３０を含むことができる。いくつかの実施形態において、メモリサブシステム１９２０は、従来のＤＲＡＭより高いＲＡＭ容量を提供し得る永続的なメモリ（ＰＭｅｍ）を含む。ＰＭｅｍは、永続的なモードで動作してよい、すなわち、不揮発性データストレージのために、メモリサブシステム９２０に適用される電力を用いることなくデータを格納するティアアーキテクチャにおけるセレクタと統合される不揮発性デバイス（例えば、ＲＲＡＭ、ＰＣＭ、ＣＢＲＡＭなど）を利用する。他の実施形態において、メモリサブシステム１９２０は、高速ストレージのためのＮＡＮＤパッケージに存在するソリッドステートドライブ（ＳＳＤ）を含む。
【0143】
メモリ１９３０は、とりわけ、システム１９００内での命令の実行用のソフトウェアプラットフォームを提供するためのオペレーティングシステム（ＯＳ）１９３２を格納及びホストする。さらに、アプリケーション１９３４は、メモリ１９３０からＯＳ１９３２のソフトウェアプラットフォーム上で実行できる。アプリケーション１９３４は、プログラムを表す。当該プログラムは、１つ又は複数の機能の実行をするためのそれらの独自の動作ロジックを有する。プロセス１９３６は、ＯＳ１９３２もしくは１つ又は複数のアプリケーション１９３４又は組み合わせに補助機能を提供するエージェント又はルーチンを表す。ＯＳ１９３２、アプリケーション１９３４及びプロセス１９３６は、システム１９００に機能を提供するためのソフトウェアロジックを提供する。一例では、メモリサブシステム１９２０は、メモリ１９３０にコマンドを生成及び発行するメモリコントローラであるメモリコントローラ１９２２を含む。メモリコントローラ１９２２は、プロセッサ１９１０の物理的な一部、又は、インタフェース１９１２の物理的な一部とすることができることが理解される。例えば、メモリコントローラ１９２２は、プロセッサ１９１０と共に回路上に統合される、例えば、プロセッサダイ又はシステムオンチップ上に統合される統合メモリコントローラとすることができる。
【0144】
具体的には示されていないが、システム１９００は、メモリバス、グラフィックスバス、インタフェースバス又はその他などのデバイス間の１つ又は複数のバス又はバスシステムを含むことができることが理解される。バス又は他の信号線は、共にコンポーネントを通信可能に又は電気的に連結する、又は、両方ともコンポーネントを通信可能かつ電気的に連結することができる。バスは、物理通信線、ポイントツーポイント接続、ブリッジ、アダプタ、コントローラもしくは他の回路又は組み合わせを含むことができる。バスは、例えば、システムバス、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、ＨｙｐｅｒＴｒａｎｓｐｏｒｔ又は業界標準アーキテクチャ（ＩＳＡ）バス、スモールコンピュータシステムインタフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）又は他のバス、又は、組み合わせのうちの１つ又は複数を含むことができる。
【0145】
一例では、システム１９００は、インタフェース１９１２に連結され得るインタフェース１９１４を含む。インタフェース１９１４は、インタフェース１９１２よりも低い速度のインタフェースとすることができる。一例では、インタフェース１９１４は、スタンドアロンコンポーネント及び集積回路を含むことができるインタフェース回路を表す。一例において、複数のユーザインタフェースコンポーネント又は周辺コンポーネント、又は、両方は、インタフェース１９１４に連結する。ネットワークインタフェース１９５０は、１つ又は複数のネットワークを介してリモートデバイス（例えば、サーバ又は他のコンピューティングデバイス）と通信する機能をシステム１９００に提供する。ネットワークインタフェース１９５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、セルラネットワーク相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）又は他の有線もしくは無線規格ベースのインタフェースもしくはプロプライエタリインタフェースを含むことができる。ネットワークインタフェース１９５０は、リモートデバイスとデータを交換することができ、メモリに格納されているデータを送信すること、又は、メモリに格納されるデータを受信することを含むことができる。
【0146】
一例において、システム１９００は、１つ又は複数の入力／出力（Ｉ／Ｏ）インタフェース１９６０を含む。Ｉ／Ｏインタフェース１９６０は、１つ又は複数のインタフェースコンポーネントを含み得る。当該インタフェースコンポーネントを通じて、ユーザは、システム１９００とインタラクトする（例えば、オーディオ、英数字、触覚／タッチ又は他のインタフェース方式）。周辺インタフェース１９７０は、具体的には上述されていない任意のハードウェアインタフェースを含むことができる。周辺機器は、一般的に、システム１９００に依存して接続するデバイスを指す。依存した接続は、システム１９００が、動作が実行し、かつ、ユーザがインタラクトするソフトウェアプラットフォーム又はハードウェアプラットフォーム、又は、両方を提供するものである。
【0147】
一例では、システム１９００は、不揮発性方式でデータを格納するストレージサブシステム１９８０を含む。一例において、あるシステム実装では、ストレージ１９８０の少なくともいくらかのコンポーネントがメモリサブシステム１９２０のコンポーネントと重複し得る。ストレージサブシステム１９８０は、ストレージデバイス１９８４を含み、１つ又は複数の磁気、ソリッドステート又は光ベースのディスク、又は、組み合わせなどの不揮発性方式で大量のデータを格納するための任意の従来の媒体とすることができる、又は、含むことができる。ストレージ１９８４は、コード又は命令及びデータ１９８６を永続的な状態で保持する（すなわち、システム１９００への電力が遮断されても値が保持される）。メモリ１９３０は、典型的には、プロセッサ１９１０に命令を提供する実行又は動作メモリであるが、ストレージ１９８４は、まとめて「メモリ」とみなすことができる。ストレージ１９８４は不揮発性であるが、メモリ１９３０は揮発性メモリを含み得る（すなわち、システム１９００への電力が遮断された場合、データの値又は状態は不定になる）。一例では、ストレージサブシステム１９８０は、ストレージ１９８４とインタフェース接続するコントローラ１９８２を含む。一例において、コントローラ１９８２は、インタフェース１９１４又はプロセッサ１９１０の物理的な一部である、又は、プロセッサ１９１０及びインタフェース１９１４の両方に回路又はロジックを含むことができる。
【0148】
電源１９０２は、システム１９００のコンポーネントに電力を提供する。より具体的には、電源１９０２は、典型的には、システム１９０２内の１つ又は複数の電源１９０４にインタフェース接続して、システム１９００のコンポーネントに電力を提供する。一例では、電源１９０４は、壁のコンセントに差し込むＡＣ－ＤＣ（交流－直流）アダプタを含む。そのようなＡＣ電力は、再生可能エネルギー（例えば、太陽光発電）電源１９０２とすることができる。一例では、電源１９０２は、外部ＡＣ－ＤＣ変換器などのＤＣ電源を含む。一例において、電源１９０２又は電源１９０４は、充電磁場への近接を介して充電する無線充電ハードウェアを含む。一例において、電源１９０２は、内部バッテリ又は燃料電池電源を含むことができる。
【0149】
このように、本開示の１つ又は複数の実施形態は、一般的に、３Ｄクロスポイントメモリのためのデッキ選択トランジスタ及び製造の方法に関する。
【0150】
第１例において、メモリデバイス構造は、第１の複数の線構造を含み、第１の複数の線構造の個々の線構造はそれぞれ、第１トランジスタチャネルを含む。メモリデバイス構造は、さらに、第１の複数の線構造に対して実質的に直交する第２の複数の線構造を含み、第２の複数の線構造の個々の線構造はそれぞれ、第１の複数の線構造と第２の複数の線構造との間の各クロスポイントにある第２トランジスタチャネル及びメモリセルを含む。
【0151】
第２例において、第１例のいずれかに関し、第１デッキは、第１の複数の線構造及び第２の複数の線構造を含む。メモリデバイス構造は、さらに、第１デッキの上方又は下に第２デッキを含み、第２デッキは、第１の複数の線構造と実質的に平行な第３の複数の線構造を含み、第３の複数の線構造の個々の線構造はそれぞれ、第３トランジスタチャネルを含む。メモリデバイス構造は、さらに、第２の複数の線構造と実質的に平行な第４の複数の線構造を含み、第４の複数の線構造の個々の線構造はそれぞれ、第４トランジスタチャネルを含む。メモリセルは、第３の複数の線構造との第４の複数の線構造との間の各クロスポイントにある。デバイス構造は、さらに、第１デッキと第２デッキとの間の複数の端子インターコネクトを含み、複数の端子インターコネクトの個々の端子インターコネクトは、第１デッキにある線構造の個々の線構造と、第２デッキにある線構造の対応する個々の線構造との間に連結され、トランジスタチャネルは、複数の端子インターコネクトの個々の端子インターコネクトと、メモリセルとの間にある。
【0152】
第３例において、第１例から第２例のいずれかに関し、第１の複数の線構造、第２の複数の線構造、第３の複数の線構造、及び、第４の複数の線構造はそれぞれ、タングステン、タンタル又はチタン、又は、窒素をさらに含むこれらの合金を含む。
【0153】
第４例において、第１トランジスタチャネル、第２トランジスタチャネル、第３トランジスタチャネル、及び、第４トランジスタチャネルのいずれかに関し、それぞれが、多結晶質又はアモルファス材料を含む。
【0154】
第５例において、第１例から第４例のいずれかに関し、多結晶質又はアモルファス材料は、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯ、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＧａＯ、ＧａＺｎＯ、ＩｎＡｌＯ、ＩｎＳｎＯ、ＩｎＭｇＯ、ＧａＺｎＭｇＯ、ＧａＺｎＳｎＯ、ＧａＡｌＺｎＯ、ＧａＡｌＳｎＯ、ＨｆＺｎＯ、ＨｆＩｎＺｎＯ、ＨｆＡｌＧａＺｎＯ、ＩｎＭｇＺｎＯ、ＮｂＯ、ＮｉＯ、ＣｏＯ、ＳｎＯ、Ｃｕ２Ｏ、ＡｇＡｌＯ、ＣｕＡｌＯ３、ＡｌＳｃＯＣ、Ｓｒ３ＢＰＯ３、Ｌａ２ＳｉＯ４Ｓｅ、ＬａＣｕＳｅ、Ｒｂ２Ｓｎ２Ｏ３、Ｌａ２Ｏ２Ｓ２、Ｋ２Ｓｎ２Ｏ３、Ｎａ２ＦｅＯＳｅ２、ＺｎＲｈ２Ｏ４又はＣｕＯｘを含み、ｘは１又は２である。
【0155】
第６例において、第１例から第５例のいずれかに関し、第１の複数の線構造、第２の複数の線構造、第３の複数の線構造及び第４の複数の線構造の個々の線構造は、第１部分及び第２部分を含み、第１部分及び第２部分のそれぞれは、金属を含む。第３部分は、第１部分と第２部分との間にあり、第３部分は、金属及び酸素を含む。
【0156】
第７例において、第６例のいずれかに関し、トランジスタチャネルは、第３部分を被覆する。
【0157】
第８例において、第１例から第７例のいずれかに関し、トランジスタチャネルは、第１部分又は第２部分の最上面の上方及び最下面の下方に延在する。
【0158】
第９例において、第１例から第８例のいずれかに関し、第１の複数の線構造、第２の複数の線構造、第３の複数の線構造及び第４の複数の線構造の個々の線構造は、それぞれが金属を含む第１部分及び第２部分と、第１部分と第２部分との間にある第３部分とを含み、第３部分は、トランジスタチャネルの材料を含む。
【0159】
第１０例において、第１例から第９例のいずれかに関し、第３部分は、第１部分の高さ又は第２部分の高さよりも大きい高さを有する。
【0160】
第１１例において、第１例から第１０例のいずれかに関し、第１の複数の線構造、第２の複数の線構造、第３の複数の線構造及び第４の複数の線構造におけるトランジスタチャネルの個々のトランジスタチャネルは、ゲート構造を通じて電気的に並列に連結される。
【0161】
第１２例において、第１例から第１１例のいずれかに関し、メモリデバイス構造は、さらに、第１の複数の線構造と第３の複数の線構造との間の各クロスポイントにあるメモリセルを含む。
【0162】
第１３例において、第１例から第１２例のいずれかに関し、メモリセルは、セレクタ要素と連結される不揮発性メモリ要素を含む。
【0163】
第１４例において、デッキ選択トランジスタを製造する方法は、基板の上方に導電ビアを形成する段階と、ビアの上方でビアと連結されるインターコネクト線構造を形成する段階とを含み、ビアは、線構造の第１部分と連結される。方法は、さらに、線構造の第２部分を酸化させる段階と、線構造の第２部分に隣接する側壁にチャネル材料を堆積する段階とを含む。方法は、さらに、チャネル材料上にゲート酸化膜層を堆積する段階と、ゲート酸化膜層上にゲート電極を形成する段階とを含む。
【0164】
第１５例において、第１４例のいずれかに関し、線構造の第２部分を酸化させる段階の前に、方法は、エッチングプロセスを実行して、線構造の横方向及び縦方向の厚さを減らす段階を含む。
【0165】
第１６例において、第１４例から第１５例のいずれかに関し、線構造の第２部分を酸化させる段階は、線構造の電気伝導性を遮断する段階を含む。
【0166】
第１７例において、第１４例から第１６例のいずれかに関し、チャネルを形成する段階は、複数のインターコネクト線構造における線構造の個々の線構造の第２部分を取り囲む段階を含み、ゲート電極を形成する段階は、チャネルを取り囲む段階を含む。
【0167】
第１８例において、第１４例から第１７例のいずれかに関し、チャネルを形成する段階は、さらに、線構造の第２部分の頂面及び側壁にチャネル材料を堆積する段階と、頂面からチャネル材料の一部分を除去する段階とを含む。
【0168】
第１９例において、システムは、プロセッサを含み、メモリデバイス構造は、第１方向に沿う第１の複数の線構造を含み、第１の複数の線構造は、第２線構造に隣接する第１線構造を含み、第１線構造は、第１トランジスタチャネルを含み、第２線構造は、第２トランジスタチャネルを含む。メモリデバイス構造は、さらに、第２の複数の線構造を含み、第２の複数の線構造は、第１方向に対して直交する第２方向に沿う第１の複数の線構造に対して実質的に直交し、第２の複数の線構造は、第４線構造に隣接する第３線構造を含み、第３線構造は、第３トランジスタチャネルを含み、第４線構造は、第４トランジスタチャネルを含む。メモリデバイス構造は、さらに、第１の複数の線構造と第２の複数の線構造との間の各クロスポイントにあるメモリセルと、複数の端子インターコネクトとを含み、複数の端子インターコネクトの個々の端子インターコネクトは、線構造の個々の線構造と、複数のロジックトランジスタの個々のロジックトランジスタとの間に連結され、トランジスタチャネルの個々のトランジスタチャネルは、複数の端子インターコネクトの個々の端子インターコネクトとメモリセルとの間にある。
【0169】
第２０例において、第１９例のいずれかに関し、システムは、さらに、メモリデバイス構造と連結されるメモリコントローラを含む。
他の可能な請求項
［項目１］
第１の複数の線構造であって、上記第１の複数の線構造の個々の線構造はそれぞれ、第１トランジスタチャネルを有する、第１の複数の線構造と、
上記第１の複数の線構造に対して実質的に直交する第２の複数の線構造であって、上記第２の複数の線構造の個々の線構造はそれぞれ、第２トランジスタチャネルを有する、第２の複数の線構造と、
上記第１の複数の線構造と上記第２の複数の線構造との間の各クロスポイントにあるメモリセルと
を備えるメモリデバイス構造。
［項目２］
第１デッキは、上記第１の複数の線構造及び上記第２の複数の線構造を有し、上記メモリデバイス構造は、さらに、上記第１デッキの上方又は下にある第２デッキを備え、上記第２デッキは、
上記第１の複数の線構造と実質的に平行な第３の複数の線構造であって、上記第３の複数の線構造の個々の線構造はそれぞれ、第３トランジスタチャネルを含む、第３の複数の線構造と、
上記第２の複数の線構造と実質的に平行な第４の複数の線構造であって、上記第４の複数の線構造の個々の線構造はそれぞれ、第４トランジスタチャネルを含む、上記第４の複数の線構造と、
上記第３の複数の線構造と上記第４の複数の線構造との間の各クロスポイントにあるメモリセルと
を有し、
上記メモリデバイス構造は、さらに、上記第１デッキと上記第２デッキとの間に複数の端子インターコネクトを備え、上記複数の端子インターコネクトの個々の端子インターコネクトは、上記第１デッキにある上記線構造の上記個々の線構造と、上記第２デッキにある上記線構造の対応する個々の線構造との間に連結され、
上記トランジスタチャネルの個々のトランジスタチャネルは、上記複数の端子インターコネクトの個々の端子インターコネクトと上記メモリセルとの間にある、項目１に記載のメモリデバイス構造。
［項目３］
上記第１の複数の線構造、上記第２の複数の線構造、上記第３の複数の線構造、及び、上記第４の複数の線構造はそれぞれ、タングステン、タンタル又はチタン、又は、窒素をさらに含むこれらの合金を有する、項目２に記載のメモリデバイス構造。
［項目４］
上記第１トランジスタチャネル、上記第２トランジスタチャネル、上記第３トランジスタチャネル、及び、上記第４トランジスタチャネルはそれぞれ、多結晶質又はアモルファス材料を有する、項目２に記載のメモリデバイス構造。
［項目５］
上記多結晶質又はアモルファス材料は、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯ、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＧａＯ、ＧａＺｎＯ、ＩｎＡｌＯ、ＩｎＳｎＯ、ＩｎＭｇＯ、ＩｎＷＯ、ＧａＺｎＭｇＯ、ＧａＺｎＳｎＯ、ＧａＡｌＺｎＯ、ＧａＡｌＳｎＯ、ＨｆＺｎＯ、ＨｆＩｎＺｎＯ、ＨｆＡｌＧａＺｎＯ、ＩｎＭｇＺｎＯ、ＣｕＯｘ、ＮｂＯ、ＮｉＯ、ＣｏＯ、ＳｎＯ、Ｃｕ２Ｏ、ＡｇＡｌＯ、ＣｕＡｌＯ３、ＡｌＳｃＯＣ、Ｓｒ３ＢＰＯ３、Ｌａ２ＳｉＯ４Ｓｅ、ＬａＣｕＳｅ、Ｒｂ２Ｓｎ２Ｏ３、Ｌａ２Ｏ２Ｓ２、Ｋ２Ｓｎ２Ｏ３、Ｎａ２ＦｅＯＳｅ２、ＺｎＲｈ２Ｏ４を含む、項目４に記載のデバイス構造。
［項目６］
上記第１の複数の線構造、上記第２の複数の線構造、上記第３の複数の線構造、及び、上記第４の複数の線構造の個々の線構造は、
第１部分及び第２部分であって、上記第１部分及び上記第２部分のそれぞれは金属を含む、第１部分及び第２部分と、
上記第１部分と上記第２部分の間にある第３部分であって、上記第３部分は、上記金属及び酸素を含む、第３部分と
を有し、
上記対応するトランジスタチャネルのそれぞれは、上記第３部分の側壁に隣接する、項目２に記載のメモリデバイス構造。
［項目７］
上記トランジスタチャネルは、上記第３部分を被覆する、項目６に記載のメモリデバイス構造。
［項目８］
上記トランジスタチャネルは、上記第１部分又は上記第２部分の最上面の上方及び最下面の下方に延在する、項目７に記載のメモリデバイス構造。
［項目９］
上記第１の複数の線構造、上記第２の複数の線構造、上記第３の複数の線構造、及び、上記第４の複数の線構造の個々の線構造は、
それぞれが金属を含む第１部分及び第２部分と、
上記第１部分と上記第２部分との間にある第３部分であって、上記第３部分は、上記トランジスタチャネルの材料を含む、第３部分と
を有する、項目２に記載のメモリデバイス構造。
［項目１０］
上記第３部分は、上記第１部分の高さ又は上記第２部分の高さよりも大きい高さを有する、項目８に記載のメモリデバイス構造。
［項目１１］
上記第１の複数の線構造、上記第２の複数の線構造、上記第３の複数の線構造、及び、上記第４の複数の線構造における上記トランジスタチャネルの個々のトランジスタチャネルは、ゲート構造を通じて電気的に並列に連結される、項目２に記載のメモリデバイス構造。
［項目１２］
上記第１の複数の線構造と上記第３の複数の線構造との間の各クロスポイントにあるメモリセルをさらに備える、項目２に記載のメモリデバイス構造。
［項目１３］
上記メモリセルは、セレクタ要素と連結される不揮発性メモリ要素を有する、項目２に記載のメモリデバイス構造。
［項目１４］
デッキ選択トランジスタを製造する方法であって、
上記方法は、
基板の上方に導電ビアを形成する段階と、
上記ビアの上方で上記ビアと連結されるインターコネクト線構造を形成する段階であって、上記ビアは、上記線構造の第１部分と連結される、段階と、
上記線構造の第２部分を酸化させる段階と、
上記線構造の上記第２部分に隣接する側壁にチャネル材料を堆積する段階と、
上記チャネル材料上にゲート酸化膜層を堆積する段階と、
上記ゲート酸化膜層上にゲート電極を形成する段階と
を備える方法。
［項目１５］
上記線構造の上記第２部分を酸化させる段階の前に、方法は、さらに、エッチングプロセスを実行して、上記線構造の横方向及び縦方向の厚さを減らす段階を備える、項目１４に記載の方法。
［項目１６］
上記線構造の上記第２部分を酸化させる段階は、上記線構造の電気伝導性を遮断する段階を有する、項目１４に記載の方法。
［項目１７］
上記チャネルを形成する段階は、上記複数のインターコネクト線構造における上記線構造の上記個々の線構造の上記第２部分を取り囲む段階を有し、上記ゲート電極を形成する段階は、上記チャネルを取り囲む段階を有する、項目１４に記載の方法。
［項目１８］
上記チャネルを形成する段階は、さらに、上記線構造の上記第２部分の頂面及び側壁に上記チャネル材料を堆積する段階と、上記頂面から上記チャネル材料の一部分を除去する段階とを有する、項目１４に記載の方法。
［項目１９］
プロセッサと、
メモリデバイス構造と
を備え、
上記メモリデバイス構造は、
第１の複数の線構造であって、上記第１の複数の線構造の個々の線構造はそれぞれ、第１トランジスタチャネルを有する、第１の複数の線構造と、
上記第１の複数の線構造に対して実質的に直交する第２の複数の線構造であって、上記第２の複数の線構造の個々の線構造はそれぞれ、第２トランジスタチャネルを有する、第２の複数の線構造と、
上記第１の複数の線構造と上記第２の複数の線構造との間の各クロスポイントにあるメモリセルと、
複数の端子インターコネクトであって、上記複数の端子インターコネクトの個々の端子インターコネクトは、上記線構造の個々の線構造と、複数のロジックトランジスタの個々のロジックトランジスタとの間に連結され、上記トランジスタチャネルの個々のトランジスタチャネルは、上記複数の端子インターコネクトの上記個々の端子インターコネクトと上記メモリセルとの間にある、複数の端子インターコネクトと
を備えるシステム。
［項目２０］
上記メモリデバイス構造と連結されるメモリコントローラをさらに備える、項目１９に記載のシステム。
他の可能な請求項
［項目１］
第１の複数の線構造であって、上記第１の複数の線構造の個々の線構造はそれぞれ、第１トランジスタチャネルを有する、第１の複数の線構造と、
上記第１の複数の線構造に対して実質的に直交する第２の複数の線構造であって、上記第２の複数の線構造の個々の線構造はそれぞれ、第２トランジスタチャネルを有する、第２の複数の線構造と、
上記第１の複数の線構造と上記第２の複数の線構造との間の各クロスポイントにあるメモリセルと
を備えるメモリデバイス構造。
［項目２］
第１デッキは、上記第１の複数の線構造及び上記第２の複数の線構造を有し、上記メモリデバイス構造は、さらに、上記第１デッキの上方又は下にある第２デッキを備え、上記第２デッキは、
上記第１の複数の線構造と実質的に平行な第３の複数の線構造であって、上記第３の複数の線構造の個々の線構造はそれぞれ、第３トランジスタチャネルを含む、第３の複数の線構造と、
上記第２の複数の線構造と実質的に平行な第４の複数の線構造であって、上記第４の複数の線構造の個々の線構造はそれぞれ、第４トランジスタチャネルを含む、上記第４の複数の線構造と、
上記第３の複数の線構造と上記第４の複数の線構造との間の各クロスポイントにあるメモリセルと
を有し、
上記メモリデバイス構造は、さらに、上記第１デッキと上記第２デッキとの間に複数の端子インターコネクトを備え、上記複数の端子インターコネクトの個々の端子インターコネクトは、上記第１デッキにある上記線構造の上記個々の線構造と、上記第２デッキにある上記線構造の対応する個々の線構造との間に連結され、
上記トランジスタチャネルの個々のトランジスタチャネルは、上記複数の端子インターコネクトの個々の端子インターコネクトと上記メモリセルとの間にある、項目１に記載のメモリデバイス構造。
［項目３］
上記第１の複数の線構造、上記第２の複数の線構造、上記第３の複数の線構造、及び、上記第４の複数の線構造はそれぞれ、タングステン、タンタル又はチタン、又は、窒素をさらに含むこれらの合金を有する、項目２に記載のメモリデバイス構造。
［項目４］
上記第１トランジスタチャネル、上記第２トランジスタチャネル、上記第３トランジスタチャネル、及び、上記第４トランジスタチャネルはそれぞれ、多結晶質又はアモルファス材料を有する、項目２に記載のメモリデバイス構造。
［項目５］
上記多結晶質又はアモルファス材料は、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯ、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＧａＯ、ＧａＺｎＯ、ＩｎＡｌＯ、ＩｎＳｎＯ、ＩｎＭｇＯ、ＩｎＷＯ、ＧａＺｎＭｇＯ、ＧａＺｎＳｎＯ、ＧａＡｌＺｎＯ、ＧａＡｌＳｎＯ、ＨｆＺｎＯ、ＨｆＩｎＺｎＯ、ＨｆＡｌＧａＺｎＯ、ＩｎＭｇＺｎＯ、ＣｕＯｘ、ＮｂＯ、ＮｉＯ、ＣｏＯ、ＳｎＯ、Ｃｕ２Ｏ、ＡｇＡｌＯ、ＣｕＡｌＯ３、ＡｌＳｃＯＣ、Ｓｒ３ＢＰＯ３、Ｌａ２ＳｉＯ４Ｓｅ、ＬａＣｕＳｅ、Ｒｂ２Ｓｎ２Ｏ３、Ｌａ２Ｏ２Ｓ２、Ｋ２Ｓｎ２Ｏ３、Ｎａ２ＦｅＯＳｅ２、ＺｎＲｈ２Ｏ４を含む、項目４に記載のデバイス構造。
［項目６］
上記第１の複数の線構造、上記第２の複数の線構造、上記第３の複数の線構造、及び、上記第４の複数の線構造の個々の線構造は、
第１部分及び第２部分であって、上記第１部分及び上記第２部分のそれぞれは金属を含む、第１部分及び第２部分と、
上記第１部分と上記第２部分の間にある第３部分であって、上記第３部分は、上記金属及び酸素を含む、第３部分と
を有し、
上記対応するトランジスタチャネルのそれぞれは、上記第３部分の側壁に隣接する、項目２に記載のメモリデバイス構造。
［項目７］
上記トランジスタチャネルは、上記第３部分を被覆する、項目６に記載のメモリデバイス構造。
［項目８］
上記トランジスタチャネルは、上記第１部分又は上記第２部分の最上面の上方及び最下面の下方に延在する、項目７に記載のメモリデバイス構造。
［項目９］
上記第１の複数の線構造、上記第２の複数の線構造、上記第３の複数の線構造、及び、上記第４の複数の線構造の個々の線構造は、
それぞれが金属を含む第１部分及び第２部分と、
上記第１部分と上記第２部分との間にある第３部分であって、上記第３部分は、上記トランジスタチャネルの材料を含む、第３部分と
を有する、項目２に記載のメモリデバイス構造。
［項目１０］
上記第３部分は、上記第１部分の高さ又は上記第２部分の高さよりも大きい高さを有する、項目８に記載のメモリデバイス構造。
［項目１１］
上記第１の複数の線構造、上記第２の複数の線構造、上記第３の複数の線構造、及び、上記第４の複数の線構造における上記トランジスタチャネルの個々のトランジスタチャネルは、ゲート構造を通じて電気的に並列に連結される、項目２に記載のメモリデバイス構造。
［項目１２］
上記第１の複数の線構造と上記第３の複数の線構造との間の各クロスポイントにあるメモリセルをさらに備える、項目２に記載のメモリデバイス構造。
［項目１３］
上記メモリセルは、セレクタ要素と連結される不揮発性メモリ要素を有する、項目２に記載のメモリデバイス構造。
［項目１４］
デッキ選択トランジスタを製造する方法であって、
上記方法は、
基板の上方に導電ビアを形成する段階と、
上記ビアの上方で上記ビアと連結されるインターコネクト線構造を形成する段階であって、上記ビアは、上記線構造の第１部分と連結される、段階と、
上記線構造の第２部分を酸化させる段階と、
上記線構造の上記第２部分に隣接する側壁にチャネル材料を堆積する段階と、
上記チャネル材料上にゲート酸化膜層を堆積する段階と、
上記ゲート酸化膜層上にゲート電極を形成する段階と
を備える方法。
［項目１５］
上記線構造の上記第２部分を酸化させる段階の前に、方法は、さらに、エッチングプロセスを実行して、上記線構造の横方向及び縦方向の厚さを減らす段階を備える、項目１４に記載の方法。
［項目１６］
上記線構造の上記第２部分を酸化させる段階は、上記線構造の電気伝導性を遮断する段階を有する、項目１４に記載の方法。
［項目１７］
上記チャネルを形成する段階は、上記複数のインターコネクト線構造における上記線構造の上記個々の線構造の上記第２部分を取り囲む段階を有し、上記ゲート電極を形成する段階は、上記チャネルを取り囲む段階を有する、項目１４に記載の方法。
［項目１８］
上記チャネルを形成する段階は、さらに、上記線構造の上記第２部分の頂面及び側壁に上記チャネル材料を堆積する段階と、上記頂面から上記チャネル材料の一部分を除去する段階とを有する、項目１４に記載の方法。
［項目１９］
プロセッサと、
メモリデバイス構造と
を備え、
上記メモリデバイス構造は、
第１の複数の線構造であって、上記第１の複数の線構造の個々の線構造はそれぞれ、第１トランジスタチャネルを有する、第１の複数の線構造と、
上記第１の複数の線構造に対して実質的に直交する第２の複数の線構造であって、上記第２の複数の線構造の個々の線構造はそれぞれ、第２トランジスタチャネルを有する、第２の複数の線構造と、
上記第１の複数の線構造と上記第２の複数の線構造との間の各クロスポイントにあるメモリセルと、
複数の端子インターコネクトであって、上記複数の端子インターコネクトの個々の端子インターコネクトは、上記線構造の個々の線構造と、複数のロジックトランジスタの個々のロジックトランジスタとの間に連結され、上記トランジスタチャネルの個々のトランジスタチャネルは、上記複数の端子インターコネクトの上記個々の端子インターコネクトと上記メモリセルとの間にある、複数の端子インターコネクトと
を備えるシステム。
［項目２０］
上記メモリデバイス構造と連結されるメモリコントローラをさらに備える、項目１９に記載のシステム。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図4C】
【図4D】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図6】
【図7A】
【図7B】
【図8A】
【図8B】
【図9】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図16C】
【図16D】
【図16E】
【図16F】
【図16G】
【図17】
【図18】
【図19】
【外国語明細書】