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特開2022-92570３次元クロスポイントメモリのためのピラー選択トランジスタ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022092570
(43)【公開日】2022-06-22
(54)【発明の名称】３次元クロスポイントメモリのためのピラー選択トランジスタ
(51)【国際特許分類】
H01L 21/8239 20060101AFI20220615BHJP
H01L 45/00 20060101ALI20220615BHJP
H01L 49/00 20060101ALI20220615BHJP
【ＦＩ】
H01L27/105 449
H01L27/105 448
H01L45/00 A
H01L45/00 Z
H01L49/00 Z
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2021158529
(22)【出願日】2021-09-28
(31)【優先権主張番号】17/118,385
(32)【優先日】2020-12-10
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】591003943
【氏名又は名称】インテル・コーポレーション
(74)【代理人】
【識別番号】110000877
【氏名又は名称】龍華国際特許業務法人
(72)【発明者】
【氏名】プラシャント マジ
(72)【発明者】
【氏名】デルチャン カウ
(72)【発明者】
【氏名】マックス ハイネマン
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083GA10
5F083JA02
5F083JA36
5F083JA37
5F083JA39
5F083JA56
5F083JA60
5F083PR03
5F083PR05
5F083PR21
5F083PR22
5F083PR40
(57)【要約】 （修正有）
【課題】クロスポイントメモリアレイでデコーダトランジスタのフットプリントを最小限に抑えつつ、メモリ密度を増加するピラー選択トランジスタを提供する。
【解決手段】メモリデバイス構造１００は、ソース構造１０６とドレイン構造１０８との間のチャネル層１０４を有する鉛直ピラー選択トランジスタ１０２と、チャネルに隣接するゲート電極１１０と、を備える。ゲート誘電体層１１１は、ゲート電極とチャネル層との間にある。第１インターコネクト１１２の第１端子１１２は、ソース構造又はドレイン構造に結合される。メモリデバイス構造は更に、メモリセル１１８、１２０（１３６、１３８）のペアを含む。各メモリセルは、セレクタ及びメモリ素子を含む。メモリセルの個々の第１端子は、第１インターコネクトの第２および第３端子のそれぞれに結合される。メモリセルの個々の第２端子は、第２インターコネクトのペアの個々に結合される。
【選択図】図１Ａ
【解決手段】メモリデバイス構造１００は、ソース構造１０６とドレイン構造１０８との間のチャネル層１０４を有する鉛直ピラー選択トランジスタ１０２と、チャネルに隣接するゲート電極１１０と、を備える。ゲート誘電体層１１１は、ゲート電極とチャネル層との間にある。第１インターコネクト１１２の第１端子１１２は、ソース構造又はドレイン構造に結合される。メモリデバイス構造は更に、メモリセル１１８、１２０（１３６、１３８）のペアを含む。各メモリセルは、セレクタ及びメモリ素子を含む。メモリセルの個々の第１端子は、第１インターコネクトの第２および第３端子のそれぞれに結合される。メモリセルの個々の第２端子は、第２インターコネクトのペアの個々に結合される。
【選択図】図１Ａ
【特許請求の範囲】
【請求項1】
メモリデバイス構造であって、
トランジスタであって、
ソースとドレインとの間のチャネルであって、前記トランジスタの長手方向軸に沿うチャネルと、
前記長手方向軸に直交する第１方向に沿うゲート電極と、
前記ゲート電極と前記チャネルとの間のゲート誘電体層と
を含むトランジスタと、
前記ソースまたは前記ドレインに結合された第１インターコネクトであって、前記チャネルと共線である第１インターコネクトと、
前記長手方向軸および前記第１方向の両方に直交する第２方向に沿う第２インターコネクトのペアと、
メモリセルのペアであって、前記メモリセルのペアの個々は、セレクタ素子およびメモリ素子を含み、前記メモリセルのペアの前記個々の第１端子は、前記第１インターコネクトに結合され、前記メモリセルのペアの前記個々の第２端子は、前記第２インターコネクトのペアの個々に結合される、メモリセルのペアと
を備えるメモリデバイス構造。
トランジスタであって、
ソースとドレインとの間のチャネルであって、前記トランジスタの長手方向軸に沿うチャネルと、
前記長手方向軸に直交する第１方向に沿うゲート電極と、
前記ゲート電極と前記チャネルとの間のゲート誘電体層と
を含むトランジスタと、
前記ソースまたは前記ドレインに結合された第１インターコネクトであって、前記チャネルと共線である第１インターコネクトと、
前記長手方向軸および前記第１方向の両方に直交する第２方向に沿う第２インターコネクトのペアと、
メモリセルのペアであって、前記メモリセルのペアの個々は、セレクタ素子およびメモリ素子を含み、前記メモリセルのペアの前記個々の第１端子は、前記第１インターコネクトに結合され、前記メモリセルのペアの前記個々の第２端子は、前記第２インターコネクトのペアの個々に結合される、メモリセルのペアと
を備えるメモリデバイス構造。
【請求項2】
前記メモリセルのペアは、第１ティア内のメモリセルの第１ペアであり、
前記メモリデバイス構造は更に、第２ティア内の前記メモリセルの第１ペアの上のメモリセルの第２ペアを含み、
前記メモリセルの第２ペアの個々は、セレクタおよびメモリ素子を含み、
前記メモリセルの第２ペアの前記個々の第１端子は、前記第２ティア内の前記第１インターコネクトの一部に結合され、
前記メモリセルの第２ペアの前記個々の第２端子は、第３インターコネクトのペアの個々に結合され、前記第３インターコネクトのペアは、前記第２インターコネクトのペアに平行であり、その上にある、
請求項１に記載のメモリデバイス構造。
前記メモリデバイス構造は更に、第２ティア内の前記メモリセルの第１ペアの上のメモリセルの第２ペアを含み、
前記メモリセルの第２ペアの個々は、セレクタおよびメモリ素子を含み、
前記メモリセルの第２ペアの前記個々の第１端子は、前記第２ティア内の前記第１インターコネクトの一部に結合され、
前記メモリセルの第２ペアの前記個々の第２端子は、第３インターコネクトのペアの個々に結合され、前記第３インターコネクトのペアは、前記第２インターコネクトのペアに平行であり、その上にある、
請求項１に記載のメモリデバイス構造。
【請求項3】
前記メモリセルの第１ペアおよび前記メモリセルの第２ペアにおける前記メモリ素子および前記セレクタ素子は、直列に接続され、
前記メモリセルの第１ペアおよび前記メモリセルの第２ペアの前記個々の複数の前記メモリ素子または複数の前記セレクタ素子のいずれかは、各々前記第１インターコネクトに結合される、請求項２に記載のメモリデバイス構造。
前記メモリセルの第１ペアおよび前記メモリセルの第２ペアの前記個々の複数の前記メモリ素子または複数の前記セレクタ素子のいずれかは、各々前記第１インターコネクトに結合される、請求項２に記載のメモリデバイス構造。
【請求項4】
前記チャネルは多結晶またはアモルファス材料を含む、請求項１から３のいずれか一項に記載のメモリデバイス構造。
【請求項5】
前記多結晶またはアモルファス材料は、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯ、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＧａＯ、ＧａＺｎＯ、ＩｎＡｌＯ、ＩｎＳｎＯ、ＩｎＭｇＯ、ＧａＺｎＭｇＯ、ＧａＺｎＳｎＯ、ＧａＡｌＺｎＯ、ＧａＡｌＳｎＯ、ＨｆＺｎＯ、ＨｆＩｎＺｎＯ、ＨｆＡｌＧａＺｎＯ、ＩｎＭｇＺｎＯ、ＮｂＯ、ＮｉＯ、ＣｏＯ、ＳｎＯ、Ｃｕ２Ｏ、ＡｇＡｌＯ、ＣｕＡｌＯ３、ＡｌＳｃＯＣ、Ｓｒ３ＢＰＯ３、Ｌａ２ＳｉＯ４Ｓｅ、ＬａＣｕＳｅ、Ｒｂ２Ｓｎ２Ｏ３、Ｌａ２Ｏ２Ｓ２、Ｋ２Ｓｎ２Ｏ３、Ｎａ２ＦｅＯＳｅ２、ＺｎＲｈ２Ｏ４またはＣｕＯｘを含み、ｘは１または２である、請求項４に記載のメモリデバイス構造。
【請求項6】
前記チャネルは誘電材料を含むコアを包囲し、前記ゲート誘電体層は前記チャネルを包囲し、前記ゲート電極は前記ゲート誘電体層を包囲する、請求項１から５のいずれか一項に記載のメモリデバイス構造。
【請求項7】
前記ドレインは前記ソースおよび前記コアの上にあり、前記ドレインは、前記ゲート誘電体層に隣接する前記チャネルの一部の間にあり、前記ソースは、前記ゲート誘電体層、および、前記第１方向に沿って延在する前記チャネルの一部に隣接する、請求項６に記載のメモリデバイス構造。
【請求項8】
前記ドレインおよび前記コアは各々、前記第１方向に沿った実質的に同一の横方向厚さを有する、請求項７に記載のメモリデバイス構造。
【請求項9】
前記ドレインは前記ソースの上にあり、前記コアは、直接的に前記ソースと前記ドレインとの間にあり、前記ソースおよび前記ドレインは各々、前記第１方向に沿った実質的に同一の横方向厚さを有する、請求項６から８のいずれか一項に記載のメモリデバイス構造。
【請求項10】
前記ソースまたは前記ドレインは、前記第１方向に沿った第１横方向厚さを有し、前記メモリセルの第１ペアおよび前記メモリセルの第２ペアにおける前記メモリセルの前記個々は各々、前記第１方向に沿った第２横方向厚さを有し、前記第１横方向厚さは、前記第２横方向厚さの２倍未満である、請求項２から９のいずれか一項に記載のメモリデバイス構造。
【請求項11】
前記第１インターコネクトは前記第１方向に沿った第１横方向厚さを有し、前記メモリセルの第１ペア、および、前記メモリセルの第２ペアにおける前記メモリセルの個々は各々、前記第１方向に沿った第２横方向厚さを有し、前記第１横方向厚さは前記第２横方向厚さ未満である、請求項２から９のいずれか一項に記載のメモリデバイス構造。
【請求項12】
前記トランジスタは、前記第１方向に沿ったトランジスタのアレイであり、前記トランジスタのアレイにおける前記トランジスタの前記個々の前記ゲート電極は電気的に並列に結合される、請求項１から１１のいずれか一項に記載のメモリデバイス構造。
【請求項13】
前記第１インターコネクトは、前記第１方向に沿った第１横方向厚さを有し、前記第１横方向厚さは、５０ｎｍから７０ｎｍの間であり、前記第２インターコネクトのペアの個々は第２横方向厚さを有し、前記第２横方向厚さは、３５ｎｍから５０ｎｍの間である、請求項１から１１のいずれか一項に記載のメモリデバイス構造。
【請求項14】
鉛直トランジスタを製造する方法であって、
基板の上に第１電極を形成する段階と、
前記第１電極上に材料層スタックを形成する段階であって、前記材料層スタックを形成する段階は、前記第１電極の上の第１誘電体上にゲート電極材料を成膜し、前記ゲート電極材料上に第２誘電体を成膜する段階を含む、段階と、
前記材料層スタックに開口を形成し、前記第１電極を露出する段階と、
前記ゲート電極材料に隣接する前記開口にゲート誘電体層を形成する段階と、
前記ゲート誘電体層に隣接する前記開口にチャネル層を形成する段階と、
前記チャネル層に隣接する前記開口に第２誘電体を形成する段階であって、前記誘電体は、前記開口を部分的に充填する段階と、
前記開口に第２電極を形成する段階と
を備える方法。
基板の上に第１電極を形成する段階と、
前記第１電極上に材料層スタックを形成する段階であって、前記材料層スタックを形成する段階は、前記第１電極の上の第１誘電体上にゲート電極材料を成膜し、前記ゲート電極材料上に第２誘電体を成膜する段階を含む、段階と、
前記材料層スタックに開口を形成し、前記第１電極を露出する段階と、
前記ゲート電極材料に隣接する前記開口にゲート誘電体層を形成する段階と、
前記ゲート誘電体層に隣接する前記開口にチャネル層を形成する段階と、
前記チャネル層に隣接する前記開口に第２誘電体を形成する段階であって、前記誘電体は、前記開口を部分的に充填する段階と、
前記開口に第２電極を形成する段階と
を備える方法。
【請求項15】
前記第１電極を形成する段階は、基板の上に第１電極材料をパターニングし、前記第１電極上に誘電材料を形成し、前記誘電材料を平坦化して前記第１電極を隠す段階を含む、請求項１４に記載の方法。
【請求項16】
前記開口を形成する段階は、前記第２誘電体をエッチングし、前記ゲート電極材料をエッチングして開口を形成する段階を含む、請求項１４または１５に記載の方法。
【請求項17】
前記ゲート誘電体層を形成する段階は、
前記開口に、および、前記第１電極上にゲート誘電体層材料を成膜する段階と、
前記第１電極に接触する前記ゲート誘電体層をエッチングして前記第１電極を露出する段階と
を含む、請求項１４から１６のいずれか一項に記載の方法。
前記開口に、および、前記第１電極上にゲート誘電体層材料を成膜する段階と、
前記第１電極に接触する前記ゲート誘電体層をエッチングして前記第１電極を露出する段階と
を含む、請求項１４から１６のいずれか一項に記載の方法。
【請求項18】
前記第２誘電体を形成する段階は、前記第２誘電体をブランケット蒸着して前記開口を充填し、前記ゲート電極材料の上面と実質的に同一平面であるレベルまで前記第２誘電体を凹設する段階を含む、請求項１４から１７のいずれか一項に記載の方法。
【請求項19】
システムであって、
前記システムに電力供給するバッテリと、
メモリデバイス構造であって、
トランジスタであって、
ソースとドレインとの間のチャネルであって、前記トランジスタの長手方向軸に沿うチャネルと、
前記長手方向軸に直交する第１方向に沿うゲート電極と、
前記ゲート電極と前記チャネルとの間のゲート誘電体層と
を含むトランジスタと、
前記ソースまたは前記ドレインに結合された第１インターコネクトであって、前記チャネルと共線である第１インターコネクトと、
前記長手方向軸および前記第１方向の両方に直交する第２方向に沿う第２インターコネクトのペアと、
メモリセルのペアであって、前記メモリセルのペアの個々は、セレクタ素子およびメモリ素子を含み、前記メモリセルのペアの前記個々の第１端子は、前記第１インターコネクトに結合され、前記メモリセルのペアの前記個々の第２端子は、前記第２インターコネクトのペアの個々に結合される、メモリセルのペアと
を含むメモリデバイス構造と
を備えるシステム。
前記システムに電力供給するバッテリと、
メモリデバイス構造であって、
トランジスタであって、
ソースとドレインとの間のチャネルであって、前記トランジスタの長手方向軸に沿うチャネルと、
前記長手方向軸に直交する第１方向に沿うゲート電極と、
前記ゲート電極と前記チャネルとの間のゲート誘電体層と
を含むトランジスタと、
前記ソースまたは前記ドレインに結合された第１インターコネクトであって、前記チャネルと共線である第１インターコネクトと、
前記長手方向軸および前記第１方向の両方に直交する第２方向に沿う第２インターコネクトのペアと、
メモリセルのペアであって、前記メモリセルのペアの個々は、セレクタ素子およびメモリ素子を含み、前記メモリセルのペアの前記個々の第１端子は、前記第１インターコネクトに結合され、前記メモリセルのペアの前記個々の第２端子は、前記第２インターコネクトのペアの個々に結合される、メモリセルのペアと
を含むメモリデバイス構造と
を備えるシステム。
【請求項20】
前記メモリデバイス構造に結合されたメモリコントローラを更に備える、請求項１９に記載のシステム。
【発明の詳細な説明】
【背景技術】
【0001】
３次元（３Ｄ）クロスポイントメモリアレイは、メモリセルのティアまたはデッキを有してよい。しかしながら、このような方式でメモリセルの総数を増加させることは、必要とされるデコーダトランジスタの数を比例的に増加し得るので、デコーダトランジスタの全体的なフットプリントを増加させる。そのため、デコーダトランジスタのフットプリントを最小限に抑えつつ、メモリ密度を増加させるような解決手段が求められている。
【図面の簡単な説明】
【0002】
本明細書で説明される材料は、例示を目的として図示されており、添付の図に限定することを目的としていない。説明を簡潔かつ明確にするために、図に示される要素は必ずしも縮尺通りに描かれていない。例えば、いくつかの要素の寸法は、明確にするために他の要素に対して誇張されることがある。また、様々な物理的特徴は、議論を明確にするためにそれらの簡略化された「理想的な」形および配置で表され得るが、それでもなお、実用的な実装は図示された理想に近似するだけであり得ることが理解される。例えば、滑らかな表面および直交交差は、ナノ製造技術により形成される構造についての有限の粗さ、面取りおよび不完全な角度での交差の特性が無視して描かれることがある。さらに、適切であると考えられる場合、参照符号は、対応するまたは類似する要素を示すために複数の図の間で繰り返されている。
【図1A】ティアメモリアレイに結合された鉛直トランジスタを含むメモリデバイス構造の断面図である。
【図1C】本開示の実施形態によるメモリセルの断面図である。
【図1D】本開示の実施形態によるメモリセルの断面図である。
【図2A】本開示の実施形態によるメモリ素子の断面図である。
【図2B】本開示の実施形態によるメモリ素子の断面図である。
【図2C】本開示の実施形態によるセレクタ素子の断面図である。
【図2D】内蔵メモリセレクタセルの断面図であり、絶縁体層はメモリ素子およびセレクタ素子の特性を示す。
【図2E】本開示の実施形態による、絶縁体層に隣接するスイッチング層の断面図である。
【図3A】本開示の実施形態による、ティアメモリアレイに結合された鉛直トランジスタアレイを含むメモリデバイス構造の等角図である。
【図4A】基板の上に形成される材料層スタックを示す。
【図6A】個々のメモリセルを形成するカットマスク実装の断面図である。
【図10A】基板の上に形成される電極の断面図である。
【図11】ソース構造およびドレイン構造の各々が同一の横方向厚さを有するトランジスタ構造の断面図である。
【図12A】トランジスタのアレイの断面図である。
【図12B】本開示の実施形態による、ロジックトランジスタアレイ上のティアメモリアレイの断面図である。
【図13】デコーダトランジスタフットプリントスケーリングを可能にするためにメモリデバイスアレイに結合されたピラー選択トランジスタアレイを含むコンピューティングシステムの例のブロック図である。
【図14】デコーダトランジスタフットプリントスケーリングを可能にするためにメモリデバイスアレイに結合されたピラー選択トランジスタアレイをメモリが含むシステムの例のブロック図である。
【発明を実施するための形態】
【0003】
３Ｄクロスポイントのためのピラー選択トランジスタおよび製造方法を以下で説明する。本開示の実施形態についての完全な理解を提供すべく、以下の説明では、構造上のスキームおよび詳細な製造方法など、多くの具体的な詳細が説明される。これらの具体的な詳細なしに、本開示の実施形態を実践され得ることが当業者に明らかであろう。他の場合において、電界効果トランジスタ（ＦＥＴ）およびメモリまたはセレクタ素子に関連する動作などの既知の特徴は、本開示の実施形態を曖昧にしないために、詳細には説明されない。さらに、図面に示される様々な実施形態は例示的に表現したものであって、必ずしも原寸に比例して描かれてはいない。
【0004】
いくつかの例において、以下の説明では、周知の方法およびデバイスは、本開示を不明瞭にすることを避けるために、詳細にというよりはむしろ、ブロック図の形式で示される。本明細書の全体を通して、「実施形態」または「一実施形態」または「いくつかの実施形態」という参照は、実施形態に関連して説明される具体的な特徴、構造、機能または特性が本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書の全体を通して、様々な場所に登場する「実施形態において」または「一実施形態において」または「いくつかの実施形態」という語句は必ずしも、本開示の同一の実施形態を参照するわけではない。更に、特定の特徴、構造、機能、または特性を、１または複数の実施形態の中で任意の好適な方式で組み合わせてよい。例えば、第１の実施形態が第２の実施形態と組み合わされよく、２つの実施形態に関連する具体的な特徴、構造、機能、または特性がどこでも互いに排他的ではない。
【0005】
本記載および添付の特許請求の範囲で用いられるように、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈がそうでないことを明確に示していない限り、同様に複数形を含むことが意図されている。本明細書で用いられるように、「および／または」という用語が、関連して列挙された複数の項目のうち１または複数の任意のおよび全ての可能な組み合わせを指し、かつ、これらを包含することも理解されるべきであろう。
【0006】
「結合され」および「接続され」という用語は、それらの派生語とともに、複数のコンポーネント間の機能的または構造的な関係を説明するのに本明細書で用いられ得る。これらの用語は、互いに関して同義語とすることを目的としたものではないことを理解されたい。むしろ、特定の実施形態では、「接続され」は、２以上の要素が互いに直接物理的、光学的、または、電気的に接触した状態にあることを示すのに用いられ得る。「結合され」は、２以上の要素が（それらの間の他の介在要素と共に）互いに直接的または間接的に物理的、電気的、または磁気的に接触していること、および／または、２以上の要素が協働する、または（例えば、因果関係において）互いに相互作用することを示すために使用され得る。
【0007】
本明細書で用いられるような「の上方（ｏｖｅｒ）」、「の下方（ｕｎｄｅｒ）」、「の間（ｂｅｔｗｅｅｎ）」、「上（ｏｎ）」という用語は、そのような物理的関係が注目に値する、あるコンポーネントまたは材料の、他のコンポーネントまたは材料に対する相対的な位置を指す。例えば、材料の文脈において、ある材料、または、別の上方または下に配置される材料は、直接接触し得る、または、１または複数の介在する材料を有し得る。さらに、２つの材料の間に配置されるある材料は、２つの層に直接接触し得る、または、１または複数の介在する層を有し得る。対照的に、第２材料「上」の第１材料は、第２材料／原料と直接接触する。コンポーネントアセンブリの文脈において、同様の区別がなされる。本記載および特許請求の範囲の全体を通して使用されるように、「のうちの少なくとも１つ」または「のうちの１または複数」という用語により組み合わされる項目の列挙は、列挙された用語の任意の組み合わせを意味し得る。
【0008】
本明細書において、「隣接」という用語は一般的に、横方向に別のものの隣にある（例えば、１または複数のものが間にある状態で、すぐ隣にある）、または、接合（例えば、当接）する位置を指す。
【0009】
「信号」という用語は、少なくとも１つの電流信号、電圧信号、磁気信号またはデータ／クロック信号を指し得る。「ａ」、「ａｎ」および「ｔｈｅ」の意味は、複数形の言及を含む。
【0010】
「デバイス」という用語は一般的に、その用語の使用の文脈に係る装置を指し得る。例えば、デバイスは、層または構造のスタック、単一構造または層、能動および／または受動要素などを有する様々な構造の接続を指し得る。一般的に、デバイスは、ｘ‐ｙ‐ｚ直交座標系のｘ－ｙ方向に沿った平面と、ｚ方向に沿った高さとを有する３次元構造である。デバイスの平面は、デバイスを含む装置の平面でもあり得る。
【0011】
本記載および特許請求の範囲の全体を通して使用されるように、「の少なくとも１」または「の１または複数」という用語で組み合わされる一連の項目は、列挙された用語の任意の組み合わせを意味し得る。
【0012】
使用の明示的な文脈において別段の指定が無い限り、「実質的に等しい」、「およそ等しい」、「ほぼ等しい」という用語は、そのように説明される２つのものの間の違いは偶発劇な変動以下であることを意味する。当分野において、そのような変動は典型的には、予め定められた目標値の±１０％以下である。
【0013】
本記載および特許請求の範囲における「左（ｌｅｆｔ）」、「右（ｒｉｇｈｔ）」、「前方（ｆｒｏｎｔ）」、「後方（ｂａｃｋ）」、「上部（ｔｏｐ）」、「底部（ｂｏｔｔｏｍ）」、「の上方（ｏｖｅｒ）」および「の下方（ｕｎｄｅｒ）」などの用語は、もしあれば、説明を目的として用いられており、必ずしも永久的な位置関係を説明しているものではない。例えば、本明細書において用いられるように、「上方（ｏｖｅｒ）」、「の下方（ｕｎｄｅｒ）」、「前方（ｆｒｏｎｔ ｓｉｄｅ）」、「後方（ｂａｃｋ ｓｉｄｅ）」、「上部（ｔｏｐ）」、「底部（ｂｏｔｔｏｍ）」、「の上方（ｏｖｅｒ）」、「の下方（ｕｎｄｅｒ）」および「上（ｏｎ）」などの用語は、デバイス内のあるコンポーネント、構造または材料の、他の参照されるコンポーネント、構造または材料に対する相対的な位置を指す。ここで、そのような物理的関係は注目に値する。本明細書において、これらの用語は、主にデバイスのｚ軸の文脈の中で説明の目的のみに利用され、したがって、デバイスの向きについて相対的であり得る。これゆえに、本明細書において提供される図の文脈において、第２材料「の上方」の第１材料は、提供される図の文脈に対してデバイスが上下逆さの向きである場合、第２材料「の下方」でもあり得る。材料の文脈において、別の材料の上方または下方に配置されるある材料は、直接接触し得る、または、１または複数の介在する材料を有し得る。さらに、２つの材料の間に配置されるある材料は、２つの層に直接接触し得る、または、１または複数の介在する層を有し得る。対照的に、第２材料「上」の第１材料は、その第２材料と直接接触した状態にある。コンポーネントアセンブリの文脈において、同様の区別が行われる。
【0014】
「間」という用語は、デバイスのｚ軸、ｘ軸またはｙ軸の文脈において利用され得る。２つの他の材料の間にある材料は、これらの材料のうちの一方または両方と接触し得る、または、１または複数の介在する材料により、他の２つの材料の両方から隔離され得る。したがって、２つの他の材料の「間」にある材料は、他の２つの材料のいずれかと接触し得る、または、介在する材料を通じて他の２つの材料に結合され得る。２つの他のデバイスの間にあるデバイスは、それらのデバイスの一方または両方に直接接続され得る、または、１または複数の介在するデバイスにより他の２つのデバイスの両方から隔離され得る。
【0015】
メモリセルは、様々な３Ｄクロスポイントメモリアプリケーションのためのデコーダトランジスタの大きなアレイと併せて用いられる。３Ｄクロスポイントメモリアレイは多くの場合、第１平面上の一連のワード線、および、第１平面の上の第２平面上の一連のビット線を含み、ワード線は、ビット線の上方で直交する（または、その逆もあり得る）。メモリセルは、ワード線とビット線との間のクロスオーバの各ポイント（クロスポイント）に位置し、メモリセルは、ワード線を対応するビット線と結合して、単一のメモリアレイデッキまたは、ここではデッキを形成する。
【0016】
実施形態において、クロスポイントメモリセルの有効セルサイズは、セルピッチの２乗をデッキの数で除算したものに等しい。いくつかの実施形態において、メモリデッキの数は、およそ６以下である。メモリデッキの数の上限に達したとき、メモリスケーリングは、特定のメモリピッチ（メモリセル間の横方向間隔）によって制限され得る。メモリ密度は、ピッチスケーリングおよび層のスタック（デッキの数を増加させる）によって、従来の３Ｄクロスポイントメモリにおいて増加され得る。しかしながら、各デッキを製造するのに必要なプロセス工程の数に応じて、デッキが多くなるにつれて、生産費用は著しく増加し得る。
【0017】
しかしながら、本発明者は、メモリデバイス生産費用を付随的に増加させることなくメモリデバイス構造におけるスタックの数を増加できる装置を考案した。本開示の実施形態によれば、メモリデバイス構造はメモリセルを含み、メモリ素子が各メモリセルにおけるセレクタ素子に横方向に結合される。さらなる実施形態において、メモリデバイス構造は、平面上の２つの直交する方向に延在してティアまたはデッキを形成するアレイにおける複数のメモリセルを含み得る。メモリデバイス構造は、スタックされる複数のデッキを含み得る。動作中、メモリデバイス構造は、ワード線、ビット線、およびティア／デッキアドレスの固有セットのうち選択されたものがメモリセルのペアにアクセスすることを可能にし得る。
【0018】
本明細書に説明されるメモリデバイス構造は、有利なことに、デコーダまたはプログラミングトランジスタの数を低減し、チップ面積の低減を提供し得る。ティアにおける特定のメモリセルをアドレス指定するために、デコーダトランジスタは、各ワード線およびビット線に個別に結合され得る。メモリセルの数が増加するとき、ビット線およびワード線の数が比例して増加し、各メモリセル（ビットセル）をアドレス指定する必要があるデコーダトランジスタの数も増加する。例えばクロスポイントメモリアレイの下など、クロスポイントアレイの近くに多数のデコーダトランジスタを収容するために、ワード線およびビット線の相対的な長さが増加され得る。代替的に、デコーダトランジスタは、メモリアレイに横方向に隣接する領域を占有し得る。いずれの例においても、より大きいチップ面積が利用され得る。
【0019】
メモリセルの層（ティア）の数を増加させて３次元アレイを形成することにより、単位面積あたりのメモリ密度を増加させることができる。しかしながら、メモリセルの数を増加させると、必要なデコーダトランジスタの数も比例して増加する。いくつかの例において、単一ティアは、４０００のビット線および４０００のワード線を含み得る。したがって、単一の４０００×４０００のティアは、８０００のデコーダトランジスタを必要とし得る。デコーダトランジスタの数がティアの数に比例して増加するので、所与のダイサイズについて高密度のメモリアレイを可能にすることは非常に困難であり得る。
【0020】
いくつかの実施形態によれば、デコーダトランジスタの数を低減するために、ティアにおける複数の（例えば２つ）メモリセルは、共通電極を通じて結合される。共通電極は更に、直下のデコーダトランジスタのソースまたはドレインに結合され得る。デコーダトランジスタの総数を低減するために共通電極によって複数のメモリセルを結合することに加えて、メモリセルのフットプリント内にデコーダトランジスタを制限することも、デバイスフットプリントを低減することに有利である。
【0021】
実施形態によるメモリデバイス構造の別の利点は、様々なティアにおけるメモリセルが並行して製造され得、メモリセルあたりの製造費用が大幅に低減し得ることである。
【0022】
図１Ａは、ティアメモリ構造１０３に結合された鉛直ピラー選択トランジスタ１０２を含むメモリデバイス構造１００の断面図である。示されるように、ピラー選択トランジスタ１０２は、ソース構造１０６とドレイン構造１０８との間のチャネル層１０４を含む。示されるように、チャネル層１０４は、ピラー選択トランジスタ１０２の長手方向軸に沿って（図のｙ軸に沿って）向けられる。ピラー選択トランジスタ１０２はまた、チャネル層１０４に隣接するゲート電極１１０を含む。ゲート電極１１０は、長手方向軸に直交する（ｘ軸に沿った）方向の長さを有する。ゲート誘電体層１１１はゲート電極１１０とチャネル層１０４との間にある。メモリデバイス構造１００は更に、インターコネクト１１２を含み、インターコネクト１１２は、ピラー選択トランジスタ１０２の長手方向軸と共線である。例示的な実施形態において、インターコネクト１１２の端子１１２Ａは、ドレイン構造１０８に結合される。例示的な実施形態において、インターコネクト１１２は、ピラー選択トランジスタ１０２を通じてインターコネクト１１３に結合される。インターコネクト１１３は、メモリデバイス構造１００におけるビット線を表す。例示的な実施形態において、インターコネクト１１３は、ソース構造１０６の下にあり、それに結合される。
【0023】
示されるように、ピラー選択トランジスタ１０２は、薄膜トランジスタである。例示的な実施形態において、チャネル層１０４は、水平チャネル部分１０４Ａおよび鉛直チャネル部分１０４Ｂを含む。水平部分１０４Ａはソース構造１０６に隣接し、鉛直部分１０４Ｂはゲート誘電体層１１１に隣接する。チャネル層１０４は、ドレイン構造１０８と横方向に重複し得る。例示的な実施形態において、鉛直チャネル部分１０４Ｂは、ドレイン構造１０８を横方向に制限する。他の実施形態において、鉛直チャネル部分１０４Ｂはドレイン構造１０８の下方にある。チャネル層１０４はまた、誘電体１２４に隣接する。誘電体１２４は、ピラー選択トランジスタ１０２のゲート長ＬＧを調整する長手方向軸に沿った鉛直方向厚さを有する。ピラー選択トランジスタ１０２の電気ゲート長は、長手方向軸に沿ったゲート電極１１０の厚さによって決定される。実施形態において、ＬＧは５０ｎｍと５００ｎｍとの間である。所望のＬＧは更に、ピラー選択トランジスタ１０２の最大動作電圧に依存する。
【0024】
断面図において、ゲート電極１１０は、ソース構造１０６から長手方向軸（例えばｙ軸）に沿って空間的に離れている。しかしながら、ゲート電極１１０は、長手方向軸に沿ってドレイン構造１０８と重複し得る。いくつかの実施形態において、ゲート電極１１０は、チャネル層１０４とゲート電極１１０との間の仲介する誘電体１２４を伴って、ドレイン構造１０８と横方向に重複し得る。
【0025】
図１Ｂは、図１Ａの線Ａ－Ａ'を通る平面図である。示されるように、ピラー選択トランジスタ１０２における様々な層は、誘電体１２４の周囲の実質的にコンフォーマルな被覆層である。示されるように、チャネル層１０４は誘電体１２４を被覆し、ゲート誘電体層１１１はチャネル層１０４を被覆し、ゲート電極１１０はゲート誘電体層１１１を被覆する。誘電体１２４は、チャネル層１０４の横方向厚さＷＣおよびゲート誘電体層１１１の横方向厚さＷＧＤＬより実質的に大きい横方向厚さＷＤＥを有する。実施形態において、チャネル層１０４は、５ｎｍと２０ｎｍとの間である横方向厚さＷＣを有する。いくつかの実施形態において、ゲート誘電体層１１１は、１ｎｍと３ｎｍとの間である横方向厚さＷＧを有する。
【0026】
ゲート電極１１０は、チャネル層１０４の長手方向軸に直交する方向の長さＬＧＥを有する。ＬＧＥは、図１Ａに示されるＬＧ、またはトランジスタゲート長とは区別される。ゲート電極１１０は、幅ＷＧＥを有する。ＷＧＥは、インターコネクト１１４または１１６（図示せず）に沿った方向においてｚ軸に沿って測定される。例示的な実施形態において、ＷＧＥは１５０ｎｍ未満である。
【0027】
再び図１Ａを参照すると、ｘ軸に沿って、ドレイン構造１０８は横方向厚さＷＤを有し、ソース構造１０６は横方向厚さＷＳを有する。例示的な実施形態において、ＷＤはＷＳ未満である。例示的な実施形態において、ソース構造１０６は、ドレイン構造１０８の横方向厚さ、ゲート誘電体層１１１の横方向厚さの２倍、および、チャネル層１０４の横方向厚さの２倍を組み合わせた和に等しい横方向厚さを有する。トランジスタ１０２は、インターコネクト１１２を通じてティアメモリ構造１０３に結合される。
【0028】
ティアメモリ構造１０３は、複数のティアを含む。例示的な実施形態において、２つのティア、例えば、ティア１３２、および、ティア１３２の真上のティア１３４が示される。示されるように、ティア１３２は、メモリセル１１８および１２０のペア、および、インターコネクトのペア（インターコネクト１１２に直交して（例えばｚ軸に）延在するインターコネクト１１４およびインターコネクト１１６など）を含む。インターコネクト１１６および１１４は、メモリデバイス構造１００のワード線の例である。示されるように、各メモリセル１１８および１２０は、横方向にそれぞれインターコネクト１１４と１１６との間に、インターコネクト１１２の一部に対称的に結合される。
【0029】
例示的な実施形態において、メモリセル１１８および１２０の各々は、端子１２１、および、端子１２１の反対側にある端子１２２を含む。各メモリセルの端子１２１または１２２の一方は、（インターコネクト１１２を通じて）トランジスタ１０２に結合され、端子１２１または１２２の他方は、インターコネクト１１４または１１６のいずれかに結合される。示されるように、各メモリセルの端子１２１は、インターコネクト１１２に結合され、各メモリセルの端子１２２は、インターコネクト１１４またはインターコネクト１１６に結合される。例示的な実施形態において、メモリセル１１８および１２０の各々の端子１２１はそれぞれ、ティア１３２内のインターコネクト１１２の端子１１２Ｂおよび１１２Ｃに結合される。また、示されるように、メモリセル１１８の端子１２２は、インターコネクト１１４に結合され、メモリセル１２０の端子１２２は、インターコネクト１１６に結合される。
【0030】
例示的な実施形態において、ティアメモリ構造１０３は更に、ティア１３４内のインターコネクト１１２の一部に対称的に結合されたメモリセル１３６および１３８の追加ペアを含む。例示的な実施形態において、メモリセル１３６および１３８はそれぞれ、メモリセル１１８および１２０の真上にある。ティア１３４は更に、それぞれインターコネクト１１４および１１６の上にあり、かつ、それと平行であるインターコネクト１４０およびインターコネクト１４２などのインターコネクトのペアを含む。インターコネクト１４０および１４２は、メモリデバイス構造１００のワード線の例である。例示的な実施形態において、各メモリセル１３６および１３８の端子１２１はそれぞれ、インターコネクト１１２の端子１１２Ｄおよび１１２Ｅに結合される。示されるように、メモリセル１３６の端子１２２はインターコネクト１４０に結合され、メモリセル１３８の端子１２２はインターコネクト１４２に結合される。
【0031】
インターコネクト１１４、１１６、１４０および１４２は、メモリデバイス構造１００における４つのメモリセル１１８、１２０、１３６または１３８のいずれかをプログラムするために、独立に電圧バイアスをかけられ得ることを理解されたい。
【0032】
ティア１３４は、チャネル層１０４の長手方向軸（例えばｙ軸）に沿ってティア１３２から距離ＳＴＴだけ間隔を空けられる。実施形態において、ＳＴＴは、５ｎｍから３０ｎｍの間である。ティア１３２およびティア１３４は各々、チャネル層１０４の長手方向軸に沿って測定される鉛直方向厚さＴＴを有する。実施形態ＴＴは、５ｎｍから２０ｎｍの間である。
【0033】
示されるように、インターコネクト構造１１２は横方向厚さＷＩを有し、ＷＩはｘ方向に沿って測定される。示されるように、各メモリセル１１８および１２０は、１００ｎｍから１２０ｎｍの間である横方向厚さＷＭＣを有する。例示的な実施形態において、インターコネクト１４０および１４２は、数式［１］に示されるように、メモリセル１１８および１２０の横方向厚さ、および、インターコネクト構造１１２の横方向厚さＷＩを組み合わせたものに等しい、ｘ軸に沿った横方向厚さＷＥＥだけ間隔を空けられる。
【0034】
ＷＥＥ＝ＷＩ＋２＊ＷＭＣ ［１］
ここで、ＷＭＣは、メモリセル１１８、１２０、１３６および１３８の各々の横方向厚さである。例示的な実施形態において、ＷＭＣは、各メモリセル１１８、１２０、１３６および１３８について、同一、または実質的に同一である。ＷＩは、ＷＥＥを固定した状態に維持するために、ＷＭＣに比例して増加または減少し得る。
ここで、ＷＭＣは、メモリセル１１８、１２０、１３６および１３８の各々の横方向厚さである。例示的な実施形態において、ＷＭＣは、各メモリセル１１８、１２０、１３６および１３８について、同一、または実質的に同一である。ＷＩは、ＷＥＥを固定した状態に維持するために、ＷＭＣに比例して増加または減少し得る。
【0035】
ピラー選択トランジスタ１０２の特徴の横方向厚さは、ティア１３２におけるメモリセル１１８および１２０、ならびにインターコネクト１１２の寸法に関連する。ＷＥＥは、ＷＳより大きい、または、それと同等であり得る。しかしながら、機能のためには、ＷＳがメモリアレイの別の横方向寸法と同等であることが有利である。（アレイにおける）隣接するトランジスタのゲート誘電体層が接続することを防止するために、ソースコンタクトは、下の数式［２］および［３］によって説明されるメモリユニットの横方向厚さＷＭＵに関連する横方向厚さＷＳを有する。
ＷＳ＜ＷＭＵ ［２］
ＷＳ＜ＷＭＵ ［２］
【0036】
ＷＭＵ＝ＷＩ＋２＊（ＷＭＣ＋１／２ＷＥ） ［３］
ＷＥは、インターコネクト１４０および１４２の横方向厚さに等しい。実施形態において、ＷＥは、３５ｎｍから５０ｎｍの間である。
ＷＥは、インターコネクト１４０および１４２の横方向厚さに等しい。実施形態において、ＷＥは、３５ｎｍから５０ｎｍの間である。
【0037】
ティアメモリ構造１０３の特徴の横方向厚さはまた、ピラー選択トランジスタ１０２の特徴の横方向厚さに関連し得る。例示的な実施形態において、ＷＩはＷＳ未満である。実施形態において、ＷＩは、５０ｎｍから７０ｎｍの間であり、ＷＳは、少なくとも２００ｎｍであるが、３００ｎｍ未満である。実施形態において、ソース構造１０６は、メモリセルの横方向厚さの２倍未満である横方向厚さを有する。すなわち、ＷＳは２＊ＷＭＣ未満である。
【0038】
実施形態において、トランジスタチャネル層１０４は、薄膜トランジスタチャネルに好適である多結晶またはアモルファス材料を含む。いくつかの実施形態において、チャネル層１０４は、ｎ型半導体材料を含む。ｎ型半導体材料の例は、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯ、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＧａＯ、ＧａＺｎＯ、ＩｎＡｌＯ、ＩｎＳｎＯ、ＩｎＭｇＯ、ＩｎＷＯ、ＧａＺｎＭｇＯ、ＧａＺｎＳｎＯ、ＧａＡｌＺｎＯ、ＧａＡｌＳｎＯ、ＨｆＺｎＯ、ＨｆＩｎＺｎＯ、ＨｆＡｌＧａＺｎＯまたはＩｎＭｇＺｎＯなどのＩｎ、Ｇａ、Ｚｎ、Ｍｇ、Ａｌ、Ｓｎ、Ｈｆ、Ｏ、Ｗのうちの２つまたはそれより多くを含む。
【0039】
ｎ型トランジスタチャネル層１０４は例えば、Ｔｉ、Ｗ、Ｃｕ、Ｍｎ、Ｍｇ、Ｆｅ、Ｈｆ、Ａｌ、Ｎｉ、ＣＯまたはＲｕでドープされ得る。いくつかの実施形態において、チャネル層１０４は、１０１６～１０２０原子／ｃｍ３の間のドーパント濃度を含む。他の実施形態において、チャネル層１０４は、ｐ型材料を含む。ｐ型半導体材料の例は、ＣｕＯｘ（ｘは１または２）、ＮｂＯ、ＮｉＯ、ＣｏＯ、ＳｎＯ、Ｃｕ２Ｏ、ＡｇＡｌＯ、ＣｕＡｌＯ３、ＡｌＳｃＯＣ、Ｓｒ３ＢＰＯ３、Ｌａ２ＳｉＯ４Ｓｅ、ＬａＣｕＳｅ、Ｒｂ２Ｓｎ２Ｏ３、Ｌａ２Ｏ２Ｓ２、Ｋ２Ｓｎ２Ｏ３、Ｎａ２ＦｅＯＳｅ２またはＺｎＲｈ２Ｏ４を含む。チャネル層１０４の厚さは、材料に依存し得、１ｎｍから８０ｎｍの間であり得る。
【0040】
実施形態において、ゲート誘電体層１１１は、高誘電率または高Ｋ材料を有する材料を含む。ゲート誘電体層１１１の例は、酸素と、ハフニウム、ケイ素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオブ、または亜鉛などの元素の１または複数とを含む。ゲート誘電体層１１１に使用され得る高Ｋ材料の例には、限定ではないが、酸化ハフニウム、酸化ケイ素ハフニウム、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムケイ素、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、およびニオブ酸亜鉛鉛が含まれる。
【0041】
実施形態において、ゲート電極１１０は、トランジスタがＰ－ＦＥＴトランジスタとなるか、または、Ｎ－ＦＥＴトランジスタとなるかに依存して、少なくとも１つのＰ型仕事関数金属またはＮ型仕事関数金属を含む。Ｎ型材料の例は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これら金属の合金、および、これら金属の炭化物、例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタルまたは炭化アルミニウムを含み、Ｐ型材料の例は、ルテニウム、パラジウム、プラチナ、コバルト、ニッケルまたは導電性金属酸化物、例えば、ルテニウム酸化物を含む。
【0042】
実施形態において、インターコネクト１１２は、銅、タングステン、タンタル、チタン、ハフニウム、ジルコニウム、アルミニウム、銀、スズ、鉛、ルテニウム、モリブデン、コバルト、および、それらの合金、または、窒素と、銅、タングステン、タンタル、チタン、ハフニウム、ジルコニウム、アルミニウム、銀、チタン、スズ、もしくは鉛のうち１または複数とを含む化合物を含む。いくつかの実施形態において、インターコネクト１１２は、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、または炭化アルミニウムなどの金属炭化物を含む。
【0043】
実施形態において、インターコネクト１１４および１１６は各々、銅、タングステン、タンタル、チタン、ハフニウム、ジルコニウム、アルミニウム、銀、スズ、鉛、ルテニウム、モリブデン、コバルト、および、それらの合金、または、窒素と、銅、タングステン、タンタル、チタン、ハフニウム、ジルコニウム、アルミニウム、銀、チタン、スズ、もしくは鉛のうち１または複数とを含む合金を含む。いくつかの実施形態において、インターコネクト１１２は、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、または炭化アルミニウムなどの金属炭化物を含む。
【0044】
実施形態において、インターコネクト１４０および１４２は各々、銅、タングステン、タンタル、チタン、ハフニウム、ジルコニウム、アルミニウム、銀、スズ、鉛、ルテニウム、モリブデン、コバルト、および、それらの合金、または、窒素と、銅、タングステン、タンタル、チタン、ハフニウム、ジルコニウム、アルミニウム、銀、チタン、スズ、もしくは鉛のうち１または複数とを含む合金を含む。いくつかの実施形態において、インターコネクト１１２は、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、または炭化アルミニウムなどの金属炭化物を含む。
【0045】
実施形態において、メモリセル部分１１８Ａ、１２０Ａ、１３６Ａおよび１３８Ａは各々、不揮発性メモリ素子と直列に結合されたセレクタ素子を含む。
【0046】
図１Ｃは、メモリセル１１８などのメモリセルの断面図である。例示的な実施形態において、メモリセル１１８は、メモリ素子１２６と、端子１３０を通じて結合されたセレクタ素子１２８とを含む。実施形態において、メモリセル１１８、１２０、１３６または１３８のすべてのメモリ素子１２６またはすべてのセレクタ素子１２８のいずれかは、端子１２１を通じてインターコネクト１１２（破線の枠）に同時に結合される。例えば、示されるように、メモリ素子１２６は端子１２１に隣接し、セレクタ素子１２８は端子１２２に隣接する。他の実施形態において、メモリ素子１２６は端子１２２に隣接し、セレクタ素子１２８は端子１２２に隣接する（示されない構成）。再び図１Ａを参照すると、動作上の利点のために、インターコネクト１１２に対する、ピラー選択トランジスタ１０２におけるゲート電極１１０およびソース構造１０６に対する電圧バイアスの組み合わせは、ティア１３２および１３４内のメモリセルの各ペアを活性化し得る。インターコネクト１１２に対して、各メモリセル１１８、１２０、１３６または１３８内に対称的に配置されたセレクタまたはメモリ素子は、均一のプログラミング動作、例えば、例えばフィラメント状抵抗ランダムアクセスメモリデバイスにおけるセットまたはリセットを可能にし得る。しかしながら、すべてのメモリセル１１８、１２０、１３６および１３８の端子１２１はトランジスタ１０２によって電気を供給されるが、インターコネクト１１４、１１６、１４０および１４２のいずれか１つに対してバイアス電圧を適用することによって、単一のメモリセルがプログラミングのために選択され得る。
【0047】
いくつかの実施形態において、図１Ｄに示されるように、メモリ素子１２６は、セレクタ素子１２８に直接隣接する。いくつかのそのような実施形態において、例えば、メモリ素子１２６における１または複数のスイッチング層と、セレクタ素子１２８内の１または複数の絶縁体層との間に電極はない。メモリ素子１２６およびセレクタ素子１２８のスイッチング層および絶縁体層の説明はそれぞれ、本明細書において記載される。
【0048】
図２Ａはメモリ素子の断面図である。いくつかの実施形態において、所与のティア１３２または１３４内のすべてのメモリセルは同一の構成を有する。メモリ素子は、相変化メモリ（ＰＣＭ）、抵抗ランダムアクセスメモリ（Ｒ－ＲＡＭ）、オボニック閾値スイッチ（ＯＴＳ）メモリ、または、導電性ブリッジＲＡＭ（ＣＢＲＡＭ）を含み得る。
【0049】
一実施形態において、メモリ素子１２６は、抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））デバイスである。示された実施形態において、メモリ素子１２６は、電極２０２、電極２０２に隣接するスイッチング層２０４、スイッチング層２０４に隣接する酸素交換層２０６、および、酸素交換層２０６に隣接する電極２０８を含む。スイッチング層２０４および酸素交換層２０６は、貯蔵層２０７と総称され得る。電極２０２が端子１２１の材料を含む実施形態において、スイッチング層２０４は、端子１２１に直接隣接し得る。いくつかのそのような実施形態において、電極２０８は、存在するとき、図１Ｃに示されるセレクタ素子１２８のようなセレクタ素子に直接隣接し得る。
【0050】
再び図２Ａを参照すると、実施形態において、電極２０２はアモルファス層を含む。実施形態において、電極２０２は、トポグラフィ的に円滑な電極である。実施形態において、電極２０２は、Ｗ、Ｔａ、Ｍｏ、Ｒｕ、Ｃｏ ＴａＮまたはＴｉＮなどの材料を含む。実施形態において、電極２０２は、１ｎｍから１０ｎｍの間の横方向厚さを有する。実施形態において、電極２０８は、Ｗ、Ｔａ、Ｍｏ、Ｒｕ、Ｃｏ ＴａＮ、またはＴｉＮなどの材料を含む。実施形態において、電極２０８は、１ｎｍから１０ｎｍの間の横方向厚さを有する。実施形態において、電極２０２および電極２０８は、対称的なＲＲＡＭ（登録商標）スイッチ特性を容易にするために同一の材料を含む。
【0051】
スイッチング層２０４は、例えば、酸素と、限定されないが、Ｈｆ、Ｚｒ、Ｔｉ、ＴａまたはＷなどの１または複数の金属の原子を含む金属酸化物であってよい。チタンまたはハフニウム、または、酸化状態＋４を有するタンタルの場合、スイッチング層２０４は、化学成分ＭＯＸを有し、Ｏは酸素であり、Ｘは２である、または、２に実質的に近い。酸化状態＋５を有するタンタルの場合、スイッチング層２０４は、化学成分Ｍ２ＯＸを有し、Ｏは酸素であり、Ｘは５である、または、５に実質的に近い。実施形態において、スイッチング層２０４は、１ｎｍと５ｎｍとの間の厚さを有する。
【0052】
酸素交換層２０６は、酸素空孔のソースとして、または、Ｏ２‐のシンクとして機能する。実施形態において、酸素交換層２０６は、限定されないが、ハフニウム、タンタルまたはチタンなどの金属で構成される。実施形態において、酸素交換層２０６は、５ｎｍから２０ｎｍの間の厚さを有する。実施形態において、酸素交換層２０６の厚さは、スイッチング層２０４の厚さの少なくとも２倍である。別の実施形態において、酸素交換層２０６の厚さは、スイッチング層２０４の厚さの少なくとも２倍である。貯蔵層２０７の組み合わされた横方向厚さは、３ｎｍから１５ｎｍの間であり得る。実施形態において、メモリ素子１２６は、１５ｎｍから３５ｎｍの間である横方向厚さＷＭを有する。実施形態において、メモリ素子１２６は、５ｎｍから３５ｎｍの間である鉛直方向厚さＴＶを有する。電極２０２が端子１２１の材料と同一である材料（図示せず）を含む実施形態において、メモリ素子は、別個の電極２０２を含まない。メモリ素子１２６がセレクタ素子１２８の絶縁体（図示せず）に直接隣接するいくつかのそのような実施形態において、要素１２６は、７ｎｍから１５ｎｍの間である横方向厚さＷＭを有する。
【0053】
他の実施形態において、不揮発性メモリ要素１２６は、図２Ｂに示されるように、電極２０２および２０８ならびにその間の絶縁体２０９のみを含む。いくつかのそのような実施形態において、絶縁体層２０９は、電荷担体トンネリング挙動を示す。いくつかのそのような実施形態において、絶縁体層２０９は、酸素と、限定されないが、アルミニウム、ハフニウム、タンタルおよびチタンなどの金属とを含む。さらなる実施形態において、絶縁体層２０９はまた、１または複数の金属、例えば、限定されることはないが、銅、銀または金の原子でドープされる。いくつかのそのような実施形態において、絶縁体層２０９は、銅、銀、または金などの１または複数の種類の金属の原子で２％から１０％（原子）の間の濃度にドープされる。実施形態において、絶縁体層２０９は、２ｎｍから５ｎｍの間の厚さを有する。
【0054】
別の実施形態において、絶縁体層２０９は、閾値スイッチ材料、例えば、相変化材料を含む。いくつかの例において、絶縁体層２０９は、導電状態および抵抗状態といった２つの異なる抵抗により特徴付けられる少なくとも２つの異なる電気状態を示す相変化材料を含んでよい。いくつかの例において、相変化材料は、２つの異なる抵抗状態に対応するアモルファスおよび結晶といった少なくとも２つの異なる材料状態を示す。実施形態において、完全に結晶相にある相変化材料は、相変化材料がアモルファス状態にある場合に、導電性または抵抗性である。しかしながら、相変化材料の所与の体積における結晶相およびアモルファス相の相対的な程度を調整することによって、相変化材料の抵抗が調整され得る。実施形態において、相変化材料の抵抗状態は、例えば、ジュール加熱を誘発するために、電極２０２と２０８との間に電圧バイアスをかけることによる特定の方式で、相変化材料を加熱および冷却することにより設定されてよい。
【0055】
実施形態において、相変化材料は、ＧｅおよびＴｅを含む。実施形態において、相変化材料は、Ｓｂをさらに含む。実施形態において、相変化材料は、Ｇｅ、ＴｅおよびＳｂの三元合金、例えば、Ｇｅ２Ｓｂ２Ｔｅ５を含む。実施形態において、相変化材料は、Ｖ族周期表から少なくとも１つの元素、例えば、Ｔｅ、ＳｅまたはＳを含む二元合金、三元合金または四元合金を含む。実施形態において、相変化材料は、Ｔｅ、ＳｅまたはＳのうちの少なくとも１つを有する二元合金、三元合金または四元合金を含み、当該合金は、さらに、Ｖ族周期表から１つの元素、例えば、Ｓｂを有する。実施形態において、相変化材料は、ドーパント、例えば、銀、インジウム、ガリウム、窒素、ケイ素またはゲルマニウムを含む。実施形態において、ドーパント濃度は、相変化材料の全組成の５％と２０％との間である。実施形態において、絶縁体層２０９は、２ｎｍと１５ｎｍとの間の（例えば、ｘ軸に沿って測定される）厚さを有する。
【0056】
図２Ｃは、本開示の実施形態による、セレクタ素子１２８の構造の断面図である。図示されるように、セレクタデバイスは、金属－絶縁体－金属（ＭＩＭ）スタックを含む。セレクタ素子１２８のＭＩＭスタックは、セレクタ電極２１０、および、セレクタ電極２１０とセレクタ電極２１２との間の絶縁体層２１１を含む。実施形態において、絶縁体層２１１は、オボニック閾値スイッチング材料を含む。実施形態において、絶縁体は、Ｇｅ、ＡｓおよびＳｅの合金、例えば、ＧｅＡｓＳｅ、ＧｅＳｅまたはＡｓＳｅを含む。いくつかの実施形態において、Ｇｅ、Ａｓ、およびＳｅの合金は、例えば、ＡｓでドープされたＧｅＳｅ、ＧｅでドープされたＡｓＳｅ、または、Ｉｎ、Ｔｅ、もしくはＳｂでドープされたＧｅＡｓＳｅなどのドーパントを含み得る。実施形態において、絶縁体層２１１は、材料に依存する厚さを有する。例示的な実施形態において、厚さは５ｎｍから３０ｎｍの間である。電極２１０および２１２は、電極２０２および２０８の材料と同一または実質的に同一である材料を含み得る。
【0057】
別の実施形態において、絶縁体層２１１は、可逆的な絶縁体－金属遷移を経ることができる材料を含む。実施形態において、遷移は熱プロセスによってトリガされる。別の実施形態において、遷移は電気的プロセスによってトリガされる。絶縁体－金属遷移は、高抵抗絶縁体状態、および、低抵抗金属状態によって特徴付けられる。いくつかのそのような実施形態において、絶縁体層遷移は、フィラメントが絶縁体を通って延在してセレクタ電極２１０および２１２に結合し得るフィラメント伝導の展開を含む。そのようなフィラメントの程度は、セレクタ電極２１０および２１２にかかる電圧に応じて、絶縁体状態と金属状態との間の遷移中に調整し得る。いくつかのそのような実施形態において、絶縁体層２１１は、酸素と、例えば、限定されないが、ニオブ、バナジウムおよびタンタルなどの１または複数の金属の原子とを含む。いくつかの特定の例において、絶縁体層２１１は、酸化バナジウム（ＩＶ）ＶＯ２、酸化バナジウム（Ｖ）Ｖ２Ｏ５、酸化ニオブ（Ｖ）Ｎｂ２Ｏ５を含む。１つの特定の例において、絶縁体層２１１は、酸化ニオブ（Ｖ）Ｎｂ２Ｏ５を含み、フィラメント伝導を示し得る。絶縁体層２１１が、フィラメント伝導を示す材料を含むとき、フィラメントが絶縁体層２１１に現れ得る。実施形態において、絶縁体層２１１は、アモルファスである。実施形態において、絶縁体－金属遷移を経ることができる絶縁体層２１１は、５ｎｍと３０ｎｍとの間の厚さを有する。
【0058】
絶縁体－金属遷移が発生するいくつかの実施形態において、絶縁体層２１１は、銀、銅または金などのドーパントをさらに含む。実施形態において、ドーパント濃度は、絶縁体層２１１の全組成の０．１～１０％の間である。０．１から１０％の間のドーパント濃度はフィラメント伝導を容易にし得る。絶縁体層２１１の厚さを低減することにより、フィラメント伝導が展開するのに必要なセレクタ電極２１０および２１２の電圧の量が低減し得るが、不安定なフィラメントの崩壊および劣化につながり得る。実施形態において、セレクタ電極２１０は、ＴｉＮおよびＴａＮなどの導電性材料、または、Ｔａ、ＷもしくはＰｔなどの金属を含む。実施形態において、セレクタ電極２１０は、２ｎｍから１０ｎｍの間の厚さを有する。実施形態において、セレクタ電極２１２は、ＴｉＮおよびＴａＮなどの導電性材料、または、Ｔａ、ＷもしくはＰｔなどの金属を含む。実施形態において、セレクタ電極２１２は、２ｎｍ～２５ｎｍの間の横方向厚さを有する。実施形態において、セレクタ素子１２８は、５ｎｍ～３５ｎｍの間の鉛直方向厚さＴＶを有する。
【0059】
図２Ｄは、セレクタおよびメモリセルの特性を含む、端子１２１および１２２、ならびに、端子１２１と１２２との間の絶縁体層２１４を含むメモリセル１１８の断面図である。いくつかのそのような実施形態において、絶縁体層２１４は、内蔵セレクタメモリとして機能し得る層２１１などのオボニック閾値スイッチング材料を含む。実施形態において、絶縁体層２１４は、端子１２１と端子１２２との間に適用される電圧パルスの極性および大きさに依存するセレクタまたはメモリ挙動を示し得る。一実施形態において、絶縁体は、適用された電圧が絶縁体層２１４における抵抗変化を誘導するＲＲＡＭ（登録商標）のような挙動を示す。電気パルスの適用は、絶縁体層２１４におけるドーパントを端子１２１または１２２に向かって駆動し、絶縁体層２１４の電気化学ポテンシャルを変化させる。電気化学ポテンシャルの変化が抵抗変化において現れ得る。他の実施形態において、ワンタイム電圧パルス（ＯＴＰ）の適用は、電気的破壊を引き起こし、絶縁体層２１４を通る伝導を可能にする。これは、セレクタに似た挙動である。
【0060】
いくつかのそのような実施形態において、メモリ素子の絶縁体層２０９または貯蔵層２０７は、図２Ｅに示されるように、セレクタ素子の絶縁体層２１１に直接隣接する。いくつかのそのような実施形態において、絶縁体層２０９または貯蔵層２０７と絶縁体層２１１との間に電極はない。いくつかのそのような実施形態において、端子１２１および１２２の各々はまた、メモリセル１１８のための電極として機能し得る。
【0061】
図３Ａは、マルチティアメモリアレイ３００の構造の等角図である。例示的な実施形態において、マルチティアメモリアレイ３００は、ｘ軸に沿ったトランジスタ３０２のアレイ（本明細書においてトランジスタアレイ３０２）を含む。例示的な実施形態において、トランジスタアレイ３０２は、ピラー選択トランジスタ１０２、３０４Ａ、３０４Ｂおよび３０４Ｃを含む。示されるように、各ピラー選択トランジスタ１０２、３０４Ａ、３０４Ｂおよび３０４Ｃは、インターコネクト１１２などのインターコネクトに結合される。示されるように、トランジスタ３０４Ａがインターコネクト３０６Ａに結合され、トランジスタ３０４Ｂがインターコネクト３０６Ｂに結合され、トランジスタ３０４Ｃがインターコネクト３０６Ｃに結合される。例示的な実施形態において、トランジスタ３０４Ａ、３０４Ｂおよび３０４Ｃは、ピラー選択トランジスタ１０２と実質的に同一であり、ゲート電極１１０は、各ピラー選択トランジスタ１０２、３０４Ａ、３０４Ｂおよび３０４Ｃの間で共有される。ゲート電極１１０が仕事関数金属および充填金属を含む実施形態において、仕事関数金属は、ゲート誘電体層１１１を被覆する。
【0062】
例示的な実施形態において、インターコネクト３０６Ａは、トランジスタ３０４Ａの長手方向軸（例えばｙ軸）と共線であり、インターコネクト３０６Ｂは、トランジスタ３０４Ｂの長手方向軸と共線であり、インターコネクト３０６Ｃは、トランジスタ３０４Ａの長手方向軸と共線である。インターコネクト３０６Ａ、３０６Ｂおよび３０６Ｃは、インターコネクト１１２の材料と同一または実質的に同一である材料を含む。
【0063】
ティア１３２は更に、長手方向に延在するインターコネクトと、水平方向に沿って延在する電極との間の単一メモリセルを含む。例えば、メモリセル３０８は、インターコネクト１１６とインターコネクト３０６Ａとの間に結合され、メモリセル３１０は、インターコネクト３０６Ａと電極３１２との間に結合される。メモリセル３０８および３１０は、メモリセル１１８または１２０のうち１または複数の特徴を含む。インターコネクト１１６は、メモリセル３０８および１２０の間で共有される。
【0064】
マルチティアメモリアレイ３００は更に、トランジスタアレイ３０２と平行な複数のトランジスタアレイを含む。例示的な実施形態において、トランジスタアレイ３０２に平行な８のトランジスタアレイがある。他の実施形態において、トランジスタアレイの数は８より大きい。各アレイは、トランジスタアレイ３０２の１または複数の特徴を含む。例示的な実施形態において、トランジスタアレイ３１４は、アレイ３０２に隣接するが、隔離される。異なるトランジスタアレイ内の電極１１０、３１６、３１８、３２０、３２２、３２４、３２６および３２８などの各ゲート電極は各々、それぞれのルーティング導体（図示せず）に電気的に結合され得る。
【0065】
示されるように、単一ティア上の２以上のインターコネクトが、横方向延長部分３３０など、２つの横方向延長部分のうちの一方に結合される。例示的な実施形態において、インターコネクト１１６および３３１は、同一の横方向延長部分３３０に結合される。示されるように、ティア３３３におけるインターコネクト３３２は、２つの横方向延長部分のうちの他方に結合され、２つの横方向延長部分のうちの他方は、マルチティアメモリアレイ３００の手前にあるが、明確にするために図示しない。横方向延長部分３３０は、インターコネクト１１６の材料と同一の材料を含む。
【0066】
図３Ｂは、図３Ａにおけるティア１３２の（線Ａ－Ａ'に沿った）中央平面を通るトランジスタアレイ３０２および３１４の一部の平面図である。示されるように、トランジスタアレイ３１４のゲート電極３１６（破線の枠）は、インターコネクト３３４、インターコネクト１１６、およびインターコネクト３３６の下方において横方向に延在する。また、インターコネクト１１２、インターコネクト１１６、およびインターコネクト３０６の下方において横方向に延在するトランジスタアレイ３０２のゲート電極１１０（破線の枠）が示される。明確性のために、２つのトランジスタアレイ３０２および３１４のみが図に示される。
【0067】
ゲート電極１１０および３１６は、ｚ軸に沿って距離ＤＴＴだけ隔離される。実施形態において、ＤＴＴは、４０ｎｍから７０ｎｍの間である。例示的な実施形態において、間隔ＤＴＴは、ＷＧＥ未満である。メモリセル１１８と３３８との間の（例えば、ｚ軸に沿った）横方向距離ＬＭＣは、ゲート電極１１０および３０６の最大幅ＷＧＥに対して制限を課す。実施形態において、ＤＴＴは６０ｎｍ未満である。最小セル面積は、ＬＭＣとＷＥＥ（インターコネクト１１２および３０６の間の横方向間隔）との積によって決定される。
【0068】
ゲート電極１１０は延在して、各ピラー選択トランジスタ１０２、３０４Ａなどに電気的に結合し、一方、各トランジスタのソース構造は、間隔ＳＴＲだけ互いから横方向に離れている。実施形態において、ＳＴＲは５０ｎｍから７０ｎｍの間である。
【0069】
例示的な実施形態において、インターコネクト１１６は、メモリセル１１８、１２０などの横方向の配置に直交して、また、インターコネクト１１２、３０６、３３４および３３６に直交して、ｚ軸に沿って延在する。横方向延長部分３３０は、平面図の実施形態において単一のインターコネクト１１６と接続される。横方向延長部分３３０は、複数のインターコネクト、例えば、（Ｘ‐Ｚ平面上の）インターコネクト１１６に平行なインターコネクトと接続され、ティア１３２上の複数のメモリセルの選択的アドレス指定を可能にし得る。
【0070】
図３Ｃは、図３Ａにおけるティア１３２の（線Ａ－Ａ'に沿った）中央平面を通るトランジスタアレイ３０２および３１４の一部の平面図である。例示的な実施形態において、インターコネクト１１３は、トランジスタ１０２のソース構造１０６、および、トランジスタ３４４のソース構造３４０に結合される。トランジスタ３４４は、トランジスタアレイ３１４におけるトランジスタである。インターコネクト構造３４０は有利なことに、異なるトランジスタアレイ（３０２および３１４など）からの複数のトランジスタからのソース構造が同時に活性化されることを可能にする。明確性のために、２つのトランジスタアレイ３０２および３１４のみを図に示す。
【0071】
追加的に、示されるように、インターコネクト３４４は、トランジスタ３０４Ａのソース構造３４６、および、トランジスタ３５０のソース構造３４８に結合される。トランジスタ３５０はトランジスタアレイ３１４におけるトランジスタである。インターコネクト構造３４４は有利なことに、異なるトランジスタアレイ（３０２および３１４など）からの複数のトランジスタからのソース構造が同時に活性化されることを可能にする。インターコネクト１１３および３４４は、独立して操作され得る。
【0072】
【0073】
図４Ａは、誘電体４０２の上に形成される材料層スタック４００を示す。例示的な実施形態において、材料層スタック４００を形成することは、複数の２層４０４を形成することを含み、各２層４０４は、誘電体層４０６と、誘電体層４０６上の誘電体層４０８とを含む。実施形態において、誘電体層４０６は、（ＰＥＣＶＤ）または化学気相成長（ＣＶＤ）プロセスによって成膜されるブランケットである。実施形態において、誘電体層４０６は、ケイ素と、窒素または炭素の少なくとも１つとを含む（例えば、窒化ケイ素、または炭化ケイ素）。誘電体層４０６は、最低の２層において、ピラービアの形成中にエッチングストップとして作用する。成膜プロセスは、誘電体層４０６上の誘電体層４０８の成膜に継続する。実施形態において、誘電体層４０８は、ケイ素および酸素を含む。他の実施形態において、誘電体層４０８は、ケイ素と、酸素と、窒素または炭素の少なくとも１つとを含む。誘電体層４０６の材料は、誘電体層４０８の材料とは異なる。ここで、誘電体層４０６または誘電体層４０８のいずれかは、他方に対して選択的に除去またはエッチングされ得る。誘電体層４０８は、（ＰＥＣＶＤ）または化学気相成長（ＣＶＤ）プロセスによって、２０ｎｍから４０ｎｍの間の厚さに成膜されたブランケットであり得る。誘電体層４０８の厚さは、形成され得るメモリセルの最大厚さを決定する。成膜プロセスは、複数の２層４０４の形成に継続する。
【0074】
実施形態において、誘電体４０２は、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、酸炭化ケイ素、または炭化ケイ素など、ケイ素と、酸素、窒素、または炭素のうち１または複数とを含む。
【0075】
図４Ｂは、マスキングおよびエッチングして階段構造を形成するプロセスの後の、図４Ａにおける構造の断面図である。実施形態において、プラズマエッチングプロセスは、個々の２層において誘電体層４０６および４０８をマスキングおよびエッチングするために利用される。実施形態において、階段構造は、本明細書において説明される複数の横方向延長部分を表す。実施形態において、誘電体４０８の最低レベルは、図３Ａに関連して説明される（横方向延長部分３３０の導電性の形成前の）横方向延長部分３３０を表す。
【0076】
図４Ｃは、複数の開口４１２および４１３をエッチングおよび形成するプロセスの後の、構造図４Ｂの材料層スタック部分４１０の断面図である。実施形態において、プラズマエッチングプロセスは、複数の２層４０４をエッチングするために利用される。実施形態において、開口４１２および４１３は、誘電体４０２の最上面に対して実質的に鉛直な側壁プロファイルを有する。
【0077】
図４Ｄは、複数の陥凹４０９を形成するために、誘電体４０８および４０２に対して選択的に、誘電体４０６の一部を横方向に凹設するプロセスの後の図４Ｃの構造を示す。実施形態において、横方向陥凹は、原子層エッチングプロセス、プラズマエッチングプロセス、湿式化学プロセス、またはそれらの組み合わせによって形成され得る。
【0078】
実施形態において、材料層スタック部分４１０Ａ、４１０Ｂおよび４１０Ｃにおける誘電体４０６における横方向陥凹は、実質的に同様の幅を有する。実施形態において、横方向陥凹は、メモリセル１１８などのメモリセルの形成に適応するように選択された幅ＷＭを有する。追加的に、断面図において、誘電体４０６は、各２層４０４において３つの部分４０６Ａ、４０６Ｂおよび４０６Ｃを有する。例えば、部分４０６Ａは材料層スタック部分４１０Ａ内にあり、部分４０６Ｂは材料層スタック部分４１０Ｂ内にあり、部分４０６Ｂは材料層スタック部分４１０Ｃ内にある。実施形態において、材料層スタック部分４１０Ａおよび４１０Ｃは、１つのメモリセルの形成に適応するように選択された幅を有し、材料層スタック部分４１０Ｂは、誘電体４０６に隣接する２つのメモリセルの形成に適応するように選択された幅を有する。
【0079】
誘電体４０６は、下流の動作において導体１２４または１２６などのティアの導体材料に置き換えられる材料である。誘電体４０６は、ティア１３２または１３４などのティアの厚さを表す鉛直方向厚さを有する。
【0080】
図４Ｅは、誘電体４０６に隣接する複数の横方向陥凹における開口４１２および４１３における電極材料４１４の形成の後の図４Ｄの構造を示す。実施形態において、電極材料４１４はまた、誘電体４０２上に成膜される。実施形態において、電極材料は、インターコネクト１１４または１１６の材料と同一または実質的に同一の材料を含む。
【0081】
図４Ｆは、開口４１２および４１３から、および、誘電体４０６に隣接する横方向陥凹４０９の一部から電極材料４１４の一部をエッチングおよび除去するプロセスの後の、図４Ｅの構造を示す。電極材料４１４の一部は、２つの交互の誘電体層４０８の間の誘電体４０６に隣接したままである。実施形態において、電極材料４１４は、原子層エッチング、プラズマエッチングプロセス、ウェットエッチングプロセス、または、それらの組み合わせによって除去される。例示的な実施形態において、電極材料４１４はまた、誘電体４０２の表面から除去される。
【0082】
図４Ｇは、開口４１２および４１３、ならびに、電極材料４１４に隣接する複数の陥凹４０９内におけるセレクタ材料４１６の成膜の後の図４Ｆの構造を示す。セレクタ材料４１６はまた、誘電体４０８に隣接して成膜される。セレクタ材料４１６の１または複数の層は、原子層堆積プロセスによって成膜され得る。実施形態において、セレクタ材料４１６はまた、誘電体４０２上に成膜される。
【0083】
図４Ｈは、電極材料４１４に隣接する横方向陥凹４０９の一部から、セレクタ材料４１６の一部をエッチングおよび除去するプロセスの後の、図４Ｇの構造を示す。セレクタ材料４１６の一部は、２つの交互の誘電体層４０８の間の電極材料４１４に隣接したままである。実施形態において、セレクタ材料４１６は、原子層エッチング、プラズマエッチングプロセス、ウェットエッチングプロセス、またはそれらの組み合わせによって除去される。例示的な実施形態において、セレクタ材料４１６の一部はまた、誘電体４０２の表面から除去される。
【0084】
図４Ｉは、セレクタ材料４１６に隣接する電極材料４１８の形成の後の、図４Ｈの構造を示す。実施形態において、電極材料４１８を形成するプロセスは、電極材料４１４を形成するプロセスと同一または実質的に同一である。電極材料４１８は、原子層堆積プロセスによって、開口４１２および４１３に、および、セレクタ材料４１６に隣接する複数の陥凹４０９内に成膜され得る。電極材料４１８の一部は、誘電体４０２の上、および、誘電体４０８の側壁部分などから、ならびに、複数の陥凹４０９の部分から、エッチングおよび除去され得る。
【0085】
図４Ｊは、開口４１２および４１３、ならびに、電極材料４１８に隣接する複数の陥凹４０９内におけるメモリ材料４２０の１または複数の層の成膜の後の、図４Ｉの構造を示す。メモリ材料４２０はまた、セレクタ材料４１６に隣接して誘電体４０２上に成膜される。実施形態において、メモリ材料４２０の１または複数の層は、原子層堆積プロセスによって成膜され、複数の陥凹４０９を充填する。
【0086】
図４Ｋは、電極材料４１８に隣接する横方向陥凹４０９の一部から、および、２つの交互の誘電体層４０８の間から、メモリ材料４２０の一部をエッチングおよび除去するプロセスの後の図４Ｊの構造を示す。実施形態において、メモリ材料４２０の一部は、原子層エッチング、プラズマエッチングプロセス、ウェットエッチングプロセス、またはそれらの組み合わせによって除去される。例示的な実施形態において、メモリ材料はまた、誘電体４０２の表面から除去される。
【0087】
【0088】
実施形態において、電極材料４２２の一部を成膜および除去するプロセスは、電極材料４１４の一部を成膜および除去するために利用されるプロセスと同一または実質的に同一である。実施形態において、電極材料４２２が、２つの交互の誘電体層４０８の間に、メモリ材料４２０に隣接して複数の陥凹４０９に成膜される。電極材料４２２の一部は、誘電体４０２の上、および、複数の陥凹４０９の一部などから、上に説明したようにエッチングおよび除去される。
【0089】
図５Ａは、開口４１２および４１３における誘電体５００の形成の後の図４Ｌの構造を示す。実施形態において、誘電体５００は、誘電体４０８、電極材料４２２に隣接して、誘電体４０２上の開口４１２および４１３に成膜される。誘電体５００は、ケイ素と、酸素、窒素または炭素のうち１または複数とを含み得る。しかしながら、誘電体５００は、後の下流の動作において誘電体４０２、４０６および４０８に対して選択的にエッチングされ得る材料を含む。
【0090】
図５Ｂは、線Ａ－Ａ'を通る図５Ａにおける構造の等角図である。示されるように、誘電体５００は電極材料４２２によって横方向に包囲される。例示的な実施形態において、電極材料４２２はメモリ材料４２０によって横方向に包囲され、メモリ材料４２０は電極材料４１８によって横方向に包囲され、電極材料４１８はセレクタ材料４１６によって横方向に包囲され、セレクタ材料４１６は電極材料４１４によって横方向に包囲される。例示的な実施形態において、２つのリング構造の形成は、４つのメモリセルの形成を可能にし得る。
【0091】
図６Ａは、個々のメモリセルを形成するためのカットマスク実装の断面図である。例示的な実施形態において、マスク６００は、図５Ａの構造上に形成される。マスク６００は、複数の開口６０２、６０４などの特徴を有する。例示的な実施形態において、開口６０２および６０４は、エンドキャップを除去するために利用され、複数の開口６０６がメモリセルを形成するために利用される。
【0092】
図６Ｂは、図５Ａの構造の上方のマスクの一部の平面図である。例示的な実施形態において、開口６０２および６０４は、隔離されたメモリセルを形成するために利用される。マスク６００の一部によって除去される領域を示すために、破線を介して、電極材料４２２、メモリ材料４２０、電極材料４１８、セレクタ材料、および電極材料４１４の外形が示される。
【0093】
図７は、カットエッチングプロセスの後の、図５Ａにおける構造の等角図である。例示的な実施形態において、カットエッチングプロセスは、誘電体４０８および４０６、誘電体５００、電極材料４２２、メモリ材料４２０、電極材料４１８およびセレクタ材料４１６の一部をエッチングする。例示的な実施形態において、エッチングのプロセスはセルブロック７００Ａおよび７００Ｂを形成する。単一ティアが等角図で示される。
【0094】
エッチングはまた、誘電体ブロック５００Ａおよび５００Ｂなど、複数のディスクリート誘電体ブロックを形成する。エッチングプロセスはまた、メモリセル７００、７０２，７０４および７０６を形成する。例示的な実施形態におけるメモリセルは、直角プリズム形状である。示されるように、メモリセルは、実質的に鉛直である側壁表面を有する。他の実施形態において、側壁はテーパ状であり得る。いくつかの実施形態において、カットエッチングプロセスは、誘電体部分５００Ａおよび５００Ｂの側壁と実質的に同一平面にあるメモリセル７００、７０２，７０４および７０６の側壁を形成する。他の実施形態において、メモリセル７００、７０２，７０４および７０６の側壁は、誘電体部分５００Ａおよび５００Ｂの側壁と同一平面にない。
【0095】
示されるように、誘電体ブロック５００Ａおよび５００Ｂはそれぞれ、メモリセル７００と７０２との間に、および、７０４と７０６との間に形成される。また、示されるように、エッチングのプロセスは、各メモリセルにおいて、端子１２１、端子１２２、端子１３０、セレクタ素子１２８、およびメモリ素子１２６を形成する。例示的な実施形態において、各セルブロックにおいて１６のメモリセルがある。所望のメモリセルの数は、マスク６００（図示せず）の設計によって選択され得る。
【0096】
カットエッチングプロセスの後に、誘電体４０６は、２つの部分である誘電体部分４０６Ａおよび誘電体部分４０６Ｂに分離されることを理解されたい。
【0097】
他の実施形態において、上に説明されるプロセスは、メモリセル７００などのメモリセル７００の組成を変更するために修正され得る。
【0098】
図８Ａは、電極８０２および８０４を形成するプロセスの後の、線Ａ－Ａ'を通る図７における構造の断面図である。例示的な実施形態において、鉛直に配置されたメモリセルの３つの層またはティアが示される。他の実施形態において、ティアの数は最大８であり得る。
【0099】
実施形態において、誘電体ブロック５００Ａおよび５００Ｂが除去される。実施形態において、プラズマエッチング、ウェットエッチング、またはそれらの組み合わせは、誘電体ブロック５００Ａおよび５００Ｂを除去して開口４１２および４１３を再形成するために利用され得る。実施形態において、電極材料が、誘電体４０２上で、各メモリセルの端子１２２に隣接して、開口４１２および４１３に成膜される。マルチティアメモリアレイ８００を形成するために、電極材料は成膜後に研磨され得る。
【0100】
図８Ｂは、メモリアレイの３つのレベルにおける導体８００Ａ、８００Ｂおよび８００Ｃ、ならびに導体８０４Ａ、８０４Ｂおよび８０４Ｃの形成の後の、図８Ａの構造を示す。実施形態において、誘電体４０６Ａは、図８Ａの構造から除去される。実施形態において、湿式化学プロセスが、誘電体４０８および端子１２２に隣接する誘電体４０６Ａを除去して誘電体４０８の交互の層の間に開口を形成するために利用される。その後、電極材料が成膜され、誘電体４０６Ａの除去によって形成される開口を充填する。
【0101】
実施形態において、誘電体４０６Ｂは、図８Ａの構造から除去される。実施形態において、湿式化学プロセスは、誘電体４０８および端子１２２に隣接する誘電体４０６Ｂを除去して、誘電体４０８の交互の層の間に開口を形成するために利用される。その後、電極材料が成膜され、誘電体４０６Ｂの除去によって形成される開口を充填する。誘電体４０６Ｂが誘電体４０６Ａと並行して除去され得る。
【0102】
実施形態において、誘電体部分４０６Ａおよび４０６Ｂは同時に除去され得、同一の電極材料が導体８００Ａ、８００Ｂ、８００Ｃおよび導体８０４Ａ、８０４Ｂ、８０４Ｃを形成するために利用され得る。
【0103】
図９は、本開示の実施形態による、図１Ａに関連して説明されるトランジスタを製造するための方法９００である。方法９００は、基板の上に第１電極構造を形成する形成を有する動作９１０で開始する。方法９００は、第１電極の上の第１誘電体上にゲート電極材料を含む材料層スタックを形成し、その後ゲート電極材料上に第２誘電体を成膜する動作９２０に継続する。方法９００は、材料層スタックにおいて開口を形成し第１電極を露出する動作９３０に継続する。方法９００は、開口にゲート誘電体層を形成する動作９４０に継続する。方法９００は、ゲート誘電体層上の開口にチャネル層を形成する動作９５０に継続する。方法９００は、開口に第２誘電体を形成する動作９６０に継続し、誘電体は部分的に開口を充填する。方法９００は、開口に第２電極を形成する動作９７０で完結する。
【0104】
図１０Ａは、基板１００１の上に形成される電極１０００の断面図である。実施形態において、電極材料は、基板上に成膜されパターニングされたブランケットである。リソグラフィマスクが電極材料上で形成され得る。実施形態において、電極材料をエッチングして電極１０００を形成するためにプラズマエッチングプロセスが利用される。
【0105】
製造プロセスは、電極１０００上の誘電体１００２のブランケット蒸着に継続する。実施形態において、化学機械研磨（ＣＭＰ）プロセスが、誘電体１００２を平坦化するために利用される。誘電体１００２は次に、示されるように、電極１０００の最上面１０００Ａのレベルに、または、その上のレベルに凹設され得る。実施形態において、電極１０００の上の有限の誘電体１００２の厚さは、ゲート電極が電極１０００と短絡することを防止する。実施形態において、基板１００１は、単一結晶ケイ素、多結晶ケイ素、および、絶縁体上のケイ素（ＳＯＩ）などの材料、ならびに、ＩＩＩ～Ｖ族の材料など、他の半導体材料の基板形成を含む。例示的な実施形態において、基板１００１は、ケイ素と、酸素、窒素または炭素のうち少なくとも１つとを含む。
【0106】
図１０Ｂは、誘電体１００２上に材料層スタック１００４を形成するプロセスの後の、図１０Ｃの構造を示す。実施形態において、プロセスは、誘電体１００２上にゲート電極材料１００６をブランケット蒸着することを伴う。ブランケット蒸着プロセスは、ＰＥＣＶＤ（プラズマ増強化学気相成長）、物理気相成長（ＰＶＤ）または化学気相成長（ＣＶＤ）技法を利用し得る。実施形態において、ゲート電極材料１００６は、上で説明されるゲート電極１１０の材料と同一または実質的に同一である材料を含む。実施形態において、ゲート電極材料は、形成されるピラートランジスタの最大ゲート長を決定する厚さＴＧに成膜される。実施形態において、厚さＴＧは、３０ｎｍから２００ｎｍの間である。
【0107】
成膜プロセスは、ゲート電極材料１００６上での誘電体１００８の形成に継続する。実施形態において、誘電体１００８は、誘電体１００２の材料と同一または実質的に同一である材料を含む。
【0108】
図１０Ｃは、材料層スタック１００４における開口１００９の形成の後の、図１０Ｃの構造を示す。実施形態において、マスク１０１１が誘電体１００８上に形成される。実施形態において、マスク１０１１はフォトレジスト材料を含む。実施形態において、材料層スタック１００４をパターニングして開口１００９を形成するためにプラズマエッチングプロセスが利用される。実施形態において、プラズマエッチングプロセスは、誘電体１００８において開口を形成する。例示的な実施形態において、誘電体１００８に対して選択的であるエッチング剤を用いる第２エッチングプロセスが、ゲート電極材料１００６をエッチングして開口１００９を形成することを継続するために利用される。エッチングプロセスは、誘電体１００８に形成された側壁１００８Ａと実質的に同一平面であるゲート電極材料１００６において側壁１００６Ａを形成する。エッチングプロセスは、誘電体１００２の一部がエッチングされて、下の電極１０００を露出するまで継続する。いくつかの実施形態において、電極１０００の上の誘電体１００２の厚さＴＤＥは、１ｎｍから３ｎｍの間にあり、材料層スタック１００４の形成中に決定される。
【0109】
実施形態において、開口１００９は、ゲート電極材料１００６の長さに沿った横方向厚さＷＯを有する。実施形態において、トランジスタが形成されると、ＷＯは、製造されるメモリセルサイズによって決定される。ＷＯはまた、電極１０００の横方向厚さ、ゲート誘電体層の最小厚さ、および、形成されるチャネル層によって決定され得る。
【0110】
図１０Ｄは、開口１００９におけるゲート誘電体層１０１２の形成の後の、図１０Ｃの構造を示す。実施形態において、ゲート誘電体層１０１２は、原子層堆積プロセスによって成膜される。ＡＬＤプロセスは、側壁１００６Ａおよび１００８Ａ上でゲート誘電体層１０１２の実質的にコンフォーマルな層を形成し得る。例示的な実施形態において、ゲート誘電体層１０１２はまた、電極１０００上、および、誘電体１００８の最上面１００８Ｂ上に成膜され得る。
【0111】
図１０Ｅは、電極１０００の上からゲート誘電体層１０１２の一部をエッチングおよび除去するプロセスの後の、図１０Ｆの構造を示す。実施形態において、異方性であるプラズマエッチングプロセスが、側壁１００６Ａおよび１００８Ａからではなく、電極表面１０００Ａから、および、誘電体表面１００８Ａの上からゲート誘電体層１０１２をエッチングおよび除去するために利用される。
【0112】
図１０Ｆは、誘電体１００８上のゲート誘電体層１０１２に隣接して電極１０００上で開口１００９にチャネル層１０１４を形成した後の図１０Ｅの構造を示す。実施形態において、ＰＶＤ、ＰＥＣＶＤ、ＣＶＤ、またはＡＬＤプロセスが、チャネル層を成膜するために利用され得る。実施形態において、チャネル層１０１４は、５ｎｍから２０ｎｍの間の厚さに成膜される。
【0113】
図１０Ｇは、開口１００９における誘電体１０１６の形成の後の図１０Ｆの構造を示す。実施形態において、誘電体１０１６は、誘電体１００８とは異なる材料を含む。実施形態において、誘電体１００８は、ケイ素、窒素、および、酸素または炭素の１または複数を含み、誘電体１０１６はケイ素および酸素を含む。実施形態において、誘電体１０１６は、誘電体１００８を形成するために利用される成膜プロセスと実質的に同一の方式で成膜される。実施形態において、誘電体１０１６は、ゲート誘電体層１０１２の上部部分上にチャネル層１０１４に隣接して開口１００９に成膜される。
【0114】
成膜プロセスの後に、誘電体１０１６は平坦化される。実施形態において、平坦化プロセスはＣＭＰプロセスを含む。
【0115】
図１０Ｈは、誘電体１００８、ゲート誘電体層１０１２、およびチャネル層１０１４に関連して誘電体１０１６を選択的に凹設するプロセスの後の図１０Ｇの構造を示す。例示的な実施形態において、誘電体１０１６は、最上面１００８Ｂの下でウェットエッチングプロセスによって凹設される。実施形態において、誘電体１０１６は、ゲート電極材料１００６の最上面１００６Ｂのレベルに凹設され得る。
【0116】
実施形態において、チャネル層１０１４およびゲート誘電体層１０１２の両方は、最上面１００８Ｂの下に凹設されるが、破線１０１７によって示されるように、最上面１００６Ｂの上のレベルまでである。実施形態において、チャネル層１０１４およびゲート誘電体層１０１２は、最上面１００８Ｂの下に、誘電体１０１６の最上面１０１６Ａのレベルまで凹設される（破線１０１７によって示される）。ここで、最上面１０１６Ａは表面１００６Ｂより上である。
【0117】
図１０Ｉは、電極１０１８の形成の後の図１０Ｈの構造を示す。実施形態において、電極材料は、開口１００９内に成膜されるブランケットである。実施形態において、電極材料は、ＰＶＤ、ＣＶＤ、ＰＥＣＶＤまたはＡＬＤプロセスを使用して成膜されるブランケットである。例示的な実施形態において、電極材料は、ゲート誘電体層１０１２の最上部分、および、誘電体表面１００８Ｂ上において、チャネル層１０１４に隣接して誘電体１０１６上に成膜される。成膜の後、電極材料は、ＣＭＰプロセスによって平坦化され、ドレイン構造１０１８を形成し、示されるようなピラー選択トランジスタ１０２０の形成を完了し得る。
【0118】
実施形態において、ドレイン構造１０１８は、図１１に示されるように、チャネル層１０１４、および、ゲート誘電体層１０１２に隣接する。いくつかのそのような実施形態において、ドレイン構造１０１８は、ソース構造１０００の横方向厚さＷＳと同一または実質的に同一である横方向厚さＷＤを有する。
【0119】
図１０Ａ～図１０Ｉに関連して説明される製造プロセスは、単一トランジスタを形成する方法を示すが、図１０Ｃに示されるような材料層スタック１００４において開口１００９などの複数の開口を形成することによってトランジスタのアレイが形成され得る。
【0120】
図１２Ａは、トランジスタ１０２０Ａおよび１０２０Ｂを含むトランジスタアレイ１０１９の断面図である。トランジスタ１０２０Ａおよび１０２０Ｂは、図１０Ｉに示されるピラー選択トランジスタ１０２０の１または複数の特徴を有する。例示的な実施形態において、ゲート電極材料１００６は、ピラー選択トランジスタ１０２０Ａと１０２０Ｂとの間で共有され、上で説明された製造プロセスの特徴である。実施形態において、ゲート電極材料のエッジ部分はエッチングされ、示されるものなどの共有ゲート電極１０２２を形成する。各ピラー選択トランジスタ１０２０Ａおよび１０２０Ｂのそれぞれの電極１０００の間の横方向間隔は、セル間隔、各メモリセルの横方向厚さ、および、図の平面におけるゲート電極の（例えば、ｚ軸に沿った）厚さに依存し得る。
【0121】
図１２Ｂは、メモリデバイス構造１２００を形成するための、本開示の実施形態による、トランジスタ１０２０Ａおよび１０２０Ｂのペアを含むトランジスタアレイ１０１９の上に形成されるマルチティアメモリアレイ８００などのマルチティアメモリアレイの断面図である。メモリデバイス構造１２００は、図４Ａ～図８Ｂ、および、図１０Ａ～図１０Ｉに関連して説明されるプロセス工程の組み合わせによって形成され得る。１または複数のルーティング構造が、ゲート電極１０２２および電極１０００に隣接して形成され、トランジスタ１０２０Ａおよび１０２０Ｂの動作を容易にし得る。
【0122】
図１３は、デコーダトランジスタフットプリントスケーリングを可能にするためにメモリデバイスアレイに結合されたピラー選択トランジスタアレイを含むコンピューティングシステムの例のブロック図である。システム１３００は、本明細書における任意の例によるコンピューティングデバイスを表し、ラップトップコンピュータ、デスクトップコンピュータ、タブレットコンピュータ、サーバ、ゲーミングまたはエンターテインメント制御システム、組み込みコンピューティングデバイス、または、他の電子デバイスとすることができる。
【0123】
システム１３００は、図３Ａのメモリデバイス構造３００の例によるメモリアレイであり得る、メモリ１３３０におけるメモリアレイを含む。一例において、ピラー選択トランジスタ１３９０は、本明細書において提供される任意の例によるピラー選択トランジスタを表す。ピラー選択トランジスタは、メモリ１３３０がメモリアレイ内の対象セルの選択を提供することを可能にする。説明されるピラー選択トランジスタの使用は、従来のデコーダトランジスタと比較して、エネルギー使用量が少ない選択を可能にする。
【0124】
システム１３００はプロセッサ１３１０を含む。実施形態において、プロセッサ１３１０は、任意のタイプのマイクロプロセッサ、中央処理ユニット（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、処理コア、または、他の処理ハードウェア、または、組み合わせを含み、システム１３００のための命令の処理または実行を提供し得る。プロセッサ１３１０は、システム１３００の動作全体を制御し、１または複数のプログラマブル汎用または専用マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）またはそのようなデバイスの組み合わせとすることができる、または、含むことができる。
【0125】
一例では、システム１３００は、プロセッサ１３１０に結合されるインタフェース１３１２を含み、メモリサブシステム１３２０またはグラフィックスインタフェースコンポーネント１３４０などの高帯域幅接続を必要とするシステムコンポーネントのための高速インタフェースまたは高スループットインタフェースを表すことができる。インタフェース１３１２はインタフェース回路を表す。実施形態において、インタフェース１３１２は、スタンドアロンのコンポーネントであり得るか、または、プロセッサダイに統合され得る。インタフェース１３１２は、回路としてプロセッサダイに統合され得るか、または、コンポーネントとしてチップに統合され得る。存在する場合、グラフィックスインタフェース１３４０は、システム１３００のユーザに視覚表示を提供するためのグラフィックスコンポーネントにインタフェース接続する。グラフィックスインタフェース１３４０は、スタンドアロンコンポーネントとすることができる、または、プロセッサダイ上またはシステムオンチップ上に統合され得る。一例において、グラフィックスインタフェース１３４０は、ユーザに出力を提供する高精細度（ＨＤ）ディスプレイを駆動できる。一例において、ディスプレイは、タッチスクリーンディスプレイを含むことができる。一例では、グラフィックスインタフェース１３４０は、メモリ１３３０に格納されるデータに基づいて、または、プロセッサ１３１０により実行される動作に基づいて、または、両方に基づいて表示を生成する。
【0126】
メモリサブシステム１３２０は、システム１３００のメインメモリを表し、プロセッサ１３１０により実行されるコード、または、ルーチンを実行する際に用いられるデータ値のためのストレージを提供する。メモリサブシステム１３２０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、ＤＲＡＭなどの１または複数の様々なランダムアクセスメモリ（ＲＡＭ）、または、他のメモリデバイス、または、そのようなデバイスの組み合わせなどの１または複数のメモリデバイス１３３０を含むことができる。いくつかの実施形態において、メモリサブシステム１３２０は、従来のＤＲＡＭより高いＲＡＭ容量を提供し得る永続メモリ（ＰＭｅｍ）を含む。３Ｄクロスポイントは永続メモリの例である。３Ｄクロスポイントは、バイトアドレス指定可能なライトインプレイス３Ｄクロスポイント不揮発性メモリデバイスである。ＰＭｅｍは、永続モードで動作し得る。すなわち、ティアアーキテクチャにおいてセレクタに統合された不揮発性メモリ（ＮＶＭ）デバイスを利用して、不揮発性データストレージのために電力をメモリサブシステム１３２０に適用することなくデータを格納し得る。ＮＶＭデバイスは、デバイスへの電力が遮断された場合でも状態が確定的であるメモリである。ＮＶＭデバイスはまた、スイッチ（ＰＣＭＳ）を有する単一またはマルチレベル相変化メモリ（ＰＣＭ）または相変化メモリ、カルコゲン化物相変化材料（例えば、カルコゲン化物ガラス）を使用するＮＶＭデバイス、金属酸化物ベース、酸素空孔ベース、および、導電性ブリッジランダムアクセスメモリ（ＣＢＲＡＭ）を含む抵抗メモリ、ナノワイヤメモリ、強誘電性ランダムアクセスメモリ（ＦｅＲＡＭ、ＦＲＡＭ（登録商標））、メモリスタ技術を組み込む磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、スピントランスファトルク（ＳＴＴ）ＭＲＡＭ、スピントロニクス磁気接合メモリベースデバイス、磁気トンネリング接合（ＭＴＪ）ベースデバイス、ＤＷ（ドメインウォール）およびＳＯＴ（スピン軌道トランスファ）ベースデバイス、サイリスタベースメモリデバイス、または、上のいずれか、もしくは他のメモリの組み合わせなどの、バイトアドレス指定可能なライトインプレイス三次元クロスポイントメモリデバイス、または、他のバイトアドレス指定可能ライトインプレイスＮＶＭデバイス（永続メモリとも称される）を含み得る。他の実施形態において、メモリサブシステム１３２０は、高速ストレージのためにＮＡＮＤパッケージに存在する３Ｄクロスポイントメモリを含むソリッドステートドライブ（ＳＳＤ）、または、１または複数の３Ｄクロスポイントメモリデバイスを含む回路におけるデュアルインラインメモリモジュール（ＤＩＭＭ）を含む。
【0127】
メモリ１３３０は、オペレーティングシステム（ＯＳ）１３３２を格納およびホストし、システム１３００における命令の実行のためのソフトウェアプラットフォームを提供する。さらに、アプリケーション１３３４は、メモリ１３３０からＯＳ１３３２のソフトウェアプラットフォーム上で実行できる。アプリケーション１３３４は、プログラムを表す。当該プログラムは、１または複数の機能の実行をするためのそれらの独自の動作ロジックを有する。プロセス１３３６は、ＯＳ１３３２もしくは１または複数のアプリケーション１３３４または組み合わせに補助機能を提供するエージェントまたはルーチンを表す。ＯＳ１３３２、アプリケーション１３３４およびプロセス１３３６は、システム１３００に機能を提供するためのソフトウェアロジックを提供する。一例では、メモリサブシステム１３２０は、メモリ１３３０にコマンドを生成および発行するメモリコントローラであるメモリコントローラ１３２２を含む。メモリコントローラ１３２２は、プロセッサ１３１０の物理的な一部、または、インタフェース１３１２の物理的な一部とすることができることが理解される。例えば、メモリコントローラ１３２２は、プロセッサ１３１０と共に回路上に統合される、例えば、プロセッサダイまたはシステムオンチップ上に統合される統合メモリコントローラとすることができる。
【0128】
具体的には示されていないが、システム１３００は、メモリバス、グラフィックスバス、インタフェースバスまたはその他などのデバイス間の１または複数のバスまたはバスシステムを含むことができることが理解される。バスまたは他の信号線は、共にコンポーネントを通信可能にまたは電気的に結合する、または、両方ともコンポーネントを通信可能かつ電気的に結合することができる。バスは、物理通信線、ポイントツーポイント接続、ブリッジ、アダプタ、コントローラもしくは他の回路または組み合わせを含むことができる。バスは、例えば、システムバス、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、ＨｙｐｅｒＴｒａｎｓｐｏｒｔまたは業界標準アーキテクチャ（ＩＳＡ）バス、スモールコンピュータシステムインタフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）または他のバス、または、組み合わせのうちの１または複数を含むことができる。
【0129】
一例では、システム１３００は、インタフェース１３１２に結合され得るインタフェース１３１４を含む。インタフェース１３１４は、インタフェース１３１２よりも低い速度のインタフェースとすることができる。一例では、インタフェース１３１４は、スタンドアロンコンポーネントおよび集積回路を含むことができるインタフェース回路を表す。一例において、複数のユーザインタフェースコンポーネントまたは周辺コンポーネント、または、両方は、インタフェース１３１４に結合する。ネットワークインタフェース１３５０は、１または複数のネットワークを介してリモートデバイス（例えば、サーバまたは他のコンピューティングデバイス）と通信する機能をシステム１３００に提供する。ネットワークインタフェース１３５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、セルラネットワーク相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）または他の有線もしくは無線規格ベースのインタフェースもしくはプロプライエタリインタフェースを含むことができる。ネットワークインタフェース１３５０は、リモートデバイスとデータを交換することができ、メモリに格納されているデータを送信すること、または、メモリに格納されるデータを受信することを含むことができる。
【0130】
一例において、システム１３００は、１または複数の入力／出力（Ｉ／Ｏ）インタフェース１３６０を含む。Ｉ／Ｏインタフェース１３６０は、１または複数のインタフェースコンポーネントを含み得る。当該インタフェースコンポーネントを通じて、ユーザは、システム１３００とインタラクトする（例えば、オーディオ、英数字、触覚／タッチまたは他のインタフェース方式）。周辺インタフェース１３７０は、具体的には上述されていない任意のハードウェアインタフェースを含むことができる。周辺機器は、一般的に、システム１３００に依存して接続するデバイスを指す。依存した接続は、システム１３００が、動作が実行し、かつ、ユーザがインタラクトするソフトウェアプラットフォームまたはハードウェアプラットフォーム、または、両方を提供するものである。
【0131】
一例では、システム１３００は、不揮発性方式でデータを格納するストレージサブシステム１３８０を含む。一例において、あるシステム実装では、ストレージ１３８０の少なくともいくらかのコンポーネントがメモリサブシステム１３２０のコンポーネントと重複し得る。ストレージサブシステム１３８０は、１または複数の磁気、３Ｄクロスポイントメモリを含むソリッドステート、または光学ベースのディスク、または組み合わせなど、不揮発性方式で大量のデータを格納するための任意の従来の媒体であり得る、またはそれを含み得るストレージデバイス１３８４を含む。ストレージ１３８４は、コードまたは命令およびデータ１３８６を永続的な状態で保持する（すなわち、システム１３００への電力が遮断されても値が保持される）。メモリ１３３０は、典型的には、プロセッサ１３１０に命令を提供する実行または動作メモリであるが、ストレージ１３８４は、まとめて「メモリ」とみなすことができる。ストレージ１３８４は不揮発性であるが、メモリ１３３０は揮発性メモリを含み得る（すなわち、システム１３００への電力が遮断された場合、データの値または状態は不確定になる）。一例では、ストレージサブシステム１３８０は、ストレージ１３８４とインタフェース接続するコントローラ１３８２を含む。一例において、コントローラ１３８２は、インタフェース１３１４またはプロセッサ１３１０の物理的な一部である、または、プロセッサ１３１０およびインタフェース１３１４の両方に回路またはロジックを含むことができる。
【0132】
電源１３０２は、システム１３００のコンポーネントに電力を提供する。より具体的には、電源１３０２は、典型的には、システム１３００内の１または複数の電力供給装置１３０４にインタフェース接続して、システム１３００のコンポーネントに電力を提供する。一例では、電力供給装置１３０４は、壁のコンセントに差し込むＡＣ－ＤＣ（交流－直流）アダプタを含む。そのようなＡＣ電力は、再生可能エネルギー（例えば、太陽光発電）電源１３０２とすることができる。一例では、電源１３０２は、外部ＡＣ－ＤＣ変換器などのＤＣ電源を含む。一例において、電源１３０２または電力供給装置１３０４は、充電磁場への近接を介して充電する無線充電ハードウェアを含む。一例では、電源１３０２は、内部バッテリまたは燃料電池電源を含むことができる。
【0133】
図１４は、デコーダトランジスタフットプリントスケーリングを可能にするために、メモリデバイスアレイに結合されたピラー選択トランジスタアレイを含むシステム１４００の例のブロック図である。システム１４００は、コンピューティングタブレット、携帯電話もしくはスマートフォン、ウェアラブルコンピューティングデバイス、または他のモバイルデバイス、または組み込みコンピューティングデバイスなどのモバイルコンピューティングデバイスを表す。
【0134】
システム１４００は、図３Ａのメモリデバイス構造３００の例によるメモリアレイであり得るメモリ１４６２におけるメモリアレイを含む。一例において、ピラー選択トランジスタ１４９０は、本明細書において提供される任意の例によるピラー選択トランジスタを表す。ピラー選択トランジスタは、メモリ１４６２がメモリアレイ内対象セルの選択を提供することを可能にする。説明されたピラー選択トランジスタの使用は、従来のデコーダトランジスタと比較して、エネルギー使用量が少ない選択を可能にする。
【0135】
システム１４００は、プロセッサ１４１０を含み、システム１４００の一次処理工程を実行する。プロセッサ１４１０は、１または複数の物理デバイス、例えば、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイス、または、他の処理手段を含むことができる。プロセッサ１４１０により実行される処理工程は、アプリケーションおよびデバイス機能が実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。処理工程は、人間のユーザまたは他のデバイスでのＩ／Ｏ（入力／出力）に関する動作、電力管理に関する動作、システム１４００を別のデバイスに接続することに関する動作、または、組み合わせを含む。処理工程は、オーディオＩ／Ｏ、ディスプレイＩ／Ｏまたは他のインタフェース方式、または、組み合わせに関する動作を含むこともできる。プロセッサ１４１０は、メモリに格納されるデータを実行できる。プロセッサ１４１０は、メモリに格納されるデータを書き込むまたは編集することができる。
【0136】
一例では、システム１４００は、１または複数のセンサ１４１２を含む。センサ１４１２は、埋め込み型センサまたはインタフェース、または、外部センサ、または、組み合わせを表す。センサ１４１２は、システム１４００が実装される環境またはデバイスの１または複数の状態をシステム１４００が監視または検出することを可能にする。センサ１４１２は、環境センサ（温度センサ、動き検出器、光検出器、カメラ、化学センサ（例えば、一酸化炭素センサ、二酸化炭素センサもしくは他の化学センサ）など）、圧力センサ、加速度計、ジャイロスコープ、医療センサもしくは生理機能センサ（例えば、バイオセンサ、心拍数モニタもしくは生理学的な属性を検出するための他のセンサ）もしくは他のセンサまたは組み合わせを含むことができる。センサ１４１２は、指紋認識システム、顔検出もしくは認識システムまたはユーザの特徴を検出または認識する他のシステムなどの生体認証システム用のセンサも含むことができる。センサ１４１２は、幅広く理解されるべきであり、システム１４００とともに実装され得る多くの異なるタイプのセンサに限定するものではない。一例では、１または複数のセンサ１４１２は、プロセッサ１４１０に統合されたフロントエンド回路を介して、プロセッサ１４１０に結合する。一例では、１または複数のセンサ１４１２は、システム１４００の別のコンポーネントを介してプロセッサ１４１０に結合する。
【0137】
一例において、システム１４００は、ハードウェア（例えば、オーディオハードウェアおよびオーディオ回路）と、コンピューティングデバイスへのオーディオ機能の提供と関連付けられるソフトウェア（例えば、ドライバ、コーデック）コンポーネントとを表すオーディオサブシステム１４２０を含む。オーディオ機能は、スピーカまたはヘッドフォン出力、および、マイク入力を含むことができる。そのような機能のためのデバイスは、システム１４００に統合され得るか、または、システム１４００に接続され得る。一例では、ユーザは、プロセッサ１４１０により受信または処理されるオーディオコマンドを提供することにより、システム１４００とインタラクトする。
【0138】
ディスプレイサブシステム１４３０は、ユーザへの提示のための視覚表示を提供するハードウェア（例えば、ディスプレイデバイス）、および、ソフトウェアコンポーネント（例えば、ドライバ）を表す。一例では、ディスプレイは、ユーザがコンピューティングデバイスとインタラクトするための触覚コンポーネントまたはタッチスクリーン要素を含む。ディスプレイサブシステム１４３０は、ディスプレイインタフェース１４３２を含み、ディスプレイをユーザに提供するために用いられる特定のスクリーンまたはハードウェアデバイスを含む。一例では、ディスプレイインタフェース１４３２は、ディスプレイに関する少なくともいくつかの処理を実行するプロセッサ１４１０から分離したロジック（グラフィックスプロセッサなど）を含む。一例では、ディスプレイサブシステム１４３０は、ユーザに出力および入力の両方を提供するタッチスクリーンデバイスを含む。一例において、ディスプレイサブシステム１４３０は、ユーザに出力を提供する高精細度（ＨＤ）ディスプレイまたは超高精細度（ＵＨＤ）ディスプレイを含む。一例では、ディスプレイサブシステムは、タッチスクリーンディスプレイを含む、または、駆動する。一例では、ディスプレイサブシステム１４３０は、メモリに格納されるデータに基づいて、または、プロセッサ１４１０により実行される動作に基づいて、または、両方に基づいて、ディスプレイ情報を生成する。
【0139】
Ｉ／Ｏコントローラ１４４０は、ユーザとのインタラクションに関するハードウェアデバイスおよびソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ１４４０は、オーディオサブシステム１４２０またはディスプレイサブシステム１４３０の一部、または、両方であるハードウェアを管理するように動作できる。さらに、Ｉ／Ｏコントローラ１４４０は、ユーザがシステムとインタラクトし得るシステム１４００に接続する追加のデバイスに対する接続ポイントを示す。例えば、システム１４００に取り付けられることができるデバイスは、マイクデバイス、スピーカまたはステレオシステム、ビデオシステムまたは他のディスプレイデバイス、キーボードまたはキーパッドデバイス、または、カードリーダまたは他のデバイスなどの特定のアプリケーションとの使用のための他のＩ／Ｏデバイスを含み得る。
【0140】
上記のように、Ｉ／Ｏコントローラ１４４０は、オーディオサブシステム１４２０またはディスプレイサブシステム１４３０、または、両方とインタラクトできる。例えば、マイクまたは他のオーディオデバイスを通じた入力は、システム１４００の１または複数のアプリケーションまたは機能に対して入力またはコマンドを提供できる。さらに、オーディオ出力は、ディスプレイ出力の代わりに、または、ディスプレイ出力に加えて提供されることができる。別の例では、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスはまた、入力デバイスとして機能し、Ｉ／Ｏコントローラ１４４０により少なくとも部分的に管理され得る。また、Ｉ／Ｏコントローラ１４４０により管理されるＩ／Ｏ機能を提供するために、システム１４００上には追加のボタンまたはスイッチが存在し得る。
【0141】
一例では、Ｉ／Ｏコントローラ１４４０は、システム１４００またはセンサ１４１２に含まれ得る加速度計、カメラ、光センサまたは他の環境センサ、ジャイロスコープ、グローバルポジショニングシステム（ＧＰＳ）、または、他のハードウェアなどのデバイスを管理する。入力は、直接のユーザインタラクションの一部であり得ると共に、システムの動作（ノイズに対するフィルタリング、輝度検出のためのディスプレイの調整、カメラのフラッシュの適用、または、他の特徴など）に影響するように、システムへの環境入力に提供し得る。
【0142】
一例では、システム１４００は、バッテリの電力使用量と、バッテリの充電と省電力動作に関する特徴とを管理する電力管理１４５０を含む。電力管理１４５０は、システム１４００のコンポーネントに電力を提供する電源１４５２からの電力を管理する。一例において、電源１４５２は、壁のコンセントへ差し込むためのＡＣ－ＤＣ（交流－直流）アダプタを含む。そのようなＡＣ電力は、再生可能エネルギー（例えば、太陽光発電、動きベース電力）とすることができる。一例において、電源１４５２は、外部ＡＣ－ＤＣ変換器などのＤＣ電源により提供され得るＤＣ電力のみを含む。一例において、電源１４５２は、充電磁場への近接を介して充電するための無線充電ハードウェアを含む。一例では、電源１４５２は、内部バッテリまたは燃料電池電源を含むことができる。
【0143】
メモリサブシステム１４６０は、システム１４００に情報を格納するためのメモリデバイス１４６２を含む。メモリサブシステム１４６０は、不揮発性（メモリデバイスへの電力が遮断された場合に状態が変わらない）メモリデバイスもしくは揮発性（メモリデバイスへの電力が遮断された場合に状態が不確定になる）メモリデバイスまたはそれらの組み合わせを含み得る。メモリ１４６０は、システム１４００のアプリケーションおよび機能の実行に関するアプリケーションデータ、ユーザデータ、音楽、写真、文書または他のデータおよびシステムデータ（長期的であっても一時的であっても）を格納できる。一例において、メモリサブシステム１４６０は、メモリコントローラ１４６４（システム１４００の制御の一部ともみなされ得、潜在的にプロセッサ１４１０の一部とみなされ得る）を含む。メモリコントローラ１４６４は、メモリデバイス１４６２へのアクセスを制御するために、コマンドを生成および発行するスケジューラを含む。
【0144】
接続１４７０は、システム１４００が外部デバイスと通信することを可能にするためのハードウェアデバイス（例えば、無線または有線コネクタおよび通信ハードウェアまたは有線および無線ハードウェアの組み合わせ）、および、ソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。外部デバイスは、他のコンピューティングデバイス、無線アクセスポイントまたは基地局などの別個のデバイス、および、ヘッドセット、プリンタまたは他のデバイスなどの周辺機器であり得る。一例では、システム１４００は、メモリ内の格納用、または、ディスプレイデバイス上の表示用の外部デバイスとデータを交換する。交換されるデータは、データを読み出し、書き込み、または編集すべく、メモリに格納されるデータ、または、メモリに既に格納されているデータを含むことができる。
【0145】
接続１４７０は、複数の異なるタイプの接続を含むことができる。一般化するために、システム１４００は、セルラ接続１４７２および無線接続１４７４を用いて示される。セルラ接続１４７２は一般的に、ＧＳＭ（登録商標）（グローバルシステムフォーモバイルコミュニケーション）または変形もしくは派生、ＣＤＭＡ（符号分割多重接続）または変形もしくは派生、ＴＤＭ（時分割多重）または変形もしくは派生、ＬＴＥ（ロングタームエボリューション、または「４Ｇ」と称される）、または他のセルラサービス規格を介して提供されるなど、無線キャリアによって提供されるセルラネットワーク接続を指す。無線接続１４７４は、セルラでない無線接続を指し、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）など）、ローカルエリアネットワーク（ＷｉＦｉなど）、またはワイドエリアネットワーク（ＷｉＭａｘなど）、または他の無線通信、または組み合わせを含み得る。無線通信は、非固体媒体を通じた変調された電磁放射線の使用を通じてデータを転送することを指す。有線通信は、固体通信媒体を通じて発生する。
【0146】
周辺接続１４８０は、周辺接続を行うハードウェアインタフェースおよびコネクタ、並びに、ソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。システム１４００は、他のコンピューティングデバイスに対する（１４８２「ｔｏ」）周辺デバイスとすることもでき、同様に、それに接続される（１４８４「ｆｒｏｍ」）周辺デバイスを有するもできることが理解される。システム１４００は、通常、システム１４００上のコンテンツを管理する（例えば、ダウンロードする、アップロードする、変更する、同期する）などの目的で、他のコンピューティングデバイスに接続される「ドッキング」コネクタを有する。さらに、ドッキングコネクタは、例えば、システム１４００がオーディオビジュアルまたは他のシステムへのコンテンツの出力を制御することを可能にする一定の周辺機器にシステム１４００が接続することを可能にし得る。
【0147】
プロプライエタリドッキングコネクタまたは他のプロプライエタリ接続ハードウェアに加え、システム１４００は、一般的なコネクタまたは規格ベースのコネクタを介して周辺接続１４８０を行うことができる。一般的なタイプは、（複数の異なるハードウェアインタフェースのいずれかを含むことができる）ユニバーサルシリアルバス（ＵＳＢ）コネクタ、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、高精細マルチメディアインタフェース（ＨＤＭＩ（登録商標））または他のタイプを含むことができる。
【0148】
第１の例において、メモリデバイス構造は、鉛直インターコネクト構造を通じてメモリセルのペアに結合された鉛直ピラー選択トランジスタを含む。トランジスタは、ソースとドレインとの間のチャネルを含み、チャネルはトランジスタの長手方向軸に沿っている。トランジスタは更に、チャネルに隣接するゲート電極を含み、ゲート電極は、長手方向軸に直交する第１方向である。ゲート誘電体層は、ゲート電極とチャネルとの間にある。メモリデバイス構造は更に、第１インターコネクトを含み、第１インターコネクトの第１端子は、ソースまたはドレインに結合され、第１インターコネクトは、長手方向軸と共線である。第２インターコネクトのペアは、第１方向および長手方向軸に直交する第２方向に沿っている。メモリデバイス構造は更に、メモリセルのペアを含み、メモリセルの個々は、セレクタおよびメモリ素子を含み、メモリセルの個々の第１端子は、第１インターコネクトの第２および第３端子のそれぞれに結合され、メモリセルの個々の第２端子は、第２インターコネクトのペアの個々に結合される。
【0149】
第２の例において、第１例のいずれかについて、第１ペアの上のメモリセルの第２ペアを更に含み、メモリセルの第２ペアの個々はセレクタおよびメモリ素子を含み、メモリセルの第２ペアの個々の第１端子は第１インターコネクトの第４および第５端子のそれぞれに結合され、メモリセルの第２ペアの個々の第２端子は、第３インターコネクトのペアの個々に結合され、第３インターコネクトのペアは、第２インターコネクトのペアに平行であり、その上にある。
【0150】
第３の例において、第１から第２の例のいずれかについて、メモリ素子は第１端子に結合され、セレクタ素子は第２端子に結合される。
【0151】
第４の例において、第１から第３の例のいずれかについて、メモリ素子は第２端子に結合され、セレクタ素子は第３端子に結合される。
【0152】
第５の例において、第１から第４の例のいずれかについて、トランジスタチャネルは多結晶またはアモルファス材料を含む。
【0153】
第６の例において、第１から第５の例のいずれかについて、多結晶またはアモルファス材料は、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯ、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＧａＯ、ＧａＺｎＯ、ＩｎＡｌＯ、ＩｎＳｎＯ、ＩｎＭｇＯ、ＧａＺｎＭｇＯ、ＧａＺｎＳｎＯ、ＧａＡｌＺｎＯ、ＧａＡｌＳｎＯ、ＨｆＺｎＯ、ＨｆＩｎＺｎＯ、ＨｆＡｌＧａＺｎＯ、ＩｎＭｇＺｎＯ、ＮｂＯ、ＮｉＯ、ＣｏＯ、ＳｎＯ、Ｃｕ２Ｏ、ＡｇＡｌＯ、ＣｕＡｌＯ３、ＡｌＳｃＯＣ、Ｓｒ３ＢＰＯ３、Ｌａ２ＳｉＯ４Ｓｅ、ＬａＣｕＳｅ、Ｒｂ２Ｓｎ２Ｏ３、Ｌａ２Ｏ２Ｓ２、Ｋ２Ｓｎ２Ｏ３、Ｎａ２ＦｅＯＳｅ２、ＺｎＲｈ２Ｏ４またはＣｕＯｘを含み、Ｘは１または２である。
【0154】
第７の例において、第１から第６の例のいずれかについて、チャネルは、第１および第２方向において誘電材料を含むコアを包囲し、ゲート誘電体層は、第１および第２方向においてチャネル層を包囲し、ゲート電極は、第１および第２方向においてゲート誘電体層を包囲する。
【0155】
第８の例において、第１から第７の例のいずれかについて、ドレイン構造はソース構造の上にあり、ゲート電極は、ドレイン構造の最下面とソース電極の最上面との間において、実質的に等距離である。
【0156】
第９の例において、第１から第８の例のいずれかについて、ゲート電極は、ソース電極の最上面より少なくとも１ｎｍ上にある。
【0157】
第１０の例において、第１から第８の例のいずれかについて、トランジスタは、第１方向に沿ったトランジスタのアレイであり、トランジスタのアレイにおけるトランジスタの各ゲート電極は電気的に並列に結合される。
【0158】
第１１の例において、第１から第１０の例のいずれかについて、メモリセルの個々は、第１方向に沿った第１横方向厚さを有し、第１横方向厚さは、１００ｎｍから１２０ｎｍの間である。
【0159】
第１２の例において、第１から第１１の例のいずれかについて、ソースまたはドレインは、第１方向に沿った第２横方向厚さを有し、第２横方向厚さは、第１横方向厚さの２倍未満である。
【0160】
第１３の例において、第１から第１２の例のいずれかについて、第１インターコネクトは、第１方向に沿った第２横方向厚さを有し、第２横方向厚さは、５０ｎｍから７０ｎｍの間であり、第２インターコネクトのペアの個々は、第３横方向厚さを有し、第３横方向厚さは、３５ｎｍから５０ｎｍの間である。
【0161】
第１４の例において、鉛直トランジスタを製造する方法は、基板の上に第１電極構造を形成する段階を含む。方法は更に、第１電極材料層上に材料層スタックを形成する段階を含み、材料層スタックを形成する段階は、第１電極の上の第１誘電体上にゲート電極材料を成膜し、ゲート電極材料上に第２誘電体を成膜する段階を含む。方法は更に、材料層スタックにおいて開口を形成して第１電極を露出し、ゲート電極材料に隣接する開口にゲート誘電体層を形成する段階を含む。方法は更に、ゲート誘電体層上の開口にチャネル層を形成し、開口に第２誘電体を形成する段階を含み、誘電体は部分的に開口を充填し、開口において第２電極を形成する。
【0162】
第１５の例において、第１４から第１４の例のいずれかについて、第１電極を形成する段階は、基板の上に第１電極材料をパターニングし、第１電極上に誘電材料を形成し、誘電材料を平坦化する段階を含む。
【0163】
第１６の例において、第１４から第１５の例のいずれかについて、開口を形成する段階は、第２誘電体をエッチングし、ゲート電極材料をエッチングして開口を形成する段階を含む。
【0164】
第１７の例において、第１４から第１６の例のいずれかについて、ゲート誘電体層を形成する段階は、開口において、および、第１電極上にゲート誘電体層材料を成膜する段階と、第１電極に接触するゲート誘電体層をエッチングして第１電極を露出する段階とを含む。
【0165】
第１８の例において、第１４から第１７の例のいずれかについて、第２誘電体を形成する段階は、第２誘電体をブランケット蒸着して開口を充填する段階と、ゲート電極材料の上面のレベルまで第２誘電体を凹設する段階とを含む。
【0166】
第１９の例において、システムは、電力供給装置およびメモリデバイス構造を含む。メモリデバイス構造は、鉛直インターコネクト構造を通じてメモリセルのペアに結合された鉛直ピラー選択トランジスタを含む。トランジスタは、ソースとドレインとの間のチャネルを含み、チャネルはトランジスタの長手方向軸に沿っている。トランジスタは更に、チャネルに隣接するゲート電極を含み、ゲート電極は、長手方向軸に直交する第１方向である。ゲート誘電体層は、ゲート電極とチャネルとの間にある。メモリデバイス構造は更に、第１インターコネクトを含み、第１インターコネクトの第１端子は、ソースまたはドレインに結合され、第１インターコネクトは、長手方向軸と共線である。第２インターコネクトのペアは、第１方向および長手方向軸に直交する第２方向に沿っている。メモリデバイス構造は更に、メモリセルのペアを含み、メモリセルの個々は、セレクタおよびメモリ素子を含み、メモリセルの個々の第１端子は、第１インターコネクトの第２および第３端子のそれぞれに結合され、メモリセルの個々の第２端子は、第２インターコネクトのペアの個々に結合される。
【0167】
第２０の例において、第１９例のいずれかについて、システムは更に、バッテリ、および、メモリデバイス構造に結合されたアンテナを含む。
［その他の考え得る項目］
（項目１）
メモリデバイス構造であって、
トランジスタであって、
ソースとドレインとの間のチャネルであって、上記トランジスタの長手方向軸に沿うチャネルと、
上記長手方向軸に直交する第１方向に沿うゲート電極と、
上記ゲート電極と上記チャネルとの間のゲート誘電体層と
を含むトランジスタと、
上記ソースまたは上記ドレインに結合された第１インターコネクトであって、上記チャネルと共線である第１インターコネクトと、
上記長手方向軸および上記第１方向の両方に直交する第２方向に沿う第２インターコネクトのペアと、
メモリセルのペアであって、上記メモリセルのペアの個々は、セレクタ素子およびメモリ素子を含み、上記メモリセルのペアの上記個々の第１端子は、上記第１インターコネクトに結合され、上記メモリセルのペアの上記個々の第２端子は、上記第２インターコネクトのペアの個々に結合される、メモリセルのペアと
を備えるメモリデバイス構造。
（項目２）
上記メモリセルのペアは、第１ティア内のメモリセルの第１ペアであり、
上記メモリデバイス構造は更に、第２ティア内の上記メモリセルの第１ペアの上のメモリセルの第２ペアを含み、
上記メモリセルの第２ペアの個々は、セレクタおよびメモリ素子を含み、
上記メモリセルの第２ペアの上記個々の第１端子は、上記第２ティア内の上記第１インターコネクトの一部に結合され、
上記メモリセルの第２ペアの上記個々の第２端子は、第３インターコネクトのペアの個々に結合され、上記第３インターコネクトのペアは、上記第２インターコネクトのペアに平行であり、その上にある、
項目１に記載のメモリデバイス構造。
（項目３）
上記メモリセルの第１ペアおよび上記メモリセルの第２ペアにおける上記メモリ素子および上記セレクタ素子は、直列に接続され、
上記メモリセルの第１ペアおよび上記メモリセルの第２ペアの上記個々の複数の上記メモリ素子または複数の上記セレクタ素子のいずれかは、各々上記第１インターコネクトに結合される、項目２に記載のメモリデバイス構造。
（項目４）
上記チャネルは多結晶またはアモルファス材料を含む、項目１に記載のメモリデバイス構造。
（項目５）
上記多結晶またはアモルファス材料は、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯ、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＧａＯ、ＧａＺｎＯ、ＩｎＡｌＯ、ＩｎＳｎＯ、ＩｎＭｇＯ、ＧａＺｎＭｇＯ、ＧａＺｎＳｎＯ、ＧａＡｌＺｎＯ、ＧａＡｌＳｎＯ、ＨｆＺｎＯ、ＨｆＩｎＺｎＯ、ＨｆＡｌＧａＺｎＯ、ＩｎＭｇＺｎＯ、ＮｂＯ、ＮｉＯ、ＣｏＯ、ＳｎＯ、Ｃｕ２Ｏ、ＡｇＡｌＯ、ＣｕＡｌＯ３、ＡｌＳｃＯＣ、Ｓｒ３ＢＰＯ３、Ｌａ２ＳｉＯ４Ｓｅ、ＬａＣｕＳｅ、Ｒｂ２Ｓｎ２Ｏ３、Ｌａ２Ｏ２Ｓ２、Ｋ２Ｓｎ２Ｏ３、Ｎａ２ＦｅＯＳｅ２、ＺｎＲｈ２Ｏ４またはＣｕＯｘを含み、ｘは１または２である、項目４に記載のメモリデバイス構造。
（項目６）
上記チャネルは誘電材料を含むコアを包囲し、上記ゲート誘電体層は上記チャネルを包囲し、上記ゲート電極は上記ゲート誘電体層を包囲する、項目１に記載のメモリデバイス構造。
（項目７）
上記ドレインは上記ソースおよび上記コアの上にあり、上記ドレインは、上記ゲート誘電体層に隣接する上記チャネルの一部の間にあり、上記ソースは、上記ゲート誘電体層、および、上記第１方向に沿って延在する上記チャネルの一部に隣接する、項目６に記載のメモリデバイス構造。
（項目８）
上記ドレインおよび上記コアは各々、上記第１方向に沿った実質的に同一の横方向厚さを有する、項目７に記載のメモリデバイス構造。
（項目９）
上記ドレインは上記ソースの上にあり、上記コアは、直接的に上記ソースと上記ドレインとの間にあり、上記ソースおよび上記ドレインは各々、上記第１方向に沿った実質的に同一の横方向厚さを有する、項目６に記載のメモリデバイス構造。
（項目１０）
上記トランジスタは、上記第１方向に沿ったトランジスタのアレイであり、上記トランジスタのアレイにおける上記トランジスタの上記個々の上記ゲート電極は電気的に並列に結合される、項目１に記載のメモリデバイス構造。
（項目１１）
上記ソースまたは上記ドレインは、上記第１方向に沿った第１横方向厚さを有し、上記メモリセルの第１ペアおよび上記メモリセルの第２ペアにおける上記メモリセルの上記個々は各々、上記第１方向に沿った第２横方向厚さを有し、上記第１横方向厚さは、上記第２横方向厚さの２倍未満である、項目２に記載のメモリデバイス構造。
（項目１２）
上記第１インターコネクトは、上記第１方向に沿った第１横方向厚さを有し、上記第１横方向厚さは、５０ｎｍから７０ｎｍの間であり、上記第２インターコネクトのペアの個々は第２横方向厚さを有し、上記第２横方向厚さは、３５ｎｍから５０ｎｍの間である、項目１に記載のメモリデバイス構造。
（項目１３）
上記第１インターコネクトは上記第１方向に沿った第１横方向厚さを有し、上記メモリセルの第１ペア、および、上記メモリセルの第２ペアにおける上記メモリセルの個々は各々、上記第１方向に沿った第２横方向厚さを有し、上記第１横方向厚さは上記第２横方向厚さ未満である、項目２に記載のメモリデバイス構造。
（項目１４）
鉛直トランジスタを製造する方法であって、
基板の上に第１電極構造を形成する段階と、
上記第１電極構造上に材料層スタックを形成する段階であって、上記構造を形成する段階は、上記第１電極の上の第１誘電体上にゲート電極材料を成膜し、上記ゲート電極材料上に第２誘電体を成膜する段階を含む、段階と、
上記材料層スタックに開口を形成し、上記第１電極を露出する段階と、
上記ゲート電極材料に隣接する上記開口にゲート誘電体層を形成する段階と、
上記ゲート誘電体層に隣接する上記開口にチャネル層を形成する段階と、
上記チャネル層に隣接する上記開口に第２誘電体を形成する段階であって、上記誘電体は、上記開口を部分的に充填する段階と、
上記開口に第２電極を形成する段階と
を備える方法。
（項目１５）
上記第１電極を形成する段階は、基板の上に第１電極材料をパターニングし、上記第１電極上に誘電材料を形成し、上記誘電材料を平坦化して上記第１電極を隠す段階を含む、項目１４に記載の方法。
（項目１６）
上記開口を形成する段階は、上記第２誘電体をエッチングし、上記ゲート電極材料をエッチングして開口を形成する段階を含む、項目１４に記載の方法。
（項目１７）
上記ゲート誘電体層を形成する段階は、
上記開口に、および、上記第１電極上にゲート誘電体層材料を成膜する段階と、
上記第１電極に接触する上記ゲート誘電体層をエッチングして上記第１電極を露出する段階と
を含む、項目１４に記載の方法。
（項目１８）
上記第２誘電体を形成する段階は、上記第２誘電体をブランケット蒸着して上記開口を充填し、上記ゲート電極材料の上面と実質的に同一平面であるレベルまで上記第２誘電体を凹設する段階を含む、項目１４に記載の方法。
（項目１９）
システムであって、
上記システムに電力供給するバッテリと、
メモリデバイス構造であって、
トランジスタであって、
ソースとドレインとの間のチャネルであって、上記トランジスタの長手方向軸に沿うチャネルと、
上記長手方向軸に直交する第１方向に沿うゲート電極と、
上記ゲート電極と上記チャネルとの間のゲート誘電体層と
を含むトランジスタと、
上記ソースまたは上記ドレインに結合された第１インターコネクトであって、上記チャネルと共線である第１インターコネクトと、
上記長手方向軸および上記第１方向の両方に直交する第２方向に沿う第２インターコネクトのペアと、
メモリセルのペアであって、上記メモリセルのペアの個々は、セレクタ素子およびメモリ素子を含み、上記メモリセルのペアの上記個々の第１端子は、上記第１インターコネクトに結合され、上記メモリセルのペアの上記個々の第２端子は、上記第２インターコネクトのペアの個々に結合される、メモリセルのペアと
を含むメモリデバイス構造と
を備えるシステム。
（項目２０）
上記メモリデバイス構造に結合されたメモリコントローラを更に備える、項目１９に記載のシステム。
［その他の考え得る項目］
（項目１）
メモリデバイス構造であって、
トランジスタであって、
ソースとドレインとの間のチャネルであって、上記トランジスタの長手方向軸に沿うチャネルと、
上記長手方向軸に直交する第１方向に沿うゲート電極と、
上記ゲート電極と上記チャネルとの間のゲート誘電体層と
を含むトランジスタと、
上記ソースまたは上記ドレインに結合された第１インターコネクトであって、上記チャネルと共線である第１インターコネクトと、
上記長手方向軸および上記第１方向の両方に直交する第２方向に沿う第２インターコネクトのペアと、
メモリセルのペアであって、上記メモリセルのペアの個々は、セレクタ素子およびメモリ素子を含み、上記メモリセルのペアの上記個々の第１端子は、上記第１インターコネクトに結合され、上記メモリセルのペアの上記個々の第２端子は、上記第２インターコネクトのペアの個々に結合される、メモリセルのペアと
を備えるメモリデバイス構造。
（項目２）
上記メモリセルのペアは、第１ティア内のメモリセルの第１ペアであり、
上記メモリデバイス構造は更に、第２ティア内の上記メモリセルの第１ペアの上のメモリセルの第２ペアを含み、
上記メモリセルの第２ペアの個々は、セレクタおよびメモリ素子を含み、
上記メモリセルの第２ペアの上記個々の第１端子は、上記第２ティア内の上記第１インターコネクトの一部に結合され、
上記メモリセルの第２ペアの上記個々の第２端子は、第３インターコネクトのペアの個々に結合され、上記第３インターコネクトのペアは、上記第２インターコネクトのペアに平行であり、その上にある、
項目１に記載のメモリデバイス構造。
（項目３）
上記メモリセルの第１ペアおよび上記メモリセルの第２ペアにおける上記メモリ素子および上記セレクタ素子は、直列に接続され、
上記メモリセルの第１ペアおよび上記メモリセルの第２ペアの上記個々の複数の上記メモリ素子または複数の上記セレクタ素子のいずれかは、各々上記第１インターコネクトに結合される、項目２に記載のメモリデバイス構造。
（項目４）
上記チャネルは多結晶またはアモルファス材料を含む、項目１に記載のメモリデバイス構造。
（項目５）
上記多結晶またはアモルファス材料は、Ｉｎ２Ｏ３、Ｇａ２Ｏ３、ＺｎＯ、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＩｎＧａＯ、ＧａＺｎＯ、ＩｎＡｌＯ、ＩｎＳｎＯ、ＩｎＭｇＯ、ＧａＺｎＭｇＯ、ＧａＺｎＳｎＯ、ＧａＡｌＺｎＯ、ＧａＡｌＳｎＯ、ＨｆＺｎＯ、ＨｆＩｎＺｎＯ、ＨｆＡｌＧａＺｎＯ、ＩｎＭｇＺｎＯ、ＮｂＯ、ＮｉＯ、ＣｏＯ、ＳｎＯ、Ｃｕ２Ｏ、ＡｇＡｌＯ、ＣｕＡｌＯ３、ＡｌＳｃＯＣ、Ｓｒ３ＢＰＯ３、Ｌａ２ＳｉＯ４Ｓｅ、ＬａＣｕＳｅ、Ｒｂ２Ｓｎ２Ｏ３、Ｌａ２Ｏ２Ｓ２、Ｋ２Ｓｎ２Ｏ３、Ｎａ２ＦｅＯＳｅ２、ＺｎＲｈ２Ｏ４またはＣｕＯｘを含み、ｘは１または２である、項目４に記載のメモリデバイス構造。
（項目６）
上記チャネルは誘電材料を含むコアを包囲し、上記ゲート誘電体層は上記チャネルを包囲し、上記ゲート電極は上記ゲート誘電体層を包囲する、項目１に記載のメモリデバイス構造。
（項目７）
上記ドレインは上記ソースおよび上記コアの上にあり、上記ドレインは、上記ゲート誘電体層に隣接する上記チャネルの一部の間にあり、上記ソースは、上記ゲート誘電体層、および、上記第１方向に沿って延在する上記チャネルの一部に隣接する、項目６に記載のメモリデバイス構造。
（項目８）
上記ドレインおよび上記コアは各々、上記第１方向に沿った実質的に同一の横方向厚さを有する、項目７に記載のメモリデバイス構造。
（項目９）
上記ドレインは上記ソースの上にあり、上記コアは、直接的に上記ソースと上記ドレインとの間にあり、上記ソースおよび上記ドレインは各々、上記第１方向に沿った実質的に同一の横方向厚さを有する、項目６に記載のメモリデバイス構造。
（項目１０）
上記トランジスタは、上記第１方向に沿ったトランジスタのアレイであり、上記トランジスタのアレイにおける上記トランジスタの上記個々の上記ゲート電極は電気的に並列に結合される、項目１に記載のメモリデバイス構造。
（項目１１）
上記ソースまたは上記ドレインは、上記第１方向に沿った第１横方向厚さを有し、上記メモリセルの第１ペアおよび上記メモリセルの第２ペアにおける上記メモリセルの上記個々は各々、上記第１方向に沿った第２横方向厚さを有し、上記第１横方向厚さは、上記第２横方向厚さの２倍未満である、項目２に記載のメモリデバイス構造。
（項目１２）
上記第１インターコネクトは、上記第１方向に沿った第１横方向厚さを有し、上記第１横方向厚さは、５０ｎｍから７０ｎｍの間であり、上記第２インターコネクトのペアの個々は第２横方向厚さを有し、上記第２横方向厚さは、３５ｎｍから５０ｎｍの間である、項目１に記載のメモリデバイス構造。
（項目１３）
上記第１インターコネクトは上記第１方向に沿った第１横方向厚さを有し、上記メモリセルの第１ペア、および、上記メモリセルの第２ペアにおける上記メモリセルの個々は各々、上記第１方向に沿った第２横方向厚さを有し、上記第１横方向厚さは上記第２横方向厚さ未満である、項目２に記載のメモリデバイス構造。
（項目１４）
鉛直トランジスタを製造する方法であって、
基板の上に第１電極構造を形成する段階と、
上記第１電極構造上に材料層スタックを形成する段階であって、上記構造を形成する段階は、上記第１電極の上の第１誘電体上にゲート電極材料を成膜し、上記ゲート電極材料上に第２誘電体を成膜する段階を含む、段階と、
上記材料層スタックに開口を形成し、上記第１電極を露出する段階と、
上記ゲート電極材料に隣接する上記開口にゲート誘電体層を形成する段階と、
上記ゲート誘電体層に隣接する上記開口にチャネル層を形成する段階と、
上記チャネル層に隣接する上記開口に第２誘電体を形成する段階であって、上記誘電体は、上記開口を部分的に充填する段階と、
上記開口に第２電極を形成する段階と
を備える方法。
（項目１５）
上記第１電極を形成する段階は、基板の上に第１電極材料をパターニングし、上記第１電極上に誘電材料を形成し、上記誘電材料を平坦化して上記第１電極を隠す段階を含む、項目１４に記載の方法。
（項目１６）
上記開口を形成する段階は、上記第２誘電体をエッチングし、上記ゲート電極材料をエッチングして開口を形成する段階を含む、項目１４に記載の方法。
（項目１７）
上記ゲート誘電体層を形成する段階は、
上記開口に、および、上記第１電極上にゲート誘電体層材料を成膜する段階と、
上記第１電極に接触する上記ゲート誘電体層をエッチングして上記第１電極を露出する段階と
を含む、項目１４に記載の方法。
（項目１８）
上記第２誘電体を形成する段階は、上記第２誘電体をブランケット蒸着して上記開口を充填し、上記ゲート電極材料の上面と実質的に同一平面であるレベルまで上記第２誘電体を凹設する段階を含む、項目１４に記載の方法。
（項目１９）
システムであって、
上記システムに電力供給するバッテリと、
メモリデバイス構造であって、
トランジスタであって、
ソースとドレインとの間のチャネルであって、上記トランジスタの長手方向軸に沿うチャネルと、
上記長手方向軸に直交する第１方向に沿うゲート電極と、
上記ゲート電極と上記チャネルとの間のゲート誘電体層と
を含むトランジスタと、
上記ソースまたは上記ドレインに結合された第１インターコネクトであって、上記チャネルと共線である第１インターコネクトと、
上記長手方向軸および上記第１方向の両方に直交する第２方向に沿う第２インターコネクトのペアと、
メモリセルのペアであって、上記メモリセルのペアの個々は、セレクタ素子およびメモリ素子を含み、上記メモリセルのペアの上記個々の第１端子は、上記第１インターコネクトに結合され、上記メモリセルのペアの上記個々の第２端子は、上記第２インターコネクトのペアの個々に結合される、メモリセルのペアと
を含むメモリデバイス構造と
を備えるシステム。
（項目２０）
上記メモリデバイス構造に結合されたメモリコントローラを更に備える、項目１９に記載のシステム。
【図1A】
【図1B】
【図1C】
【図1D】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図4J】
【図4K】
【図4L】
【図5A】
【図5B】
【図6A】
【図6B】
【図7】
【図8A】
【図8B】
【図9】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図10F】
【図10G】
【図10H】
【図10I】
【図11】
【図12A】
【図12B】
【図13】
【図14】
【外国語明細書】