特開 2022-94912 ソリッドステートドライブの永続性メモリ内の論理‐物理アドレス間接参照テーブル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022094912

(43)【公開日】2022-06-27

(54)【発明の名称】ソリッドステートドライブの永続性メモリ内の論理‐物理アドレス間接参照テーブル

(51)【国際特許分類】

   G06F 3/08 20060101AFI20220620BHJP

   G06F 3/06 20060101ALI20220620BHJP

   G06F 12/0875 20160101ALI20220620BHJP

   G06F 12/0866 20160101ALI20220620BHJP

   G06F 12/02 20060101ALI20220620BHJP

   G06F 12/00 20060101ALI20220620BHJP

【ＦＩ】

G06F3/08 H

G06F3/06 301K

G06F3/06 302A

G06F12/0875 100

G06F12/0866 100

G06F12/02 570A

G06F12/00 597U

【審査請求】未請求

【請求項の数】23

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2021155492

(22)【出願日】2021-09-24

(31)【優先権主張番号】17/122,152

(32)【優先日】2020-12-15

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】スレシュ ナガラジャン

(72)【発明者】

【氏名】スコット クリッピン

(72)【発明者】

【氏名】サハー カリリ

(72)【発明者】

【氏名】シャンカー ナタラジャン

(72)【発明者】

【氏名】ロメシュ トリヴェディ

【テーマコード（参考）】

5B160

5B205

【Ｆターム（参考）】

5B160AB26

5B205MM11

5B205RR02

(57)【要約】      （修正有）

【課題】論理‐物理（Ｌ２Ｐ）間接参照テーブルを有するソリッドステートドライブを提供する。
【解決手段】永続性メモリに格納されたＬ２Ｐ間接参照テーブルは複数のエントリを有し、各エントリが、論理ブロックアドレスに割り当てられたブロックアドレス指定可能メモリに物理ブロックアドレスを格納するソリッドステートドライブは、永続性メモリ及びブロックアドレス指定可能メモリに通信可能に結合されたソリッドステートドライブコントローラ回路を含む。ソリッドステートドライブコントローラ回路は、論理‐物理アドレス間接参照テーブルキャッシュと、当該論理‐物理アドレス間接参照テーブルキャッシュをモニタリングするための回路とを格納するとともに、論理‐物理アドレス間接参照テーブルキャッシュ内のダーティ論理‐物理エントリを、永続性メモリ内の論理‐物理アドレス間接参照テーブルに書き込むための、揮発性メモリを含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

データを格納するためのブロックアドレス指定可能不揮発性メモリと、
論理‐物理アドレス間接参照テーブルを格納するための永続性メモリであって、前記論理‐物理アドレス間接参照テーブルは複数のエントリを有し、各エントリは論理ブロックアドレスに割り当てられた前記ブロックアドレス指定可能不揮発性メモリにおける物理ブロックアドレスを格納する、永続性メモリと、
前記永続性メモリと前記ブロックアドレス指定可能不揮発性メモリとに通信可能に結合されたソリッドステートドライブコントローラ回路と
を備える、ソリッドステートドライブであって、
前記ソリッドステートドライブコントローラ回路は、
論理‐物理アドレス間接参照テーブルキャッシュを格納するための揮発性メモリと、
前記揮発性メモリに通信可能に結合されたアシスト回路であって、前記アシスト回路は、前記論理‐物理アドレス間接参照テーブルキャッシュをモニタリングするとともに、前記永続性メモリ内の前記論理‐物理アドレス間接参照テーブルに、前記論理‐物理アドレス間接参照テーブルキャッシュ内のダーティ論理‐物理エントリを書き込む、アシスト回路と
を有する、
ソリッドステートドライブ。

【請求項2】

前記揮発性メモリは、前記アシスト回路により書き込まれるデータを、前記ブロックアドレス指定可能不揮発性メモリに一時的に格納するバッファを含む、請求項１に記載のソリッドステートドライブ。

【請求項3】

前記ブロックアドレス指定可能不揮発性メモリ内の論理アドレスにデータを書き込むコマンドに応じて、データは、前記ブロックアドレス指定可能不揮発性メモリ内の物理アドレスに書き込まれ、前記物理アドレス及び前記論理アドレスに関連付けられた前記論理‐物理アドレス間接参照テーブルキャッシュ内のエントリはダーティに設定される、請求項１又は２に記載のソリッドステートドライブ。

【請求項4】

前記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを読み取るコマンドに応じて、前記論理‐物理アドレス間接参照テーブルキャッシュで、前記論理ブロックアドレスに関連付けられた前記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリが検索される、請求項１から３のいずれか一項に記載のソリッドステートドライブ。

【請求項5】

前記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを読み取るコマンドに応じて、永続性メモリ内の前記論理‐物理アドレス間接参照テーブルで、前記論理ブロックアドレスに関連付けられた前記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリが検索される、請求項１から４のいずれか一項に記載のソリッドステートドライブ。

【請求項6】

前記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを消去するコマンドに応じて、永続性メモリ内の前記論理‐物理アドレス間接参照テーブルで、前記論理ブロックアドレスに関連付けられた前記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリが検索される、請求項１から５のいずれか一項に記載のソリッドステートドライブ。

【請求項7】

前記ブロックアドレス指定可能不揮発性メモリはＮＡＮＤであり、前記永続性メモリは３次元クロスポイントである、請求項１から６のいずれか一項に記載のソリッドステートドライブ。

【請求項8】

ブロックアドレス指定可能不揮発性メモリにデータを格納する段階と、
論理‐物理アドレス間接参照テーブルを永続性メモリに格納する段階であって、前記論理‐物理アドレス間接参照テーブルは複数のエントリを有し、各エントリは論理ブロックアドレスに割り当てられた前記ブロックアドレス指定可能不揮発性メモリにおける物理ブロックアドレスを格納する、段階と、
揮発性メモリ内の論理‐物理アドレス間接参照テーブルキャッシュを揮発性メモリに格納する段階と、
前記論理‐物理アドレス間接参照テーブルキャッシュをモニタリングして、前記論理‐物理アドレス間接参照テーブルキャッシュ内のダーティ論理‐物理エントリを前記永続性メモリ内の前記論理‐物理アドレス間接参照テーブルに書き込む段階と
を備える、方法。

【請求項9】

前記揮発性メモリは、書き込まれるデータを、前記ブロックアドレス指定可能不揮発性メモリに一時的に格納するバッファを含む、請求項８に記載の方法。

【請求項10】

前記ブロックアドレス指定可能不揮発性メモリ内の論理アドレスにデータを書き込むコマンドに応じて、前記ブロックアドレス指定可能不揮発性メモリ内の物理アドレスにデータを書き込む段階と、
前記物理アドレス及び前記論理アドレスに関連付けられた前記論理‐物理アドレス間接参照テーブルキャッシュ内のエントリをダーティに設定する段階と
をさらに備える、請求項８又は９に記載の方法。

【請求項11】

前記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを読み取るコマンドに応じて、前記論理‐物理アドレス間接参照テーブルキャッシュで、前記論理ブロックアドレスに関連付けられた前記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリを検索する段階
をさらに備える、請求項８から１０のいずれか一項に記載の方法。

【請求項12】

前記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを読み取るコマンドに応じて、永続性メモリ内の前記論理‐物理アドレス間接参照テーブルで、前記論理ブロックアドレスに関連付けられた前記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリを検索する段階
をさらに備える、請求項８から１１のいずれか一項に記載の方法。

【請求項13】

前記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを消去するコマンドに応じて、永続性メモリ内の前記論理‐物理アドレス間接参照テーブルで、前記論理ブロックアドレスに関連付けられた前記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリを検索する段階
をさらに備える、請求項８から１２のいずれか一項に記載の方法。

【請求項14】

前記ブロックアドレス指定可能不揮発性メモリはＮＡＮＤであり、前記永続性メモリは３次元クロスポイントメモリである、請求項８から１３のいずれか一項に記載の方法。

【請求項15】

請求項８から１４のいずれか一項に記載の方法を実行する手段を備える装置。

【請求項16】

プロセッサと、
前記プロセッサに通信可能に結合されたソリッドステートドライブと
を備えるシステムであって、
前記ソリッドステートドライブは、
データを格納するためのブロックアドレス指定可能不揮発性メモリと、
論理‐物理アドレス間接参照テーブルを格納するための永続性メモリであって、前記論理‐物理アドレス間接参照テーブルは複数のエントリを有し、各エントリは論理ブロックアドレスに割り当てられた前記ブロックアドレス指定可能不揮発性メモリにおける物理ブロックアドレスを格納する、永続性メモリと、
前記永続性メモリと前記ブロックアドレス指定可能不揮発性メモリとに通信可能に結合されたソリッドステートドライブコントローラ回路と
を有し、
前記ソリッドステートドライブコントローラ回路は、
論理‐物理アドレス間接参照テーブルキャッシュを格納するための揮発性メモリと、
前記揮発性メモリに通信可能に結合されたアシスト回路であって、前記アシスト回路は、前記論理‐物理アドレス間接参照テーブルキャッシュをモニタリングするとともに、前記永続性メモリ内の前記論理‐物理アドレス間接参照テーブルに、前記論理‐物理アドレス間接参照テーブルキャッシュ内のダーティ論理‐物理エントリを書き込む、アシスト回路と
を含む、システム。

【請求項17】

前記揮発性メモリは、前記アシスト回路により書き込まれるデータを、前記ブロックアドレス指定可能不揮発性メモリに一時的に格納するバッファを含む、請求項１６に記載のシステム。

【請求項18】

前記ブロックアドレス指定可能不揮発性メモリ内の論理アドレスにデータを書き込むコマンドに応じて、データは、前記ブロックアドレス指定可能不揮発性メモリ内の物理アドレスに書き込まれ、前記物理アドレス及び前記論理アドレスに関連付けられた前記論理‐物理アドレス間接参照テーブルキャッシュ内のエントリはダーティに設定される、請求項１６又は１７に記載のシステム。

【請求項19】

前記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを読み取るコマンドに応じて、前記論理‐物理アドレス間接参照テーブルキャッシュで、前記論理ブロックアドレスに関連付けられた前記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリが検索される、請求項１６から１８のいずれか一項に記載のシステム。

【請求項20】

前記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを読み取るコマンドに応じて、永続性メモリ内の前記論理‐物理アドレス間接参照テーブルで、前記論理ブロックアドレスに関連付けられた前記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリが検索される、請求項１６から１９のいずれか一項に記載のシステム。

【請求項21】

前記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを消去するコマンドに応じて、永続性メモリ内の前記論理‐物理アドレス間接参照テーブルで、前記論理ブロックアドレスに関連付けられた前記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリが検索される、請求項１６から２０のいずれか一項に記載のシステム。

【請求項22】

請求項８から１４のいずれか一項に記載の方法を機械に実行させるためのコンピュータプログラム。

【請求項23】

請求項２２に記載のコンピュータプログラムを格納する機械可読記録媒体。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、ストレージデバイス、特に、ソリッドステートドライブの永続性メモリに格納された論理‐物理（Ｌ２Ｐ）アドレス間接参照テーブルに関する。

【背景技術】

【0002】

コンピュータシステムは通常、揮発性システムメモリ、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及びストレージデバイスを含む。ストレージデバイスは、ブロックアドレス指定可能不揮発性メモリを含むソリッドステートドライブ（ＳＳＤ）であり得る。

【0003】

論理ブロックは、ソリッドステートドライブのブロックアドレス指定可能不揮発性メモリにアクセスするための読み取り及び書き込みコマンド用の最も小さいアドレス指定可能データユニットである。論理ブロックのアドレスは一般に、論理ブロックアドレス（ＬＢＡ）と称される。

【0004】

論理‐物理（Ｌ２Ｐ）アドレス間接参照テーブルは、物理ブロックアドレスを、各ＬＢＡに対応するソリッドステートドライブ内のブロックアドレス指定可能不揮発性メモリに格納する。Ｌ２Ｐアドレステーブルのサイズは、ソリッドステートドライブのユーザ容量に依存する。通常、Ｌ２Ｐアドレステーブルのサイズは、ソリッドステートドライブ内のユーザ容量のギガバイト（ＧＢ）ごとに約１メガバイト（ＭＢ）である。

【図面の簡単な説明】

【0005】

特許請求される発明の実施形態の特徴は、以下で詳細に説明を進めるにつれて、図面を参照することにより明らかになる。図面においては、類似の数字は類似の部分を示し、図面は、以下の通りである。

【0006】

【図1】ソリッドステートドライブの実施形態のブロック図である。

【図2】図１に示されるソリッドステートドライブＬ２Ｐ間接参照テーブルの例である。

【図3】ホストシステム上で実行されているオペレーティングシステムから受信された書き込みコマンドに応じてソリッドステートドライブ内で実行される動作のフローグラフである。

【図4】ホストシステム上で実行されているオペレーティングシステムから受信された読み取りコマンドに応じてソリッドステートドライブ内で実行される動作のフローグラフである。

【図5】ホストシステム上で実行されているオペレーティングシステムから受信されたトリムコマンドに応じてソリッドステートドライブ内で実行される動作のフローグラフである。

【図6】Ｌ２Ｐ間接参照テーブルを格納するためにソリッドステートドライブ内に永続性メモリを含むコンピュータシステムの実施形態のブロック図である。

【0007】

以下の詳細な説明は、特許請求される発明の例示的な実施形態を参照しつつ進められるが、当該実施形態に対する多くの代替形態、修正形態及び変形形態が当業者には明らかであろう。従って、特許請求される発明は広く解釈され、添付の特許請求の範囲に記載した通りに定義される意図である。

【発明を実施するための形態】

【0008】

Ｌ２Ｐアドレステーブル（Ｌ２Ｐ間接参照テーブル又はＬ２Ｐテーブルとも称される）は、バイトアドレス指定可能揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）又はシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ））に格納される。Ｌ２Ｐテーブルは、バイトアドレス指定可能揮発性メモリに格納され、Ｌ２Ｐ間接参照テーブルから物理ブロックアドレスの読み取りを加速して、ソリッドステートドライブ内のブロックアドレス指定可能不揮発性メモリ（例えば、ＮＡＮＤフラッシュメモリ）の物理ブロックにアクセスする。Ｌ２Ｐ間接参照テーブルを格納するためのバイトアドレス指定可能揮発性メモリは、ソリッドステートドライブ、又はソリッドステートドライブに通信可能に結合されたホストに含まれ得る。

【0009】

Ｌ２Ｐ間接参照テーブルは、ホストメモリバッファ、例えば、システムＤＲＡＭの一部に格納され得る。ホストメモリバッファ内のＬ２Ｐ間接参照テーブルに対するあらゆる書き込み（更新）において、ソリッドステートドライブのブロックアドレス指定可能不揮発性メモリ内に格納されたＬ２Ｐ間接参照テーブルは、同時に書き込まれる（ライトスルーモード）。Ｌ２Ｐテーブルに対する書き込みの性能は、最も長い書き込み時間、すなわち、ブロックアドレス指定可能不揮発性メモリ又はホストメモリバッファに書き込む時間に基づく。

【0010】

Ｌ２Ｐ間接参照テーブルは、ソリッドステートドライブ内のバイトアドレス指定可能揮発性メモリに格納され得る。しかしながら、Ｌ２Ｐ間接参照テーブルのサイズは、ソリッドステートドライブのユーザ容量に依存する（例えば、ユーザ容量のギガバイト（ＧＢ）ごとに約１メガバイト（ＭＢ））。ソリッドステートドライブ内の不揮発性メモリ（ユーザ容量とも称される）における増加には、Ｌ２Ｐ間接参照テーブルを格納するためのバイトアドレス指定可能揮発性メモリの対応する増加が必要である。

【0011】

一実施形態において、Ｌ２Ｐ間接参照テーブルに対する書き込みの性能は、ソリッドステートドライブ内の永続性メモリにＬ２Ｐ間接参照テーブルを格納することにより向上する。

【0012】

本発明の様々な実施形態及び態様は、以下に説明される詳細を参照して説明され、添付の図面は、様々な実施形態を例示する。以下の説明及び図面は、本発明の例示であり、本発明を限定するものとして解釈されるべきではない。本発明の様々な実施形態の完全な理解を授けるために、多くの具体的な詳細について説明されている。しかしながら、特定の例においては、本発明の実施形態を簡単に説明すべく、周知又は従来のものの詳細については説明しない。

【0013】

本明細書における「１つの実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」又は「一実施形態（ａｎ ｅｍｂｏｄｉｍｅｎｔ）」への言及は、当該実施形態と関連して説明された特定の特徴、構造、又は特性が、本発明の少なくとも１つの実施形態に含まれ得ることを意味する。本明細書の様々な箇所に現れる「一実施形態において（ｉｎ ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」という文言は、必ずしも全てが同一の実施形態を指していない。

【0014】

図１は、ソリッドステートドライブ１００の実施形態のブロック図である。ソリッドステートドライブ１００は、ソリッドステートドライブコントローラ回路１０４、永続性メモリ１０６、及びブロックアドレス指定可能不揮発性メモリ１０８を含む。

【0015】

ソリッドステートドライブコントローラ回路１０４は、ホストインタフェース回路１０２、永続性メモリコントローラ回路１１０、不揮発性ブロックアドレス指定可能メモリコントローラ回路１１２、プロセッサ１２２、ファームウェア１４０、ハードウェアアシスト回路１１６、及びスタティックランダムアクセスメモリ１３０を含む。ソリッドステートドライブコントローラ回路１０４は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）又は特定用途向け集積回路（ＡＳＩＣ）に含まれ得る。

【0016】

ホストシステムは、高速シリアルコンピュータ拡張バス１２０、例えば、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）バスを介して、ソリッドステートドライブ１００と通信し得る。ホストインタフェース回路１０２は、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）バスを介して通信を管理する。一実施形態において、ホストシステムは、不揮発性メモリエクスプレス（ＮＶＭｅ）規格プロトコルを使用するペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）バスを介して通信する。不揮発性メモリエクスプレス（ＮＶＭｅ）規格プロトコルは、ホストソフトウェアに対して、レジスタレベルのインタフェースを定義して、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）バスを介してソリッドステートドライブ（ＳＳＤ）１００と通信する。ＮＶＭエクスプレス規格は、ｗｗｗ．ｎｖｍｅｘｐｒｅｓｓ．ｏｒｇで利用可能である。ＰＣＩｅ規格は、ｐｃｉｓｉｇ．ｃｏｍで利用可能である。

【0017】

ＮＶＭ Ｅｘｐｒｅｓｓインタフェースは、ホストソフトウェアが、ペアになったサブミッションキュー及び完了キューメカニズムに基づいて、高速シリアルコンピュータ拡張バス１２０を介してソリッドステートドライブ１００と通信することを可能にする。サブミッションキュー（ＳＱ）１４４と完了キュー（ＣＱ）１４２は、メモリに割り当てられる。サブミッションキュー１４４は、ホストソフトウェアがソリッドステートドライブコントローラ回路１０４による実行のためのコマンドをサブミットするために使用する固定スロットサイズの循環バッファである。完了キュー１４２は、完了したコマンドの状態を掲示するのに使用される固定スロットサイズを有する循環バッファである。

【0018】

ＮＶＭｅコマンドセットは、ペアになったサブミッション及び完了キューのために使用される。ホストソフトウェアは、ソリッドステートドライブコントローラ回路１０４による実行のために、ＮＶＭｅコマンドセットからのコマンドを、サブミッションキュー１４４に挿入する。ソリッドステートドライブコントローラ回路１０４は、関連付けられた完了キュー１４２に完了を挿入する。

【0019】

スタティックランダムアクセスメモリ１３０の一部は、Ｌ２Ｐ間接参照テーブルキャッシュ１３２に割り当てられ、永続性メモリ１０６に格納されている永続性メモリ（ＰＭ）Ｌ２Ｐ間接参照テーブル１１８の一部を格納する。スタティックランダムアクセスメモリ１３０の別の部分は、高速シリアルコンピュータ拡張バス１２０を介して転送されたデータを格納するために、バッファ１３４として割り当てられる。一実施形態において、スタティックランダムアクセスメモリ１３０は、１又は複数のメガバイト（ＭＢ）である。

【0020】

スタティックランダムアクセスメモリ１３０の別の部分は、物理‐論理（Ｐ２Ｌ）間接参照テーブル１３６として割り当てられる。Ｌ２Ｐ間接参照テーブルキャッシュ１３２及び物理‐論理（Ｐ２Ｌ）間接参照テーブル１３６の両方は、論理ブロックアドレスに対応するソリッドステートドライブ内のブロックアドレス指定可能不揮発性メモリに物理ブロックアドレスを格納する。Ｐ２Ｌ間接参照テーブル１３６におけるエントリは、静的である（書き込まれた後、更新されていない）。Ｌ２Ｐ間接参照テーブルキャッシュ１３２におけるエントリは、動的に更新される。

【0021】

スタティックランダムアクセスメモリ１３０は、揮発性メモリである。揮発性メモリは、デバイスへの電力が遮断された場合、その状態（に従って、その中に格納されたデータも）が不確定となるメモリである。ＳＲＡＭは、ラッチング回路を使用して各ビットを格納する揮発性メモリの一種である。ＳＲＡＭは通常、キャッシュメモリとして使用される。これは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）とは対照的に、ＳＲＡＭに格納されたデータは、周期的に更新される必要がないからである。

【0022】

永続性メモリ１０６及びブロックアドレス指定可能不揮発性メモリ１０８は、不揮発性メモリである。不揮発性メモリ（ＮＶＭ）デバイスは、デバイスへの電力が遮断された場合であっても、その状態が確定であるメモリである。一実施形態において、ブロックアドレス指定可能不揮発性メモリ１０８は、ＮＡＮＤフラッシュメモリ、又はより具多的には、多閾値レベルのＮＡＮＤフラッシュメモリ（例えば、シングルレベルセル（「ＳＬＣ」）、マルチレベルセル（ＭＬＣ）、トライレベルセル（「ＴＬＣ」）、クワッドレベルセル（「ＱＬＣ」）、ペンタレベルセル（「ＰＬＣ」）又はいくつかの他のＮＡＮＤフラッシュメモリ）である。

【0023】

ブロックアドレス指定可能不揮発性メモリ１０８は、少なくとも１つの不揮発性メモリダイ、例えば、ＮＡＮＤフラッシュダイを含む。通常、データは、ＳＳＤ内の多くのＮＡＮＤフラッシュダイにわたって書き込まれ（ストライピングされ）、書き込み帯域幅を最適化する。不揮発性メモリダイ上の不揮発性メモリは、複数のブロックを含み、各ブロックは複数のページを含む。複数のページ内の各ページは、データ及び関連付けられたメタデータを格納する。一実施形態において、不揮発性メモリダイは、２０４８個のブロックを有し、各ブロックは６４ページを有し、各ページは２０４８バイトのデータと６４バイトのメタデータを格納し得る。

【0024】

永続性メモリ１０６は、バイトアドレス指定可能所定位置書き込み式（ｗｒｉｔｅ－ｉｎ－ｐｌａｃｅ）不揮発性メモリである。バイトアドレス指定可能所定位置書き込み式（ｗｒｉｔｅ－ｉｎ－ｐｌａｃｅ）不揮発性メモリデバイスの例は、３次元クロスポイントメモリデバイス、シングル若しくはマルチレベル相変化メモリ（ＰＣＭ）又はスイッチを有する相変化メモリ（ＰＣＭＳ）、ＩＮＴＥＬ ＯＰＴＡＮＥ、カルコゲニド相変化材料（例えば、カルコゲニドガラス）を使用する不揮発性メモリデバイス、金属酸化物ベースと酸素空孔ベースと導電性ブリッジランダムアクセスメモリ（ＣＢ－ＲＡＭ）とを含む抵抗メモリ、ナノワイヤメモリ、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ，ＲＡＭ)、メモリスタ技術を組み込む磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、スピン転送トルク（ＳＴＴ）－ＭＲＡＭ、スピントロニック磁気接合メモリベースのデバイス、磁気トンネル接合（ＭＴＪ）ベースのデバイス、ＤＷ（Ｄｏｍａｉｎ Ｗａｌｌ）並びにＳＯＴ（Ｓｐｉｎ Ｏｒｂｉｔ Ｔｒａｎｓｆｅｒ）ベースのデバイス、サイリスタベースのメモリデバイス、又は上記のいずれかの組み合わせ、又はその他のメモリを含む。

【0025】

ハードウェアアシスト回路１１６（回路１１６とも称される）は、永続性メモリ１０６とブロックアドレス指定可能不揮発性メモリ１０８との間のデータ転送を管理する。永続性メモリ１０６の一部は、ＰＭ Ｌ２Ｐ間接参照テーブル１１８を格納するために割り当てられる。ブロックアドレス指定可能不揮発性メモリ１０８の一部は、マスタＬ２Ｐ間接参照テーブル１４８を格納するのに使用される。ＰＭ Ｌ２Ｐ間接参照テーブル１１８のサイズは、１：１０００の比に基づいてブロックアドレス指定可能不揮発性メモリ１０８の容量に依存する。例えば、永続性メモリ１０６内のＰＭ Ｌ２Ｐ間接参照テーブル１１８は、ブロックアドレス指定可能不揮発性メモリ１０８の１ギガバイト（ＧＢ）ごとに１メガバイト（ＭＢ）である。ＰＭ Ｌ２Ｐ間接参照テーブル１１８は、マスタＬ２Ｐ間接参照テーブル１４８のコピーである。ＰＭ Ｌ２Ｐ間接参照テーブル１１８及びマスタＬ２Ｐ間接参照テーブル１４８の両方は、不揮発性メモリに格納され、ソリッドステートドライブ１００の動作中に周期的に同期される。

【0026】

永続性メモリ１０６の残りの部分は、ＰＭ Ｌ２Ｐ間接参照テーブル１１８、ユーザデータ、永続性メモリメタデータ及びホストメタデータを格納するのに使用され得る。永続性メモリ／ホストメタデータ。一実施形態において、永続性メモリの約５％はＰＭ Ｌ２Ｐ間接参照テーブル１１８を格納するのに使用され、約５％は永続性メモリ／ホストメタデータを格納するのに使用され、約９０％はユーザデータを格納するのに使用される。

【0027】

一実施形態において、永続性メモリ１０６に格納されたユーザデータは、頻繁にアクセスされるユーザデータ、オペレーティングシステムファイル及び実行可能なプログラムを含み得る。頻繁にアクセスされるユーザデータは、「ホット」ユーザデータと称され得る。「コールド」ユーザデータとも称される頻繁にアクセスされないデータは、ブロックアドレス指定可能不揮発性メモリ１０８に格納され得る。永続性メモリ１０６は、「ストレージアクセラレータメモリ」と称され得る。これは、永続性メモリ１０６の読み取りレイテンシが、ブロックアドレス指定可能不揮発性メモリ１０８の読み取りレイテンシより少ないからである。

【0028】

他の実施形態において、永続性メモリ１０６はＳＬＣ ＮＡＮＤであり得、ブロックアドレス指定可能不揮発性メモリは、セルごとに１ビットより多くを有するＮＡＮＤであり得る（例えば、ＭＬＣ、ＴＬＣ、ＱＬＣ、ＰＬＣ ＮＡＮＤ）。ＳＬＣ ＮＡＮＤの読み取りレイテンシは、セルごとに１ビットより多くを有するＮＡＮＤより速い。

【0029】

ソリッドステートドライブコントローラ回路１０４内の不揮発性ブロックアドレス指定可能メモリコントローラ回路１１２は、コマンド（例えば、読み取り、書き込み「プログラム」）をキューイング及び処理し、ブロックアドレス指定可能不揮発性メモリ１０８に格納されたユーザデータに対するコマンドを消去する。

【0030】

ソリッドステートドライブ１００は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含まず、ＤＲＡＭレスソリッドステートドライブと称され得る。

【0031】

図２は、図１に示された永続性メモリ１０６に格納され得る、図１に示されたＰＭ Ｌ２Ｐ間接参照テーブル１１８の例である。ソリッドステートドライブのＰＭ Ｌ２Ｐ間接参照テーブル１１８内の各Ｌ２Ｐエントリ（「行」）２０４は、ソリッドステートドライブ１００内のブロックアドレス指定可能不揮発性メモリ１０８の物理的位置（「ＰＬＯＣ」）を格納する。物理的位置は、論理ブロックアドレス（ＬＢＡ）（インデックス０からＭＡＸＬＢＡのテーブルインデックス）に対応する。Ｌ２Ｐエントリ２０４は、メタデータ（「ＭＥＴＡ」）も含む。

【0032】

ソリッドステートドライブ１００内のブロックアドレス指定可能不揮発性メモリ１０８が１又は複数のＮＡＮＤフラッシュダイを含む一実施形態において、ＰＬＯＣは、データが特定のＬＢＡに格納された１又は複数のＮＡＮＤフラッシュダイにおける物理的位置である。例えば、Ｌ２Ｐエントリ２０４において、ＬＢＡ０に対応する物理的位置Ａ（「ＰＬＯＣ‐Ａ」）は、ＮＡＮＤフラッシュダイ‐０、ブロック‐１、ページ‐１、オフセット‐０であり得る。

【0033】

メタデータは、他のデータについての情報を提供するデータである。例えば、メタデータの１ビットは、Ｌ２Ｐ間接参照テーブル２００内のＬ２Ｐエントリ２０４におけるＰＬＯＣへの読み取り／書き込みアクセスを防止するための「ロックビット」であり得る。メタデータの別のビットは、「ダーティビット」であり得、その状態は、Ｌ２Ｐエントリ２０４に対するユーザデータが、ソリッドステートドライブ１００内のブロックアドレス指定可能不揮発性メモリ１０８にフラッシュされたかどうかを示す。Ｌ２Ｐエントリ２０４のダーティビットは、Ｌ２Ｐエントリ２０４が書き込まれた場合に、「ダーティ」に設定される。

【0034】

一実施形態において、複数のレベルのＬ２Ｐ間接参照テーブル、Ｌ２Ｐ間接参照テーブルキャッシュ１３２、ＰＭ Ｌ２Ｐ間接参照テーブル１１８、及びマスタＬ２Ｐ間接参照テーブル１４８が存在する。プロセッサ１２２により実行されるファームウェア１４０は、スタティックランダムアクセスメモリ１３０内のＬ２Ｐ間接参照テーブルキャッシュ１３２におけるＬ２Ｐエントリに対する最初の検索と、永続性メモリ１０６内のＰＭ Ｌ２Ｐ間接参照テーブル１１８における次の検索とを実行する。Ｌ２Ｐ位置が、スタティックランダムアクセスメモリ１３０内のＬ２Ｐ間接参照テーブルキャッシュ１３２にない又は永続性メモリ１０６内のＰＭ Ｌ２Ｐ間接参照テーブル１１８にない場合、Ｌ２Ｐエントリは、ブロックアドレス指定可能不揮発性メモリ１０８内のマスタＬ２Ｐ間接参照テーブル１４８にある。

【0035】

図３は、ホストシステム上で実行されているオペレーティングシステムから受信された書き込みコマンドに応じてソリッドステートドライブ１００内で実行される動作のフローグラフである。

【0036】

前述のように、サブミッションキューは、固定スロットサイズを有する循環バッファである。ホストシステム内で実行されるオペレーティングシステムは、ソリッドステートドライブコントローラ回路１０４による実行のためにサブミッションキューにコマンドを挿入し得る。プロセッサ１２２内のファームウェア１４０は、サブミッションキューからコマンドを順番にフェッチし、任意の順序でコマンドを実行し得る。

【0037】

ブロック３００において、処理対象のサブミッションキュー上に書き込みコマンドが存在する場合、処理はブロック３０２で継続される。

【0038】

ブロック３０２において、プロセッサ１２２内のファームウェア１４０は、ホストインタフェース回路１０２内のサブミッションキュー１４４からフェッチされた書き込みコマンドを実行する。ホストインタフェース回路１０２を介してホストから受信された、ソリッドステートドライブ１００に書き込まれる予定のデータは、バッファ１３４に書き込まれ、Ｐ２Ｌエントリは、Ｐ２Ｌ間接参照テーブル１３６に挿入される。

【0039】

ブロック３０４において、バッファ１３４に格納されたデータは、ブロックアドレス指定可能不揮発性メモリ１０８に移動され、Ｐ２Ｌ間接参照テーブル１３６内のＰ２Ｌエントリは、Ｌ２Ｐ間接参照テーブルキャッシュ１３２に挿入される。

【0040】

ブロック３０６において、Ｌ２Ｐ間接参照テーブルキャッシュ１３２内のエントリは、永続性メモリ１０６内のＰＭ Ｌ２Ｐ間接参照テーブル１１８に移動される。Ｌ２Ｐ間接参照テーブルキャッシュ１３２内の蓄積されたエントリの数は、永続性メモリ１０６に対する最小転送サイズに依存する。処理はブロック３００で継続され、サブミッションキューからの別の書き込み要求を処理する。

【0041】

図４は、ホストシステム上で実行されているオペレーティングシステムから受信された読み取りコマンドに応じてソリッドステートドライブ１００内で実行される動作のフローグラフである。一実施形態において、読み取りコマンドはＮＶＭｅ読み取りコマンドである。ＮＶＭｅ読み取りコマンドは、永続性メモリ１０６及びブロックアドレス指定可能不揮発性メモリ１０８の両方に送信され得る。ＮＶＭｅ読み取りコマンドは、永続性メモリ１０６に格納されたメタデータの読み取りをもたらし得る。

【0042】

ホストシステム上で実行されているオペレーティングシステムは、プロセッサ１２２内のファームウェア１４０による実行のためにサブミッションキューに読み取りコマンドを挿入し得る。ソリッドステートドライブコントローラ回路１０４は、サブミッションキューから読み取りコマンドをフェッチする。読み取りコマンドは、ソリッドステートドライブ１００内のブロックアドレス指定可能不揮発性メモリ１０８又は永続性メモリ１０６から読み取られるデータの論理ブロックアドレスを含む。

【0043】

ブロック４００において、処理予定のサブミッションキューに読み取りコマンドが存在する場合、ソリッドステートドライブコントローラ回路１０４は、サブミッションキューから読み取りコマンドをフェッチして、処理はブロック４０２で継続される。

【0044】

ブロック４０２において、ソリッドステートドライブ１００内のソリッドステートドライブコントローラ回路１０４は、ソリッドステートドライブ１００内のスタティックランダムアクセスメモリ１３０のＰ２Ｌ間接参照テーブル１３６から、論理ブロックアドレスに対応するＰ２Ｌエントリを検索する。読み取られるデータの論理ブロックアドレスに対応するＰ２Ｌエントリが存在する場合、処理はブロック４０４で継続される。そうでない場合、処理はブロック４０６で継続される。

【0045】

ブロック４０４において、論理ブロックアドレスに対応する物理ブロックの物理アドレスは、Ｐ２Ｌ間接参照テーブル１３６内のＬ２Ｐエントリから読み取られる。データは、論理ブロックアドレスに対応するＰ２Ｌ間接参照テーブル１３６内のＰ２Ｌエントリの物理ブロックにおいて、ブロックアドレス指定可能不揮発性メモリ１０８から読み取られる。処理はブロック４００で継続され、サブミッションキューから別の読み取りコマンドをフェッチする。

【0046】

ブロック４０６において、ソリッドステートドライブ１００内のソリッドステートドライブコントローラ回路１０４は、ソリッドステートドライブ１００内のスタティックランダムアクセスメモリ１３０のＬ２Ｐ間接参照テーブルキャッシュ１３２から、論理ブロックアドレスに対応するＬ２Ｐエントリを検索する。読み取られるデータの論理ブロックアドレスに対応するＬ２Ｐエントリが存在する場合、処理はブロック４０８で継続される。そうでない場合、処理はブロック４１０で継続される。

【0047】

ブロック４０８において、論理ブロックアドレスに対応する物理ブロックの物理アドレスは、スタティックランダムアクセスメモリ１３０内のＬ２Ｐ間接参照テーブルキャッシュ１３２のＬ２Ｐエントリから読み取られる。データは、論理ブロックアドレスに対応するＬ２Ｐ間接参照テーブルキャッシュ１３２内のＬ２Ｐエントリの物理ブロックにおいて、ブロックアドレス指定可能不揮発性メモリ１０８から読み取られる。処理はブロック４００で継続され、サブミッションキューから別の読み取りコマンドをフェッチする。

【0048】

ブロック４１０において、ソリッドステートドライブ１００内のソリッドステートドライブコントローラ回路１０４は、ソリッドステートドライブ１００内の永続性メモリ１０６のＰＭ Ｌ２Ｐ間接参照テーブル１１８から、論理ブロックアドレスに対応するＬ２Ｐエントリを検索する。読み取られるデータの論理ブロックアドレスに対応するＬ２Ｐエントリが存在する場合、処理はブロック４１２で継続される。そうでない場合、処理はブロック４００で継続される。

【0049】

ブロック４１２において、論理ブロックアドレスに対応する物理ブロックの物理アドレスは、ＰＭ Ｌ２Ｐ間接参照テーブル１１８内のＬ２Ｐエントリから読み取られる。データは、ブロックアドレス指定可能不揮発性メモリ１０８内の物理ブロックから読み取られる。処理はブロック４００で継続され、サブミッションキューから別の読み取りコマンドをフェッチする。

【0050】

ソリッドステートドライブコントローラ回路１０４は、ブロックアドレス指定可能不揮発性メモリ１０８内のデータのあるブロックからデータのあるページを読み取り及び書き込み可能であるが、ブロックレベルでのみ消去することができる。ソリッドステートドライブコントローラ回路１０４は、データが消去されるまでに、ブロックアドレス指定可能不揮発性メモリ内のデータを上書きできない。読み取り／書き込み性能が消去動作により影響を受けないことを保証するために、「ガーベジコレクション」とも既知である消去動作は集約される。オペレーティングシステムは、もはや必要とされない、且つソリッドステートドライブ１００に対してトリムコマンドを発行することにより消去され得る、ファイル及びデータを識別する。

【0051】

図５は、ホストシステム上で実行されているオペレーティングシステムから受信されたトリムコマンドに応じてソリッドステートドライブ１００内で実行される動作のフローグラフである。トリムコマンドの例は、ＮＶＭｅ割り当て解除コマンドである。トリムコマンドは、ブロックアドレス指定可能不揮発性メモリ１０８内の、消去され得るブロックを識別する。

【0052】

ブロック５００において、処理予定のサブミッションキューにトリムコマンドが存在する場合、ソリッドステートドライブコントローラ回路１０４は、サブミッションキューからトリムコマンドをフェッチして、処理はブロック５０２で継続される。

【0053】

ブロック５０２において、ソリッドステートドライブ１００内のスタティックランダムアクセスメモリ１３０のＰ２Ｌ間接参照テーブル１３６で、消去される論理ブロックアドレス又は複数の論理ブロックアドレスの範囲に対応するＰ２Ｌエントリ又はエントリが検索される。論理ブロックアドレスに対応するＰ２Ｌエントリが存在する場合、処理はブロック５０４で継続される。そうでない場合、処理はブロック４０６で継続される。

【0054】

ブロック５０４において、論理ブロックアドレスに対応するＰ２Ｌ間接参照テーブルのエントリはクリアにされる。処理はブロック５００で継続される。

【0055】

ブロック５０６において、ソリッドステートドライブ１００内のソリッドステートドライブコントローラ回路１０４は、ソリッドステートドライブ１００内のスタティックランダムアクセスメモリ１３０のＬ２Ｐ間接参照テーブルキャッシュ１３２から、論理ブロックアドレスに対応するＬ２Ｐエントリを検索する。読み取られるデータの論理ブロックアドレスに対応するＬ２Ｐエントリが存在する場合、処理はブロック５０８で継続される。そうでない場合、処理はブロック５１０で継続される。

【0056】

ブロック５０８において、スタティックランダムアクセスメモリ１３０内のＬ２Ｐ間接参照テーブルキャッシュ１３２のＬ２Ｐエントリはクリアにされる。処理はブロック５００で継続される。

【0057】

ブロック５１０において、ソリッドステートドライブ１００内のソリッドステートドライブコントローラ回路１０４は、ソリッドステートドライブ１００内の永続性メモリ１０６のＰＭ Ｌ２Ｐ間接参照テーブル１１８から、論理ブロックアドレスに対応するＬ２Ｐエントリを検索する。読み取られるデータの論理ブロックアドレスに対応するＬ２Ｐエントリが存在する場合、処理はブロック５１２で継続される。そうでない場合、処理はブロック５００で継続される。

【0058】

ブロック５１２において、永続性メモリ１０６内のＰＭ Ｌ２Ｐ間接参照テーブル１１８のＬ２Ｐエントリは、クリアにされる。例えば、エントリ内の全てのビットは、論理１又は論理０に全てのビットを書き込むことにより、クリアにされ得る。処理はブロック５００で継続される。

【0059】

Ｌ２Ｐ間接参照テーブルを永続性メモリに格納することは、周波数を低減し、永続性メモリ１０６内のＰＭ Ｌ２Ｐ間接参照テーブル１１８に対する更新の粒度を高める。加えて、ブロックアドレス指定可能不揮発性メモリ１０８内のマスタＬ２Ｐ間接参照テーブル１４８を更新するためのハードウェアアシスト回路１１６の使用は、マスタＬ２Ｐ間接参照テーブル１４８を更新するとともに、ブロックアドレス指定可能不揮発性メモリ１０８にデータを格納するために、より多くの帯域幅を提供する。

【0060】

図６は、ＰＭ Ｌ２Ｐ間接参照テーブル１１８を格納するためにソリッドステートドライブ１００内に永続性メモリ１０６を含むコンピュータシステム６００の実施形態のブロック図である。コンピュータシステム６００は、サーバ、ワークステーションコンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、及び／又は、タブレットコンピュータを含むコンピューティングデバイスに対応し得るが、これらに限定されない。

【0061】

コンピュータシステム６００は、プロセッサ、グラフィック、メモリ、入出力（Ｉ／Ｏ）制御ロジックを１つのＳｏＣパッケージに組み合わせるシステムオンチップ（ＳＯＣ又はＳｏＣ）６０４を含む。ＳｏＣ６０４は、少なくとも１つの中央処理装置（ＣＰＵ）モジュール６０８、揮発性メモリコントローラ６１４、及びグラフィックスプロセッサユニット（ＧＰＵ）６１０を含む。他の実施形態において、揮発性メモリコントローラ６１４は、ＳｏＣ６０４の外部にあり得る。ＣＰＵモジュール６０８は、少なくとも１つのプロセッサコア６０２、及びレベル２（Ｌ２）キャッシュ６０６を含む。

【0062】

示されていないが、プロセッサコア６０２の各々は、１又は複数の命令／データキャッシュ、実行ユニット、プリフェッチバッファ、命令キュー、ブランチアドレス計算ユニット、命令デコーダ、浮動小数点ユニット、リタイアメントユニット等を内部に含み得る。１つの実施形態によると、ＣＰＵモジュール６０８は、インテル（登録商標）コーポレーションから提供されるものなどの、シングルコア又はマルチコアの汎用プロセッサに対応し得る。

【0063】

グラフィックスプロセッサユニット（ＧＰＵ）６１０は、１又は複数のＧＰＵコアと、ＧＰＵコアのグラフィック関連データを格納し得るＧＰＵキャッシュとを含み得る。ＧＰＵコアは、１又は複数の実行ユニット及び１又は複数の命令及びデータキャッシュを内部に含み得る。また、グラフィックスプロセッサユニット（ＧＰＵ）６１０は、図６に示されていない、１又は複数の頂点処理ユニット、ラスタライズユニット、メディア処理ユニット及びコーデックなどの他のグラフィックスロジックユニットを含み得る。

【0064】

Ｉ／Ｏサブシステム６１２内において、プロセッサコア６０２内で利用されるホスト通信プロトコルを、特定のＩ／Ｏデバイスと互換性のあるプロトコルに変換するために、１又は複数のＩ／Ｏアダプタ６１６が存在する。変換のためにアダプタが利用され得るプロトコルの一部には、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ（ＰＣＩ）Ｅｘｐｒｅｓｓ（ＰＣＩｅ）、ユニバーサルシリアルバス（ＵＳＢ）、シリアルアドバンスドテクノロジアタッチメント（ＳＡＴＡ）及び米国電気電子技術者協会（ＩＥＥＥ）１５９４"ファイヤワイヤ"が含まれる。

【0065】

Ｉ／Ｏアダプタ６１６は、例えば、ディスプレイ及び／又はタッチスクリーンディスプレイ６４０、プリンタ、キーパッド、キーボード、通信ロジック、有線及び／又は無線、を含むユーザインタフェースデバイスと、ハードディスクドライブ（「ＨＤＤ」）、ソリッドステートドライブ（「ＳＳＤ」）、リムーバブルストレージ媒体、デジタルビデオディスク（ＤＶＤ）ドライブ、コンパクトディスク（ＣＤ）ドライブ、独立ディスクの冗長アレイ（ＲＡＩＤ）、テープドライブを含むストレージデバイス又は他のストレージデバイスを含み得る外部Ｉ／Ｏデバイス６２４と通信し得る。複数のストレージデバイスは、様々なプロトコルのうちの１又は複数を使用する１又は複数のバスを通して通信可能に及び／又は物理的に共に連結され得、当該プロトコルとしては、限定されないが、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ））、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＮＶＭｅ（ＮＶＭ Ｅｘｐｒｅｓｓ）ｏｖｅｒ ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ））が含まれる。

【0066】

また、１又は複数の無線プロトコルＩ／Ｏアダプタが存在し得る。無線プロトコルの例としては、とりわけ、パーソナルエリアネットワークで使用されるＩＥＥＥ８０２．１５及びＢｌｕｅｔｏｏｔｈ（登録商標）４．０、ワイヤレスローカルエリアネットワークで使用されるＩＥＥＥ８０２．１１ベースの無線プロトコル及びセルラプロトコルがある。

【0067】

Ｉ／Ｏアダプタ６１６はまた、ソリッドステートドライブコントローラ回路１０４と永続性メモリ１０６とを含むソリッドステートドライブ（「ＳＳＤ」）１００と通信して、図１と関連して説明されたＰＭ Ｌ２Ｐ間接参照テーブル１１８を格納し得る。

【0068】

Ｉ／Ｏアダプタ６１６は、高速シリアルコンピュータ拡張バス１２０上でＰＣＩｅ（ペリフェラルコンポーネントインターコネクトエクスプレス）プロトコルを介して、ＮＶＭｅ（ＮＶＭ Ｅｘｐｒｅｓｓ）を使用して、ソリッドステートドライブ１００内のホストインタフェース回路１０２に通信可能に結合されたペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）アダプタを含み得る。不揮発性メモリエクスプレス（ＮＶＭｅ）規格は、ホストソフトウェアが不揮発性メモリサブシステム（例えば、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）を介したソリッドステートドライブ（ＳＳＤ）、高速シリアルコンピュータ拡張バス）と通信するためのレジスタレベルのインタフェースを定義する。ＮＶＭエクスプレス規格は、ｗｗｗ．ｎｖｍｅｘｐｒｅｓｓ．ｏｒｇで利用可能である。ＰＣＩｅ規格は、ｗｗｗ．ｐｃｉｓｉｇ．ｃｏｍで利用可能である。

【0069】

揮発性メモリは、デバイスへの電力が遮断された場合、その状態（に従って、その中に格納されたデータも）が不確定となるメモリである。ダイナミック揮発性メモリは、状態を維持すべく、デバイスに格納されたデータを更新する必要がある。ダイナミック揮発性メモリの１つの例は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）又はシンクロナスＤＲＡＭ（ＳＤＲＡＭ）などのいくつかの変形例を含む。本明細書に説明されるメモリサブシステムは、ＤＤＲ３（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ｖｅｒｓｉｏｎ ３、２００７年６月２７日にＪＥＤＥＣ（電子機器技術評議会）によりオリジナルリリースされた）、ＤＤＲ４（ＤＤＲバージョン４、ＪＥＤＥＣにより２０１２年９月に初期仕様が公開）、ＤＤＲ４Ｅ（ＤＤＲバージョン４）、ＬＰＤＤＲ３（Ｌｏｗ Ｐｏｗｅｒ ＤＤＲバージョン３、ＪＥＤＥＣにより２０１３年８月に発表されたＪＥＳＤ２０９－３Ｂ）、ＬＰＤＤＲ４（ＬＰＤＤＲ バージョン４、２０１４年８月にＪＥＤＥＣにより初版公開されたＪＥＳＤ２０９－４）、ＷＩＯ２（Ｗｉｄｅ Ｉｎｐｕｔ／Ｏｕｔｐｕｔバージョン２、２０１４年８月にＪＥＤＥＣにより初版公開されたＪＥＳＤ２２９－２）、ＨＢＭ（高帯域幅メモリ、２０１３年１０月にＪＥＤＥＣにより初版公開されたＪＥＳＤ３２５）、ＤＤＲ５（ＤＤＲ バージョン５、ＪＥＤＥＣが現在議論中）、ＬＰＤＤＲ５（ＪＥＤＥＣが現在議論中）、ＪＥＤＥＣ又はその他が現在議論中のＨＢＭ２（ＨＢＭバージョン２）又はメモリ技術の組み合わせ、及びそのような仕様の派生物又は延長に基づく技術など、多くのメモリ技術と互換性を有し得る。ＪＥＤＥＣ規格は、ｗｗｗ．ｊｅｄｅｃ．ｏｒｇで利用可能である。

【0070】

オペレーティングシステム６４２は、コンピュータハードウェアを管理するソフトウェア、且つメモリ割り当て及びＩ／Ｏデバイスへのアクセスを含むソフトウェアとである。オペレーティングシステムの例には、Ｍｉｃｒｏｓｏｆｔ（登録商標）Ｗｉｎｄｏｗｓ（登録商標）、Ｌｉｎｕｘ（登録商標）、ｉＯＳ（登録商標）及びＡｎｄｒｏｉｄ（登録商標）が含まれる。

【0071】

本明細書に例示されるフロー図は、様々な処理動作のシーケンスの例を提供する。フロー図は、ソフトウェア又はファームウェアルーチンにより実行されるべき動作、並びに物理的動作を示し得る。一実施形態において、フロー図は、有限状態機械（ＦＳＭ）の状態を示し得、ＦＳＭは、ハードウェア及び／又はソフトウェアで実装可能である。動作の順序は特定のシーケンス又は順序で示されているが、別様に指定されない限り、それは変更可能である。従って、例示される実施形態は一例として理解されるべきであり、プロセスは異なる順序で実行可能で、いくつかの動作は、並列で実行可能である。また、様々な実施形態において１又は複数の動作は省略可能で、従って、全ての動作が全ての実施形態で必要なわけではない。他の処理フローも可能である。

【0072】

様々な動作又は機能が本明細書に説明されている範囲内で、それらは、ソフトウェアコード、命令、構成、及び／又はデータとして説明又は定義可能である。コンテンツは、直接実行可能な（「オブジェクト」又は「実行可能な」形態）、ソースコード、又は差分コード（「デルタ」又は「パッチ」コード）であり得る。本明細書で説明された実施形態のソフトウェアコンテンツは、そこに格納されたコンテンツと共に製造物品を介して提供可能であるか、又は、通信インタフェースを動作させて、通信インタフェースを介してデータを送信する方法により提供可能である。機械可読記憶媒体は、機械に対し、説明された機能又は演算を実行させ得、機械可読ストレージは、情報を機械（例えば、コンピューティングデバイス、電子システム等）によりアクセス可能な形態で格納する任意のメカニズムを含み、当該メカニズムとしては、記録可能／記録不可能な媒体（例えば、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス等）がある。通信インタフェースは、メモリバスインタフェース、プロセッサバスインタフェース、インターネット接続、ディスクコントローラなどといった、別のデバイスに通信するためのハードワイヤード媒体、無線媒体、光学式媒体等の媒体のいずれかにインタフェース接続する任意のメカニズムを含む。通信インタフェースは、構成パラメータを提供すること、及び／又は、通信インタフェースに、ソフトウェアコンテンツを記述するデータ信号を提供する準備をさせるための信号を送信することにより構成され得る。通信インタフェースは、通信インタフェースに送信される１又は複数のコマンド又は信号を介してアクセスされ得る。

【0073】

本明細書に説明されている様々なコンポーネントは、説明されている動作又は機能を実行するための手段であり得る。本明細書で説明された各コンポーネントは、ソフトウェア、ハードウェア、又はこれらの組み合わせを含む。コンポーネントは、ソフトウェアモジュール、ハードウェアモジュール、専用ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）等）、組み込みコントローラ、ハードワイヤード回路等として実装され得る。

【0074】

本明細書に説明されたものに加え、本発明の開示された実施形態及び実装に対しては、それらの範囲から逸脱することなく、様々な修正が行われ得る。

【0075】

従って、本明細書の例示及び例は、限定的な意味ではなく、例示として解釈されるべきである。本発明の範囲は、以下に続く特許請求の範囲を参照することによってのみ画定されるべきである。
［他の考えられる項目］
［項目１］
データを格納するためのブロックアドレス指定可能不揮発性メモリと、
論理‐物理アドレス間接参照テーブルを格納するための永続性メモリであって、上記論理‐物理アドレス間接参照テーブルは複数のエントリを有し、各エントリは論理ブロックアドレスに割り当てられた上記ブロックアドレス指定可能不揮発性メモリにおける物理ブロックアドレスを格納する、永続性メモリと、
上記永続性メモリと上記ブロックアドレス指定可能不揮発性メモリとに通信可能に結合されたソリッドステートドライブコントローラ回路と
を備える、ソリッドステートドライブであって、
上記ソリッドステートドライブコントローラ回路は、
論理‐物理アドレス間接参照テーブルキャッシュを格納するための揮発性メモリと、
上記揮発性メモリに通信可能に結合されたアシスト回路であって、上記アシスト回路は、上記論理‐物理アドレス間接参照テーブルキャッシュをモニタリングするとともに、上記永続性メモリ内の上記論理‐物理アドレス間接参照テーブルに、上記論理‐物理アドレス間接参照テーブルキャッシュ内のダーティ論理‐物理エントリを書き込む、アシスト回路と
を有する、
ソリッドステートドライブ。
［項目２］
上記揮発性メモリは、上記アシスト回路により書き込まれるデータを、上記ブロックアドレス指定可能不揮発性メモリに一時的に格納するバッファを含む、項目１に記載のソリッドステートドライブ。
［項目３］
上記ブロックアドレス指定可能不揮発性メモリ内の論理アドレスにデータを書き込むコマンドに応じて、データは、上記ブロックアドレス指定可能不揮発性メモリ内の物理アドレスに書き込まれ、上記物理アドレス及び上記論理アドレスに関連付けられた上記論理‐物理アドレス間接参照テーブルキャッシュ内のエントリはダーティに設定される、項目１に記載のソリッドステートドライブ。
［項目４］
上記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを読み取るコマンドに応じて、上記論理‐物理アドレス間接参照テーブルキャッシュで、上記論理ブロックアドレスに関連付けられた上記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリが検索される、項目１に記載のソリッドステートドライブ。
［項目５］
上記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを読み取るコマンドに応じて、永続性メモリ内の上記論理‐物理アドレス間接参照テーブルで、上記論理ブロックアドレスに関連付けられた上記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリが検索される、項目１に記載のソリッドステートドライブ。
［項目６］
上記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを消去するコマンドに応じて、永続性メモリ内の上記論理‐物理アドレス間接参照テーブルで、上記論理ブロックアドレスに関連付けられた上記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリが検索される、項目１に記載のソリッドステートドライブ。
［項目７］
上記ブロックアドレス指定可能不揮発性メモリはＮＡＮＤであり、上記永続性メモリは３次元クロスポイントである、項目１に記載のソリッドステートドライブ。
［項目８］
ブロックアドレス指定可能不揮発性メモリにデータを格納する段階と、
論理‐物理アドレス間接参照テーブルを永続性メモリに格納する段階であって、上記論理‐物理アドレス間接参照テーブルは複数のエントリを有し、各エントリは論理ブロックアドレスに割り当てられた上記ブロックアドレス指定可能不揮発性メモリにおける物理ブロックアドレスを格納する、段階と、
揮発性メモリ内の論理‐物理アドレス間接参照テーブルキャッシュを揮発性メモリに格納する段階と、
上記論理‐物理アドレス間接参照テーブルキャッシュをモニタリングして、上記論理‐物理アドレス間接参照テーブルキャッシュ内のダーティ論理‐物理エントリを上記永続性メモリ内の上記論理‐物理アドレス間接参照テーブルに書き込む段階と
を備える、方法。［項目９］
上記揮発性メモリは、書き込まれるデータを、上記ブロックアドレス指定可能不揮発性メモリに一時的に格納するバッファを含む、項目８に記載の方法。
［項目１０］
上記ブロックアドレス指定可能不揮発性メモリ内の論理アドレスにデータを書き込むコマンドに応じて、上記ブロックアドレス指定可能不揮発性メモリ内の物理アドレスにデータを書き込む段階と、
上記物理アドレス及び上記論理アドレスに関連付けられた上記論理‐物理アドレス間接参照テーブルキャッシュ内のエントリをダーティに設定する段階と
をさらに備える、項目９に記載の方法。
［項目１１］
上記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを読み取るコマンドに応じて、上記論理‐物理アドレス間接参照テーブルキャッシュで、上記論理ブロックアドレスに関連付けられた上記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリを検索する段階
をさらに備える、項目１０に記載の方法。
［項目１２］
上記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを読み取るコマンドに応じて、永続性メモリ内の上記論理‐物理アドレス間接参照テーブルで、上記論理ブロックアドレスに関連付けられた上記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリを検索する段階
をさらに備える、項目１１に記載の方法。
［項目１３］
上記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを消去するコマンドに応じて、永続性メモリ内の上記論理‐物理アドレス間接参照テーブルで、上記論理ブロックアドレスに関連付けられた上記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリを検索する段階
をさらに備える、項目１２に記載の方法。
［項目１４］
上記ブロックアドレス指定可能不揮発性メモリはＮＡＮＤであり、上記永続性メモリは３次元クロスポイントメモリである、項目８に記載の方法。
［項目１５］
プロセッサと、
上記プロセッサに通信可能に結合されたソリッドステートドライブと
を備えるシステムであって、
上記ソリッドステートドライブは、
データを格納するためのブロックアドレス指定可能不揮発性メモリと、
論理‐物理アドレス間接参照テーブルを格納するための永続性メモリであって、上記論理‐物理アドレス間接参照テーブルは複数のエントリを有し、各エントリは論理ブロックアドレスに割り当てられた上記ブロックアドレス指定可能不揮発性メモリにおける物理ブロックアドレスを格納する、永続性メモリと、
上記永続性メモリと上記ブロックアドレス指定可能不揮発性メモリとに通信可能に結合されたソリッドステートドライブコントローラ回路と
を有し、
上記ソリッドステートドライブコントローラ回路は、
論理‐物理アドレス間接参照テーブルキャッシュを格納するための揮発性メモリと、
上記揮発性メモリに通信可能に結合されたアシスト回路であって、上記アシスト回路は、上記論理‐物理アドレス間接参照テーブルキャッシュをモニタリングするとともに、上記永続性メモリ内の上記論理‐物理アドレス間接参照テーブルに、上記論理‐物理アドレス間接参照テーブルキャッシュ内のダーティ論理‐物理エントリを書き込む、アシスト回路と
を含む、システム。
［項目１６］
上記揮発性メモリは、上記アシスト回路により書き込まれるデータを、上記ブロックアドレス指定可能不揮発性メモリに一時的に格納するバッファを含む、項目１５に記載のシステム。
［項目１７］
上記ブロックアドレス指定可能不揮発性メモリ内の論理アドレスにデータを書き込むコマンドに応じて、データは、上記ブロックアドレス指定可能不揮発性メモリ内の物理アドレスに書き込まれ、上記物理アドレス及び上記論理アドレスに関連付けられた上記論理‐物理アドレス間接参照テーブルキャッシュ内のエントリはダーティに設定される、項目１５に記載のシステム。
［項目１８］
上記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを読み取るコマンドに応じて、上記論理‐物理アドレス間接参照テーブルキャッシュで、上記論理ブロックアドレスに関連付けられた上記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリが検索される、項目１５に記載のシステム。
［項目１９］
上記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを読み取るコマンドに応じて、永続性メモリ内の上記論理‐物理アドレス間接参照テーブルで、上記論理ブロックアドレスに関連付けられた上記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリが検索される、項目１５に記載のシステム。
［項目２０］
上記ブロックアドレス指定可能不揮発性メモリ内の論理ブロックアドレスからデータを消去するコマンドに応じて、永続性メモリ内の上記論理‐物理アドレス間接参照テーブルで、上記論理ブロックアドレスに関連付けられた上記ブロックアドレス指定可能不揮発性メモリ内の物理ブロックアドレスのエントリが検索される、項目１５に記載のシステム。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【外国語明細書】