特開 2022-95535 ストリング電流を改善する導電性構造を備えた垂直チャネル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022095535

(43)【公開日】2022-06-28

(54)【発明の名称】ストリング電流を改善する導電性構造を備えた垂直チャネル

(51)【国際特許分類】

   H01L 27/11582 20170101AFI20220621BHJP

   H01L 27/11556 20170101ALI20220621BHJP

   H01L 21/336 20060101ALI20220621BHJP

   G11C 16/04 20060101ALI20220621BHJP

【ＦＩ】

H01L27/11582

H01L27/11556

H01L29/78 371

G11C16/04 170

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2021178016

(22)【出願日】2021-10-29

(31)【優先権主張番号】17/123,451

(32)【優先日】2020-12-16

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】ヘノク ティー． メブラフツ

(72)【発明者】

【氏名】ラフル アガーワル

(72)【発明者】

【氏名】ランディー ジェイ． コヴァル

(72)【発明者】

【氏名】グアンユ フアン

【テーマコード（参考）】

5B225

5F083

5F101

【Ｆターム（参考）】

5B225BA08

5B225CA01

5F083EP02

5F083EP18

5F083EP23

5F083EP33

5F083EP34

5F083EP76

5F083GA02

5F083GA09

5F083GA10

5F083GA27

5F083JA04

5F083JA19

5F083JA35

5F083JA53

5F083KA01

5F101BA01

5F101BA45

5F101BB05

5F101BD16

5F101BD22

5F101BD30

5F101BD34

(57)【要約】      （修正有）

【課題】三次元（３Ｄ）ＮＡＮＤの垂直チャネルの、高抵抗を有する領域における抵抗を低減するシステム、装置及び方法を提供する。
【解決手段】導電性構造を備えた垂直チャネルを有する回路１００は、各メモリセルに陥凹され充填されたドレイン／ソースポケット領域を有する。垂直チャネルは、電流を伝導し、その抵抗性は一連のメモリセル１１０、１２０によって制御される。垂直チャネルは、メモリセルゲート及びメモリ素子間のドレイン／ソース領域を越えて電流を伝導するため、ポリシリコン材料を有する。陥凹部は、垂直チャネルの中心から離れる方向で制御ゲートの近くまでポリシリコンを延在させることができる。陥凹部は、メモリセルゲート間の垂直チャネルに沿った、ドレイン／ソース領域の抵抗を低減させる構造を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

電流を第１のメモリセルの第１の記憶ノードおよび第２のメモリセルの第２の記憶ノードに伝導する垂直チャネルを備えた三次元（３Ｄ）ＮＡＮＤ構造であって、前記垂直チャネルが電流を伝導するポリシリコン材料を有し、前記垂直チャネルが前記第１の記憶ノードと前記第２の記憶ノードとの間にドレイン領域を有する、３Ｄ ＮＡＮＤ構造と、
前記垂直チャネルの中心から離れる方向で前記第１の記憶ノードおよび前記第２の記憶ノードそれぞれの制御ゲートに向かって延在し、前記第１の記憶ノードと前記第２の記憶ノードとの間で前記垂直チャネルに沿って前記ドレイン領域の抵抗を低減する、陥凹部が構造で充填された前記ドレイン領域の陥凹部と、
を備える、装置。

【請求項2】

前記構造が、前記垂直チャネルの前記ポリシリコン材料から延在する、前記垂直チャネルの前記ポリシリコン材料よりも高濃度でドープされたポリシリコンのタブを含む、請求項１に記載の装置。

【請求項3】

前記構造が、前記垂直チャネルの前記ポリシリコン材料から延在する金属のタブを含む、請求項１に記載の装置。

【請求項4】

前記構造が、前記ドレイン領域における前記垂直チャネルの前記ポリシリコン材料を結晶化する、ポリシリコンシード層の領域を含む、請求項１から３のいずれか一項に記載の装置。

【請求項5】

前記第１の記憶ノードおよび前記第２の記憶ノードがフローティングゲートを含む、請求項１から４のいずれか一項に記載の装置。

【請求項6】

前記第１の記憶ノードおよび前記第２の記憶ノードが電荷トラップゲートを含む、請求項１から４のいずれか一項に記載の装置。

【請求項7】

コントローラと、
前記コントローラに結合された記憶デバイスとを備え、前記記憶デバイスが、
電流を第１のメモリセルの第１の記憶ノードおよび第２のメモリセルの第２の記憶ノードに伝導する垂直チャネルを備えた三次元（３Ｄ）ＮＡＮＤ構造であって、前記垂直チャネルが電流を伝導するポリシリコン材料を有し、前記垂直チャネルが前記第１の記憶ノードと前記第２の記憶ノードとの間にドレイン領域を有する、３Ｄ ＮＡＮＤ構造と、
前記垂直チャネルの中心から離れる方向で前記第１の記憶ノードおよび前記第２の記憶ノードそれぞれの制御ゲートに向かって延在する、前記ドレイン領域の陥凹部と、
前記第１の記憶ノードと前記第２の記憶ノードとの間で前記垂直チャネルに沿って前記ドレイン領域の抵抗を低減する、前記陥凹部内の構造と、
を含む、システム。

【請求項8】

前記構造が、前記垂直チャネルの前記ポリシリコン材料から延在する、前記垂直チャネルの前記ポリシリコン材料よりも高濃度でドープされたポリシリコンのタブを含む、請求項７に記載のシステム。

【請求項9】

前記構造が、前記ドレイン領域における前記垂直チャネルの前記ポリシリコン材料を結晶化する、ポリシリコンシード層の領域を含む、請求項７に記載のシステム。

【請求項10】

前記第１の記憶ノードおよび前記第２の記憶ノードがフローティングゲートを含む、請求項７から９のいずれか一項に記載のシステム。

【請求項11】

前記第１の記憶ノードおよび前記第２の記憶ノードが電荷トラップゲートを含む、請求項７から９のいずれか一項に記載のシステム。

【請求項12】

前記コントローラに結合されたホストプロセッサデバイス、
ホストプロセッサに通信可能に結合されたディスプレイ、
ホストプロセッサに通信可能に結合されたネットワークインターフェース、または
前記システムに電力供給する電池、
のうち１つまたは複数を更に備える、請求項７から１１のいずれか一項に記載のシステム。

【請求項13】

垂直チャネルを形成する方法であって、
三次元（３Ｄ）ＮＡＮＤ構造の垂直に積層された層を通る垂直開口部を形成する段階と、
第１のメモリセルの第１の記憶ノードおよび第２のメモリセルの第２の記憶ノードを形成する段階と、
前記第１の記憶ノードと前記第２の記憶ノードとの間のドレイン領域に陥凹部を形成する段階と、
前記ドレイン領域の前記陥凹部に、前記垂直開口部の中心から離れる方向で前記第１の記憶ノードおよび前記第２の記憶ノードそれぞれの制御ゲートに向かって延在する導電性構造を形成する段階と、
前記第１の記憶ノードおよび前記第２の記憶ノードを越えて電流を伝導する垂直チャネルを形成する段階であって、前記垂直チャネルが、前記陥凹部内の前記導電性構造に電気的に接続されて、前記第１の記憶ノードと前記第２の記憶ノードとの間の前記垂直チャネルに沿って前記ドレイン領域の抵抗を低減する、段階とを含む、
方法。

【請求項14】

前記導電性構造を形成する段階が、前記垂直チャネルのポリシリコン材料よりも高濃度でドープされた、ポリシリコンのタブを形成する段階を含む、請求項１３に記載の方法。

【請求項15】

前記導電性構造を形成する段階が、前記垂直チャネルのポリシリコン材料から延在する金属のタブを形成する段階を含む、請求項１３に記載の方法。

【請求項16】

前記導電性構造を形成する段階が、前記ドレイン領域における前記垂直チャネルのポリシリコン材料を結晶化する、ポリシリコンシード層の領域を形成する段階を含む、請求項１３から１５のいずれか一項に記載の方法。

【請求項17】

前記陥凹部を形成する段階が、前記垂直チャネルを形成する前に、前記垂直開口部の側壁にエッチングする段階を含む、請求項１３から１６のいずれか一項に記載の方法。

【請求項18】

前記陥凹部を形成する段階が、前記第１のメモリセルおよび前記第２のメモリセルの層の形成が完了した後、前記垂直開口部の側壁をエッチングする段階を含む、請求項１３から１７のいずれか一項に記載の方法。

【請求項19】

前記第１の記憶ノードおよび前記第２の記憶ノードを形成する段階がフローティングゲートを形成する段階を含む、請求項１３から１８のいずれか一項に記載の方法。

【請求項20】

前記第１の記憶ノードおよび前記第２の記憶ノードを形成する段階が電荷トラップゲートを形成する段階を含む、請求項１３から１８のいずれか一項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

説明は、全体として、三次元（３Ｄ）メモリデバイスに関し、より詳細には、説明は、３Ｄメモリデバイスの垂直チャネルストリング電流に関する。

【背景技術】

【0002】

半導体ベースの不揮発性記憶デバイスは、ソリッドステートドライブ（ＳＳＤ）として実装される、ディスクドライブなどの持続性記憶デバイスで使用される。ＳＳＤ技術の最近の改善としては、記憶デバイス内のセルの密度を増加させる、三次元（３Ｄ）記憶アレイが挙げられる。３Ｄ ＮＡＮＤ（否定ＡＮＤ、または一般にフラッシュストレージと呼ばれる、反転ＡＮＤゲート論理に基づいた記憶セル）は、ＳＳＤで使用される一般的技術である。３Ｄ ＮＡＮＤアレイは、垂直チャネルを有し、垂直チャネルを介して接続されたセルのストリングに基づいてセルにアクセスする。セルにアクセスする能力は、垂直チャネルを荷電するのに使用されるストリング電流に応じて決まる。３Ｄアレイにおけるスタックの数を増加させると、垂直チャネルの抵抗が増加する傾向がある。ストリング電流能力は、３Ｄ ＮＡＮＤデバイスを増加したスタック高さに合わせて拡大しようとする場合の制限因子である。

【図面の簡単な説明】

【0003】

以下の説明は、実施の例として与えられる例示を有する図面の考察を含む。図面は、限定としてではなく例として理解されるべきである。本明細書で使用するとき、１つまたは複数の例の参照は、本発明の少なくとも１つの実施例に含まれる、特定の特徴、構造、または特性について記載するものと理解されるべきである。本明細書に登場する「一例では」または「代替例では」などの語句は、本発明の実施例を提供するものであり、必ずしも全てが同じ実施例を指すものではない。しかしながら、それらはまた、必ずしも相互に排他的ではない。

【0004】

【図1】導電性構造を備えた垂直チャネルの一例を示す図である。

【0005】

【図2A】導電性構造を備えた垂直チャネルを処理する段階の断面を示す模式図である。

【図2B】導電性構造を備えた垂直チャネルを処理する段階の断面を示す模式図である。

【図2C】導電性構造を備えた垂直チャネルを処理する段階の断面を示す模式図である。

【図2D】導電性構造を備えた垂直チャネルを処理する段階の断面を示す模式図である。

【図2E】導電性構造を備えた垂直チャネルを処理する段階の断面を示す模式図である。

【図2F】導電性構造を備えた垂直チャネルを処理する段階の断面を示す模式図である。

【図2G】導電性構造を備えた垂直チャネルを処理する段階の断面を示す模式図である。

【図2H】導電性構造を備えた垂直チャネルを処理する段階の断面を示す模式図である。

【0006】

【図3A】導電性構造を備えた垂直チャネルを処理する段階の断面を示す模式図である。

【図3B】導電性構造を備えた垂直チャネルを処理する段階の断面を示す模式図である。

【図3C】導電性構造を備えた垂直チャネルを処理する段階の断面を示す模式図である。

【図3D】導電性構造を備えた垂直チャネルを処理する段階の断面を示す模式図である。

【図3E】導電性構造を備えた垂直チャネルを処理する段階の断面を示す模式図である。

【図3F】導電性構造を備えた垂直チャネルを処理する段階の断面を示す模式図である。

【図3G】導電性構造を備えた垂直チャネルを処理する段階の断面を示す模式図である。

【0007】

【図4】導電性構造を有する３Ｄメモリ垂直チャネルを作成するプロセスの一例を示すフロー図である。

【0008】

【図5A】導電性構造を備えた垂直チャネルを有する不揮発性アレイを含むソリッドステートドライブ（ＳＳＤ）のハードウェア図を含む、システムの一例を示すブロック図である。

【0009】

【図5B】導電性構造を備えた垂直チャネルを有する不揮発性アレイを含むソリッドステートドライブ（ＳＳＤ）を含む、システムの論理図の一例を示すブロック図である。

【0010】

【図6】導電性構造を備えた垂直チャネルを含む３Ｄメモリを実装することができる、コンピューティングシステムの一例を示すブロック図である。

【0011】

【図7】導電性構造を備えた垂直チャネルを含む３Ｄメモリを実装することができる、携帯デバイスの一例を示すブロック図である。

【0012】

以下、一部または全ての例を描写してもよい、図面の非限定的な説明、ならびに他の潜在的な実施例を含む、特定の詳細および実施例について説明する。

【発明を実施するための形態】

【0013】

本明細書に記載するように、三次元（３Ｄ）ＮＡＮＤの垂直チャネルは、従来は高抵抗を有する領域における抵抗を低減するため、ドレイン／ソース領域に陥凹部を有する。ドレイン／ソース領域は、記憶セルの間の領域を指す。領域は、垂直チャネルに対する電流キャリアのソースである場合、ソース領域と考えることができる。領域は、電流キャリアがソースから流れ込む領域である場合、ドレイン領域と考えることができる。垂直チャネルは、垂直チャネルによって制御される第１のメモリセルの第１の記憶ノードを越えて、また垂直チャネルによって制御される第２のメモリセルの第２の記憶ノードを越えて、電流を伝導する。垂直チャネルは、メモリセルの制御ゲートを越えて電流を伝導するポリシリコン材料を有することができ、ドレイン／ソース領域は、垂直チャネルに沿って垂直方向に隣接したメモリセル間である。陥凹部は、垂直チャネルの中心から離れる方向でメモリセルの制御ゲートに向かって、チャネル材料を延在させることができる。陥凹部は、メモリセルゲート間の垂直チャネルに沿った、ドレイン／ソース領域の抵抗を低減させる構造を含む。以下の説明を単純にするため、抵抗低減の領域はドレイン領域と呼ばれ、ドレイン領域またはソース領域に適用するものと理解することができる。

【0014】

チャネルの抵抗を低減させる構造は、垂直チャネルの材料と比較して低い抵抗を有する。例えば、構造は、結晶ポリシリコン構造、高ドープポリシリコン構造、または金属構造であることができる。構造は、垂直チャネル材料に物理的に隣接するとともに電気的に接続された、低抵抗材料のポケットまたは領域として特定することができる。構造を含めることで、ゲート間の範囲の抵抗性が低減され、垂直チャネル全体の抵抗が低下する。垂直チャネルの抵抗を低下させることで、層の数またはスタック高さが増加するのにかかわらず、ストリング電流能力を改善することができる。構造を含む３Ｄアレイのシミュレーションは、ストリング電流の大幅な改善を示している。ストリング電流の増加は、干渉（例えば、フローティングゲート間干渉（ＦＧ－ＦＧ間干渉）、またはゲート間干渉）を大幅に低減することができる。

【0015】

図１は、導電性構造を備えた垂直チャネルの一例の図である。回路１００は、３Ｄ ＮＡＮＤアレイなどの３Ｄメモリ構造における垂直チャネルの一部分を表す。回路１００は、必ずしも縮尺通りではなく、特徴の正確な図を提供するのではなく特徴の非限定例を示す。

【0016】

回路１００は、セル１１０およびセル１２０という２つのメモリセルを表す。セルは、記憶ノード１１２および記憶ノード１２２としてそれぞれ示される導電体を有する、メモリセル構造の一例を示す。記憶ノード１１２は、１つまたは複数のＩＰＤ層１１４によって導電体層ポリから分離される。導電体層ポリは、記憶ノードへのアクセスを制御する導電体の層である。記憶ノード１１２の導電体層ポリは制御ゲート１１６として表される。同様に、記憶ノード１２２は、制御ゲート１２６として表される、１つまたは複数のＩＰＤ層１２４によって導電体層ポリから分離される。ＩＰＤ層の数およびそれらの層の構造は、記憶ノードが導電体層から電気的に絶縁されている限り、回路１００にとって重要ではない。

【0017】

一例では、回路１００はチャネル導電体１３０を含み、チャネル導電体は中空チャネル１３２を形成する。３Ｄ ＮＡＮＤは、一般的に、チャネル１３０に多結晶材料を使用する。多結晶は完全に結晶質ではなく、それによって抵抗が増加する。完全結晶材料は、電荷キャリアの散乱をほとんど起こさず、結果として抵抗が非常に低くなる。しかしながら、多結晶（ポリ）材料の粒子によってキャリアの移動度が制限される。電荷キャリアは、導電体１３０がｎドープポリである場合、一般的に電子である。一例では、導電体１３０は、電荷キャリアとして正孔を有するｐドープポリである。いずれの場合も、粒子によって抵抗が増加する。

【0018】

記憶ノード１１２および記憶ノード１２２の前方におけるチャネル１３０の領域は、ティア絶縁層の前方におけるチャネル１３０の領域よりも低い抵抗を有する。高抵抗の領域は、セル１１０とセル１２０との間のＬＤＤ１４２、およびセル１２０の上方のＬＤＤ１４４として示される。ＬＤＤは、チャネル導電体を通る電流によって誘導される、ドレインまたはソース領域を指すことができる。ＬＤＤ領域は、制御ゲートによって制御される範囲のすぐ外にあるチャネルの領域を指し、ゲートによって制御される範囲にあるチャネル１３０の部分よりも高い抵抗を有する傾向がある。

【0019】

回路１００は必ずしも縮尺通りではないが、セルの間の分離層は一般にセル自体よりも薄い。したがって、ＬＤＤ領域は、記憶ノードの前方における領域よりも長さが短い。短い長さにかかわらず、特定の３Ｄ ＮＡＮＤデバイスにおけるＬＤＤ抵抗は、垂直チャネルのストリング抵抗の約３分の２以下を占めることができる。

【0020】

一例では、回路１００は、ＬＤＤ１４２の範囲にあるセル１１０とセル１２０との間のタブ１５２を含む。一例では、回路１００は、ＬＤＤ１４４の範囲にあるセル１２０の上方のタブ１５４を含む。タブ１５２およびタブ１５４は、従来は高抵抗を有する範囲の陥凹部内に組み込まれる構造であり、陥凹部を充填することができる。一例では、タブ１５２およびタブ１５４は、ＬＤＤ領域におけるチャネル１３０の抵抗を低減する、高ドープポリシリコンである。一例では、タブ１５２およびタブ１５４は、ＬＤＤ領域におけるチャネル１３０の抵抗を低減する、高ドープポリと同様の効果を有することができる、金属または金属材料である。一例では、タブ１５２およびタブ１５４は、ポリシリコンシード層など、シード材料またはシード層の構造である。熱を加えることによって回路１００をアニーリングすることで、結晶シード領域に基づいて、チャネル１３０を結晶化することができる。チャネル１３０の一部分を結晶化することは、ＬＤＤ領域におけるチャネル１３０の抵抗を低減する効果を有する。構造は、従来は高抵抗であるチャネルの範囲における抵抗を低減することによって、高導電性チャネル（ＭＣＣ）デバイスをもたらすことができる。

【0021】

ドレイン領域またはチャネル絶縁層の領域における抵抗を低下させることで、ストリング電流を改善し、３Ｄ ＮＡＮＤデバイスを、ポリチャネルを含むより多くの層にスケールアップするのを可能にすることができる。デバイスの３Ｄスタックを拡張できるようにすることに加えて、低抵抗構造はまた、ゲート間の電圧差を低減することによって、３Ｄ ＮＡＮＤデバイスの性能を改善することができ、それによってゲート間結合が低下する。電圧差を低下させることによって、ゲート間結合によって起こるゲート間干渉を低減することができる。

【0022】

図２Ａ～図２Ｈは、導電性構造を備えた垂直チャネルを処理する段階の断面の模式図である。例示の目的で、図２Ａ～図２Ｈは、チャネルに沿って陥凹部内の低抵抗領域を含む垂直チャネルを作成する処理を示している。図２Ａ～図２Ｈに示される回路状態は、回路１００など、記載する低抵抗区画を有する垂直チャネルの任意の例に適用することができる。処理は、３Ｄアレイの一組の層に関してのみ示される。処理は、スタック絶縁体の全ての層に陥凹した低抵抗構造を適用するなど、３Ｄアレイの他の層に適用されることが理解されるであろう。図は考察のためのものであり、必ずしも縮尺通りではない。

【0023】

図２Ａは、３Ｄアレイの層が垂直スタックに形成されている、回路状態２００を示している。回路状態２００は、記憶アレイの垂直スタック全体または垂直に積層された層の一部分を示しており、回路が上に形成される基板またはウェハは図示されない。セレクタに関する他の層も図示されない。スタックは、導電体および絶縁層の数十の層を有することができる。

【0024】

ポリ２３０は、メモリセルのための導電体の層を表す。絶縁層２２０は、ポリ２３０の導電体とその下の層（図示なし）との間の電気絶縁層を表す。回路状態２００はまた、導電体層であるポリ２５０およびポリ２７０と、導電体層の間で交互になった絶縁体２４０、絶縁体２６０、および絶縁体２８０とを示している。一例では、導電体層はドープポリシリコンの層である。一例では、絶縁層は酸化物層（例えば、ティア酸化物またはスタック酸化物）である。一例では、絶縁層は窒化物材料であるかまたはそれを含むことができる。

【0025】

図２Ｂは、処理が層の一部分をエッチングまたは除去する、回路状態２０２を示している。結果として得られるエッチングされた絶縁層はキャビティ２９０として表される。キャビティ２９０は、導電体または絶縁体の層を通る垂直キャビティまたは垂直開口部を表す。例えば、キャビティ２９０は、３Ｄアレイ構造に穴を形成するエッチング動作を通して形成することができる。エッチングは、複数の段階で実施して、３Ｄアレイに刻まれた高度に垂直なチャネルを達成することができる。

【0026】

図２Ｃは、処理によって更に材料をポリ層から除去する回路状態２０４を示している。作成された陥凹部は、層ポリ２３０の陥凹部２３２、層ポリ２５０の陥凹部２５２、および層ポリ２７０の陥凹部２７２として示される。陥凹部は、キャビティ２９０からポリ層に入り込んで、また絶縁層の間に形成される。陥凹部の深さは、ポリ導電体はエッチングし絶縁材料はエッチングしない、選択的エッチングによって制御することができる。陥凹部は、キャビティ２９０の中心から離れる方向に延在し、したがって形成される垂直チャネルから離れる方向に延在する。陥凹部は、キャビティ２９０の中心から離れる方向で、メモリセルのそれぞれの制御ゲート、または記憶ノードへのアクセスを制御する制御ゲートに向かって延在することができる。陥凹部の深さは、メモリセルに対して形成される記憶ノードの構造に応じて決まる。回路状態２０４は、キャビティ２９０の両側にある陥凹部を示しているが、片側のみに符号が付されている。キャビティ２９０は、垂直の円筒または円柱などの三次元構造であるが、図は二次元の切欠図を示しているだけであることが理解されるであろう。したがって、キャビティ２９０の一方の側の陥凹部は、図の他方の側を包囲する同じ陥凹部とみなすこともできる。

【0027】

図２Ｄは、処理がメモリセル記憶装置の露出範囲に材料を形成する、回路状態２０６を示している。記憶ノード２３６は、回路状態２０６において制御ゲート２３４として特定される、層ポリ２３０の記憶領域を表す。ポリ層は、記憶素子へのアクセスを制御する、記憶ノード２３６の制御ゲートである。絶縁層２３５は、制御ゲート２３４の導電体を記憶ノード２３６の導電体から絶縁する、絶縁材料の１つまたは複数の層を表す。記憶ノード２５６は、制御ゲート２５４として特定される、層ポリ２５０の記憶領域を表す。ポリ層は、記憶素子へのアクセスを制御する、記憶ノード２５６の制御ゲートである。絶縁層２５５は、制御ゲート２５４の導電体を記憶ノード２５６の導電体から絶縁する、絶縁材料の１つまたは複数の層を表す。記憶ノード２７６は、制御ゲート２７４として特定される、層ポリ２７０の記憶領域を表す。ポリ層は、記憶素子へのアクセスを制御する、記憶ノード２７６の制御ゲートである。絶縁層２７５は、制御ゲート２７４の導電体を記憶ノード２７６の導電体から絶縁する、絶縁材料の１つまたは複数の層を表す。様々な記憶ノードが並行して形成されることが理解されるであろう。記憶ノードの形成は、連続して行われる複数の処理動作を含むことができる。記憶ノードの構造は必ずしも正確に図示される通りではない。一例では、記憶ノードはフローティングゲートを表す。一例では、記憶ノードは電荷トラップゲートを表す。

【0028】

図２Ｅは、処理によって材料を絶縁層から除去することができる回路状態２０８を示している。ゲートおよび記憶ノードを含むポリ層は、回路状態２０８ではメモリセルとして表される。セル２３８は、記憶ノード２３６を含む制御ゲート２３４としての層ポリ２３０を表す。セル２５８は、記憶ノード２３６を含む制御ゲート２５４としての層ポリ２５０を表す。セル２７８は、記憶ノード２３６を含む制御ゲート２７４としての層ポリ２７０を表す。

【0029】

一例では、処理は、絶縁体２２０、絶縁体２４０、絶縁体２６０、および絶縁体２８０の材料を除去する、選択的エッチングを実行する。エッチングは、メモリセルを作成するために形成された記憶ノードからは、導電体材料を除去しない。陥凹部２２２は層絶縁体２２０からの材料の除去を表す。陥凹部２４２は層絶縁体２４０からの材料の除去を表す。陥凹部２６２は層絶縁体２６０からの材料の除去を表す。陥凹部２８２は層絶縁体２８０からの材料の除去を表す。絶縁層領域の陥凹部は、絶縁層に近接または隣接する、垂直チャネルの領域の材料を除去する。従来、絶縁層と隣り合うチャネルの領域は、メモリセルの記憶導電体または記憶ノードが通るチャネルの部分よりも大幅に高い抵抗を有する。絶縁層のエッチングは、キャビティ２９０の垂直開口部から材料を除去する。

【0030】

メモリセルの間におけるドレイン領域の陥凹部形成が、回路状態２０８の一部として示されている。一例では、メモリセルのティアの間における絶縁領域の陥凹部形成は、メモリセルの記憶ノードを作成した後に行われる。一例では、絶縁領域の陥凹部形成は、メモリセルの記憶ノードを作成する前に行われる。一例では、絶縁領域の陥凹部形成はチャネル酸化物の堆積後に行われる。陥凹部形成はセルの処理の任意の段階で行うことができる。

【0031】

図２Ｆは、処理がキャビティ２９０の垂直開口部の内部全体に酸化物２９２を作成する、回路状態２１０を示している。回路状態２１０に示されるように、酸化物２９２の作成は、キャビティ２９０の垂直壁に酸化物を作成するが、回路状態２０８において形成された陥凹部を完全には充填しないように制御することができる。酸化物２９２は、トンネル酸化物またはチャネル酸化物と呼ばれる場合がある。図示されるように、酸化物は陥凹部を充填するが、キャビティまたは陥凹部を酸化物に残す。したがって、酸化物２９２は、絶縁層に入り込む陥凹部の位置に陥凹部を含む。陥凹部は、後続の回路状態に関して記載するように、導電体材料で充填することができる。酸化物２９２は、チャネル酸化物と呼ばれる場合があり、酸化物層をチャネル導電体とゲート導電体との間に提供する。

【0032】

図２Ｇは、処理がポリ２９４を酸化物２９２上に堆積または形成する、回路状態２１２を示している。一例では、ポリ２９４は高ドープポリシリコン材料を表す。一例では、ポリシリコンの代わりに、チャネル酸化物を金属または金属材料（金属シリサイドなど）でコーティングすることができる。ポリ２９４は、酸化物２９２の陥凹部またはギャップを充填することが観察されるであろう。

【0033】

図２Ｈは、処理がチャネル導電体を形成することができる、回路状態２１４を示している。チャネル導電体はチャネル２９６として表される。チャネル２９６は、ポリ２９４を酸化物２９２の内壁から除去した後に形成することができる。ポリ２９４の除去は、酸化物２９２内の陥凹部のポリ２９４は残して、ポリを酸化物２９２の垂直部分から除去することを指す。したがって、堆積などによって、チャネル２９６が形成されると、チャネル材料は、絶縁層の陥凹部に対応する酸化物２９２に入り込む陥凹部は除いて、酸化物２９２に直接隣接するか、または酸化物２９２上に直接形成される。

【0034】

したがって、チャネル２９６は、メモリセルと隣り合った酸化物２９２に直接隣接し、絶縁層の領域内の除去されなかったポリ２９４の材料に直接隣接する。一例では、チャネル２９６は、ドープポリシリコン材料（ｎ型ポリシリコン（電子キャリア多数）またはｐ型ポリシリコン（正孔キャリア多数）など）である。ポリ２９４からの残りの材料はタブとして表される。タブは、チャネル２９６に電気的に接触し、チャネルの一部を電気的に形成する。タブはタブ構造または他の構造であることができる。タブは、垂直チャネル材料に電気的に接触する低抵抗構造である。

【0035】

タブ２２４はセル２３８の下方の層絶縁体２２０にあるタブを表す。タブ２４４はセル２３８とセル２５８との間の層絶縁体２４０にあるタブを表す。タブ２６４はセル２５８とセル２７８との間の層絶縁体２６０にあるタブを表す。タブ２８４はセル２７８の上方の層絶縁体２８０にあるタブを表す。タブ２４４は、チャネル２９６から離れる方向でセル２５８およびセル２３８に向かって延在する。タブ２４４は、セル２３８とセル２５８との間のドレイン領域にあることができる。

【0036】

図３Ａ～図３Ｇは、導電性構造を備えた垂直チャネルを処理する段階の断面の模式図である。例示の目的で、図３Ａ～図３Ｇは、チャネルに沿って陥凹部内の低抵抗領域を含む垂直チャネルを作成する処理を示している。図３Ａ～図３Ｇに示される回路状態は、回路１００など、記載する低抵抗区画を有する垂直チャネルの任意の例に適用することができる。図３Ａ～図３Ｇは、シミュレートした処理シーケンスの画像に関して処理状態または回路状態を示している。処理は、３Ｄアレイの一組の層に関してのみ示される。処理は、スタック絶縁体の全ての層に陥凹した低抵抗構造を適用するなど、３Ｄアレイの他の層に適用されることが理解されるであろう。図は考察のためのものであり、必ずしも縮尺通りではない。

【0037】

図は、チャネルを半分に切断して横から見た場合に、チャネルがどのように見え得るかの図式的表現を提供する。したがって、図は３Ｄ構造を表すグラフィックを示している。開いた中空のチャネルが、真ん中で開いた円筒形状の切欠きとして示されている。様々な層が、開いたチャネルを包囲するものとして示されている。

【0038】

特徴の曲率および形状、層の寸法、ならびに構造要素の特徴は、単なる例であって限定ではない。他の構造および寸法を、従来の高抵抗の範囲の周りにおける抵抗を低減する構造を有する垂直チャネルで使用することができる。

【0039】

図３Ａは、３Ｄ ＮＡＮＤ構造の層が示される、回路状態３００を示している。セル３２０は、垂直チャネルを有するメモリ素子であることができる導電層を表す。セル３４０およびセル３６０はまた、メモリセル層を表す。酸化物３３０および酸化物３５０は、メモリセル層の間の絶縁層を表す。より具体的には、酸化物３３０はセル３２０をセル３４０から分離し、酸化物３５０はセル３４０をセル３６０から分離する。

【0040】

回路状態３００は、記憶ノード３７２によって表されるゲートの形成が完了した後の、チャネル形成を示している。記憶ノード３７２は、フローティングゲートの一例としての構造で示されている。あるいは、電荷トラップ構造を実装することができる。記憶ノード３７２はポリ３７０を含む。回路状態３００では、ポリ３７０はチャネルキャビティの内部から除去されている。一例では、ＩＰＤ（ポリ間誘電体）の層が酸化物３３０および酸化物３５０を被覆し、ポリ３７０は酸化物層の上から除去されている。ＩＰＤは、記憶ノード３７２の導電体である、ポリ３７０以外の記憶ノード３７２の１つまたは複数の層を指す。ＩＰＤ３８２はゲートの１つの層を指す。回路状態３００では、ＩＰＤ３８２はチャネルの内部に対して露出される。図の左側の矢印およびラベルはＩＰＤ３８２の断面を表し、図の右側の矢印およびラベルはチャネル内部の正面図を指している。

【0041】

図３Ｂは、ＩＰＤの層が、選択的エッチングなどによって除去またはエッチングされる、回路状態３０２を示している。図の左側には、酸化物３３０および酸化物３５０から除去されているＩＰＤ３８２のように、セル３４０の高さにポリ３７０が示されている。側面図は酸化物３３０の上のＩＰＤ３８４を示し、ＩＰＤ３８４は記憶ノード３７２の別の材料層を表す。

【0042】

図３Ｃの（ａ）は、処理がＩＰＤ３８４を酸化物３３０および酸化物３５０の上から除去して、層間酸化物の酸化物材料を中空チャネルに対して露出させている、回路状態３０４を示している。したがって、酸化物３３０および酸化物３５０は、チャネルの側面図ならびに正面図で示されている。側面図は、ポリ３７０、ＩＰＤ３８２、およびＩＰＤ３８４は依然としてセル層の上に存在するが、材料が酸化物層の上で露出して酸化物を露出させていることを示している。

【0043】

図３Ｃの（ｂ）は、処理が、酸化物３３０および酸化物３５０に入り込む陥凹部を形成する、回路状態３０６を示している。処理は、選択的エッチングなどによって、ティア酸化物陥凹部を実施するものと言うことができる。選択的エッチングは、チャネルの垂直開口部の側壁における材料を除去することができる。回路状態３０６は、回路状態３０４と同じ材料および構造を示している。図の間の破線は、酸化物３３０および酸化物３５０の部分がどのように除去されているかを示す、陥凹部３８６を示している。

【0044】

図３Ｄは、処理が、堆積処理などによって、チャネル酸化物またはトンネル酸化物を形成することができる、回路状態３０８を示している。酸化物３９０はトンネル酸化物を表す。酸化物３９０は、セル３２０、酸化物３３０、セル３４０、酸化物３５０、およびセル３６０を含む、中空チャネルの表面または壁全体を被覆する。

【0045】

図３Ｅは、処理が導電体層を酸化物３９０の上に形成することができる、回路状態３１０を示している。ポリ３９２は導電体層を表す。一例では、ポリ３９２は高ドープポリシリコン材料を表す。ポリ３９２は、ゲートのポリ３７０よりも高濃度でドープすることができる。一例では、ポリ３９２は金属または金属材料に置き換えることができる。

【0046】

図３Ｆは、処理がポリ３９２を切断して、高濃度ドープされたポリをティア酸化物のポケットまたは陥凹部のみに限定する、回路状態３１２を示している。例えば、酸化物３９０は、酸化物３３０および酸化物３５０に入り込む陥凹部を含み、ポリ３９２によって充填される窪み、ポケット、またはキャビティを残していることを観察することができる。回路状態３１２は、ポリ３９２が陥凹部分のみに残っており、それ以外の箇所では中空チャネルが酸化物３９０を露出させている、除去処理後の結果を表す。

【0047】

図３Ｇは、処理が、活性チャネル導電体の堆積などによって、チャネル３９４を作成する、回路状態３１４を示している。チャネル３９４は、ポリ３９２よりもドープ濃度が低い、またはポリ３９２よりも抵抗性である導電体で形成される。チャネル３９４の堆積によって、チャネルのための導電体が提供される。チャネル３９４がドープポリシリコンのとき、チャネルはドープ中空チャネル（ＤＨＣ）と呼ぶことができる。一例では、処理は、チャネルに酸化物または誘電体を充填する。

【0048】

ポリ３９２を含めることで、ドレイン領域またはティア分離もしくはティア絶縁材料の領域における、チャネル３９４の抵抗を減少させる、タブまたは低抵抗構造が提供される。金属または高ドープポリのどちらかとしてのポリ３９２は、チャネル３９４の材料内へと拡散して、低オーム接点が作成されることが理解されるであろう。材料を接合部で互いに混合して、導電性チャネルの周りにリングまたはタブをもたらすことができる。チャネルは、垂直チャネルに至るゲートの各対の間に導電体のリングを有することができる。

【0049】

図４は、導電性構造を有する３Ｄメモリ垂直チャネルを作成するプロセスの一例のフロー図である。プロセス４００は、ストリング電流を改善する、低抵抗構造を有する垂直チャネルを含む積層メモリまたは他の３Ｄデバイスを作成する、プロセスの一例を示している。

【0050】

一例では、処理は、４０２で、導電体の層および絶縁層を含む不揮発性（ＮＶ）積層メモリ構造を作成する。一例では、導電体の層はポリシリコンの層である。一例では、絶縁体の層は、３Ｄスタックにおける異なるティアを分離する、ティア酸化物と呼ぶことができる酸化物であることができる。酸化物層の代わりにまたはそれに加えて、窒化物層などの材料を使用することができる。一例では、処理は、４０４で、層を通る垂直開口部を形成する。例えば、処理は、高精度の垂直壁を有するチャネルをエッチングすることを伴うことができる。

【0051】

一例では、処理は、４０６で、垂直開口部の導電体層内に陥凹部を作成する。陥凹部の作成は、導電体（例えば、ポリシリコン）とは反応するが、絶縁層とは反応しないかまたはほとんど反応しない、エッチングを用いて実施することができる。陥凹部を作成した後、処理は、４０８で、ゲート構造を作成することができ、それが導電体層をメモリセルにする。一連の複数の別個の処理動作を含むことができる、記憶ノード構造の処理は、ここでは詳細に特定しない。一例では、記憶ノード構造はフローティングゲート構造である。一例では、記憶ノード構造は電荷トラップゲート構造である。記憶ノード構造は、ゲートポリシリコン材料、または金属もしくは金属シリサイドなど、別の記憶ノード導電体を含む。

【0052】

処理は、４１０で、導電体層の導電体は残して、絶縁層からは記憶ノードのためのポリまたは導電体を除去することができる。導電体層に入り込む陥凹部は、記憶ノード導電体が導電体層のより深い範囲まで堆積されていることを意味する。選択的エッチングは、導電体層の十分な記憶ノード導電体は残して、絶縁層からは導電体を除去することができる。一例では、処理は、４１２で、ポリ間誘電体（ＩＰＤ）の１つまたは複数の層を絶縁層から除去する。ＩＰＤへの言及は、ポリシリコンを導電体層および記憶ノード導電体として使用することを仮定していることが理解されるであろう。他の導電体が使用される実施例では、他の誘電体材料を使用することができる。一例では、記憶ノード構造は、誘電体または誘電体と導電体の複数の層を含む。特定の構造は実施例に応じて決まる。ＩＰＤ層の除去は、一般に、絶縁層材料の上に層を作成している、堆積された記憶ノード材料のいずれかの層を除去することを指す。除去によって絶縁層が露出する。

【0053】

絶縁層が露出すると、処理は、４１４で、絶縁層に入り込む陥凹部を作成することができる。やはり、かかる操作は選択的エッチングを含むことができる。絶縁層は、導電性垂直チャネルのドレイン領域に対応するようになる。したがって、陥凹部は、ＮＶメモリアレイの異なるティアまたは異なる層におけるゲートの間の、チャネルのドレイン領域の陥凹部であることができる。一例では、処理は、４１６で、チャネル酸化物を堆積させ、それによってタブ／リング陥凹部領域を絶縁層に作成する。垂直開口部の作成は、一般的には円形開口部である。「タブ」領域は、チャネル酸化物に入り込む陥凹部であり、陥凹部を垂直開口部の周りの絶縁層におけるリングと考えることができるので、「リング」と呼ぶことができる。陥凹部は、チャネル酸化物の堆積によって自然に形を成すことができ、それによって、絶縁層材料に達する陥凹部に入り込むことを含めて、垂直開口部の露出した範囲において形を成す。しかしながら、ゲート酸化物の作成は、陥凹した領域を残すように制御することができる。

【0054】

一例では、処理は、４１８で、低抵抗導電体を堆積させ、それがゲート酸化物に残されたタブ／リング領域を充填する。低抵抗導電体は、金属、金属シリサイド、またはポリシリコンであることができる。一例では、低抵抗導電体は高濃度ドープされたポリである。高濃度ドーピングまたは少量ドーピングの参照は相対的であることが理解されるであろう。高濃度ドープされたポリは、最終的には垂直チャネル導電体として使用されるポリよりも高い導電性キャリア濃度を有する。したがって、タブ領域は、チャネル導電体材料よりも低い抵抗の領域を作成する。

【0055】

処理は、４２０で、導電体をタブ／リング陥凹部領域に残して、余分な低抵抗導電体を記憶ノード領域から除去することができる。上述したのと同様に、陥凹部領域は、記憶ノード領域の比較的平坦な表面と比較して、導電体のより深い領域を、その領域に形成させることができる。したがって、導電体の除去は、導電体をタブ陥凹部に残して、低抵抗導電体を記憶ノード領域から十分に除去するように制御することができる。処理は次に、４２２で、チャネル導電体を堆積させることができる。タブ陥凹部領域の導電体よりも高い抵抗を有するチャネル導電体の堆積によって、垂直チャネル処理を完了することができる。一例では、チャネルの内部は誘電体または酸化物で充填することができる。タブ領域の上にチャネル導電体を堆積させることで、タブ導電体とチャネル導電体との間に電気接点が提供されるとともに、チャネル導電体が記憶ノード領域のチャネル酸化物の上にも堆積される。

【0056】

図５Ａは、導電性構造を備えた垂直チャネルを有する不揮発性アレイを含むソリッドステートドライブ（ＳＳＤ）のハードウェア図を含む、システムの一例のブロック図である。システム５０２は、回路１００など、記載した任意の例にしたがって、または上述した処理シーケンスにしたがって、低抵抗構造を含む垂直ストリングを有する不揮発性媒体を実装することができる、不揮発性記憶システムの構成要素を表す。

【0057】

システム５０２は、ホスト５１０と結合されたＳＳＤ５２０を含む。ホスト５１０は、ＳＳＤ５２０に接続するホストハードウェアプラットフォームを表す。ホスト５１０は、ＣＰＵ（中央処理装置）５１２または他のプロセッサを、ホストプロセッサまたはホストプロセッサデバイスとして含む。ＣＰＵ５１２は、データを読み出すためまたはデータを記憶装置に書き込むため、ＳＳＤ５２０に記憶されたデータにアクセスする要求を生成する、任意のホストプロセッサを表す。かかるプロセッサは、シングルもしくはマルチコアプロセッサ、コンピューティングデバイスの一次プロセッサ、グラフィックスプロセッサ、周辺プロセッサ、または補足もしくは補助プロセッサ、あるいは組み合わせを含むことができる。ＣＰＵ５１２は、ホストＯＳおよび他のアプリケーションを実行して、システム５０２を動作させることができる。

【0058】

ホスト５１０は、ＣＰＵ５１２とＳＳＤ５２０との間を接続する際に含むことができる、ハードウェア構成要素を表す、チップセット５１４を含む。例えば、チップセット５１４は、ＳＳＤ５２０にアクセスできるようにする、相互接続回路および論理を含むことができる。したがって、ホスト５１０は、ＳＳＤ５２０をホスト５１０に結合する、ハードウェアプラットフォーム駆動相互接続を含むことができる。ホスト５１０は、ＳＳＤに相互接続するハードウェアを含む。同様に、ＳＳＤ５２０は、ホスト５１０に相互接続する、対応するハードウェアを含む。

【0059】

ホスト５１０は、ＳＳＤ５２０へのアクセスを制御するホスト側の記憶装置コントローラまたはメモリコントローラを表す、コントローラ５１６を含む。一例では、コントローラ５１６はチップセット５１４に含まれる。一例では、コントローラ５１６はＣＰＵ５１２に含まれる。コントローラ５１６は、データの読出しおよび書込みを行うためのＳＳＤ５２０に対するコマンドを、ホスト５１０がスケジューリングし管理できるようにする、ＮＶメモリコントローラと呼ぶことができる。

【0060】

ＳＳＤ５２０は、データを記憶する不揮発性（ＮＶ）媒体５３０を含む、ソリッドステートドライブまたは他の記憶装置システムもしくはモジュールを表す。ＳＳＤ５２０は、ホスト５１０とインターフェース接続するハードウェア構成要素を表す、ＨＷ（ハードウェア）インターフェース５２２を含む。例えば、ＨＷインターフェース５２２は、１つまたは複数のバスとインターフェース接続して、ＮＶＭｅ（不揮発性メモリエクスプレス）またはＰＣＩｅ（周辺構成要素相互接続エクスプレス）などの高速インターフェース規格を実装することができる。

【0061】

一例では、ＳＳＤ５２０は、ＳＳＤ５２０のための一次記憶装置として、ＮＶ（不揮発性）媒体５３０を含む。一例では、ＮＶ媒体５３０は、ＮＡＮＤ（否定ＡＮＤ）もしくはＮＯＲ（否定ＯＲ）など、ブロックアドレス指定可能メモリ技術であるか、またはそれを含む。一例では、ＮＶ媒体５３０は、メモリセルの抵抗状態またはメモリセルの位相に基づいてデータを記憶する、ブロックアドレス指定可能またはバイトアドレス指定可能であることができる、不揮発性媒体を含むことができる。例えば、ＮＶ媒体５３０は、カルコゲナイド相変化材料（例えば、カルコゲナイドガラス）に基づいて、三次元クロスポイント（３ＤＸＰ）メモリもしくは記憶装置アレイであるか、またはそれを含むことができる。一例では、ＮＶ媒体は、多閾値レベルのＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、シングルもしくはマルチレベル相変化メモリ（ＰＣＭ）または相変化メモリスイッチ（ＰＣＭＳ）、抵抗性メモリ、ナノワイヤメモリ、強誘電トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、メモリスタ技術を組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、またはスピン転移トルク（ＳＴＴ）－ＭＲＡＭ、または上記の任意の組み合わせ、または他のメモリであるか、あるいはそれらを含むことができる。

【0062】

一例では、ＮＶ媒体５３０は、Ｎ個のダイＤｉｅ［０：｛Ｎ－１｝］として示される、複数のダイとして実装される。Ｎは、デバイスの任意の数であることができ、二進数である場合が多い。ＳＳＤ５２０は、ＮＶ媒体５３０へのアクセスを制御するコントローラ５４０を含む。コントローラ５４０は、媒体に対する制御を実行する、ＳＳＤ５２０内のハードウェアおよび制御論理を表す。コントローラ５４０は、不揮発性記憶デバイスまたはモジュールの内部にあり、ホスト５１０のコントローラ５１６とは別個である。

【0063】

ＮＶ媒体５３０のＮＶダイは、ＮＶ媒体に基づいた記憶セルの３Ｄアレイを表す、ＮＶアレイ５３２を含む。ＮＶアレイ５３２は、記載する任意の例による、低抵抗（Ｒ）チャネル５３４を含む。低抵抗チャネル５３４は、垂直チャネルポリにおいて、メモリセルの間の陥凹部内に構造を含む。構造は、低抵抗構造として、または導電性構造もしくは導電性を増加させる構造として考えることができる。陥凹部内の構造によって、それらの領域におけるチャネルの抵抗が低下して、チャネル抵抗全体が改善され、垂直チャネルを通るストリング電流が改善される。

【0064】

図５Ｂは、導電性構造を備えた垂直チャネルを有する不揮発性アレイを含むソリッドステートドライブ（ＳＳＤ）を含む、システムの論理図の一例のブロック図である。システム５０４は、図５Ａのシステム５０２による、システムの一例を提供する。システム５０４は、システム５０２による、ハードウェアプラットフォームのホストおよびＳＳＤの論理層を示す。システム５０４は、システム５０２の一例のソフトウェアおよびファームウェア構成要素、ならびに物理的構成要素を表すことができる。一例では、ホスト５５０はホスト５１０の一例を提供する。一例では、ＳＳＤ５６０はＳＳＤ５２０の一例を提供する。

【0065】

一例では、ホスト５５０は、ホストのためのホストオペレーティングシステムまたはソフトウェアプラットフォームを表す、ホストＯＳ５５２を含む。ホストＯＳ５５２は、アプリケーション、サービス、エージェント、および／または他のソフトウェアをその上で実行し、プロセッサによって実行される、プラットフォームを含むことができる。ファイルシステム５５４は、ＮＶ媒体へのアクセスを制御する制御論理を表す。ファイルシステム５５４は、どのアドレスまたはメモリ位置がどのデータを記憶するのに使用されるかを管理することができる。多数のファイルシステムが知られており、ファイルシステム５５４は、既知のファイルシステムまたは他の専用システムを実装することができる。一例では、ファイルシステム５５４はホストＯＳ５５２の一部である。

【0066】

記憶装置ドライバ５５６は、ホスト５５０のハードウェアを制御する、１つまたは複数のシステムレベルモジュールを表す。一例では、ドライバ５５６は、ＳＳＤ５６０に対するインターフェースを制御し、したがってＳＳＤ５６０のハードウェアを制御する、ソフトウェアアプリケーションを含む。記憶装置ドライバ５５６は、ホストとＳＳＤとの間に通信インターフェースを提供することができる。

【0067】

ＳＳＤ５６０のコントローラ５７０は、コントローラの制御ソフトウェア／ファームウェアを表す、ファームウェア５７４を含む。一例では、コントローラ５７０は、ホスト５５０に対するインターフェースを表すホストインターフェース５７２を含む。一例では、コントローラ５７０は、ＮＡＮＤダイ５６２に対するインターフェースを表す媒体インターフェース５７６を含む。ＮＡＮＤダイ５６２は、ＮＶ媒体の特定の例を表し、３Ｄ ＮＡＮＤアレイを表す関連するＮＡＮＤアレイ５６４を含む。

【0068】

ＮＡＮＤアレイ５６４は、記載する任意の例による、低抵抗チャネル５６６を含む。低抵抗チャネル５６６は、垂直チャネルポリにおいて、メモリセルの間の陥凹部に構造を有する垂直チャネルを表す。構造は、低抵抗構造として、または導電性構造もしくは導電性を増加させる構造として考えることができる。陥凹部内の構造によって、それらの領域におけるチャネルの抵抗が低下して、チャネル抵抗全体が改善され、垂直チャネルを通るストリング電流が改善される。

【0069】

媒体インターフェース５７６は、コントローラ５７０のハードウェアで実行される制御を表す。コントローラ５７０は、ホストインターフェースソフトウェア／ファームウェア５７４によって制御されるものとみなすことができる、ホスト５５０とインターフェース接続するハードウェアを含むことが理解されるであろう。同様に、コントローラ５７０は、ＮＡＮＤダイ５６２とインターフェース接続するハードウェアを含むことが理解されるであろう。一例では、ホストインターフェース５７２のコードはファームウェア５７４の一部であることができる。一例では、媒体インターフェース５７６のコードはファームウェア５７４の一部であることができる。

【0070】

一例では、コントローラ５７０は、アクセスしたデータのデータエラー、ならびに信号伝送および通信インターフェース接続の適合性に関するコーナーケースを扱う、エラー制御５８０を含む。エラー制御５８０は、ハードウェアもしくはファームウェア、またはハードウェアとソフトウェアの組み合わせにおける実装を含むことができる。

【0071】

図６は、導電性構造を備えた垂直チャネルを含む３Ｄメモリを実装することができる、コンピューティングシステムの一例のブロック図である。システム６００は、本明細書の任意の例によるコンピューティングデバイスを表し、ラップトップコンピュータ、デスクトップコンピュータ、タブレットコンピュータ、サーバ、ゲーミングまたはエンターテインメント制御システム、組込み型コンピューティングデバイス、または他の電子デバイスであることができる。

【0072】

システム６００は、システム５０２もしくはシステム５０４による、ＳＳＤを含むことができるシステムの一例、または回路１００による、低抵抗垂直チャネルを備えた別の３Ｄ積層デバイスを提供する。一例では、システム６００は、ＮＶアレイ６８８を備えた記憶装置６８４を含む。ＮＶアレイ６８８は、例えば、３Ｄ ＮＡＮＤアレイまたは他の３Ｄメモリアレイであることができる。ＮＶアレイ６８８は低抵抗（Ｒ）チャネル６９０を含む。低抵抗チャネル６９０は、あるいは、高導電性チャネル（ＭＣＣ）と呼ぶことができ、垂直チャネルポリにおいて、メモリセルの間の陥凹部に構造を含む。構造は、低抵抗構造として、または導電性構造もしくは導電性を増加させる構造として考えることができる。陥凹部内の構造によって、それらの領域におけるチャネルの抵抗が低下して、チャネル抵抗全体が改善され、垂直チャネルを通るストリング電流が改善される。

【0073】

システム６００は、システム６００に対する命令の処理または実行を提供する、任意のタイプのマイクロプロセッサ、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、処理コア、もしくは他の処理ハードウェア、または組み合わせを含むことができる、プロセッサ６１０を含む。プロセッサ６１０はホストプロセッサデバイスであることができる。プロセッサ６１０は、システム６００の動作全体を制御し、１つもしくは複数のプログラマブル汎用または専用マイクロプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、またはかかるデバイスの組み合わせであるか、あるいはそれらを含むことができる。

【0074】

一例では、システム６００は、メモリサブシステム６２０またはグラフィックスインターフェース構成要素６４０など、より広帯域幅の接続を必要とする、システム構成要素に対する高速インターフェースまたは高スループットインターフェースを表すことができる、プロセッサ６１０に結合されたインターフェース６１２を含む。インターフェース６１２は、独立型構成要素であるかまたはプロセッサダイ上に統合することができる、インターフェース回路を表す。インターフェース６１２は、プロセッサダイ上に回路として統合するか、またはシステムオンチップ上の構成要素として統合することができる。グラフィックスインターフェース６４０が存在する場合、システム６００のユーザに対して視覚表示を提供する、グラフィックス構成要素にインターフェース接続する。グラフィックスインターフェース６４０は、独立型構成要素であるか、またはプロセッサダイもしくはシステムオンチップ上に統合することができる。一例では、グラフィックスインターフェース６４０は、出力をユーザに提供する、高精細度（ＨＤ）ディスプレイまたは超高精細度（ＵＨＤ）ディスプレイを駆動することができる。一例では、ディスプレイはタッチスクリーンディスプレイを含むことができる。一例では、グラフィックスインターフェース６４０は、メモリ６３０に記憶されたデータに基づいて、またはプロセッサ６１０によって実行された動作、または両方に基づいて、ディスプレイを生成する。

【0075】

メモリサブシステム６２０は、システム６００の主メモリを表し、プロセッサ６１０によって実行されるコード、またはルーチンを実行する際に使用されるデータ値を記憶する。メモリサブシステム６２０は、読出し専用メモリ（ＲＯＭ）、フラッシュメモリ、ＤＲＡＭなどのランダムアクセスメモリ（ＲＡＭ）の１つもしくは複数の種類、３ＤＸＰ（三次元クロスポイント）、または他のメモリデバイス、またはかかるデバイスの組み合わせなど、１つまたは複数のメモリデバイス６３０を含むことができる。メモリ６３０は、中でも特に、システム６００で命令を実行するためのソフトウェアプラットフォームを提供する、オペレーティングシステム（ＯＳ）６３２を記憶しホストする。それに加えて、アプリケーション６３４は、メモリ６３０からのＯＳ ６３２のソフトウェアプラットフォームで実行することができる。アプリケーション６３４は、１つまたは複数の機能の実行を実施するための独自の動作論理を有するプログラムを表す。プロセス６３６は、ＯＳ ６３２、または１つもしくは複数のアプリケーション６３４、または組み合わせに補助機能を提供する、エージェントもしくはルーチンを表す。ＯＳ ６３２、アプリケーション６３４、プロセス６３６は、システム６００に機能を提供する、ソフトウェア論理を提供する。一例では、メモリサブシステム６２０は、コマンドを生成し、メモリ６３０に対して発行するメモリコントローラである、メモリコントローラ６２２を含む。メモリコントローラ６２２は、プロセッサ６１０の物理的部分、またはインターフェース６１２の物理的部分であり得ることが理解されるであろう。例えば、メモリコントローラ６２２は、プロセッサダイまたはシステムオンチップ上に統合されるなど、回路上でプロセッサ６１０と統合された、統合メモリコントローラであることができる。

【0076】

具体的には例示されないが、システム６００は、メモリバス、グラフィックスバス、インターフェースバスなど、１つもしくは複数のバスまたはバスシステムをデバイス間に含み得ることが理解されるであろう。バスまたは他の信号線は、構成要素を互いに通信可能もしくは電気的に結合するか、あるいは構成要素を通信可能かつ電気的に結合することができる。バスは、物理的通信線、ポイント間接続、ブリッジ、アダプタ、コントローラ、または他の回路、または組み合わせを含むことができる。バスは、例えば、システムバス、周辺構成要素相互接続（ＰＣＩ）バス、ハイパートランスポートもしくはインダストリスタンダードアーキテクチャ（ＩＳＡ）バス、スモールコンピュータシステムインターフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、または他のバス、または組み合わせの１つもしくは複数を含むことができる。

【0077】

一例では、システム６００は、インターフェース６１２に結合することができる、インターフェース６１４を含む。インターフェース６１４は、インターフェース６１２よりも低速のインターフェースであることができる。一例では、インターフェース６１４は、独立型構成要素および集積回路を含むことができる、インターフェース回路を表す。一例では、マルチユーザインターフェース構成要素、または周辺構成要素、または両方がインターフェース６１４に結合する。ネットワークインターフェース６５０は、１つまたは複数のネットワークを通じて、リモートデバイス（例えば、サーバもしくは他のコンピューティングデバイス）と通信する能力を、システム６００に提供する。ネットワークインターフェース６５０は、イーサネット（登録商標）アダプタ、無線相互接続構成要素、セルラーネットワーク相互接続構成要素、ＵＳＢ（ユニバーサルシリアルバス）、あるいは他の有線もしくは無線規格に基づいたまたは専用インターフェースを含むことができる。ネットワークインターフェース６５０は、メモリに記憶されたデータの送信、またはメモリに記憶されるデータの受信を含むことができる、リモートデバイスとのデータ交換を行うことができる。

【0078】

一例では、システム６００は、１つまたは複数の入力／出力（Ｉ／Ｏ）インターフェース６６０を含む。Ｉ／Ｏインターフェース６６０は、１つまたは複数のインターフェース構成要素を含むことができ、それらを通してユーザがシステム６００と相互作用する（例えば、音声、英数字、触覚／接触、もしくは他のインターフェース接続）。周辺インターフェース６７０は、具体的には上述していない任意のハードウェアインターフェースを含むことができる。周辺機器は、一般に、システム６００に従属的に接続するデバイスを指す。従属的接続とは、システム６００が、ソフトウェアプラットフォームまたはハードウェアプラットフォームまたは両方を提供し、そこで動作が実行され、またそれを用いたユーザが相互作用するものである。

【0079】

一例では、システム６００は、データを不揮発的に記憶する記憶装置サブシステム６８０を含む。一例では、特定のシステム実装例では、記憶装置６８０の少なくとも特定の構成要素は、メモリサブシステム６２０の構成要素と重なり合うことができる。記憶装置サブシステム６８０は、１つもしくは複数の磁気、ソリッドステート、３ＤＸＰ、または光学ベースのディスク、または組み合わせなど、多量のデータを不揮発的に記憶する任意の従来の媒体であるかまたはそれを含むことができる、記憶デバイス６８４を含む。記憶装置６８４は、コードまたは命令およびデータ６８６を持続的な状態で保持する（即ち、システム６００に対する電力が遮断されても値は保持される）。記憶装置６８４は包括的に「メモリ」とみなすことができるが、メモリ６３０は、一般的に、命令をプロセッサ６１０に提供する実行または動作メモリである。記憶装置６８４は不揮発性であるが、メモリ６３０は揮発性メモリを含むことができる（即ち、システム６００に対する電力が遮断された場合、データの値または状態は不確定である）。一例では、記憶装置サブシステム６８０は、記憶装置６８４とインターフェース接続するコントローラ６８２を含む。一例では、コントローラ６８２は、インターフェース６１４もしくはプロセッサ６１０の物理的部分であるか、または回路もしくは論理をプロセッサ６１０およびインターフェース６１４の両方に含むことができる。

【0080】

電源６０２は、電力をシステム６００の構成要素に提供する。より具体的には、電源６０２は、一般的に、システム６００の１つまたは複数の電力供給部６０４にインターフェース接続して、電力をシステム６００の構成要素に提供する。一例では、電力供給部６０４は、コンセントに差し込むＡＣ－ＤＣ（交流電流から直流電流）アダプタを含む。かかるＡＣ電力は、再生可能エネルギー（例えば、太陽光発電）電源６０２であることができる。一例では、電源６０２は、外部ＡＣ－ＤＣ変換器などのＤＣ電源を含む。一例では、電源６０２または電力供給部６０４は、近接場を介して充電場に充電する無線充電ハードウェアを含む。一例では、電源６０２は、内部電池または燃料電池源を含むことができる。

【0081】

図７は、導電性構造を備えた垂直チャネルを含む３Ｄメモリを実装することができる、携帯デバイスの一例のブロック図である。システム７００は、コンピューティングタブレット、携帯電話もしくはスマートフォン、ウェアラブルコンピューティングデバイス、または他の携帯デバイス、または組込み型コンピューティングデバイスなどの、携帯コンピューティングデバイスを表す。構成要素のうち特定のものが全体に示されており、かかるデバイスの全ての構成要素がシステム７００に示されているわけではないことが理解されるであろう。

【0082】

システム７００は、システム５０２もしくはシステム５０４による、ＳＳＤを含むことができるシステムの一例、または回路１００による、低抵抗垂直チャネルを備えた別の３Ｄ積層デバイスを提供する。一例では、システム７００は、ＮＶアレイ７６６を備えたメモリ７６２を含む。ＮＶアレイ７６６は、例えば、３Ｄ ＮＡＮＤアレイまたは他の３Ｄメモリアレイであることができる。ＮＶアレイ７６６は低抵抗（Ｒ）チャネル７９０を含む。低抵抗チャネル７９０は、あるいは、高導電性チャネル（ＭＣＣ）と呼ぶことができ、垂直チャネルポリにおいて、メモリセルの間の陥凹部に構造を含む。構造は、低抵抗構造として、または導電性構造もしくは導電性を増加させる構造として考えることができる。陥凹部内の構造によって、それらの領域におけるチャネルの抵抗が低下して、チャネル抵抗全体が改善され、垂直チャネルを通るストリング電流が改善される。

【0083】

システム７００は、システム７００の一次処理動作を実施するプロセッサ７１０を含む。プロセッサ７１０はホストプロセッサデバイスであることができる。プロセッサ７１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブル論理デバイス、または他の処理手段など、１つまたは複数の物理的デバイスを含むことができる。プロセッサ７１０によって実施される処理動作は、アプリケーションおよびデバイス機能が実行される、オペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。処理動作は、人間のユーザまたは他のデバイスとのＩ／Ｏ（入力／出力）に関連する動作、電源管理に関連する動作、システム７００を別のデバイスに接続することに関連する動作、または組み合わせを含む。処理動作はまた、音声Ｉ／Ｏ、ディスプレイＩ／Ｏ、または他のインターフェース接続、または組み合わせに関連する動作を含むことができる。プロセッサ７１０は、メモリに記憶されたデータを実行することができる。プロセッサ７１０は、メモリに記憶されたデータの書込みまたは編集を行うことができる。

【0084】

一例では、システム７００は１つまたは複数のセンサ７１２を含む。センサ７１２は、組込み型センサ、または外部センサに対するインターフェース、または組み合わせを表す。センサ７１２は、システム７００によって、システム７００が実装される環境またはデバイスの１つもしくは複数の条件を監視または検出させることができる。センサ７１２は、環境センサ（温度センサ、動き検出器、光検出器、カメラ、化学センサ（例えば、一酸化炭素、二酸化炭素、もしくは他の化学センサ））、圧力センサ、加速度計、ジャイロスコープ、医療用または生理学センサ（例えば、生体センサ、心拍モニタ、もしくは生理学的属性を検出する他のセンサ）、あるいは他のセンサ、あるいは組み合わせを含むことができる。センサ７１２はまた、指紋認識システム、顔検出もしくは認識システム、またはユーザの特徴を検出もしくは認識する他のシステムなど、生体測定システムのセンサを含むことができる。センサ７１２は、広義に理解されるべきであり、システム７００に実装することができる多くの異なるタイプのセンサに限定するものではない。一例では、１つまたは複数のセンサ７１２は、プロセッサ７１０と統合されたフロントエンド回路を介してプロセッサ７１０に結合する。一例では、１つまたは複数のセンサ７１２は、システム７００の別の構成要素を介してプロセッサ７１０に結合する。

【0085】

一例では、システム７００は、音声機能をコンピューティングデバイスに提供することと関連付けられた、ハードウェア（例えば、音声ハードウェアおよび音声回路）ならびにソフトウェア（例えば、ドライバ、コーデック）構成要素を表す、音声サブシステム７２０を含む。音声機能は、スピーカーまたはヘッドフォン出力、ならびにマイクロフォン入力を含むことができる。かかる機能のためのデバイスは、システム７００に統合するか、またはシステム７００に接続することができる。一例では、ユーザは、プロセッサ７１０によって受信され処理される音声コマンドを提供することによって、システム７００と相互作用する。

【0086】

ディスプレイサブシステム７３０は、ユーザに提示するための視覚表示を提供する、ハードウェア（例えば、ディスプレイデバイス）およびソフトウェア構成要素（例えば、ドライバ）を表す。一例では、ディスプレイは、ユーザがコンピューティングデバイスと相互作用するための、触覚構成要素またはタッチスクリーン要素を含む。ディスプレイサブシステム７３０は、ユーザに対して表示を提供するのに使用される特定の画面またはハードウェアデバイスを含む、ディスプレイインターフェース７３２を含む。一例では、ディスプレイインターフェース７３２は、ディスプレイに関連する少なくとも何らかの処理を実施する、プロセッサ７１０（グラフィックスプロセッサなど）とは別個の論理を含む。一例では、ディスプレイサブシステム７３０は、出力および入力の両方をユーザに提供する、タッチスクリーンデバイスを含む。一例では、ディスプレイサブシステム７３０は、出力をユーザに提供する、高精細度（ＨＤ）または超高精細度（ＵＨＤ）ディスプレイを含む。一例では、ディスプレイサブシステムは、タッチスクリーンディスプレイを含むか、または駆動する。一例では、ディスプレイサブシステム７３０は、メモリに記憶されたデータに基づいて、またはプロセッサ７１０によって実行された動作、または両方に基づいて、ディスプレイ情報を生成する。

【0087】

Ｉ／Ｏコントローラ７４０は、ユーザとの相互作用と関連するハードウェアデバイスおよびソフトウェア構成要素を表す。Ｉ／Ｏコントローラ７４０は、音声サブシステム７２０、またはディスプレイサブシステム７３０、または両方の一部である、ハードウェアを管理するように動作することができる。それに加えて、Ｉ／Ｏコントローラ７４０は、システム７００に接続する追加のデバイスの接続点を示し、ユーザはそこを通してシステムと相互作用してもよい。例えば、システム７００に取り付けることができるデバイスは、マイクロフォンデバイス、スピーカーもしくはステレオシステム、映像システムもしくは他のディスプレイデバイス、キーボードもしくはキーパッドデバイス、ボタン／スイッチ、あるいはカードリーダーもしくは他のデバイスなどの、特定のアプリケーションとともに使用される他のＩ／Ｏデバイスを含んでもよい。

【0088】

上述したように、Ｉ／Ｏコントローラ７４０は、音声サブシステム７２０、またはディスプレイサブシステム７３０、または両方と相互作用することができる。例えば、マイクロフォンまたは他の音声デバイスを通した入力は、システム７００の１つもしくは複数のアプリケーションまたは機能に、入力またはコマンドを提供することができる。それに加えて、ディスプレイ出力の代わりにまたはそれに加えて、音声出力を提供することができる。別の例では、ディスプレイサブシステムがタッチスクリーンを含む場合、ディスプレイデバイスは、Ｉ／Ｏコントローラ７４０によって少なくとも部分的に管理することができる、入力デバイスとしても作用する。また、Ｉ／Ｏコントローラ７４０によって管理されるＩ／Ｏ機能を提供する、追加のボタンもしくはスイッチがシステム７００に存在し得る。

【0089】

一例では、Ｉ／Ｏコントローラ７４０は、加速度計、カメラ、光センサもしくは他の環境センサ、ジャイロスコープ、全地球測位システム（ＧＰＳ）、またはシステム７００もしくはセンサ７１２に含めることができる他のハードウェアなどのデバイスを管理する。入力は、直接のユーザ相互作用の一部、ならびにシステムに対してその動作に影響を及ぼす環境入力（ノイズのフィルタ処理、明るさ検出のためのディスプレイ調節、カメラのフラッシュ適用、もしくは他の特徴など）を提供することであり得る。

【0090】

一例では、システム７００は、電池電力使用、電池の充電、および省電力動作を管理する、電源管理７５０を含む。電源管理７５０は、電力をシステム７００の構成要素に提供する、電源７５２からの電力を管理する。一例では、電源７５２は、コンセントに差し込むＡＣ－ＤＣ（交流電流から直流電流）アダプタを含む。かかるＡＣ電力は、再生可能エネルギー（例えば、太陽光発電、動きに基づく電力）であることができる。一例では、電源７５２は、外部ＡＣ－ＤＣ変換器などのＤＣ電源によって提供することができる、ＤＣ電力を含む。一例では、電源７５２は、近接場を介して充電場に充電する無線充電ハードウェアを含む。一例では、電源７５２は、内部電池または燃料電池源を含むことができる。

【0091】

メモリサブシステム７６０は、システム７００に情報を記憶するメモリデバイス７６２を含む。メモリサブシステム７６０は、不揮発性（メモリデバイスに対する電力が遮断された場合に状態が変化しない）、または揮発性（メモリデバイスに対する電力が遮断された場合に状態が不確定である）のメモリデバイス、または組み合わせを含むことができる。メモリ７６０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、または他のデータ、ならびにシステム７００のアプリケーションおよび機能の実行に関連するシステムデータ（長期もしくは短期）を記憶することができる。一例では、メモリサブシステム７６０は、メモリコントローラ７６４（システム７００の制御の一部とみなすこともでき、また潜在的にプロセッサ７１０の一部とみなすことができる）を含む。メモリコントローラ７６４は、メモリデバイス７６２へのアクセスを制御するコマンドを生成し発行する、スケジューラを含む。

【0092】

コネクティビティ７７０は、システム７００が外部デバイスと通信できるようにする、ハードウェアデバイス（例えば、無線もしくは有線のコネクタおよび通信ハードウェア、または有線および無線のハードウェアの組み合わせ）、ならびにソフトウェア構成要素（例えば、ドライバ、プロトコルスタック）を含む。外部デバイスは、他のコンピューティングデバイス、無線アクセスポイントもしくは基地局、ならびにヘッドセット、プリンタ、または他のデバイスなどの周辺機器など、別個のデバイスであることができる。一例では、システム７００は、メモリに記憶するため、またはディスプレイデバイスに表示するため、外部デバイスとデータを交換する。交換されたデータは、データを読み取り、書き込み、または編集するため、メモリに記憶されるデータ、またはメモリに既に記憶されたデータを含むことができる。

【0093】

コネクティビティ７７０は、複数の異なるタイプのコネクティビティを含むことができる。一般化するため、システム７００は、セルラーコネクティビティ７７２および無線コネクティビティ７７４を用いて示される。セルラーコネクティビティ７７２は、一般に、ＧＳＭ（登録商標）（汎欧州移動体通信システム）もしくは変形例もしくは派生例、ＣＤＭＡ（符号分割多重アクセス）もしくは変形例もしくは派生例、ＴＤＭ（時分割多重化）もしくは変形例もしくは派生例、ＬＴＥ（「４Ｇ」とも呼ばれる、ロングタームエボリューション）、５Ｇ、または他のセルラーサービス規格を介して提供されるなど、無線キャリアによって提供されるセルラーネットワークコネクティビティを指す。無線コネクティビティ７７４は、セルラーではない無線コネクティビティを指し、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）など）、ローカルエリアネットワーク（ＷｉＦｉなど）、またはワイドエリアネットワーク（ＷｉＭａｘなど）、または他の無線通信、または組み合わせを含むことができる。無線通信は、非固体媒体を通る変調された電磁放射を使用することによる、データの転送を指す。有線通信は固体通信媒体を通して行われる。

【0094】

周辺接続７８０は、周辺接続を行う、ハードウェアインターフェースおよび接続、ならびにソフトウェア構成要素（例えば、ドライバ、プロトコルスタック）を含む。システム７００は、他のコンピューティングデバイスに対する周辺デバイス（「出」７８２）、ならびにそれに接続される周辺デバイス（「入」７８４）の両方であり得ることが理解されるであろう。システム７００は、一般に、システム７００のコンテンツの管理（例えば、ダウンロード、アップロード、変更、同期）などの目的で、他のコンピューティングデバイスに接続する「ドッキング」コネクタを有する。それに加えて、ドッキングコネクタは、システム７００が特定の周辺機器に接続するのを可能にすることができ、それによってシステム７００が、例えば視聴覚または他のシステムへの、コンテンツ出力を制御することが可能になる。

【0095】

専用ドッキングコネクタまたは他の専用接続ハードウェアに加えて、システム７００は、共通のまたは規格に基づくコネクタを介して、周辺接続７８０を行うことができる。共通のタイプは、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（多数の異なるハードウェアインターフェースのいずれかを含むことができる）、ミニディスプレイポート（ＭＤＰ）を含むディスプレイポート、高精細度マルチメディアインターフェース（ＨＤＭＩ（登録商標））、または他のタイプを含むことができる。

【0096】

一般に、本明細書の記載を参照して、一例では、装置は、電流を第１のメモリセルの第１の記憶ノードおよび第２のメモリセルの第２の記憶ノードに伝導する、垂直チャネルを備えた三次元（３Ｄ）ＮＡＮＤ構造であって、垂直チャネルが電流を伝導するポリシリコン材料を有し、垂直チャネルが第１の記憶ノードと第２の記憶ノードとの間にドレイン領域を有する、３Ｄ ＮＡＮＤ構造と、垂直チャネルの中心から離れる方向で第１の記憶ノードおよび第２の記憶ノードそれぞれの制御ゲートに向かって延在し、第１の記憶ノードと第２の記憶ノードとの間で垂直チャネルに沿ってドレイン領域の抵抗を低減する、陥凹部が構造で充填されたドレイン領域の陥凹部と、を含む。

【0097】

装置の一例では、構造は、垂直チャネルのポリシリコン材料から延在する、垂直チャネルのポリシリコン材料よりも高濃度でドープされたポリシリコンのタブを含む。装置の任意の上記例によれば、一例では、構造は、垂直チャネルのポリシリコン材料から延在する金属のタブを含む。装置の任意の上記例によれば、一例では、構造は、ドレイン領域における垂直チャネルのポリシリコン材料を結晶化する、ポリシリコンシード層の領域を含む。装置の任意の上記例によれば、一例では、第１の記憶ノードおよび第２の記憶ノードはフローティングゲートを含む。装置の任意の上記例によれば、一例では、第１の記憶ノードおよび第２の記憶ノードは電荷トラップゲートを含む。

【0098】

一般に、本明細書の記載を参照して、一例では、システムは、コントローラと、コントローラに結合された記憶デバイスとを含み、記憶デバイスは、電流を第１のメモリセルの第１の記憶ノードおよび第２のメモリセルの第２の記憶ノードに伝導する、垂直チャネルを備えた三次元（３Ｄ）ＮＡＮＤ構造であって、垂直チャネルが電流を伝導するポリシリコン材料を有し、垂直チャネルが第１の記憶ノードと第２の記憶ノードとの間にドレイン領域を有する、３Ｄ ＮＡＮＤ構造と、垂直チャネルの中心から離れる方向で第１の記憶ノードおよび第２の記憶ノードそれぞれの制御ゲートに向かって延在する、ドレイン領域の陥凹部と、第１の記憶ノードと第２の記憶ノードとの間で垂直チャネルに沿ってドレイン領域の抵抗を低減する、陥凹部内の構造と、を含む。

【0099】

システムの一例では、構造は、垂直チャネルのポリシリコン材料から延在する、垂直チャネルのポリシリコン材料よりも高濃度でドープされたポリシリコンのタブを含む。システムの任意の上記例によれば、一例では、構造は、ドレイン領域における垂直チャネルのポリシリコン材料を結晶化する、ポリシリコンシード層の領域を含む。システムの任意の上記例によれば、一例では、第１の記憶ノードおよび第２の記憶ノードはフローティングゲートを含む。システムの任意の上記例によれば、一例では、第１の記憶ノードおよび第２の記憶ノードは電荷トラップゲートを含む。システムの任意の上記例によれば、一例では、システムは、コントローラに結合されたホストプロセッサデバイス、ホストプロセッサに通信可能に結合されたディスプレイ、ホストプロセッサに通信可能に結合されたネットワークインターフェース、またはシステムに電力供給する電池のうち１つもしくは複数を含む。

【0100】

一般に、本明細書の記載を参照して、一例では、方法は、三次元（３Ｄ）ＮＡＮＤ構造の垂直に積層された層を通る垂直開口部を形成することと、第１のメモリセルの第１の記憶ノードおよび第２のメモリセルの第２の記憶ノードを形成することと、第１の記憶ノードと第２の記憶ノードとの間のドレイン領域に陥凹部を形成することと、ドレイン領域の陥凹部に、垂直開口部の中心から離れる方向で第１の記憶ノードおよび第２の記憶ノードそれぞれの制御ゲートに向かって延在する導電性構造を形成することと、第１の記憶ノードおよび第２の記憶ノードを越えて電流を伝導する垂直チャネルであって、陥凹部内の導電性構造に電気的に接続されて、第１の記憶ノードと第２の記憶ノードとの間の垂直チャネルに沿ってドレイン領域の抵抗を低減する、垂直チャネルを形成することとを含む。

【0101】

方法の一例では、導電性構造を形成することは、垂直チャネルのポリシリコン材料よりも高濃度でドープされた、ポリシリコンのタブを形成することを含む。方法の任意の上記例によれば、一例では、導電性構造を形成することは、垂直チャネルのポリシリコン材料から延在する金属のタブを形成することを含む。方法の任意の上記例によれば、一例では、導電性構造を形成することは、ドレイン領域における垂直チャネルのポリシリコン材料を結晶化する、ポリシリコンシード層の領域を形成することを含む。方法の任意の上記例によれば、一例では、陥凹部を形成することは、垂直チャネルを形成する前に、垂直開口部の側壁にエッチングすることを含む。方法の任意の上記例によれば、一例では、陥凹部を形成することは、第１のメモリセルおよび第２のメモリセルの層の形成が完了した後、垂直開口部の側壁をエッチングすることを含む。方法の任意の上記例によれば、一例では、第１の記憶ノードおよび第２の記憶ノードを形成することは、フローティングゲートを形成することを含む。方法の任意の上記例によれば、一例では、第１の記憶ノードおよび第２の記憶ノードを形成することは、電荷トラップゲートを形成することを含む。

【0102】

一般に、本明細書の記載を参照して、一例では、コンピュータ可読記憶媒体は、コンピューティングデバイスによって実行されると、上記２つのパラグラフにおける方法の任意の例による方法を実行する、記憶されているコンテンツを含む。

【0103】

フロー図は、本明細書に示されるように、様々なプロセスアクションのシーケンスの例を提供する。フロー図は、ソフトウェアまたはファームウェアルーチンによって実行される動作、ならびに物理的動作を示すことができる。フロー図は、ハードウェアおよび／またはソフトウェアの形で実装することができる、有限ステートマシン（ＦＳＭ）の状態の実装の一例を示すことができる。特定のシーケンスまたは順序で示されているが、別段の指定がない限り、アクションの順序は修正することができる。したがって、示される図は単なる例として理解されるべきであり、プロセスは異なる順序で実施することができ、一部のアクションは並行して実施することができる。それに加えて、１つまたは複数のアクションを省略することができ、したがって全ての実装が全てのアクションを実施するわけではない。

【0104】

様々な動作または機能は、本明細書に記載される範囲において、ソフトウェアコード、命令、構成、および／またはデータとして記載または定義することができる。コンテンツは、直接実行可能（「オブジェクト」もしくは「実行可能」形態）、ソースコード、または異なるコード（「デルタ」もしくは「パッチ」コード）であることができる。本明細書に記載されるソフトウェアコンテンツは、コンテンツが記憶された製品を介して、または通信インターフェースを動作させて、通信インターフェースを介してデータを送信する方法を介して、提供することができる。機械可読記憶媒体は、記載した機能または動作を機械に実施させることができ、記録可能／記録不能媒体（例えば、読出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイスなど）など、機械（例えば、コンピューティングデバイス、電子システムなど）がアクセス可能な形態で情報を記憶する、任意のメカニズムを含む。通信インターフェースは、配線、無線、光学などの媒体のいずれかにインターフェース接続して、別のデバイスに通信する、メモリバスインターフェース、プロセッサバスインターフェース、インターネット接続、ディスクコントローラなど、任意のメカニズムを含む。通信インターフェースは、ソフトウェアコンテンツを記述するデータ信号を提供するのに通信インターフェースを準備するため、構成パラメータを提供すること、ならびに／あるいは信号を送信することによって、構成することができる。通信インターフェースは、通信インターフェースに送信される、１つもしくは複数のコマンドまたは信号を介してアクセスすることができる。

【0105】

本明細書に記載する様々な構成要素は、記載した動作または機能を実施する手段であることができる。本明細書に記載する各構成要素は、ソフトウェア、ハードウェア、またはそれらの組み合わせを含む。構成要素は、ソフトウェアモジュール、ハードウェアモジュール、専用ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）など）、組込み型コントローラ、配線回路などとして実装することができる。

【0106】

本明細書に記載したもの以外に、本発明の範囲から逸脱することなく、開示される本発明の実装に対して様々な修正を行うことができる。したがって、本明細書の例示および例は、限定的な意味ではなく例示として解釈されるべきである。本発明の範囲は、以下の特許請求の範囲を参照することによってのみ評価されるべきである。

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図2E】

【図2F】

【図2G】

【図2H】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図4】

【図5A】

【図5B】

【図6】

【図7】

【外国語明細書】