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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022096605
(43)【公開日】2022-06-29
(54)【発明の名称】マイクロ電子構造体におけるカラーグレーティング
(51)【国際特許分類】
H01L 21/768 20060101AFI20220622BHJP
H01L 21/336 20060101ALI20220622BHJP
H01L 21/3065 20060101ALI20220622BHJP
【ＦＩ】
H01L21/90 C
H01L29/78 301P
H01L21/302 105A
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2021179463
(22)【出願日】2021-11-02
(31)【優先権主張番号】17/124,730
(32)【優先日】2020-12-17
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】591003943
【氏名又は名称】インテル・コーポレーション
(74)【代理人】
【識別番号】110000877
【氏名又は名称】龍華国際特許業務法人
(72)【発明者】
【氏名】ガープリート シン
(72)【発明者】
【氏名】エウンナク ハン
(72)【発明者】
【氏名】マニシュ チャンホック
(72)【発明者】
【氏名】リチャード イー． シェンカー
(72)【発明者】
【氏名】フローリアン グストレイン
(72)【発明者】
【氏名】ポール エー． ニフス
(72)【発明者】
【氏名】チャールズ ヘンリー ウォーレス
【テーマコード（参考）】
5F004
5F033
5F140
【Ｆターム（参考）】
5F004AA02
5F004DB03
5F004DB07
5F004EA05
5F004EA06
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5F140CA06
5F140CE20
(57)【要約】 （修正有）
【課題】誘導自己組織化（ＤＳＡ）オペレーションを含む製造技術を用いることにより、従来の極端紫外線（ＥＵＶ）リソグラフィ技術の欠点を直すマイクロ電子構造体及びコンピューティングデバイスを提供する。
【解決手段】マイクロ電子構造体１００は、第２の導電性構造体１２０と交互に設けられた第１の導電性構造体１２１を含む。第１の導電性構造体の個々は、底部１２１Ａ及び上部１２１Ｂを含む。個々のキャップ構造体１４９は、第２の導電性構造体の個々の上にある。第１の導電性構造体の底部は、第２の導電性構造体から横方向に離間され、第２の導電性構造体と整合し、第１の導電性構造体の上部は、キャップ構造体から横方向に離間され、キャップ構造体と整合している。マイクロ電子構造体は、第１の導電性構造体から横方向に離間され、第１の導電性構造体と整合する１つまたは複数の無秩序層状領域１４３を含む。
【選択図】図１Ａ
【解決手段】マイクロ電子構造体１００は、第２の導電性構造体１２０と交互に設けられた第１の導電性構造体１２１を含む。第１の導電性構造体の個々は、底部１２１Ａ及び上部１２１Ｂを含む。個々のキャップ構造体１４９は、第２の導電性構造体の個々の上にある。第１の導電性構造体の底部は、第２の導電性構造体から横方向に離間され、第２の導電性構造体と整合し、第１の導電性構造体の上部は、キャップ構造体から横方向に離間され、キャップ構造体と整合している。マイクロ電子構造体は、第１の導電性構造体から横方向に離間され、第１の導電性構造体と整合する１つまたは複数の無秩序層状領域１４３を含む。
【選択図】図１Ａ
【特許請求の範囲】
【請求項1】
導電性構造体を含む金属化層と、
前記導電性構造体の底部から横方向に離間し、前記導電性構造体の前記底部と整合した第１の無秩序層状領域と、
前記第１の無秩序層状領域の上方の第２の無秩序層状領域であって、前記第２の無秩序層状領域は、前記導電性構造体の上部から横方向に離間し、前記導電性構造体の前記上部と整合している、第２の無秩序層状領域と、
を備えるマイクロ電子構造体。
前記導電性構造体の底部から横方向に離間し、前記導電性構造体の前記底部と整合した第１の無秩序層状領域と、
前記第１の無秩序層状領域の上方の第２の無秩序層状領域であって、前記第２の無秩序層状領域は、前記導電性構造体の上部から横方向に離間し、前記導電性構造体の前記上部と整合している、第２の無秩序層状領域と、
を備えるマイクロ電子構造体。
【請求項2】
前記第１の無秩序層状領域は、前記第１の無秩序層状領域とは異なる無秩序層状パターンを有する、
請求項１に記載のマイクロ電子構造体。
請求項１に記載のマイクロ電子構造体。
【請求項3】
前記金属化層は、前記導電性構造体の前記底部に隣接する第１のスペーサ部を含み、前記第１の無秩序層状領域は、前記第１のスペーサ部と同じ材料組成を有する材料を含む、
請求項１または２に記載のマイクロ電子構造体。
請求項１または２に記載のマイクロ電子構造体。
【請求項4】
前記金属化層は、前記導電性構造体の前記上部に隣接する第２のスペーサ部を含み、前記第２の無秩序層状領域は、前記第２のスペーサ部と同じ材料組成を有する材料を含む、
請求項１から３のいずれか一項に記載のマイクロ電子構造体。
請求項１から３のいずれか一項に記載のマイクロ電子構造体。
【請求項5】
前記材料は第１の材料であり、前記第２の無秩序層状領域は前記第１の材料とは異なる第２の材料を含み、前記第２の材料は誘電体材料である、
請求項４に記載のマイクロ電子構造体。
請求項４に記載のマイクロ電子構造体。
【請求項6】
前記第２の無秩序層状領域は、前記導電性構造体と同じ材料組成を有する材料を含む、
請求項１から５のいずれか一項に記載のマイクロ電子構造体。
請求項１から５のいずれか一項に記載のマイクロ電子構造体。
【請求項7】
デバイス層と、
追加の金属化層であって、前記金属化層が前記デバイス層と前記追加の金属化層との間にある、追加の金属化層と、
をさらに備える請求項１から６のいずれか一項に記載のマイクロ電子構造体。
追加の金属化層であって、前記金属化層が前記デバイス層と前記追加の金属化層との間にある、追加の金属化層と、
をさらに備える請求項１から６のいずれか一項に記載のマイクロ電子構造体。
【請求項8】
第２の導電性構造体と交互に設けられた第１の導電性構造体を含む金属化層
を備え、
前記第１の導電性構造体の個々は、底部および上部を含み、
個々のキャップ構造体は、前記第２の導電性構造体の個々の上にあり、
前記第１の導電性構造体の前記底部は、前記第２の導電性構造体から横方向に離間され、前記第２の導電性構造体と整合し、
前記第１の導電性構造体の前記上部は、前記キャップ構造体から横方向に離間され、前記キャップ構造体と整合している
マイクロ電子構造体。
を備え、
前記第１の導電性構造体の個々は、底部および上部を含み、
個々のキャップ構造体は、前記第２の導電性構造体の個々の上にあり、
前記第１の導電性構造体の前記底部は、前記第２の導電性構造体から横方向に離間され、前記第２の導電性構造体と整合し、
前記第１の導電性構造体の前記上部は、前記キャップ構造体から横方向に離間され、前記キャップ構造体と整合している
マイクロ電子構造体。
【請求項9】
個々のキャップ構造体はケイ素および窒素を含む、
請求項８に記載のマイクロ電子構造体。
請求項８に記載のマイクロ電子構造体。
【請求項10】
前記第１の導電性構造体の個々は、直線的な側壁を有する、
請求項８または９に記載のマイクロ電子構造体。
請求項８または９に記載のマイクロ電子構造体。
【請求項11】
トランジスタコンタクト
をさらに備え、
前記第１の導電性構造体の個々は、前記トランジスタコンタクトの個々の上方にあり、前記トランジスタコンタクトの個々と横方向に整合している、
請求項８から１０のいずれか一項に記載のマイクロ電子構造体。
をさらに備え、
前記第１の導電性構造体の個々は、前記トランジスタコンタクトの個々の上方にあり、前記トランジスタコンタクトの個々と横方向に整合している、
請求項８から１０のいずれか一項に記載のマイクロ電子構造体。
【請求項12】
前記トランジスタコンタクトは、１つまたは複数のゲートコンタクトを含む、
請求項１１に記載のマイクロ電子構造体。
請求項１１に記載のマイクロ電子構造体。
【請求項13】
前記トランジスタコンタクトは、１つまたは複数のソース／ドレインコンタクトを含む、
請求項１１に記載のマイクロ電子構造体。
請求項１１に記載のマイクロ電子構造体。
【請求項14】
前記トランジスタコンタクトはトレンチ内にあり、前記トレンチは金属酸化物も含む、
請求項１１から１３のいずれか一項に記載のマイクロ電子構造体。
請求項１１から１３のいずれか一項に記載のマイクロ電子構造体。
【請求項15】
前記トランジスタコンタクトの個々は、個々のトレンチ内において金属酸化物の第１の部分と金属酸化物の第２の部分との間にある、
請求項１４に記載のマイクロ電子構造体。
請求項１４に記載のマイクロ電子構造体。
【請求項16】
前記金属化層がＭ０層である、
請求項８から１５のいずれか一項に記載のマイクロ電子構造体。
請求項８から１５のいずれか一項に記載のマイクロ電子構造体。
【請求項17】
マイクロ電子構造体を含むダイであって、前記マイクロ電子構造体は第２の導電性構造体と交互に設けられた第１の導電性構造体を含み、前記第１の導電性構造体の個々は底部および上部を含み、個々のキャップ構造体が前記第２の導電性構造体の個々の上にあり、前記第１の導電性構造体の前記底部は前記第２の導電性構造体と整合し、前記第１の導電性構造体の前記上部は前記キャップ構造体と整合している、ダイと、
回路基板であって、前記ダイが前記回路基板に通信可能に結合されている、回路基板と、
を備えるコンピューティングデバイス。
回路基板であって、前記ダイが前記回路基板に通信可能に結合されている、回路基板と、
を備えるコンピューティングデバイス。
【請求項18】
前記第１の導電性構造体および前記第２の導電性構造体は、無秩序層状領域と整合している、
請求項１７に記載のコンピューティングデバイス。
請求項１７に記載のコンピューティングデバイス。
【請求項19】
前記無秩序層状領域は、
前記ダイの遷移領域の一部である、
前記ダイのガードリングの下にある、または
前記ダイのフレーム内にある、
請求項１８に記載のコンピューティングデバイス。
前記ダイの遷移領域の一部である、
前記ダイのガードリングの下にある、または
前記ダイのフレーム内にある、
請求項１８に記載のコンピューティングデバイス。
【請求項20】
前記ダイはパッケージに含まれ、前記パッケージは前記回路基板に通信可能に結合されている、
請求項１７から１９のいずれか一項に記載のコンピューティングデバイス。
請求項１７から１９のいずれか一項に記載のコンピューティングデバイス。
【発明の詳細な説明】
【背景技術】
【0001】
従来のマイクロ電子製造技術は、特に小さいフィーチャを信頼性高くパターニングすることができない場合がある。結果的に、マイクロ電子デバイスのサイズおよび性能が限定されてきた。
【図面の簡単な説明】
【0002】
添付図面と併せて以下の詳細な説明を読むことにより、実施形態が容易に理解されよう。この説明を容易にするために、同様の参照符号は、同様の構造要素を指す。添付図面の図において、実施形態は、限定としてではなく、例として示されている。
【0003】
【図1A】様々な実施形態に係る、整合した導電性構造体を含むマイクロ電子構造体の様々な図である。
【図1B】様々な実施形態に係る、整合した導電構造体を含むマイクロ電子構造体の様々な図である。
【図1C】様々な実施形態に係る、整合した導電構造体を含むマイクロ電子構造体の様々な図である。
【0004】
【0005】
【図23】本明細書に開示されるマイクロ電子構造体のいずれかを含み得るウェハおよびダイの上面図である。
【0006】
【図24】本明細書に開示されるマイクロ電子構造体のいずれかを含み得るマイクロ電子デバイスの側断面図である。
【0007】
【図25】本明細書に開示されるマイクロ電子構造体のいずれかを含み得るマイクロ電子パッケージの側断面図である。
【0008】
【図26】本明細書に開示されるマイクロ電子構造体のいずれかを含み得るマイクロ電子デバイスアセンブリの側断面図である。
【0009】
【図27】本明細書に開示されるマイクロ電子構造体のいずれかを含み得る例示的なコンピューティングデバイスのブロック図である。
【発明を実施するための形態】
【0010】
本明細書に開示されるのは、マイクロ電子構造体におけるカラー格子である。例えば、マイクロ電子構造体は、第２の導電性構造体と交互に設けられた第１の導電性構造体を含み得る。第１の導電性構造体の個々は、底部および上部を含み、個々のキャップ構造体は、第２の導電性構造体の個々の上にあり、第１の導電性構造体の底部は、第２の導電性構造体から横方向に離間され、第２の導電性構造体と整合し、第１の導電性構造体の上部は、キャップ構造体から横方向に離間され、キャップ構造体と整合している。いくつかの実施形態において、マイクロ電子構造体は、第１の導電性構造体から横方向に離間され、第１の導電性構造体と整合する１つまたは複数の無秩序層状領域を含み得る。
【0011】
既存の従来の極端紫外線（ＥＵＶ）技術のような既存の従来のリソグラフィ技術は、商用のマイクロ電子デバイスで用いられるために十分に小さいこと、および十分に欠陥が少ないことの両方を満たすフィーチャをパターニングすることができない場合がある。例えば、従来のＥＵＶリソグラフィは、きついピッチ（例えば、３２ナノメートル未満のピッチ）では、粗度が高く、ブリッジ欠陥が過剰という問題が生じることがあり、これが、ＥＵＶのパターニング技術（例えば、ＥＵＶリソグラフィによって画定されるレジスト「バックボーン」を有するスペーサベースのピッチ分割技術）を展開することを制限または大いに妨げることがある。従来のＥＵＶリソグラフィ技術は、ＥＵＶドーズとレジスト厚さとの間でトレードオフが生じるという問題もあった。より高いＥＵＶドーズは、より低い粗度でラインをパターニングする可能性を有するものの、このようなより高いＥＵＶドーズは、所望の焦点深さを実現し、パターンの崩壊を回避するために、典型的には、より薄いレジスト層を必要とする。しかし、これらのより薄いレジスト層は、典型的には、より厚いレジストのようには、エッチング転写（すなわち、レジストのパターンを１つまたは複数の下方の層に転写すること）に耐えることができない。これらの制約は、商用のマイクロ電子製造プロセスにおけるＥＵＶ技術の採用に大きな障害を提供してきた。
【0012】
本明細書に開示される実施形態のうち様々なものが、誘導自己組織化（ＤＳＡ）オペレーションを含む製造技術を用いることにより、従来のＥＵＶリソグラフィ技術の欠点を直すことができる。ＤＳＡベースの技術は、いくつかの材料が、所定の条件下で特定のパターンに自己組織化する特性を利用し得、これらのパターンは、マイクロ電子デバイスにおける小さく正確なフィーチャを製造するための様々な方法において利用され得る。
【0013】
以下の詳細な説明において、本明細書の一部を形成する添付図面を参照する。添付図面では、全体を通じて同様の符号は同様の部分を指し、実施され得る実施形態が例示として示される。本開示の範囲から逸脱することなく、他の実施形態が利用され得、かつ、構造的または論理的な変更がなされ得ることが理解されよう。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではない。
【0014】
様々なオペレーションが、特許請求の範囲に記載される主題を理解する際に最も役立つ態様で、複数の別個の動作またはオペレーションとして順に説明され得る。しかしながら、説明の順序は、これらのオペレーションが必ず順序に依存することを示唆しているものと解釈されるべきではない。特に、これらのオペレーションは、提示の順序で実行されなくてもよい。説明されるオペレーションは、説明される実施形態とは異なる順序で実行され得る。様々な追加のオペレーションが実行され得、および／または、説明されるオペレーションは、追加の実施形態において省略され得る。
【0015】
本開示の目的において、「Ａおよび／またはＢ」という文言は、（Ａ）、（Ｂ）または（ＡおよびＢ）を意味する。本開示の目的において、「Ａ、Ｂおよび／またはＣ」という文言は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、ＢおよびＣ）を意味する。「Ａ、ＢまたはＣ」という文言は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、ＢおよびＣ）を意味する。図面は、必ずしも縮尺どおりではない。図面の多くは平坦な壁および直角のコーナーを有する直線的な構造を示しているが、これは、単に図示を容易にするためのものであり、これらの技術を用いて作成される実際のデバイスは、丸みを帯びたコーナー、表面粗度および他の特徴を示すことになる。
【0016】
説明では、「一実施形態において」または「複数の実施形態において」という文言を用いる。当該文言は各々、同じまたは異なる実施形態のうちの１つまたは複数を指し得る。さらに、本開示の実施形態に関して用いられる「備える」、「含む」、「有する」などの用語は、同義語である。本明細書で用いられる「導電性」材料は、別段規定されない限り、電気伝導性材料を指す。寸法の範囲を説明するために用いられる場合、「ＸとＹとの間」という文言は、ＸおよびＹを含む範囲を表す。便宜上、「図１Ａ～図１Ｃ」という文言は図１Ａから図１Ｃという図面の集合を指すために用いられ得、「図３Ａ～図３Ｂ」という文言は、図３Ａから図３Ｂという図面の集合を指すために用いられ得るなどである。レジスト材は、図面の異なるものの間で繰り返される様々な参照番号で参照されている（例えば、レジスト材１１２など）が、これは単に説明を容易にするためであり、ある１つの図面で参照される特定の参照番号を有するレジスト材（例えば、図４Ａ～図４Ｂの図面で参照されるレジスト材１１２）は、別の図面で参照される同じ参照番号を有するレジスト材（例えば、図８Ａ～図８Ｂの図面で参照されるレジスト材１１２）と同じレジスト材である必要はない。
【0017】
図１Ａ～１Ｃは、交互の第１の導電性構造体１２１および第２の導電性構造体１２０を含む例示的なマイクロ電子構造体１００の様々な図である。図１Ａは図１ＢのＡ～Ａ断面を通るマイクロ電子構造体１００の側面断面図であり、図１Ｂはマイクロ電子構造体１００の上面図であり、図１Ｃはマイクロ電子構造体１００の無秩序層状構造体１３８の詳細な上面図である（さらに後述する）。いくつかの実施形態において、図１Ａ～１Ｃのマイクロ電子構造体１００は、（例えば、図２４を参照して後述されるように）マイクロ電子デバイスにおける金属化層の部分であり得る。
【0018】
上記のように、図１Ａ～図１Ｂのマイクロ電子構造体１００は、交互の第１の導電性構造体１２１および第２の導電性構造体１２０を含む。第１の導電性構造体１２１および第２の導電性構造体１２０は、第１のスペーサ１２４および第２のスペーサ１２５によって離間された、導電性材料の並列配置の形をとり得る。特に、第１の導電性構造体１２１の底部１２１Ａは、第２の導電性構造体１２０と整合し、第１のスペーサ１２４は、第１の導電性構造体１２１の底部１２１Ａおよび第２の導電性構造体１２０と接触し、それらの間にある。第１の導電性構造体１２１の上部１２１Ｂは、第２の導電性構造体１２０上のキャップ構造体１４９と整合し、第２のスペーサ１２５は、第１の導電性構造体１２１の上部１２１Ｂおよびキャップ構造体１４９と接触し、それらの間にある。第１の導電性構造体１２１および第２の導電性構造体１２０の側壁は、実質的に直線的であり得る。第１の導電性構造体１２１の直線的な側壁は、第１の導電性構造体１２１を形成するために使用される、本明細書に開示されるＤＳＡベースの技術の生成物であり得る。同様の導電性構造体を製造するための他のアプローチは、直線的な側壁ではなく、それらの導電性構造体の「キノコ状の」上部をもたらす可能性がある。
【0019】
第１の導電性構造体１２１および第２の導電性構造体１２０は、任意の適切な材料を含み得る。いくつかの実施形態において、第１の導電性構造体１２１は、第２の導電性構造体１２０と同じ材料組成および／または構成を有し得、これに対し、他の実施形態において、第１の導電性構造体１２１は、第２の導電性構造体１２０とは異なる材料組成および／または構成を有し得る。第１の導電性構造体１２１および／または第２の導電性構造体１２０は、ライナー材料および充填材料の１つまたは複数の層など、様々な材料の１つまたは複数の層を含み得る。いくつかの実施形態において、ライナー材料は、タンタル、窒化タンタル、チタン、窒化チタン、コバルト、またはルテニウム（例えばそれらの組み合わせ）を含み得、充填材料は、タングステン、コバルト（例えばコバルトシリサイドとして）、ルテニウム、モリブデン、銅、銀、ニッケル（例えばニッケルシリサイドとして）、金、アルミニウム、他の金属または合金、または材料の他の組み合わせを含み得る。
【0020】
第１のスペーサ１２４および第２のスペーサ１２５は、任意の適切な誘電体材料を含み得る。いくつかの実施形態において、第１のスペーサ１２４は、第２のスペーサ１２５と同じ材料組成および／または構成を有し得、これに対し、他の実施形態において、第１のスペーサ１２４は、第２のスペーサ１２５とは異なる材料組成および／または構成を有し得る。例えば、いくつかの実施形態において、第１のスペーサ１２４および／または第２のスペーサ１２５は、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、または酸炭化ケイ素などの無機誘電体材料を含み得る。
【0021】
第２の導電性構造体１２０の側壁は、キャップ構造体１４９の対応する側壁と整合され得る（すなわち、第２の導電性構造体１２０およびキャップ構造体１４９は、後述するように、「自己整合」され得る）。キャップ構造体１４９は、任意の適切な材料を含み得る。いくつかの実施形態において、キャップ構造体１４９は、ハードマスク材料を含み得る。例えば、キャップ構造体１４９は、窒化ケイ素を含み得る。第１の導電性構造体１２１および第２の導電性構造体１２０／キャップ構造体１４９は、図示のように、材料の複数の並列ラインとして配置され得、したがって、格子を提供し得る。この格子の異なる材料組成の交互に並びのために、格子は「カラー」格子と称され得る。このようなカラー格子は、格子内の隣接する導線が格子内の絶縁線によって離間され得、次の金属化層のパターニングにおける位置合わせ不良によって２つの導線間の望ましくないブリッジングをもたらす可能性を低減するので、製造中のエッジ配置エラーを軽減するのに特に有用であり得る。
【0022】
第１の導電性構造体１２１および第２の導電性構造体１２０は、下部構造体１０２内の導電性コンタクト１０８および１２８を含むマイクロ電子構造体１００の領域上の金属化層１０１に配置され得る。下部構造体１０２は、任意の適切な誘電体材料（例えば、上面に）および／または導電性材料を含み得る。例えば、いくつかの実施形態において、下部構造体１０２は、酸化ケイ素、炭素ドープ酸化物、窒化ケイ素、炭化ケイ素、酸窒化ケイ素、酸炭化ケイ素などの無機誘電体材料、または酸化ハフニウムおよび酸化ジルコニウムなどの絶縁金属酸化物を含み得る。導電性コンタクト１０８および１２８は、マイクロ電子構造体１００の下部構造体１０２内のデバイスまたは他の相互接続（図示せず）への電気コンタクトを提供し得る。例えば、いくつかの実施形態において、導電性コンタクト１０８はトランジスタゲートコンタクトであり得、これに対し、導電性コンタクト１２８はトランジスタソース／ドレインコンタクトであり得る（またはその逆）。トランジスタ自体は、（例えば、図２４を参照して後述するように）導電性コンタクト１０８／１２８の「下」のデバイス層にあり得る。導電性コンタクト１０８／１２８は、導電性コンタクト１０８／１２８上の第１の導電性構造体１２１と接触し得、導電性コンタクト１０８／１２８の側壁は、第１の導電性構造体１２１の対応する側壁と整合する（すなわち、導電性コンタクト１０８／１２８および第１の導電性構造体１２１は、後述するように、「自己整合」され得る）。図１Ａ～図１Ｂのマイクロ電子構造体１００における導電性コンタクト１０８／１２８の特定の構成は、単に説明を目的とするものであり、導電性コンタクト１０８／１２８の任意の所望の構成を用い得る。
【0023】
第１の導電性構造体１２１および第２の導電性構造体１２０は、パターン化された領域１４２の部分であり得、マイクロ電子構造体１００はまた、１つまたは複数の非パターン領域１４４を含み得る。図１Ａ～図１Ｂのマイクロ電子構造体１００では、非パターン領域１４４は、第１の導電性構造体１２１の底部１２１Ａと整合する（そして上述したように第２の導電性構造体１２０と整合する）第１の無秩序層状領域１４３と、第１の導電性構造体１２１の上部１２１Ｂと整合している（そして上述したように、キャップ構造体１４９と整合している）第２の無秩序層状領域１４５とを含み得る。ＤＳＡベースの技術を使用してマイクロ電子構造体１００を製造する場合（例えば、図２～図２２Ｂを参照して後述するように）、非パターン領域１４４の第１の無秩序層状領域１４３および第２の無秩序層状領域１４５は、図１Ｃに示されるものと同様の無秩序層状構造体１３８を有し得る。無秩序層状構造体１３８は、（例えば、図２～図２２Ｂを参照して後述するように、非パターン領域１４４上に秩序性があるブロック共重合体（ＢＣＰ）材料がないことに起因して）先行するパターニングオペレーション中に秩序構造を想定しなかったＤＳＡ材料の無秩序層状構造体に従ってパターニングされた１つまたは複数の材料を含み得る。例えば、図２～図２２Ｂを参照して後述するように、第１の無秩序層状領域１４３は、誘電体材料１０３、第１のスペーサ１２４と同じ組成を有する材料、および第２の導電性構造体１２０と同じ組成を有する材料を含み得、これに対し、第２の無秩序層状領域１４５は、キャップ構造体１４９と同じ組成を有する材料、第２のスペーサ１２５と同じ組成を有する材料、および第１の導電性構造体１２１と同じ組成を有する材料を含み得る。後述するように、無秩序層状領域１４３／１４５は、ＤＳＡオペレーションの異なるセット中にパターニングされ得るので、第１の無秩序層状領域１４３における特定の無秩序層状パターンは、第２の無秩序層状領域１４５における特定の無秩序層状パターンとは異なり得る。無秩序層状構造体１３８の存在は、図１Ｃに示されるものと同様に、マイクロ電子構造体１００の非パターン領域１４４において、パターン化された領域１４２の製造中のＤＳＡベースの技術の使用を示し得る。いくつかの実施形態において、非パターン領域１４４は、マイクロ電子構造体１００を含むダイの遷移領域の一部であり得、マイクロ電子構造体１００を含むダイのガードリングの下に、またはマイクロ電子構造体１００を含むダイ（例えば、図２３を参照して後述する任意のダイ１５０２）のフレーム内にあり得る。
【0024】
図２～図２２Ｂは、様々な実施形態に係る図１Ａ～図１Ｂのマイクロ電子構造体１００を製造する例示的なプロセスの段階を示す。図２～図２２Ｂの方法のオペレーションは、本明細書に開示されるマイクロ電子構造体１００の具体的な実施形態を参照して示され得るが、図２～図２２Ｂの方法は、任意の適切なマイクロ電子構造体１００を形成するために用いられ得る。オペレーションは、図２～図２２Ｂにおいて各々一度、特定の順序で示されているが、オペレーションは適宜、順序変更および／または反復され得る（例えば、複数のマイクロ電子構造体１００を同時に製造する場合は、異なるオペレーションが並行して実行される）。図３Ａ～図２２Ｂにおいて、サブ図面「Ａ」は、サブ図面「Ｂ」のＡ－Ａ部を通る側断面図であり、サブ図面「Ｂ」は上面図である。
【0025】
図２は、下部構造体１０２を含むアセンブリの側断面図である。下部構造体１０２は、本明細書に開示される任意の形態を取り得、いくつかの実施形態において、本明細書で説明されるように、デバイス層または金属化層（図示せず）を含むことができる。
【0026】
図３Ａおよび図３Ｂは、図２の下部構造体１０２上にマスク材１０４の初期格子を堆積およびパターニングした後のアセンブリを示す。マスク材１０４は、下部構造体１０２とは異なる任意の適切な材料を含み得る。いくつかの実施形態において、マスク材料１０４は、窒化チタン、窒化ケイ素、酸化ケイ素、シリコン反射防止コーティング、炭素ベースのハードマスク、またはアモルファスシリコンを含み得る。マスク材１０４は、ピッチ分割技術（例えば、ピッチ２分割またはピッチ４分割など）、ＤＳＡ技術、リソグラフィ技術、または任意の他の技術または技術の組み合わせなどの任意の適切な技術を使用してパターニングされ得る。
【0027】
図４Ａおよび図４Ｂは、図３Ａ～図３Ｂのアセンブリ上にレジスト材１１２を堆積およびパターニングした後のアセンブリを示す。レジスト材１１２は、任意の適切な技術（例えば、スピンコーティング）を使用して堆積し得、導電性コンタクト１０８の所望の位置でレジスト材１１２に開口を形成する（マスク材１０４の部分間のそれらの位置における下部構造体１０２の上面を露出する）ように（例えばリソグラフィで）パターニングされ得る。
【0028】
図５Ａおよび図５Ｂは、図４Ａ～図４Ｂのアセンブリから露出された下部構造体１０２（例えば、露出した誘電体材料）の少なくともいくつかを除去した後のアセンブリを示す。任意の適切な選択的エッチング技術を使用して、下部構造体１０２の部分を除去し得る。
【0029】
図６Ａおよび図６Ｂは、（下部構造体１０２の開口およびマスク材１０４の部分間の隣接する容積を充填するために）犠牲材料１１６を図５Ａ～図５Ｂのアセンブリに提供し、結果物のアセンブリを平坦化してマスク材１０４の上の犠牲材料１１６を除去（例えば化学機械研磨（ＣＭＰ）プロセスを使用）し、次に残りのレジスト材１１２を除去した後のアセンブリを示す。．任意の適切な堆積、平坦化、およびエッチング技術を使用し得る。
【0030】
図７Ａおよび図７Ｂは、導電性コンタクト１２８の所望の位置に犠牲材料１１８の構造を形成するために図６Ａ～図６Ｂのアセンブリ上に図４Ａ～図６Ｂのオペレーションと同様のオペレーションを実行した後のアセンブリを示す。図４Ａ～図６Ｂおよび図７Ａ～図７Ｂのオペレーションは、それらのオペレーション中にエッチングされる材料（すなわち、下部構造体１０２の部分）が異なる場合には別々に実行され得、したがって、異なるエッチング化学作用および／またはエッチング条件を必要とし得る。
【0031】
図８Ａおよび図８Ｂは、図７Ａ～図７Ｂのアセンブリ上にレジスト材１１２を堆積およびパターニングした後のアセンブリを示す。レジスト材１１２は、任意の適切な技術（例えば、スピンコーティング）を使用して堆積することができ、犠牲材料１１６および１１８ならびに下部構造体１０２を同じ「ライン」で露出するべくレジスト材１１２に線開口を形成するために（例えば、リソグラフィで）パターニングされ得る。レジスト材１１２のパターニングのピッチは、マスク材１０４の初期格子のピッチの２倍であり得る。
【0032】
【0033】
図１０Ａ～図１０Ｂは、図９Ａ～図９Ｂのアセンブリに金属酸化物材料１４８を提供した後のアセンブリを示す。図１０Ｂに示されるように、犠牲材料１１６／１１８がトレンチ内に含まれ、犠牲材料１１６／１１８の部分が金属酸化物材料１４８の部分の間にあるように、金属酸化物材料１４８は、図８Ａ～図８Ｂのアセンブリにおいて下部構造体１０２によって占められる容積を充填し得る。いくつかの実施形態において、金属酸化物材料１４８は、図９Ａ～図９Ｂのアセンブリ上に堆積され得、次に、結果物のアセンブリは、金属酸化物材料１４８の表土を除去するために（例えば、ＣＭＰによって）平坦化され得る。金属酸化物材料１４８は、酸化アルミニウムなどの任意の適切な金属酸化物を含み得る。
【0034】
図１１Ａおよび図１１Ｂは、図１０Ａおよび図１０Ｂのアセンブリから犠牲材料１１６／１１８をそれぞれ導電性コンタクト１０８／１２８で置換し、次に、結果物のアセンブリを平坦化して下部構造体１０２の上面より上のすべてのものを除去した後のアセンブリを示す。犠牲材料１１６／１１８は、任意の適切な選択的エッチング技術を使用して除去し得、導電性コンタクト１０８／１２８の材料は平坦化の前に結果物のアセンブリ上に堆積され得る。いくつかの実施形態において、導電性コンタクト１０８／１２８は同じ材料組成を有し得るが、他の実施形態において、導電性コンタクト１０８は、導電性コンタクト１２８とは異なる材料組成を有し得る（したがって、異なるセットの堆積／マスキングオペレーションを使用して形成され得る）。
【0035】
図１２Ａおよび図１２Ｂは、図１１Ａ～図１１Ｂのアセンブリ上に複製ブラシ１９２を形成し、複製ブラシ１９２上にＢＣＰを堆積し、結果物のアセンブリを処理して、複製ブラシ１９２によって提供されるテンプレートに従ってＢＣＰを第１のＢＣＰコンポーネント１１７および第２のＢＣＰコンポーネント１１９に自己組織化させた後のアセンブリを示す。本明細書で用いられる「ブラシ」は、ＤＳＡ材料の自身の上での自己組織化を促進する任意の材料を指し得、大ポリマー、小ポリマー、自己組織化単分子膜（ＳＡＭ）、および他の適切な材料を含み得る。複製ブラシ１９２は、第１の複製ブラシコンポーネント１５６および第２の複製ブラシコンポーネント１５８を含み得る。第１の複製ブラシコンポーネント１５６は、導電性コンタクト１０８／１２８および金属酸化物材料１４８に接触し得、第２の複製ブラシコンポーネント１５８は、複製ブラシ１９２を形成するべく下部構造体１０２の誘電体材料に接触し得る。いくつかの実施形態において、第１の複製ブラシコンポーネント１５６は、金属／金属酸化物に優先的に付着し得る。いくつかのこのような実施形態において、第１の複製ブラシコンポーネント１５６は、図１１Ａ～図１１Ｂのアセンブリ上に堆積され得、結果物のアセンブリはベーキングされ、次に導電性コンタクト１０８／１２８および金属酸化物材料１４８に結合していない任意の第１の複製ブラシコンポーネント１５６を除去するために洗い流され得る。次に、第２の複製ブラシコンポーネント１５８が堆積され得る。いくつかの実施形態において、第２の複製ブラシコンポーネント１５８は、誘電体材料に優先的に付着し得るが、他の実施形態において、第２の複製ブラシコンポーネント１５８は、誘電体材料に優先的に付着せず、代わりに、第１の複製ブラシコンポーネント１５６によってまだ覆われていない任意の領域に接がれる「非選択的ブラシ」であり得る。第２の複製ブラシコンポーネント１５８を堆積した後、結果物のアセンブリは、ベーキングされ、次に任意の余分な第２の複製ブラシコンポーネント１５８を除去するために洗い流され得る。複製ブラシ１９２はまた、図１Ｃのものと同様の無秩序層状構造体を有し得かつ第１の複製ブラシコンポーネント１５６および第２の複製ブラシコンポーネント１５８と同じ材料組成を有する材料を含み得る、無秩序層状領域１３２を含み得る。いくつかの実施形態において、第１の複製ブラシコンポーネント１５６（金属／金属酸化物選択的ブラシ材料）は、ホスフィン、チオール、チオレート、チオアセテート、ジスルフィド、アルキルアジド、アリールアジド、ニトリル、リン酸塩、シリル、アルキルおよび他のホスホン酸エステル、ホスホンアミド、スルホンアミド、スルフェネート、スルフィン酸塩、スルホン酸塩、ボロン酸、ホスホン酸、カルボン酸、二塩化リン、アルケンまたはアルキン材料を含む表面固定基を有し得る。いくつかの実施形態において、第２の複製ブラシコンポーネント１５８（非選択的ブラシ材料）は、ヒドロキシル基、アミン、またはカルボン酸基の表面固定基を有し得る。
【0036】
上記のように、ＢＣＰの自己組織化は、図１２Ａ～図１２Ｂに示されるように、ＢＣＰの第１のＢＣＰコンポーネント１１７および第２のＢＣＰコンポーネント１１９の自己分離をもたらし得る。説明を容易にするために、本明細書に開示されるＤＳＡベースの技術は、第１のＢＣＰコンポーネント１１７および第２のＢＣＰコンポーネント１１９の２つのコンポーネントを有するＢＣＰを指し得るが、これは単に例示であり、本明細書に開示された任意の技術において、２つを上回るコンポーネントを有するＢＣＰが利用され得る。本明細書に開示されるオペレーションにおいてＢＣＰとして機能し得るＢＣＰの一例は、ポリスチレン－コ－ポリ（メタクリル酸メチル）（ＰＳ－ＰＭＭＡ）である。ＢＣＰがＰＳ－ＰＭＭＡである場合、第１のＢＣＰコンポーネント１１７はポリスチレン（ＰＳ）であり得が、第２のＢＣＰコンポーネント１１９はポリメタクリル酸メチル（ＰＭＭＡ）であり得る。図１２Ａ～図１２Ｂの特定の実施形態において、ＢＣＰの自己組織化は、ＢＣＰが、その第１のＢＣＰコンポーネント１１７および第２のＢＣＰコンポーネント１１９をバンドに自己分離し、第１のＢＣＰコンポーネント１１７および第２のＢＣＰコンポーネント１１９の交互の垂直配向領域を形成することを含む。複製ブラシ１９２の寸法および間隔は、示されるように、ＢＣＰの第１のＢＣＰコンポーネント１１７および第２のＢＣＰコンポーネント１１９のバンドのサイズおよび間隔に対応するように選択され得、それにより、複製ブラシ１９２は、ＢＣＰの自己組織化のための「テンプレート」を提供し、基礎となる複製ブラシ１９２に関して必要に応じて自己組織化ＢＣＰを整合させる。ＢＣＰは、第１のＢＣＰコンポーネント１１７／第２のＢＣＰコンポーネント１１９の自己組織化されたバンドの公称「固有」間隔を中心として「伸長」または「収縮」でき得、第１のＢＣＰコンポーネント１１７／第２のＢＣＰコンポーネント１１９の自己組織化されたバンドの寸法の範囲を許容する。図１２Ａ～図１２Ｂに示される特定のバンド状の自己組織化は、ＢＣＰが自己組織化し得るパターンの一例であり、いくつかのＢＣＰは他のパターンに自己組織化する場合があり、さまざまなＢＣＰは異なる条件下で複数の異なるパターンに自己組織化する場合がある。複製ブラシ１９２の無秩序層状領域１３２は、ＢＣＰが第１のＢＣＰコンポーネント１１７および第２のＢＣＰコンポーネント１１９の交互の垂直配向領域に容易に自己組織化する面を提供し得ず、その代わりに、無秩序層状領域１３２上のＢＣＰは、第１のＢＣＰコンポーネント１１７および第２のＢＣＰコンポーネント１１９の無秩序層状領域１２３に自己組織化し得る。無秩序層状領域１２３は、図１Ｃに示されるものと同様の構造を有し得る。
【0037】
図１３Ａおよび図１３Ｂは、図１２Ａ～図１２Ｂのアセンブリから第１のＢＣＰコンポーネント１１７および第１の複製ブラシコンポーネント１５６を（例えば適切な選択的エッチング技術を使用して）除去した後のアセンブリを示す。第１のＢＣＰコンポーネント１１７の除去は、無秩序層状領域１２３が第２の複製ブラシコンポーネント１１９と同じ材料組成を有する材料を含む（そして、第１のＢＣＰコンポーネント１１７と同じ材料組成を有する材料を含まない）無秩序層状領域１２７になる結果となり得、第１の複製ブラシコンポーネント１５６の除去は、無秩序層状領域１３２が第２の複製ブラシコンポーネント１５８と同じ材料組成を有する材料を含む（および第１の複製ブラシコンポーネント１５６と同じ材料組成を有する材料を含まない）無秩序層状領域１２９になる結果となり得る。
【0038】
図１４Ａおよび図１４Ｂは、図１３Ａ～図１３Ｂのアセンブリに誘電体材料１０３を第１の複製ブラシコンポーネント１５６および第１のＢＣＰコンポーネント１１７によって以前に占められていた容積に提供した後のアセンブリを示す。いくつかの実施形態において、誘電体材料１０３は、酸化ケイ素を含み得る。誘電体材料１０３の堆積は、無秩序層状領域１２７が第２の複製ブラシコンポーネント１１９と同じ材料組成を有する材料および誘電体材料１０３と同じ材料組成を有する材料を含む無秩序層状領域１１５になる結果となり得、無秩序層状領域１２９が第２の複製ブラシコンポーネント１５８と同じ材料組成を有する材料および誘電体材料１０３と同じ材料組成を有する材料を含む無秩序層状領域１３３になる結果となり得る。誘電体材料１０３は、導電性コンタクト１０８／１２８上にあり得、導電性コンタクト１０８／１２８の側壁は、誘電体材料１０３の部分の対応する側壁と整合している（すなわち、導電性コンタクト１０８／１２８および誘電体材料１０３の部分は、誘電体材料１０３の位置をパターニングするために使用されるＤＳＡ技術に起因して「自己整合」され得る）。
【0039】
図１５Ａおよび図１５Ｂは、図１４Ａ～図１４Ｂのアセンブリから第２のＢＣＰコンポーネント１１９および第２の複製ブラシコンポーネント１５８を（例えば、適切な選択的エッチング技術を使用して）除去した後のアセンブリを示す。第２のＢＣＰコンポーネント１１９の除去は、無秩序層状領域１１５が誘電体材料１０３と同じ材料組成を有する材料を含む（そして第２のＢＣＰコンポーネント１１９と同じ材料組成を有する材料を含まない）無秩序層状領域１１３になる結果となり得、第２の複製ブラシコンポーネント１５８の除去は、無秩序層状領域１３３が誘電体材料１０３と同じ材料組成を有する材料を含む（そして第２の複製ブラシコンポーネント１５８と同じ材料組成を有する材料を含まない）無秩序層状領域１３５になる結果となり得る。
【0040】
図１６Ａおよび図１６Ｂは、図１５Ａ～図１５Ｂのアセンブリの誘電体材料１０３の側面に第１のスペーサ１２４を形成した後のアセンブリを示す。第１のスペーサ１２４は、（例えば、上述したように）誘電体材料を含み得、任意の適切なスペーサ技術（例えば、原子層堆積（ＡＬＤ）などによる誘電体材料のコンフォーマル堆積と、続く水平面上の誘電体材料を除去しかつ側面上にある誘電体材料を所定の位置に残すための「下向き」方向エッチング）を使用して製造され得る。第１のスペーサ１２４の堆積は、無秩序層状領域１１３および１３５が誘電体材料１０３と同じ材料組成を有する材料および第１のスペーサ１２４と同じ材料組成を有する材料を含む無秩序層状領域１４１になる結果となり得る。
【0041】
図１７Ａおよび図１７Ｂは、図１６Ａ～図１６Ｂのアセンブリにおける第１のスペーサ１２４の対の間の開口に第２の導電性構造体１２０を形成した後のアセンブリを示す。第２の導電性構造体１２０は、任意の適切な堆積技術を使用して形成し得、続いて（例えばＣＭＰを使用する）平坦化オペレーションを行い得る。第２の導電性構造体１２０の形成は、無秩序層状領域１４１が、誘電体材料１０３と同じ材料組成を有する材料、第１のスペーサ１２４と同じ材料組成を有する材料、および第２の導電性構造体１２０と同じ材料組成を有する材料を含む第１の無秩序層状領域１４３になる結果となり得る。
【0042】
図１８Ａおよび図１８Ｂは、図１７Ａ～図１７Ｂのアセンブリ上に（第１の複製ブラシコンポーネント１５６および第２の複製ブラシコンポーネント１５８を含む）複製ブラシ１９２を形成し、複製ブラシ１９２上にＢＣＰを堆積し、複製ブラシ１９２によって提供されるテンプレートに従ってＢＣＰを第１のＢＣＰコンポーネント１１７および第２のＢＣＰコンポーネント１１９に自己組織化させるように結果物のアセンブリを処理した後のアセンブリを示す。図１８Ａ～図１８Ｂを参照して説明されるオペレーションは、任意の適切な形（例えば、図１２Ａ～図１２Ｂを参照して上述した任意の形）を取り得る。例えば、図１２Ａ～図１２Ｂを参照して上述したように、第１の複製ブラシコンポーネント１５６は、金属／金属酸化物に優先的に付着し得（したがって第２の導電性構造体１２０に優先的に付着し得る）、第２の複製ブラシコンポーネント１５８は、任意の残りの露出された材料に付着し得（したがって第１のスペーサ１２４および誘電体材料１０３に付着し得）て、自己組織化複製ブラシ１９２を形成する。複製ブラシ１９２はまた、図１Ｃのものと同様の無秩序層状構造体を有し得かつ第１の複製ブラシコンポーネント１５６および第２の複製ブラシコンポーネント１５８と同じ材料組成を有する材料を含み得る、無秩序層状領域１４７を含み得る。無秩序層状領域１４７上のＢＣＰは、第１のＢＣＰコンポーネント１１７および第２のＢＣＰコンポーネント１１９の無秩序層状領域１５１に自己組織化し得る。無秩序層状領域１５１は、図１Ｃに示されるものと同様の構造を有し得る。
【0043】
図１９Ａおよび図１９Ｂは、図１８Ａ～図１８Ｂのアセンブリの第１のＢＣＰコンポーネント１１７および第１の複製ブラシコンポーネント１５６をキャップ構造体１４９の材料で置換し、その結果物を（例えばＣＭＰを使用して）平坦化し、次に、キャップ構造体１４９を第２の導電性構造体１２０上の位置に残して第２のＢＣＰコンポーネント１１９および第２の複製ブラシコンポーネント１５８を除去した後のアセンブリを示す。任意の適切な選択的エッチングおよび堆積技術を使用し得る。キャップ構造体１４９は、第２の導電性構造体１２０上にあり得、第２の導電性構造体１２０の側壁はキャップ構造体１４９の対応する側壁と整合している（すなわち、キャップ構造体１４９の位置をパターニングするために使用されるＤＳＡ技術に起因して第２の導電性構造体１２０およびキャップ構造体１４９が「自己整合」され得る）。キャップ構造体１４９の形成は、無秩序層状領域１５１および１４７が、キャップ構造体１４９と同じ材料組成を有する材料を含む無秩序層状領域１３７になる結果となり得る。
【0044】
図２０Ａおよび図２０Ｂは、図１９Ａ～図１９Ｂのアセンブリのキャップ構造体１４９の側面に第２のスペーサ１２５を形成した後のアセンブリを示す。第２のスペーサ１２５は、（例えば上述したように）誘電体材料を含み得、任意の適切なスペーサ技術を使用して（例えば、図１６Ａ～図１６Ｂを参照して上述したように）製造され得る。第２のスペーサ１２５の堆積は、無秩序層状領域１３７が、キャップ構造体１４９と同じ材料組成を有する材料および第２のスペーサ１２５と同じ材料組成を有する材料を含む無秩序層状領域１３９になる結果となり得る。
【0045】
図２１Ａおよび図２１Ｂは、図２０Ａ～図２０Ｂのアセンブリから誘電体材料１０３を除去した後のアセンブリを示す。任意の適切な選択的エッチング技術が使用され得る。誘電体材料１０３の除去から生じるトレンチは、上述したように、導電性コンタクト１０８／１２８と自己整合し得る。
【0046】
図２２Ａおよび図２２Ｂは、図２１Ａ～図２１Ｂのアセンブリのトレンチに第１の導電性構造体１２１を形成した後のアセンブリを示す。第１の導電性構造体１２１は、任意の適切な堆積技術を使用して形成され得、続けて（例えばＣＭＰを使用して）平坦化オペレーションを続け得る。第１の導電性構造体１２１の形成は、無秩序層状領域１３９が、キャップ構造体１４９と同じ材料組成を有する材料、第２のスペーサ１２５と同じ材料組成を有する材料、および第１の導電性構造体１２１と同じ材料組成を有する材料を含む第２の無秩序層状領域１４５になる結果となり得る。図１４Ａ～図１４Ｂを参照して上述したように、第１の導電性構造体１２１は、導電性コンタクト１０８／１２８上にあり得、導電性コンタクト１０８／１２８の側壁は第１の導電性構造体１２１の対応する側壁と整合し得る（すなわち、導電性コンタクト１０８／１２８および第１の導電性構造体１２１は、第１の導電性構造体１２１の位置をパターニングするために使用されるＤＳＡ技術に起因して「自己整合」され得る）。図２２Ａ～図２２Ｂのアセンブリは、図１Ａ～図１Ｂのマイクロ電子構造体１００の形をとり得る。後続の製造オペレーションは、図２２Ａ～図２２Ｂのアセンブリに対して実行され得る（例えば、さらに後述されるように、追加の金属化層が形成され得る）。
【0047】
【0048】
図２３は、本明細書に開示される実施形態のいずれかに係る１つまたは複数のマイクロ電子構造体１００を含み得るウェハ１５００およびダイ１５０２の上面図である。ウェハ１５００は、半導体材料から構成され得、ウェハ１５００の表面に形成されたマイクロ電子構造体を有する１つまたは複数のダイ１５０２を含み得る。ダイ１５０２のそれぞれは、任意の適切なマイクロ電子構造体を含む半導体製品の繰り返し単位であっり得る。半導体製品の製造が完了した後に、ウェハ１５００は、ダイ１５０２が互いに分離されて半導体製品の別個の「チップ」を提供するシンギュレーションプロセスを経由し得る。ダイ１５０２は、任意の他の回路コンポーネントとともに、（例えば、図２４を参照して後述されるように）１つまたは複数のマイクロ電子構造体１００、１つまたは複数のトランジスタ（例えば、後述される図２４のトランジスタ１６４０のいくつか）および／または電気信号をトランジスタにルーティングする支持回路を含み得る。いくつかの実施形態において、ウェハ１５００またはダイ１５０２は、メモリデバイス（例えば、スタティックＲＡＭ（ＳＲＡＭ）デバイス、磁気ＲＡＭ（ＭＲＡＭ）デバイス、抵抗ＲＡＭ（ＲＲＡＭ（登録商標））デバイス、導電性ブリッジＲＡＭ（ＣＢＲＡＭ）デバイスのようなランダムアクセスメモリ（ＲＡＭ））デバイスなど）、ロジックデバイス（例えば、ＡＮＤ、ＯＲ、ＮＡＮＤまたはＮＯＲゲート）または任意の他の適切な回路要素を含み得る。これらのデバイスのうちの複数が、単一のダイ１５０２上で組み合わせられ得る。例えば、複数のメモリデバイスにより形成されるメモリアレイが、処理デバイス（例えば、図２７の処理デバイス１８０２）または情報をメモリデバイスに格納するように、またはメモリアレイに格納された命令を実行するように構成された他のロジックとして同じダイ１５０２上に形成され得る。
【0049】
図２４は、本明細書に開示される実施形態のいずれかに係る１つまたは複数のマイクロ電子構造体１００を含み得るマイクロ電子デバイス１６００の側断面図である。マイクロ電子デバイス１６００のうちの１つまたは複数は、１つまたは複数のダイ１５０２（図２３）に含まれ得る。マイクロ電子デバイス１６００は、基板１６０２（例えば、図２３のウェハ１５００）上に形成され得、ダイ（例えば、図２３のダイ１５０２）に含まれ得る。基板１６０２は、例えばｎ型またはｐ型の材料系（または両方の組み合わせ）を含む半導体材料系から構成される半導体基板であり得る。基板１６０２は、例えば、バルクシリコンまたはシリコンオンインシュレータ（ＳＯＩ）サブ構造を用いて形成された結晶性基板を含み得る。いくつかの実施形態において、基板１６０２は、シリコンと組み合わせられ得るまたは組み合わせられなくてよい代替的な材料を用いて形成され得、代替的な材料としては限定されるものではないが、ゲルマニウム、アンチモン化インジウム、テルル化鉛、ヒ化インジウム、リン化インジウム、ヒ化ガリウムまたはアンチモン化ガリウムを含む。さらに、ＩＩ－ＶＩ、ＩＩＩ‐ＶまたはＩＶ族として分類される材料も基板１６０２の形成に用いられ得る。基板１６０２が形成され得る材料の少数の例をここで説明するが、マイクロ電子デバイス１６００の基礎として機能し得る任意の材料が用いられ得る。基板１６０２は、シンギュレーション処理されたダイ（例えば、図２３のダイ１５０２）またはウェハ（例えば、図２３のウェハ１５００）の部分であり得る。
【0050】
マイクロ電子デバイス１６００は、基板１６０２上に配置された１つまたは複数のデバイス層１６０４を含み得る。デバイス層１６０４は、基板１６０２上に形成された１つまたは複数のトランジスタ１６４０（例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ））の特徴部を含み得る。デバイス層１６０４は、例えば、１つまたは複数のソースおよび／またはドレイン（Ｓ／Ｄ）領域１６２０、Ｓ／Ｄ領域１６２０間のトランジスタ１６４０における電流の流れを制御するためのゲート１６２２、および、電気信号を、Ｓ／Ｄ領域１６２０との間でルーティングするための１つまたは複数のＳ／Ｄコンタクト１６２４を含み得る。トランジスタ１６４０は、明確さのために図示しない、デバイス分離領域、ゲートコンタクトなどのような追加の特徴部を含み得る。トランジスタ１６４０は、図２４に示されたタイプおよび構成のものに限定されるものではなく、例えば、プレーナ型トランジスタ、非プレーナ型トランジスタまたはこれら両方の組み合わせのような多様な他のタイプおよび構成を含み得る。プレーナ型トランジスタは、バイポーラ接合トランジスタ（ＢＪＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）、または高電子移動度トランジスタ（ＨＥＭＴ）を含み得る。非プレーナ型トランジスタは、ダブルゲートトランジスタまたはトリゲートトランジスタのようなＦｉｎＦＥＴトランジスタ、および、ナノリボンおよびナノワイヤトランジスタのようなラップアラウンド型またはオールアラウンド型ゲートトランジスタを含み得る。
【0051】
各トランジスタ１６４０は、ゲート誘電体およびゲート電極の少なくとも２つの層で形成されるゲート１６２２を含み得る。ゲート誘電体は、１つの層または複数の層のスタックを含み得る。１つまたは複数の層は、酸化ケイ素、二酸化ケイ素、炭化ケイ素および／または高ｋ誘電体材料を含み得る。高ｋ誘電体材料は、ハフニウム、シリコン、酸素、チタン、タンタル、ランタン、アルミニウム、ジルコニウム、バリウム、ストロンチウム、イットリウム、鉛、スカンジウム、ニオビウムおよび亜鉛のような元素を含み得る。ゲート誘電体に用いられ得る高ｋ材料の例は、限定されるものではないが、酸化ハフニウム、ハフニウムケイ素酸化物、酸化ランタン、ランタンアルミニウム酸化物、酸化ジルコニウム、ジルコニウムケイ素酸化物、酸化タンタル、酸化チタン、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウムタンタル酸化物、および亜鉛ニオブ酸鉛を含む。いくつかの実施形態において、高ｋ材料が用いられる場合、その品質を向上させるために、ゲート誘電体にアニール処理が実行され得る。
【0052】
ゲート電極がゲート誘電体上に形成され得、ゲート電極は、トランジスタ１６４０がｐ型金属酸化膜半導体（ＰＭＯＳ）またはｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタのいずれになるかに応じて、少なくとも１つのｐ型仕事関数金属またはｎ型仕事関数金属を含み得る。いくつかの実装において、ゲート電極は、２つまたはそれより多くの金属層のスタックで構成され得、１つまたは複数の金属層は、仕事関数金属層であり、少なくとも１つの金属層は充填金属層である。さらに、金属層は、バリア層のような他の目的のために含まれ得る。ＰＭＯＳトランジスタの場合、ゲート電極に用いられ得る金属は、限定限定されるものではないが、ルテニウム、パラジウム、プラチナ、コバルト、ニッケル、導電性金属酸化物（例えば、ルテニウム酸化物）およびＮＭＯＳトランジスタを参照して後述される金属のいずれかを（例えば、仕事関数調整のために）含む。ＮＭＯＳトランジスタの場合、ゲート電極に用いられ得る金属は、限定されるものではないが、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、これらの金属の合金、これらの金属の炭化物（例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタルおよび炭化アルミニウム）、および（例えば、仕事関数調整のために）ＰＭＯＳトランジスタを参照して上述した金属のいずれかを含む。
【0053】
いくつかの実施形態において、ソース－チャネル－ドレイン方向に沿って、トランジスタ１６４０の断面として見た場合、ゲート電極は、基板の面と実質的に平行な底部と、基板の上面に対し実質的に垂直な２つの側壁部とを含むＵ字形構造から構成され得る。他の実施形態において、ゲート電極を形成する金属層の少なくとも１つは、単に、基板の上面と実質的に平行であり、且つ、基板の上面に対し実質的に垂直である側壁部を含まないプレーナ型層であり得る。他の実施形態において、ゲート電極は、Ｕ字形構造とプレーナ型の非Ｕ字形構造との組み合わせから構成され得る。例えば、ゲート電極は、１つまたは複数のプレーナ型の非Ｕ字形層の上に形成される１つまたは複数のＵ字形金属層から構成され得る。
【0054】
いくつかの実施形態において、ゲートスタックを挟む側壁スペーサの対が、ゲートスタックの対向する側面上に形成され得る。側壁スペーサは、窒化ケイ素、酸化ケイ素、炭化ケイ素、カーボンドープされた窒化ケイ素、および酸窒化ケイ素のような材料から形成され得る。側壁スペーサを形成するプロセスは、当技術分野において周知であり、概して、堆積およびエッチングプロセスのステップを含む。いくつかの実施形態において、複数のスペーサの対が用いられ得る。例えば、側壁スペーサの２つの対、３つの対、または４つの対が、ゲートスタックの対向する側面上に形成され得る。
【0055】
Ｓ／Ｄ領域１６２０は、各トランジスタ１６４０のゲート１６２２に隣接する基板１６０２の内部に形成され得る。Ｓ／Ｄ領域１６２０は、例えば、注入／拡散プロセスまたはエッチング／堆積プロセスを用いて形成され得る。前者のプロセスにおいては、ホウ素、アルミニウム、アンチモン、リンまたはヒ素のようなドーパントが基板１６０２にイオン注入されて、Ｓ／Ｄ領域１６２０が形成され得る。ドーパントを活性化し、ドーパントを基板１６０２の深くに拡散させるアニール処理が、イオン注入プロセスに続き得る。後者のプロセスにおいては、基板１６０２はまず、Ｓ／Ｄ領域１６２０の位置に凹部を形成するためにエッチングされ得る。次に、Ｓ／Ｄ領域１６２０を製造するために用いられる材料で凹部を充填するエピタキシャル成長プロセスが実行され得る。いくつかの実装において、Ｓ／Ｄ領域１６２０は、シリコンゲルマニウムまたは炭化ケイ素のようなシリコン合金を用いて製造され得る。いくつかの実施形態において、エピタキシャル成膜されたシリコン合金は、ホウ素、ヒ素またはリンのようなドーパントで、インサイチューでドーピングされ得る。いくつかの実施形態において、Ｓ／Ｄ領域１６２０は、ゲルマニウムまたはＩＩＩ－Ｖ族材料もしくは合金のような１つまたは複数の代替的な半導体材料を用いて形成され得る。さらなる実施形態において、Ｓ／Ｄ領域１６２０を形成するために、金属および／または金属合金の１つまたは複数の層が用いられ得る。
【0056】
電力および／または入力／出力（Ｉ／Ｏ）信号のような電気信号が、デバイス層１６０４上に配置された１つまたは複数の金属化層（の金属化層１６０６－１６１０として図２４に示される）を通じて、デバイス層１６０４のデバイス（例えば、トランジスタ１６４０）へ、および／または当該デバイスからルーティングされ得る。例えば、デバイス層１６０４の導電性フィーチャ（例えば、ゲート１６２２およびＳ／Ｄコンタクト１６２４）は、の金属化層１６０６－１６１０の相互接続構造１６２８と電気的に結合され得る。１つまたは複数の金属化層１６０６－１６１０は、マイクロ電子デバイス１６００の金属化スタック（「ＩＬＤ」スタックとも称される）１６１９を形成し得る。図２４は、金属化スタック１６１９の「Ｍ０」の金属化層１６０６に含まれるマイクロ電子構造体１００を示すが、これは例示に過ぎず、本明細書に開示されるマイクロ電子構造体１００のいずれかが、必要に応じて、金属化スタック１６１９の金属化層のいずれかに含まれ得る。
【0057】
相互接続構造１６２８は、の金属化層１６０６－１６１０内で多様な設計に従って電気信号をルーティングするよう配置され得る（特に、当該構成は、図２４に示される相互接続構造１６２８の特定の構成に限定されるものではない）。特定の数の金属化層１６０６－１６１０が図２４に示されているが、本開示の実施形態は、示されているものよりも多いかまたは少ない金属化層を有するマイクロ電子デバイスを含む。
【0058】
いくつかの実施形態において、相互接続構造１６２８は、金属のような導電性材料で充填された線１６２８ａおよび／またはビア１６２８ｂを含み得る。線１６２８ａは、デバイス層１６０４が形成されている基板１６０２の面と実質的に平行である平面の方向に電気信号をルーティングするように配置され得る。例えば、線１６２８ａは、図２４の斜視図の紙面の中および外の方向へ電気信号をルーティングし得る。ビア１６２８ｂは、デバイス層１６０４が形成される基板１６０２の表面に対し実質的に垂直である平面の方向に電気信号をルーティングするよう配置され得る。いくつかの実施形態において、ビア１６２８ｂは、異なる金属化層１６０６－１６１０の線１６２８ａを共に電気的に結合させ得る。
【0059】
図２４に示されるように、の金属化層１６０６－１６１０は、相互接続構造１６２８間に配置された誘電体材料１６２６を含み得る。いくつかの実施形態において、の金属化層１６０６－１６１０の異なるものにおける相互接続構造１６２８間に配置された誘電体材料１６２６は、異なる組成を有し得る。他の実施形態において、異なる金属化層１６０６－１６１０間の誘電体材料１６２６の組成は、同じであり得る。
【0060】
第１の金属化層１６０６は、デバイス層１６０４の上方に形成され得る。示されるように、いくつかの実施形態において、第１の金属化層１６０６は、線１６２８ａおよび／またはビア１６２８ｂを含み得る。第１の金属化層１６０６の線１６２８ａは、デバイス層１６０４のコンタクト（例えば、Ｓ／Ｄコンタクト１６２４）と結合され得る。第１の金属化層１６０６は、「Ｍ０」金属化層と称され得る。いくつかの実施形態において、Ｍ０金属化層は、本明細書に開示されるマイクロ電子構造体１００のいずれかの任意の適切な部分を含み得る。
【0061】
第２の金属化層１６０８は、第１の金属化層１６０６の上方に形成され得る。いくつかの実施形態において、第２の金属化層１６０８は、第２の金属化層１６０８の線１６２８ａを第１の金属化層１６０６の線１６２８ａと結合させるためのビア１６２８ｂを含み得る。線１６２８ａおよびビア１６２８ｂは、明確さのために、各金属化層内の（例えば、第２の金属化層１６０８内の）線で構造的に描かれているが、いくつかの実施形態において、線１６２８ａおよびビア１６２８ｂは、構造的におよび／または物質的に連続的（例えば、デュアルダマシンプロセス中に同時に充填される）であり得る。第２の金属化層１６０８は、「Ｍ１」金属化層と称され得る。いくつかの実施形態において、Ｍ１金属化層は、本明細書に開示されるマイクロ電子構造体１００のいずれかの任意の適切な部分を含み得る。
【0062】
第３の金属化層１６１０（および必要に応じて追加の金属化層）は、第２の金属化層１６０８または第１の金属化層１６０６に関連して説明したものと同様の技術および構成に従って、第２の金属化層１６０８上に連続的に形成され得る。第３の金属化層１６１０は、「Ｍ２」金属化層と称され得る。いくつかの実施形態において、Ｍ２金属化層は、本明細書に開示されるマイクロ電子構造体１００のいずれかの任意の適切な部分を含み得る。いくつかの実施形態において、マイクロ電子デバイス１６００内の金属化スタック１６１９において「より高い」（すなわち、デバイス層１６０４からより遠く離れている）金属化層は、より厚くてよい。
【0063】
マイクロ電子デバイス１６００は、の金属化層１６０６－１６１０上に形成されたはんだレジスト材１６３４（例えば、ポリイミドまたは同様の材料）および１つまたは複数の導電性コンタクト１６３６を含み得る。図２４において、導電性コンタクト１６３６は、ボンディングパッドの形をとるものとして示されている。導電性コンタクト１６３６は、相互接続構造１６２８と電気的に結合され得、トランジスタ１６４０および他の外部デバイスの電気信号をルーティングするように構成され得る。例えば、はんだ接合が、マイクロ電子デバイス１６００を含むチップを別のコンポーネント（例えば回路基板）と機械的および／または電気的に結合するように、１つまたは複数の導電性コンタクト１６３６上に形成され得る。マイクロ電子デバイス１６００は、の金属化層１６０６－１６１０からの電気信号をルーティングするための追加のまたは代替的な構造を含み得る。例えば、導電性コンタクト１６３６は、電気信号を外部コンポーネントへルーティングする他の類似のフィーチャ（例えば、ポスト）を含み得る。
【0064】
図２５は、本明細書に開示される実施形態のいずれかに係る１つまたは複数のマイクロ電子構造体１００を含み得る例示的なマイクロ電子パッケージ１６５０の側断面図である。いくつかの実施形態において、マイクロ電子パッケージ１６５０は、システムインパッケージ（ＳｉＰ）であり得る。
【0065】
パッケージ基板１６５２は、誘電体材料（例えば、セラミック、ビルドアップ膜、フィラー粒子を内部に有するエポキシ膜、ガラス、有機物、無機物、有機および無機物の組み合わせ、異なる材料で形成された埋め込み部分など）で形成され得、誘電体材料を通って面１６７２と面１６７４との間に、または面１６７２上の異なる位置間に、および／または面１６７４上の異なる位置間に延伸する導電性経路を有し得る。これらの導電性経路は、図２４を参照して上述された相互接続構造１６２８のいずれかの形をとり得る。
【0066】
パッケージ基板１６５２は、パッケージ基板１６５２を通じて導電性経路（図示せず）に結合されることでダイ１６５６および／またはインターポーザ１６５７内の回路が導電性コンタクト１６６４の様々なものに（またはパッケージ基板１６５２に含まれる他のデバイス（図示せず）に）電気的に結合することを可能にする導電性コンタクト１６６３を含み得る。
【0067】
マイクロ電子パッケージ１６５０は、インターポーザ１６５７の導電性コンタクト１６６１と、第１レベル相互接続１６６５と、パッケージ基板１６５２の導電性コンタクト１６６３とを介してパッケージ基板１６５２に結合されたインターポーザ１６５７を含み得る。図２５に示される第１レベル相互接続１６６５ははんだバンプであるが、任意の適切な第１レベル相互接続１６６５が用いられ得る。いくつかの実施形態において、インターポーザ１６５７はマイクロ電子パッケージ１６５０に含まれなくてよく、代わりに、ダイ１６５６が、第１レベル相互接続１６６５により、面１６７２において導電性コンタクト１６６３に直接結合され得る。より一般的には、１つまたは複数のダイ１６５６が、任意の適切な構造（例えば、シリコンブリッジ、有機ブリッジ、１つまたは複数の導波路、１つまたは複数のインターポーザ、ワイヤボンドなど）を介してパッケージ基板１６５２に結合され得る。
【0068】
マイクロ電子パッケージ１６５０は、ダイ１６５６の導電性コンタクト１６５４と、第１レベル相互接続１６５８と、インターポーザ１６５７の導電性コンタクト１６６０とを介してインターポーザ１６５７に結合された１つまたは複数のダイ１６５６を含み得る。導電性コンタクト１６６０は、インターポーザ１６５７を通じて導電性経路（図示せず）に結合されることで、ダイ１６５６内の回路が導電性コンタクト１６６１の様々なものに（またはインターポーザ１６５７に含まれる他のデバイス（図示せず）に）電気的に結合することを可能にし得る。図２５に示される第１レベル相互接続１６５８ははんだバンプであるが、任意の適切な第１レベル相互接続１６５８が用いられ得る。本明細書で用いられる「導電性コンタクト」は、異なるコンポーネント間のインタフェースとして機能する導電性材料（例えば、金属）の部分を指し得る。導電性コンタクトは、あるコンポーネントの面において窪み得、同じ平面上にあり得、またはそこから離れるように延伸し得、かつ、任意の適切な形（例えば、導電性パッドまたはソケット）を取り得る。
【0069】
いくつかの実施形態において、アンダーフィル材料１６６６が、第１レベル相互接続１６６５の周囲のパッケージ基板１６５２とインターポーザ１６５７との間に配置され得、モールド化合物１６６８が、ダイ１６５６およびインターポーザ１６５７の周囲に配置され、パッケージ基板１６５２と接触し得る。いくつかの実施形態において、アンダーフィル材料１６６６は、モールド化合物１６６８と同じであり得る。アンダーフィル材料１６６６およびモールド化合物１６６８に用いられ得る例示的な材料は適宜、エポキシモールド材料である。第２レベル相互接続１６７０は、導電性コンタクト１６６４に結合され得る。図２５に示される第２レベル相互接続１６７０は、（例えば、ボールグリッドアレイ構成用の）はんだボールであるが、任意の適切な第２レベル相互接続１６７７０（例えば、ピングリッドアレイ構成におけるピンまたはランドグリッドアレイ構成におけるランド）が用いられ得る。第２レベル相互接続１６７０は、回路基板（例えば、マザーボード）、インターポーザ、または当技術分野において認識されており、かつ、図２６を参照して後述する別のマイクロ電子パッケージのような別のコンポーネントにマイクロ電子パッケージ１６５０を結合させるために用いられ得る。
【0070】
ダイ１６５６は、本明細書において説明するダイ１５０２の実施形態のいずれかの形をとり得る（例えば、マイクロ電子デバイス１６００の実施形態のいずれかを含み得る。）マイクロ電子パッケージ１６５０が複数のダイ１６５６を含む実施形態において、マイクロ電子パッケージ１６５０は、マルチチップパッケージ（ＭＣＰ）と称され得る。ダイ１６５６は、任意の所望の機能を実行するための回路を含み得る。例えば、ダイ１６５６のうちの１つまたは複数は、ロジックダイ（例えば、シリコン系ダイ）であり得、ダイ１６５６のうちの１つまたは複数は、メモリダイ（例えば、高帯域幅メモリ）であり得る。
【0071】
図２５に示されているマイクロ電子パッケージ１６５０はフリップチップパッケージであるが、他のパッケージアーキテクチャが用いられ得る。例えば、マイクロ電子パッケージ１６５０は、埋め込みウェハレベルボールグリッドアレイ（ｅＷＬＢ）パッケージのようなボールグリッドアレイ（ＢＧＡ）パッケージであり得る。別の例において、マイクロ電子パッケージ１６５０は、ウェハレベルチップスケールパッケージ（ＷＬＣＳＰ）またはパネルファンアウト（ＦＯ）パッケージであり得る。２つのダイ１６５６が図２５のマイクロ電子パッケージ１６５０内に示されているが、マイクロ電子パッケージ１６５０は、任意の所望の数のダイ１６５６を含み得る。マイクロ電子パッケージ１６５０は、パッケージ基板１６５２の第１の面１６７２もしくは第２の面１６７４またはインターポーザ１６５７のいずれかの面上に配置された表面実装型の抵抗器、キャパシタおよびインダクタのような追加のパッシブコンポーネントを含み得る。より一般的には、マイクロ電子パッケージ１６５０は、当技術分野において認識されている任意の他のアクティブまたはパッシブコンポーネントを含み得る。
【0072】
図２６は、本明細書に開示される実施形態のいずれかに係る１つまたは複数のマイクロ電子構造体１００を含む１つまたは複数のマイクロ電子パッケージまたは他の電子コンポーネント（例えば、ダイ）を含み得るマイクロ電子デバイスアセンブリ１７００の側断面図である。マイクロ電子デバイスアセンブリ１７００は、回路基板１７０２（例えば、マザーボードであり得る）上に配置された多数のコンポーネントを含む。マイクロ電子デバイスアセンブリ１７００は、回路基板１７０２の第１の面１７４０上および回路基板１７０２の対向する第２の面１７４２上に配置された複数のコンポーネントを含み、一般的にコンポーネントは面１７４０および１７４２のうちの一方または両方に配置され得る。マイクロ電子デバイスアセンブリ１７００を参照して後述されるマイクロ電子パッケージのいずれも、図２５を参照して上述したマイクロ電子パッケージ１６５０の実施形態のいずれかの形をとり得る（例えば、ダイにおいて１つまたは複数のマイクロ電子構造体１００を含み得る。）
【0073】
いくつかの実施形態において、回路基板１７０２は、誘電体材料の層により互いに分離され、かつ、導電性ビアにより相互接続された複数の金属層を含むプリント回路基板（ＰＣＢ）であり得る。金属層のいずれか１つまたは複数が、回路基板１７０２に結合されたコンポーネント間で電気信号をルーティング（任意選択的に、他の金属層と連携して）すべく、所望の回路パターンで形成され得る。他の実施形態において、回路基板１７０２は非ＰＣＢ基板であり得る。
【0074】
図２６に示されるマイクロ電子デバイスアセンブリ１７００は、結合コンポーネント１７１６によって回路基板１７０２の第１の面１７４０に結合されたパッケージ－オン－インターポーザ構造１７３６を含む。結合コンポーネント１７１６は、パッケージ－オン－インターポーザ構造１７３６を回路基板１７０２に電気的かつ機械的に結合し得、（図２６に示されるように）はんだボール、ソケットのオスおよびメス部分、接着剤、アンダーフィル材料、および／または任意の他の適切な電気的および／または機械的結合構造を含み得る。
【0075】
パッケージ－オン－インターポーザ構造１７３６は、結合コンポーネント１７１８によりパッケージインターポーザ１７０４に結合されたマイクロ電子パッケージ１７２０を含み得る。結合コンポーネント１７１８は、例えば、結合コンポーネント１７１６を参照して上述したような形のような、用途にとって任意の適切な形をとり得る。単一のマイクロ電子パッケージ１７２０が図２６に示されているが、複数のマイクロ電子パッケージがパッケージインターポーザ１７０４に結合され得、実際には、追加のインターポーザがパッケージインターポーザ１７０４に結合され得る。パッケージインターポーザ１７０４は、回路基板１７０２およびマイクロ電子パッケージ１７２０をブリッジするために用いられる介在基板を提供し得る。マイクロ電子パッケージ１７２０は、例えば、ダイ（図２３のダイ１５０２）、マイクロ電子デバイス（例えば、図２４のマイクロ電子デバイス１６００）または任意の他の適切なコンポーネントであり得、またはそれらを含み得る。一般的に、パッケージインターポーザ１７０４は、接続をより広いピッチへ広げ得、またはある接続を異なる接続に経路変更し得る。例えば、パッケージインターポーザ１７０４は、回路基板１７０２に結合するために、マイクロ電子パッケージ１７２０（例えば、ダイ）を結合コンポーネント１７１６のＢＧＡ導電性コンタクトのセットに結合させ得る。図２６に示される実施形態において、マイクロ電子パッケージ１７２０および回路基板１７０２は、パッケージインターポーザ１７０４の対向する側面に取り付けられる。他の実施形態において、マイクロ電子パッケージ１７２０および回路基板１７０２は、パッケージインターポーザ１７０４の同じ側面に取り付けられ得る。いくつかの実施形態において、３つまたはそれより多くのコンポーネントが、パッケージインターポーザ１７０４により相互接続され得る。
【0076】
いくつかの実施形態において、パッケージインターポーザ１７０４は、誘電体材料の層により互いに分離され、かつ、導電性ビアにより相互接続された複数の金属層を含むＰＣＢとして形成され得る。いくつかの実施形態において、パッケージインターポーザ１７０４は、エポキシ樹脂、グラスファイバ強化エポキシ樹脂、無機フィラーを含むエポキシ樹脂、セラミック材料、またはポリイミドのようなポリマー材料で形成され得る。いくつかの実施形態において、パッケージインターポーザ１７０４は、代替的な剛性または柔軟性材料で形成され得る。当該材料は、シリコン、ゲルマニウムならびに他のＩＩＩ－Ｖ族材料およびＩＶ族材料のような、半導体基板に用いられる上述のものと同じ材料を含み得る。パッケージインターポーザ１７０４は、金属線１７１０と、限定されるものではないがスルーシリコンビア（ＴＳＶ）１７０６を含むビア１７０８とを含み得る。パッケージインターポーザ１７０４は、パッシブデバイスおよびアクティブデバイスの両方を含む埋め込みデバイス１７１４をさらに含み得る。このようなデバイスは、限定されるものではないが、キャパシタ、デカップリングキャパシタ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、静電気放電（ＥＳＤ）デバイス、およびメモリデバイスを含み得る。無線周波数デバイス、電力増幅器、電力管理デバイス、アンテナ、アレイ、センサおよび微小電気機械システム（ＭＥＭＳ）デバイスのような、より複雑なデバイスもパッケージインターポーザ１７０４上に形成され得る。パッケージ－オン－インターポーザ構造１７３６は、当技術分野において認識されているパッケージ－オン－インターポーザ構造のいずれかの形をとり得る。
【0077】
マイクロ電子デバイスアセンブリ１７００は、結合コンポーネント１７２２によって回路基板１７０２の第１の面１７４０に結合されるマイクロ電子パッケージ１７２４を含み得る。結合コンポーネント１７２２は、結合コンポーネント１７１６を参照して上述された実施形態のいずれかの形をとり得、マイクロ電子パッケージ１７２４は、マイクロ電子パッケージ１７２０を参照して上述された実施形態のいずれかの形をとり得る。
【0078】
図２６に示されるマイクロ電子デバイスアセンブリ１７００は、結合コンポーネント１７２８によって回路基板１７０２の第２の面１７４２に結合されたパッケージ－オン－パッケージ構造１７３４を含む。パッケージ－オン－パッケージ構造１７３４は、結合コンポーネント１７３０によって互いに結合されたマイクロ電子パッケージ１７２６およびマイクロ電子パッケージ１７３２を含み得、これにより、マイクロ電子パッケージ１７２６が回路基板１７０２とマイクロ電子パッケージ１７３２との間に配置される。結合コンポーネント１７２８および１７３０は、上述された結合コンポーネント１７１６の実施形態のいずれかの形をとり得、マイクロ電子パッケージ１７２６および１７３２は、上述されたマイクロ電子パッケージ１７２０の実施形態のいずれかの形をとり得る。パッケージ－オン－パッケージ構造１７３４は、当技術分野において認識されるパッケージ－オン－パッケージ構造のいずれかに係る構成であり得る。
【0079】
図２７は、本明細書に開示される実施形態のいずれかに係る１つまたは複数のマイクロ電子構造体１００を含み得る例示的なコンピューティングデバイス１８００のブロック図である。例えば、コンピューティングデバイス１８００のコンポーネントの任意の適切なものは、本明細書に開示されるマイクロ電子デバイスアセンブリ１７００、マイクロ電子パッケージ１６５０、マイクロ電子デバイス１６００、またはダイ１５０２の１つまたは複数を含み得る。多数のコンポーネントがコンピューティングデバイス１８００に含まれるものとして図２７に示されているが、これらのコンポーネントのいずれか１つまたは複数は、用途に応じて適宜省略または重複され得る。いくつかの実施形態において、コンピューティングデバイス１８００に含まれるコンポーネントのいくつかまたは全ては、１つまたは複数のマザーボードに取り付けられ得る。いくつかの実施形態において、これらのコンポーネントのいくつかまたは全ては、単一のシステムオンチップ（ＳｏＣ）ダイ上に製造される。
【0080】
さらに、様々な実施形態において、コンピューティングデバイス１８００は、図２７に示されるコンポーネントのうちの１つまたは複数を含まなくてよいが、コンピューティングデバイス１８００は、１つまたは複数のコンポーネントを結合させるためのインタフェース回路を含み得る。例えば、コンピューティングデバイス１８００は、ディスプレイデバイス１８０６を含まなくてよいが、ディスプレイデバイス１８０６が結合され得るディスプレイデバイスインタフェース回路（例えば、コネクタおよびドライバ回路）を含み得る。別の一連の例において、コンピューティングデバイス１８００は、オーディオ入力デバイス１８２４またはオーディオ出力デバイス１８０８を含まなくてよいが、オーディオ入力デバイス１８２４またはオーディオ出力デバイス１８０８が結合され得るオーディオ入力または出力デバイスインタフェース回路（例えば、コネクタおよび支持回路）を含み得る。
【0081】
コンピューティングデバイス１８００は、処理デバイス１８０２（例えば、１つまたは複数の処理デバイス）を含み得る。本明細書で用いられる用語「処理デバイス」または「プロセッサ」は、レジスタおよび／またはメモリからの電子データを処理して、当該電子データをレジスタおよび／またはメモリに格納可能な他の電子データに変換する任意のデバイスまたはデバイスの部分を指し得る。処理デバイス１８０２は、１つまたは複数のデジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、中央処理装置（ＣＰＵ）、グラフィック処理装置（ＧＰＵ）、暗号プロセッサ（ハードウェア内で暗号アルゴリズムを実行する特殊プロセッサ）、サーバプロセッサまたは任意の他の適切な処理デバイスを含み得る。コンピューティングデバイス１８００は、メモリ１８０４を含み得、これ自体は、揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））、不揮発性メモリ（例えば、リードオンリメモリ（ＲＯＭ））、フラッシュメモリ、ソリッドステートメモリおよび／またはハードドライブのような１つまたは複数のメモリデバイスを含み得る。いくつかの実施形態において、メモリ１８０４は、処理デバイス１８０２を有するダイを共有するメモリを含み得る。このメモリは、キャッシュメモリとして用いられ得、埋め込みダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）またはスピントランスファトルクマグネティックランダムアクセスメモリ（ＳＴＴ‐ＭＲＡＭ）を含み得る。
【0082】
いくつかの実施形態において、コンピューティングデバイス１８００は、通信チップ１８１２（例えば、１つまたは複数の通信チップ）を含み得る。例えば、通信チップ１８１２は、コンピューティングデバイス１８００との間でのデータの転送のための無線通信を管理するように構成され得る。用語「無線」およびその派生語は、非固体媒体を通して変調された電磁放射を用いて、データを通信し得る回路、デバイス、システム、方法、技術、通信チャネルなどを説明するために用いられ得る。当該用語は、関連するデバイスが一切の配線を含まないことを示唆するものではないが、いくつかの実施形態においてこれらが配線を含まないことはある。
【0083】
通信チップ１８１２は、限定されるものではないが、Ｗｉ－Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６－２００５修正）、あらゆる修正、更新および／または改訂（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイルブロードバンド（ＵＭＢ）プロジェクト（「３ＧＰＰ２」とも称される）など）を伴うロングタームエボリューション（ＬＴＥ）プロジェクトを含む米国電気電子技術者協会（ＩＥＥＥ）規格を含む、多数の無線規格またはプロトコルのいずれかを実装し得る。ＩＥＥＥ８０２．１６と互換性のあるブロードバンド無線アクセス（ＢＷＡ）ネットワークは、一般的にＷｉＭＡＸ（登録商標）ネットワークとして称される。この頭字語はＷｏｒｌｄｗｉｄｅ Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ａｃｃｅｓｓを表し、これはＩＥＥＥ ８０２．１６規格の準拠性テストおよび相互運用性テストを通過した製品の認証マークである。通信チップ１８１２は、移動通信用グローバルシステム（ＧＳＭ（登録商標））、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動体通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、進化型ＨＳＰＡ（Ｅ－ＨＳＰＡ）またはＬＴＥネットワークに従って動作し得る。通信チップ１８１２は、ＧＳＭ（登録商標）エボリューション用エンハンストデータ（ＥＤＧＥ）、ＧＳＭ（登録商標） ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサル地上波無線アクセスネットワーク（ＵＴＲＡＮ）または進化型ＵＴＲＡＮ（Ｅ－ＵＴＲＡＮ）に従って動作し得る。通信チップ１８１２は、符号分割多重アクセス（ＣＤＭＡ）、時分割多重アクセス（ＴＤＭＡ）、デジタルエンハンストコードレス電気通信（ＤＥＣＴ）、エボリューションデータオプティマイズド（ＥＶ－ＤＯ）およびそれらの派生物、ならびに３Ｇ、４Ｇ、５Ｇおよびそれ以降のものとして指定される任意の他の無線プロトコルに従って動作し得る。他の実施形態において、通信チップ１８１２は、他の無線プロトコルに従って動作し得る。コンピューティングデバイス１８００は、無線通信を容易にするための、および／または（ＡＭまたはＦＭ無線伝送のような）他の無線通信を受信するためのアンテナ１８２２を含み得る。
【0084】
いくつかの実施形態において、通信チップ１８１２は、電気、光または任意の他の適切な通信プロトコル（例えば、Ｅｔｈｅｒｎｅｔ（登録商標））のような有線通信を管理し得る。上記のように、通信チップ１８１２は、複数の通信チップを含み得る。例えば、第１の通信チップ１８１２は、Ｗｉ－Ｆｉ（登録商標）またはＢｌｕｅｔｏｏｔｈ（登録商標）のような短距離無線通信専用であり得、第２の通信チップ１８１２は、全地球測位システム（ＧＰＳ）、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、ＥＶ－ＤＯまたは他のもののような長距離無線通信専用であり得る。いくつかの実施形態において、第１の通信チップ１８１２は無線通信専用であり得、第２の通信チップ１８１２は、有線通信専用であり得る。
【0085】
コンピューティングデバイス１８００は、バッテリ／電源回路１８１４を含み得る。バッテリ／電源回路１８１４は、１つまたは複数のエネルギー貯蔵デバイス（例えば、バッテリまたはキャパシタ）、および／またはコンピューティングデバイス１８００とは別個のエネルギー源（例えば、ＡＣ線電力）にコンピューティングデバイス１８００のコンポーネントを結合させるための回路を含み得る。
【0086】
コンピューティングデバイス１８００は、ディスプレイデバイス１８０６（または上述したように、対応するインタフェース回路）を含み得る。ディスプレイデバイス１８０６は、ヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ、またはフラットパネルディスプレイのような任意の視覚インジケータを含み得る。
【0087】
コンピューティングデバイス１８００は、オーディオ出力デバイス１８０８（または上述したように、対応するインタフェース回路）を含み得る。オーディオ出力デバイス１８０８は、スピーカ、ヘッドセットまたはイヤフォンのような可聴インジケータを生成する任意のデバイスを含み得る。
【0088】
コンピューティングデバイス１８００は、オーディオ入力デバイス１８２４（または上述したように、対応するインタフェース回路）を含み得る。オーディオ入力デバイス１８２４は、マイクロフォン、マイクロフォンアレイ、またはデジタル機器（例えば、ＭＩＤＩ（ｍｕｓｉｃａｌ ｉｎｓｔｒｕｍｅｎｔ ｄｉｇｉｔａｌ ｉｎｔｅｒｆａｃｅ）出力を有する機器）のような、音を表現する信号を生成する任意のデバイスを含み得る。
【0089】
コンピューティングデバイス１８００は、ＧＰＳデバイス１８１８（または上述したように、対応するインタフェース回路）を含み得る。ＧＰＳデバイス１８１８は、衛星ベースシステムと通信し得、当技術分野において認識された方法でコンピューティングデバイス１８００の位置を受信し得る。
【0090】
コンピューティングデバイス１８００は、他の出力デバイス１８１０（または上述したように、対応するインタフェース回路）を含み得る。他の出力デバイス１８１０の例は、オーディオコーデック、ビデオコーデック、プリンタ、情報を他のデバイスに提供するための有線または無線の送信機、または追加のストレージデバイスを含み得る。
【0091】
コンピューティングデバイス１８００は、他の入力デバイス１８２０（または上述したように、対応するインタフェース回路）を含み得る。他の入力デバイス１８２０の例は、加速度計、ジャイロスコープ、コンパス、イメージキャプチャデバイス、キーボード、マウスのようなカーソル制御デバイス、スタイラス、タッチパッド、バーコードリーダ、クイックレスポンス（ＱＲ）コードリーダ、任意のセンサ、または無線周波数識別（ＲＦＩＤ）リーダを含み得る。
【0092】
コンピューティングデバイス１８００は、ハンドヘルドまたはモバイルコンピューティングデバイス（例えば、携帯電話、スマートフォン、モバイルインターネットデバイス、音楽プレーヤ、タブレットコンピュータ、ラップトップコンピュータ、ネットブックコンピュータ、ウルトラブックコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルパーソナルコンピュータなど）、デスクトップコンピューティングデバイス、サーバコンピューティングデバイスまたは他のネットワークコンピューティングコンポーネント、車両コンピューティングデバイス（例えば、車両制御ユニットラップトップコンピューティングデバイス、プリンタ、スキャナ、モニタ、セットトップボックス、エンタテインメント制御ユニット、車両制御ユニット、デジタルカメラ、デジタルビデオレコーダまたはウェアラブルコンピューティングデバイスのような任意の所望のフォームファクタを有し得る。いくつかの実施形態において、コンピューティングデバイス１８００は、データを処理する任意の他の電子デバイスであり得る。
【0093】
以下の段落は、本明細書に開示される実施形態の様々な例を提供する。
【0094】
例１は、以下を含むマイクロ電子構造体である。
【0095】
導電性構造体を含む金属化層と、導電性構造体の底部から横方向に離間し、導電性構造体の底部と整合した第１の無秩序層状領域と、第１の無秩序層状領域の上方の第２の無秩序層状領域であって、第２の無秩序層状領域は、導電性構造体の上部から横方向に離間し、導電性構造体の上部と整合している、第２の無秩序層状領域。
【0096】
例２は、例１の主題を含み、第１の無秩序層状領域は、第１の無秩序層状領域とは異なる無秩序層状パターンを有する、ことをさらに規定する。
【0097】
例３は、例１－２のいずれかの主題を含み、金属化層は、導電性構造体の底部に隣接する第１のスペーサ部を含み、第１の無秩序層状領域は、第１のスペーサ部と同じ材料組成を有する材料を含む、ことをさらに規定する。
【0098】
例４は、例１－３のいずれかの主題を含み、金属化層は、導電性構造体の上部に隣接する第２のスペーサ部を含み、第２の無秩序層状領域は、第２のスペーサ部と同じ材料組成を有する材料を含む、ことをさらに規定する。
【0099】
例５は、例４の主題を含み、材料は第１の材料であり、第２の無秩序層状領域は第１の材料とは異なる第２の材料を含み、第２の材料は誘電体材料である、ことをさらに規定する。
【0100】
例６は、例１－５のいずれかの主題を含み、第２の無秩序層状領域は、導電性構造体と同じ材料組成を有する材料を含む、ことをさらに規定する。
【0101】
例７は、例１－６のいずれかの主題を含み、導電性構造体は、第１の導電性構造体であり、金属化層は第２の導電性構造体を含み、第２の導電性構造体は第１の導電性構造体の底部から横方向に離間され、第１の導電性構造体の底部と整合し、金属化層は第２の導電性構造体の上方のキャップ構造体を含み、キャップ構造体は、第１の導電性構造体の上部から横方向に離間され、第１の導電性構造体の上部と整合する、ことをさらに規定する。
【0102】
例８は、例７の主題を含み、第１の無秩序層状領域は、第２の導電性構造体と同じ材料組成を有する材料を含む、ことをさらに規定する。
【0103】
例９は、例７－８のいずれかの主題を含み、第２の無秩序層状領域は、キャップ構造体と同じ材料組成を有する材料を含む、ことをさらに規定する。
【0104】
例１０は、例７－９のいずれかの主題を含み、キャップ構造体はケイ素および窒素を含む、ことをさらに規定する。
【0105】
例１１は、例７－１０のいずれかの主題を含み、金属化層は、導電性構造体の底部に隣接する第１のスペーサ部を含み、第１のスペーサ部は、第１の導電性構造体と第２の導電性構造体との間にある、ことをさらに規定する。
【0106】
例１２は、例７－１１のいずれかの主題を含み、金属化層は、導電性構造体の上部に隣接する第２のスペーサ部を含み、第２のスペーサ部は、第１の導電性構造体とキャップ構造体との間にある、ことをさらに規定する。
【0107】
例１３は、例１－１２のいずれかの主題を含み、導電性構造体は直線的な側壁を有する、ことをさらに規定する。
【0108】
例１４は、例１－１３のいずれかの主題を含み、トランジスタコンタクトをさらに含み、導電性構造体はトランジスタコンタクトの上方にあり、トランジスタコンタクトと横方向に整合している、ことをさらに規定する。
【0109】
例１５は、例１４の主題を含み、トランジスタコンタクトはゲートコンタクトである、ことをさらに規定する。
【0110】
例１６は、例１４のの主題を含み、トランジスタコンタクトはソース／ドレインコンタクトである、ことをさらに規定する。
【0111】
例１７は、例１４－１６のいずれかの主題を含み、トランジスタコンタクトはトレンチ内にあり、トレンチは金属酸化物も含む、ことをさらに規定する。
【0112】
例１８は、例１７の主題を含み、トランジスタコンタクトは、トレンチ内において金属酸化物の第１の部分と金属酸化物の第２の部分との間にある、ことをさらに規定する。
【0113】
例１９は、例１－１８のいずれかの主題を含み、金属化層がＭ０層である、ことをさらに規定する。．
【0114】
例２０は、例１－１９のいずれかの主題を含み、デバイス層と、追加の金属化層であって、金属化層がデバイス層と追加の金属化層との間にある、追加の金属化層と、をさらに含む、ことをさらに規定する。
【0115】
例２１は、例１－２０のいずれかの主題を含み、マイクロ電子構造体は、ダイの一部であり、第１の無秩序層状領域は、ダイの遷移領域の一部である、ダイのガードリングの下にある、またはダイのフレーム内にある、ことをさらに規定する。
【0116】
例２２は、第２の導電性構造体と交互に設けられた第１の導電性構造体を含む金属化層を含むマイクロ電子構造体であり、第１の導電性構造体の個々は、底部および上部を含み、個々のキャップ構造体は、第２の導電性構造体の個々の上にあり、第１の導電性構造体の底部は、第２の導電性構造体から横方向に離間され、第２の導電性構造体と整合し、第１の導電性構造体の上部は、キャップ構造体から横方向に離間され、キャップ構造体と整合している。
【0117】
例２３は、例２２の主題を含み、第１の導電性構造体の底部から横方向に離間し、第１の導電性構造体の底部と整合した第１の無秩序層状領域と、第１の無秩序層状領域の上方の第２の無秩序層状領域であって、第２の無秩序層状領域は、第１の導電性構造体の上部から横方向に離間し、第１の導電性構造体の上部と整合している、第２の無秩序層状領域と、をさらに含む、ことをさらに規定する。
【0118】
例２４は、例２３の主題を含み、第１の無秩序層状領域は、第１の無秩序層状領域とは異なる無秩序層状パターンを有する、ことをさらに規定する。
【0119】
例２５は、例２３－２４のいずれかの主題を含み、金属化層は、第１の導電性構造体の底部に隣接する第１のスペーサ部を含み、第１の無秩序層状領域は、第１のスペーサ部と同じ材料組成を有する材料を含む、ことをさらに規定する。
【0120】
例２６は、例２５の主題を含み、個々の第１のスペーサ部は、個々の第１の導電性構造体と個々の第２の導電性構造体との間にある、ことをさらに規定する。
【0121】
例２７は、例２３－２６のいずれかの主題を含み、金属化層は、第１の導電性構造体の上部に隣接する第２のスペーサ部を含み、第２の無秩序層状領域は、第２のスペーサ部と同じ材料組成を有する材料を含む、ことをさらに規定する。
【0122】
例２８は、例２７の主題を含み、個々の第２のスペーサ部は、個々の第１の導電性構造体と個々のキャップ構造体との間にある、ことをさらに規定する。
【0123】
例２９は、例２７－２８のいずれかの主題を含み、材料は第１の材料であり、第２の無秩序層状領域は第１の材料とは異なる第２の材料を含み、第２の材料は誘電体材料である、ことをさらに規定する。
【0124】
例３０は、例２３－２９のいずれかの主題を含み、第２の無秩序層状領域は、第１の導電性構造体と同じ材料組成を有する材料を含む、ことをさらに規定する。
【0125】
例３１は、例２３－３０のいずれかの主題を含み、第１の無秩序層状領域は、第２の導電性構造体と同じ材料組成を有する材料を含む、ことをさらに規定する。
【0126】
例３２は、例２３－３１のいずれかの主題を含み、第２の無秩序層状領域は、キャップ構造体と同じ材料組成を有する材料を含む、ことをさらに規定する。
【0127】
例３３は、例２３－３３のいずれかの主題を含み、マイクロ電子構造体は、ダイの一部であり、第１の無秩序層状領域は、ダイの遷移領域の一部である、ダイのガードリングの下にある、またはダイのフレーム内にある、ことをさらに規定する。
【0128】
例３４は、例２２－３３のいずれかの主題を含み、キャップ構造体はケイ素および窒素を含む、ことをさらに規定する。
【0129】
例３５は、例２２－３４のいずれかの主題を含み、第１の導電性構造体の個々は直線的な側壁を有する、ことをさらに規定する。
【0130】
例３６は、例２２－３５のいずれかの主題を含み、トランジスタコンタクトをさらに含み、第１の導電性構造体の個々は、トランジスタコンタクトの個々の上方にあり、トランジスタコンタクトの個々と横方向に整合している、ことをさらに規定する。
【0131】
例３７は、例３６の主題を含み、トランジスタコンタクトは１つまたは複数のゲートコンタクトを含む、ことをさらに規定する。
【0132】
例３８は、例３６の主題を含み、トランジスタコンタクトは１つまたは複数のソース／ドレインコンタクトを含む、ことをさらに規定する。
【0133】
例３９は、例３６－３８のいずれかの主題を含み、トランジスタコンタクトはトレンチ内にあり、トレンチは金属酸化物も含む、ことをさらに規定する。
【0134】
例４０は、例３９の主題を含み、トランジスタコンタクトの個々は、トレンチ内において金属酸化物の第１の部分と金属酸化物の第２の部分との間にある、ことをさらに規定する。
【0135】
例４１は、例２２－４０のいずれかの主題を含み、金属化層がＭ０層である、ことをさらに規定する。
【0136】
例４２は、例２２－４１のいずれかの主題を含み、デバイス層と、追加の金属化層であって、金属化層がデバイス層と追加の金属化層との間にある、追加の金属化層と、をさらに含む、ことをさらに規定する。
【0137】
例４３は、マイクロ電子構造体を含むダイであって、マイクロ電子構造体は第２の導電性構造体と交互に設けられた第１の導電性構造体を含み、前記第１の導電性構造体の個々は底部および上部を含み、個々のキャップ構造体が前記第２の導電性構造体の個々の上にあり、前記第１の導電性構造体の前記底部は前記第２の導電性構造体と整合し、前記第１の導電性構造体の前記上部は前記キャップ構造体と整合している、ダイと、回路基板であって、前記ダイが前記回路基板に通信可能に結合されている、回路基板と、を含むコンピューティングデバイスである。
【0138】
例４４は、例４３の主題を含み、第１の導電性構造体および第２の導電性構造体は、無秩序層状領域と整合している、ことをさらに規定する。
【0139】
例４５は、例４４の主題を含み、無秩序層状領域は、ダイの遷移領域の一部である、ダイのガードリングの下にある、またはダイのフレーム内にある、ことをさらに規定する。
【0140】
例４６は、例４３－４５のいずれかの主題を含み、ダイがパッケージに含まれ、パッケージが回路基板と通信可能に結合されていることをさらに規定する。
【0141】
例４７は、例４６の主題を含み、パッケージが、はんだによって回路基板と通信可能に結合されていることをさらに規定する。
【0142】
例４８は、例４３－４７のいずれかの主題を含み、回路基板がマザーボードであることをさらに規定する。
【0143】
例４９は、例４３－４８のいずれかの主題を含み、ダイが処理デバイスまたはメモリデバイスの一部であることをさらに規定する。
【0144】
例５０は、例４３－４９のいずれかの主題を含み、コンピューティングデバイスがモバイルコンピューティングデバイスであることをさらに規定する。
【0145】
例５１は、例４３－４９のいずれかの主題を含み、コンピューティングデバイスがラップトップコンピューティングデバイスであることをさらに規定する。
【0146】
例５２は、例４３－４９のいずれかの主題を含み、コンピューティングデバイスがデスクトップコンピューティングデバイスであることをさらに規定する。
【0147】
例５３は、例４３－４９のいずれかの主題を含み、コンピューティングデバイスがウェアラブルコンピューティングデバイスであることをさらに規定する。
【0148】
例５４は、例４３－４９のいずれかの主題を含み、コンピューティングデバイスがサーバコンピューティングデバイスであることをさらに規定する。
【0149】
例５５は、例４３－４９のいずれかの主題を含み、コンピューティングデバイスが車両コンピューティングデバイスであることをさらに規定する。
【0150】
例５６は、例４３－５５のいずれかの主題を含み、コンピューティングデバイスは、回路基板と通信可能に結合されたディスプレイをさらに含むことをさらに規定する。
【0151】
例５７は、例４３－５６のいずれかの主題を含み、コンピューティングデバイスは、回路基板と通信可能に結合されたアンテナをさらに含むことをさらに規定する。
【0152】
例５８は、例４３－５７のいずれかの主題を含み、コンピューティングデバイスは、ダイおよび回路基板の周囲にハウジングをさらに含むことをさらに規定する。
【0153】
例５９は例５８のいずれかの主題を含み、ハウジングがプラスチック材料を含むことをさらに規定する。
【0154】
例６０は、コンピューティングデバイスであって、例１－４２のいずれかに記載のマイクロ電子構造体のいずれかを含むダイと、回路基板とを含み、ダイは、回路基板と通信可能に結合されている、コンピューティングデバイスである。
【0155】
例６１は、例６０の主題を含み、ダイがパッケージに含まれ、パッケージが回路基板と通信可能に結合されていることをさらに規定する。
【0156】
例６２は、例６１の主題を含み、パッケージが、はんだによって回路基板と通信可能に結合されていることをさらに規定する。
【0157】
例６３は、例６０－６２のいずれかの主題を含み、回路基板がマザーボードであることをさらに規定する。
【0158】
例６４は、例６０－６３のいずれかの主題を含み、ダイが処理デバイスまたはメモリデバイスの一部であることをさらに規定する。
【0159】
例６５は、例６０－６４のいずれかの主題を含み、コンピューティングデバイスがモバイルコンピューティングデバイスであることをさらに規定する。
【0160】
例６６は、例６０－６４のいずれかの主題を含み、コンピューティングデバイスがラップトップコンピューティングデバイスであることをさらに規定する。
【0161】
例６７は、例６０－６４のいずれかの主題を含み、コンピューティングデバイスがデスクトップコンピューティングデバイスであることをさらに規定する。
【0162】
例６８は、例６０－６４のいずれかの主題を含み、コンピューティングデバイスがウェアラブルコンピューティングデバイスであることをさらに規定する。
【0163】
例６９は、例６０－６４のいずれかの主題を含み、コンピューティングデバイスがサーバコンピューティングデバイスであることをさらに規定する。
【0164】
例７０は、例６０－６４のいずれかの主題を含み、コンピューティングデバイスが車両コンピューティングデバイスであることをさらに規定する。
【0165】
例７１は、例６０－７０のいずれかの主題を含み、コンピューティングデバイスは、回路基板と通信可能に結合されたディスプレイをさらに含むことをさらに規定する。
【0166】
例７２は、例６０－７１のいずれかの主題を含み、コンピューティングデバイスは、回路基板と通信可能に結合されたアンテナをさらに含むことをさらに規定する。
【0167】
例７３は、例６０－７２のいずれかの主題を含み、コンピューティングデバイスは、ダイおよび回路基板の周囲にハウジングをさらに含むことをさらに規定する。
【0168】
例７４は、例７３の主題を含み、ハウジングがプラスチック材料を含むことをさらに規定する。
【0169】
例７５は、本明細書に開示される製造方法のいずれかを含む。
［他の可能な請求項目］
［項目１］導電性構造体を含む金属化層と、
前記導電性構造体の底部から横方向に離間し、前記導電性構造体の前記底部と整合した第１の無秩序層状領域と、
前記第１の無秩序層状領域の上方の第２の無秩序層状領域であって、前記第２の無秩序層状領域は、前記導電性構造体の上部から横方向に離間し、前記導電性構造体の前記上部と整合している、第２の無秩序層状領域と、
を備えるマイクロ電子構造体。
［項目２］前記第１の無秩序層状領域は、前記第１の無秩序層状領域とは異なる無秩序層状パターンを有する、
項目１に記載のマイクロ電子構造体。
［項目３］前記金属化層は、前記導電性構造体の前記底部に隣接する第１のスペーサ部を含み、前記第１の無秩序層状領域は、前記第１のスペーサ部と同じ材料組成を有する材料を含む、
項目１に記載のマイクロ電子構造体。
［項目４］前記金属化層は、前記導電性構造体の前記上部に隣接する第２のスペーサ部を含み、前記第２の無秩序層状領域は、前記第２のスペーサ部と同じ材料組成を有する材料を含む、
項目１に記載のマイクロ電子構造体。
［項目５］
前記材料は第１の材料であり、前記第２の無秩序層状領域は前記第１の材料とは異なる第２の材料を含み、前記第２の材料は誘電体材料である、
項目４に記載のマイクロ電子構造体。
［項目６］
前記第２の無秩序層状領域は、前記導電性構造体と同じ材料組成を有する材料を含む、
項目１に記載のマイクロ電子構造体。
［項目７］
デバイス層と、
追加の金属化層であって、前記金属化層が前記デバイス層と前記追加の金属化層との間にある、追加の金属化層と、
をさらに備える項目１に記載のマイクロ電子構造体。
［項目８］
第２の導電性構造体と交互に設けられた第１の導電性構造体を含む金属化層
を備え、
前記第１の導電性構造体の個々は、底部および上部を含み、
個々のキャップ構造体は、前記第２の導電性構造体の個々の上にあり、
前記第１の導電性構造体の前記底部は、前記第２の導電性構造体から横方向に離間され、前記第２の導電性構造体と整合し、
前記第１の導電性構造体の前記上部は、前記キャップ構造体から横方向に離間され、前記キャップ構造体と整合している
マイクロ電子構造体。
［項目９］
個々のキャップ構造体はケイ素および窒素を含む、
項目８に記載のマイクロ電子構造体。
［項目１０］
前記第１の導電性構造体の個々は、直線的な側壁を有する、
項目８に記載のマイクロ電子構造体。
［項目１１］
トランジスタコンタクト
をさらに備え、
前記第１の導電性構造体の個々は、前記トランジスタコンタクトの個々の上方にあり、前記トランジスタコンタクトの個々と横方向に整合している、
項目８に記載のマイクロ電子構造体。
［項目１２］
前記トランジスタコンタクトは、１つまたは複数のゲートコンタクトを含む、
項目１１に記載のマイクロ電子構造体。
［項目１３］
前記トランジスタコンタクトは、１つまたは複数のソース／ドレインコンタクトを含む、
項目１１に記載のマイクロ電子構造体。
［項目１４］
前記トランジスタコンタクトはトレンチ内にあり、前記トレンチは金属酸化物も含む、
項目１１に記載のマイクロ電子構造体。
［項目１５］
前記トランジスタコンタクトの個々は、個々のトレンチ内において金属酸化物の第１の部分と金属酸化物の第２の部分との間にある、
項目１４に記載のマイクロ電子構造体。
［項目１６］
前記金属化層はＭ０層である、
項目８に記載のマイクロ電子構造体。
［項目１７］
マイクロ電子構造体を含むダイであって、前記マイクロ電子構造体は第２の導電性構造体と交互に設けられた第１の導電性構造体を含み、前記第１の導電性構造体の個々は底部および上部を含み、個々のキャップ構造体が前記第２の導電性構造体の個々の上にあり、前記第１の導電性構造体の前記底部は前記第２の導電性構造体と整合し、前記第１の導電性構造体の前記上部は前記キャップ構造体と整合している、ダイと、
回路基板であって、前記ダイが前記回路基板に通信可能に結合されている、回路基板と、
を備えるコンピューティングデバイス。
［項目１８］
前記第１の導電性構造体および前記第２の導電性構造体は、無秩序層状領域と整合している、
項目１７に記載のコンピューティングデバイス。
［項目１９］
前記無秩序層状領域は、
前記ダイの遷移領域の一部である、
前記ダイのガードリングの下にある、または
前記ダイのフレーム内にある、
項目１８に記載のコンピューティングデバイス。
［項目２０］
前記ダイはパッケージに含まれ、前記パッケージは前記回路基板に通信可能に結合されている、
項目１７に記載のコンピューティングデバイス。
［他の可能な請求項目］
［項目１］導電性構造体を含む金属化層と、
前記導電性構造体の底部から横方向に離間し、前記導電性構造体の前記底部と整合した第１の無秩序層状領域と、
前記第１の無秩序層状領域の上方の第２の無秩序層状領域であって、前記第２の無秩序層状領域は、前記導電性構造体の上部から横方向に離間し、前記導電性構造体の前記上部と整合している、第２の無秩序層状領域と、
を備えるマイクロ電子構造体。
［項目２］前記第１の無秩序層状領域は、前記第１の無秩序層状領域とは異なる無秩序層状パターンを有する、
項目１に記載のマイクロ電子構造体。
［項目３］前記金属化層は、前記導電性構造体の前記底部に隣接する第１のスペーサ部を含み、前記第１の無秩序層状領域は、前記第１のスペーサ部と同じ材料組成を有する材料を含む、
項目１に記載のマイクロ電子構造体。
［項目４］前記金属化層は、前記導電性構造体の前記上部に隣接する第２のスペーサ部を含み、前記第２の無秩序層状領域は、前記第２のスペーサ部と同じ材料組成を有する材料を含む、
項目１に記載のマイクロ電子構造体。
［項目５］
前記材料は第１の材料であり、前記第２の無秩序層状領域は前記第１の材料とは異なる第２の材料を含み、前記第２の材料は誘電体材料である、
項目４に記載のマイクロ電子構造体。
［項目６］
前記第２の無秩序層状領域は、前記導電性構造体と同じ材料組成を有する材料を含む、
項目１に記載のマイクロ電子構造体。
［項目７］
デバイス層と、
追加の金属化層であって、前記金属化層が前記デバイス層と前記追加の金属化層との間にある、追加の金属化層と、
をさらに備える項目１に記載のマイクロ電子構造体。
［項目８］
第２の導電性構造体と交互に設けられた第１の導電性構造体を含む金属化層
を備え、
前記第１の導電性構造体の個々は、底部および上部を含み、
個々のキャップ構造体は、前記第２の導電性構造体の個々の上にあり、
前記第１の導電性構造体の前記底部は、前記第２の導電性構造体から横方向に離間され、前記第２の導電性構造体と整合し、
前記第１の導電性構造体の前記上部は、前記キャップ構造体から横方向に離間され、前記キャップ構造体と整合している
マイクロ電子構造体。
［項目９］
個々のキャップ構造体はケイ素および窒素を含む、
項目８に記載のマイクロ電子構造体。
［項目１０］
前記第１の導電性構造体の個々は、直線的な側壁を有する、
項目８に記載のマイクロ電子構造体。
［項目１１］
トランジスタコンタクト
をさらに備え、
前記第１の導電性構造体の個々は、前記トランジスタコンタクトの個々の上方にあり、前記トランジスタコンタクトの個々と横方向に整合している、
項目８に記載のマイクロ電子構造体。
［項目１２］
前記トランジスタコンタクトは、１つまたは複数のゲートコンタクトを含む、
項目１１に記載のマイクロ電子構造体。
［項目１３］
前記トランジスタコンタクトは、１つまたは複数のソース／ドレインコンタクトを含む、
項目１１に記載のマイクロ電子構造体。
［項目１４］
前記トランジスタコンタクトはトレンチ内にあり、前記トレンチは金属酸化物も含む、
項目１１に記載のマイクロ電子構造体。
［項目１５］
前記トランジスタコンタクトの個々は、個々のトレンチ内において金属酸化物の第１の部分と金属酸化物の第２の部分との間にある、
項目１４に記載のマイクロ電子構造体。
［項目１６］
前記金属化層はＭ０層である、
項目８に記載のマイクロ電子構造体。
［項目１７］
マイクロ電子構造体を含むダイであって、前記マイクロ電子構造体は第２の導電性構造体と交互に設けられた第１の導電性構造体を含み、前記第１の導電性構造体の個々は底部および上部を含み、個々のキャップ構造体が前記第２の導電性構造体の個々の上にあり、前記第１の導電性構造体の前記底部は前記第２の導電性構造体と整合し、前記第１の導電性構造体の前記上部は前記キャップ構造体と整合している、ダイと、
回路基板であって、前記ダイが前記回路基板に通信可能に結合されている、回路基板と、
を備えるコンピューティングデバイス。
［項目１８］
前記第１の導電性構造体および前記第２の導電性構造体は、無秩序層状領域と整合している、
項目１７に記載のコンピューティングデバイス。
［項目１９］
前記無秩序層状領域は、
前記ダイの遷移領域の一部である、
前記ダイのガードリングの下にある、または
前記ダイのフレーム内にある、
項目１８に記載のコンピューティングデバイス。
［項目２０］
前記ダイはパッケージに含まれ、前記パッケージは前記回路基板に通信可能に結合されている、
項目１７に記載のコンピューティングデバイス。
【図1A】
【図1B】
【図1C】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図19A】
【図19B】
【図20A】
【図20B】
【図21A】
【図21B】
【図22A】
【図22B】
【図23】
【図24】
【図25】
【図26】
【図27】
【外国語明細書】