特開 2023-108588 メモリ装置及びその動作方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023108588

(43)【公開日】2023-08-04

(54)【発明の名称】メモリ装置及びその動作方法

(51)【国際特許分類】

   G11C 16/10 20060101AFI20230728BHJP

   G11C 11/56 20060101ALI20230728BHJP

   G11C 16/04 20060101ALI20230728BHJP

   G11C 16/34 20060101ALI20230728BHJP

【ＦＩ】

G11C16/10 140

G11C11/56 210

G11C16/04 170

G11C16/34 140

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022154695

(22)【出願日】2022-09-28

(31)【優先権主張番号】10-2022-0010803

(32)【優先日】2022-01-25

(33)【優先権主張国・地域又は機関】KR

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＭＥＭＯＲＹ ＳＴＩＣＫ

２．ＦＩＲＥＷＩＲＥ

(71)【出願人】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】シン ヒョン ソブ

(72)【発明者】

【氏名】クァク ドン フン

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225BA19

5B225CA21

5B225DB08

5B225DB22

5B225DB30

5B225DE07

5B225EA05

5B225FA01

5B225FA02

(57)【要約】

【課題】本技術は電子装置に関する。
【解決手段】本技術によるメモリ装置は、ワードラインに接続された複数のメモリセルと、上記ワードラインにプログラム電圧を印加するプログラム電圧印加動作及び上記ワードラインに検証電圧を印加して上記複数のメモリセルの閾値電圧を識別する検証動作をそれぞれ含む複数のプログラムループを行うプログラム動作実行部と、上記複数のプログラムループの何れか１つのプログラムループにおいて印加されたプログラム電圧の大きさと何れか１つのプログラムループの前のプログラムループにおいて印加されたプログラム電圧の大きさとの差であるステップ電圧を演算するステップ電圧演算部と、上記ステップ電圧の大きさに基づいて基準フェイルビット数を決める基準ビット決定部と、上記複数のメモリセルのうち上記検証電圧によって識別されたオンセルの数と上記基準フェイルビット数とを比較した結果に基づいて検証結果情報を生成する検証結果生成部と、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

メモリセルと、
上記メモリセルに対する複数のプログラムループを行うプログラム動作実行部と、
上記複数のプログラムループの何れか１つのプログラムループにおいて用いられたプログラム電圧の大きさと上記何れか１つのプログラムループの前のプログラムループにおいて用いられたプログラム電圧の大きさとの差であるステップ電圧を演算するステップ電圧演算部と、
上記ステップ電圧の大きさに基づいて基準フェイルビット数を決める基準ビット決定部と、
上記メモリセルのうち上記何れか１つのプログラムループに含まれた検証動作によって識別されたオンセルの数と上記基準フェイルビット数とを比較した結果に基づいて検証結果情報を生成する検証結果生成部と、を含むことを特徴とするメモリ装置。

【請求項2】

上記ステップ電圧の大きさは、
上記複数のプログラムループが行われた回数に応じて増加することを特徴とする請求項１に記載のメモリ装置。

【請求項3】

上記基準ビット決定部は、
上記基準フェイルビット数に関する情報を保存する基準ビット情報保存部をさらに含み、
上記基準フェイルビット数に関する情報は、
上記ステップ電圧の大きさに対応する第１基準ビット数、上記メモリセルに対するプログラム及び消去動作が行われた回数に対応する第２基準ビット数、及び上記メモリセルに接続されたワードラインの位置に対応する第３基準ビット数を含むことを特徴とする請求項１に記載のメモリ装置。

【請求項4】

上記基準ビット決定部は、
上記第１基準ビット数を上記基準フェイルビット数と決めることを特徴とする請求項３に記載のメモリ装置。

【請求項5】

上記第１基準ビット数は、
上記ステップ電圧の大きさが増加するほどより大きいビット数を有することを特徴とする請求項３に記載のメモリ装置。

【請求項6】

上記第２基準ビット数は、
上記メモリセルに対するプログラム及び消去動作が行われた回数が増加するほどより大きいビット数を有することを特徴とする請求項３に記載のメモリ装置。

【請求項7】

上記第３基準ビット数は、
上記ワードラインが選択ラインに隣接するほどより小さいビット数を有することを特徴とする請求項３に記載のメモリ装置。

【請求項8】

上記基準ビット決定部は、
上記第２基準ビット数及び上記第３基準ビット数のうち少なくとも１つ以上のビット数と上記第１基準ビット数の和を上記基準フェイルビット数と決めることを特徴とする請求項３に記載のメモリ装置。

【請求項9】

上記検証結果生成部は、
上記オンセルの数が上記基準フェイルビット数より少ないと、上記検証動作のパスを示す検証結果情報を生成し、上記オンセルの数が上記基準フェイルビット数と同一または多いと、上記検証動作のフェイルを示す検証結果情報を生成して上記プログラム動作実行部に提供することを特徴とする請求項１に記載のメモリ装置。

【請求項10】

上記プログラム動作実行部は、
上記検証動作のパスを示す検証結果情報を受信すると、上記何れか１つのプログラムループの次のプログラムループにおいて上記検証動作を除いて上記次のプログラムループを行うことを特徴とする請求項９に記載のメモリ装置。

【請求項11】

メモリセルを含むメモリ装置の動作方法において、
上記メモリセルに対する複数のプログラムループを行う段階と、
上記複数のプログラムループの何れか１つのプログラムループにおいて用いられたプログラム電圧の大きさと上記何れか１つのプログラムループの前のプログラムループにおいて用いられたプログラム電圧の大きさとの差であるステップ電圧を演算する段階と、
上記ステップ電圧の大きさに基づいて基準フェイルビット数を決める段階と、
上記メモリセルのうち上記何れか１つのプログラムループに含まれた検証動作によって識別されたオンセルの数と上記基準フェイルビット数とを比較した比較結果に基づいて検証結果情報を生成する段階と、を含むことを特徴とするメモリ装置の動作方法。

【請求項12】

上記ステップ電圧の大きさは、
上記複数のプログラムループが行われた回数に応じて増加することを特徴とする請求項１１に記載のメモリ装置の動作方法。

【請求項13】

上記基準フェイルビット数は、
上記ステップ電圧の大きさに対応する第１基準ビット数と決められることを特徴とする請求項１１に記載のメモリ装置の動作方法。

【請求項14】

上記第１基準ビット数は、
上記ステップ電圧の大きさが増加するほど、より大きいビット数を有することを特徴とする請求項１３に記載のメモリ装置の動作方法。

【請求項15】

上記基準フェイルビット数は、
上記第１基準ビット数と上記メモリセルに対するプログラム及び消去動作が行われた回数に対応する第２基準ビット数の和と決められることを特徴とする請求項１３に記載のメモリ装置の動作方法。

【請求項16】

上記第２基準ビット数は、
上記メモリセルに対するプログラム及び消去動作が行われた回数が増加するほどより大きいビット数を有することを特徴とする請求項１５に記載のメモリ装置の動作方法。

【請求項17】

上記基準フェイルビット数は、
上記第１基準ビット数と上記メモリセルに接続されたワードラインの位置に対応する第３基準ビット数の和と決められることを特徴とする請求項１３に記載のメモリ装置の動作方法。

【請求項18】

上記第３基準ビット数は、
上記ワードラインが選択ラインに隣接するほどより小さいビット数を有することを特徴とする請求項１７に記載のメモリ装置の動作方法。

【請求項19】

メモリセルと、
上記メモリセルに対する複数のプログラムループを行うプログラム動作実行部と、
上記メモリセルのうち上記複数のプログラムループに含まれた検証動作によって識別されたオンセルの数と基準フェイルビット数とを比較した結果に基づいて検証結果情報を生成する検証結果生成部と、を含み、
上記複数のプログラムループのそれぞれに用いられるプログラム電圧の大きさは、
上記複数のプログラムループが行われた回数に応じてステップ電圧分だけ増加し、
上記基準フェイルビット数は、
上記ステップ電圧の大きさが増加するほどより大きいビット数を有することを特徴とするメモリ装置。

【請求項20】

上記基準フェイルビット数は、
上記メモリセルに対するプログラム及び消去動作が行われた回数が増加するほどより大きいビット数を有し、上記メモリセルに接続されたワードラインが選択ラインと隣接するほどより小さいビット数を有することを特徴とする請求項１９に記載のメモリ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は電子装置に関し、より詳細にはメモリ装置及びその動作方法に関する。

【背景技術】

【0002】

メモリ装置（Ｍｅｍｏｒｙ ｄｅｖｉｃｅ）は、シリコン（Ｓｉ、ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅ、Ｇｅｒｍａｎｉｕｍ）、ヒ化ガリウム（ＧａＡｓ、ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ）、リン化インジウム（ＩｎＰ、ｉｎｄｉｕｍ ｐｈｏｓｐｉｄｅ）などの半導体を用いて具現される記憶装置である。メモリ装置は、揮発性メモリ装置（Ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性メモリ装置（Ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに大別される。

【0003】

揮発性メモリ装置は、電源供給が遮断されると、保存していたデータが消滅されるメモリ装置である。揮発性メモリ装置にはＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）などがある。不揮発性メモリ装置は、電源供給が遮断されても保存していたデータを保持するメモリ装置である。不揮発性メモリ装置には、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）などがある。フラッシュメモリはノア型とナンド型に大別される。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施例は、プログラム動作時間を減少させることができるメモリ装置及びその動作方法を提供する。

【課題を解決するための手段】

【0005】

本発明の実施例によるメモリ装置は、ワードラインに接続された複数のメモリセルと、上記ワードラインにプログラム電圧を印加するプログラム電圧印加動作及び上記ワードラインに検証電圧を印加して上記複数のメモリセルの閾値電圧を識別する検証動作をそれぞれ含む複数のプログラムループを行うプログラム動作実行部と、上記複数のプログラムループの何れか１つのプログラムループにおいて印加されたプログラム電圧の大きさと何れか１つのプログラムループの前のプログラムループにおいて印加されたプログラム電圧の大きさとの差であるステップ電圧を演算するステップ電圧演算部と、上記ステップ電圧の大きさに基づいて基準フェイルビット数を決める基準ビット決定部と、上記複数のメモリセルのうち上記検証電圧によって識別されたオンセルの数と上記基準フェイルビット数とを比較した結果に基づいて検証結果情報を生成する検証結果生成部と、を含む。

【0006】

本発明の実施例によるワードラインに接続された複数のメモリセルを含むメモリ装置の動作方法は、複数のプログラムループの何れか１つのプログラムループにおいて上記ワードラインにプログラム電圧を印加するプログラム電圧印加段階と、上記何れか１つのプログラムループにおいて上記ワードラインに検証電圧を印加して上記複数のメモリセルの閾値電圧を識別する検証段階と、上記何れか１つのプログラムループにおいて用いられたプログラム電圧の大きさと上記何れか１つのプログラムループの前のプログラムループにおいて用いられたプログラム電圧の大きさとの差であるステップ電圧を演算する段階と、上記ステップ電圧の大きさに基づいて基準フェイルビット数を決める段階と、上記複数のメモリセルのうち上記検証電圧によって識別されたオンセルの数と上記基準フェイルビット数とを比較した比較結果に基づいて検証結果情報を生成する段階と、を含む。

【0007】

本発明の実施例によるメモリ装置は、ワードラインに接続された複数のメモリセルと、上記ワードラインにプログラム電圧を印加するプログラム電圧印加動作及び上記ワードラインに検証電圧を印加して上記複数のメモリセルの閾値電圧を識別する検証動作をそれぞれ含む複数のプログラムループを行うプログラム動作実行部と、上記複数のメモリセルのうち上記検証電圧によって識別されたオンセルの数と基準フェイルビット数とを比較した結果に基づいて検証結果情報を生成する検証結果生成部と、を含み、上記プログラム電圧の大きさは上記複数のプログラムループが行われた回数に応じてステップ電圧分だけ増加し、上記基準フェイルビット数は上記ステップ電圧の大きさが増加するほどより大きいビット数を有する。

【発明の効果】

【0008】

本技術によると、プログラム動作時間を減少させることができるメモリ装置及びその動作方法が提供される。

【図面の簡単な説明】

【0009】

【図1】本発明の一実施例によるメモリ装置を含むメモリシステムを説明するための図である。

【図2】図１のメモリ装置の構造を説明するための図である。

【図3】図２の複数のメモリブロックＢＬＫ１～ＢＫＬｚの何れか１つのメモリブロックの構造を説明するための図である。

【図4】メモリ装置のプログラム動作によるメモリセルの閾値電圧の分布を説明するための図である。

【図5】メモリ装置のプログラム動作を説明するための図である。

【図6】メモリ装置のプログラム動作における検証動作を説明するための図である。

【図7】本発明の一実施例によるメモリ装置のプログラム動作を説明するための図である。

【図8】プログラム電圧情報保存部を説明するための図である。

【図9】ステップ電圧の大きさに対応する第１基準ビット数を説明するための図である。

【図10】プログラム及び消去動作の回数に対応する第２基準ビット数を説明するための図である。

【図11】ワードラインの位置に対応する第３基準ビット数を説明するための図である。

【図12】ステップ電圧の大きさ、プログラム及び消去動作の回数及びワードラインの位置を考慮して決められた基準フェイルビット数を説明するための図である。

【図13】本発明の一実施例によるメモリ装置のプログラム動作を説明するためのフローチャートである。

【図14】本発明の一実施例によるメモリシステムが適用されたメモリカードシステムを示すブロック図である。

【図15】本発明の一実施例によるメモリシステムが適用されたＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）システムを示すブロック図である。

【図16】本発明の一実施例によるメモリシステムが適用されたユーザシステムを示すブロック図である。

【発明を実施するための形態】

【0010】

本明細書または出願に開示されている本発明の概念による実施例に対する特定の構造的ないし機能的な説明は、本発明の概念による実施例を説明するためだけに例示されており、本発明の概念による実施例は様々な形態で実施されてもよく、本明細書または出願に説明された実施例に限定されると解釈されてはならない。

【0011】

図１は本発明の一実施例によるメモリ装置を含むメモリシステムを説明するための図である。

【0012】

図１を参照すると、メモリシステム５０はメモリ装置１００と、メモリコントローラ２００と、を含んでもよい。メモリシステム５０は、携帯電話、スマートフォン、ＭＰ３プレーヤ、ラップトップコンピュータ、デスクトップコンピュータ、ゲーム機、ＴＶ、タブレットＰＣまたは車載インフォテインメント（ｉｎ－ｖｅｈｉｃｌｅ ｉｎｆｏｔａｉｎｍｅｎｔ）システムなどのホスト３００の制御に応じてデータを保存する装置であってもよい。

【0013】

メモリシステム５０はホスト３００との通信方式であるホストインターフェースに応じて様々な種類の記憶装置の何れか１つに製造されてもよい。例えば、メモリシステム５０は、ＳＳＤ、ＭＭＣ、ｅＭＭＣ、ＲＳ－ＭＭＣ、ｍｉｃｒｏ－ＭＭＣ形態のマルチメディアカード（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ＳＤ、ｍｉｎｉ－ＳＤ、ｍｉｃｒｏ－ＳＤ形態のセキュアデジタル（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カード、ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）記憶装置、ＵＦＳ（ｕｎｉｖｅｒｓａｌ ｆｌａｓｈ ｓｔｏｒａｇｅ）装置、ＰＣＭＣＩＡ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）カード形態の記憶装置、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）カード形態の記憶装置、ＰＣＩ－Ｅ（ＰＣＩ ｅｘｐｒｅｓｓ）カード形態の記憶装置、ＣＦ（ｃｏｍｐａｃｔ ｆｌａｓｈ）カード、スマートメディア（ｓｍａｒｔ ｍｅｄｉａ）カード、メモリスティック（ｍｅｍｏｒｙ ｓｔｉｃｋ）などの様々な種類の記憶装置の何れか１つからなってもよい。

【0014】

メモリシステム５０は様々な種類のパッケージ（ｐａｃｋａｇｅ）形態の何れか１つに製造されてもよい。例えば、メモリシステム５０は、ＰＯＰ（ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ）、ＳＩＰ（ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）、ＳＯＣ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）、ＭＣＰ（ｍｕｌｔｉ－ｃｈｉｐ ｐａｃｋａｇｅ）、ＣＯＢ（ｃｈｉｐ ｏｎ ｂｏａｒｄ）、ＷＦＰ（ｗａｆｅｒ－ｌｅｖｅｌ ｆａｂｒｉｃａｔｅｄ ｐａｃｋａｇｅ）、ＷＳＰ（ｗａｆｅｒ－ｌｅｖｅｌ ｓｔａｃｋ ｐａｃｋａｇｅ）などの様々な種類のパッケージ形態の何れか１つに製造されてもよい。

【0015】

メモリ装置１００はデータを保存することができる。メモリ装置１００はメモリコントローラ２００の制御に応答して動作する。メモリ装置１００はデータを保存する複数のメモリセルを含むメモリセルアレイ（不図示）を含んでもよい。

【0016】

メモリセルは、それぞれ１ビットのデータを保存するシングルレベルセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＳＬＣ）、２ビットのデータを保存するマルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ；ＭＬＣ）、３ビットのデータを保存するトリプルレベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＴＬＣ）または４ビットのデータを保存するクアッドレベルセル（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ；ＱＬＣ）で構成されてもよい。

【0017】

メモリセルアレイ（不図示）は複数のメモリブロックを含んでもよい。各メモリブロックは複数のメモリセルを含んでもよい。１つのメモリブロックは複数のページを含んでもよい。実施例において、ページはメモリ装置１００にデータを保存するか、メモリ装置１００に保存されたデータを読み出す単位であってもよい。メモリブロックはデータを消去する単位であってもよい。

【0018】

実施例において、メモリ装置１００は、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＬＰＤＤＲ４（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ４） ＳＤＲＡＭ、ＧＤＤＲ（Ｇｒａｐｈｉｃｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＳＤＲＡＭ、ＬＰＤＤＲ（Ｌｏｗ Ｐｏｗｅｒ ＤＤＲ）、ＲＤＲＡＭ（Ｒａｍｂｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）、垂直型ＮＡＮＤフラッシュメモリ（Ｖｅｒｔｉｃａｌ ＮＡＮＤ）、ノア型フラッシュメモリ（ＮＯＲ ｆｌａｓｈ ｍｅｍｏｒｙ）、抵抗性ラム（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＲＲＡＭ）、相変化メモリ（ｐｈａｓｅ－ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気抵抗メモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＭＲＡＭ）、強誘電体メモリ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＦＲＡＭ）、スピン注入磁化反転メモリ（ｓｐｉｎ ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＴＴ－ＲＡＭ）などであってもよい。本明細書では、説明の便宜上、メモリ装置１００がＮＡＮＤ型フラッシュメモリである場合を想定して説明する。

【0019】

メモリ装置１００はメモリコントローラ２００からコマンド及びアドレスを受信し、メモリセルアレイのうちアドレスにより選択された領域をアクセスするように構成される。メモリ装置１００は、アドレスにより選択された領域に対してコマンドが指示する動作を行うことができる。例えば、メモリ装置１００は、書き込み動作（プログラム動作）、読み出し動作、及び消去動作を行うことができる。書き込み動作の際、メモリ装置１００はアドレスにより選択された領域にデータをプログラムする。読み出し動作の際、メモリ装置１００はアドレスにより選択された領域からデータを読み出す。消去動作の際、メモリ装置１００はアドレスにより選択された領域に保存されたデータを消去する。

【0020】

実施例において、メモリ装置１００はプログラム動作制御部１４０を含んでもよい。

【0021】

プログラム動作制御部１４０はメモリセルに対するプログラム動作を制御することができる。プログラム動作はメモリセルにデータを保存する動作であってもよい。具体的には、プログラム動作は、メモリセルに保存されるデータに応じてメモリセルの閾値電圧を上昇させる動作であってもよい。プログラム動作が行われると、メモリセルは複数のプログラム状態の何れか１つの状態に対応する閾値電圧を有することができる。複数のプログラム状態は１つのメモリセルが保存するデータビットの数に応じて決まってもよい。例えば、１つのメモリセルが３ビットのデータを保存するＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＴＬＣ）にプログラムされる場合、複数のプログラム状態は消去状態、第１～第７プログラム状態を意味することができる。プログラム動作が行われた後にメモリセルが有する閾値電圧はメモリセルに保存されるデータに応じて決まってもよい。メモリセルはそれぞれ保存されるデータに応じて複数のプログラム状態の何れか１つの状態を目標プログラム状態として有することができる。

【0022】

実施例において、プログラム動作は複数のプログラムループを含むことができる。各プログラムループはプログラム電圧印加動作及び検証動作を含んでもよい。プログラム電圧印加動作はプログラム電圧を用いてメモリセルの閾値電圧を上昇させる動作であってもよい。検証動作は検証電圧を用いてメモリセルの閾値電圧が目標プログラム状態に対応する閾値電圧に達したか否かを識別する動作であってもよい。実施例において、検証動作は複数のプログラム状態のそれぞれに対して行われてもよい。各プログラムループ毎に全てのプログラム状態に対する検証動作が行われてもよく、予め定められたプログラムループでのみ全てのプログラム状態に対する検証動作が行われてもよい。他の実施例では、各プログラムループで行われる検証動作に対応するプログラム状態は予め決められてもよい。

【0023】

具体的には、検証動作はメモリセルの閾値電圧が検証電圧を超える閾値電圧を有するか否かを識別する動作であってもよい。例えば、検証動作において検証電圧を超える閾値電圧を有するメモリセルはオフセルと識別されることができる。オフセルは論理値「０」で表現されることができる。検証動作においてオフセルと識別されたメモリセルの閾値電圧は目標プログラム状態に対応する閾値電圧に達したと識別されることができる。他の例として、検証動作において検証電圧以下の閾値電圧を有するメモリセルはオンセルと識別されることができる。オンセルは論理値「１」で表現されることができる。検証動作においてオンセルと識別されたメモリセルの閾値電圧は目標プログラム状態に対応する閾値電圧に達していないと識別されることができる。

【0024】

検証動作の実行結果は検証パスまたは検証フェイルであることができる。検証パスは、オンセルと識別されたメモリセルの数が基準フェイルビット数より少ない場合であることができる。検証フェイルは、オンセルと識別されたメモリセルの数が基準フェイルビット数と同一または多い場合であることができる。即ち、基準フェイルビット数は、検証動作の結果が検証パスまたは検証フェイルの何れであるかを決める基準ビット数であることができる。

【0025】

メモリコントローラ２００はメモリシステム５０の全体的な動作を制御することができる。

【0026】

メモリシステム５０に電源が印加されると、メモリコントローラ２００はファームウェア（ｆｉｒｍｗａｒｅ、ＦＷ）を実行することができる。メモリ装置１００がフラッシュメモリ装置である場合、ファームウェア（ＦＷ）はホスト３００との通信を制御するホストインターフェース層（Ｈｏｓｔ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ、ＨＩＬ）と、ホスト３００とメモリ装置１００との通信を制御するフラッシュ変換レイヤ（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ、ＦＴＬ）と、メモリ装置１００との通信を制御するフラッシュインターフェースレイヤ（Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ、ＦＬＡ）と、を含んでもよい。

【0027】

実施例において、メモリコントローラ２００はホスト３００からデータと論理ブロックアドレス（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ、ＬＢＡ）の入力を受け、論理ブロックアドレスをメモリ装置１００に含まれたデータが保存されるメモリセルのアドレスを示す物理ブロックアドレス（Ｐｈｙｓｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ、ＰＢＡ）に変換することができる。本明細書において、論理ブロックアドレス（ＬＢＡ）と「論理アドレス」または「論理的アドレス」は同じ意味で使用されてもよい。また、物理ブロックアドレス（ＰＢＡ）と「物理アドレス」または「物理的アドレス」も同じ意味で使用されてもよい。

【0028】

メモリコントローラ２００は、ホスト３００の要求（ｒｅｑｕｅｓｔ）に応じて書き込み動作、読み出し動作、または消去動作などを行うようにメモリ装置１００を制御することができる。書き込み動作の際、メモリコントローラ２００は書き込みコマンド、物理ブロックアドレス、及びデータをメモリ装置１００に提供することができる。読み出し動作の際、メモリコントローラ２００は読み出しコマンド及び物理ブロックアドレスをメモリ装置１００に提供することができる。消去動作の際、メモリコントローラ２００は消去コマンド及び物理ブロックアドレスをメモリ装置１００に提供することができる。

【0029】

実施例において、メモリコントローラ２００は、ホスト３００からの要求に関わらず自主的にコマンド、アドレス、及びデータを生成し、メモリ装置１００に伝送することができる。例えば、メモリコントローラ２００は、ウェアレベリング（ｗｅａｒ ｌｅｖｅｌｉｎｇ）、リードリクレーム（ｒｅａｄ ｒｅｃｌａｉｍ）、ガベージコレクション（ｇａｒｂａｇｅ ｃｏｌｌｅｃｔｉｏｎ）などの実行に伴われる読み出し動作及び書き込み動作を実行するためのコマンド、アドレス、及びデータをメモリ装置１００に提供することができる。

【0030】

実施例において、メモリコントローラ２００は少なくとも２つ以上のメモリ装置１００を制御することができる。この場合、メモリコントローラ２００は動作性能を向上させるために、メモリ装置１００をインターリーブ方式で制御することができる。インターリーブ方式は少なくとも２つ以上のメモリ装置１００に対する動作が重畳するように制御する方式であってもよい。

【0031】

ホスト３００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴ Ａｔｔａｃｈｍｅｎｔ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＨＳＩＣ（Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｔｅｒｃｈｉｐ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩｅ（ＰＣＩ ｅｘｐｒｅｓｓ）、ＮＶＭｅ（ＮｏｎＶｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｅｘｐｒｅｓｓ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）、ＭＭＣ（ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ＭＭＣ）、ＤＩＭＭ（Ｄｕａｌ Ｉｎ－ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）、ＲＤＩＭＭ（Ｒｅｇｉｓｔｅｒｅｄ ＤＩＭＭ））、ＬＲＤＩＭＭ（Ｌｏａｄ Ｒｅｄｕｃｅｄ ＤＩＭＭ）などの様々な通信方式のうち少なくとも１つを利用してメモリシステム５０と通信することができる。

【0032】

図２は図１のメモリ装置の構造を説明するための図である。

【0033】

図２を参照すると、メモリ装置１００はメモリセルアレイ１１０、周辺回路１２０、及び制御ロジック１３０を含んでもよい。

【0034】

メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１～ＢＬＫｚを含む。複数のメモリブロックＢＬＫ１～ＢＬＫｚは行ラインＲＬを介してアドレスデコーダ１２１に接続される。複数のメモリブロックＢＬＫ１～ＢＬＫｚはビットラインＢＬ１～ＢＬｍを介してページバッファグループ１２３に接続される。複数のメモリブロックＢＬＫ１～ＢＬＫｚのそれぞれは複数のメモリセルを含む。実施例として、複数のメモリセルは不揮発性メモリセルである。複数のメモリセルは同じワードラインに接続されたメモリセルを１つのページとして定義する。即ち、メモリセルアレイ１１０は複数のページで構成される。本発明の実施例によると、メモリセルアレイ１１０に含まれた複数のメモリブロックＢＬＫ１～ＢＬＫｚのそれぞれは複数のダミーセルを含んでもよい。ダミーセルは、ドレイン選択トランジスタとメモリセルとの間と、ソース選択トランジスタとメモリセルとの間に少なくとも１つ以上が直列に接続されてもよい。

【0035】

メモリ装置１００のメモリセルはそれぞれ１ビットのデータを保存するシングルレベルセル、２ビットのデータを保存するマルチレベルセル、３ビットのデータを保存するトリプルレベルセル、または４ビットのデータを保存するクアッドレベルセルで構成されてもよい。

【0036】

周辺回路１２０はメモリセルアレイ１１０を駆動する。例えば、周辺回路１２０は制御ロジック１３０の制御に応じてプログラム動作、読み出し動作及び消去動作を行うようにメモリセルアレイ１１０を駆動してもよい。他の例として、周辺回路１２０は、制御ロジック１３０の制御に応じて行ラインＲＬ及びビットラインＢＬ１～ＢＬｍに様々な動作電圧を印加するか、または印加された電圧をディスチャージしてもよい。

【0037】

周辺回路１２０は、アドレスデコーダ１２１、電圧生成部１２２、ページバッファグループ１２３、データ入出力回路１２４、及びセンシング回路１２５を含んでもよい。

【0038】

アドレスデコーダ１２１は行ラインＲＬを介してメモリセルアレイ１１０に接続される。行ラインＲＬはドレイン選択ライン、ワードライン、ソース選択ライン、及び共通ソースラインを含んでもよい。本発明の実施例によると、ワードラインはノーマルワードラインとダミーワードラインを含んでもよい。本発明の実施例によると、行ラインＲＬはパイプ選択ラインをさらに含んでもよい。

【0039】

アドレスデコーダ１２１は制御ロジック１３０の制御に応答して動作するように構成される。アドレスデコーダ１２１は制御ロジック１３０からアドレスＡＤＤＲを受信する。

【0040】

アドレスデコーダ１２１は受信したアドレスＡＤＤＲのうちブロックアドレスをデコードするように構成される。アドレスデコーダ１２１はデコードされたブロックアドレスに応じてメモリブロックＢＬＫ１～ＢＬＫｚのうち少なくとも１つのメモリブロックを選択する。アドレスデコーダ１２１は受信したアドレスＡＤＤＲのうち行アドレスＲＡＤＤをデコードするように構成される。アドレスデコーダ１２１は、デコードされた行アドレスＲＡＤＤに応じて電圧生成部１２２から提供された電圧を少なくとも１つのワードラインＷＬに印加することで選択されたメモリブロックの少なくとも１つのワードラインを選択することができる。

【0041】

プログラム動作の際、アドレスデコーダ１２１は選択されたワードラインにプログラム電圧を印加し、非選択のワードラインにプログラム電圧より低いレベルのパス電圧を印加する。プログラム検証動作の際、アドレスデコーダ１２１は選択されたワードラインに検証電圧を印加し、非選択のワードラインに検証電圧より高いレベルの検証パス電圧を印加する。

【0042】

読み出し動作の際、アドレスデコーダ１２１は選択されたワードラインに読み出し電圧を印加し、非選択のワードラインに読み出し電圧より高いレベルの読み出しパス電圧を印加する。

【0043】

メモリ装置１００の消去動作はメモリブロック単位で行われる。消去動作の際にメモリ装置１００に入力されるアドレスＡＤＤＲはブロックアドレスを含む。アドレスデコーダ１２１はブロックアドレスをデコードし、デコードされたブロックアドレスに応じて１つのメモリブロックを選択することができる。消去動作の際、アドレスデコーダ１２１は選択されたメモリブロックに接続されるワードラインに接地電圧を印加することができる。

【0044】

アドレスデコーダ１２１は伝達されたアドレスＡＤＤＲのうち列アドレスをデコードするように構成されてもよい。デコードされた列アドレスはページバッファグループ１２３に伝達されてもよい。例えば、アドレスデコーダ１２１は行デコーダ、列デコーダ、アドレスバッファなどの構成要素を含んでもよい。

【0045】

電圧生成部１２２はメモリ装置１００に供給される外部電源電圧を用いて複数の動作電圧Ｖｏｐを生成するように構成される。電圧生成部１２２は制御ロジック１３０の制御に応答して動作する。

【0046】

実施例として、電圧生成部１２２は外部電源電圧をレギュレートして内部電源電圧を生成することができる。電圧生成部１２２で生成された内部電源電圧は、メモリ装置１００の動作電圧として使用される。

【0047】

実施例として、電圧生成部１２２は動作信号ＯＰＳＩＧに応答してプログラム、読み出し及び消去動作に使用される様々な動作電圧Ｖｏｐを生成することができる。電圧生成部１２２は外部電源電圧または内部電源電圧を用いて複数の動作電圧Ｖｏｐを生成することができる。電圧生成部１２２はメモリ装置１００に求められる様々な電圧を生成するように構成されてもよい。例えば、電圧生成部１２２は複数の消去電圧、複数のプログラム電圧、複数のパス電圧、複数の選択読み出し電圧、複数の非選択読み出し電圧を生成することができる。

【0048】

電圧生成部１２２は、様々な電圧レベルを有する複数の動作電圧Ｖｏｐを生成するために、内部電源電圧を受信する複数のポンピングキャパシタを含み、制御ロジック１３０の制御に応答して複数のポンピングキャパシタを選択的に活性化して複数の動作電圧Ｖｏｐを生成する。

【0049】

生成された複数の動作電圧Ｖｏｐはアドレスデコーダ１２１によってメモリセルアレイ１１０に供給されることができる。

【0050】

ページバッファグループ１２３は第１～第ｍページバッファＰＢ１～ＰＢｍを含む。第１～第ｍページバッファＰＢ１～ＰＢｍはそれぞれ第１～第ｍビットラインＢＬ１～ＢＬｍを介してメモリセルアレイ１１０に接続される。第１～第ｍページバッファＰＢ１～ＰＢｍは制御ロジック１３０の制御に応答して動作する。

【0051】

第１～第ｍページバッファＰＢ１～ＰＢｍはデータ入出力回路１２４とデータＤＡＴＡを通信する。プログラム時に、第１～第ｍページバッファＰＢ１～ＰＢｍはデータ入出力回路１２４及びデータラインＤＬを介して保存されるデータＤＡＴＡを受信する。

【0052】

プログラム動作の際、第１～第ｍページバッファＰＢ１～ＰＢｍは、選択されたワードラインにプログラムパルスが印加されるとき、データ入出力回路１２４を介して受信した保存されるデータＤＡＴＡをビットラインＢＬ１～ＢＬｍを介して選択されたメモリセルに伝達する。伝達されたデータＤＡＴＡに応じて選択されたページのメモリセルはプログラムされる。プログラム許容電圧（例えば、接地電圧）が印加されるビットラインと接続されたメモリセルは上昇した閾値電圧を有する。プログラム禁止電圧（例えば、電源電圧）が印加されるビットラインと接続されたメモリセルの閾値電圧は保持される。プログラム検証動作の際、第１～第ｍページバッファＰＢ１～ＰＢｍは選択されたメモリセルからビットラインＢＬ１～ＢＬｍを介してメモリセルに保存されたデータＤＡＴＡを読み出す。

【0053】

読み出し動作の際、ページバッファグループ１２３は選択されたページのメモリセルからビットラインＢＬを介してデータＤＡＴＡを読み出し、読み出されたデータＤＡＴＡを第１～第ｍページバッファＰＢ１～ＰＢｍに保存することができる。

【0054】

消去動作の際、ページバッファグループ１２３はビットラインＢＬをフローティング（ｆｌｏａｔｉｎｇ）させることができる。実施例として、ページバッファグループ１２３は列選択回路を含んでもよい。

【0055】

実施例において、ページバッファグループ１２３に含まれた複数のページバッファの一部のページバッファに保存されたデータがメモリセルアレイ１１０にプログラムされる間、他のページバッファはメモリコントローラ２００から新しいデータの入力を受けて保存することができる。

【0056】

データ入出力回路１２４はデータラインＤＬを介して第１～第ｍページバッファＰＢ１～ＰＢｍに接続される。データ入出力回路１２４は制御ロジック１３０の制御に応答して動作する。

【0057】

データ入出力回路１２４は入力されるデータＤＡＴＡを受信する複数の入出力バッファ（不図示）を含んでもよい。プログラム動作の際、データ入出力回路１２４は外部コントローラ（不図示）から保存されるデータＤＡＴＡを受信する。データ入出力回路１２４は、読み出し動作の際、ページバッファグループ１２３に含まれた第１～第ｍページバッファＰＢ１～ＰＢｍから伝達されたデータＤＡＴＡを外部コントローラに出力する。

【0058】

センシング回路１２５は、読み出し動作または検証動作の際、制御ロジック１３０が生成した許容ビットＶＲＹＢＩＴ信号に応答して基準電流を生成し、ページバッファグループ１２３から受信したセンシング電圧ＶＰＢと基準電流によって生成された基準電圧とを比較してパス信号またはフェイル信号を制御ロジック１３０に出力することができる。許容ビットＶＲＹＢＩＴは基準フェイルビット数であってもよい。センシング電圧ＶＰＢの大きさはオンセルと識別されたメモリセルの数に応じて変更されてもよい。または、センシング電圧ＶＰＢの大きさはオフセルと識別されたメモリセルの数に応じて変更されてもよい。実施例において、センシング回路１２５は基準フェイルビット数に応じて基準電圧を生成し、オンセルと識別されたメモリセルの数に応じて決められたセンシング電圧ＶＰＢと比較してパス信号またはフェイル信号を制御ロジック１３０に出力することができる。例えば、センシング回路１２５はセンシング電圧ＶＰＢの大きさが基準電圧より小さいと、パス信号を制御ロジック１３０に出力することができる。他の例として、センシング回路１２５はセンシング電圧ＶＰＢの大きさが基準電圧より小さいと、フェイル信号を制御ロジック１３０に出力することができる。

【0059】

制御ロジック１３０はアドレスデコーダ１２１、電圧生成部１２２、ページバッファグループ１２３、データ入出力回路１２４及びセンシング回路１２５に接続されてもよい。制御ロジック１３０はメモリ装置１００の諸般の動作を制御するように構成されてもよい。制御ロジック１３０は外部装置から伝達されるコマンドＣＭＤに応答して動作することができる。

【0060】

制御ロジック１３０はコマンドＣＭＤ及びアドレスＡＤＤＲに応答して様々な信号を生成して周辺回路１２０を制御することができる。例えば、制御ロジック１３０はコマンドＣＭＤ及びアドレスＡＤＤＲに応答して動作信号ＯＰＳＩＧ、行アドレスＲＡＤＤ、ページバッファ制御信号ＰＢＳＩＧＮＡＬＳ及び許容ビットＶＲＹＢＩＴ信号を生成することができる。制御ロジック１３０は、動作信号ＯＰＳＩＧは電圧生成部１２２に出力し、行アドレスＲＡＤＤはアドレスデコーダ１２１に出力し、ページバッファ制御信号はページバッファグループ１２３に出力し、許容ビットＶＲＹＢＩＴ信号はセンシング回路１２５に出力することができる。また、制御ロジック１３０はセンシング回路１２５が出力したパスまたはフェイル信号ＰＡＳＳ／ＦＡＩＬに応答して検証動作がパスまたはフェイルされたか否かを判断することができる。

【0061】

図１に示すプログラム動作制御部１４０は図２に示すメモリ装置１００に含まれてもよい。プログラム動作制御部１４０はメモリセルに対するプログラム動作を制御することができる。プログラム動作制御部１４０は周辺回路１２０及びメモリセルアレイ１１０を含んでもよい。プログラム動作制御部１４０はプログラム動作を行うようにメモリセルアレイ１１０を駆動することができる。プログラム動作制御部１４０はプログラム動作に用いる動作電圧を行ラインＲＬ及びビットラインＢＬ１～ＢＬｍに印加するように周辺回路１２０を制御することができる。

【0062】

図１に示すプログラム動作制御部１４０はページバッファグループ１２３及びセンシング回路１２５を含んでもよい。プログラム動作制御部１４０は検証動作時にオンセルと識別されたメモリセルの数に基づいてセンシング電圧ＶＰＢの大きさを決めることができる。プログラム動作制御部１４０は基準フェイルビット数に応じて基準電圧を生成することができる。プログラム動作制御部１４０は基準電圧の大きさとセンシング電圧ＶＰＢとを比較して検証パスまたは検証フェイルを決めることができる。プログラム動作制御部１４０は検証動作の実行結果に応じてプログラムループを行うか否かを決めることができる。

【0063】

図３は、図２の複数のメモリブロックＢＬＫ１～ＢＫＬｚの何れか１つのメモリブロックの構造を説明するための図である。

【0064】

メモリブロックＢＬＫｉは、図２に示すメモリブロックＢＬＫ１～ＢＬＫｚの何れか１つのメモリブロックＢＬＫｉを示すものである。

【0065】

図３を参照すると、第１選択ラインと第２選択ラインとの間に互いに平行に配列された複数のワードラインが接続されてもよい。ここで、第１選択ラインはソース選択ラインＳＳＬで、第２選択ラインはドレイン選択ラインＤＳＬであってもよい。より具体的に説明すると、メモリブロックＢＬＫｉはビットラインＢＬ１～ＢＬｎとソースラインＳＬとの間に接続された複数のストリング（ｓｔｒｉｎｇｓ）ＳＴを含んでもよい。ビットラインＢＬ１～ＢＬｎはストリングＳＴにそれぞれ接続されてもよく、ソースラインＳＬはストリングＳＴに共通して接続されてもよい。ストリングＳＴは互いに同様に構成されてもよいため、第１ビットラインＢＬ１に接続されたストリングＳＴを例に挙げて具体的に説明する。

【0066】

ストリングＳＴはソースラインＳＬと第１ビットラインＢＬ１の間に互いに直列に接続されたソース選択トランジスタＳＳＴ、複数のメモリセルＭＣ１～ＭＣ１６、及びドレイン選択トランジスタＤＳＴを含んでもよい。１つのストリングＳＴにはソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴが少なくとも１つ以上ずつ含まれてもよく、メモリセルＭＣ１～ＭＣ１６も図に示す数より多く含まれてもよい。

【0067】

ソース選択トランジスタＳＳＴのソース（ｓｏｕｒｃｅ）はソースラインＳＬに接続され、ドレイン選択トランジスタＤＳＴのドレイン（ｄｒａｉｎ）は第１ビットラインＢＬ１に接続されてもよい。メモリセルＭＣ１～ＭＣ１６はソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴの間に直列に接続されてもよい。互いに異なるストリングＳＴに含まれたソース選択トランジスタＳＳＴのゲートはソース選択ラインＳＳＬに接続されてもよく、ドレイン選択トランジスタＤＳＴのゲートはドレイン選択ラインＤＳＬに接続されてもよく、メモリセルＭＣ１～ＭＣ１６のゲートは複数のワードラインＷＬ１～ＷＬ１６に接続されてもよい。互いに異なるストリングＳＴに含まれたメモリセルのうち同じワードラインに接続されたメモリセルのグループを物理ページ（ｐｈｙｓｉｃａｌ ｐａｇｅ）ＰＧということができる。従って、メモリブロックＢＬＫｉにはワードラインＷＬ１～ＷＬ１６の数だけ物理ページＰＧが含まれることができる。

【0068】

１つのメモリセルは１ビットのデータを保存することができる。通常、これをシングルレベルセルという。この場合、１つの物理ページＰＧは１つの論理ページ（ｌｏｇｉｃａｌ ｐａｇｅ；ＬＰＧ）データを保存することができる。１つの論理ページ（ＬＰＧ）データは、１つの物理ページＰＧに含まれたセル数だけのデータビットを含むことができる。

【0069】

１つのメモリセルは２ビット以上のデータを保存することができる。この場合、１つの物理ページＰＧは２以上の論理ページ（ＬＰＧ）データを保存することができる。

【0070】

図４は、メモリ装置のプログラム動作によるメモリセルの閾値電圧の分布を説明するための図である。

【0071】

図４において、グラフの横軸はメモリセルの閾値電圧Ｖｔｈを示し、グラフの縦軸はメモリセルの数＃ｏｆ ｃｅｌｌｓを示す。

【0072】

図４を参照すると、メモリセルの閾値電圧の分布はプログラム動作に応じて初期状態から最終プログラム状態に変化することができる。

【0073】

図４では、１つのメモリセルが３ビットのデータを保存するＴＬＣにプログラムされる場合を想定して説明する。

【0074】

初期状態はプログラム動作を行わない状態であって、メモリセルの閾値電圧の分布は消去状態Ｅであることができる。

【0075】

最終プログラム状態はプログラム動作を行ったメモリセルの閾値電圧の分布であることができる。プログラム動作を行ったメモリセルの閾値電圧は複数のプログラム状態の何れか１つの状態に対応する閾値電圧を有することができる。例えば、１つのメモリセルが３ビットのデータを保存するＴＬＣにプログラムされる場合、複数のプログラム状態は消去状態Ｅ、第１～第７プログラム状態ＰＶ１～ＰＶ７を意味することができる。実施例において、プログラム動作を行ったメモリセルの閾値電圧は消去状態Ｅ、第１～第７プログラム状態ＰＶ１～ＰＶ７の何れか１つの状態に対応する閾値電圧を有することができる。初期状態であるメモリセルの閾値電圧はプログラム動作により消去状態Ｅ、第１～第７プログラム状態ＰＶ１～ＰＶ７の何れか１つの状態に対応する閾値電圧に上昇することができる。

【0076】

メモリセルはそれぞれ消去状態Ｅ、第１～第７プログラム状態ＰＶ１～ＰＶ７の何れか１つの状態を目標プログラム状態として有することができる。目標プログラム状態はメモリセルに保存されるデータに応じて決められてもよい。メモリセルはそれぞれプログラム動作により最終プログラム状態のうち目標プログラム状態に対応する閾値電圧を有することができる。

【0077】

図５はメモリ装置のプログラム動作を説明するための図である。

【0078】

図５において、グラフの横軸は時間（Ｔｉｍｅ）を示し、グラフの縦軸はワードラインに印加される電圧Ｖを示す。ワードラインに印加される電圧Ｖはプログラム電圧Ｖｐｇｍ及び検証電圧Ｖ＿ｖｆｙを含んでもよい。

【0079】

図５では、１つのメモリセルが３ビットのデータを保存するＴＬＣにプログラムされると仮定して説明する。しかし、本発明の範囲はこれに限定されず、１つのメモリセルが２ビットのデータを保存するか、または４ビット以上のデータを保存するようにプログラムされてもよい。

【0080】

図５を参照すると、メモリ装置１００のプログラム動作は複数のプログラムループＰＬ１～ＰＬｎを含んでもよい。メモリ装置１００は複数のプログラムループＰＬ１～ＰＬｎを行って選択されたワードラインに接続された選択されたメモリセルが複数のプログラム状態の何れか１つの状態に対応する閾値電圧を有するようにプログラム動作を行うことができる。例えば、１つのメモリセルがＴＬＣにプログラムされる場合、メモリ装置１００は複数のプログラムループＰＬ１～ＰＬｎを行って消去状態Ｅ、第１～第７プログラム状態ＰＶ１～ＰＶ７の何れか１つの状態に対応する閾値電圧を有するようにプログラム動作を行うことができる。

【0081】

複数のプログラムループＰＬ１～ＰＬｎのそれぞれは、プログラム電圧印加動作（ＰＧＭ Ｓｔｅｐ）及び検証動作（Ｖｅｒｉｆｙ Ｓｔｅｐ）を含んでもよい。

【0082】

プログラム電圧印加動作は選択されたメモリセルが接続された選択されたワードラインにプログラム電圧を印加する動作であってもよい。例えば、メモリ装置１００は第１プログラムループＰＬ１で選択されたメモリセルが接続された選択されたワードラインに第１プログラム電圧Ｖｐｇｍ１を印加することができる。選択されたワードラインに第１プログラム電圧Ｖｐｇｍ１が印加された後、選択されたメモリセルのそれぞれの閾値電圧は複数のプログラム状態のうち目標プログラム状態に対応する閾値電圧を有することができる。

【0083】

検証動作は選択されたメモリセルが接続された選択されたワードラインに検証電圧を印加する動作であってもよい。検証動作は選択されたメモリセルのそれぞれの閾値電圧が複数のプログラム状態のうち目標プログラム状態に対応する閾値電圧を有するか否かを判断する動作であってもよい。検証動作は選択されたメモリセルのそれぞれの目標プログラム状態に対応する検証電圧を印加する動作であってもよい。

【0084】

実施例では、メモリ装置１００は、第１プログラムループＰＬ１において、選択されたメモリセルが接続された選択されたワードラインに第１プログラム電圧Ｖｐｇｍ１が印加された後、第１～第７検証電圧Ｖ＿ｖｆｙ１～Ｖ＿ｖｆｙ７を印加することができる。このとき、目標プログラム状態が第１プログラム状態であるメモリセルは第１検証電圧Ｖ＿ｖｆｙ１を用いて検証動作を行ってもよい。目標プログラム状態が第２プログラム状態であるメモリセルは第２検証電圧Ｖ＿ｖｆｙ２を用いて検証動作を行ってもよい。目標プログラム状態が第３プログラム状態であるメモリセルは第３検証電圧Ｖ＿ｖｆｙ３を用いて検証動作を行ってもよい。目標プログラム状態が第４プログラム状態であるメモリセルは第４検証電圧Ｖ＿ｖｆｙ４を用いて検証動作を行ってもよい。目標プログラム状態が第５プログラム状態であるメモリセルは第５検証電圧Ｖ＿ｖｆｙ５を用いて検証動作を行ってもよい。目標プログラム状態が第６プログラム状態のメモリセルは第６検証電圧Ｖ＿ｖｆｙ６を用いて検証動作を行ってもよい。目標プログラム状態が第７プログラム状態であるメモリセルは第７検証電圧Ｖ＿ｖｆｙ７を用いて検証動作を行ってもよい。第１検証電圧Ｖ＿ｖｆｙ１から第７検証電圧Ｖ＿ｖｆｙ７になるほど、検証電圧Ｖ＿ｖｆｙ１～Ｖ＿ｖｆｙ７の大きさは増加することができる。具体的には、検証電圧Ｖ＿ｖｆｙ１～Ｖ＿ｖｆｙ７の大きさは第１検証電圧Ｖ＿ｖｆｙ１が最も小さく、第７検証電圧Ｖ＿ｖｆｙ７が最も大きくてもよい。検証電圧の数は本実施例に限定されない。

【0085】

検証電圧Ｖ＿ｖｆｙ１～Ｖ＿ｖｆｙ７のそれぞれによって検証動作がパスされたメモリセルの閾値電圧は、目標プログラム状態に対応する閾値電圧を有すると判別されることができる。検証動作がパスされたメモリセルは第２プログラムループＰＬ２においてプログラム禁止（ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔ）されることができる。プログラム禁止されたメモリセルと接続されたビットラインにはプログラム禁止電圧が印加されることができる。

【0086】

検証電圧Ｖ＿ｖｆｙ１～Ｖ＿ｖｆｙ７のそれぞれによって検証動作がフェイルされたメモリセルの閾値電圧は、目標プログラム状態に対応する閾値電圧を有していないと判別されることができる。検証動作がフェイルされたメモリセルは第２プログラムループＰＬ２を行うことができる。

【0087】

第２プログラムループＰＬ２において、メモリ装置１００は選択されたメモリセルが接続された選択されたワードラインに第１プログラム電圧Ｖｐｇｍ１より単位電圧ΔＶｐｇｍ分だけ高い第２プログラム電圧Ｖｐｇｍ２を印加することができる。その後、メモリ装置１００は第１プログラムループＰＬ１の検証動作と同様に第２プログラムループＰＬ２の検証動作を行うことができる。

【0088】

その後、メモリ装置１００は予め設定された回数分だけ第２プログラムループＰＬ２と同様に次のプログラムループを行うことができる。

【0089】

実施例では、予め設定された回数のプログラムループ以内にプログラム動作が完了しないと、プログラム動作はフェイルであることができる。予め設定された回数のプログラムループ以内にプログラム動作が完了すると、プログラム動作はパスであることができる。プログラム動作の完了有無は選択されたメモリセルに対する全ての検証動作がパスされたか否かで決まることができる。選択されたメモリセルの全てに対する検証動作がパスされると、次のプログラムループは行わなくてもよい。

【0090】

実施例では、プログラム電圧は増加型ステップパルスプログラミング（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）方式によって決まることができる。プログラム電圧のレベルはプログラムループＰＬ１～ＰＬｎが繰り返されることによって段階的に増加または減少することができる。それぞれのプログラムループで使用されるプログラム電圧の印加回数、電圧レベル、そして電圧印加時間などはメモリコントローラ２００の制御に応じて様々な形態に決まってもよい。

【0091】

図６はメモリ装置のプログラム動作における検証動作を説明するための図である。

【0092】

図６を参照すると、メモリ装置１００のプログラム動作は複数のプログラムループＰＬ１～ＰＬｎを含んでもよい。複数のプログラムループＰＬ１～ＰＬｎのそれぞれはプログラム電圧印加動作及び検証動作を含んでもよい。検証動作はセンシング区間（Ｓｅｎｓｉｎｇ）及び比較区間（Ｃｏｍｐａｒｉｎｇ）を含んでもよい。

【0093】

センシング区間は、選択されたメモリセルに接続された選択されたワードラインに検証電圧を印加するとき、選択されたメモリセルの閾値電圧に応じて可変するビットラインの電圧を検知する区間であってもよい。メモリ装置１００は可変するビットラインの電圧に応じて選択されたメモリセルの閾値電圧を識別することができる。例えば、メモリセルの閾値電圧が検証電圧を超えると、メモリセルに接続されたビットラインの電圧を保持されることができる。このとき、検証電圧を超える閾値電圧を有するメモリセルはオフセルと識別されることができる。オフセルと識別されたメモリセルの閾値電圧は、目標プログラム状態に対応する閾値電圧に達したと識別されることができる。他の例として、メモリセルの閾値電圧が検証電圧以下であれば、メモリセルに接続されたビットラインの電圧は低くなることができる。このとき、検証電圧以下の閾値電圧を有するメモリセルはオンセルと識別されることができる。オンセルと識別されたメモリセルの閾値電圧は目標プログラム状態に対応する閾値電圧に達していないと識別されることができる。

【0094】

比較区間はオンセルと識別されたメモリセルの数と基準フェイルビット数とを比較する区間であってもよい。基準フェイルビット数は検証動作の結果が検証パスまたは検証フェイルの何れであるかを決める基準ビット数であってもよい。

【0095】

図６の下段に示すグラフは、メモリ装置１００が複数のプログラムループＰＬ１～ＰＬｎを実行するにつれて変化するメモリセルの閾値電圧の分布である。また、図６の下段に示すグラフの横軸はメモリセルの閾値電圧Ｖｔｈを示し、グラフの縦軸はメモリセルの数＃ｏｆ ｃｅｌｌｓを示す。

【0096】

図６の下段に示すグラフを参照すると、複数のプログラムループＰＬ１～ＰＬｎのそれぞれは比較区間を含んでもよい。メモリ装置１００は、複数のプログラムループＰＬ１～ＰＬｎのそれぞれの比較区間において検証電圧Ｖ＿ｖｆｙによってオンセルと識別されたメモリセルの数Ｎｕｍ ｆｂと基準フェイルビット数Ｒｅｆ ｆｂを比較することができる。例えば、検証電圧Ｖ＿ｖｆｙによってオンセルと識別されたメモリセルの数Ｎｕｍ ｆｂが基準フェイルビット数Ｒｅｆ ｆｂより少ないと、検証動作はパスされることができる。他の例として、検証電圧Ｖ＿ｖｆｙによってオンセルと識別されたメモリセルの数Ｎｕｍ ｆｂが基準フェイルビット数Ｒｅｆ ｆｂと同一または多いと、検証動作はフェイルされることができる。

【0097】

但し、メモリセルのそれぞれはプログラム電圧印加動作において閾値電圧が上昇する程度が異なってもよい。例えば、メモリセルの何れか１つのメモリセルは、他の１つのメモリセルよりプログラム電圧印加動作において閾値電圧が大きく上昇することができる。そして、複数のプログラムループＰＬ１～ＰＬｎの何れか１つのプログラムループにおいて用いられたプログラム電圧の大きさは、何れか１つのプログラムループの前のプログラムループにおいて用いられたプログラム電圧の大きさよりステップ電圧分だけ大きくてもよい。ステップ電圧は、複数のプログラムループＰＬ１～ＰＬｎのうち現在のプログラムループにおいて用いられたプログラム電圧の大きさと前のプログラムループにおいて用いられたプログラム電圧との差であってもよい。例えば、メモリ装置１００が選択されたメモリセルに対する第２プログラムループＰＬ２の検証動作を行う場合、第２プログラムループＰＬ２において用いられたプログラム電圧の大きさと第１プログラムループＰＬ１において用いられたプログラム電圧の大きさとの差がステップ電圧であってもよい。他の例では、ステップ電圧は図５に示す単位電圧ΔＶｐｇｍであってもよい。

【0098】

ステップ電圧の大きさは複数のプログラムループＰＬ１～ＰＬｎが行われるほど増加することができる。複数のプログラムループＰＬ１～ＰＬｎを行うほどステップ電圧の大きさが増加するにつれて検証電圧Ｖ＿ｖｆｙを超える閾値電圧を有するメモリセルが増加することができる。ステップ電圧の大きさが増加するにつれて、検証動作においてパスまたはフェイル有無の基準となる基準フェイルビット数Ｒｅｆ ｆｂが変更されることができる。例えば、ステップ電圧の大きさが増加するほど、基準フェイルビット数Ｒｅｆ ｆｂが増加することができる。

【0099】

図７は本発明の一実施例によるメモリ装置のプログラム動作を説明するための図である。

【0100】

図７を参照すると、メモリ装置１００に含まれたプログラム動作制御部１４０は、プログラム動作実行部１５０、ステップ電圧演算部１６０、基準ビット決定部１７０、及び検証結果生成部１８０を含んでもよい。

【0101】

プログラム動作実行部１５０は複数のメモリセルのうち選択されたメモリセルに対するプログラム動作を行うことができる。プログラム動作は複数のプログラムループを含んでもよい。複数のプログラムループのそれぞれはプログラム電圧印加動作及び検証動作を含んでもよい。

【0102】

プログラム動作実行部１５０は複数のプログラムループの何れか１つのプログラムループを行った後、プログラム電圧情報Ｖ＿ｉｎｆをステップ電圧演算部１６０に提供することができる。プログラム電圧情報Ｖ＿ｉｎｆは複数のプログラムループの何れか１つのプログラムループにおいて用いられたプログラム電圧の大きさに関する情報であることができる。プログラム動作実行部１５０はプログラム関連情報Ｐｇｍ＿ｉｎｆを基準ビット決定部１７０に提供することができる。プログラム関連情報Ｐｇｍ＿ｉｎｆは選択されたメモリセルに対するプログラム及び消去動作が行われた回数及び選択されたメモリセルに接続された選択されたワードラインの位置に関する情報を含んでもよい。

【0103】

プログラム動作実行部１５０は検証電圧を用いて選択されたメモリセルの閾値電圧を識別することができる。プログラム動作実行部１５０は選択されたメモリセルのうち検証電圧によってオンセルと識別されたメモリセルの数Ｎｕｍ ｆｂを検証結果生成部１８０に提供することができる。

【0104】

ステップ電圧演算部１６０はプログラム電圧情報保存部１６１を含んでもよい。

【0105】

プログラム電圧情報保存部１６１は複数のプログラムループの何れか１つのプログラムループにおいて用いられたプログラム電圧の大きさに関する情報を保存することができる。

【0106】

ステップ電圧演算部１６０はプログラム電圧情報保存部１６１に保存されたプログラム電圧の大きさに関する情報に基づいてステップ電圧Ｖｓｔｅｐを演算することができる。具体的には、ステップ電圧演算部１６０は複数のプログラムループの何れか１つのプログラムループにおいて用いられたプログラム電圧の大きさと何れか１つのプログラムループの前のプログラムループにおいて用いられたプログラム電圧の大きさとの差であるステップ電圧Ｖｓｔｅｐを演算することができる。例えば、図５を参照してプログラム動作実行部１５０が選択されたメモリセルに対して第２プログラムループＰＬ２のプログラム電圧印加動作まで行ったと仮定して説明する。このとき、ステップ電圧演算部１６０は第２プログラムループＰＬ２において選択されたメモリセルに印加された第２プログラム電圧Ｖｐｇｍ２の大きさと、第１プログラムループＰＬ１において選択されたメモリセルに印加された第１プログラム電圧Ｖｐｇｍ１の大きさとの差をステップ電圧Ｖｓｔｅｐと決めることができる。

【0107】

ステップ電圧Ｖｓｔｅｐの大きさは選択されたメモリセルに対する複数のプログラムループが行われた程度に応じて異なってもよい。具体的には、ステップ電圧Ｖｓｔｅｐの大きさは複数のプログラムループが行われた回数に応じて増加することができる。例えば、図５を参照すると、第２プログラム電圧Ｖｐｇｍ２の大きさと第１プログラム電圧Ｖｐｇｍ１の大きさとの差である第２プログラムループＰＬ２におけるステップ電圧Ｖｓｔｅｐの大きさは、第ｎプログラム電圧Ｖｐｇｍｎの大きさと第ｎ－１プログラム電圧Ｖｐｇｍｎ－１の大きさとの差である第ｎプログラムループＰＬｎにおけるステップ電圧Ｖｓｔｅｐの大きさより小さくてもよい。

【0108】

ステップ電圧演算部１６０は演算されたステップ電圧Ｖｓｔｅｐを基準ビット決定部１７０に提供することができる。

【0109】

基準ビット決定部１７０は基準ビット情報保存部１７１を含んでもよい。

【0110】

基準ビット情報保存部１７１は基準フェイルビット数に関する情報を保存することができる。基準フェイルビット数に関する情報はステップ電圧Ｖｓｔｅｐの大きさに対応する第１基準ビット数と、選択されたメモリセルに対するプログラム及び消去動作が行われた回数に対応する第２基準ビット数と、選択されたメモリセルに接続された選択されたワードラインの位置に対応する第３基準ビット数と、を含んでもよい。

【0111】

基準ビット決定部１７０はステップ電圧Ｖｓｔｅｐの大きさに基づいて基準フェイルビット数Ｒｅｆ ｆｂを決めることができる。基準ビット決定部１７０はステップ電圧演算部１６０から演算されたステップ電圧Ｖｓｔｅｐの提供を受けることができる。実施例において、基準ビット決定部１７０は、基準ビット情報保存部１７１に保存された基準フェイルビット数に関する情報を用いてステップ電圧Ｖｓｔｅｐの大きさに対応する第１基準ビット数を基準フェイルビット数Ｒｅｆ ｆｂと決めることができる。第１基準ビット数はステップ電圧Ｖｓｔｅｐの大きさが増加するほど、より大きいビット数を有することができる。他の実施例では、基準ビット決定部１７０は、第１基準ビット数と選択されたメモリセルに対するプログラム及び消去動作が行われた回数に対応する第２基準ビット数の和を基準フェイルビット数Ｒｅｆ ｆｂと決めることができる。第２基準ビット数は、選択されたメモリセルに対するプログラム及び消去動作が行われた回数が増加するほど、より大きいビット数を有することができる。他の実施例では、基準ビット決定部１７０は、第１基準ビット数と選択されたメモリセルに接続された選択されたワードラインの位置に対応する第３基準ビット数の和を基準フェイルビット数Ｒｅｆ ｆｂと決めることができる。第３基準ビット数は、選択されたワードラインの位置が選択ラインに隣接するほど、より小さいビット数を有することができる。選択ラインは、図３に示すドレイン選択ラインＤＳＬまたはソース選択ラインＳＳＬであってもよい。他の実施例では、基準ビット決定部１７０は、第１基準ビット数、第２基準ビット数、及び第３基準ビット数の和を基準フェイルビット数Ｒｅｆ ｆｂと決めてもよい。

【0112】

基準ビット決定部１７０は、基準ビット情報保存部１７１に保存された基準フェイルビット数に関する情報を用いて基準フェイルビット数Ｒｅｆ ｆｂを決め、決まった基準フェイルビット数Ｒｅｆ ｆｂを検証結果生成部１８０に提供することができる。

【0113】

検証結果生成部１８０はオンセルと識別されたメモリセルの数Ｎｕｍ ｆｂと決まった基準フェイルビット数Ｒｅｆ ｆｂとを比較し、比較した結果に基づいて検証結果情報Ｖｆｙ ｒを生成することができる。具体的には、検証結果生成部１８０はオンセルと識別されたメモリセルの数Ｎｕｍ ｆｂが基準フェイルビット数Ｒｅｆ ｆｂより少ないと、パスを示す検証結果情報Ｖｆｙ ｒを生成してプログラム動作実行部１５０に提供することができる。検証結果生成部１８０はオンセルと識別されたメモリセルの数Ｎｕｍ ｆｂが基準フェイルビット数Ｒｅｆ ｆｂと同一または多いと、フェイルを示す検証結果情報Ｖｆｙ ｒを生成してプログラム動作実行部１５０に提供することができる。

【0114】

その後、プログラム動作実行部１５０は、検証結果生成部１８０から提供された検証結果情報Ｖｆｙ ｒに基づいて何れか１つのプログラムループの次のプログラムループを行うか否かを決めることができる。例えば、プログラム動作実行部１５０は、パスを示す検証結果情報Ｖｆｙ ｒを受信すると、次のプログラムループを行わなくてもよい。他の例として、プログラム動作実行部１５０は、パスを示す検証結果情報Ｖｆｙ ｒを受信すると、次のプログラムループにおいて検証動作を省略することができる。即ち、プログラム動作実行部１５０は、パスを示す検証結果情報Ｖｆｙ ｒを受信すると、次のプログラムループにおいて検証動作を除いたプログラム電圧印加動作のみを行うことができる。さらに他の例では、プログラム動作実行部１５０は、フェイルを示す検証結果情報Ｖｆｙ ｒを受信すると、次のプログラムループを行ってもよい。

【0115】

図８はプログラム電圧情報保存部を説明するための図である。

【0116】

図８を参照すると、ステップ電圧演算部１６０に含まれたプログラム電圧情報保存部１６１は、プログラム電圧の大きさに関する情報を保存することができる。具体的には、プログラム電圧情報保存部１６１は、第１プログラムループＰＬ１のプログラム電圧印加動作において用いられた第１プログラム電圧Ｖｐｇｍ１の大きさに関する情報を保存することができる。プログラム電圧情報保存部１６１は、第２プログラムループＰＬ２から第ｎプログラムループＰＬｎまでそれぞれのプログラム電圧印加動作において用いられた第２プログラム電圧Ｖｐｇｍ２から第ｎプログラム電圧Ｖｐｇｍｎまでの大きさに関する情報を保存することができる。このように、プログラム電圧情報保存部１６１は、複数のプログラムループのそれぞれのプログラム電圧印加動作において用いられたプログラム電圧の大きさに関する情報を保存することができる。そして、図７に示すステップ電圧演算部１６０は、プログラム電圧情報保存部１６１に保存されたプログラム電圧の大きさに関する情報に基づいてステップ電圧を演算することができる。

【0117】

図９はステップ電圧の大きさに対応する第１基準ビット数を説明するための図である。

【0118】

図９を参照すると、基準ビット情報保存部１７１はステップ電圧の大きさに対応する第１基準ビット数を保存することができる。図９の表１及び表２は、図７に示すステップ電圧演算部１６０が演算したステップ電圧の大きさＶｓｔｅｐ１、２に応じて決める第１基準ビット数Ｒｅｆ ｆｂ１、１１を示す。実施例において、表１を参照すると、ステップ電圧Ｖｓｔｅｐ１の大きさが４００ｍｖ超過、４５０ｍｖ以下であれば、第１基準ビット数Ｒｅｆ ｆｂ１は５０と決められてもよい。即ち、４００ｍｖ超過、４５０ｍｖ以下であるステップ電圧Ｖｓｔｅｐ１の大きさに対応する第１基準ビット数Ｒｅｆ ｆｂ１は５０と決められてもよい。また、４５０ｍｖ超過、５００ｍｖ以下であるステップ電圧の大きさに対応する第１基準ビット数Ｒｅｆ ｆｂ１は５０＋ａと決められてもよい。ステップ電圧Ｖｓｔｅｐ１の大きさがどの範囲に含まれるかによって第１基準ビット数Ｒｅｆ ｆｂ１が決められてもよい。ステップ電圧Ｖｓｔｅｐ１の大きさに対応する第１基準ビット数Ｒｅｆ ｆｂ１は表１により決められてもよい。そして、表１に示すようにステップ電圧Ｖｓｔｅｐ１の大きさが増加するほど、第１基準ビット数Ｒｅｆ ｆｂ１は増加することができる。

【0119】

他の実施例において、表２を参照すると、ステップ電圧Ｖｓｔｅｐ２の大きさは一定に増加することができる。即ち、ステップ電圧Ｖｓｔｅｐ２の大きさは予め決められた大きさに応じて増加することができる。表２では、ステップ電圧Ｖｓｔｅｐ２の大きさが５０ｍｖずつ増加する場合を例示した。表２を参照すると、ステップ電圧Ｖｓｔｅｐ２の大きさが４００ｍｖである場合、第１基準ビット数Ｒｅｆ ｆｂ１１は５０と決められてもよい。ステップ電圧Ｖｓｔｅｐ２の大きさが４５０ｍｖである場合、第１基準ビット数Ｒｅｆ ｆｂ１１は５０＋ａと決められてもよい。このように、ステップ電圧Ｖｓｔｅｐ２の大きさに対応する第１基準ビット数Ｒｅｆ ｆｂ１１は表２によって決められてもよい。そして、ステップ電圧Ｖｓｔｅｐ２の大きさが増加するほど、第１基準ビット数Ｒｅｆ ｆｂ１１が増加することができる。

【0120】

図１０はプログラム及び消去動作の回数に対応する第２基準ビット数を説明するための図である。

【0121】

図１０を参照すると、基準ビット情報保存部１７１は選択されたメモリセルに対するプログラム及び消去動作が行われた回数Ｅ／Ｗ Ｃｎｔに対応する第２基準ビット数Ｒｅｆ ｆｂ２を保存することができる。図１０に示す表３を参照すると、選択されたメモリセルに対するプログラム及び消去動作が行われた回数Ｅ／Ｗ Ｃｎｔが第１基準カウント値Ｒｅｆ Ｃｎｔ１未満であれば、第２基準ビット数Ｒｅｆ ｆｂ２は０であってもよい。選択されたメモリセルに対するプログラム及び消去動作が行われた回数Ｅ／Ｗ Ｃｎｔが第１基準カウント値Ｒｅｆ Ｃｎｔ１以上であり、第２基準カウント値Ｒｅｆ Ｃｎｔ２未満であれば、第２基準ビット数Ｒｅｆ ｆｂ２はｂであってもよい。選択されたメモリセルに対するプログラム及び消去動作が行われた回数Ｅ／Ｗ Ｃｎｔが第２基準カウント値Ｒｅｆ Ｃｎｔ２以上であり、第３基準カウント値Ｒｅｆ Ｃｎｔ３未満であれば、第２基準ビット数Ｒｅｆ ｆｂ２は２ｂであってもよい。表３に示すように選択されたメモリセルに対するプログラム及び消去動作が行われた回数Ｅ／Ｗ Ｃｎｔが増加するほど、第２基準ビット数Ｒｅｆ ｆｂ２は増加することができる。

【0122】

図１１はワードラインの位置に対応する第３基準ビット数を説明するための図である。

【0123】

図１１を参照すると、基準ビット情報保存部１７１は、選択メモリセルに接続された選択されたワードラインの位置に対応する第３基準ビット数Ｒｅｆ ｆｂ３を保存することができる。３Ｄメモリセルの構造ではメモリセルの位置によってメモリセルの特性が異なることがある。具体的には、メモリセルが中央に位置するほど、メモリセルの特性が良く、メモリセルが端に位置するほど、メモリセルの特性が悪くなることができる。

【0124】

図１１では、３Ｄメモリセルの構造において第８ワードラインＷＬ８に接続されたメモリセルが最も中央に位置したメモリセルであると仮定して説明する。第８ワードラインＷＬ８に接続されたメモリセルは他のメモリセルに比べてメモリセルの特性が最も良好であり得る。即ち、第８ワードラインＷＬ８にプログラム電圧を印加する場合、第８ワードラインＷＬ８に接続されたメモリセルの閾値電圧が上昇する程度は、他のメモリセルの閾値電圧が上昇する程度より大きくてもよい。第８ワードラインＷＬ８に接続されたメモリセルは、他のメモリセルに比べて検証電圧を超える閾値電圧を有するメモリセルがさらに多くてもよい。従って、第８ワードラインＷＬ８に接続されたメモリセルに対する検証動作の際、他のメモリセルに比べて第３基準ビット数Ｒｅｆ ｆｂ３が高くなければならない。図１１では、選択されたワードラインが第８ワードラインＷＬ８である場合、第８ワードラインＷＬ８に対応する第３基準ビット数Ｒｅｆ ｆｂ３である０が最も大きい基準ビット数であると仮定して説明する。第８ワードラインＷＬ８に対応する第３基準ビット数Ｒｅｆ ｆｂ３が最も大きくてもよい。そして、選択されたワードラインが選択ラインに隣接するほど、選択されたワードラインに接続された選択されたメモリセルの特性が悪くなるため、第３基準ビット数Ｒｅｆ ｆｂ３は低くなければならない。例えば、選択されたワードラインが第６ワードラインＷＬ６である場合、第３基準ビット数Ｒｅｆ ｆｂ３は－２ｃと決められてもよい。選択されたワードラインの位置が選択ラインに隣接するほど、第３基準ビット数Ｒｅｆ ｆｂ３は低くなることができる。即ち、選択ラインに最も隣接するワードラインに対応する第３基準ビット数Ｒｅｆ ｆｂ３が最も小さいビット数を有することができる。そして、真ん中のワードラインに対応する第３基準ビット数Ｒｅｆ ｆｂ３が最も大きいビット数を有することができる。選択ラインは、図３に示すドレイン選択ラインＤＳＬまたはソース選択ラインＳＳＬであってもよい。

【0125】

図１２はステップ電圧の大きさ、プログラム及び消去動作の回数及びワードラインの位置を考慮して決められた基準フェイルビット数を説明するための図である。

【0126】

図７に示す基準ビット決定部１７０は、基準ビット情報保存部１７１に保存された基準フェイルビット数に関する情報に基づいて基準フェイルビット数を決めることができる。基準フェイルビット数に関する情報は、ステップ電圧の大きさに対応する第１基準ビット数と、選択されたメモリセルに対するプログラム及び消去動作の回数に対応する第２基準ビット数と、選択されたワードラインの位置に対応する第３基準ビット数と、を含んでもよい。即ち、基準フェイルビット数はステップ電圧の大きさ、プログラム及び消去動作の回数、及び選択されたワードラインの位置を考慮して決めることができる。

【0127】

図１２に示す表を例に挙げて説明すると、ステップ電圧の大きさが５００ｍｖ超過５５０ｍｖ以下であれば、第１基準ビット数は５０＋２ａと決められてもよい。選択されたメモリセルに対するプログラム及び消去動作が行われた回数が第１基準カウント値以上であり、第２基準カウント値未満であれば、第２基準ビット数はｂと決められてもよい。選択されたワードラインの位置が第７ワードラインである場合、第３基準ビット数は－ｃと決められてもよい。即ち、ステップ電圧の大きさ、プログラム及び消去動作の回数及び選択されたワードラインの位置を全て考慮した基準フェイルビット数Ｒｅｆ ｆｂは、５０＋２ａ＋ｂ－ｃと決められてもよい。基準ビット決定部１７０は決められた基準フェイルビット数Ｒｅｆ ｆｂを検証結果生成部１８０に提供することができる。

【0128】

図９～図１１で上述したように、メモリ装置１００はステップ電圧の大きさに応じて第１基準ビット数を決めることができる。メモリ装置１００は選択されたメモリセルに対するプログラム及び消去動作の回数に応じて第２基準ビット数を決めることができる。メモリ装置１００は選択されたワードラインの位置に応じて第３基準ビット数を決めることができる。メモリ装置１００は第１基準ビット数、第２基準ビット数及び第３基準ビット数に基づいて基準フェイルビット数を決めることができる。具体的には、メモリ装置１００は第２基準ビット数及び第３基準ビット数のうち少なくとも１つ以上の基準ビット数と第１基準ビット数の和を基準フェイルビット数と決めることができる。

【0129】

本発明の一実施例によると、メモリ装置１００はステップ電圧の大きさ、プログラム及び消去動作の回数、選択されたワードラインの位置に応じて基準フェイルビット数を変更することによってプログラム電圧印加動作または検証動作を行う回数を減らすことができる。

【0130】

図１３は本発明の一実施例によるメモリ装置のプログラム動作を説明するためのフローチャートである。

【0131】

図１３を参照すると、段階Ｓ１３０１において、メモリ装置１００は複数のプログラムループの何れか１つのプログラムループにおいて複数のメモリセルに接続されたワードラインにプログラム電圧を印加することができる。

【0132】

段階Ｓ１３０３において、メモリ装置１００は何れか１つのプログラムループにおいて複数のメモリセルに接続されたワードラインに検証電圧を印加することができる。

【0133】

段階Ｓ１３０５において、メモリ装置１００は何れか１つのプログラムループにおいて印加されたプログラム電圧の大きさと何れか１つのプログラムループの前のプログラムループにおいて印加されたプログラム電圧の大きさとの差であるステップ電圧を演算することができる。

【0134】

段階Ｓ１３０７において、メモリ装置１００はステップ電圧の大きさに基づいて基準フェイルビット数を決めることができる。実施例において、メモリ装置１００はステップ電圧の大きさに対応する第１基準ビット数を基準フェイルビット数と決めることができる。ステップ電圧の大きさは複数のプログラムループが行われた回数に応じて増加することができる。ステップ電圧の大きさが増加するほど、第１基準ビット数はより大きいビット数を有することができる。

【0135】

段階Ｓ１３０９において、メモリ装置１００は複数のメモリセルのうち検証電圧によって識別されたオンセルの数と基準フェイルビット数とを比較することができる。基準フェイルビット数は第１基準ビット数、第２基準ビット数、及び第３基準ビット数のうち少なくとも１つ以上を含んでもよい。

【0136】

段階Ｓ１３１１において、メモリ装置１００は比較結果に基づいて検証結果情報を生成することができる。例えば、メモリ装置１００は検証電圧によって識別されたオンセルの数が基準フェイルビット数より少ないと、パスを示す検証結果情報を生成することができる。他の例として、メモリ装置１００は検証電圧によって識別されたオンセルの数が基準フェイルビット数と同一または多いと、フェイルを示す検証結果情報を生成することができる。

【0137】

図１４は、本発明の一実施例によるメモリシステムが適用されたメモリカードシステムを示すブロック図である。

【0138】

図１４を参照すると、メモリカードシステム２０００は、メモリコントローラ２１００、メモリ装置２２００、及びコネクタ２３００を含む。

【0139】

メモリコントローラ２１００はメモリ装置２２００と接続される。メモリコントローラ２１００はメモリ装置２２００をアクセスするように構成される。例えば、メモリコントローラ２１００はメモリ装置２２００の読み出し、書き込み、消去、及び背景（ｂａｃｋｇｒｏｕｎｄ）動作を制御するように構成されてもよい。メモリコントローラ２１００はメモリ装置２２００とホスト（Ｈｏｓｔ）との間にインターフェースを提供するように構成される。メモリコントローラ２１００はメモリ装置２２００を制御するためのファームウェアを駆動するように構成される。メモリコントローラ２１００は図１を参照して説明したメモリコントローラ２００と同様に具現されてもよい。メモリ装置２２００は図１を参照して説明したメモリ装置１００と同様に具現されてもよい。

【0140】

例えば、メモリコントローラ２１００は、ラム（ＲＡＭ、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、プロセッシングユニット（ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ホストインターフェース（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）、メモリインターフェース（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）、エラー訂正部などの構成要素を含んでもよい。

【0141】

メモリコントローラ２１００はコネクタ２３００を介して外部装置と通信することができる。メモリコントローラ２１００は特定の通信規格に従って外部装置（例えば、ホスト）と通信することができる。例えば、メモリコントローラ２１００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｅｄ ＭＭＣ）、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩ－Ｅ（ＰＣＩ－ｅｘｐｒｅｓｓ）、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、Ｓｅｒｉａｌ－ＡＴＡ、Ｐａｒａｌｌｅｌ－ＡＴＡ、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）、ファイヤーワイヤー（Ｆｉｒｅｗｉｒｅ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ＷＩＦＩ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＶＭｅなどの様々な通信規格のうち少なくとも１つを介して外部装置と通信するように構成される。例えば、コネクタ２３００は上述した多様な通信規格のうち少なくとも１つによって定義されることができる。

【0142】

例えば、メモリ装置２２００は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＮＡＮＤ型フラッシュメモリ、ノア型フラッシュメモリ、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＳＴＴ－ＭＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ－Ｍａｇｎｅｔｉｃ ＲＡＭ）などの様々な不揮発性メモリ素子で構成されてもよい。

【0143】

メモリコントローラ２１００及びメモリ装置２２００は１つの半導体装置に集積されてメモリカードを構成することができる。例えば、メモリコントローラ２１００及びメモリ装置２２００は１つの半導体装置に集積され、ＰＣカード（ＰＣＭＣＩＡ、Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）（ＣＦ）カード、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリースティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ、ｅＭＭＣ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、汎用フラッシュ記憶装置（ＵＦＳ）などのメモリカードを構成することができる。

【0144】

図１５は、本発明の一実施例によるメモリシステムが適用されたＳＳＤシステムを示すブロック図である。

【0145】

図１５を参照すると、ＳＳＤシステム３０００はホスト３１００及びＳＳＤ３２００を含む。ＳＳＤ３２００は信号コネクタ３００１を介してホスト３１００と信号を送受信し、電源コネクタ３００２を介して電源の入力を受ける。ＳＳＤ３２００はＳＳＤコントローラ３２１０、複数のフラッシュメモリ３２２１～３２２ｎ、補助電源装置３２３０、及びバッファメモリ３２４０を含む。

【0146】

本発明の実施例によると、ＳＳＤコントローラ３２１０は図１を参照して説明したメモリコントローラ２００の機能を行うことができる。

【0147】

ＳＳＤコントローラ３２１０はホスト３１００から受信した信号に応答して複数のフラッシュメモリ３２２１～３２２ｎを制御することができる。例えば、信号はホスト３１００及びＳＳＤ３２００のインターフェースに基づく信号であってもよい。例えば、信号はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｅｄ ＭＭＣ）、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩ－Ｅ（ＰＣＩ－ｅｘｐｒｅｓｓ）、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、Ｓｅｒｉａｌ－ＡＴＡ、Ｐａｒａｌｌｅｌ－ＡＴＡ、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）、ファイヤーワイヤー（Ｆｉｒｅｗｉｒｅ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ＷＩＦＩ、Ｂｌｕｅｔｏｏｔｈ、ＮＶＭｅなどのインターフェースのうち少なくとも１つによって定義された信号であってもよい。

【0148】

補助電源装置３２３０は電源コネクタ３００２を介してホスト３１００と接続される。補助電源装置３２３０はホスト３１００から電源の入力を受け、充電することができる。補助電源装置３２３０はホスト３１００からの電源供給が円滑でない場合、ＳＳＤ３２００の電源を提供することができる。例えば、補助電源装置３２３０はＳＳＤ３２００内に位置してもよく、ＳＳＤ３２００の外に位置してもよい。例えば、補助電源装置３２３０はメインボードに位置し、ＳＳＤ３２００に補助電源を提供することもできる。

【0149】

バッファメモリ３２４０はＳＳＤ３２００のバッファメモリとして動作する。例えば、バッファメモリ３２４０はホスト３１００から受信したデータまたは複数のフラッシュメモリ３２２１～３２２ｎから受信したデータを一時保存するか、フラッシュメモリ３２２１～３２２ｎのメタデータ（例えば、マッピングテーブル）を一時保存することができる。バッファメモリ３２４０はＤＲＡＭ、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＬＰＤＤＲ ＳＤＲＡＭ、ＧＲＡＭなどの揮発性メモリ、またはＦＲＡＭ、ＲｅＲＡＭ、ＳＴＴ－ＭＲＡＭ、ＰＲＡＭなどの不揮発性メモリを含んでもよい。

【0150】

図１６は、本発明の一実施例によるメモリシステムが適用されたユーザシステムを示すブロック図である。

【0151】

図１６を参照すると、ユーザシステム４０００は、アプリケーションプロセッサ４１００、メモリモジュール４２００、ネットワークモジュール４３００、ストレージモジュール４４００、及びユーザインターフェース４５００を含む。

【0152】

アプリケーションプロセッサ４１００はユーザシステム４０００に含まれた構成要素、オペレーティングシステム（ＯＳ；Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）、またはユーザプログラムなどを駆動させることができる。例えば、アプリケーションプロセッサ４１００はユーザシステム４０００に含まれた構成要素を制御するコントローラ、インターフェース、グラフィックエンジンなどを含んでもよい。アプリケーションプロセッサ４１００はシステムオンチップ（ＳｏＣ；Ｓｙｓｔｅｍ－ｏｎ－Ｃｈｉｐ）で提供されてもよい。

【0153】

メモリモジュール４２００はユーザシステム４０００の主メモリ、動作メモリ、バッファメモリ、またはキャッシュメモリとして動作することができる。メモリモジュール４２００はＤＲＡＭ、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＤＤＲ２ ＳＤＲＡＭ、ＤＤＲ３ ＳＤＲＡＭ、ＬＰＤＤＲ ＳＤＡＲＭ、ＬＰＤＤＲ２ ＳＤＲＡＭ、ＬＰＤＤＲ３ ＳＤＲＡＭなどの揮発性ランダムアクセスメモリ、またはＰＲＡＭ、ＲｅＲＡＭ、ＭＲＡＭ、ＦＲＡＭなどの不揮発性ランダムアクセスメモリを含んでもよい。例えば、アプリケーションプロセッサ４１００及びメモリモジュール４２００はＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）に基づいてパッケージ化されて１つの半導体パッケージとして提供されてもよい。

【0154】

ネットワークモジュール４３００は外部装置と通信を行うことができる。例えば、ネットワークモジュール４３００は、ＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、ＧＳＭ（登録商標）（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＷＣＤＭＡ（登録商標）（ｗｉｄｅｂａｎｄ ＣＤＭＡ）、ＣＤＭＡ－２０００、ＴＤＭＡ（Ｔｉｍｅ Ｄｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、Ｗｉｍａｘ、ＷＬＡＮ、ＵＷＢ、Ｂｌｕｅｔｏｏｔｈ、Ｗｉ－Ｆｉなどの無線通信を支援することができる。例えば、ネットワークモジュール４３００はアプリケーションプロセッサ４１００に含まれてもよい。

【0155】

ストレージモジュール４４００はデータを保存することができる。例えば、ストレージモジュール４４００はアプリケーションプロセッサ４１００から受信したデータを保存することができる。または、ストレージモジュール４４００はストレージモジュール４４００に保存されたデータをアプリケーションプロセッサ４１００に伝送することができる。例えば、ストレージモジュール４４００はＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＮＡＮＤ ｆｌａｓｈ、ＮＯＲ ｆｌａｓｈ、３次元構造のＮＡＮＤフラッシュなどの不揮発性半導体メモリ素子で具現されてもよい。例えば、ストレージモジュール４４００はユーザシステム４０００のメモリカード、外付けドライブなどのリムーバブルドライブ（ｒｅｍｏｖａｂｌｅ ｄｒｉｖｅ）として提供されてもよい。

【0156】

例えば、ストレージモジュール４４００は複数の不揮発性メモリ装置を含んでもよく、複数の不揮発性メモリ装置は図１を参照して説明したメモリ装置１００と同様に動作することができる。ストレージモジュール４４００は図１を参照して説明したメモリシステム５０と同様に動作することができる。

【0157】

ユーザインターフェース４５００は、アプリケーションプロセッサ４１００にデータまたは命令語を入力するか、または外部装置にデータを出力するインターフェースを含んでもよい。例えば、ユーザインターフェース４５００はキーボード、キーパッド、ボタン、タッチパネル、タッチスクリーン、タッチパッド、タッチボール、カメラ、マイク、ジャイロスコープセンサ、振動センサ、圧電素子などのユーザ入力インターフェースを含んでもよい。ユーザインターフェース４５００はＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置、ＡＭＯＬＥＤ（Ａｃｔｉｖｅ Ｍａｔｒｉｘ ＯＬＥＤ）表示装置、ＬＥＤ、スピーカ、モニタなどのユーザ出力インターフェースを含んでもよい。

【符号の説明】

【0158】

５０ メモリシステム
１００ メモリ装置
１４０ プログラム動作制御部
１５０ プログラム動作実行部
１６０ ステップ電圧演算部
１６１ プログラム電圧情報保存部
１７０ 基準ビット決定部
１７１ 基準ビット情報保存部
１８０ 検証結果生成部
２００ メモリコントローラ
３００ ホスト

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】