ホーム > 特許ランキング > ＳＫ ｈｙｎｉｘ Ｉｎｃ．
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023113552
(43)【公開日】2023-08-16
(54)【発明の名称】半導体メモリ装置及びその製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20230808BHJP
H10B 43/40 20230101ALI20230808BHJP
H01L 21/336 20060101ALI20230808BHJP
【ＦＩ】
H01L27/11582
H01L27/11573
H01L29/78 371
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022166614
(22)【出願日】2022-10-18
(31)【優先権主張番号】10-2022-0014127
(32)【優先日】2022-02-03
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】310024033
【氏名又は名称】エスケーハイニックス株式会社
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000796
【氏名又は名称】弁理士法人三枝国際特許事務所
(72)【発明者】
【氏名】チョイ ウン ソク
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP17
5F083EP22
5F083EP76
5F083ER21
5F083GA10
5F083GA27
5F083JA35
5F083JA39
5F083JA40
5F083MA06
5F083MA16
5F083MA19
5F083ZA01
5F101BA41
5F101BB02
5F101BD16
5F101BD30
5F101BD34
5F101BE07
(57)【要約】
【課題】製造工程を容易に進められる半導体メモリ装置及びその製造方法を提供する。
【解決手段】半導体メモリ装置は、コンタクト領域及びセル領域を含む基板１０１と、基板１０１の上記セル領域に形成された第１積層体構造ＳＴ１と、第１積層体構造ＳＴ１上に積層された第２積層体構造ＳＴ２と、を含み、第１積層体構造ＳＴ１は、垂直方向に延長された少なくとも１つの下部セルプラグパターン及び下部スリットパターンを含み、第２積層体構造ＳＴ２は、垂直方向に延長し少なくとも１つの下部セルプラグパターンの上部面と直接接する少なくとも１つの上部セルプラグパターン、及び、垂直方向に延長し下部スリットパターンの上部面と直接接する上部スリットパターンを含み、下部スリットパターンの上部面と接する上部スリットパターンの下部面は、下部スリットパターンの上部面より臨界寸法が小さい。
【選択図】図４
【解決手段】半導体メモリ装置は、コンタクト領域及びセル領域を含む基板１０１と、基板１０１の上記セル領域に形成された第１積層体構造ＳＴ１と、第１積層体構造ＳＴ１上に積層された第２積層体構造ＳＴ２と、を含み、第１積層体構造ＳＴ１は、垂直方向に延長された少なくとも１つの下部セルプラグパターン及び下部スリットパターンを含み、第２積層体構造ＳＴ２は、垂直方向に延長し少なくとも１つの下部セルプラグパターンの上部面と直接接する少なくとも１つの上部セルプラグパターン、及び、垂直方向に延長し下部スリットパターンの上部面と直接接する上部スリットパターンを含み、下部スリットパターンの上部面と接する上部スリットパターンの下部面は、下部スリットパターンの上部面より臨界寸法が小さい。
【選択図】図４
【特許請求の範囲】
【請求項1】
コンタクト領域及びセル領域を含む基板と、
上記基板の上記セル領域に形成された第１積層体構造と、
上記第１積層体構造上に積層された第２積層体構造と、を含み、
上記第１積層体構造は垂直方向に延長された少なくとも１つの下部セルプラグパターン及び下部スリットパターンを含み、
上記第２積層体構造は上記垂直方向に延長し上記少なくとも１つの下部セルプラグパターンの上部面と直接接する少なくとも１つの上部セルプラグパターン、及び上記垂直方向に延長し上記下部スリットパターンの上部面と直接接する上部スリットパターンを含み、
上記下部スリットパターンの上部面と接する上記上部スリットパターンの下部面は上記下部スリットパターンの上部面より臨界寸法が小さいことを特徴とする半導体メモリ装置。
上記基板の上記セル領域に形成された第１積層体構造と、
上記第１積層体構造上に積層された第２積層体構造と、を含み、
上記第１積層体構造は垂直方向に延長された少なくとも１つの下部セルプラグパターン及び下部スリットパターンを含み、
上記第２積層体構造は上記垂直方向に延長し上記少なくとも１つの下部セルプラグパターンの上部面と直接接する少なくとも１つの上部セルプラグパターン、及び上記垂直方向に延長し上記下部スリットパターンの上部面と直接接する上部スリットパターンを含み、
上記下部スリットパターンの上部面と接する上記上部スリットパターンの下部面は上記下部スリットパターンの上部面より臨界寸法が小さいことを特徴とする半導体メモリ装置。
【請求項2】
上記セル領域に形成された上記第１積層体構造及び上記第２積層体構造は上記垂直方向に延長されるダミーセルプラグをさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項3】
上記ダミーセルプラグは、
上記第１積層体構造に含まれる下部ダミープラグパターンと、
上記第２積層体構造に含まれ、上記下部ダミープラグパターンと接する上部ダミープラグパターンと、を含むことを特徴とする請求項２に記載の半導体メモリ装置。
上記第１積層体構造に含まれる下部ダミープラグパターンと、
上記第２積層体構造に含まれ、上記下部ダミープラグパターンと接する上部ダミープラグパターンと、を含むことを特徴とする請求項２に記載の半導体メモリ装置。
【請求項4】
上記下部ダミープラグパターンと接する上記上部ダミープラグパターンの下部面は上記下部ダミープラグパターンの上部面より臨界寸法が小さいことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項5】
上記基板のコンタクト領域に形成された第１層間絶縁膜層と、
上記第１層間絶縁膜層上に形成された第２層間絶縁膜層をさらに含み、
上記第１層間絶縁膜層の最上部面の高さは上記第１積層体構造の最上部面の高さと同じであることを特徴とする請求項１に記載の半導体メモリ装置。
上記第１層間絶縁膜層上に形成された第２層間絶縁膜層をさらに含み、
上記第１層間絶縁膜層の最上部面の高さは上記第１積層体構造の最上部面の高さと同じであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項6】
上記第１層間絶縁膜層及び上記第２層間絶縁膜層を貫通するコンタクトプラグをさらに含み、
上記コンタクトプラグは上記第１層間絶縁膜層を貫通する第１導電膜及び上記第２層間絶縁膜層を貫通して上記第１導電膜の上部面と直接接する第２導電膜を含むことを特徴とする請求項５に記載の半導体メモリ装置。
上記コンタクトプラグは上記第１層間絶縁膜層を貫通する第１導電膜及び上記第２層間絶縁膜層を貫通して上記第１導電膜の上部面と直接接する第２導電膜を含むことを特徴とする請求項５に記載の半導体メモリ装置。
【請求項7】
上記第１導電膜の上部面と接する上記第２導電膜の下部面は、上記第１導電膜の上部面より臨界寸法が小さいことを特徴とする請求項６に記載の半導体メモリ装置。
【請求項8】
セル領域及びコンタクト領域を含む第１基板上に第１積層体構造を形成する段階と、
上記セル領域の上記第１積層体構造を貫通する少なくとも１つの第１ホール及び第１トレンチを形成し、上記コンタクト領域の上記第１積層体構造を貫通する第２ホールを形成する段階と、
上記少なくとも１つの第１ホール、上記第１トレンチ、上記第２ホール内に第１導電膜を充填する段階と、
上記セル領域上の上記第１積層体構造の上部に第２積層体構造を形成し、上記コンタクト領域の上記第１積層体構造の上部に層間絶縁膜を形成する段階と、
上記第２積層体構造を貫通して上記少なくとも１つの第１ホール内に上記第１導電膜が露出する少なくとも１つの第３ホールを形成し、上記露出する第１導電膜を除去する段階と、
上記少なくとも１つの第１ホール及び上記少なくとも１つの第３ホールにセルプラグを形成する段階と、を含むことを特徴とする半導体メモリ装置の製造方法。
上記セル領域の上記第１積層体構造を貫通する少なくとも１つの第１ホール及び第１トレンチを形成し、上記コンタクト領域の上記第１積層体構造を貫通する第２ホールを形成する段階と、
上記少なくとも１つの第１ホール、上記第１トレンチ、上記第２ホール内に第１導電膜を充填する段階と、
上記セル領域上の上記第１積層体構造の上部に第２積層体構造を形成し、上記コンタクト領域の上記第１積層体構造の上部に層間絶縁膜を形成する段階と、
上記第２積層体構造を貫通して上記少なくとも１つの第１ホール内に上記第１導電膜が露出する少なくとも１つの第３ホールを形成し、上記露出する第１導電膜を除去する段階と、
上記少なくとも１つの第１ホール及び上記少なくとも１つの第３ホールにセルプラグを形成する段階と、を含むことを特徴とする半導体メモリ装置の製造方法。
【請求項9】
上記第１積層体構造を形成する段階及び上記第２積層体構造を形成する段階のそれぞれは複数の絶縁膜及び複数の犠牲膜を交互に積層することを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
【請求項10】
上記セル領域の上記第２積層体構造をエッチングして上記第１トレンチ内の上記第１導電膜が露出する第２トレンチを形成する段階と、
上記第１トレンチ内の上記第１導電膜を除去し、上記第１トレンチ及び上記第２トレンチを含むスリットを形成する段階と、をさらに含むことを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
上記第１トレンチ内の上記第１導電膜を除去し、上記第１トレンチ及び上記第２トレンチを含むスリットを形成する段階と、をさらに含むことを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
【請求項11】
上記コンタクト領域の上記層間絶縁膜をエッチングして上記第１導電膜の上部面が露出する第４ホールを形成する段階と、
上記第４ホール内に第２導電膜を埋め込んで上記第１導電膜と上記第２導電膜を含むコンタクトプラグを形成する段階と、をさらに含むことを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
上記第４ホール内に第２導電膜を埋め込んで上記第１導電膜と上記第２導電膜を含むコンタクトプラグを形成する段階と、をさらに含むことを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
【請求項12】
上記第２積層体構造及び上記層間絶縁膜の上部に第１連結構造を形成する段階と、
上記第２基板上にＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を形成する段階と、
上記ＣＭＯＳ回路に連結された導電性の第２連結構造を第２基板上に形成する段階と、
上記第１連結構造と上記第２連結構造が互いに連結されるように上記第１連結構造の第１ボンディング金属と上記第２連結構造の第２ボンディング金属を互いに接着する段階と、をさらに含むことを特徴とする請求項１１に記載の半導体メモリ装置の製造方法。
上記第２基板上にＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を形成する段階と、
上記ＣＭＯＳ回路に連結された導電性の第２連結構造を第２基板上に形成する段階と、
上記第１連結構造と上記第２連結構造が互いに連結されるように上記第１連結構造の第１ボンディング金属と上記第２連結構造の第２ボンディング金属を互いに接着する段階と、をさらに含むことを特徴とする請求項１１に記載の半導体メモリ装置の製造方法。
【請求項13】
上記セルプラグを形成する段階の後、上記第１基板を除去して上記セルプラグの端部の一部を露出させる段階と、
上記セルプラグの端部の一部と接するソース膜を形成する段階と、をさらに含むことを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
上記セルプラグの端部の一部と接するソース膜を形成する段階と、をさらに含むことを特徴とする請求項８に記載の半導体メモリ装置の製造方法。
【請求項14】
第１基板上に第１積層体構造を形成し、上記第１積層体構造を貫通するコンタクトプラグ用第１ホール、セルプラグ用第１ホール及びスリット用下部トレンチを形成する段階と、
上記コンタクトプラグ用第１ホール、上記セルプラグ用第１ホール及び上記スリット用下部トレンチに第１導電膜を充填する段階と、
上記第１積層体構造の上部に第２積層体構造を形成し、上記第２積層体構造を貫通して上記セルプラグ用第１ホール内の上記第１導電膜を露出させるセルプラグ用第２ホールを形成する段階と、
上記露出する第１導電膜を除去し、上記セルプラグ用第１ホール及び上記セルプラグ用第２ホール内にセルプラグを形成する段階と、
上記第２積層体構造を貫通して上記スリット用下部トレンチ内の上記第１導電膜を露出させるスリット用上部トレンチを形成する段階と、
上記露出する第１導電膜を除去して上記スリット用下部トレンチ及び上記スリット用上部トレンチを含むスリットを形成する段階と、を含むことを特徴とする半導体メモリ装置の製造方法。
上記コンタクトプラグ用第１ホール、上記セルプラグ用第１ホール及び上記スリット用下部トレンチに第１導電膜を充填する段階と、
上記第１積層体構造の上部に第２積層体構造を形成し、上記第２積層体構造を貫通して上記セルプラグ用第１ホール内の上記第１導電膜を露出させるセルプラグ用第２ホールを形成する段階と、
上記露出する第１導電膜を除去し、上記セルプラグ用第１ホール及び上記セルプラグ用第２ホール内にセルプラグを形成する段階と、
上記第２積層体構造を貫通して上記スリット用下部トレンチ内の上記第１導電膜を露出させるスリット用上部トレンチを形成する段階と、
上記露出する第１導電膜を除去して上記スリット用下部トレンチ及び上記スリット用上部トレンチを含むスリットを形成する段階と、を含むことを特徴とする半導体メモリ装置の製造方法。
【請求項15】
上記第１積層体構造及び上記第２積層体構造のそれぞれは複数の絶縁膜及び複数の犠牲膜が交互に積層されたことを特徴とする請求項１４に記載の半導体メモリ装置の製造方法。
【請求項16】
上記スリットを形成する段階の後、上記スリットを介して露出する上記第１積層体構造の上記複数の犠牲膜と上記第２積層体構造の上記複数の犠牲膜を除去して水平空間を形成する段階と、
上記水平空間を導電パターンで充填する段階と、をさらに含むことを特徴とする請求項１５に記載の半導体メモリ装置の製造方法。
上記水平空間を導電パターンで充填する段階と、をさらに含むことを特徴とする請求項１５に記載の半導体メモリ装置の製造方法。
【請求項17】
上記導電パターンを形成した後、上記スリットを絶縁パターンで充填する段階をさらに含むことを特徴とする請求項１６に記載の半導体メモリ装置の製造方法。
【請求項18】
上記セルプラグ用第１ホールの形成段階において上記第１積層体構造を貫通する支持構造物用ダミーホールを形成し、
上記セルプラグ用第１ホールを上記第１導電膜で充填する段階において上記支持構造物用ダミーホール内に上記第１導電膜を充填することを特徴とする請求項１４に記載の半導体メモリ装置の製造方法。
上記セルプラグ用第１ホールを上記第１導電膜で充填する段階において上記支持構造物用ダミーホール内に上記第１導電膜を充填することを特徴とする請求項１４に記載の半導体メモリ装置の製造方法。
【請求項19】
上記第２積層体構造を形成した後、上記コンタクトプラグ用第１ホール内の上記第１導電膜上に形成された上記第２積層体構造を除去する段階と、
上記第２積層体構造が除去された空間に層間絶縁膜を形成する段階と、をさらに含むことを特徴とする請求項１４に記載の半導体メモリ装置の製造方法。
上記第２積層体構造が除去された空間に層間絶縁膜を形成する段階と、をさらに含むことを特徴とする請求項１４に記載の半導体メモリ装置の製造方法。
【請求項20】
上記層間絶縁膜をエッチングして上記コンタクトプラグ用第１ホール内に上記第１導電膜が露出するコンタクトプラグ用第２ホールを形成する段階と、
上記コンタクトプラグ用第２ホール内に第２導電膜を形成する段階と、をさらに含むことを特徴とする請求項１９に記載の半導体メモリ装置の製造方法。
上記コンタクトプラグ用第２ホール内に第２導電膜を形成する段階と、をさらに含むことを特徴とする請求項１９に記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は電子装置に関し、より詳細には垂直チャネル構造の半導体メモリ装置及びその製造方法に関する。
【背景技術】
【0002】
最近では、コンピュータ環境に対するパラダイム（ｐａｒａｄｉｇｍ）がいつ、どこでもコンピュータシステムが使用できるようにするユビキタスコンピューティング（ｕｂｉｑｕｉｔｏｕｓ ｃｏｍｐｕｔｉｎｇ）に切り替わっている。これにより、携帯電話、デジタルカメラ、ノート型パソコンなどの携帯用電子装置の使用が急増している。このような携帯型電子装置は、一般的に半導体メモリ装置を利用するメモリシステム、即ち、データ保存装置を使用する。データ保存装置は携帯用電子装置の主記憶装置または補助記憶装置として使用される。
【0003】
半導体メモリ装置を利用したデータ保存装置は機械的な駆動部がなくて安定性及び耐久性に優れており、また、情報のアクセス速度が非常に速く、電力消費が少ないという利点がある。このような利点を有するメモリシステムの一例として、データ保存装置は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリ装置、様々なインターフェースを有するメモリカード、ソリッドステートドライブ（ＳＳＤ：Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）などを含む。
【0004】
半導体メモリ装置は、揮発性メモリ装置（Ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性メモリ装置（Ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）に大別される。
【0005】
不揮発性メモリ装置は書き込み及び読み出し速度が相対的に遅いが、電源供給が遮断されても保存データを保持する。従って、電源供給の有無に関わらず保持すべきデータを保存するために不揮発性メモリ装置が用いられる。不揮発性メモリ装置には、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＭＲＯＭ（Ｍａｓｋ ＲＯＭ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ（Ｆｌａｓｈ ｍｅｍｏｒｙ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）などがある。フラッシュメモリはノア型とナンド型に分けられる。
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の実施例は、積層体構造を貫通するコンタクトプラグ形成工程の際に、セルプラグ及びスリットを形成するためのエッチング工程と導電物質埋め込み工程を共に進めることで、製造工程を容易に進められる半導体メモリ装置及びその製造方法を提供する。
【課題を解決するための手段】
【0007】
本発明の実施例による半導体メモリ装置は、コンタクト領域及びセル領域を含む基板と、上記基板の上記セル領域に形成された第１積層体構造と、上記第１積層体構造上に積層された第２積層体構造と、を含み、上記第１積層体構造は垂直方向に延長された少なくとも１つの下部セルプラグパターン及び下部スリットパターンを含み、上記第２積層体構造は上記垂直方向に延長し上記少なくとも１つの下部セルプラグパターンの上部面と直接接する少なくとも１つの上部セルプラグパターン、及び上記垂直方向に延長し上記下部スリットパターンの上部面と直接接する上部スリットパターンを含み、上記下部スリットパターンの上部面と接する上記上部スリットパターンの下部面は上記下部スリットパターンの上部面より臨界寸法が小さい。
【0008】
本発明の実施例による半導体メモリ装置の製造方法は、セル領域及びコンタクト領域を含む第１基板上に第１積層体構造を形成する段階と、上記セル領域の上記第１積層体構造を貫通する少なくとも１つの第１ホール及び第１トレンチを形成し、上記コンタクト領域の上記第１積層体構造を貫通する第２ホールを形成する段階と、上記少なくとも１つの第１ホール、上記第１トレンチ、上記第２ホール内に第１導電膜を充填する段階と、上記セル領域上の上記第１積層体構造の上部に第２積層体構造を形成し、上記コンタクト領域の上記第１積層体構造の上部に層間絶縁膜を形成する段階と、上記第２積層体構造を貫通して上記少なくとも１つの第１ホール内に上記第１導電膜が露出する少なくとも１つの第３ホールを形成し、上記露出する第１導電膜を除去する段階と、上記少なくとも１つの第１ホール及び上記少なくとも１つの第３ホールにセルプラグを形成する段階と、を含む。
【0009】
本発明の実施例による半導体メモリ装置の製造方法は、第１基板上に第１積層体構造を形成し、上記第１積層体構造を貫通するコンタクトプラグ用第１ホール、セルプラグ用第１ホール及びスリット用下部トレンチを形成する段階と、上記コンタクトプラグ用第１ホール、上記セルプラグ用第１ホール及び上記スリット用下部トレンチに第１導電膜を充填する段階と、上記第１積層体構造の上部に第２積層体構造を形成し、上記第２積層体構造を貫通して上記セルプラグ用第１ホール内の上記第１導電膜を露出させるセルプラグ用第２ホールを形成する段階と、上記露出する第１導電膜を除去し、上記セルプラグ用第１ホール及び上記セルプラグ用第２ホール内にセルプラグを形成する段階と、上記第２積層体構造を貫通して上記スリット用下部トレンチ内の上記第１導電膜を露出させるスリット用上部トレンチを形成する段階と、上記露出する第１導電膜を除去して上記スリット用下部トレンチ及び上記スリット用上部トレンチを含むスリットを形成する段階と、を含む。
【発明の効果】
【0010】
本技術によると、下部積層体構造を貫通するコンタクトプラグ形成工程の際、セルプラグ及びスリットを形成するためのエッチング工程と導電物質埋め込み工程を共に進めることができる。これにより、更なる支持台構造物を形成せず、スリットエッチング工程の際にエッチング深さを減少させることができる。
【図面の簡単な説明】
【0011】
【図1】本発明の一実施例による半導体メモリ装置を示すブロック図である。
【図3】本発明の実施例による半導体メモリ装置を概略的に示す斜視図である。
【図5a】本発明の実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【図5b】本発明の実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【図5c】本発明の実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【図5d】本発明の実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【図5e】本発明の実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【図5f】本発明の実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【図5g】本発明の実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【図6】本発明の実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【図7】本発明の実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【図8a】本発明の実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【図8b】本発明の実施例による半導体メモリ装置の製造方法を説明するための断面図である。
【図10】本発明の一実施例によるメモリシステムの構成を示すブロック図である。
【図11】本発明の一実施例によるコンピューティングシステムの構成を示すブロック図である。
【発明を実施するための形態】
【0012】
本明細書または出願に開示されている本発明の概念による実施例に対する特定の構造的ないし機能的な説明は、本発明の概念による実施例を説明するためだけに例示されており、本発明の概念による実施例は様々な形態で実施されてもよく、本明細書または出願に説明された実施例に限定されると解釈されてはならない。
【0013】
以下では、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の実施例を添付の図面を参照して説明する。
【0014】
図１は本発明の一実施例による半導体メモリ装置を示すブロック図である。
【0015】
図１を参照すると、半導体メモリ装置１０は周辺回路（ｐｅｒｉｐｈｅｒａｌ ｃｉｒｃｕｉｔ）ＰＣ及びメモリセルアレイ２０を含む。
【0016】
周辺回路ＰＣは、メモリセルアレイ２０にデータを保存するためのプログラム動作（ｐｒｏｇｒａｍ ｏｐｅｒａｔｉｏｎ）、メモリセルアレイ２０に保存されたデータを出力するための読み出し動作（ｒｅａｄ ｏｐｅｒａｔｉｏｎ）、メモリセルアレイ２０に保存されたデータを消去するための消去動作（ｅｒａｓｅ ｏｐｅｒａｔｉｏｎ）を制御するように構成されてもよい。
【0017】
一実施例では、周辺回路ＰＣは、電圧生成部（Ｖｏｌｔａｇｅ Ｇｅｎｅｒａｔｏｒ）３１、行デコーダ（Ｒｏｗ ｄｅｃｏｄｅｒ）３３、制御回路（Ｃｏｎｔｒｏｌ ｃｉｒｃｕｉｔ）３５、及びページバッファグループ（Ｐａｇｅ Ｂｕｆｆｅｒ Ｇｒｏｕｐ）３７を含んでもよい。
【0018】
メモリセルアレイ２０は複数のメモリブロックを含んでもよい。メモリセルアレイ２０はワードラインＷＬを介して行デコーダ３３に連結されてもよく、ビットラインＢＬを介してページバッファグループ３７に連結されてもよい。
【0019】
制御回路３５は、コマンドＣＭＤ及びアドレスＡＤＤに応答して電圧生成部３１、行デコーダ３３、及びページバッファグループ３７を制御することができる。
【0020】
電圧生成部３１は、制御回路３５の制御に応答してプログラム動作、読み出し動作及び消去動作に用いられる消去電圧、接地電圧、プログラム電圧、検証電圧、パス電圧、読み出し電圧などの様々な動作電圧を生成することができる。
【0021】
行デコーダ３３は制御回路３５の制御に応答してメモリブロックを選択することができる。行デコーダ３３は選択されたメモリブロックに連結されたワードラインＷＬに動作電圧を印加するように構成されてもよい。
【0022】
ページバッファグループ３７はビットラインＢＬを介してメモリセルアレイ２０に連結されてもよい。ページバッファグループ３７は制御回路３５の制御に応答してプログラム動作時に入出力回路（不図示）から受信するデータを一時保存することができる。ページバッファグループ３７は制御回路３５の制御に応答して読み出し動作または検証動作時にビットラインＢＬの電圧または電流をセンシングすることができる。ページバッファグループ３７は制御回路３５の制御に応答してビットラインＢＬを選択することができる。
【0023】
構造的に、メモリセルアレイ２０は周辺回路ＰＣの一部に重畳されてもよい。
【0024】
【0025】
図２を参照すると、メモリセルアレイ２０はソースラインＳＬと複数のビットラインＢＬとの間に連結された複数のセルストリングＣＳ１、ＣＳ２を含んでもよい。複数のセルストリングＣＳ１、ＣＳ２は複数のワードラインＷＬ１～ＷＬｎに共通して連結されてもよい。
【0026】
複数のセルストリングＣＳ１、ＣＳ２のそれぞれは、ソースラインＳＬに連結された少なくとも１つのソースセレクトトランジスタＳＳＴと、ビットラインＢＬに連結された少なくとも１つのドレインセレクトトランジスタＤＳＴと、ソースセレクトトランジスタＳＳＴとドレインセレクトトランジスタＤＳＴとの間に直列に連結された複数のメモリセルＭＣ１～ＭＣｎと、を含んでもよい。
【0027】
複数のメモリセルＭＣ１～ＭＣｎのゲートは互いに離隔して積層された複数のワードラインＷＬ１～ＷＬｎにそれぞれ連結されてもよい。複数のワードラインＷＬ１～ＷＬｎはソースセレクトラインＳＳＬと２つ以上のドレインセレクトラインＤＳＬ１、ＤＳＬ２との間に配置されてもよい。２つ以上のドレインセレクトラインＤＳＬ１、ＤＳＬ２は同じレベルで互いに離隔されてもよい。
【0028】
ソースセレクトトランジスタＳＳＴのゲートはソースセレクトラインＳＳＬに連結されてもよい。ドレインセレクトトランジスタＤＳＴのゲートはドレインセレクトトランジスタＤＳＴのゲートに対応するドレインセレクトラインに連結されてもよい。
【0029】
ソースラインＳＬはソースセレクトトランジスタＳＳＴのソースに連結されてもよい。ドレインセレクトトランジスタＤＳＴのドレインはドレインセレクトトランジスタＤＳＴのドレインに対応するビットラインに連結されてもよい。
【0030】
複数のセルストリングＣＳ１、ＣＳ２は２つ以上のドレインセレクトラインＤＳＬ１、ＤＳＬ２にそれぞれ連結されたストリンググループに分けられてもよい。同じワードライン及び同じビットラインに連結されたセルストリングは互いに異なるドレインセレクトラインによって独立して制御されてもよい。さらに、同じドレインセレクトラインに連結されたセルストリングは互いに異なるビットラインによって独立して制御されてもよい。
【0031】
一実施例では、２つ以上のドレインセレクトラインＤＳＬ１、ＤＳＬ２は第１ドレインセレクトラインＤＳＬ１及び第２ドレインセレクトラインＤＳＬ２を含んでもよい。複数のセルストリングＣＳ１、ＣＳ２は第１ドレインセレクトラインＤＳＬ１に連結された第１ストリンググループの第１セルストリングＣＳ１と、第２ドレインセレクトラインＤＳＬ２に連結された第２ストリンググループの第２セルストリングＣＳ２と、を含んでもよい。
【0032】
図３は本発明の実施例による半導体メモリ装置を概略的に示す斜視図である。
【0033】
図３を参照すると、半導体メモリ装置１０は基板ＳＵＢ上に配置された周辺回路ＰＣと、周辺回路ＰＣに重畳されたゲート積層体ＧＳＴと、を含んでもよい。
【0034】
ゲート積層体ＧＳＴのそれぞれはソースセレクトラインＳＳＬと、複数のワードラインＷＬ１～ＷＬｎと、分離構造ＤＳＭによって同じレベルで互いに分離された２つ以上のドレインセレクトラインＤＳＬ１、ＤＳＬ２と、を含んでもよい。
【0035】
ソースセレクトラインＳＳＬ及び複数のワードラインＷＬ１～ＷＬｎは第１方向Ｘ及び第２方向Ｙに拡張し、基板ＳＵＢの上面に並んだ平板状に形成されてもよい。第１方向ＸはＸＹＺ座標系のＸ軸が向かう方向で、第２方向ＹはＸＹＺ座標系のＹ軸が向かう方向であってもよい。
【0036】
複数のワードラインＷＬ１～ＷＬｎは第３方向Ｚに互いに離隔して積層されてもよい。第３方向ＺはＸＹＺ座標系のＺ軸が向かう方向であってもよい。複数のワードラインＷＬ１～ＷＬｎは２つ以上のドレインセレクトラインＤＳＬ１、ＤＳＬ２とソースセレクトラインＳＳＬとの間に配置されてもよい。
【0037】
ゲート積層体ＧＳＴはスリットＳＩにより互いに分離されてもよい。分離構造ＤＳＭはスリットＳＩより第３方向Ｚに短く形成され、複数のワードラインＷＬ１～ＷＬｎに重畳されてもよい。
【0038】
分離構造ＤＳＭ及びスリットＳＩのそれぞれは直線状またはジグザグ状に延長されてもよく、また、ウェーブ状に延長されてもよい。分離構造ＤＳＭ及びスリットＳＩのそれぞれの幅はデザインルールに応じて多様に変更されてもよい。
【0039】
一実施例によるソースセレクトラインＳＳＬは２つ以上のドレインセレクトラインＤＳＬ１、ＤＳＬ２より周辺回路ＰＣに近く配置されてもよい。
【0040】
半導体メモリ装置１０は、ゲート積層体ＧＳＴと周辺回路ＰＣとの間に配置されたソースラインＳＬと、ソースラインＳＬより周辺回路ＰＣから遠く離隔された複数のビットラインＢＬと、を含んでもよい。ゲート積層体ＧＳＴは複数のビットラインＢＬとソースラインＳＬとの間に配置されてもよい。
【0041】
【0042】
図４を参照すると、メモリセルアレイは下部構造物Ｕと上部構造物Ｔとが互いに接着されて配置されてもよい。
【0043】
上部構造物Ｔは、垂直方向に積層された第１ゲート積層体ＳＴ１及び第２ゲート積層体ＳＴ２と、第１ゲート積層体ＳＴ１及び第２ゲート積層体ＳＴ２を垂直方向に貫通するチャネル構造ＣＨ及び絶縁パターン１３３と、第２ゲート積層体ＳＴ２の下部に配置されたビットライン１４１及び第１連結構造物１ｓｔ＿ＣＳと、を含んでもよい。
【0044】
第１ゲート積層体ＳＴ１及び第２ゲート積層体ＳＴ２が積層され、第１ゲート積層体ＳＴ１及び第２ゲート積層体ＳＴ２を貫通するチャネル構造ＣＨが配置された領域をセル領域と定義することができる。
【0045】
第１ゲート積層体ＳＴ１及び第２ゲート積層体ＳＴ２を貫通する絶縁パターン１３３のうち第１ゲート積層体ＳＴ１と第２ゲート積層体ＳＴ２との境界領域における絶縁パターン１３３の臨界寸法は可変されてもよい。例えば、第１ゲート積層体ＳＴ１の最下部の表面を貫通する絶縁パターン１３３の臨界寸法は第２ゲート積層体ＳＴ２の最上部の表面を貫通する絶縁パターン１３３の臨界寸法より大きくてもよい。
【0046】
また、第１ゲート積層体ＳＴ１及び第２ゲート積層体ＳＴ２を貫通するチャネル構造ＣＨのうち第１ゲート積層体ＳＴ１と第２ゲート積層体ＳＴ２との境界領域におけるチャネル構造ＣＨの臨界寸法は可変されてもよい。例えば、第１ゲート積層体ＳＴ１の最下部の表面を貫通するチャネル構造ＣＨの臨界寸法は第２ゲート積層体ＳＴ２の最上部の表面を貫通するチャネル構造ＣＨの臨界寸法より大きくてもよい。
【0047】
セル領域上における第１ゲート積層体ＳＴ１及び第２ゲート積層体ＳＴ２は、垂直方向に交互に積層された層間絶縁膜１１１、１１１’及び導電パターン１３１を含んでもよい。導電パターン１３１のそれぞれはドープトシリコン膜、金属膜、金属シリサイド膜、及びバリア膜などの様々な導電物を含んでもよく、２種以上の導電物を含んでもよい。例えば、導電パターン１３１のそれぞれはタングステン及びタングステンの表面を覆う窒化チタン膜（ＴｉＮ）を含んでもよい。タングステンは低抵抗金属であって、導電パターン１３１の抵抗を下げることができる。窒化チタン膜（ＴｉＮ）はバリア膜であって、タングステンと層間絶縁膜１１１、１１１’との直接的な接触を防止することができる。
【0048】
導電パターン１３１のうちビットライン１４１に隣接する導電パターンはドレインセレクトライン（図２のＤＳＬ）として利用されてもよい。他の実施例では、ビットライン１４１に隣接し連続して積層された２層以上の導電パターンがドレインセレクトラインとして利用されてもよい。導電パターン１３１のうちソース膜２３１に隣接する導電パターンはソースセレクトライン（図２のＳＳＬ）として利用されてもよい。他の実施例では、ソース膜２３１に隣接し連続して積層された２層以上の導電パターンがソースセレクトラインとして利用されてもよい。垂直方向に互いに隣接しており、ドレインセレクトラインとソースセレクトラインとの間に配置された導電パターンはワードライン（図２のＷＬ１～ＷＬｎ）として利用されてもよい。
【0049】
チャネル構造ＣＨは第１ゲート積層体ＳＴ１及び第２ゲート積層体ＳＴ２を垂直方向に貫通することができる。チャネル構造ＣＨは中空状（ｈｏｌｌｏｗ ｔｙｐｅ）に形成されてもよい。チャネル構造ＣＨは中心領域を充填するコア絶縁膜１２３と、コア絶縁膜１２３の下端部に位置するドープト半導体膜１２５と、コア絶縁膜１２３とドープト半導体膜１２５の側壁表面及びコア絶縁膜１２３の上部表面を覆うチャネル膜１２１と、チャネル膜１２１の外側壁を覆うメモリ膜１１９と、を含んでもよい。チャネル膜１２１はそれに対応するセルストリングのチャネル領域として用いられる。チャネル膜１２１は半導体物質で形成されてもよい。メモリ膜１１９はチャネル膜１２１の外側壁を覆うトンネル絶縁膜、トンネル絶縁膜の外側壁を覆うデータ保存膜、データ保存膜の外側壁を覆うブロッキング絶縁膜と、を含んでもよい。
【0050】
第２ゲート積層体ＳＴ２の下部にはビットライン１４１が配置されてもよく、ビットライン１４１は絶縁膜１３５を貫通するコンタクト１３９を介してチャネル構造ＣＨと連結されてもよい。ビットライン１４１は第１絶縁構造１５１及び第２絶縁構造２１１により基板２０１から離隔されてもよい。
【0051】
第１連結構造物１ｓｔ＿ＣＳは、第１絶縁構造１５１と、第１絶縁構造１５１の内部に形成された第１連結構造１４３、１４５、１４７、１４９、１５３、１５５と、を含んでもよい。第１連結構造１４３、１４５、１４７、１４９、１５３、１５５は様々な導電性パターンを含んでもよい。第１絶縁構造１５１はビットライン１４１と第２絶縁構造２１１との間に積層された２以上の絶縁膜１５１Ａ～１５１Ｄを含んでもよい。
【0052】
上部構造物Ｔの上部にソース膜２３１、コンタクトプラグ用コンタクト２３５、及びソースライン用コンタクト２３７が配置されてもよい。ソース膜２３１は第１ゲート積層体ＳＴ１上に突出したチャネル構造ＣＨのチャネル膜１２１と電気的及び物理的に接するように形成される。ソース膜２３１及び第１ゲート積層体ＳＴ１は絶縁膜２３３により覆われ、ソースライン用コンタクト２３７は絶縁膜２３３を貫通してソース膜２３１と連結されてもよい。
【0053】
セル領域に隣接するコンタクト領域上において第１ゲート積層体ＳＴ１と層間絶縁膜１１７が積層され配置されてもよい。第１ゲート積層体ＳＴ１と層間絶縁膜１１７が積層され、第１ゲート積層体ＳＴ１と層間絶縁膜１１７を貫通する複数の支持構造物ＳＰ及びコンタクトプラグ１１５、１３７が配置された領域をコンタクト領域と定義することができる。第１ゲート積層体ＳＴ１の下部に層間絶縁膜１１７が配置されてもよい。上部構造物Ｔは第１ゲート積層体ＳＴ１と層間絶縁膜１１７を貫通する複数の支持構造物ＳＰを含んでもよく、複数の支持構造物ＳＰはチャネル構造物と同じ構成要素を含んで構成されてもよい。また、コンタクト領域上には層間絶縁膜１１１、１１３が交互に積層された積層構造と積層構造の下部に形成された層間絶縁膜１１７が配置されてもよく、層間絶縁膜１１１、１１３、１１７を垂直方向に貫通する第１導電膜１１５及び第２導電膜１３７を含んでもよい。層間絶縁膜１１７と層間絶縁膜１１１との境界面の高さは、セル領域における第１ゲート積層体ＳＴ１と第２ゲート積層体ＳＴ２の境界面の高さと同じであってもよい。第１導電膜１１５及び第２導電膜１３７は互いに電気的に連結されてコンタクトプラグと定義されることができる。第１導電膜１１５及び第２導電膜１３７が接する領域における第１導電膜１１５の臨界寸法は第２導電膜１３７の臨界寸法より大きくてもよい。
【0054】
下部構造物Ｕは、基板ＳＵＢ上に形成された複数のトランジスタ２００を含むＣＭＯＳ回路構造物ＣＭＯＳと、ＣＭＯＳ回路構造物ＣＭＯＳ上に形成された第２連結構造物２ｎｄ＿ＣＳと、を含んでもよい。基板ＳＵＢ内には素子分離膜２０３が配置されてもよく、素子分離膜２０３は複数のトランジスタ２００のジャンクションを互いに分離させることができる。
【0055】
第２連結構造物２ｎｄ＿ＣＳは、基板ＳＵＢ上に形成された第２絶縁構造２１１と、第２絶縁構造２１１の内部に形成された第２連結構造２１３、２１５、２１７、２１９、２２１、２２３と、を含んでもよい。第２連結構造２１３、２１５、２１７、２１９、２２１、２２３のそれぞれは第２絶縁構造２１１の内部に埋め込まれてもよい。第２絶縁構造２１１は順に積層された２以上の絶縁膜２１１Ａ～２１１Ｄを含んでもよい。
【0056】
上部構造物Ｔと下部構造物Ｕはボンディング工程によって互いに接着された構造であってもよい。例えば、上部構造物Ｔの第１連結構造物１ｎｄ＿ＣＳの露出した導電性パターン１５５と下部構造物Ｕの第２連結構造物２ｎｄ＿ＣＳの露出した導電性パターン２２３とが対向して配置され、互いに接着されてもよい。導電性パターン１５５及び導電性パターン２２３はボンディング金属と定義されることができる。
【0057】
【0058】
【0059】
図５ａを参照すると、第１基板１０１上に第１物質膜１１１及び第２物質膜１１３を１層ずつ交互に積層して第１積層体構造ＳＴ１を形成することができる。
【0060】
第１基板１０１はコンタクト領域及びセル領域を含んでもよい。コンタクト領域はコンタクトプラグが形成される領域で、セル領域はセルプラグが形成される領域であってもよい。
【0061】
第１基板１０１は、第１物質膜１１１及び第２物質膜１１３とは異なるエッチング率を有する物質で形成されてもよい。例えば、基板１０１はシリコンを含んでもよい。
【0062】
一実施例では、第１物質膜１１１は図４を参照して上述した第１層間絶縁膜１１１のための絶縁物であってもよい。第２物質膜１１３は第１物質膜１１１と異なるエッチング率を有する物質であってもよい。例えば、第１物質膜１１１はシリコン酸化物を含み、第２物質膜１１３はシリコン窒化物を含んでもよい。以下の図では、第１物質膜１１１が絶縁物で形成され、第２物質膜１１３が犠牲膜で形成された実施例を示すが、本発明はこれに限定されない。第１物質膜１１１及び第２物質膜１１３の物性は多様に変わってもよい。例えば、第１物質膜１１１は図４を参照して上述した第１層間絶縁膜１１１のための絶縁物であってもよく、第２物質膜１１３は図４を参照して上述した導電パターン１３１のための導電物であってもよい。
【0063】
その後、エッチング工程を行って第１積層体構造ＳＴ１を貫通する複数の第１ホールＨ１及び第１ダミーホールＤＨ１を形成することができる。例えば、コンタクト領域上の第１積層体構造ＳＴ１を貫通する第１ホールＨ１はコンタクトプラグを形成するためのホールであり、セル領域上の第１積層体構造ＳＴ１を貫通する第１ホールＨ１はセルプラグを形成するためのホールである。セル領域上の第１積層体構造ＳＴ１を貫通する第１ダミーホールＤＨ１はダミーセルプラグを形成するためのホールであってもよい。
【0064】
上述したエッチング工程の際、第１積層体構造ＳＴ１を貫通する第１トレンチＴ１を一緒に形成してもよい。第１トレンチＴ１はセル領域上の第１積層体構造ＳＴ１を貫通し、第１基板１０１と水平方向に延長されてもよい。
【0065】
上述した第１ホールＨ１及び第１ダミーホールＤＨ１は第１積層体構造ＳＴ１を貫通し、第１基板１０１の内部に一部延長されてもよい。
【0066】
その後、第１ホールＨ１及び第１ダミーホールＤＨ１の内部を第１導電膜１１５で充填することができる。第１導電膜１１５は拡散防止膜及び導電膜を含んでもよい。例えば、拡散防止膜は窒化チタン膜（ＴｉＮ）で形成してもよく、導電膜はタングステン（Ｗ）などの低抵抗物質で形成してもよい。拡散防止膜は導電膜の表面を覆うように形成されてもよい。
【0067】
図５ｂを参照すると、第１積層体構造ＳＴ１及び第１導電膜１１５上に第２積層体構造ＳＴ２を形成することができる。第２積層体構造ＳＴ２は第３物質膜１１３’と第４物質膜１１１’を１層ずつ交互に積層して形成することができる。例えば、第３物質膜１１３’は第１積層体構造ＳＴ１の第２物質膜１１３と同じ物質膜であってもよく、第４物質膜１１１’は第１積層体構造ＳＴ１の第１物質膜１１１と同じ物質膜であってもよい。
【0068】
その後、コンタクト領域上に形成された第２積層体構造ＳＴ２を除去することができる。コンタクト領域上に形成された第２積層体構造ＳＴ２を除去する工程は、セル領域上に形成された第２積層体構造ＳＴ２を階段状構造に形成するためのスリミング工程の際に一緒に行われてもよい。
【0069】
その後、コンタクト領域の第１積層体構造ＳＴ１上に層間絶縁膜１１７を形成する。
【0070】
それから、エッチング工程を行ってコンタクト領域上の層間絶縁膜１１７及び第１積層体構造ＳＴ１を貫通する第２ホールＨ２と、セル領域上の第２積層体構造ＳＴ２を貫通して第１ダミーホールＤＨ１を充填する第１導電膜（図５ａの１１５）を露出させる第２ダミーホールＤＨ２と、セル領域上の第２積層体構造ＳＴ２を貫通して第１ホールＨ１を充填する第１導電膜（図５ａの１１５）を露出させる第３ホールＨ３と、を形成する。
【0071】
その後、露出する第１ダミーホールＤＨ１を充填する第１導電膜及び第１ホールＨ１を充填する第１導電膜を除去する。
【0072】
上述した第２ホールＨ２のエッチング工程及び第１ダミーホールＤＨ１を充填する第１導電膜及び第１ホールＨ１を充填する第１導電膜の除去工程の際にコンタクト領域の第１積層体構造ＳＴ１を貫通する第１導電膜１１５及びセル領域の第１積層体構造ＳＴ１を貫通する第１導電膜１１５は支持台構造物として活用されてもよい。
【0073】
図５ｃを参照すると、コンタクト領域上の第２ホールＨ２、セル領域上の第１ダミーホールＤＨ１及び第２ダミーホールＤＨ２、及びセル領域上の第１ホールＨ１及び第３ホールＨ３内にチャネル構造ＣＨを形成する。
【0074】
例えば、第２ホールＨ２、第１ダミーホールＤＨ１及び第２ダミーホールＤＨ２、第１ホールＨ１及び第３ホールＨ３の内部にメモリ膜１１９、チャネル膜１２１、コア絶縁膜１２３及びドープト半導体膜１２５を形成することができる。
【0075】
一実施例では、第２ホールＨ２、第１ダミーホールＤＨ１及び第２ダミーホールＤＨ２、第１ホールＨ１及び第３ホールＨ３の内部側壁に沿ってライナー状のメモリ膜１１９を形成することができる。メモリ膜１１９は、第２ホールＨ２、第１ダミーホールＤＨ１及び第２ダミーホールＤＨ２、第１ホールＨ１及び第３ホールＨ３の内部側壁に沿ってブロッキング絶縁膜、データ保存膜及びトンネル絶縁膜を順に形成することができる。
【0076】
その後、メモリ膜１１９の表面上にチャネル膜１２１を形成してチャネル構造ＣＨを形成することができる。チャネル膜１２１はアンドープトポリシリコンを含んでもよい。
【0077】
一実施例では、チャネル膜１２１はライナー状に形成されてもよく、第２ホールＨ２、第１ダミーホールＤＨ１及び第２ダミーホールＤＨ２、第１ホールＨ１及び第３ホールＨ３の中心領域はチャネル膜１２１で充填されない部分を含んでもよい。チャネル膜１２１がライナー状に形成された場合、チャネル構造ＣＨを形成する段階は、チャネル膜１２１の表面上の第２ホールＨ２、第１ダミーホールＤＨ１及び第２ダミーホールＤＨ２、第１ホールＨ１及び第３ホールＨ３の中心領域をコア絶縁膜１２３で充填する工程と、コア絶縁膜１２３の上部の一部をエッチングして中央領域の一部にリセス領域を定義し、リセス領域をドープト半導体膜１２５で充填する工程と、を含んでもよい。コア絶縁膜１２３は酸化物を含んでもよく、ドープト半導体膜１２５は導電型ドーパントを含んでもよい。導電型ドーパントはジャンクションのためのｎ型ドーパントを含んでもよい。導電型ドーパントはカウンタードープされたｐ型ドーパントを含んでもよい。
【0078】
コンタクト領域上の第２ホールＨ２の内部を充填するチャネル構造ＣＨ及びセル領域の第１及び第２ダミーホールＤＨ１、ＤＨ２の内部を充填するチャネル構造ＣＨは、第１及び第２積層体構造ＳＴ１、ＳＴ２のエッチング工程時のパターンの崩れまたは傾きを防止するための支持台構造物として活用されてもよい。
【0079】
図５ｄを参照すると、セル領域上の第２積層体構造ＳＴ２をエッチングして第１トレンチＴ１内の第１導電膜（図５ｃの１１５）が露出する第２トレンチＴ２を形成する。第２トレンチＴ２は第１トレンチＴ１と同じ方向に延長されてもよい。その後、露出する第１トレンチＴ１内の第１導電膜を除去する。第１トレンチＴ１及び第２トレンチＴ２はスリット（Ｓｌｉｔ）と定義されることができる。スリットＴ１、Ｔ２は図３のスリットＳＩに対応する構造であってもよい。
【0080】
その後、スリットＴ１、Ｔ２を介して露出するセル領域上の第２物質膜（図５ｃの１１３）、及び第３物質膜（図５ｃの１１３’）を除去して水平空間を形成し、第２物質膜（図５ｃの１１３）及び第３物質膜（図５ｃの１１３’）が除去された水平空間のそれぞれに導電パターン１３１を充填する。導電パターン１３１は少なくとも１つのドレインセレクトライン、複数のワードライン、及び少なくとも１つのソースセレクトラインとして利用されてもよい。導電パターン１３１はチャネル構造ＣＨの側壁を覆うように形成されてもよい。
【0081】
第１物質膜１１１と導電パターン１３１が交互に積層された第１積層体構造ＳＴ１は第１ゲート積層体と定義され、第４物質膜１１１’と導電パターン１３１が交互に積層された第２積層体構造ＳＴ２は第２ゲート積層体と定義されることができる。これにより、チャネル構造ＣＨは第１及び第２ゲート積層体を貫通することができ、スリットＴ１、Ｔ２は第１及び第２ゲート積層体を貫通することができる。
【0082】
上述したスリットＴ１、Ｔ２を介して露出する第２物質膜（図５ｃの１１３）、及び第３物質膜（図５ｃの１１３’）の除去工程の際、エッチング工程のエッチング量、エッチング時間などを調整してコンタクト領域上の第２物質膜１１３を残存させることができる。例えば、コンタクト領域上の第１導電膜１１５の側壁を覆う第２物質膜１１３を残存させることができる。
【0083】
図５ｅを参照すると、スリット（図５ｄのＴ１、Ｔ２）内に絶縁物質を充填して絶縁パターン１３３を形成することができる。その後、第２積層体構造ＳＴ２上に絶縁膜１３５を形成する。そして、コンタクト領域上の絶縁膜１３５及び層間絶縁膜１１７をエッチングして第１導電膜１１５が露出するホールを形成し、形成されたホールの内部を導電物質で充填して第１導電膜１１５と電気的及び物理的に連結される第２導電膜１３７を形成する。第２導電膜１３７は拡散防止膜及び導電膜を含んでもよい。例えば、拡散防止膜は窒化チタン膜（ＴｉＮ）で形成してもよく、導電膜はタングステン（Ｗ）のような低抵抗物質で形成してもよい。拡散防止膜は導電膜の表面を覆うように形成されてもよい。第１導電膜１１５及び第２導電膜１３７はコンタクトプラグと定義されることができる。
【0084】
図５ｆを参照すると、セル領域上の絶縁膜１３５の一部をエッチングしてセルプラグとして活用されるチャネル構造ＣＨの上部をオープンさせるコンタクトホールを形成し、コンタクトホールを導電物質で充填してコンタクト１３９を形成する。
【0085】
他の実施例では、コンタクト１３９の形成工程は上述した図５ｅの第２導電膜１３７の形成工程時に一緒に行われてもよい。
【0086】
図５ｇを参照すると、セル領域の絶縁膜１３５上に第１配線アレイ１４１を形成することができる。第１配線アレイ１４１はコンタクト１３９に連結されたビットラインであってもよい。コンタクト領域の絶縁膜１３５上に第２配線アレイ１４１が形成されてもよく、第２配線アレイ１４１は第２導電膜１３７と電気的及び物理的に連結されてもよい。その後、第１及び第２配線アレイ１４１を覆う第１絶縁構造１５１を形成することができる。第１絶縁構造１５１は２以上の絶縁膜１５１Ａ～１５１Ｄを含んでもよい。第１絶縁構造１５１の内部には第１連結構造１４５、１４９、１５５が埋め込まれてもよく、第１連結構造１４５、１４９、１５５はコンタクト（例えば、１４３、１４７、１５３）を介して電気的に連結されてもよい。
【0087】
第１連結構造１４５、１４９、１５５は第１絶縁構造１５１の外部に露出した表面を有する第１ボンディング金属１５５を含んでもよい。
【0088】
図６は第２基板上にＣＭＯＳ回路及び第２連結構造を形成する段階を説明するための断面図である。
【0089】
図６を参照すると、第２基板２０１上にＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路を構成する複数のトランジスタ２００を形成することができる。
【0090】
第２基板２０１は、バルク（ｂｕｌｋ）シリコン基板、シリコンオンインシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板、ゲルマニウム基板、ゲルマニウムオンインシュレータ（ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）基板、シリコンゲルマニウム基板、または選択的エピタキシャル（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）成長方式により形成されたエピタキシャル膜であってもよい。
【0091】
トランジスタ２００のそれぞれは素子分離膜（ｉｓｏｌａｔｉｏｎ ｌａｙｅｒ）２０３によって区画された第２基板２０１の活性領域に形成されてもよい。トランジスタ２００のそれぞれは、それに対応する活性領域上に積層されたゲート絶縁膜２０７及びゲート電極２０９と、ゲート電極２０９の両側の活性領域内に形成されたジャンクション２０５ａ、２０５ｂと、を含んでもよい。ジャンクション２０５ａ、２０５ｂは、それに対応するトランジスタを具現するための導電型ドーパントを含んでもよい。ジャンクション２０５ａ、２０５ｂはｎ型ドーパントまたはｐ型ドーパントの少なくとも何れか１つを含んでもよい。
【0092】
複数のトランジスタ２００を形成した後、ＣＭＯＳ回路を構成するトランジスタ２００に連結された第２連結構造２２０と、第２連結構造２２０及びトランジスタ２００を覆う第２絶縁構造２１１と、を形成することができる。
【0093】
第２絶縁構造２１１は２以上の絶縁膜２１１Ａ～２１１Ｄを含んでもよい。第２絶縁構造２１１の内部に第２連結構造２２０が埋め込まれてもよい。第２連結構造２２０のそれぞれは複数の導電パターン２１３、２１５、２１７、２１９、２２１、２２３を含んでもよい。第２絶縁構造２１１と第２連結構造２２０は図に示す例に限定されず、多様に変更されてもよい。
【0094】
第２連結構造２２０のそれぞれに含まれた導電パターン２１３、２１５、２１７、２１９、２２１、２２３は、第２絶縁構造２１１の外部に露出した表面を有する第２ボンディング金属２２３を含んでもよい。
【0095】
図７は第１連結構造と第２連結構造を互いに接着する段階を説明するための断面図である。
【0096】
図７を参照すると、第１基板１０１上の第１ボンディング金属１５５と第２基板２０１上の第２ボンディング金属２２３とが互いに接触できるように第１基板１０１と第２基板２０１を整列させる。第１ボンディング金属１５５及び第２ボンディング金属２２３は様々な金属を含んでもよく、例えば、銅を含んでもよい。
【0097】
その後、第１ボンディング金属１５５と第２ボンディング金属２２３を互いに接着させる。このため、第１ボンディング金属１５５と第２ボンディング金属２２３に熱を加えた後、第１ボンディング金属１５５と第２ボンディング金属２２３を硬化させてもよい。本発明はこれに限定されず、第１ボンディング金属１５５と第２ボンディング金属２２３を連結するための様々な工程を導入してもよい。
【0098】
【0099】
【0100】
その後、エッチング工程を行って第１ゲート積層体ＳＴ１の最上部の表面より突出したメモリ膜１１９をエッチングしてチャネル膜１２１を露出させる。
【0101】
それから、イオン注入工程を行ってソースセレクトトランジスタのチャネルとして活用されるチャネル膜１２１内にドーパントを注入してジャンクション領域を形成することができる。
【0102】
図８ｂを参照すると、第１ゲート積層体ＳＴ１の最上部の表面及び露出するチャネル膜１２１の表面を覆うようにソース膜２３１を形成し、ソース膜２３１をパターニングする。これにより、ソース膜２３１は複数のチャネル構造ＣＨのチャネル膜１２１と電気的及び物理的に連結される。このとき、ソース膜２３１は第１及び第２ダミーホールＤＨ１、ＤＨ２内に形成されたチャネル構造ＣＨ及びコンタクト領域上の第２ホールＨ２内に形成されたチャネル構造ＣＨとは連結されないようにパターニングされてもよい。
【0103】
一実施例では、ソース膜２３１は少なくとも１つ以上の膜で形成されることができる。例えば、ソース膜２３１はドーパントポリシリコン膜を含む第１膜、チタン（Ｔｉ）または窒化チタン膜（ＴｉＮ）を含む第２膜、タングステンを含む第３膜からなってもよい。
【0104】
その後、ソース膜２３１を含む全体構造の上部を覆う絶縁膜２３３を形成し、絶縁膜２３３をエッチングして第１導電膜１１５及びソース膜２３１の一部が露出するように開口部を形成する。それから、開口部を導電物質で充填してコンタクトプラグ用コンタクト２３５及びソースライン用コンタクト２３７を形成することができる。
【0105】
【0106】
図９を参照すると、メモリセルアレイは下部構造物Ｕと上部構造物Ｔが互いに接着されて配置されてもよい。
【0107】
上部構造物Ｔは、垂直方向に積層された第１ゲート積層体ＳＴ１及び第２ゲート積層体ＳＴ２と、第１ゲート積層体ＳＴ１及び第２ゲート積層体ＳＴ２を垂直方向に貫通するチャネル構造ＣＨ及び絶縁パターン１３３と、第２ゲート積層体ＳＴ２の下部に配置されたビットライン１４１及び第１連結構造物１ｓｔ＿ＣＳと、を含んでもよい。
【0108】
第１ゲート積層体ＳＴ１及び第２ゲート積層体ＳＴ２が積層され、第１ゲート積層体ＳＴ１及び第２ゲート積層体ＳＴ２を貫通するチャネル構造ＣＨが配置された領域をセル領域と定義することができる。
【0109】
第１ゲート積層体ＳＴ１及び第２ゲート積層体ＳＴ２を貫通する絶縁パターン１３３のうち第１ゲート積層体ＳＴ１と第２ゲート積層体ＳＴ２との境界領域における絶縁パターン１３３の臨界寸法は可変されてもよい。例えば、第１ゲート積層体ＳＴ１の最下部の表面を貫通する絶縁パターン１３３の臨界寸法は第２ゲート積層体ＳＴ２の最上部の表面を貫通する絶縁パターン１３３の臨界寸法より大きくてもよい。
【0110】
また、第１ゲート積層体ＳＴ１及び第２ゲート積層体ＳＴ２を貫通するチャネル構造ＣＨのうち第１ゲート積層体ＳＴ１と第２ゲート積層体ＳＴ２との境界領域におけるチャネル構造ＣＨの臨界寸法は可変されてもよい。例えば、第１ゲート積層体ＳＴ１の最下部の表面を貫通するチャネル構造ＣＨの臨界寸法は第２ゲート積層体ＳＴ２の最上部の表面を貫通するチャネル構造ＣＨの臨界寸法より大きくてもよい。
【0111】
セル領域上における第１ゲート積層体ＳＴ１及び第２ゲート積層体ＳＴ２は、垂直方向に交互に積層された層間絶縁膜１１１、１１１’及び導電パターン１３１を含んでもよい。導電パターン１３１のそれぞれはドープトシリコン膜、金属膜、金属シリサイド膜、及びバリア膜などの様々な導電物を含んでもよく、２種以上の導電物を含んでもよい。例えば、導電パターン１３１のそれぞれはタングステン及びタングステンの表面を覆う窒化チタン膜（ＴｉＮ）を含んでもよい。タングステンは低抵抗金属であって、導電パターン１３１の抵抗を下げることができる。窒化チタン膜（ＴｉＮ）はバリア膜であって、タングステンと層間絶縁膜１１１、１１１’との直接的な接触を防止することができる。
【0112】
導電パターン１３１のうちビットライン１４１に隣接する導電パターンはドレインセレクトライン（図２のＤＳＬ）として利用されてもよい。他の実施例では、ビットライン１４１に隣接し連続して積層された２層以上の導電パターンがドレインセレクトラインとして利用されてもよい。導電パターン１３１のうちソース膜２３１に隣接する導電パターンはソースセレクトライン（図２のＳＳＬ）として利用されてもよい。他の実施例では、ソース膜２３１に隣接し連続して積層された２層以上の導電パターンがソースセレクトラインとして利用されてもよい。垂直方向に互いに隣接しており、ドレインセレクトラインとソースセレクトラインとの間に配置された導電パターンはワードライン（図２のＷＬ１～ＷＬｎ）として利用されてもよい。
【0113】
チャネル構造ＣＨは第１ゲート積層体ＳＴ１及び第２ゲート積層体ＳＴ２を垂直方向に貫通することができる。チャネル構造ＣＨは中空状に形成されてもよい。チャネル構造ＣＨは中心領域を充填するコア絶縁膜１２３と、コア絶縁膜１２３の下端部に位置するドープト半導体膜１２５と、コア絶縁膜１２３とドープト半導体膜１２５の側壁表面及びコア絶縁膜１２３の上部表面を覆うチャネル膜１２１と、チャネル膜１２１の外側壁を覆うメモリ膜１１９と、を含んでもよい。チャネル膜１２１はそれに対応するセルストリングのチャネル領域として用いられる。チャネル膜１２１は半導体物質で形成されてもよい。メモリ膜１１９はチャネル膜１２１の外側壁を覆うトンネル絶縁膜、トンネル絶縁膜の外側壁を覆うデータ保存膜、データ保存膜の外側壁を覆うブロッキング絶縁膜と、を含んでもよい。
【0114】
第２ゲート積層体ＳＴ２の下部にはビットライン１４１が配置されてもよく、ビットライン１４１は絶縁膜１３５を貫通するコンタクト１３９を介してチャネル構造ＣＨと連結されてもよい。ビットライン１４１は第１絶縁構造１５１及び第２絶縁構造２１１により基板２０１から離隔されてもよい。
【0115】
第１連結構造物１ｓｔ＿ＣＳは、第１絶縁構造１５１と、第１絶縁構造１５１の内部に形成された第１連結構造１４３、１４５、１４７、１４９、１５３、１５５と、を含んでもよい。第１連結構造１４３、１４５、１４７、１４９、１５３、１５５は様々な導電性パターンを含んでもよい。第１絶縁構造１５１はビットライン１４１と第２絶縁構造２１１との間に積層された２以上の絶縁膜１５１Ａ～１５１Ｄを含んでもよい。
【0116】
上部構造物Ｔの上部にソース膜２３１、コンタクトプラグ用コンタクト２３５、及びソースライン用コンタクト２３７が配置されてもよい。ソース膜２３１は第１ゲート積層体ＳＴ１上に突出したチャネル構造ＣＨのチャネル膜１２１と電気的及び物理的に接するように形成される。ソース膜２３１及び第１ゲート積層体ＳＴ１は絶縁膜２３３により覆われ、ソースライン用コンタクト２３７は絶縁膜２３３を貫通してソース膜２３１と連結されてもよい。
【0117】
セル領域に隣接するコンタクト領域上において複数の層間絶縁膜２４１及び１１７が積層されて配置されてもよい。複数の支持構造物ＳＰ及びコンタクトプラグが配置された領域をコンタクト領域と定義することができる。層間絶縁膜２４１の下部に層間絶縁膜１１７が配置されてもよい。コンタクト領域上の上部構造物Ｔは複数の層間絶縁膜２４１及び１１７を貫通する複数の支持構造物ＳＰを含んでもよく、複数の支持構造物ＳＰはチャネル構造物と同じ構成要素を含んで構成されてもよい。また、コンタクト領域上の上部構造物Ｔは、複数の層間絶縁膜２４１及び１１７を垂直方向に貫通する第１導電膜１１５及び第２導電膜１３７を含んでもよい。第１導電膜１１５及び第２導電膜１３７は互いに電気的に連結されてコンタクトプラグと定義されることができる。第１導電膜１１５及び第２導電膜１３７が接する領域における第１導電膜１１５の臨界寸法は第２導電膜１３７の臨界寸法より大きくてもよい。
【0118】
下部構造物Ｕは、基板ＳＵＢ上に形成された複数のトランジスタ２００を含むＣＭＯＳ回路構造物ＣＭＯＳと、ＣＭＯＳ回路構造物ＣＭＯＳ上に形成された第２連結構造物２ｎｄ＿ＣＳと、を含んでもよい。基板ＳＵＢ内には素子分離膜２０３が配置されてもよく、素子分離膜２０３は複数のトランジスタ２００のジャンクションを互いに分離させることができる。
【0119】
第２連結構造物２ｎｄ＿ＣＳは、基板ＳＵＢ上に形成された第２絶縁構造２１１と、第２絶縁構造２１１の内部に形成された第２連結構造２１３、２１５、２１７、２１９、２２１、２２３と、を含んでもよい。第２連結構造２１３、２１５、２１７、２１９、２２１、２２３のそれぞれは第２絶縁構造２１１の内部に埋め込まれてもよい。第２絶縁構造２１１は順に積層された２以上の絶縁膜２１１Ａ～２１１Ｄを含んでもよい。
【0120】
上部構造物Ｔと下部構造物Ｕはボンディング工程によって互いに接着された構造であってもよい。例えば、上部構造物Ｔの第１連結構造物１ｎｄ＿ＣＳの露出した導電性パターン１５５と下部構造物Ｕの第２連結構造物２ｎｄ＿ＣＳの露出した導電性パターン２２３とが対向して配置され、互いに接着されてもよい。導電性パターン１５５及び導電性パターン２２３はボンディング金属と定義されることができる。
【0121】
図１０は本発明の一実施例によるメモリシステム１１００の構成を示すブロック図である。
【0122】
図１０を参照すると、メモリシステム１１００は半導体メモリ装置１１２０とメモリコントローラ１１１０を含む。
【0123】
【0124】
メモリコントローラ１１１０は半導体メモリ装置１１２０を制御するように構成され、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１１１、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１１２、ホストインタフェース１１１３、エラー訂正ブロック（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｂｌｏｃｋ）１１１４、メモリインターフェース１１１５を含んでもよい。ＳＲＡＭ１１１１はＣＰＵ１１１２の動作メモリとして使用され、ＣＰＵ１１１２はメモリコントローラ１１１０のデータ交換のための諸般の制御動作を行い、ホストインタフェース１１１３はメモリシステム１１００と接続されるホストのデータ交換プロトコールを備える。また、エラー訂正ブロック１１１４は半導体メモリ装置１１２０から読み出されたデータに含まれたエラーを検出及び訂正し、メモリインターフェース１１１５は半導体メモリ装置１１２０とのインターフェイシングを行う。その他にも、メモリコントローラ１１１０は、ホストとのインターフェイシングのためのコードデータを保存するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などをさらに含んでもよい。
【0125】
上述したメモリシステム１１００は、半導体メモリ装置１１２０とメモリコントローラ１１１０とが結合されたメモリカードまたはＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）であってもよい。例えば、メモリシステム１１００がＳＳＤである場合、メモリコントローラ１１１０は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（Ｍｕｌｔｉ Ｍｅｄｉａ Ｃａｒｄ）、ＰＣＩ－Ｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ－Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＰＡＴＡ（Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ Ｓｍａｌｌ Ｄｉｓｋ Ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）などの様々なインターフェイスプロトコールのうち１つを介して外部（例えば、ホスト）と通信することができる。
【0126】
図１１は本発明の一実施例によるコンピューティングシステムの構成を示すブロック図である。
【0127】
図１１を参照すると、本発明の実施例によるコンピューティングシステム１２００は、システムバス１２６０に電気的に連結されたＣＰＵ１２２０、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２３０、ユーザインタフェース１２４０、モデム１２５０、メモリシステム１２１０を含んでもよい。メモリシステム１２１０はメモリコントローラ１２１１及び半導体メモリ装置１２１２を含んで構成されてもよい。
【0128】
コンピューティングシステム１２００がモバイル装置である場合、コンピューティングシステム１２００に動作電圧を供給するためのバッテリーをさらに含んでもよく、応用チップセット、カメライメージプロセッサ（ＣＩＳ）、モバイルＤＲＡＭなどをさらに含んでもよい。
【0129】
本発明の詳細な説明では具体的な実施例について説明したが、本発明の範囲と技術的思想から外れない限度内で様々な変形が可能である。従って、本発明の範囲は上述した実施例に限定されてはならず、添付の特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものによって定められるべきである。
【符号の説明】
【0130】
１０ 半導体メモリ装置
ＰＣ 周辺回路
２０ メモリセルアレイ
３１ 電圧生成部
３３ 行デコーダ
３５ 制御回路
３７ ページバッファグループ
ＰＣ 周辺回路
２０ メモリセルアレイ
３１ 電圧生成部
３３ 行デコーダ
３５ 制御回路
３７ ページバッファグループ
【図1】
【図2】
【図3】
【図4】
【図5a】
【図5b】
【図5c】
【図5d】
【図5e】
【図5f】
【図5g】
【図6】
【図7】
【図8a】
【図8b】
【図9】
【図10】
【図11】