特開 2023-113793 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023113793

(43)【公開日】2023-08-16

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G06F 12/00 20060101AFI20230808BHJP

   G11C 7/10 20060101ALI20230808BHJP

【ＦＩ】

G06F12/00 560B

G06F12/00 564A

G11C7/10 480

G11C7/10 250

【審査請求】有

【請求項の数】5

【出願形態】ＯＬ

(21)【出願番号】P 2023092662

(22)【出願日】2023-06-05

(62)【分割の表示】P 2019063834の分割

【原出願日】2019-03-28

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100084995

【弁理士】

【氏名又は名称】加藤 和詳

(74)【代理人】

【識別番号】100099025

【弁理士】

【氏名又は名称】福田 浩志

(72)【発明者】

【氏名】稲田 俊夫

(72)【発明者】

【氏名】松井 克晃

(57)【要約】      （修正有）

【課題】同時にアクセスすることが可能な書き込みデータ入力端子と読み出しデータ出力端子を有する半導体記憶装置において、回路規模の増大を抑制させる。
【解決手段】半導体記憶装置（１０）は、複数のデータの書き込み、読み出しを行うメモリアレイ（１１）と、メモリアレイ（１１）に書き込む書き込みデータを一時的に格納する１対の書き込みレジスタ（ＷＲ（０）、ＷＲ（１））と、メモリアレイ（１）から読み出す読み出しデータを一時的に格納する１対の読み出しレジスタ（ＲＲ（０）、ＲＲ（１））と、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数のデータの書き込み、読み出しを行うメモリアレイと、
前記メモリアレイに書き込む書き込みデータを一時的に格納する１対の書き込みレジスタと、
前記メモリアレイから読み出す読み出しデータを一時的に格納する１対の読み出しレジスタと、
入力された書き込みデータを、前記メモリアレイのロウアドレスごとに、前記１対の書き込みレジスタに交互に格納するように制御する書き込み制御回路と、
入力された読み出しアドレスに対して前記メモリアレイから読み出された読み出しデータを、前記メモリアレイの前記ロウアドレスごとに、前記１対の読み出しレジスタに交互に格納するように制御する読み出し制御回路と
を含み、
前記１対の書き込みレジスタは前記メモリアレイ及び前記書き込み制御回路の間に位置し、
前記１対の読み出しレジスタは前記メモリアレイ及び前記読み出し制御回路の間に位置する
半導体記憶装置。

【請求項2】

前記メモリアレイは、前記１対の書き込みレジスタの双方及び前記１対の読み出しレジスタの双方がアクセス可能なブロックからなる分割されない単一アレイである
請求項１に記載の半導体記憶装置。

【請求項3】

前記読み出し制御回路は、前記メモリアレイから読み出された読み出しデータを格納した前記読み出しレジスタから読み出しアドレスに対応した読み出しデータを選択し出力する
請求項２に記載の半導体記憶装置。

【請求項4】

前記メモリアレイに対する書き込み処理のタイミングと読み出し処理のタイミングとが重複しないように制御するタイミング制御回路をさらに含む
請求項１から請求項３のいずれか１項に記載の半導体記憶装置。

【請求項5】

複数の前記メモリアレイと、
複数の前記１対の書き込みレジスタと、
複数の前記１対の読み出しレジスタと、を含む
請求項１から請求項４のいずれか１項に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置、特に同時アクセス可能な書き込みデータ入力端子と読み出しデータ出力端子を有する半導体記憶装置に関する。

【背景技術】

【0002】

同時アクセス可能な書き込みデータ入力端子と読み出しデータ出力端子を有する半導体記憶装置として、例えば特許文献１に開示された半導体記憶装置が知られている。特許文献１に開示された半導体記憶装置は、入力回路と該入力回路に対応した書き込み制御回路を備えた入力ポート、および出力回路と該出力回路対応した読み出し制御回路を備えた出力ポート、ライトバスとリードバスを備えたデータバス、およびライトコントロールバスとリードコントロールバスを備えた制御バスを含んで構成されている。

【0003】

特許文献１に開示された半導体記憶装置では、データ入力ポートとデータ出力ポートからの同時アクセスを可能とするため、メモリアレイ部をアドレス割り付けにより多分割化し、データの入出力をより細かく制御し、同時アクセスに対する制約を小さくし、かつ同じアドレスヘのアクセスを検出する競合検出回路を設けて同一アドレスに対するアクセスの調整を行っている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平４－４９５９５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記特許文献１に係る半導体記憶装置では、データ入力ポートとデータ出力ポートから同時アクセスを可能にするために、メモリアレイ部に対してアドレス割り付けの多分割化行った結果による回路増加、さらに同じアドレスへのアクセスを検出しアクセスタイミングを調整する競合検出回路が必要となるという問題がある。

【0006】

本発明は、上述した課題を解決するためになされたものであり、同時にアクセスすることが可能な書き込みデータ入力端子と読み出しデータ出力端子を有する半導体記憶装置において、回路規模の増大を抑制することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係る半導体記憶装置は、複数のデータの書き込み、読み出しを行うメモリアレイと、前記メモリアレイに書き込む書き込みデータを一時的に格納する１対の書き込みレジスタと、前記メモリアレイから読み出す読み出しデータを一時的に格納する１対の読み出しレジスタと、を含むものである。

【発明の効果】

【0008】

本発明によれば、同時にアクセスすることが可能な書き込みデータ入力端子と読み出しデータ出力端子を有する半導体記憶装置において、回路規模の増大を抑制することが可能となる。

【図面の簡単な説明】

【0009】

【図1】第１の実施の形態に係る半導体記憶装置の構成の一例を示すブロック図である。

【図2】第１の実施の形態に係る半導体記憶装置の各部の動作を示すタイミングチャートである。

【図3】第１の実施の形態に係る半導体記憶装置の回路面積略図である。

【図4】比較例に係る半導体記憶装置の回路面積略図である。

【図5】第２の実施の形態に係る半導体記憶装置の構成の一例を示すブロック図である。

【図6】第２の実施の形態に係る半導体記憶装置の各部の動作を示すタイミングチャートである。

【発明を実施するための形態】

【0010】

以下、図面を参照して、本発明を実施するための形態について詳細に説明する。以下の実施の形態では、本発明に係る半導体記憶装置の一例として、メモリ部にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルを使用し、同時アクセス可能な書き込みデータ入力端子と読み出しデータ出力端子を有し、例えば画像や通信データのバッファメモリとして使用される半導体記憶装置を例示して説明する。

【0011】

［第１の実施の形態］
図１に示すように、本実施の形態に係る半導体記憶装置１０は、メモリアレイ（図１では「ＭＡ」と表記）１１、書き込み回路１２、読み出し回路１３、および調停回路１４を含んで構成されている。また、書き込み回路１２はライト（書き込み）制御回路１５、および入力回路１６を備え、読み出し回路１３はリード（読み出し）制御回路１７および出力回路１８を備えている。なお、調停回路１４は、本発明に係る「タイミング制御回路」の一例である。

【0012】

書き込み回路１２とメモリアレイ１１との間には、ライトデータバスＷＤＢ、およびライト制御バスＷＣＢが配置され、ライトデータバスＷＤＢおよびライト制御バスＷＣＢの各々は２分岐され、メモリアレイ１１に備えられたライトレジスタＷＲ（０）およびライトレジスタＷＲ（１）（以下総称する場合は、「ライトレジスタＷＲ」）に入力される。
一方、読み出し回路１３とメモリアレイ１１との間には、リードデータバスＲＤＢ、およびリード制御バスＲＣＢが配置され、リードデータバスＲＤＢおよびリード制御バスＲＣＢの各々は２分岐され、メモリアレイ１１に備えられたリードレジスタＲＲ（０）およびリードレジスタＲＲ（１）（以下総称する場合は、「リードレジスタＲＲ」）に入力される。

【0013】

図１において、半導体記憶装置１０のＤＩＮ端子にはメモリアレイ１１へのライトデータが入力され、ＷＥ端子にはライトクロックが入力され、ＷＡＤ端子にはメモリアレイ１１へのライトアドレスが入力される。一方、ＲＥ端子にはリードクロックが入力され、ＲＡＤ端子にはメモリアレイ１１へのリードアドレスが入力され、ＤＯＵＴ端子からはメモリアレイ１１からの読み出しデータが出力される。

【0014】

ライトデータは、入力回路１６を介してライトレジスタＷＲ（０）またはライトレジスタＷＲ（１）に格納される。ライトレジスタＷＲ（０）またはライトレジスタＷＲ（１）は、ライト制御回路１５により生成された信号によりライト制御バスＷＣＢを介して選択され、選択されたライトレジスタＷＲ（０）またはライトレジスタＷＲ（１）に格納されているライトデータはメモリアレイ１１に書き込まれる。メモリアレイ１１へのライトアドレスは端子ＷＡＤを介してライト制御バスＷＣＢで選択される。

【0015】

一方、リード制御バスＲＣＢを介して選択されたリードアドレスに基づいてメモリアレイ１１から読み出されたリードデータはリードレジスタＲＲ（０）またはリードレジスタＲＲ（１）に格納される。リードレジスタＲＲ（０）またはリードレジスタＲＲ（１）はリード制御バスＲＣＢにより選択され、選択されたリードレジスタＲＲ（０）またはリードレジスタＲＲ（１）に格納されているリードデータはリードデータバスＲＤＢに出力され、出力回路１８を介してＤＯＵＴ端子から出力される。

【0016】

ライトレジスタＷＲ（０）およびＷＲ（１）と、リードレジスタＲＲ（０）およびＲＲ（１）は、メモリアレイ１１のロウアドレス当たりのビット数のデータが格納できる容量をもっている。メモリアレイ１１への書き込みタイミングおよび読み出しタイミングは、メモリアレイ１１へのアクセスが競合しないように調停回路１４によって調整が行われる。調停回路１４はさらにＤＲＡＭのリフレッシュ処理と、書き込みタイミング、読み出しタイミングとの調整も行っている。すなわち調停回路１４によって、メモリアレイ１１における書き込み処理、読み出し処理、リフレッシュ処理の各アクセスが相互に競合しないように調整されている。調停回路１４における調整は、一例として、ある処理が実行された後、一定期間の他の処理のアクセスを禁止することによって行う。

【0017】

図２を参照して、本実施の形態に係る半導体記憶装置１０の動作について説明する。
図２は、半導体記憶装置１０の各部の波形を示すタイミングチャートである。図２において、（ａ）はＲＡＤ端子におけるリードアドレスの波形を、（ｂ）はＷＡＤ端子におけるライトアドレスの波形を、（ｃ）はＤＩＮ端子におけるライトデータの波形を、（ｄ）はライトレジスタＷＲ（０）におけるライトデータの波形を、（ｅ）はライトレジスタＷＲ（１）におけるライトデータの波形を、（ｆ）はメモリアレイ１１におけるライトデータまたはリードデータの波形を、（ｇ）はリードレジスタＲＲ（０）におけるリードデータの波形を、（ｈ）はリードレジスタＲＲ（１）におけるリードデータの波形を、（ｉ）はＤＯＵＴ端子におけるリードデータの波形を、各々示している。

【0018】

第１の書き込みはライトアドレス群ＷＡ０、ライトデータ群ＷＤ０に対するものである。ライトアドレス群ＷＡ０はメモリアレイ１１の同一ロウアドレスに対するアドレスで、連続したサイクルあれば複数のアドレスも入力可能で、その場合ライトデータ群ＷＤ０としても複数のライトアドレス群ＷＡ０に対応して複数のライトデータが入力される。ライトデータ群ＷＤ０はライトレジスタＷＲ（０）に格納される。すべてのライトデータ群ＷＤ０の格納が完了した後、格納されたライトデータ群ＷＤ０はメモリアレイ１１のアドレス群ＷＡ０に対応するロウアドレスに書き込まれる。

【0019】

第１の読み出しはリードアドレス群ＲＡ０に対するもので、リードアドレス群ＲＡ０はメモリアレイ１１の同一ロウアドレスに対するアドレスである。リードアドレス群ＲＡ０に対応するロウアドレスより読み出されたリードデータ群ＲＤ０はリードレジスタＲＲ（０）に格納された後、入力されたリードアドレス群ＲＡ０のアドレス順にリードレジスタＲＲ（０）からリードデータが選択され、ＤＯＵＴ端子に順に出力される。

【0020】

第２の書き込みはライトアドレス群ＷＡ１、ライトデータ群ＷＤ１に対するものである。ライトアドレス群ＷＡ１はメモリアレイ１１の同一ロウアドレスに対するアドレスで、連続したサイクルあれば複数のアドレスも入力可能で、その場合ライトデータ群ＷＤ１としても複数のライトアドレス群ＷＡ１に対応して複数のライトデータが入力される。ライトデータ群ＷＤ１はライトレジスタＷＲ（１）に格納される。すべてのライトデータ群ＷＤ１が格納完了した後、格納されたライトデータ群ＷＤ１はメモリアレイ１１のアドレス群ＷＡ１に対応するロウアドレスに書き込まれる。

【0021】

第２の読み出しはリードアドレス群ＲＡ１に対するもので、リードアドレス群ＲＡ１はメモリアレイ１１の同一ロウアドレスに対するアドレスである。リードアドレス群ＲＡ１に対応するロウアドレスより読み出されたリードデータ群ＲＤ１はリードレジスタＲＲ（１）に格納された後、入力されたリードアドレス群ＲＡ１のアドレス順にリードレジスタＲＲ（１）からリードデータが選択され、ＤＯＵＴ端子に順に出力される。

【0022】

第３の書き込みはライトアドレス群ＷＡ２、ライトデータ群ＷＤ２に対するものである。ライトアドレス群ＷＡ２はメモリアレイ１１の同一ロウアドレスに対するアドレスで、連続したサイクルあれば複数のアドレスも入力可能で、その場合ライトデータ群ＷＤ２としても複数のライトアドレス群ＷＡ２に対応して複数のライトデータが入力される。ライトデータ群ＷＤ２はライトレジスタＷＲ（０）に格納される。すべてのライトデータ群ＷＤ２が格納完了した後、格納されたライトデータ群ＷＤ２はメモリアレイ１１のアドレス群ＷＡ２に対応するロウアドレスに書き込まれる。

【0023】

第３の読み出しはリードアドレス群ＲＡ２に対するもので、リードアドレス群ＲＡ２はメモリアレイ１１の同一ロウアドレスに対するアドレスである。リードアドレス群ＲＡ２に対応するロウアドレスより読み出されたリードデータ群ＲＤ２はリードレジスタＲＲ（０）に格納された後、入力されたリードアドレス群ＲＡ２のアドレス順にリードレジスタＲＲ（０）からリードデータが選択され、ＤＯＵＴ端子に順に出力される。

【0024】

第４の書き込みはライトアドレス群ＷＡ３、ライトデータ群ＷＤ３に対するものである。ライトアドレス群ＷＡ３はメモリアレイ１１の同一ロウアドレスに対するアドレスで、連続したサイクルあれば複数のアドレスも入力可能で、その場合ライトデータ群ＷＤ３としても複数のライトアドレス群ＷＡ３に対応して複数のライトデータが入力される。ライトデータ群ＷＤ３はライトレジスタＷＲ（１）に格納される。すべてのライトデータ群ＷＤ３が格納完了した後、格納されたライトデータ群ＷＤ３はメモリアレイ１１のアドレス群ＷＡ３に対応するロウアドレスに書き込まれる。

【0025】

第４の読み出しはリードアドレス群ＲＡ３に対するもので、リードアドレス群ＲＡ３はメモリアレイ１１の同一ロウアドレスに対するアドレスである。リードアドレス群ＲＡ３に対応するロウアドレスより読み出されたリードデータ群ＲＤ３はリードレジスタＲＲ（１）に格納された後、入力されたリードアドレス群ＲＡ３のアドレス順にリードレジスタＲＲ（１）からリードデータが選択され、ＤＯＵＴ端子に順に出力される。

【0026】

以上の動作によって、半導体記憶装置１０における１サイクル分の書き込み処理および読み出し処理が実行される。半導体記憶装置１０では、例えば図２（ａ）、（ｂ）に示すライトアドレス群ＷＡ１とリードアドレス群ＲＡ０ように、書き込み処理と読み出し処理が重複しても処理が実行される。また、例えば図２（ｄ）、（ｅ）に示すライトデータ群ＷＤ０とＷＤ１のように、あるいは図２（ｇ）、（ｈ）に示すリードデータ群ＲＤ０とＲＤ１のように、ライトデータ同士あるいはリードデータ同士が重複するような長さであっても処理が実行される。なお、図２では図示を省略しているが、半導体記憶装置１０におけるリフレッシュ処理は、例えば図２（ｆ）に示すリードデータＲＤの後で次のライトデータＷＤの前のタイミングで実行される。

【0027】

以上詳述したように、本実施の形態に係る半導体記憶装置１０では、メモリアレイ１１に対してライトレジスタ、およびリードレジスタを各々２個ずつ設けることによって、メモリアレイ１１を分割することなくリード処理とライト処理の同時アクセスが可能となっている。

【0028】

次に、半導体記憶装置１０の回路面積（レイアウト面積）について説明する。図４は、メモリアレイを２分割した場合の比較例に係る半導体記憶装置の回路面積略図を示している。図４において、ＭＣ（０）からＭＣ（２Ｎ＋２）はメモリセルブロックを、ＳＡ（０）からＳＡ（２Ｎ＋２）はセンスアンプブロックを、ＲＲ（０）、ＲＲ（１）はリードレジスタを、ＷＲ（０）、ＷＲ（１）はライトレジスタを各々表わしている。メモリセルブロックＭＣは複数のメモリセルの集合体であり、センスアンプブロックＳＡはメモリセルブロックＭＣからの信号（例えば電圧信号）を増幅する。

【0029】

ここで、一般に２個のメモリセルブロックＭＣに対して１個のセンスアンプブロックＳＡが共通に配置されるところ、図４に示すように、メモリセルブロックＭＣ（０）、ＭＣ（Ｎ＋１）、ＮＣ（Ｎ＋２）、ＭＣ（２Ｎ＋２）は、センスアンプブロックＳＡが方辺しか接していない。そのため、これらのメモリセルブロックＭＣについては、それぞれ有効なメモリセルブロックＭＣが他のメモリセルブロックＭＣの半分になる。その結果、本比較例に係る半導体記憶装置で２Ｎ個分のメモリセルブロックＭＣの容量を得るためには、メモリセルブロックＭＣが２Ｎ＋２個、センスアンプブロックＳＡが２Ｎ＋２個、リードレジスタＲＲが２個、ライトレジスタＷＲが２個必要となる。

【0030】

上記比較例に係る半導体記憶装置に対し、図３は、本実施の形態に係る半導体記憶装置１０、すなわち、メモリアレイ１１を分割しない場合の回路面積略図を示している。図３において、ＭＣ（０）からＭＣ（２Ｎ＋１）はメモリセルブロックを、ＳＡ（０）からＳＡ（２Ｎ＋１）はセンスアンプブロックを、ＲＲ（０）、ＲＲ（１）はリードレジスタを、ＷＲ（０）、ＷＲ（１）はライトレジスタを各々表わしている。

【0031】

図３に示すように、半導体記憶装置１０において２Ｎ個分のメモリセルブロックＭＣの容量を得るためには、センスアンプブロックＳＡが方辺しか接していないメモリセルブロックＭＣ（０）、ＭＣ（２Ｎ＋１）は、それぞれ有効なメモリセルブロックＭＣが他のメモリセルブロックＭＣの半分になるため、本実施の形態に係る半導体記憶装置１０では、メモリセルブロックＭＣが２Ｎ＋１個、センスアンプブロックＳＡが２Ｎ＋１個、リードレジスタＲＲが２個、ライトレジスタＷＲが２個必要となる。

【0032】

すなわち、メモリアレイを分割した上記比較例に係る半導体記憶装置と比較して、本実施の形態に係る半導体記憶装置１０では、メモリセルブロックＭＣの１個分、センスアンプブロックＳＡの１個分の回路面積縮小の効果が得られる。本例では比較例に係る半導体記憶装置としてメモリアレイを２分割した場合を例示して説明したが、この分割数が多くなるほど半導体記憶装置１０はレイアウト面積的に優位になる。さらに、半導体記憶装置１０では、アドレスによるメモリアレイ１１の分割を行わないので、リード処理とライト処理の同時アクセスが発生した場合に、アドレスによる競合判定を行う必要がない。その結果、メモリアレイを分割した比較例に係る半導体記憶装置と比較して調停回路を小型化することが可能であるという効果も奏する。

【0033】

［第２の実施の形態］
図５を参照して、本実施の形態に係る半導体記憶装置１０Ａについて説明する。半導体記憶装置１０Ａは、上記実施の形態に係る半導体記憶装置１０に対して、（Ｎ＋１）個のメモリアレイ１１－０（図５では、「ＭＡ（０）」と表記）からメモリアレイ１１－Ｎ（図５では、「ＭＡ（Ｎ）」と表記）を並列に接続した形態である。従って、半導体記憶装置１０と同様の構成には同じ符号を付して詳細な説明を省略する。図５に示す半導体記憶装置１０Ａの構成では、リードデータバスＲＤＢおよびライトデータバスＷＤＢのバス幅が半導体記憶装置１０と比較して各々Ｎ倍になっている。なお、リード制御バスＲＣＢおよびライト制御バスＷＣＢのバス幅に変更はない。

【0034】

図６を参照して、本実施の形態に係る半導体記憶装置１０Ａの動作について説明する。
図６は、半導体記憶装置１０Ａの各部の波形を示すタイミングチャートである。図６において、（ａ）はＲＡＤ端子におけるリードアドレスの波形を、（ｂ）はＷＡＤ端子におけるライトアドレスの波形を、（ｃ）はＤＩＮ端子におけるライトデータの波形を、（ｄ）はライトレジスタＷＲ（０）、ＷＲ（２）、・・・、ＷＲ（２Ｎ）におけるライトデータの波形を、（ｅ）はライトレジスタＷＲ（１）、ＷＲ（３）、・・・、ＷＲ（２Ｎ＋１）におけるライトデータの波形を、（ｆ）はメモリアレイ１１－０から１１－Ｎ（以下、総称する場合は「メモリアレイ１１」）におけるライトデータまたはリードデータの波形を、（ｇ）はリードレジスタＲＲ（０）、ＲＲ（２）、・・・、ＲＲ（２Ｎ）におけるリードデータの波形を、（ｈ）はリードレジスタＲＲ（１）、ＲＲ（３）、・・・、ＲＲ（２Ｎ＋１）におけるリードデータの波形を、（ｉ）はＤＯＵＴ端子におけるリードデータの波形を、各々示している。

【0035】

第１の書き込みはライトアドレス群ＷＡ０、ライトデータ群ＷＤ０に対するものである。ライトアドレス群ＷＡ０はメモリアレイ１１－０からメモリアレイ１１－Ｎの各メモリアレイの同一ロウアドレスに対するアドレスで、連続したサイクルあれば複数のアドレスも入力可能である。その場合、ライトデータ群ＷＤ０としてもライトアドレス群ＷＡ０に対応して複数のライトデータが入力される。ライトデータ群ＷＤ０はライトレジスタＷＲ（０）、ＷＲ（２）、・・・、ＷＲ（２Ｎ）に格納される。すべてのライトデータ群ＷＤ０が格納完了した後、格納されたライトデータ群ＷＤ０はメモリアレイ１１－０からメモリアレイ１１－Ｎのアドレス群ＷＡ０に対する各メモリアレイ１１のロウアドレスに書き込まれる。

【0036】

第１の読み出しはリードアドレス群ＲＡ０に対するもので、リードアドレス群ＲＡ０はメモリアレイ１１－０からメモリアレイ１１－Ｎの各メモリアレイの同一ロウアドレスに対するアドレスである。リードアドレス群ＲＡ０に対応する各メモリアレイのロウアドレスより読み出されたリードデータ群ＲＤ０はリードレジスタＲＲ（０）、ＲＲ（２）、・・・、ＲＲ（２Ｎ）に格納された後、入力されたリードアドレス群ＲＡ０のアドレス順にリードレジスタＲＲ（０）、ＲＲ（２）、・・・、ＲＲ（２Ｎ）の各々からリードデータが選択され、ＤＯＵＴ端子に順に出力される。

【0037】

第２の書き込みはライトアドレス群ＷＡ１、ライトデータ群ＷＤ１に対するものである。ライトアドレス群ＷＡ１はメモリアレイ１１－０からメモリアレイ１１－Ｎの各メモリアレイの同一ロウアドレスに対するアドレスで、連続したサイクルあれば複数のアドレスも入力可能である。その場合、ライトデータ群ＷＤ１としてもライトアドレス群ＷＡ１に対応して複数のライトデータが入力される。ライトデータ群ＷＤ１はライトレジスタＷＲ（１）、ＷＲ（３）、・・・、ＷＲ（２Ｎ＋１）に格納される。すべてのライトデータ群ＷＤ１が格納完了した後、格納されたライトデータ群ＷＤ１はメモリアレイ１１－０からメモリアレイ１１－Ｎのアドレス群ＷＡ１に対する各メモリアレイのロウアドレスに書き込まれる。

【0038】

第２の読み出しはリードアドレス群ＲＡ１に対するもので、リードアドレス群ＲＡ１はメモリアレイ１１－０からメモリアレイ１１－Ｎの各メモリアレイの同一ロウアドレスに対するアドレスである。リードアドレス群ＲＡ１に対応する各メモリアレイのロウアドレスより読み出されたリードデータ群ＲＤ１はリードレジスタＲＲ（１）、ＲＲ（３）・・・、ＲＲ（２Ｎ＋１）に格納された後、入力されたリードアドレス群ＲＡ１のアドレス順にリードレジスタＲＲ（１）、ＲＲ（３）・・・、ＲＲ（２Ｎ＋１）の各々からリードデータが選択され、ＤＯＵＴ端子に順に出力される。

【0039】

第３の書き込みはライトアドレス群ＷＡ２、ライトデータ群ＷＤ２に対するものである。ライトアドレス群ＷＡ２はメモリアレイ１１－０からメモリアレイ１１－Ｎの各メモリアレイの同一ロウアドレスに対するアドレスで、連続したサイクルあれば複数のアドレスも入力可能である。その場合、ライトデータ群ＷＤ２としてもライトアドレス群ＷＡ２に対応して複数のライトデータが入力される。ライトデータ群ＷＤ２はライトレジスタＷＲ（０）、ＷＲ（２）、・・・、ＷＲ（２Ｎ）に格納される。すべてのライトデータ群ＷＤ２が格納完了した後、格納されたライトデータ群ＷＤ２はメモリアレイ１１－０からメモリアレイ１１－Ｎのアドレス群ＷＡ２に対する各メモリアレイのロウアドレスに書き込まれる。

【0040】

第３の読み出しはリードアドレス群ＲＡ２に対するもので、リードアドレス群ＲＡ２はメモリアレイ１１－０からメモリアレイ１１－Ｎの各メモリアレイの同一ロウアドレスに対するアドレスである。リードアドレス群ＲＡ２に対応する各メモリアレイのロウアドレスより読み出されたリードデータ群ＲＤ２はリードレジスタＲＲ（０）、ＲＲ（２）、・・・、ＲＲ（２Ｎ）に格納された後、入力されたリードアドレス群ＲＡ２のアドレス順にリードレジスタＲＲ（０）、ＲＲ（２）、・・・、ＲＲ（２Ｎ）の各々からリードデータが選択され、ＤＯＵＴ端子に順に出力される。

【0041】

第４の書き込みはライトアドレス群ＷＡ３、ライトデータ群ＷＤ３に対するもので、ライトアドレス群ＷＡ３はメモリアレイ１１－０からメモリアレイ１１－Ｎの各メモリアレイの同一ロウアドレスに対するアドレスで、連続したサイクルあれば複数のアドレスも入力可能である。その場合、ライトデータ群ＷＤ３としてもライトアドレス群ＷＡ３に対応して複数のライトデータが入力される。ライトデータ群ＷＤ３はライトレジスタＷＲ（１）、ＷＲ（３）、・・・、ＷＲ（２Ｎ＋１）に格納される。すべてのライトデータ群ＷＤ３が格納完了した後、格納されたライトデータ群ＷＤ３はメモリアレイ１１－０からメモリアレイ１１－Ｎのアドレス群ＷＡ３に対する各メモリアレイのロウアドレスに書き込まれる。

【0042】

第４の読み出しはリードアドレス群ＲＡ３に対するもので、リードアドレス群ＲＡ３はメモリアレイ１１－０からメモリアレイ１１－Ｎの各メモリアレイの同一ロウアドレスに対するアドレスである。リードアドレス群ＲＡ３に対応する各メモリアレイのロウアドレスより読み出されたリードデータ群ＲＤ３はリードレジスタＲＲ（１）、ＲＲ（３）、・・・、ＲＲ（２Ｎ＋１）に格納された後、入力されたリードアドレス群ＲＡ３のアドレス順にリードレジスタＲＲ（１）、ＲＲ（３）、・・・、ＲＲ（２Ｎ＋１）の各々からリードデータが選択され、ＤＯＵＴ端子に順に出力される。

【0043】

以上の動作によって、半導体記憶装置１０Ａにおける１サイクル分の書き込み処理および読み出し処理が実行される。以上詳述したように、本実施の形態によれば、複数のメモリアレイを並列に接続することで、制御回路を変更することなく、容易にデータ転送レートを向上させることができる。

【0044】

なお、上記第２の実施の形態ではリードデータバスＲＤＢおよびライトデータバスＷＤＢのバス幅増大による転送レート向上を説明したが、出力回路にリードデータをパラレルシリアル変換しリードデータバスＲＤＢに出力する回路を、入力回路にライトデータをシリアルパラレル変換しライトデータバスＷＤＢに出力する回路を設けることでアドレス数を増加させることも可能である。

【0045】

また、上記各実施の形態では、ライトレジスタＷＲ、リードレジスタＲＲを各々１対ずる備える形態を例示して説明したが、これに限られず３対以上のライトレジスタＷＲ、リードレジスタＲＲを備える形態としてもよい。

【符号の説明】

【0046】

１０、１０Ａ 半導体記憶装置
１１、１１－０、１１－１、・・・、１１－Ｎ メモリアレイ
１２ 書き込み回路
１３ 読み出し回路
１４ 調停回路
１５ ライト制御回路
１６ 入力回路
１７ リード制御回路
１８ 出力回路
ＷＣＢ ライト制御バス
ＷＤＢ ライトデータバス
ＲＣＢ リード制御バス
ＲＤＢ リードデータバス
ＷＲ、ＷＲ（０）、・・・、ＷＲ（２Ｎ＋１） ライトレジスタ
ＲＲ、ＲＲ（０）、・・・、ＲＲ（２Ｎ＋１） リードレジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】