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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023114930
(43)【公開日】2023-08-18
(54)【発明の名称】炭化珪素半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20230810BHJP
H01L 29/12 20060101ALI20230810BHJP
H01L 29/06 20060101ALI20230810BHJP
H01L 21/336 20060101ALI20230810BHJP
【ＦＩ】
H01L29/78 652H
H01L29/78 652F
H01L29/78 653A
H01L29/78 652T
H01L29/78 652N
H01L29/78 652P
H01L29/06 301G
H01L29/06 301V
H01L29/78 652J
H01L29/06 301M
H01L29/78 658E
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2022017531
(22)【出願日】2022-02-07
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(71)【出願人】
【識別番号】301021533
【氏名又は名称】国立研究開発法人産業技術総合研究所
(74)【代理人】
【識別番号】100104190
【弁理士】
【氏名又は名称】酒井 昭徳
(72)【発明者】
【氏名】武井 学
(72)【発明者】
【氏名】馬場 正和
(72)【発明者】
【氏名】岡田 将和
(72)【発明者】
【氏名】原田 信介
(57)【要約】
【課題】耐圧を向上させることができる炭化珪素半導体装置を提供すること。
【解決手段】ドリフト層２は、内側を第１並列ｐｎ層５１とし、それ以外の部分を第２並列ｐｎ層５４としたＳＪ構造である。第１並列ｐｎ層５１の少なくとも１つのｐ型領域５３は、第１方向ＸにＪＴＥ構造３２の内側端部よりも外側に配置され、ＪＴＥ構造３２のｐ-型領域３３に接する。第２並列ｐｎ層５４は、第１方向ＸにＪＴＥ構造３２の外側端部から１０μｍ以下程度の範囲内で外側まで配置される。第２並列ｐｎ層５４は、深さ方向ＺにＪＴＥ構造３２に対向する。第２並列ｐｎ層５４のｐ型領域５６は、半導体基板４０のおもて面からＪＴＥ構造３２のｐ-型領域３３よりも深い位置に配置され、これらの領域に接していない。第２並列ｐｎ層５４とＪＴＥ構造３２のｐ-型領域３３との間はＳＪ構造でない通常のｎ-型ドリフト領域２ｂである。
【選択図】図４
【解決手段】ドリフト層２は、内側を第１並列ｐｎ層５１とし、それ以外の部分を第２並列ｐｎ層５４としたＳＪ構造である。第１並列ｐｎ層５１の少なくとも１つのｐ型領域５３は、第１方向ＸにＪＴＥ構造３２の内側端部よりも外側に配置され、ＪＴＥ構造３２のｐ-型領域３３に接する。第２並列ｐｎ層５４は、第１方向ＸにＪＴＥ構造３２の外側端部から１０μｍ以下程度の範囲内で外側まで配置される。第２並列ｐｎ層５４は、深さ方向ＺにＪＴＥ構造３２に対向する。第２並列ｐｎ層５４のｐ型領域５６は、半導体基板４０のおもて面からＪＴＥ構造３２のｐ-型領域３３よりも深い位置に配置され、これらの領域に接していない。第２並列ｐｎ層５４とＪＴＥ構造３２のｐ-型領域３３との間はＳＪ構造でない通常のｎ-型ドリフト領域２ｂである。
【選択図】図４
【特許請求の範囲】
【請求項1】
炭化珪素からなる半導体基板と、
活性領域において前記半導体基板の内部に設けられた、第１の第１導電型領域と第１の第２導電型領域とを前記半導体基板の第１主面に平行な第１方向に交互に繰り返し配置した第１並列ｐｎ層と、
前記活性領域の周囲を囲む終端領域において前記半導体基板の内部に、前記第１並列ｐｎ層の外側に隣接して設けられた、第２の第１導電型領域と第２の第２導電型領域とを前記第１方向に交互に繰り返し配置した第２並列ｐｎ層と、
前記活性領域において前記半導体基板の第１主面と前記第１並列ｐｎ層との間に設けられた所定の素子構造と、
前記半導体基板の第１主面に設けられ、前記素子構造に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
前記終端領域において前記半導体基板の第１主面と前記第２並列ｐｎ層との間に選択的に設けられ、前記活性領域の周囲を囲み、前記第１電極に電気的に接続されて耐圧構造を構成する第２導電型の第１半導体領域と、
を備え、
前記第２並列ｐｎ層は、前記半導体基板の第１主面から前記第１半導体領域よりも深い位置に前記第１半導体領域と離れて配置され、かつ前記第１半導体領域の外側端部よりも外側まで設けられ、
前記第２並列ｐｎ層と前記第１半導体領域との間に、前記第１半導体領域に接して、第１導電型の第２半導体領域が設けられていることを特徴とする炭化珪素半導体装置。
活性領域において前記半導体基板の内部に設けられた、第１の第１導電型領域と第１の第２導電型領域とを前記半導体基板の第１主面に平行な第１方向に交互に繰り返し配置した第１並列ｐｎ層と、
前記活性領域の周囲を囲む終端領域において前記半導体基板の内部に、前記第１並列ｐｎ層の外側に隣接して設けられた、第２の第１導電型領域と第２の第２導電型領域とを前記第１方向に交互に繰り返し配置した第２並列ｐｎ層と、
前記活性領域において前記半導体基板の第１主面と前記第１並列ｐｎ層との間に設けられた所定の素子構造と、
前記半導体基板の第１主面に設けられ、前記素子構造に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
前記終端領域において前記半導体基板の第１主面と前記第２並列ｐｎ層との間に選択的に設けられ、前記活性領域の周囲を囲み、前記第１電極に電気的に接続されて耐圧構造を構成する第２導電型の第１半導体領域と、
を備え、
前記第２並列ｐｎ層は、前記半導体基板の第１主面から前記第１半導体領域よりも深い位置に前記第１半導体領域と離れて配置され、かつ前記第１半導体領域の外側端部よりも外側まで設けられ、
前記第２並列ｐｎ層と前記第１半導体領域との間に、前記第１半導体領域に接して、第１導電型の第２半導体領域が設けられていることを特徴とする炭化珪素半導体装置。
【請求項2】
前記第２の第２導電型領域は、フローティング電位であることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項3】
前記第１の第１導電型領域および前記第１の第２導電型領域は、前記半導体基板の第１主面に平行でかつ前記第１方向と直交する第２方向にストライプ状に延在し、
前記第２の第１導電型領域および前記第２の第２導電型領域は、前記第２方向にストライプ状に延在し、
前記第２並列ｐｎ層は、前記第１方向に前記第１並列ｐｎ層に隣接することを特徴とする請求項１または２に記載の炭化珪素半導体装置。
前記第２の第１導電型領域および前記第２の第２導電型領域は、前記第２方向にストライプ状に延在し、
前記第２並列ｐｎ層は、前記第１方向に前記第１並列ｐｎ層に隣接することを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項4】
前記第１の第１導電型領域および前記第１の第２導電型領域は、前記半導体基板の第１主面に平行でかつ前記第１方向と直交する第２方向にストライプ状に延在し、
前記第２の第１導電型領域および前記第２の第２導電型領域は、前記第２方向にストライプ状に延在し、
前記第２並列ｐｎ層は、前記第１方向に前記第１並列ｐｎ層に隣接し、
前記終端領域において前記半導体基板の内部に選択的に設けられ、前記第２の第２導電型領域を前記第１の第２導電型領域に連結する第２導電型連結領域をさらに備え、
前記第２導電型連結領域は、前記第１半導体領域の外側端部よりも外側において前記第１方向に直線状に延在し、前記第１の第２導電型領域と前記第２の第２導電型領域との端部同士を連結することを特徴とする請求項１に記載の炭化珪素半導体装置。
前記第２の第１導電型領域および前記第２の第２導電型領域は、前記第２方向にストライプ状に延在し、
前記第２並列ｐｎ層は、前記第１方向に前記第１並列ｐｎ層に隣接し、
前記終端領域において前記半導体基板の内部に選択的に設けられ、前記第２の第２導電型領域を前記第１の第２導電型領域に連結する第２導電型連結領域をさらに備え、
前記第２導電型連結領域は、前記第１半導体領域の外側端部よりも外側において前記第１方向に直線状に延在し、前記第１の第２導電型領域と前記第２の第２導電型領域との端部同士を連結することを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項5】
前記第１並列ｐｎ層は、前記第１方向に前記活性領域から前記第１半導体領域の内側端部よりも外側まで設けられ、深さ方向に前記第１半導体領域に隣接する少なくとも１つの前記第１の第２導電型領域を有することを特徴とする請求項４に記載の炭化珪素半導体装置。
【請求項6】
前記第２の第２導電型領域の幅は、前記第１の第２導電型領域の幅よりも２０％以下の範囲内で広くなっていることを特徴とする請求項３～５のいずれか一つに記載の炭化珪素半導体装置。
【請求項7】
前記第２の第２導電型領域の幅は、前記第１の第２導電型領域の幅よりも５％以上１５％以下の範囲内で広くなっていることを特徴とする請求項６に記載の炭化珪素半導体装置。
【請求項8】
前記第２並列ｐｎ層は、前記第１方向に前記第１半導体領域の外側端部よりも１０μｍ以下の範囲内で外側まで設けられていることを特徴とする請求項３～７のいずれか一つに記載の炭化珪素半導体装置。
【請求項9】
前記第１の第１導電型領域および前記第１の第２導電型領域は、前記半導体基板の第１主面に平行でかつ前記第１方向と直交する第２方向にストライプ状に延在し、
前記第２の第２導電型領域は、前記半導体基板の第１主面側から見てマトリクス状に配置され、
前記第２の第１導電型領域は、前記半導体基板の第１主面側から見て前記第２の第２導電型領域の周囲を囲む格子状に配置され、
前記第２並列ｐｎ層は、前記第１並列ｐｎ層の周囲を囲むことを特徴とする請求項１または２に記載の炭化珪素半導体装置。
前記第２の第２導電型領域は、前記半導体基板の第１主面側から見てマトリクス状に配置され、
前記第２の第１導電型領域は、前記半導体基板の第１主面側から見て前記第２の第２導電型領域の周囲を囲む格子状に配置され、
前記第２並列ｐｎ層は、前記第１並列ｐｎ層の周囲を囲むことを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項10】
前記第１並列ｐｎ層と前記第２並列ｐｎ層との境界は、前記活性領域と前記終端領域との間の中間領域に位置することを特徴とする請求項９に記載の炭化珪素半導体装置。
【請求項11】
前記第２並列ｐｎ層と前記第１半導体領域との間隔は、０．５μｍ以上１．５μｍ以下であることを特徴とする請求項１～１０のいずれか一つに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、炭化珪素半導体装置に関する。
【背景技術】
【0002】
従来、ドリフト層を、ｎ型領域とｐ型領域とを基板主面に平行な方向に交互に繰り返し隣接して配置してなる並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造の半導体装置が公知である。並列ｐｎ層を構成するｎ型領域およびｐ型領域は、半導体基板（半導体チップ）の主面に平行にストライプ状に延在する。並列ｐｎ層を構成するｎ型領域およびｐ型領域は、半導体基板の中央（チップ中央）の活性領域から半導体基板の端部（チップ端部）にわたって、半導体基板の略全体に略均一に設けられている。
【0003】
従来のＳＪ構造の炭化珪素半導体装置の構造について、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）を例に説明する。図１５は、従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１６，１７は、それぞれ図１５の切断線ＡＡ－ＡＡ’および切断線ＢＢ－ＢＢ’における断面構造を示す断面図である。
【0004】
図１５～１７に示す従来の炭化珪素半導体装置１５０は、炭化珪素からなる半導体基板（半導体チップ）１４０の活性領域１１０に一般的なトレンチゲート構造を備え、ドリフト層１０２を並列ｐｎ層１５１としたＳＪ構造の縦型ＭＯＳＦＥＴである。半導体基板１４０は、矩形状の平面形状を有する。活性領域１１０は、略矩形状の平面形状を有し、半導体基板１４０の中央（チップ中央）に設けられている。活性領域１１０の周囲は、中間領域１２０を介してエッジ終端領域１３０に囲まれている。
【0005】
中間領域１２０には、ゲートランナー等のゲート配線層（不図示）が配置される。エッジ終端領域１３０は、中間領域１２０と半導体基板１４０の端部（チップ端部）との間の領域である。エッジ終端領域１３０には、耐圧構造として、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造１３２と、ｎ+型チャネルストッパ領域１３４と、が配置されている。ＪＴＥ構造１３２は、中間領域１２０を介して活性領域１１０の周囲を囲む。
【0006】
ｎ+型チャネルストッパ領域１３４は、ＪＴＥ構造１３２よりも外側（チップ端部側）に、ＪＴＥ構造１３２と離れて配置され、半導体基板１４０の端部に達する。ｎ+型チャネルストッパ領域１３４は、半導体基板１４０の端部に沿って延在し、ＪＴＥ構造１３２の周囲を囲む。図１５には、ｎ+型チャネルストッパ領域１３４の内周を破線１３４ａで示す。ｎ+型チャネルストッパ領域１３４は破線１３４ａから外側の全域に設けられており、ｎ+型チャネルストッパ領域１３４の外周は半導体基板１４０の端部である。
【0007】
並列ｐｎ層１５１は、活性領域１１０からエッジ終端領域１３０にわたって半導体基板１４０の略全体に一様に設けられている。並列ｐｎ層１５１は、ｎ型領域１５２とｐ型領域１５３とを半導体基板１４０のおもて面に平行な第１方向Ｘに交互に繰り返し隣接して配置したＳＪ構造である。並列ｐｎ層１５１のｎ型領域１５２およびｐ型領域１５３は、半導体基板１４０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙにストライプ状に延在する。図１５には、ｐ型領域１５３をハッチングで示す。
【0008】
並列ｐｎ層１５１のｎ型領域１５２およびｐ型領域１５３は、ＪＴＥ構造１３２およびｎ+型チャネルストッパ領域１３４の直下（ｎ+型ドレイン領域１０１（図１６，１７参照）側）においてエッジ終端領域１３０の略全域に配置される。並列ｐｎ層１５１は、ＪＴＥ構造１３２およびｎ+型チャネルストッパ領域１３４の全周で深さ方向ＺにＪＴＥ構造１３２およびｎ+型チャネルストッパ領域１３４に隣接し、ＪＴＥ構造１３２とｎ+型チャネルストッパ領域１３４との間で半導体基板１４０のおもて面に達する。
【0009】
従来の炭化珪素半導体装置１５０の断面構造について説明する。半導体基板１４０は、炭化珪素からなるｎ+型出発基板１４１にドリフト層１０２およびｐ型ベース領域１０４となる各エピタキシャル層１４２，１４３を順に積層させてなる。半導体基板１４０のｐ型エピタキシャル層１４３側の主面をおもて面とし、ｎ+型ドレイン領域１０１であるｎ+型出発基板１４１側の主面を裏面とする。エピタキシャル層１４２はドリフト層（ドリフト領域）１０２となる部分であり、並列ｐｎ層１５１を含む。
【0010】
ｐ型エピタキシャル層１４３の、エッジ終端領域１３０の部分はエッチングにより除去され、半導体基板１４０のおもて面に段差１３１が形成されている。半導体基板１４０のおもて面は、段差１３１を境にして、活性領域１１０側の部分（以下、第１面とする）１４０ａよりもエッジ終端領域１３０側の部分（以下、第２面とする）１４０ｂでｎ+型ドレイン領域１０１側に凹んでいる。符号１４０ｃは、半導体基板１４０のおもて面の第１面１４０ａと第２面１４０ｂとをつなぐ部分（以下、第３面とする）である。
【0011】
エッジ終端領域１３０において半導体基板１４０のおもて面の第２面１４０ｂに、ｎ-型エピタキシャル層１４２が露出されている。半導体基板１４０のおもて面の第２面１４０ｂの表面領域においてｎ-型エピタキシャル層１４２の内部に、ＪＴＥ構造１３２を構成する複数のｐ型領域と、ｎ+型チャネルストッパ領域１３４と、がそれぞれ選択的に設けられている。図１６，１７には、活性領域１１０の周囲を囲む同心状に隣接して配置されてＪＴＥ構造１３２を構成する複数のｐ型領域を一つのｐ-型領域１３３で示す。
【0012】
ＪＴＥ構造１３２のｐ-型領域１３３は、活性領域１１０から段差１３１よりも外側まで延在するｐ+型外周領域１１３を介してソース電極（不図示）の電位に固定されている。ｐ+型外周領域１１３の段差１３１よりも外側の部分と、ＪＴＥ構造１３２のｐ-型領域１３３と、ｎ+型チャネルストッパ領域１３４と、は半導体基板１４０のおもて面の第２面１４０ｂに露出されている。半導体基板１４０のおもて面の第２面１４０ｂに露出とは、当該第２面１４０ｂ上のフィールド絶縁膜１３５に接することである。
【0013】
並列ｐｎ層１５１のｎ型領域１５２およびｐ型領域１５３は、活性領域１１０からエッジ終端領域１３０にわたって半導体基板１４０の略全体に等間隔に配置されている。並列ｐｎ層１５１のｎ型領域１５２およびｐ型領域１５３は、中間領域１２０においてｐ+型外周領域１１３の直下に配置され、エッジ終端領域１３０においてｐ-型領域１３３およびｎ+型チャネルストッパ領域１３４の直下に配置されて、深さ方向Ｚにｐ+型外周領域１１３、ｐ-型領域１３３およびｎ+型チャネルストッパ領域１３４に接する。
【0014】
並列ｐｎ層１５１のｎ型領域１５２およびｐ型領域１５３は、ＪＴＥ構造１３２のｐ-型領域１３３とｎ+型チャネルストッパ領域１３４との間で半導体基板１４０のおもて面の第２面１４０ｂに露出されている。並列ｐｎ層１５１の隣接するｎ型領域１５２とｐ型領域１５３とでチャージバランスがとれるように、並列ｐｎ層１５１のｎ型領域１５２およびｐ型領域１５３それぞれのキャリア濃度（不純物濃度）および幅（第１方向Ｘの幅）Ｗｎ，Ｗｐが設定される。
【0015】
チャージバランスがとれているとは、ｎ型領域１５２のキャリア濃度と幅Ｗｎとの積で表されるチャージ量と、ｐ型領域１５３のキャリア濃度と幅Ｗｐとの積で表されるチャージ量と、がプロセスのばらつきによる許容誤差を含む範囲で略同じであることを意味する。符号１０２ａは、並列ｐｎ層１５１とｎ+型ドレイン領域１０１との間のＳＪ構造でない通常のｎ型ドリフト領域である。符号１１４，１１６，１３６は、それぞれ層間絶縁膜、ドレイン電極およびパッシベーション膜である。
【0016】
従来のＳＪ構造の炭化珪素半導体装置として、並列ｐｎ層のｎ型領域およびｐ型領域の幅を、エッジ終端領域において活性領域の外縁を規定するｐ++型外周コンタクト領域と、その外側に隣接するｐ型リサーフ領域と、の直下で相対的に広くすることで、エッジ終端領域の耐圧を向上させるとともに、ＭＯＳＦＥＴのオフ時にｐ++型外周コンタクト領域およびｐ型リサーフ領域に流れる正孔電流を抑制してｄＶ／ｄｔ耐量を向上させた装置が提案されている（例えば、下記特許文献１参照。）。
【0017】
従来のＳＪ構造の別の炭化珪素半導体装置として、エッジ終端領域におけるドリフト層の異なる深さ位置に、半導体基板のおもて面に平行に延在して並列ｐｎ層のｎ型領域およびｐ型領域に直交し、かつ活性領域の周囲を囲む１つ以上のｐ型横型リサーフ領域を備えた装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、ＭＯＳＦＥＴのオフ時にｐ型横型リサーフ領域によって空乏層が外側へ延伸されることで、エッジ終端領域の電界が緩和されるため、エッジ終端領域の所定耐圧が安定して得られる。
【0018】
従来のＳＪ構造の別の炭化珪素半導体装置として、活性領域よりも外側において並列ｐｎ層のｐ型領域にかからないように、並列ｐｎ層のｎ型領域の表面領域のみに選択的にｐ型リサーフ領域を設けた装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、並列ｐｎ層のｐ型領域とｐ型リサーフ領域とが重なって形成されること（オーバーラップ）によって並列ｐｎ層のｐ型領域の不純物濃度が高くなることを抑制し、当該オーバーラップに起因して空乏化条件がずれることを回避している。
【先行技術文献】
【特許文献】
【0019】
【特許文献1】国際公開第２０１８／０２９９５１号
【特許文献2】特開２０１０－０６７７３７号公報
【特許文献3】特開２０１０－０４０９７３号公報
【発明の概要】
【発明が解決しようとする課題】
【0020】
しかしながら、従来の炭化珪素半導体装置１５０（図１５～１７参照）では、活性領域１１０および中間領域１２０の耐圧（ＢＶ：Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ）に対してエッジ終端領域１３０の耐圧が小さい。図１４は、従来の炭化珪素半導体装置の耐圧特性をシミュレーションした結果を示す特性図である。耐圧を３．３ｋＶに設定した従来の炭化珪素半導体装置１５０の活性領域１１０および中間領域１２０（活性領域＋中間領域）の耐圧分布と、エッジ終端領域１３０の耐圧分布と、を図１４に示す。
【0021】
図１４の横軸はエッジ終端領域１３０の並列ｐｎ層１５１のｐ型領域１５３の幅の中心条件からの差分ΔＷｐ（％）であり、縦軸は耐圧である。エッジ終端領域１３０の並列ｐｎ層１５１のｐ型領域１５３の幅の中心条件とは、活性領域１１０で「ｎ型領域１５２の不純物濃度×ｎ型領域１５２の幅＝ｐ型領域１５３の不純物濃度×ｐ型領域１５３の幅」を満たす並列ｐｎ層１５１のｐ型領域１５３の幅に対して、図１４のΔＷｐ＝（活性領域１１０の並列ｐｎ層１５１のｐ型領域１５３の幅－エッジ終端領域１３０の並列ｐｎ層１５１のｐ型領域１５３の幅）／（活性領域１１０の並列ｐｎ層１５１のｐ型領域１５３の幅）＝０％に相当する。
【0022】
ΔＷｐ＜０％の場合およびΔＷｐ＞０％の場合は、それぞれ、活性領域１１０の並列ｐｎ層１５１のｐ型領域１５３の幅に対してエッジ終端領域１３０の並列ｐｎ層１５１のｐ型領域１５３の幅を広くした場合および狭くした場合である。図１４には、エッジ終端領域１３０の並列ｐｎ層１５１のｐ型領域１５３の幅を活性領域１１０の並列ｐｎ層１５１のｐ型領域１５３の幅よりも１０％程度広くすることで（ΔＷｐ＝－１０％）、活性領域１１０およびエッジ終端領域１３０ともに耐圧が３．３ｋＶを超え、かつエッジ終端領域１３０の耐圧が最も大きくなることが示されている。
【0023】
図１４に示すように、従来の炭化珪素半導体装置１５０では、エッジ終端領域１３０の並列ｐｎ層１５１のｐ型領域１５３の幅に依らず、活性領域１１０および中間領域１２０の耐圧よりもエッジ終端領域１３０の耐圧が小さくなることが確認された。エッジ終端領域１３０でアバランシェ降伏しやすく、半導体基板１４０の大半を占める面積（表面積）の広い活性領域１１０でアバランシェ降伏する場合と比べて、炭化珪素半導体装置１５０の全体の耐圧やアバランシェ耐量が小さくなる。
【0024】
この発明は、上述した従来技術による問題点を解消するため、耐圧を向上させることができる炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0025】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。活性領域において、炭化珪素からなる半導体基板の内部に、第１の第１導電型領域と第１の第２導電型領域とを前記半導体基板の第１主面に平行な第１方向に交互に繰り返し配置した第１並列ｐｎ層が設けられている。前記活性領域の周囲を囲む終端領域において前記半導体基板の内部に、前記第１並列ｐｎ層の外側に隣接して、第２の第１導電型領域と第２の第２導電型領域とを前記第１方向に交互に繰り返し配置した第２並列ｐｎ層が設けられている。前記活性領域において前記半導体基板の第１主面と前記第１並列ｐｎ層との間に、所定の素子構造が設けられている。
【0026】
第１電極は、前記半導体基板の第１主面に設けられ、前記素子構造に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。前記終端領域において前記半導体基板の第１主面と前記第２並列ｐｎ層との間に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域は、前記活性領域の周囲を囲み、前記第１電極に電気的に接続されて耐圧構造を構成する。前記第２並列ｐｎ層は、前記半導体基板の第１主面から前記第１半導体領域よりも深い位置に前記第１半導体領域と離れて配置され、かつ前記第１半導体領域の外側端部よりも外側まで設けられている。前記第２並列ｐｎ層と前記第１半導体領域との間に、前記第１半導体領域に接して、第１導電型の第２半導体領域が設けられている。
【0027】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２の第２導電型領域は、フローティング電位であることを特徴とする。
【0028】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１の第１導電型領域および前記第１の第２導電型領域は、前記半導体基板の第１主面に平行でかつ前記第１方向と直交する第２方向にストライプ状に延在する。前記第２の第１導電型領域および前記第２の第２導電型領域は、前記第２方向にストライプ状に延在する。前記第２並列ｐｎ層は、前記第１方向に前記第１並列ｐｎ層に隣接することを特徴とする。
【0029】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１の第１導電型領域および前記第１の第２導電型領域は、前記半導体基板の第１主面に平行でかつ前記第１方向と直交する第２方向にストライプ状に延在する。前記第２の第１導電型領域および前記第２の第２導電型領域は、前記第２方向にストライプ状に延在する。前記第２並列ｐｎ層は、前記第１方向に前記第１並列ｐｎ層に隣接する。前記終端領域において前記半導体基板の内部に、前記第２の第２導電型領域を前記第１の第２導電型領域に連結する第２導電型連結領域が選択的に設けられている。前記第２導電型連結領域は、前記第１半導体領域の外側端部よりも外側において前記第１方向に直線状に延在し、前記第１の第２導電型領域と前記第２の第２導電型領域との端部同士を連結することを特徴とする。
【0030】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１並列ｐｎ層は、前記第１方向に前記活性領域から前記第１半導体領域の内側端部よりも外側まで設けられ、深さ方向に前記第１半導体領域に隣接する少なくとも１つの前記第１の第２導電型領域を有することを特徴とする。
【0031】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２の第２導電型領域の幅は、前記第１の第２導電型領域の幅よりも２０％以下の範囲内で広くなっていることを特徴とする。
【0032】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２の第２導電型領域の幅は、前記第１の第２導電型領域の幅よりも５％以上１５％以下の範囲内で広くなっていることを特徴とする。
【0033】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２並列ｐｎ層は、前記第１方向に前記第１半導体領域の外側端部よりも１０μｍ以下の範囲内で外側まで設けられていることを特徴とする。
【0034】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１の第１導電型領域および前記第１の第２導電型領域は、前記半導体基板の第１主面に平行でかつ前記第１方向と直交する第２方向にストライプ状に延在する。前記第２の第２導電型領域は、前記半導体基板の第１主面側から見てマトリクス状に配置されている。前記第２の第１導電型領域は、前記半導体基板の第１主面側から見て前記第２の第２導電型領域の周囲を囲む格子状に配置されている。前記第２並列ｐｎ層は、前記第１並列ｐｎ層の周囲を囲むことを特徴とする。
【0035】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１並列ｐｎ層と前記第２並列ｐｎ層との境界は、前記活性領域と前記終端領域との間の中間領域に位置することを特徴とする。
【0036】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２並列ｐｎ層と前記第１半導体領域との間隔は、０．５μｍ以上１．５μｍ以下であることを特徴とする。
【0037】
上述した発明によれば、オフ時に、耐圧構造を構成する第１半導体領域の内部まで完全に空乏化させることができ、エッジ終端領域の耐圧を向上させることができる。
【発明の効果】
【0038】
本発明にかかる炭化珪素半導体装置によれば、エッジ終端領域の耐圧を活性領域の耐圧に近づけることができるため、炭化珪素半導体装置の全体の耐圧を向上させることができるという効果を奏する。
【図面の簡単な説明】
【0039】
【図1】実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図5】実施の形態２にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図7】実施の形態３にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図12】実施例１のエッジ終端領域の電界強度のシミュレーション結果を示す特性図である。
【図13】実施例２のエッジ終端領域の耐圧のシミュレーション結果を示す分布図である。
【図14】従来の炭化珪素半導体装置の耐圧特性をシミュレーションした結果を示す特性図である。
【図15】従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【発明を実施するための形態】
【0040】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【0041】
（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造についてＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１には、第１，２並列ｐｎ層５１，５４のｐ型領域５３，５６をそれぞれ異なるハッチングで示す。図１には、例えば３ｍｍ2角の半導体基板４０のレイアウトを示す。図１では、第１，２並列ｐｎ層５１，５４のｎ型領域（第１，２の第１導電型領域）５２，５５およびｐ型領域（第１，２の第２導電型領域）５３，５６の個数が簡略化され、図２～４と異なる。
実施の形態１にかかる炭化珪素半導体装置の構造についてＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１には、第１，２並列ｐｎ層５１，５４のｐ型領域５３，５６をそれぞれ異なるハッチングで示す。図１には、例えば３ｍｍ2角の半導体基板４０のレイアウトを示す。図１では、第１，２並列ｐｎ層５１，５４のｎ型領域（第１，２の第１導電型領域）５２，５５およびｐ型領域（第１，２の第２導電型領域）５３，５６の個数が簡略化され、図２～４と異なる。
【0042】
図２は、図１の活性領域の断面構造を示す断面図である。図２には、活性領域１０に配置される同一構造の複数の単位セル（素子の構成単位）のうちの１つの単位セルを示す。図３，４は、それぞれ図１の切断線Ａ１－Ａ２および切断線Ａ２－Ａ３における断面構造を示す断面図である。図３には、中間領域２０との境界付近から、中間領域２０とエッジ終端領域３０との境界付近までを示す。図４には、中間領域２０とエッジ終端領域３０との境界付近から半導体基板４０の端部（チップ端部）までを示す。
【0043】
図１～４に示す実施の形態１にかかる炭化珪素半導体装置５０は、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）４０に活性領域１０、中間領域２０およびエッジ終端領域３０を備え、活性領域１０からエッジ終端領域３０にわたってドリフト層（ドリフト領域）２を並列ｐｎ層（第１，２並列ｐｎ層５１，５４）としたＳＪ構造のトレンチゲート構造（素子構造）の縦型ＭＯＳＦＥＴである。活性領域１０は、ＭＯＳＦＥＴがオン状態のときに主電流が流れる領域であり、半導体基板４０の中央（チップ中央）に配置されている。
【0044】
中間領域２０は、活性領域１０に隣接して、活性領域１０の周囲を囲む。エッジ終端領域３０は、中間領域２０と半導体基板４０の端部との間の領域であり、中間領域２０を介して活性領域１０の周囲を囲む。活性領域１０および中間領域２０は、ドリフト層２を第１並列ｐｎ層５１としたＳＪ構造である。エッジ終端領域３０は、ドリフト層２を、内側（チップ中央側）の所定部分で第１並列ｐｎ層５１とし、この第１並列ｐｎ層５１とした部分以外の部分を第２並列ｐｎ層５４としたＳＪ構造である。
【0045】
活性領域１０と中間領域２０との境界は、後述する少数キャリア（正孔）引き抜きのためのｐ++型外周コンタクト領域２１（図３参照）の内側端部（内周）である。中間領域２０とエッジ終端領域３０との境界は、後述するＪＴＥ構造３２の内側端部（内周）である。ＪＴＥ構造３２の内側端部とは、ＪＴＥ構造３２を構成する複数のｐ型領域（図４ではまとめて一つのｐ-型領域（第１半導体領域）３３で図示）のうちの最も内側のｐ型領域の内側端部であり、中間領域２０の後述するｐ+型外周領域１３（図４参照）との接合部（界面）である。
【0046】
エッジ終端領域３０は、活性領域１０および中間領域２０におけるドリフト層２の、半導体基板４０のおもて面（第１主面）側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、リーク電流が過度に増大せず、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域３０には、耐圧構造として、接合終端拡張（ＪＴＥ）構造３２と、ｎ+型チャネルストッパ領域３４と、が配置されている。ＪＴＥ構造３２は、中間領域２０を介して活性領域１０の周囲を囲む。
【0047】
ＪＴＥ構造３２は、複数のｐ型領域を、活性領域１０から離れるにしたがって不純物濃度の低いｐ型領域が配置されるように、中間領域２０を介して活性領域１０の周囲を囲む同心状に隣接して配置した構造である。ＪＴＥ構造３２により、中間領域２０よりも外側の電界集中が緩和され、所定電圧（エッジ終端領域３０の耐圧）未満の電圧印加による素子破壊を防止することができる。ＪＴＥ構造３２は、例えば、ダブルゾーンＪＴＥ構造や空間変調ＪＴＥ構造であってもよい。
【0048】
ダブルゾーンＪＴＥ構造は、ＪＴＥ構造を互いに隣り合う２つのｐ型領域（ｐ-型領域とその外側のｐ--型領域）で構成した構造である。空間変調ＪＴＥ構造は、ＪＴＥ構造を構成する互いに隣り合うｐ型領域（または、１つのｐ型領域とその外側の後述する通常のｎ-型ドリフト領域（第２半導体領域）２ｂ（図４参照））間に、これら２つの領域の中間の不純物濃度と空間的に等価な不純物濃度分布を有する空間変調領域を配置して、ＪＴＥ構造全体の不純物濃度分布を外側（チップ端部側）へ向って緩やかに減少させた構造である。
【0049】
空間変調ＪＴＥ構造を構成する空間変調領域は、自身の両側それぞれに隣接する領域（ＪＴＥ構造を構成する互いに隣り合うｐ型領域、または１つのｐ型領域とその外側の通常のｎ-型ドリフト領域２ｂ）と略同じ不純物濃度の２つの小領域を所定パターンで交互に繰り返し隣接して配置してなる。空間変調領域全体の空間的な不純物濃度分布は２つの小領域の幅および不純物濃度比で決まる。空間変調ＪＴＥ構造は、空間変調領域を有していない一般的なＪＴＥ構造と比べて、所定耐圧をより安定して確保可能である。
【0050】
ｎ+型チャネルストッパ領域３４は、ＪＴＥ構造３２よりも外側に、ＪＴＥ構造３２と離れて配置され、例えば半導体基板４０の端部の４辺（直線部）で半導体基板４０の端部に達する。ｎ+型チャネルストッパ領域３４は、半導体基板４０の端部に沿って延在して、ＪＴＥ構造３２の周囲を囲む。図１には、ｎ+型チャネルストッパ領域３４の内周を破線３４ａで示す。ｎ+型チャネルストッパ領域３４は破線３４ａから外側の全域に設けられており、ｎ+型チャネルストッパ領域３４の外周は略矩形状の平面形状の半導体基板４０の端部である。
【0051】
第１並列ｐｎ層５１は、ｎ型領域５２とｐ型領域５３とを半導体基板４０のおもて面に平行な第１方向Ｘに交互に繰り返し隣接して配置したＳＪ構造である。第１並列ｐｎ層５１のｎ型領域５２およびｐ型領域５３は、半導体基板４０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙにストライプ状に例えば半導体基板４０の端部付近まで延在している。第１並列ｐｎ層５１のｎ型領域５２およびｐ型領域５３の端部（ストライプの長手方向（第２方向Ｙ）の端部）は、ｎ+型チャネルストッパ領域３４に対向する位置まで延在して、深さ方向Ｚにｎ+型チャネルストッパ領域３４に接していてもよい。
【0052】
また、第１並列ｐｎ層５１は、第１方向ＸにＪＴＥ構造３２の内側端部よりも外側まで配置されている。したがって、第１並列ｐｎ層５１と第２並列ｐｎ層５４との境界はエッジ終端領域３０内に位置する。第１並列ｐｎ層５１は、活性領域１０および中間領域２０を通るｎ型領域５２およびｐ型領域５３と、中間領域２０のみを通るｎ型領域５２およびｐ型領域５３と、を有する。これに加えて、第１並列ｐｎ層５１は、第１方向ＸにＪＴＥ構造３２の内側端部よりも外側に少なくとも１つのｐ型領域５３が配置されるようにエッジ終端領域３０に配置され、エッジ終端領域３０のみを通るｎ型領域５２およびｐ型領域５３を有する。第１並列ｐｎ層５１の第１方向Ｘの最も外側はｐ型領域５３である。
【0053】
第１並列ｐｎ層５１のｎ型領域５２およびｐ型領域５３は、深さ方向Ｚに、中間領域２０のｐ+型外周領域１３と、エッジ終端領域３０のＪＴＥ構造３２と、に接する。第１並列ｐｎ層５１のｐ型領域５３は、ｐ+型外周領域１３およびＪＴＥ構造３２を介してソース電極１５（図２，３参照）の電位に固定されている。このため、第１並列ｐｎ層５１のｐ型領域５３を第１方向ＸにＪＴＥ構造３２の内側端部よりも外側まで配置することで、ＭＯＳＦＥＴのオフ時に中間領域２０のｐ+型外周領域１３とＪＴＥ構造３２との接合部への電界集中を抑制することができる。
【0054】
第１並列ｐｎ層５１の隣接するｎ型領域５２とｐ型領域５３とは概ねチャージバランスがとれている。チャージバランスがとれているとは、並列ｐｎ層のｎ型領域のキャリア濃度（不純物濃度）と幅との積で表されるチャージ量と、ｐ型領域のキャリア濃度と幅との積で表されるチャージ量と、がプロセスのばらつきによる許容誤差を含む範囲で略同じであることを意味する。したがって、第１並列ｐｎ層５１の隣接するｎ型領域５２とｐ型領域５３とで概ねチャージバランスがとれるように、ｎ型領域５２およびｐ型領域５３それぞれのキャリア濃度および幅（第１方向Ｘの幅）Ｗ１ｎ，Ｗ１ｐが設定される。
【0055】
第１並列ｐｎ層５１の隣接するｎ型領域５２とｐ型領域５３とが概ねチャージバランスがとれていればよく、第１並列ｐｎ層５１のｎ型領域５２およびｐ型領域５３それぞれのキャリア濃度および幅Ｗ１ｎ，Ｗ１ｐは適宜設定される。例えば、第１並列ｐｎ層５１のｎ型領域５２の幅Ｗ１ｎとｐ型領域５３の幅Ｗ１ｐとが略同じであってもよい。この場合、ｎ型領域５２のキャリア濃度とｐ型領域５３のキャリア濃度とを略同じに設定すればよい。幅およびキャリア濃度が略同じとは、それぞれ、プロセスのばらつきによる許容誤差を含む範囲で同じ幅および同じキャリア濃度であることを意味する。
【0056】
第２並列ｐｎ層５４は、ｎ型領域５５とｐ型領域５６とを半導体基板４０のおもて面に平行な第１方向Ｘに交互に繰り返し隣接して配置したＳＪ構造である。第２並列ｐｎ層５４のｎ型領域５５およびｐ型領域５６は、第１並列ｐｎ層５１のｎ型領域５２およびｐ型領域５３が第２方向Ｙに延在する長さと同じ長さで、第１並列ｐｎ層５１のｎ型領域５２およびｐ型領域５３に平行して第２方向Ｙにストライプ状に延在する。第２並列ｐｎ層５４のｎ型領域５５およびｐ型領域５６は、ＪＴＥ構造３２のｐ-型領域３３に接していない。第２並列ｐｎ層５４のｐ型領域５６は、フローティング（浮遊）電位となっている。
【0057】
例えば、従来構造（図１５～１７参照）のように並列ｐｎ層１５１のｐ型領域１５３がＪＴＥ構造１３２のｐ-型領域１３３を介してソース電極の電位に固定されていると、ＭＯＳＦＥＴのオフ時に、ＪＴＥ構造１３２のｐ-型領域１３３がｐ型領域１５３との連結部の直上（層間絶縁膜１１４側）の部分で空乏化しにくい。一方、実施の形態１においては、ＪＴＥ構造３２のｐ-型領域３３に第２並列ｐｎ層５４のｐ型領域５６が接していないことで、ＭＯＳＦＥＴのオフ時にＪＴＥ構造３２のｐ-型領域３３が一様に空乏化しやすいため、従来構造よりもエッジ終端領域３０の耐圧を向上させることができる。
【0058】
第２並列ｐｎ層５４は、第１方向Ｘに第１並列ｐｎ層５１の両側にそれぞれ隣接して、エッジ終端領域３０にのみ配置されている。第２並列ｐｎ層５４は、第１並列ｐｎ層５１の第１方向Ｘに最も外側のｐ型領域５３に第１方向Ｘに外側にｎ型領域５５が隣接するように配置される。また、第２並列ｐｎ層５４は、第１方向ＸにＪＴＥ構造３２の外側端部（外周）よりも外側に少なくとも１つのｐ型領域５６が配置されるように、第１方向ＸにＪＴＥ構造３２の外側端部よりも外側まで配置されている。
【0059】
第２並列ｐｎ層５４のｐ型領域５６を第１方向ＸにＪＴＥ構造３２の外側端部よりも外側まで配置することで、ＭＯＳＦＥＴのオフ時にＪＴＥ構造３２の外側端部への電界集中を抑制することができる。ＪＴＥ構造３２の外側端部とは、ＪＴＥ構造３２を構成する複数のｐ型領域のうちの最も内側のｐ型領域の外側端部である。また、第２並列ｐｎ層５４は、第１方向ＸにＪＴＥ構造３２の外側端部から例えば１０μｍ以下程度の範囲まで配置されてもよい。
【0060】
第２並列ｐｎ層５４を配置する範囲を第１方向ＸにＪＴＥ構造３２の外側端部から上記範囲内として、エッジ終端領域３０に配置されるフローティングのｐ型領域５６の個数を少なくする。これによって、ＭＯＳＦＥＴのスイッチング等によりエッジ終端領域３０に蓄積されて外部へ吐き出されずに残る少数キャリア（正孔）の蓄積電荷量を低減させることができる。このため、第１方向ＸにＪＴＥ構造３２の外側端部よりも外側に配置されるｐ型領域５６の個数は少ないことが好ましい。
【0061】
第２並列ｐｎ層５４は、第１方向ＸにＪＴＥ構造３２の外側端部から上記範囲内であれば、第１方向Ｘにｎ+型チャネルストッパ領域３４の直下（ｎ+型ドレイン領域１側）まで配置されてもよい。第１方向Ｘに第２並列ｐｎ層５４と半導体基板４０の端部との間に後述する通常のｎ-型ドリフト領域２ｃ（図４参照）が配置されてもよい。この通常のｎ-型ドリフト領域２ｃを設けないか、またはこの通常のｎ-型ドリフト領域２ｃの幅を狭くするほど、半導体基板４０を小型化することができる。
【0062】
第２並列ｐｎ層５４の隣接するｎ型領域５５とｐ型領域５６とは概ねチャージバランスがとれている。第２並列ｐｎ層５４の隣接するｎ型領域５５とｐ型領域５６とで概ねチャージバランスがとれるように、ｎ型領域５５およびｐ型領域５６それぞれのキャリア濃度および幅（第１方向Ｘの幅）Ｗ２ｎ，Ｗ２ｐが設定される。第２並列ｐｎ層５４の隣接するｎ型領域５５とｐ型領域５６とが概ねチャージバランスがとれていればよく、第２並列ｐｎ層５４のｎ型領域５５およびｐ型領域５６それぞれのキャリア濃度および幅Ｗ２ｎ，Ｗ２ｐは適宜設定される。
【0063】
例えば、第２並列ｐｎ層５４のｎ型領域５５の幅Ｗ２ｎとｐ型領域５６の幅Ｗ２ｐとが略同じであってもよい。この場合、ｎ型領域５５のキャリア濃度とｐ型領域５６のキャリア濃度とを略同じに設定すればよい。第２並列ｐｎ層５４のｐ型領域５６の幅Ｗ２ｐは、第１並列ｐｎ層５１のｐ型領域５３の幅Ｗ１ｐよりも例えば２０％以下程度の範囲内で広くしてもよく（図１３の範囲Ｇ１参照）、好ましくは第１並列ｐｎ層５１のｐ型領域５３の幅Ｗ１ｐよりも例えば５％以上１５％以下程度の範囲内で広いことがよい（図１３の範囲Ｇ２参照）。
【0064】
第２並列ｐｎ層５４のｐ型領域５６の幅Ｗ２ｐを上記範囲で広くすることで、第１，２並列ｐｎ層５１，５４のｐ型領域５３，５６の幅Ｗ１ｐ，Ｗ２ｐが等しい場合と比べて、エッジ終端領域３０の耐圧を向上させることができる。より好ましくは、第２並列ｐｎ層５４のｐ型領域５６の幅Ｗ２ｐを第１並列ｐｎ層５１のｐ型領域５３の幅Ｗ１ｐよりも例えば１０％程度広くすることで、エッジ終端領域３０の耐圧を活性領域１０の耐圧程度まで向上させることができる（図１３参照）。
【0065】
実施の形態１にかかる炭化珪素半導体装置５０の断面構造について説明する。図２に示すように、活性領域１０において半導体基板４０のおもて面側に一般的なトレンチゲート構造が設けられている。トレンチゲート構造は、ｐ型ベース領域４、ｎ+型ソース領域５、ｐ++型コンタクト領域６、ゲートトレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。半導体基板４０は、炭化珪素からなるｎ+型出発基板４１のおもて面上にドリフト層２およびｐ型ベース領域４となる各エピタキシャル層４２，４３を順に堆積してなる。
【0066】
半導体基板４０のｐ型エピタキシャル層４３側の主面をおもて面として、ｎ+型出発基板４１側の主面を裏面（第２主面）とする。ｎ+型出発基板４１は、ｎ+型ドレイン領域１である。ｐ型エピタキシャル層４３の、エッジ終端領域３０の部分はエッチングにより除去され、半導体基板４０のおもて面に段差３１が形成されている。半導体基板４０のおもて面は、段差３１を境にして、活性領域１０側の部分（第１面）４０ａよりもエッジ終端領域３０側の部分（第２面）４０ｂでｎ+型ドレイン領域１側に凹んでいる。
【0067】
半導体基板４０のおもて面の第２面４０ｂは、ｐ型エピタキシャル層４３が除去されることで露出されたｎ-型エピタキシャル層４２の露出面である。半導体基板４０のおもて面の第１面４０ａと第２面４０ｂとをつなぐ部分（第３面：段差３１のメサエッジ）４０ｃで、活性領域１０および中間領域２０とエッジ終端領域３０と素子分離される。ゲートトレンチ７は、深さ方向Ｚに半導体基板４０のおもて面の第１面４０ａからｐ型エピタキシャル層４３を貫通してｎ-型エピタキシャル層４２内に達する。
【0068】
ゲートトレンチ７は、例えば、半導体基板４０のおもて面に平行な方向に（ここでは第２方向Ｙに）ストライプ状に延在する。ゲートトレンチ７の内部に、ゲート絶縁膜８を介してゲート電極９が設けられている。ｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６は、互いに隣り合うゲートトレンチ７間にそれぞれ選択的に設けられている。ｐ型ベース領域４は、ｐ型エピタキシャル層４３の、ｎ+型ソース領域５およびｐ++型コンタクト領域６を除く部分である。
【0069】
ｐ型ベース領域４は、活性領域１０から外側（チップ端部側）へ延在して、半導体基板４０のおもて面の第３面４０ｃに達する。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、半導体基板４０のおもて面の第１面４０ａとｐ型ベース領域４との間に、ｐ型ベース領域４に接してそれぞれ選択的に設けられ、かつ半導体基板４０のおもて面の第１面４０ａに露出されている。半導体基板４０のおもて面の第１面４０ａに露出とは、層間絶縁膜１４のコンタクトホールにおいてソース電極１５に接することである。
【0070】
ｐ++型コンタクト領域６は、ｎ+型ソース領域５よりもゲートトレンチ７から離れて配置されている。ｎ-型エピタキシャル層４２の、後述するｎ型電流拡散領域３、ｐ+型領域１１，１２、ｐ+型外周領域１３、ｐ-型領域３３およびｎ+型チャネルストッパ領域３４を除く部分がＭＯＳＦＥＴのドリフト領域として機能するドリフト層２であり、第１，２並列ｐｎ層５１，５４を含む。ドリフト層２の、第１，２並列ｐｎ層５１，５４とｎ+型出発基板４１との間の部分がＳＪ構造でない通常のｎ型ドリフト領域２ａであってもよい。
【0071】
第１，２並列ｐｎ層５１，５４は、ｎ-型エピタキシャル層４２の内部の上述した所定位置に設けられている。第１，２並列ｐｎ層５１，５４は、例えば、ドリフト層２となるｎ-型エピタキシャル層４２を複数回に分けて多段にエピタキシャル成長させるごとに当該ｎ-型エピタキシャル層４２に深さ方向Ｚに同導電型領域同士が隣接するようにイオン注入によりｎ型領域５２，５５およびｐ型領域５３，５６となる各領域をそれぞれ選択的に形成する多段エピタキシャル方式を用いて形成される。
【0072】
第１並列ｐｎ層５１と第２並列ｐｎ層５４とは半導体基板４０のおもて面の第２面４０ｂからの深さ位置が異なる。このため、多段エピタキシャル方式によって第１，２並列ｐｎ層５１，５４を同時に形成するには、複数回に分けて多段にエピタキシャル成長させるドリフト層２となるｎ-型エピタキシャル層４２の最上段または（最上段から１，２段）には第１並列ｐｎ層５１のみを形成し、第２並列ｐｎ層５４の直上にあたる部分にｎ-型エピタキシャル層４２のイオン注入しない部分を残せばよい。
【0073】
また、第１，２並列ｐｎ層５１，５４は、例えば、ｎ型エピタキシャル層にトレンチ（以下、ＳＪトレンチとする）を形成してｎ型領域５２，５５となる部分を残し、ＳＪトレンチをｐ型領域５３，５６となるｐ型エピタキシャル層で埋め込むトレンチ埋め込みエピタキシャル方式を用いて形成されてもよい。トレンチ埋め込みエピタキシャル方式によって第１，２並列ｐｎ層５１，５４を同時に形成するには、ｎ型領域５２，５５となるｎ型エピタキシャル層を２回以上に分けて多段にエピタキシャル成長させればよい。
【0074】
例えば、トレンチ埋め込みエピタキシャル方式によって第１，２並列ｐｎ層５１，５４を同時に形成するにあたって、ｎ型領域５２，５５となるｎ型エピタキシャル層を２回に分けて多段にエピタキシャル成長させるとする。この場合、１段目のｎ型エピタキシャル層にはｐ型領域５３，５６を埋め込むＳＪトレンチを形成する。２段目のｎ型エピタキシャル層にはｐ型領域５３を埋め込むＳＪトレンチのみを形成し、ｎ-型エピタキシャル層４２の第２並列ｐｎ層５４の直上にあたる部分にＳＪトレンチを形成しなければよい。
【0075】
活性領域１０においてｐ型ベース領域４と第１並列ｐｎ層５１（ドリフト層２）との間に、ｎ型電流拡散領域３およびｐ+型領域１１，１２がそれぞれ選択的に設けられている。ｎ型電流拡散領域３およびｐ+型領域１１，１２は、例えば、ｎ-型エピタキシャル層４２の内部にイオン注入により形成された拡散領域である。ｎ型電流拡散領域３およびｐ+型領域１１，１２は、ゲートトレンチ７の底面よりもｎ+型ドレイン領域１側に深い位置に配置され、ゲートトレンチ７に平行して第２方向Ｙに直線状に延在している。
【0076】
ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域３は、互いに隣り合うゲートトレンチ７間において、ｐ+型領域１１，１２、ｐ型ベース領域４および第１並列ｐｎ層５１のｎ型領域５２に接し、ゲートトレンチ７の底面よりもｎ+型ドレイン領域１側に深い位置に達する。ｎ型電流拡散領域３に代えて、ｎ-型エピタキシャル層４２のイオン注入されない部分が配置されてもよい。
【0077】
ｐ+型領域１１，１２は、ゲートトレンチ７の底面にかかる電界を緩和する機能を有する。ｐ+型領域１１，１２は、深さ方向Ｚにそれぞれ第１並列ｐｎ層５１の異なるｐ型領域５３に接する。ｐ+型領域１１は、ｐ型ベース領域４と離れて配置され、深さ方向Ｚにゲートトレンチ７の底面に対向する。ｐ+型領域１２は、互いに隣り合うゲートトレンチ７間において、ｐ型ベース領域４に接して、かつｐ+型領域１１およびゲートトレンチ７と離れて設けられている。
【0078】
層間絶縁膜１４は、活性領域１０のコンタクト部および後述する中間領域２０の外周コンタクト部を除いて、半導体基板４０のおもて面の全面を覆う。活性領域１０のコンタクト部は、ソース電極１５とｎ+型ソース領域５およびｐ++型コンタクト領域６とのオーミックコンタクト部である。中間領域２０の外周コンタクト部は、ソース電極１５と後述するｐ++型外周コンタクト領域２１（ｐ++型外周コンタクト領域２１を設けない場合はｐ型ベース領域４）とのオーミックコンタクト部である。
【0079】
中間領域２０において半導体基板４０のおもて面側には、活性領域１０から、ｐ型ベース領域４と、第１方向Ｘに最も外側のゲートトレンチ７の底面に対向するｐ+型領域１１（以下、ｐ+型外周領域１３とする）と、が延在している。中間領域２０のｐ型ベース領域４は、活性領域１０の周囲を囲む。中間領域２０において、半導体基板４０のおもて面の第１面４０ａとｐ型ベース領域４との間に、ｐ++型コンタクト領域（以下、ｐ++型外周コンタクト領域）２１が選択的に設けられている。
【0080】
ｐ++型外周コンタクト領域２１は、ＭＯＳＦＥＴのスイッチング等によりエッジ終端領域３０に蓄積された少数キャリア（正孔）を、ＭＯＳＦＥＴのオフ時にｐ+型外周領域１３およびｐ型ベース領域４を介してソース電極１５へ引き抜くためのソース電極１５との外周コンタクト部である。ｐ++型外周コンタクト領域２１は、活性領域１０の周囲を囲む。ｐ++型外周コンタクト領域２１は、ソース電極１５の中間領域に延在する部分にオーミック接触している。
【0081】
ｐ+型外周領域１３は、活性領域１０と中間領域２０との境界に沿って延在して、活性領域１０の周囲を囲む。ｐ+型外周領域１３には、活性領域１０のすべてのｐ+型領域１１，１２の端部が連結されている。また、ｐ+型外周領域１３は、半導体基板４０のおもて面の段差３１よりも外側へ延在して、半導体基板のおもて面の第２面４０ｂに露出されている。半導体基板４０のおもて面の第２面４０ｂに露出とは、当該第２面４０ｂ上の後述するフィールド酸化膜３５に接することである。
【0082】
中間領域２０およびエッジ終端領域３０において半導体基板４０のおもて面の上には、ｐ++型外周コンタクト領域２１よりも外側の全面に、フィールド酸化膜３５および層間絶縁膜１４を順に積層した絶縁層が設けられている。中間領域２０においてフィールド酸化膜３５上には、ｐ++型外周コンタクト領域２１よりも外側に、ゲート電極９とゲートパッド（不図示）とを電気的に接続するゲートランナーとなるポリシリコン（ｐｏｌｙ－Ｓｉ）層２２および金属配線層２３が順に積層されている。
【0083】
半導体基板４０のおもて面の第２面４０ｂの表面領域においてｎ-型エピタキシャル層４２の内部に、ＪＴＥ構造３２を構成する複数のｐ型領域が選択的に設けられ、その外側にＪＴＥ構造３２と離れてｎ+型チャネルストッパ領域３４が選択的に設けられている。ＪＴＥ構造３２を構成する複数のｐ型領域のうちの最も内側のｐ型領域は、半導体基板４０のおもて面に平行な方向にｐ+型外周領域１３に接する。ＪＴＥ構造３２を構成する複数のｐ型領域は、ｐ+型外周領域１３を介してソース電極１５の電位に固定されている。
【0084】
ＪＴＥ構造３２とｎ+型チャネルストッパ領域３４との間はＳＪ構造でない通常のｎ-型ドリフト領域２ｂである。ＪＴＥ構造３２を構成する複数のｐ型領域（ｐ-型領域３３）とｎ+型チャネルストッパ領域３４とはｎ-型エピタキシャル層４２へのイオン注入により形成された拡散領域であり、半導体基板４０のおもて面の第２面４０ｂに露出されている。通常のｎ-型ドリフト領域２ｂは、ｎ-型エピタキシャル層４２の表面領域にイオン注入されずに残る部分であり、半導体基板４０のおもて面の第２面４０ｂに露出されている。
【0085】
第１並列ｐｎ層５１のｎ型領域５２およびｐ型領域５３は、中間領域２０において深さ方向Ｚにｐ+型外周領域１３に隣接し、エッジ終端領域３０において深さ方向ＺにＪＴＥ構造３２のｐ-型領域３３に隣接する。第２並列ｐｎ層５４のｎ型領域５５およびｐ型領域５６は、深さ方向ＺにＪＴＥ構造３２のｐ-型領域３３に対向する。第２並列ｐｎ層５４のｎ型領域５５およびｐ型領域５６は、半導体基板４０のおもて面の第２面４０ｂからＪＴＥ構造３２のｐ-型領域３３およびｎ+型チャネルストッパ領域３４よりも深い位置に配置され、これらの領域に接していない。
【0086】
第２並列ｐｎ層５４とＪＴＥ構造３２のｐ-型領域３３との間はＳＪ構造でない通常のｎ-型ドリフト領域２ｂである。第２並列ｐｎ層５４とＪＴＥ構造３２のｐ-型領域３３との間隔Ｗ３は、例えば０．５μｍ以上１．５μｍ以下程度である。第２並列ｐｎ層５４と半導体基板４０の端部との間にＳＪ構造でない通常のｎ-型ドリフト領域２ｃが配置されてもよい。通常のｎ-型ドリフト領域２ｃは、ｎ-型エピタキシャル層４２の、第２並列ｐｎ層５４と半導体基板４０の端部との間にイオン注入されずに残る部分である。
【0087】
半導体基板４０のおもて面の第２，３面４０ｂ，４０ｃは、上述したようにフィールド酸化膜３５および層間絶縁膜１４を順に積層した絶縁層で覆われている。パッシベーション膜３６は、半導体基板４０のおもて面の全面を覆って、半導体基板４０のおもて面を保護する。ソース電極１５の、パッシベーション膜３６の開口部から露出する部分はソースパッドとして機能する。半導体基板４０の裏面（ｎ+型出発基板４１の裏面）の全面に、ドレイン電極（第２電極）１６が設けられている。
【0088】
次に、実施の形態１にかかる炭化珪素半導体装置５０の製造方法について説明する。まず、ｎ+型ドレイン領域１となるｎ+型出発基板（半導体ウエハ）４１のおもて面上に、第１，２並列ｐｎ層５１，５４を含むドリフト層２を形成する。例えば多段エピタキシャル方式を用いる場合、ドリフト層２となるｎ-型エピタキシャル層４２を複数回に分けて多段（例えば９段）にエピタキシャル成長させるごとに当該ｎ-型エピタキシャル層４２に深さ方向Ｚに同導電型領域同士が隣接するようにイオン注入によりｎ型領域５２，５５およびｐ型領域５３，５６となる各領域をそれぞれ選択的に形成する。
【0089】
複数回に分けて多段にエピタキシャル成長させたｎ-型エピタキシャル層４２の最上段（または最上段から１，２段（例えば９段目もしくは８，９段目））には第１並列ｐｎ層５１のみを形成し、第２並列ｐｎ層５４の直上にあたる部分にｎ-型エピタキシャル層４２のイオン注入しない部分を残す。これにより、第１並列ｐｎ層５１がｎ-型エピタキシャル層４２の表面に露出され、第２並列ｐｎ層５４がｎ-型エピタキシャル層４２の表面に露出されない。このため、後の工程で形成される半導体基板４０のおもて面の第２面４０ｂからの深さ位置が異なる第１，２並列ｐｎ層５１，５４を形成することができる。
【0090】
また、イオン注入により、第１並列ｐｎ層５１の表面領域に、ｎ型電流拡散領域３、ｐ+型領域１１，１２およびｐ+型外周領域１３を形成する。活性領域１０および中間領域においてｎ-型エピタキシャル層４２の最上段に第１並列ｐｎ層５１を形成せずに、ｎ型電流拡散領域３、ｐ+型領域１１，１２およびｐ+型外周領域１３を形成してもよい。ｎ型電流拡散領域３、ｐ+型領域１２およびｐ+型外周領域１３は下部および上部の２段に分けてｎ-型エピタキシャル層４２をエピタキシャル成長させるごとに形成し、ｐ+型領域１１はｐ+型領域１２およびｐ+型外周領域１３の下部と同時に形成してもよい。
【0091】
次に、ｎ-型エピタキシャル層４２の上に、ｐ型ベース領域４となるｐ型エピタキシャル層４３をエピタキシャル成長させる。これによって、ｎ+型出発基板４１上にエピタキシャル層４２，４３が順に積層され、かつエピタキシャル層４２に第１，２並列ｐｎ層５１，５４を含む半導体基板（半導体ウエハ）４０が作製される。次に、ｐ型エピタキシャル層４３の、エッジ終端領域３０側の部分をエッチングにより除去して、半導体基板４０のおもて面に、活性領域１０側の部分（第１面４０ａ）よりもエッジ終端領域３０側の部分（第２面４０ｂ）で低くした段差３１を形成する（図３，４参照）。
【0092】
エッジ終端領域３０において新たに半導体基板４０のおもて面となった第２面４０ｂに、ｎ-型エピタキシャル層４２が露出される。半導体基板４０のおもて面の、第１面４０ａと第２面４０ｂとの間の部分（第３面４０ｃ）は例えば第１，２面４０ａ，４０ｂに対して鈍角（傾斜面）をなしてもよいし、略直角（垂直面）をなしていてもよい。半導体基板４０のおもて面の第２，３面４０ｂ，４０ｃには、ｐ型ベース領域４およびｐ+型外周領域１３が露出される。この段差３１を形成するエッチングにより、ｐ型エピタキシャル層４３とともにｎ-型エピタキシャル層４２が若干除去されてもよい。
【0093】
次に、イオン注入により、ｎ+型ソース領域５、ｐ++型コンタクト領域６、ｐ++型外周コンタクト領域２１、ＪＴＥ構造３２の複数のｐ型領域（ｐ-型領域３３）、およびｎ+型チャネルストッパ領域３４をそれぞれ選択的に形成する。ｎ+型ソース領域５、ｐ++型コンタクト領域６およびｐ++型外周コンタクト領域２１は、ｐ型エピタキシャル層４３の表面領域にそれぞれ形成する。ｐ型エピタキシャル層４３の、ｎ+型ソース領域５、ｐ++型コンタクト領域６およびｐ++型外周コンタクト領域２１を除く部分がｐ型ベース領域４となる。
【0094】
ＪＴＥ構造３２のｐ-型領域３３およびｎ+型チャネルストッパ領域３４は、エッジ終端領域３０における半導体基板４０のおもて面の第２面４０ｂに露出するｎ-型エピタキシャル層４２の表面領域にそれぞれ選択的に形成する。ｎ+型ソース領域５、ｐ++型コンタクト領域６、ｐ++型外周コンタクト領域２１、ＪＴＥ構造３２の複数のｐ型領域（ｐ-型領域３３）、およびｎ+型チャネルストッパ領域３４の形成順序は入れ替え可能である。段差３１の形成前にｎ+型ソース領域５、ｐ++型コンタクト領域６およびｐ++型外周コンタクト領域２１を形成してもよい。
【0095】
次に、エピタキシャル層４２，４３にイオン注入した不純物を活性化させるための熱処理（以下、活性化アニールとする）を行う。次に、半導体基板４０のおもて面からｎ+型ソース領域５およびｐ型ベース領域４を貫通して、ｎ型電流拡散領域３の内部においてｐ+型領域１１に対向するゲートトレンチ７を形成する。次に、半導体基板４０のおもて面およびゲートトレンチ７の内壁に沿ってゲート絶縁膜８を形成する。次に、ゲートトレンチ７の内部に埋め込むように半導体基板４０のおもて面上に堆積したポリシリコン層をエッチバックして、ゲート電極９となる部分をゲートトレンチ７の内部に残す。
【0096】
中間領域２０およびエッジ終端領域３０において半導体基板４０のおもて面にフィールド酸化膜３５を形成する。中間領域２０においてフィールド酸化膜３５上に、ゲートランナーとなるポリシリコン層２２を形成する。このポリシリコン層２２は、ゲート電極９の形成時に半導体基板４０のおもて面上に堆積したポリシリコン層の一部で形成してもよい。次に、半導体基板４０のおもて面の全面に層間絶縁膜１４を形成する。次に、一般的な方法により半導体基板４０の両面にそれぞれ表面電極（ソース電極１５、ゲートパッド、金属配線層２３およびドレイン電極１６）を形成する。
【0097】
次に、半導体基板４０のおもて面の、ソース電極１５の一部（ソースパッドとなる部分）と、ゲートパッドと、金属配線層２３と、を除く部分をパッシベーション膜３６で覆って保護する。その後、半導体ウエハ（半導体基板４０）をダイシング（切断）して個々のチップ状に個片化することで、図１～４に示す炭化珪素半導体装置５０が完成する。
【0098】
以上、説明したように、実施の形態１によれば、エッジ終端領域の第２並列ｐｎ層のｐ型領域とＪＴＥ構造のｐ-型領域とが接していない。第２並列ｐｎ層とＪＴＥ構造のｐ-型領域との間はＳＪ構造でない通常のｎ-型ドリフト領域であり、ＪＴＥ構造のｐ-型領域と通常のｎ-型ドリフト領域とのｐｎ接合が半導体基板のおもて面の第２面に平行に形成されている。ＭＯＳＦＥＴのオフ時に、このｐｎ接合から広がる空乏層により、ＪＴＥ構造のｐ-型領域の内部まで完全に空乏化される。
【0099】
これによって、ＪＴＥ構造のｐ-型領域に部分的に電界が集中することを抑制することができる。このため、ＪＴＥ構造のｐ-型領域に対向する部分でエッジ終端領域の並列ｐｎ層のすべてのｐ型領域が接する従来構造と比べて、エッジ終端領域の耐圧（静耐圧）を向上させることができる。また、エッジ終端領域の耐圧が向上することで、エッジ終端領域でアバランシェ降伏することを抑制することができる。このため、エッジ終端領域のアバランシェ耐量（動耐圧）を向上させることができる。
【0100】
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図５は、実施の形態２にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図６は、図５の切断線Ｂ１－Ｂ２における断面構造を示す断面図である。図６（ａ）にはｐ型連結領域（第２導電型連結領域）６１が深さ方向Ｚにｎ+型チャネルストッパ領域３４に対向している場合を示し、図６（ｂ）にはｐ型連結領域６１が深さ方向Ｚにｎ+型チャネルストッパ領域３４に対向していない場合を示す。
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図５は、実施の形態２にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図６は、図５の切断線Ｂ１－Ｂ２における断面構造を示す断面図である。図６（ａ）にはｐ型連結領域（第２導電型連結領域）６１が深さ方向Ｚにｎ+型チャネルストッパ領域３４に対向している場合を示し、図６（ｂ）にはｐ型連結領域６１が深さ方向Ｚにｎ+型チャネルストッパ領域３４に対向していない場合を示す。
【0101】
図５，６には、第２並列ｐｎ層５４のｐ型領域５６およびｐ型連結領域６１を、第１並列ｐｎ層５１のｐ型領域５３と異なるハッチングで示す。図５，６には、例えば３ｍｍ2角の半導体基板４０のレイアウトを示す。図５では、第１，２並列ｐｎ層５１，５４のｎ型領域５２，５５およびｐ型領域５３，５６の個数が簡略化されている。実施の形態２にかかる炭化珪素半導体装置６０の活性領域１０および中間領域２０の断面構造はそれぞれ図２，３と同様である。
【0102】
実施の形態２にかかる炭化珪素半導体装置６０が実施の形態１にかかる炭化珪素半導体装置５０（図１，４参照）と異なる点は、第２並列ｐｎ層５４のｐ型領域５６の端部（ストライプの長手方向の端部）がｐ型連結領域６１を介して第１並列ｐｎ層５１のｐ型領域５３に連結されてソース電極１５（図２，３参照）の電位に固定されている点である。実施の形態２にかかる炭化珪素半導体装置６０のエッジ終端領域３０のｐ型連結領域６１以外の構成は、実施の形態１にかかる炭化珪素半導体装置５０と同様である。
【0103】
ｐ型連結領域６１は、エッジ終端領域３０における半導体基板４０のおもて面の第２面４０ｂの表面領域においてｎ-型エピタキシャル層４２の内部に選択的に設けられている。ｐ型連結領域６１は、第２並列ｐｎ層５４のすべてのｐ型領域５６を第１並列ｐｎ層５１のｐ型領域５３に連結する。具体的には、ｐ型連結領域６１は、例えば、第２並列ｐｎ層５４のすべてのｐ型領域５６の上端部（層間絶縁膜１４側の端部）を連結して、第１並列ｐｎ層５１のｐ型領域５３側へ延在しｐ型領域５３に接する。
【0104】
ｐ型連結領域６１は、例えば第１，２並列ｐｎ層５１，５４のｐ型領域５３，５６のすべての端部（ストライプの長手方向の端部）同士をつなぐように、半導体基板４０の第１方向Ｘに平行な辺に沿ってエッジ終端領域３０を直線状に延在している（図５）。ｐ型連結領域６１は、例えば、第１，２並列ｐｎ層５１，５４のｐ型領域５３，５６の両端部にそれぞれ設けられている。半導体基板４０のおもて面側から見て、ｐ型連結領域６１と第１，２並列ｐｎ層５１，５４のｐ型領域５３，５６とで梯子状にｐ型領域が配置される。
【0105】
ｐ型連結領域６１は、ＪＴＥ構造３２よりも外側に、ＪＴＥ構造３２と離れて設けられている。ｐ型連結領域６１は、半導体基板４０のおもて面の第２面４０ｂからＪＴＥ構造３２およびｎ+型チャネルストッパ領域３４よりも深い位置に配置されている。ｐ型連結領域６１は、深さ方向Ｚにｎ+型チャネルストッパ領域３４に対向する位置に配置されてもよいし（図６（ａ））、ｎ+型チャネルストッパ領域３４よりも内側に配置されていてもよい（図６（ｂ））。
【0106】
実施の形態２にかかる炭化珪素半導体装置６０の製造方法は、実施の形態１にかかる炭化珪素半導体装置５０の製造方法において、第２並列ｐｎ層５４のｐ型領域５６の上端部となる部分を形成する際に、第２並列ｐｎ層５４のｐ型領域５６の上端部と同時にｐ型連結領域６１を形成すればよい。
【0107】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を奏する。また、実施の形態２によれば、第２並列ｐｎ層のｐ型領域がｐ型連結領域を介して活性領域を通る第１並列ｐｎ層のｐ型領域に電気的に接続されている。これにより、ＭＯＳＦＥＴのオン時にエッジ終端領域に蓄積された少数キャリア（正孔）を、ＭＯＳＦＥＴのオフ時に第１並列ｐｎ層のｐ型領域を介して、半導体基板の大半を占める面積（表面積）の広い活性領域からソース電極へ吐き出すことができる。
【0108】
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図７は、実施の形態３にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図８は、図７の矩形枠Ｃを拡大して示す平面図である。図９，１０は、図７の切断線Ｄ１－Ｄ２および切断線Ｅ１－Ｅ２における断面構造である。図１１は、図７の切断線Ｄ２－Ｄ３および切断線Ｅ２－Ｅ３における断面構造である。図７の切断線Ｄ２－Ｄ３および切断線Ｅ２－Ｅ３のいずれにおいても第２並列ｐｎ層７４は同じ断面構造である。
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図７は、実施の形態３にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図８は、図７の矩形枠Ｃを拡大して示す平面図である。図９，１０は、図７の切断線Ｄ１－Ｄ２および切断線Ｅ１－Ｅ２における断面構造である。図１１は、図７の切断線Ｄ２－Ｄ３および切断線Ｅ２－Ｅ３における断面構造である。図７の切断線Ｄ２－Ｄ３および切断線Ｅ２－Ｅ３のいずれにおいても第２並列ｐｎ層７４は同じ断面構造である。
【0109】
図９，１０の活性領域１０の断面構造は、図２の符号５１～５３を符号７１～７３に変えたものである。図７には、例えば３ｍｍ2角の半導体基板４０のレイアウトを示す。図７には、第１，２並列ｐｎ層７１，７４のｐ型領域７３，７６をそれぞれ異なるハッチングした直線状およびハッチングしたドット状に示す。図８には、第１，２並列ｐｎ層７１，７４のｐ型領域７３，７６をそれぞれ太線およびドットで示す。図７，９，１０では、第１，２並列ｐｎ層７１，７４のｎ型領域７２，７５およびｐ型領域７３，７６の個数が簡略化され、図８と異なる。
【0110】
実施の形態３にかかる炭化珪素半導体装置７０が実施の形態１にかかる炭化珪素半導体装置５０（図１，４参照）と異なる点は、次の３点である。１つ目の相違点は、半導体基板４０のおもて面側から見て、エッジ終端領域３０の第２並列ｐｎ層７４のｐ型領域７６をマトリクス状（ドット状）に配置し、ｎ型領域７５をｐ型領域７６の周囲を囲む格子状に配置した点である。２つ目の相違点は、第１，２並列ｐｎ層７１，７４の境界が中間領域２０内に位置する点である。３つ目の相違点は、第２並列ｐｎ層７４が第１並列ｐｎ層７１の周囲を囲む点である。
【0111】
例えば、従来構造（図１５～１７）では、ＪＴＥ構造１３２の複数のｐ型領域が内側から外側へ向かう法線方向に延在するのに対して、並列ｐｎ層１５１のｎ型領域１５２およびｐ型領域１５３には、ＪＴＥ構造１３２に直交する部分（図１６：第１方向Ｘに平行な断面）と、ＪＴＥ構造１３２に平行な部分（図１７：第２方向Ｙに平行な断面）と、が存在する。このため、並列ｐｎ層１５１を、ＪＴＥ構造１３２の延在方向に対する断面構造の異なる両部分で耐圧が略同じとなる最適条件にする必要があるため、設計が煩雑になる。
【0112】
また、従来構造では、並列ｐｎ層１５１のｎ型領域１５２およびｐ型領域１５３にＪＴＥ構造１３２に直交する部分とＪＴＥ構造３２に平行な部分とが存在することで、これらのいずれか一方の部分でエッジ終端領域１３０の耐圧が相対的に低くなる。このため、ＭＯＳＦＥＴのオフ時にエッジ終端領域１３０でアバランシェ降伏すると、エッジ終端領域１３０の耐圧が相対的に低くなっている部分にアバランシェ降伏で発生したアバランシェ電流が集中し、アバランシェ電流の集中箇所でアバランシェ耐量が低くなる。
【0113】
一方、実施の形態３においては、半導体基板４０のおもて面側から見て第２並列ｐｎ層７４のｐ型領域７６がマトリクス状に配置されていることで、ＪＴＥ構造３２の延在方向（法線方向）に対して、エッジ終端領域３０の第２並列ｐｎ層７４は第１，２方向Ｘ，Ｙともに略同じ断面構造となっている（図１１）。このため、従来構造のように並列ｐｎ層１５１がＪＴＥ構造１３２の延在方向に対して第１，２方向Ｘ，Ｙで異なる断面構造となっている場合と比べて、設計を簡略化することができる。
【0114】
また、第２並列ｐｎ層７４がＪＴＥ構造３２の延在方向に対して第１，２方向Ｘ，Ｙともに略同じ断面構造であるため、エッジ終端領域３０は全体にわたって略同じ耐圧となる。エッジ終端領域３０に相対的に耐圧が低い部分が生じないことで、エッジ終端領域３０の耐圧を向上させることができる。また、エッジ終端領域３０を全体にわたって略同じ耐圧にすることができるため、エッジ終端領域３０の全体でアバランシェ電流を負担することができ、エッジ終端領域３０のアバランシェ耐量を向上させることができる。
【0115】
実施の形態３において、活性領域１０の第１並列ｐｎ層７１の第２方向Ｙ（長手方向）の長さは、半導体基板４０の端部コーナー付近において、第１方向Ｘに外側へ向かうにしたがって段階的に短くなっている（図８）。第１並列ｐｎ層７１のｎ型領域７２およびｐ型領域７３は、深さ方向Ｚにｐ+型外周領域１３に接する。第２並列ｐｎ層７４のｎ型領域７５およびｐ型領域７６は、ｐ+型外周領域１３、ＪＴＥ構造３２およびｎ+型チャネルストッパ領域（不図示）に接していない（図９，１０）。
【0116】
第２並列ｐｎ層７４は、深さ方向Ｚにｐ+型外周領域１３およびＪＴＥ構造３２のｐ-型領域３３に対向する。第２並列ｐｎ層７４は、深さ方向Ｚにｎ+型チャネルストッパ領域に対向していてもよい。第２並列ｐｎ層７４は、半導体基板４０のおもて面からｐ+型外周領域１３およびＪＴＥ構造３２のｐ-型領域３３よりも深い位置に配置されている。第２並列ｐｎ層７４のｐ型領域７６と、ｐ+型外周領域１３およびＪＴＥ構造３２のｐ-型領域３３と、の間はＳＪ構造でない通常のｎ-型ドリフト領域２ｂである。
【0117】
第２並列ｐｎ層５４とＪＴＥ構造３２のｐ-型領域３３との間隔Ｗ１３は、実施の形態１と同様に、例えば０．５μｍ以上１．５μｍ以下程度である。中間領域２０で第１，２並列ｐｎ層７１，７４のｎ型領域７２，７５同士が連結されている。第１，２並列ｐｎ層７１，７４のｐ型領域７３，７６同士は接していない。第１，２並列ｐｎ層７１，７４の境界を中間領域２０に配置することで、中間領域２０とエッジ終端領域３０の境界付近においてエッジ終端領域３０の所定耐圧を安定して得ることができる。
【0118】
また、第１，２並列ｐｎ層７１，７４の境界を中間領域２０に配置し、かつ第１並列ｐｎ層７１のｎ型領域７２およびｐ型領域７３を第２方向Ｙに延在するストライプ状に配置することで、ｎ型領域７２およびｐ型領域７３の第２方向Ｙの位置ずれによる活性領域１０の耐圧低下が抑制される。また、第１，２並列ｐｎ層７１，７４の境界を中間領域２０に配置することで、第２並列ｐｎ層７４のｐ型領域７６のドットパターンをＪＴＥ構造３２よりも内側に配置することができるため、エッジ終端領域３０のコーナー部（半導体基板４０の４つの頂点付近）で第１，２方向Ｘ，Ｙいずれから見ても第２並列ｐｎ層７４のレイアウトが等しくなり、均一な耐圧を得ることができる。
【0119】
第２並列ｐｎ層７４のｎ型領域７５とｐ型領域７６とは概ねチャージバランスがとれている。第２並列ｐｎ層７４のｎ型領域７５およびｐ型領域７６は第１並列ｐｎ層７１のｎ型領域７２およびｐ型領域７３と略同じチャージバランスとなっている。第２並列ｐｎ層７４のｎ型領域７５およびｐ型領域７６が第１並列ｐｎ層７１のｎ型領域７２およびｐ型領域７３と略同じチャージバランスとなっていればよく、第２並列ｐｎ層７４のｐ型領域７６の平面形状は種々変更可能であり、例えば略矩形状や円形状であってもよい。
【0120】
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を奏する。また、実施の形態３によれば、第２並列ｐｎ層がＪＴＥ構造の延在方向に対して第１，２方向ともに略同じ断面構造であるため、設計を簡略化させることができる。また、第２並列ｐｎ層がＪＴＥ構造の延在方向に対して第１，２方向ともに略同じ断面構造であるため、エッジ終端領域を全体にわたって略同じ耐圧（静耐圧）にすることができ、エッジ終端領域の耐圧およびアバランシェ耐量（動耐圧）をさらに向上させることができる。
【0121】
（実施例１）
上述した実施の形態１にかかる炭化珪素半導体装置５０（図１～４参照）のエッジ終端領域３０の耐圧について検証した。図１２は、実施例１のエッジ終端領域の電界強度のシミュレーション結果を示す分布図である。上述した実施の形態１にかかる炭化珪素半導体装置５０（以下、実施例１とする）のエッジ終端領域３０の深さ方向Ｚの電界強度分布を図１２（ａ）に示す。すなわち、実施例１においては、第２並列ｐｎ層５４は深さ方向ＺにＪＴＥ構造３２のｐ-型領域３３と離れて配置され、第２並列ｐｎ層５４のｐ型領域５６とＪＴＥ構造３２のｐ-型領域３３との間はＳＪ構造でない通常のｎ-型ドリフト領域２ｂである。
上述した実施の形態１にかかる炭化珪素半導体装置５０（図１～４参照）のエッジ終端領域３０の耐圧について検証した。図１２は、実施例１のエッジ終端領域の電界強度のシミュレーション結果を示す分布図である。上述した実施の形態１にかかる炭化珪素半導体装置５０（以下、実施例１とする）のエッジ終端領域３０の深さ方向Ｚの電界強度分布を図１２（ａ）に示す。すなわち、実施例１においては、第２並列ｐｎ層５４は深さ方向ＺにＪＴＥ構造３２のｐ-型領域３３と離れて配置され、第２並列ｐｎ層５４のｐ型領域５６とＪＴＥ構造３２のｐ-型領域３３との間はＳＪ構造でない通常のｎ-型ドリフト領域２ｂである。
【0122】
比較として、従来の炭化珪素半導体装置１５０（以下、従来例１とする：図１５～１７参照）のエッジ終端領域３０の深さ方向Ｚの電界強度分布を図１２（ｂ）に示す。従来例１が実施例１と異なる点は、深さ方向ＺにＪＴＥ構造１３２に対向する部分で並列ｐｎ層１５１のすべてのｐ型領域１５３がＪＴＥ構造１３２のｐ-型領域１３３に接する点である。実施例１の第１，２並列ｐｎ層５１，５４のｎ型領域５２，５５の不純物濃度および幅Ｗ１ｎ，Ｗ２ｎを同じ設計条件とし、ｐ型領域５３，５６の不純物濃度および幅Ｗ１ｐ，Ｗ２ｐを同じ設計条件とした。従来例の並列ｐｎ層１５１を実施例１の第１並列ｐｎ層５１と同じ設計条件とした。
【0123】
図１２に示す結果から、従来例１では、ＭＯＳＦＥＴのオフ時に、ＪＴＥ構造１３２のｐ-型領域１３３が並列ｐｎ層１５１のｐ型領域１５３との連結部の直上の部分で空乏化しにくいことが確認された（枠Ｆ２で囲む部分）。一方、実施例１においては、ＭＯＳＦＥＴのオフ時に、ＪＴＥ構造３２のｐ-型領域３３と通常のｎ-型ドリフト領域２ｂとのｐｎ接合から広がる空乏層により、ＪＴＥ構造３２の略全体にわたってＪＴＥ構造３２のｐ-型領域３３の内部まで完全に空乏化されることが確認された（枠Ｆ１で囲む部分）。これにより、実施例１は、従来例１と比べてエッジ終端領域３０の耐圧を向上させることができることが確認された。
【0124】
（実施例２）
第２並列ｐｎ層５４のｐ型領域５６の幅Ｗ２ｐとエッジ終端領域３０の耐圧との関係について検証した。図１３は、実施例２のエッジ終端領域の耐圧のシミュレーション結果を示す特性図である。実施の形態１にかかる炭化珪素半導体装置５０（以下、実施例２とする：図１～４参照）の活性領域１０および中間領域２０（活性領域＋中間領域）の耐圧分布と、エッジ終端領域３０の耐圧分布と、を図１３に示す。実施例２の全体の耐圧を３．３ｋＶに設定した。実施例２の第２並列ｐｎ層５４とＪＴＥ構造３２のｐ-型領域３３との間隔Ｗ３を１．０μｍとした。
第２並列ｐｎ層５４のｐ型領域５６の幅Ｗ２ｐとエッジ終端領域３０の耐圧との関係について検証した。図１３は、実施例２のエッジ終端領域の耐圧のシミュレーション結果を示す特性図である。実施の形態１にかかる炭化珪素半導体装置５０（以下、実施例２とする：図１～４参照）の活性領域１０および中間領域２０（活性領域＋中間領域）の耐圧分布と、エッジ終端領域３０の耐圧分布と、を図１３に示す。実施例２の全体の耐圧を３．３ｋＶに設定した。実施例２の第２並列ｐｎ層５４とＪＴＥ構造３２のｐ-型領域３３との間隔Ｗ３を１．０μｍとした。
【0125】
また、図１３には、比較として、従来の炭化珪素半導体装置１５０（以下、従来例２とする：図１５～１７参照）のエッジ終端領域１３０の耐圧分布を示す。従来例２が実施例２と異なる点は、深さ方向ＺにＪＴＥ構造１３２に対向する部分で並列ｐｎ層１５１のすべてのｐ型領域１５３がＪＴＥ構造１３２のｐ-型領域１３３に接する点である。従来例２の活性領域１１０および中間領域１２０（活性領域＋中間領域）の耐圧分布は実施例２と同じである。図１３の従来例２のエッジ終端領域１３０の耐圧分布は、図１４のエッジ終端領域１３０の耐圧分布と同じである。
【0126】
実施例２において、図１３の横軸は第２並列ｐｎ層５４のｐ型領域５６の幅Ｗ２ｐの中心条件からの差分ΔＷｐ（％）であり、縦軸は耐圧である。第２並列ｐｎ層５４のｐ型領域５６の幅Ｗ２ｐの中心条件とは、「ｎ型領域５２の不純物濃度×ｎ型領域５２の幅Ｗ１ｎ＝ｐ型領域５３の不純物濃度×ｐ型領域５３の幅Ｗ１ｐ」を満たす第１並列ｐｎ層５１のｐ型領域５３の幅Ｗ１ｐに対して、図１３のΔＷｐ＝（第１並列ｐｎ層５１のｐ型領域５３の幅Ｗ１ｐ－第２並列ｐｎ層５４のｐ型領域５６の幅Ｗ２ｐ）／（第１並列ｐｎ層５１のｐ型領域５３の幅Ｗ１ｐ）＝０％に相当する。
【0127】
ΔＷｐ＜０％の場合およびΔＷｐ＞０％の場合は、それぞれ、第１並列ｐｎ層５１のｐ型領域５３の幅Ｗ１ｐに対して第２並列ｐｎ層５４のｐ型領域５６の幅Ｗ２ｐを広くした場合および狭くした場合である。従来例２において、図１３の横軸の差分ΔＷｐ（％）は図１４の横軸と同じである。従来例２において耐圧を３．３ｋＶに設定する場合、エッジ終端領域１３０の並列ｐｎ層１５１のｐ型領域１５３の幅Ｗｐは、活性領域１１０およびエッジ終端領域１３０ともに耐圧３．３ｋＶ以上となるΔＷｐ＝－１０％程度に設定される。
【0128】
一方、図１３に示す結果から、実施例２においては、第２並列ｐｎ層５４のｐ型領域５６の幅Ｗ２ｐに依らず、活性領域１０および中間領域２０の耐圧よりもエッジ終端領域３０の耐圧が小さくなったが、従来例２と比べてエッジ終端領域３０の耐圧が高くなることが確認された。なお、実施例２は、活性領域１１０およびエッジ終端領域１３０の並列ｐｎ層１５１のｐ型領域１５３の各幅をそれぞれ実施例２の第１，２並列ｐｎ層５１，５４のｐ型領域５３，５６の各幅Ｗ１ｐ，Ｗ２ｐと同じにした従来例２と比較している。
【0129】
実施例２において、第２並列ｐｎ層５４のｐ型領域５６の幅Ｗ２ｐを第１並列ｐｎ層５１のｐ型領域５３の幅Ｗ１ｐよりも２０％以下程度の範囲内で広くすることで（最大でΔＷｐ＝－２０％）、エッジ終端領域３０の耐圧を規定耐圧（３．３ｋＶ）以上にすることができることが確認された。また、第２並列ｐｎ層５４のｐ型領域５６の幅Ｗ２ｐを第１並列ｐｎ層５１のｐ型領域５３の幅Ｗ１ｐよりも５％以上１５％以下程度に広くすることで（ΔＷｐ＝－１５％～－５％）、エッジ終端領域３０の耐圧をさらに高くすることができることが確認された。
【0130】
例えば、従来例のエッジ終端領域１３０のｐ型領域１５３の幅を広くしてもよい範囲は活性領域１１０のｐ型領域１５３の幅よりも１０％±２％程度であるため、実施例２は従来例と比べてエッジ終端領域３０の第２並列ｐｎ層５４の設計の自由度が高いことがわかる。また、実施例２においては、第２並列ｐｎ層５４のｐ型領域５６の幅Ｗ２ｐを第１並列ｐｎ層５１のｐ型領域５３の幅Ｗ１ｐよりも１０％程度広くすることで、エッジ終端領域３０の耐圧を活性領域１０の耐圧程度まで高くすることができることが確認された。
【0131】
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態において、並列ｐｎ層とｎ+型出発基板との間のＳＪ構造でない通常のｎ型ドリフト領域の不純物濃度が並列ｐｎ層のｎ型領域の不純物濃度よりも高くてもよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【0132】
以上のように、本発明にかかる炭化珪素半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるＳＪ構造のパワー半導体装置に有用である。
【符号の説明】
【0133】
１ ｎ+型ドレイン領域
２ ドリフト層
２ａ 第１，２並列ｐｎ層とｎ+型出発基板との間のＳＪ構造でない通常のｎ型ドリフト領域
３ ｎ型電流拡散領域
４ ｐ型ベース領域
５ ｎ+型ソース領域
６ ｐ++型コンタクト領域
７ ゲートトレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 活性領域
１１，１２，１３ ｐ+型領域
１４ 層間絶縁膜
１５ ソース電極
１６ ドレイン電極
２０ 中間領域
２１ ｐ++型外周コンタクト領域
２２ ポリシリコン層（ゲートランナー）
２３ 金属配線層（ゲートランナー）
３０ エッジ終端領域
３１ 半導体基板のおもて面の段差
３２ ＪＴＥ構造
３３ ＪＴＥ構造のｐ-型領域
３４ ｎ+型チャネルストッパ領域
３５ フィールド酸化膜
３６ パッシベーション膜
４０ 半導体基板
４０ａ 半導体基板のおもて面の活性領域側の部分（第１面）
４０ｂ 半導体基板のおもて面のエッジ終端領域側の部分（第２面）
４０ｃ 半導体基板のおもて面の、第１面と第２面とをつなぐ部分（第３面）
４１ ｎ+型出発基板
４２ ｎ-型エピタキシャル層
４３ ｐ型エピタキシャル層
５０，６０，７０ 炭化珪素半導体装置
５１，７１ 第１並列ｐｎ層
５２，７２ 第１並列ｐｎ層のｎ型領域
５３，７３ 第１並列ｐｎ層のｐ型領域
５４，７４ 第２並列ｐｎ層
５５，７５ 第２並列ｐｎ層のｎ型領域
５６，７６ 第２並列ｐｎ層のｐ型領域
６１ ｐ型連結領域
Ｗ１ｎ 第１並列ｐｎ層のｎ型領域の幅
Ｗ１ｐ 第１並列ｐｎ層のｐ型領域の幅
Ｗ２ｎ 第２並列ｐｎ層のｎ型領域の幅
Ｗ２ｐ 第２並列ｐｎ層のｐ型領域の幅
Ｗ３，Ｗ１３ 第２並列ｐｎ層とＪＴＥ構造のｐ-型領域との間隔
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行で第１方向と直交する方向（第２方向）
Ｚ 深さ方向
２ ドリフト層
２ａ 第１，２並列ｐｎ層とｎ+型出発基板との間のＳＪ構造でない通常のｎ型ドリフト領域
３ ｎ型電流拡散領域
４ ｐ型ベース領域
５ ｎ+型ソース領域
６ ｐ++型コンタクト領域
７ ゲートトレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 活性領域
１１，１２，１３ ｐ+型領域
１４ 層間絶縁膜
１５ ソース電極
１６ ドレイン電極
２０ 中間領域
２１ ｐ++型外周コンタクト領域
２２ ポリシリコン層（ゲートランナー）
２３ 金属配線層（ゲートランナー）
３０ エッジ終端領域
３１ 半導体基板のおもて面の段差
３２ ＪＴＥ構造
３３ ＪＴＥ構造のｐ-型領域
３４ ｎ+型チャネルストッパ領域
３５ フィールド酸化膜
３６ パッシベーション膜
４０ 半導体基板
４０ａ 半導体基板のおもて面の活性領域側の部分（第１面）
４０ｂ 半導体基板のおもて面のエッジ終端領域側の部分（第２面）
４０ｃ 半導体基板のおもて面の、第１面と第２面とをつなぐ部分（第３面）
４１ ｎ+型出発基板
４２ ｎ-型エピタキシャル層
４３ ｐ型エピタキシャル層
５０，６０，７０ 炭化珪素半導体装置
５１，７１ 第１並列ｐｎ層
５２，７２ 第１並列ｐｎ層のｎ型領域
５３，７３ 第１並列ｐｎ層のｐ型領域
５４，７４ 第２並列ｐｎ層
５５，７５ 第２並列ｐｎ層のｎ型領域
５６，７６ 第２並列ｐｎ層のｐ型領域
６１ ｐ型連結領域
Ｗ１ｎ 第１並列ｐｎ層のｎ型領域の幅
Ｗ１ｐ 第１並列ｐｎ層のｐ型領域の幅
Ｗ２ｎ 第２並列ｐｎ層のｎ型領域の幅
Ｗ２ｐ 第２並列ｐｎ層のｐ型領域の幅
Ｗ３，Ｗ１３ 第２並列ｐｎ層とＪＴＥ構造のｐ-型領域との間隔
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行で第１方向と直交する方向（第２方向）
Ｚ 深さ方向
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】