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特開2023-114931炭化珪素半導体装置および炭化珪素半導体装置の製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023114931
(43)【公開日】2023-08-18
(54)【発明の名称】炭化珪素半導体装置および炭化珪素半導体装置の製造方法
(51)【国際特許分類】
H01L 29/12 20060101AFI20230810BHJP
H01L 29/78 20060101ALI20230810BHJP
H01L 21/336 20060101ALI20230810BHJP
H01L 21/8234 20060101ALI20230810BHJP
H01L 21/265 20060101ALI20230810BHJP
【ＦＩ】
H01L29/78 652T
H01L29/78 653A
H01L29/78 652H
H01L29/78 652J
H01L29/78 652C
H01L29/78 658A
H01L29/78 657A
H01L27/06 102A
H01L29/78 652N
H01L21/265 Z
H01L21/265 F
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022017532
(22)【出願日】2022-02-07
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(71)【出願人】
【識別番号】301021533
【氏名又は名称】国立研究開発法人産業技術総合研究所
(74)【代理人】
【識別番号】100104190
【弁理士】
【氏名又は名称】酒井 昭徳
(72)【発明者】
【氏名】武井 学
(72)【発明者】
【氏名】馬場 正和
(72)【発明者】
【氏名】原田 信介
【テーマコード（参考）】
5F048
【Ｆターム（参考）】
5F048AC10
5F048BA05
5F048BA06
5F048BA14
5F048BB05
5F048BB19
5F048BC03
5F048BC12
5F048BE09
5F048BF06
5F048BF07
(57)【要約】
【課題】同一の半導体基板に平面型ＳＢＤを内蔵したＭＯＳＦＥＴにおいて、ＭＯＳＦＥＴの集積度を維持することができるとともに、ＭＯＳＦＥＴのボディダイオードの順方向特性劣化を抑制することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供すること。
【解決手段】互いに隣り合うすべてのゲートトレンチ７間に、トレンチゲート型の縦型ＭＯＳＦＥＴ３１と、平面型ＳＢＤ３２と、の両方が配置される。平面型ＳＢＤ３２は、ｎ型電流拡散領域３の第２部分３ｂと導電膜１２とのショットキー接触部１２ａで形成されている。ｎ型電流拡散領域３の第２部分３ｂは、互いに隣り合うゲートトレンチ７間の中央において半導体基板４０のおもて面に露出し、ｐ型ベース領域４に周囲を囲まれている。導電膜１２は、バリアメタルの一部であり、層間絶縁膜１３の表面からコンタクトホール１３ａにおける半導体基板４０のおもて面に設けられる。
【選択図】図２
【解決手段】互いに隣り合うすべてのゲートトレンチ７間に、トレンチゲート型の縦型ＭＯＳＦＥＴ３１と、平面型ＳＢＤ３２と、の両方が配置される。平面型ＳＢＤ３２は、ｎ型電流拡散領域３の第２部分３ｂと導電膜１２とのショットキー接触部１２ａで形成されている。ｎ型電流拡散領域３の第２部分３ｂは、互いに隣り合うゲートトレンチ７間の中央において半導体基板４０のおもて面に露出し、ｐ型ベース領域４に周囲を囲まれている。導電膜１２は、バリアメタルの一部であり、層間絶縁膜１３の表面からコンタクトホール１３ａにおける半導体基板４０のおもて面に設けられる。
【選択図】図２
【特許請求の範囲】
【請求項1】
炭化珪素からなる半導体基板と、
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記半導体基板のおもて面と前記第１半導体領域との間に選択的に設けられた第２導電型の第２半導体領域と、
前記半導体基板のおもて面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する複数のトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記半導体基板のおもて面に設けられ、前記第２半導体領域および前記第３半導体領域にオーミック接触する第１導電膜と、
前記半導体基板のおもて面に設けられ、前記第１導電膜に接続された第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記トレンチの底面よりも前記第２電極側に、前記第２半導体領域と離れて選択的に設けられ、深さ方向に前記トレンチの底面に対向する第２導電型の第１高濃度領域と、
前記トレンチの底面よりも前記第２電極側に、前記トレンチ、前記第２半導体領域および前記第１高濃度領域と離れて選択的に設けられた第２導電型の第２高濃度領域と、
を備え、
前記第１半導体領域は、
互いに隣り合う前記トレンチの間において、前記第２半導体領域よりも前記第２電極側で前記半導体基板のおもて面に平行な方向に前記トレンチの側壁に達する第１部分と、
互いに隣り合う前記トレンチの間において、深さ方向に前記第２高濃度領域に対向する位置で前記半導体基板のおもて面に達して前記半導体基板のおもて面に露出され、前記第２半導体領域に周囲を囲まれた第２部分と、を有し、
前記半導体基板のおもて面に設けられ、前記第２部分にショットキー接触し、かつ前記第１電極に接続された第２導電膜と、
前記第２導電膜と前記第１半導体領域との接合面に形成されるショットキー障壁の整流性を利用したショットキーバリアダイオードと、を備えることを特徴とする炭化珪素半導体装置。
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記半導体基板のおもて面と前記第１半導体領域との間に選択的に設けられた第２導電型の第２半導体領域と、
前記半導体基板のおもて面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する複数のトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記半導体基板のおもて面に設けられ、前記第２半導体領域および前記第３半導体領域にオーミック接触する第１導電膜と、
前記半導体基板のおもて面に設けられ、前記第１導電膜に接続された第１電極と、
前記半導体基板の裏面に設けられた第２電極と、
前記トレンチの底面よりも前記第２電極側に、前記第２半導体領域と離れて選択的に設けられ、深さ方向に前記トレンチの底面に対向する第２導電型の第１高濃度領域と、
前記トレンチの底面よりも前記第２電極側に、前記トレンチ、前記第２半導体領域および前記第１高濃度領域と離れて選択的に設けられた第２導電型の第２高濃度領域と、
を備え、
前記第１半導体領域は、
互いに隣り合う前記トレンチの間において、前記第２半導体領域よりも前記第２電極側で前記半導体基板のおもて面に平行な方向に前記トレンチの側壁に達する第１部分と、
互いに隣り合う前記トレンチの間において、深さ方向に前記第２高濃度領域に対向する位置で前記半導体基板のおもて面に達して前記半導体基板のおもて面に露出され、前記第２半導体領域に周囲を囲まれた第２部分と、を有し、
前記半導体基板のおもて面に設けられ、前記第２部分にショットキー接触し、かつ前記第１電極に接続された第２導電膜と、
前記第２導電膜と前記第１半導体領域との接合面に形成されるショットキー障壁の整流性を利用したショットキーバリアダイオードと、を備えることを特徴とする炭化珪素半導体装置。
【請求項2】
前記第２半導体領域は、第２導電型エピタキシャル層であり、
前記第２部分は、前記第２導電型エピタキシャル層に第１不純物が導入されてなる拡散領域であることを特徴とする請求項１に記載の炭化珪素半導体装置。
前記第２部分は、前記第２導電型エピタキシャル層に第１不純物が導入されてなる拡散領域であることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項3】
前記第２部分は、第１導電型エピタキシャル層であり、
前記第２半導体領域は、前記第１導電型エピタキシャル層に第２不純物が導入されてなる拡散領域であることを特徴とする請求項１に記載の炭化珪素半導体装置。
前記第２半導体領域は、前記第１導電型エピタキシャル層に第２不純物が導入されてなる拡散領域であることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項4】
深さ方向に前記第２半導体領域と前記第３半導体領域とのｐｎ接合から前記第２半導体領域と前記第１部分とのｐｎ接合に達する第２導電型のハロー領域をさらに備えることを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。
【請求項5】
前記半導体基板のおもて面と前記第２半導体領域との間に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域をさらに備え、
前記トレンチは、前記半導体基板のおもて面に平行な方向にストライプ状に延在し、
前記第１導電膜は、前記第３半導体領域および前記第４半導体領域にオーミック接触し、
前記トレンチがストライプ状に延在する方向に前記第４半導体領域と前記第２部分とが交互に繰り返し配置されていることを特徴とする請求項１～４のいずれか一つに記載の炭化珪素半導体装置。
前記トレンチは、前記半導体基板のおもて面に平行な方向にストライプ状に延在し、
前記第１導電膜は、前記第３半導体領域および前記第４半導体領域にオーミック接触し、
前記トレンチがストライプ状に延在する方向に前記第４半導体領域と前記第２部分とが交互に繰り返し配置されていることを特徴とする請求項１～４のいずれか一つに記載の炭化珪素半導体装置。
【請求項6】
前記トレンチの底面よりも前記第２電極側で、かつ深さ方向に前記第４半導体領域に対向する位置に、前記第２半導体領域、前記第１高濃度領域および前記第２高濃度領域に接して設けられ、前記第２半導体領域よりも前記第２電極側で前記半導体基板のおもて面に平行な方向に前記トレンチの側壁に達する第２導電型の第３高濃度領域をさらに備えることを特徴とする請求項５に記載の炭化珪素半導体装置。
【請求項7】
前記トレンチの底面よりも前記第２電極側で、かつ深さ方向に前記第４半導体領域に対向する位置に、前記第２半導体領域、前記第１高濃度領域および前記第２高濃度領域に接して、かつ前記トレンチと離れて設けられた第２導電型の第３高濃度領域をさらに備えることを特徴とする請求項５に記載の炭化珪素半導体装置。
【請求項8】
前記第２部分は、前記半導体基板のおもて面から０．７μｍまでの深さに１×１０17／ｃｍ3以上程度で第１導電型不純物濃度が略一様なボックスプロファイルを有することを特徴とする請求項２に記載の炭化珪素半導体装置。
【請求項9】
前記第２半導体領域は、前記半導体基板のおもて面から０．７μｍまでの深さに１×１０17／ｃｍ3以上程度で第２導電型不純物濃度が略一様なボックスプロファイルを有することを特徴とする請求項３に記載の炭化珪素半導体装置。
【請求項10】
前記第２半導体領域は、前記半導体基板のおもて面から０．８μｍまでの深さの範囲で前記第２部分の第１導電型不純物濃度よりも第２導電型不純物濃度が高くなっていることを特徴とする請求項９に記載の炭化珪素半導体装置。
【請求項11】
前記第１半導体領域は、前記第１部分および前記第２部分で前記第１半導体領域の他の部分よりも不純物濃度が高いことを特徴とする請求項１～１０のいずれか一つに記載の炭化珪素半導体装置。
【請求項12】
トレンチゲート構造の縦型の炭化珪素半導体装置の製造方法であって、
炭化珪素からなる出発基板のおもて面に、第１導電型の第１エピタキシャル層を成長させる第１工程と、
第２導電型不純物の第１イオン注入により、前記第１エピタキシャル層に、前記トレンチゲート構造を構成するトレンチの底面にかかる電界を緩和する第２導電型高濃度領域を選択的に形成して、前記第１エピタキシャル層の、前記第２導電型高濃度領域を除く部分を第１導電型の第１半導体領域の第１部分にする第２工程と、
前記第２工程の後、前記第１エピタキシャル層の表面に第２エピタキシャル層を成長させる第４工程と、
前記第２エピタキシャル層に、前記第１半導体領域の前記第１部分に連結する前記第１半導体領域の第２部分と、前記第２部分の周囲を囲む第２導電型の第２半導体領域と、をそれぞれ選択的に形成する第５工程と、
前記第２半導体領域の表面領域に第１導電型の第３半導体領域を形成する第６工程と、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１エピタキシャル層に達する複数の前記トレンチを形成する第７工程と、
前記トレンチの側壁からの第２導電型不純物のイオン注入により、深さ方向に前記第２半導体領域と前記第３半導体領域とのｐｎ接合から前記第２半導体領域と前記第１部分とのｐｎ接合に達する第２導電型のハロー領域を形成する第８工程と、
前記第８工程の後、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第９工程と、
前記第９工程の後、前記第２エピタキシャル層の表面に、前記第２半導体領域および前記第３半導体領域にオーミック接触する第１導電膜を形成する第１０工程と、
前記第９工程の後、前記第２エピタキシャル層の表面に、前記第２部分にショットキー接触する第２導電膜を形成して、前記第２導電膜と前記第１半導体領域との接合面に形成されるショットキー障壁の整流性を利用したショットキーバリアダイオードを形成する第１１工程と、
前記第２エピタキシャル層の表面に、前記第１導電膜および前記第２導電膜に接続された第１電極を形成する第１２工程と、
前記出発基板の裏面に第２電極を形成する第１３工程と、
を含み、
前記第２工程では、
前記第１エピタキシャル層の内部において前記トレンチの形成領域に、前記第２導電型高濃度領域として、前記トレンチよりも深い位置に達する第２導電型の第１高濃度領域を選択的に形成し、
かつ前記第１エピタキシャル層の内部において互いに隣り合う前記トレンチの形成領域の間に、前記第２導電型高濃度領域として、前記第１高濃度領域と離して、前記トレンチよりも深い位置に達する第２導電型の第２高濃度領域を選択的に形成し、
前記第４工程で、第２導電型の前記第２エピタキシャル層を成長させて、
前記第５工程で、７００ｋｅＶ以下の加速エネルギーの第１導電型のイオン注入により、深さ方向に前記第２高濃度領域に対向する部分に、深さ方向に前記第２エピタキシャル層を貫通する前記第２部分を形成して、前記第２エピタキシャル層の、前記第２部分を除く部分を前記第２半導体領域とするか、
または、前記第４工程で、第１導電型の前記第２エピタキシャル層を成長させて、
前記第５工程で、７００ｋｅＶ以下の加速エネルギーの第２導電型のイオン注入により深さ方向に前記第２エピタキシャル層を貫通する前記第２半導体領域を形成し、前記第２エピタキシャル層の、前記第２半導体領域を除く、深さ方向に前記第２高濃度領域に対向する部分を前記第２部分とすることを特徴とする炭化珪素半導体装置の製造方法。
炭化珪素からなる出発基板のおもて面に、第１導電型の第１エピタキシャル層を成長させる第１工程と、
第２導電型不純物の第１イオン注入により、前記第１エピタキシャル層に、前記トレンチゲート構造を構成するトレンチの底面にかかる電界を緩和する第２導電型高濃度領域を選択的に形成して、前記第１エピタキシャル層の、前記第２導電型高濃度領域を除く部分を第１導電型の第１半導体領域の第１部分にする第２工程と、
前記第２工程の後、前記第１エピタキシャル層の表面に第２エピタキシャル層を成長させる第４工程と、
前記第２エピタキシャル層に、前記第１半導体領域の前記第１部分に連結する前記第１半導体領域の第２部分と、前記第２部分の周囲を囲む第２導電型の第２半導体領域と、をそれぞれ選択的に形成する第５工程と、
前記第２半導体領域の表面領域に第１導電型の第３半導体領域を形成する第６工程と、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１エピタキシャル層に達する複数の前記トレンチを形成する第７工程と、
前記トレンチの側壁からの第２導電型不純物のイオン注入により、深さ方向に前記第２半導体領域と前記第３半導体領域とのｐｎ接合から前記第２半導体領域と前記第１部分とのｐｎ接合に達する第２導電型のハロー領域を形成する第８工程と、
前記第８工程の後、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第９工程と、
前記第９工程の後、前記第２エピタキシャル層の表面に、前記第２半導体領域および前記第３半導体領域にオーミック接触する第１導電膜を形成する第１０工程と、
前記第９工程の後、前記第２エピタキシャル層の表面に、前記第２部分にショットキー接触する第２導電膜を形成して、前記第２導電膜と前記第１半導体領域との接合面に形成されるショットキー障壁の整流性を利用したショットキーバリアダイオードを形成する第１１工程と、
前記第２エピタキシャル層の表面に、前記第１導電膜および前記第２導電膜に接続された第１電極を形成する第１２工程と、
前記出発基板の裏面に第２電極を形成する第１３工程と、
を含み、
前記第２工程では、
前記第１エピタキシャル層の内部において前記トレンチの形成領域に、前記第２導電型高濃度領域として、前記トレンチよりも深い位置に達する第２導電型の第１高濃度領域を選択的に形成し、
かつ前記第１エピタキシャル層の内部において互いに隣り合う前記トレンチの形成領域の間に、前記第２導電型高濃度領域として、前記第１高濃度領域と離して、前記トレンチよりも深い位置に達する第２導電型の第２高濃度領域を選択的に形成し、
前記第４工程で、第２導電型の前記第２エピタキシャル層を成長させて、
前記第５工程で、７００ｋｅＶ以下の加速エネルギーの第１導電型のイオン注入により、深さ方向に前記第２高濃度領域に対向する部分に、深さ方向に前記第２エピタキシャル層を貫通する前記第２部分を形成して、前記第２エピタキシャル層の、前記第２部分を除く部分を前記第２半導体領域とするか、
または、前記第４工程で、第１導電型の前記第２エピタキシャル層を成長させて、
前記第５工程で、７００ｋｅＶ以下の加速エネルギーの第２導電型のイオン注入により深さ方向に前記第２エピタキシャル層を貫通する前記第２半導体領域を形成し、前記第２エピタキシャル層の、前記第２半導体領域を除く、深さ方向に前記第２高濃度領域に対向する部分を前記第２部分とすることを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、炭化珪素（ＳｉＣ）を半導体材料として用いた半導体装置（以下、炭化珪素半導体装置とする）として、トレンチゲート型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）と同一の半導体基板（半導体チップ）のおもて面上に平板状に配置された導電層で形成されたショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）を内蔵した装置が知られている。
【0003】
同一の半導体基板にＳＢＤを内蔵したＭＯＳＦＥＴでは、ＭＯＳＦＥＴのオン時、ＭＯＳＦＥＴと同時に内蔵ＳＢＤが動作し、ＭＯＳＦＥＴのボディダイオードと同程度の静特性を示す。ＭＯＳＦＥＴのボディダイオードは、ｐ型ベース領域とｎ-型ドリフト領域およびｎ+型ドレイン領域とのｐｎ接合で形成される寄生のｐｉｎ（ｐ－ｉｎｔｒｉｎｓｉｃ－ｎ）ダイオードである。また、ＭＯＳＦＥＴのオフ時、ＭＯＳＦＥＴのボディダイオードよりも順方向電圧の低い内蔵ＳＢＤが優先的に動作する。
【0004】
内蔵ＳＢＤが優先的に動作するのは、ＭＯＳＦＥＴのボディダイオードと内蔵ＳＢＤとがｎ-型ドリフト領域を共有するため、ＭＯＳＦＥＴのボディダイオードのｐｎ接合の電位が内蔵ＳＢＤを構成する導電層と半導体基板とのショットキー接触部の電位と同程度となり、ＭＯＳＦＥＴのボディダイオードが導通しにくくなるからである。ＭＯＳＦＥＴのボディダイオードは、ＭＯＳＦＥＴに通常よりも大電流が流れるか、またはＭＯＳＦＥＴに通常よりも高電圧が印加されるまで導通しない。
【0005】
ボディダイオードが導通すると、ボディダイオードのバイポーラ動作によりｎ-型ドリフト領域にホール（正孔）が注入され、ｎ-型ドリフト領域内での電子とホールとの再結合により半導体基板内の基底面転位を起点として積層欠陥が拡張する。この積層欠陥の拡張により、ボディダイオードの順方向特性が劣化する。上述したようにＳＢＤを内蔵してボディダイオードを導通しにくくすることで、ＳＢＤを内蔵しない通常のＭＯＳＦＥＴと比べて、ボディダイオードの順方向特性劣化が抑制される。
【0006】
従来の炭化珪素半導体装置の構造について説明する。図２６は、従来の炭化珪素半導体装置の構造を示す断面図である。図２６に示す従来の炭化珪素半導体装置１１０は、炭化珪素からなる同一の半導体基板１４０のおもて面上に平板状に配置したＳＢＤ（以下、平面型ＳＢＤとする）１３２を内蔵した縦型のトレンチゲート型のＭＯＳＦＥＴ１３１である。ＭＯＳＦＥＴ１３１の単位セル（素子の機能単位）と平面型ＳＢＤ１３２の単位セルとは、半導体基板１４０のおもて面に平行な第１方向Ｘに交互に繰り返し配置されている。
【0007】
半導体基板１４０は、炭化珪素からなるｎ+型出発基板１４１上にｎ-型ドリフト領域１０２となるｎ-型エピタキシャル層１４２をエピタキシャル成長させてなる。半導体基板１４０のおもて面（ｎ-型エピタキシャル層１４２側の主面）側に、ＭＯＳＦＥＴ１３１のＭＯＳゲートを埋め込んだトレンチ（以下、ゲートトレンチとする）１０７が第１方向Ｘに所定間隔で配置され、互いに隣り合う各ゲートトレンチ１０７間にそれぞれＭＯＳＦＥＴ１３１の１つの単位セルまたは平面型ＳＢＤ１３２の１つの単位セルが配置される。
【0008】
ＭＯＳＦＥＴ１３１は、互いに隣り合うゲートトレンチ１０７間に、ｎ型電流拡散領域１０３、ｐ型ベース領域１０４、ｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６を有する。ｐ型ベース領域１０４、ｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６を挟んで互いに隣り合うゲートトレンチ１０７の中心間の部分で、ＭＯＳＦＥＴ１３１の１つの単位セルが構成される。符号１２１～１２３は、ゲートトレンチ１０７の底面のゲート絶縁膜１０８にかかる電界を緩和するｐ+型領域である。
【0009】
平面型ＳＢＤ１３２は、ＭＯＳＦＥＴ１３１が配置されていない互いに隣り合うゲートトレンチ１０７間に配置され、当該互いに隣り合うゲートトレンチ１０７間に、半導体基板１４０のおもて面に達するｎ型電流拡散領域１０３のみを有する。このｎ型電流拡散領域１０３のみを挟んで互いに隣り合うゲートトレンチ１０７間において半導体基板１４０のおもて面上に配置された導電層１１２とｎ型電流拡散領域１０３とのショットキー接触部１１２ａで平面型ＳＢＤ１３２の１つの単位セルが構成される。
【0010】
ゲートトレンチ１０７は、半導体基板１４０のおもて面に平行な方向でかつ第１方向Ｘと直交する第２方向Ｙにストライプ状に配置されている。ＭＯＳＦＥＴ１３１および平面型ＳＢＤ１３２は、ゲートトレンチ１０７に平行に、第２方向Ｙに直線状に延在している。符号１１１は、ｎ+型ソース領域１０５およびｐ++型コンタクト領域１０６とオーミック接触する導電層である。符号１０１，１０９，１１３～１１５は、それぞれｎ+型ドレイン領域、ゲート電極、層間絶縁膜、おもて面電極および裏面電極である。
【0011】
従来のトレンチゲート型ＭＯＳＦＥＴとして、ＭＯＳＦＥＴが配置されていない互いに隣り合うゲートトレンチ間において半導体基板のおもて面に平面型ＳＢＤを配置した装置が提案されている（例えば、下記特許文献１～３参照。）。また、従来の別のトレンチゲート型ＭＯＳＦＥＴとして、ＭＯＳＦＥＴが配置された互いに隣り合うゲートトレンチ間の中央に、半導体基板のおもて面からｎ型電流拡散領域に達するメサ部（溝）を有し、当該メサ部の底面に平面ＳＢＤを配置した装置が提案されている（例えば、下記特許文献４参照。）。
【先行技術文献】
【特許文献】
【0012】
【特許文献1】特開２０１９－１６０８９８号公報
【特許文献2】特開２００８－０２１９３０号公報
【特許文献3】特開平１１－０５４７４８号公報
【特許文献4】特開２０１８－１８２２３４号公報
【発明の概要】
【発明が解決しようとする課題】
【0013】
しかしながら、上述した従来の炭化珪素半導体装置１１０（図２６参照）では、所定の互いに隣り合うゲートトレンチ１０７間に、ＭＯＳＦＥＴ１３１のゲート構造に代えて平面型ＳＢＤ１３２が配置される。このため、ＳＢＤを内蔵しないＭＯＳＦＥＴ（互いに隣り合うゲートトレンチ間のすべてにゲート構造が配置されたＭＯＳＦＥＴ）と比べて、半導体基板１４０の面内においてＭＯＳＦＥＴ１３１の単位面積当たりの単位セルの集積度が低下し、ＭＯＳＦＥＴ１３１のオン抵抗が高くなる。
【0014】
また、ＭＯＳＦＥＴ１３１に寄生のｐｉｎダイオード（ボディダイオード）を形成するｐｎ接合（ｐ++型コンタクト領域１０６、ｐ型ベース領域１０４およびｐ+型領域１２１～１２３と、ｎ型電流拡散領域１０３、ｎ-型ドリフト領域１０２およびｎ+型ドレイン領域１０１と、のｐｎ接合）の一部（ｐ+型領域１２２とｎ型電流拡散領域１０３とのｐｎ接合）で、当該ｐｎ接合と平面型ＳＢＤ１３２との距離ｄ１０１が長くなる。このため、平面型ＳＢＤ１３２から離れた部分でボディダイオードが導通しやすいという問題がある。
【0015】
この発明は、上述した従来技術による問題点を解消するため、同一の半導体基板に平面型ＳＢＤを内蔵したＭＯＳＦＥＴにおいて、ＭＯＳＦＥＴの集積度を維持することができるとともに、ＭＯＳＦＥＴのボディダイオードの順方向特性劣化を抑制することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0016】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記半導体基板のおもて面と前記第１半導体領域との間に、第２導電型の第２半導体領域が選択的に設けられている。前記半導体基板のおもて面と前記第２半導体領域との間に、第１導電型の第３半導体領域が選択的に設けられている。複数のトレンチは、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。前記半導体基板のおもて面に、第１導電膜が設けられている。
【0017】
前記第１導電膜は、前記第２半導体領域および前記第３半導体領域にオーミック接触する。第１電極は、前記半導体基板のおもて面に設けられ、前記第１導電膜に接続されている。第２電極は、前記半導体基板の裏面に設けられている。前記トレンチの底面よりも前記第２電極側に、前記第２半導体領域と離れて、第２導電型の第１高濃度領域が選択的に設けられている。前記第１高濃度領域は、深さ方向に前記トレンチの底面に対向する。前記トレンチの底面よりも前記第２電極側に、前記トレンチ、前記第２半導体領域および前記第１高濃度領域と離れて、第２導電型の第２高濃度領域が選択的に設けられている。前記第１半導体領域は、第１部分と第２部分とを有する。
【0018】
前記第１部分は、互いに隣り合う前記トレンチの間において、前記第２半導体領域よりも前記第２電極側で前記半導体基板のおもて面に平行な方向に前記トレンチの側壁に達する。前記第２部分は、互いに隣り合う前記トレンチの間において、深さ方向に前記第２高濃度領域に対向する位置で前記半導体基板のおもて面に達して前記半導体基板のおもて面に露出され、前記第２半導体領域に周囲を囲まれている。第２導電膜は、前記半導体基板のおもて面に設けられ、前記第２部分にショットキー接触し、かつ前記第１電極に接続されている。前記第２導電膜と前記第１半導体領域との接合面に形成されるショットキー障壁の整流性を利用したショットキーバリアダイオードが設けられている。
【0019】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体領域は、第２導電型エピタキシャル層である。前記第２部分は、前記第２導電型エピタキシャル層に第１不純物が導入されてなる拡散領域であることを特徴とする。
【0020】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２部分は、第１導電型エピタキシャル層である。前記第２半導体領域は、前記第１導電型エピタキシャル層に第２不純物が導入されてなる拡散領域であることを特徴とする。
【0021】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、深さ方向に前記第２半導体領域と前記第３半導体領域とのｐｎ接合から前記第２半導体領域と前記第１部分とのｐｎ接合に達する第２導電型のハロー領域をさらに備えることを特徴とする。
【0022】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記半導体基板のおもて面と前記第２半導体領域との間に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域をさらに備える。前記トレンチは、前記半導体基板のおもて面に平行な方向にストライプ状に延在する。前記第１導電膜は、前記第３半導体領域および前記第４半導体領域にオーミック接触する。前記トレンチがストライプ状に延在する方向に前記第４半導体領域と前記第２部分とが交互に繰り返し配置されていることを特徴とする。
【0023】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記トレンチの底面よりも前記第２電極側で、かつ深さ方向に前記第４半導体領域に対向する位置に、前記第２半導体領域、前記第１高濃度領域および前記第２高濃度領域に接して設けられ、前記第２半導体領域よりも前記第２電極側で前記半導体基板のおもて面に平行な方向に前記トレンチの側壁に達する第２導電型の第３高濃度領域をさらに備えることを特徴とする。
【0024】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記トレンチの底面よりも前記第２電極側で、かつ深さ方向に前記第４半導体領域に対向する位置に、前記第２半導体領域、前記第１高濃度領域および前記第２高濃度領域に接して、かつ前記トレンチと離れて設けられた第２導電型の第３高濃度領域をさらに備えることを特徴とする。
【0025】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２部分は、前記半導体基板のおもて面から０．７μｍまでの深さに１×１０17／ｃｍ3以上程度で第１導電型不純物濃度が略一様なボックスプロファイルを有することを特徴とする。
【0026】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体領域は、前記半導体基板のおもて面から０．７μｍまでの深さに１×１０17／ｃｍ3以上程度で第２導電型不純物濃度が略一様なボックスプロファイルを有することを特徴とする。
【0027】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２半導体領域は、前記半導体基板のおもて面から０．８μｍまでの深さの範囲で前記第２部分の第１導電型不純物濃度よりも第２導電型不純物濃度が高くなっていることを特徴とする。
【0028】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体領域は、前記第１部分および前記第２部分で前記第１半導体領域の他の部分よりも不純物濃度が高いことを特徴とする。
【0029】
または、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、トレンチゲート構造の縦型の炭化珪素半導体装置の製造方法であって、次の特徴を有する。炭化珪素からなる出発基板のおもて面に、第１導電型の第１エピタキシャル層を成長させる第１工程を行う。第２導電型不純物の第１イオン注入により、前記第１エピタキシャル層に、前記トレンチゲート構造を構成するトレンチの底面にかかる電界を緩和する第２導電型高濃度領域を選択的に形成して、前記第１エピタキシャル層の、前記第２導電型高濃度領域を除く部分を第１導電型の第１半導体領域の第１部分にする第２工程を行う。前記第２工程の後、前記第１エピタキシャル層の表面に第２エピタキシャル層を成長させる第４工程を行う。
【0030】
前記第２エピタキシャル層に、前記第１半導体領域の前記第１部分に連結する前記第１半導体領域の第２部分と、前記第２部分の周囲を囲む第２導電型の第２半導体領域と、をそれぞれ選択的に形成する第５工程を行う。前記第２半導体領域の表面領域に第１導電型の第３半導体領域を形成する第６工程を行う。前記第３半導体領域および前記第２半導体領域を貫通して前記第１エピタキシャル層に達する複数の前記トレンチを形成する第７工程を行う。前記トレンチの側壁からの第２導電型不純物のイオン注入により、深さ方向に前記第２半導体領域と前記第３半導体領域とのｐｎ接合から前記第２半導体領域と前記第１部分とのｐｎ接合に達する第２導電型のハロー領域を形成する第８工程を行う。前記第８工程の後、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第９工程を行う。前記第９工程の後、前記第２エピタキシャル層の表面に、前記第２半導体領域および前記第３半導体領域にオーミック接触する第１導電膜を形成する第１０工程を行う。
【0031】
前記第９工程の後、前記第２エピタキシャル層の表面に、前記第２部分にショットキー接触する第２導電膜を形成して、前記第２導電膜と前記第１半導体領域との接合面に形成されるショットキー障壁の整流性を利用したショットキーバリアダイオードを形成する第１１工程を行う。前記第２エピタキシャル層の表面に、前記第１導電膜および前記第２導電膜に接続された第１電極を形成する第１２工程を行う。前記出発基板の裏面に第２電極を形成する第１３工程を行う。前記第２工程では、前記第１エピタキシャル層の内部において前記トレンチの形成領域に、前記第２導電型高濃度領域として、前記トレンチよりも深い位置に達する第２導電型の第１高濃度領域を選択的に形成し、かつ前記第１エピタキシャル層の内部において互いに隣り合う前記トレンチの形成領域の間に、前記第２導電型高濃度領域として、前記第１高濃度領域と離して、前記トレンチよりも深い位置に達する第２導電型の第２高濃度領域を選択的に形成する。
【0032】
前記第４工程で、第２導電型の前記第２エピタキシャル層を成長させて、前記第５工程で、７００ｋｅＶ以下の加速エネルギーの第１導電型のイオン注入により、深さ方向に前記第２高濃度領域に対向する部分に、深さ方向に前記第２エピタキシャル層を貫通する前記第２部分を形成して、前記第２エピタキシャル層の、前記第２部分を除く部分を前記第２半導体領域とするか、または、前記第４工程で、第１導電型の前記第２エピタキシャル層を成長させて、前記第５工程で、７００ｋｅＶ以下の加速エネルギーの第２導電型のイオン注入により深さ方向に前記第２エピタキシャル層を貫通する前記第２半導体領域を形成し、前記第２エピタキシャル層の、前記第２半導体領域を除く、深さ方向に前記第２高濃度領域に対向する部分を前記第２部分とする。
【0033】
上述した発明によれば、互いに隣り合うすべてのトレンチ間にＭＯＳＦＥＴの単位セルが配置された状態で、当該ＭＯＳＦＥＴと同一の半導体基板にＳＢＤを内蔵することができる。
【発明の効果】
【0034】
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、同一の半導体基板に平面型ＳＢＤを内蔵したＭＯＳＦＥＴにおいて、ＭＯＳＦＥＴの集積度を維持することができるとともに、ＭＯＳＦＥＴのボディダイオードの順方向特性劣化を抑制することができるという効果を奏する。
【図面の簡単な説明】
【0035】
【図1】実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図4】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図5】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図6】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図7】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図8】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図9】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図10】実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
【図11】比較例の製造途中の状態を示す断面図である。
【図12】比較例の製造途中の状態を示す断面図である。
【図13】実施の形態１にかかる炭化珪素半導体装置の別の製造途中の状態を示す断面図である。
【図14】実施の形態１にかかる炭化珪素半導体装置の別の製造途中の状態を示す断面図である。
【図15】実施の形態２にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図19】実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。
【図20】実験例１のｎ型電流拡散領域の第２部分付近のドーピング濃度分布を示す分布図である。
【図22】実施例１のｎ型不純物（窒素）のイオン注入条件を示す図表である。
【図23】実験例２のｐ型ベース領域付近のドーピング濃度分布を示す分布図である。
【図25】実施例２のｐ型不純物（アルミニウム）のイオン注入条件を示す図表である。
【図26】従来の炭化珪素半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【0036】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【0037】
（実施の形態１）
実施の形態１にかかる炭化珪素（ＳｉＣ）半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１には、ＭＯＳＦＥＴ３１のＭＯＳゲート（ゲート絶縁膜８およびゲート電極９）、平面型ＳＢＤ３２（導電層（第２導電層）１２のショットキー接触部１２ａ）、ｎ+型ソース領域（第３半導体領域）５、ｐ++型コンタクト領域（第４半導体領域）６およびｐ+型領域（第１～３高濃度領域）２１～２３のレイアウト（配置）を示す。
実施の形態１にかかる炭化珪素（ＳｉＣ）半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１には、ＭＯＳＦＥＴ３１のＭＯＳゲート（ゲート絶縁膜８およびゲート電極９）、平面型ＳＢＤ３２（導電層（第２導電層）１２のショットキー接触部１２ａ）、ｎ+型ソース領域（第３半導体領域）５、ｐ++型コンタクト領域（第４半導体領域）６およびｐ+型領域（第１～３高濃度領域）２１～２３のレイアウト（配置）を示す。
【0038】
また、図１には、ｐ+型領域２１～２３を同じハッチングで示す。ゲート電極９、導電層１２のショットキー接触部１２ａ、およびｐ++型コンタクト領域６をそれぞれ異なるハッチングで、かつｐ+型領域２１～２３と異なるハッチングで示す。図１では、ｎ+型ソース領域５を破線で示し、ゲート絶縁膜８を図示省略する。図２は、図１の切断線Ａ－Ａ’における断面構造を示す断面図である。図３は、図１の切断線Ｂ－Ｂ’における断面構造を示す断面図である。
【0039】
図１に示す実施の形態１にかかる炭化珪素半導体装置１０は、炭化珪素からなる同一の半導体基板（半導体チップ）４０のおもて面上に平板状に配置したＳＢＤ（平面型ＳＢＤ）３２を内蔵した縦型のトレンチゲート型のＭＯＳＦＥＴ３１である。ＭＯＳＦＥＴ３１の単位セル（素子の機能単位）と平面型ＳＢＤ３２の単位セルとは、活性領域５１において半導体基板４０のおもて面に平行な第１方向Ｘに交互に繰り返し配置されている。活性領域５１は、ＭＯＳＦＥＴのオン時に主電流（ドリフト電流）が流れる領域であり、ＭＯＳＦＥＴ３１および平面型ＳＢＤ３２の単位セルがそれぞれ複数配置される。
【0040】
エッジ終端領域５２は、活性領域５１と半導体基板４０の端部（チップ端部）との間の領域であり、活性領域５１の周囲を囲む。エッジ終端領域５２は、半導体基板４０のおもて面側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、炭化珪素半導体装置１０が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域５２には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の耐圧構造が配置される。
【0041】
ＭＯＳＦＥＴ３１のＭＯＳゲートを埋め込んだトレンチ（ゲートトレンチ）７は、第１方向Ｘに所定間隔で複数配置されている。ゲートトレンチ７は、半導体基板４０のおもて面に平行な方向でかつ第１方向Ｘと直交する第２方向Ｙにストライプ状に延在する。互いに隣り合うすべてのゲートトレンチ７間にＭＯＳＦＥＴ３１および平面型ＳＢＤ３２の両方が配置され、ゲートトレンチ７に平行に、第２方向Ｙに直線状に延在している。平面型ＳＢＤ３２は、互いに隣り合うゲートトレンチ７間において、ＭＯＳＦＥＴ３１よりもゲートトレンチ７から離れた位置に配置されている。
【0042】
ＭＯＳＦＥＴ３１のｐ型ベース領域（第２半導体領域）４（図１には不図示、図２，３参照）、ｎ+型ソース領域５およびｐ++型コンタクト領域６は、ゲートトレンチ７に隣接した位置に配置されている。ｐ型ベース領域４は、ゲートトレンチ７に平行に、第２方向Ｙに直線状に延在している。互いに隣り合うｐ型ベース領域４の長手方向（第２方向Ｙ）の端部同士は、活性領域５１とエッジ終端領域５２との境界付近で連結されている。ｐ型ベース領域４の長手方向の端部同士の連結部は、活性領域５１とエッジ終端領域５２との境界に沿って延在し、活性領域５１の周囲を囲む。
【0043】
ｎ+型ソース領域５とｐ++型コンタクト領域６とは、ゲートトレンチ７に沿って第２方向Ｙに交互に繰り返し配置されている。ｐ++型コンタクト領域６は、第２方向Ｙに点在するとともに、第１方向Ｘにゲートトレンチ７を挟んで点在する。ｐ++型コンタクト領域６の第２方向Ｙの幅は、ｎ+型ソース領域５の第２方向Ｙの幅よりも狭くてもよい。図１には、ｐ++型コンタクト領域６の平面形状を略正方形状とし、第２方向Ｙに互いに隣り合うｐ++型コンタクト領域６間に、ｐ++型コンタクト領域６に隣接して、第２方向Ｙに長い略矩形状の平面形状のｎ+型ソース領域５を配置した場合を示す。
【0044】
後述するｐ+型領域２１～２３は、格子状の平面形状の１つのｐ+型領域を構成する。ｐ+型領域２１，２２は、第１方向Ｘに交互に繰り返し配置され、かつゲートトレンチ７に平行に、第２方向Ｙに直線状に延在している。ｐ+型領域２１は、深さ方向Ｚにゲートトレンチ７の底面と対向する。深さ方向Ｚとは、半導体基板４０のおもて面から裏面に向かう方向である。ｐ+型領域２１の短手方向（第１方向Ｘ）の幅は、例えば、ゲートトレンチ７の短手方向（第１方向Ｘ）の幅よりも広い。ｐ+型領域２１は、長手方向（第２方向Ｙ）にゲートトレンチ７よりも外側（チップ端部側）で終端している。
【0045】
ｐ+型領域２１，２２は、例えば長手方向に略同じ位置で終端している。略同じ位置とは、プロセスばらつきによる許容誤差を含む範囲で同じ位置であることを意味する。ｐ+型領域２２は、深さ方向Ｚに導電層１２のショットキー接触部１２ａに対向する。ｐ+型領域２２の短手方向（第１方向Ｘ）の幅は、例えば、導電層１２のショットキー接触部１２ａの短手方向（第１方向Ｘ）の幅よりも広い。ｐ+型領域２３は、深さ方向Ｚにｐ++型コンタクト領域６に対向する。ｐ+型領域２３は、第１方向Ｘにストライプ状に延在して、ｐ+型領域２１，２２と交差する部分で、これらｐ+型領域２１，２２に連結されている。
【0046】
互いに隣り合うすべてのゲートトレンチ７間の略中央において半導体基板４０のおもて面に、後述するｎ型電流拡散領域（第１半導体領域）３（図１には不図示、図２，３参照）が露出している（ｎ型電流拡散領域３を設けない場合は後述するｎ-型ドリフト領域（第１半導体領域）２が露出）。ｎ型電流拡散領域３が半導体基板４０のおもて面に露出するとは、半導体基板４０のおもて面で導電層１２に接することである。ｎ型電流拡散領域３は、互いに隣り合うゲートトレンチ７間においてｐ型ベース領域４よりもゲートトレンチ７から離れた位置に、ｐ型ベース領域４に隣接して配置され、ゲートトレンチ７に平行に、第２方向Ｙに直線状に延在している。
【0047】
ｎ型電流拡散領域３は、互いに隣り合うゲートトレンチ７間において半導体基板４０のおもて面上の導電層１２とショットキー接触している。導電層１２のショットキー接触部１２ａは、ゲートトレンチ７に平行に、第２方向Ｙに直線状に延在している。導電層１２のショットキー接触部１２ａの長手方向（第２方向Ｙ）の端部は、ゲートトレンチ７の長手方向の端部よりも内側（半導体基板４０の中央（チップ中央）側）で終端していてもよい。ｎ型電流拡散領域３と導電層１２との接合面（導電層１２のショットキー接触部１２ａ）に形成されるショットキー接触の整流性を利用した平面型ＳＢＤ３２が構成される。
【0048】
平面型ＳＢＤ３２は、ＭＯＳＦＥＴ３１のオン時にＭＯＳＦＥＴ３１と同時に動作し、ＭＯＳＦＥＴ３１のボディダイオードと同程度の静特性を示す。ＭＯＳＦＥＴ３１のボディダイオードは、ｐ++型コンタクト領域６、ｐ型ベース領域４およびｐ+型領域２１～２３と、ｎ型電流拡散領域３、ｎ-型ドリフト領域２およびｎ+型ドレイン領域１と、のｐｎ接合（図２，３参照）で形成される寄生ｐｉｎダイオードである。平面型ＳＢＤ３２は、ＭＯＳＦＥＴ３１のボディダイオードよりも順方向電圧が低く、ＭＯＳＦＥＴ３１のオフ時に優先的に動作し、ＭＯＳＦＥＴ３１のボディダイオードの順方向特性劣化を抑制する機能を有する。
【0049】
次に、実施の形態１にかかる炭化珪素半導体装置１０の断面構造について説明する。半導体基板４０は、ｎ+型出発基板４１のおもて面上に、ｎ-型ドリフト領域２およびｐ型ベース領域４となる各エピタキシャル層（第１，２エピタキシャル層）４２，４３を順にエピタキシャル成長させてなる。半導体基板４０のｐ型エピタキシャル層４３側の主面をおもて面とし、ｎ+型出発基板４１側の主面を裏面とする。活性領域５１において、半導体基板４０のおもて面側にＭＯＳＦＥＴ３１のトレンチゲート構造が設けられ、半導体基板４０のおもて面上に平板状に平面型ＳＢＤ３２が設けられている。
【0050】
ＭＯＳＦＥＴ３１のトレンチゲート構造は、ｐ型ベース領域４、ｎ+型ソース領域５、ｐ++型コンタクト領域６、ゲートトレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。ｎ+型出発基板４１は、ｎ+型ドレイン領域１として機能する。ｎ-型ドリフト領域２は、ｎ-型エピタキシャル層４２の、後述するｐ+型領域２１～２３および後述するｎ型電流拡散領域３を除く部分であり、ｐ+型領域２１～２３およびｎ型電流拡散領域３とｎ+型出発基板４１との間に、これらの領域に接して設けられている。ｐ型ベース領域４は、半導体基板４０のおもて面とｎ-型ドリフト領域２との間に設けられている。
【0051】
ｐ型ベース領域４は、ｐ型エピタキシャル層４３の、ｎ+型ソース領域５およびｐ++型コンタクト領域６を除く部分である。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、半導体基板４０のおもて面とｐ型ベース領域４との間にそれぞれ選択的に設けられて、ｐ型ベース領域４に接し、かつ半導体基板４０のおもて面に露出されている。ｎ+型ソース領域５およびｐ++型コンタクト領域６が半導体基板４０のおもて面に露出するとは、ｎ+型ソース領域５およびｐ++型コンタクト領域６が半導体基板４０のおもて面で後述する導電層（第１導電層）１１に接することである。
【0052】
ｎ+型ソース領域５およびｐ++型コンタクト領域６は、上述したように第２方向Ｙに隣接する。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、ゲートトレンチ７の側壁においてゲート絶縁膜８に接する。ｐ++型コンタクト領域６は、ゲートトレンチ７から離れて配置されていてもよい。ｎ+型ソース領域５およびｐ++型コンタクト領域６よりもゲートトレンチ７から離れた箇所で、半導体基板４０のおもて面にｐ型ベース領域４が露出されてもよい。ｐ++型コンタクト領域６は設けなくてもよく、ｐ++型コンタクト領域６に代えて、ｐ型ベース領域４が半導体基板４０のおもて面に露出されてもよい。
【0053】
ｎ-型ドリフト領域２とｐ型ベース領域４との間に、ｎ-型ドリフト領域２およびｐ型ベース領域４に接して、ｎ型電流拡散領域３が設けられている。ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域３は、互いに隣り合うゲートトレンチ７間においてｐ型ベース領域４よりもｎ+型ドレイン領域１側に深い第１部分３ａで第１方向Ｘにゲートトレンチ７の側壁に達し、かつ当該第１部分３ａで深さ方向Ｚにゲートトレンチ７の底面よりもｎ+型ドレイン領域１側に深い位置に達する。
【0054】
また、ｎ型電流拡散領域３は、互いに隣り合うゲートトレンチ７間の略中央において半導体基板４０のおもて面に達し、半導体基板４０のおもて面に露出されている。ｎ型電流拡散領域３の、半導体基板４０のおもて面に達する表面領域（以下、第２部分とする）３ｂは、半導体基板４０のおもて面に平行な方向にｐ型ベース領域４に隣接し、ｐ型ベース領域４に周囲を囲まれている。すなわち、互いに隣り合うゲートトレンチ７間において、半導体基板４０のおもて面の表面領域には、略中央にｎ型電流拡散領域３の第２部分３ｂが配置され、当該第２部分３ｂとゲートトレンチ７の側壁との間にｐ型ベース領域４が配置されている。
【0055】
ｎ型電流拡散領域３の第２部分３ｂは、半導体基板４０のおもて面から深さ方向Ｚに不純物濃度が略一様なボックスプロファイルである（図２１参照）。不純物濃度が略一様とは、プロセスばらつきによる許容誤差を含む範囲で同じ不純物濃度であることを意味する。ｎ型電流拡散領域３は設けなくてもよい。この場合、ｐ型ベース領域４とｎ-型ドリフト領域２とが接し、ｎ型電流拡散領域３の第２部分３ｂに代えて、ｎ-型ドリフト領域２が半導体基板４０のおもて面に露出される。ここでは、ｎ型電流拡散領域３を設けた場合を例に説明するが、ｎ型電流拡散領域３を設けない場合、ｎ型電流拡散領域３をｎ-型ドリフト領域２に読み替えればよい。
【0056】
ｎ-型ドリフト領域２とｐ型ベース領域４との間には、ｎ型電流拡散領域３に接して、ｐ+型領域２１～２３が選択的に設けられている。ｐ+型領域２１～２３は、ゲートトレンチ７の底面よりもｎ+型ドレイン領域１側に深い位置に達していればよい。このため、ｐ+型領域２１～２３は、ｎ+型ドレイン領域１側にｎ型電流拡散領域３よりも浅い位置で終端して、ｎ型電流拡散領域３に周囲を囲まれていてもよい。ｐ+型領域２１～２３は、ｎ+型ドレイン領域１側にｎ型電流拡散領域３と同じ位置で終端するか、またはｎ型電流拡散領域３よりも深い位置に達して、ｎ-型ドリフト領域２に接していてもよい。
【0057】
ｐ+型領域２１～２３は、後述するおもて面電極（第１電極）１４に電気的に接続され、ＭＯＳＦＥＴ３１のオフ時に空乏化して、ゲートトレンチ７の底面にかかる電界を緩和させる機能を有する。ｐ+型領域２１（図２参照）は、ｐ型ベース領域４と離れて設けられ、深さ方向Ｚにゲートトレンチ７の底面に対向する。ｐ+型領域２１は、ゲートトレンチ７の底面に露出されてもよい。ゲートトレンチ７の底面に露出とは、ゲートトレンチ７の底面でゲート絶縁膜８に接することである。ｐ+型領域２２（図２参照）は、互いに隣り合うゲートトレンチ７間に、ｐ型ベース領域４およびｐ+型領域２１と離れて設けられている。
【0058】
ｐ+型領域２２は、深さ方向Ｚに導電層１２のショットキー接触部１２ａに対向する。ｐ+型領域２１，２２は、後述するようにｎ-型エピタキシャル層４２へのイオン注入により同時に形成され、略同じ深さに、略同じ厚さで設けられている。略同じ深さおよび略同じ厚さとは、それぞれ、プロセスばらつきによる許容誤差を含む範囲で同じ深さおよび同じ厚さであることを意味する。ｐ+型領域２３の、ｎ+型ドレイン領域１側の部分は、後述するようにｎ-型エピタキシャル層４２へのイオン注入によりｐ+型領域２１，２２と同時に形成され、ｐ+型領域２１，２２と略同じ深さに達する。
【0059】
ｐ+型領域２３（図３参照）は、互いに隣り合うゲートトレンチ７間において深さ方向Ｚにｐ++型コンタクト領域６に対向した位置に配置され、第１方向Ｘに延在してゲートトレンチ７に達する。ｐ+型領域２３は、ｐ型ベース領域４およびｎ型電流拡散領域３の第２部分３ｂに接する。第２方向Ｙに互いに隣り合うｐ+型領域２３間の部分は、ｎ型電流拡散領域３の第１部分３ａである。したがって、深さ方向Ｚにｎ+型ソース領域５に対向する位置においては、ｎ型電流拡散領域３の第１部分３ａがｐ型ベース領域４およびｎ型電流拡散領域３の第２部分３ｂに接する。
【0060】
ｐ+型領域２３によってｐ+型領域２１，２２同士が連結されることで、ｐ+型領域２１～２３が同電位（おもて面電極１４の電位）に固定される。ゲートトレンチ７は、深さ方向Ｚにｎ+型ソース領域５、ｐ++型コンタクト領域６およびｐ型ベース領域４を貫通してｎ型電流拡散領域３に達する。ゲートトレンチ７の内部に、ゲート絶縁膜８を介してゲート電極９が設けられている。ゲートトレンチ７、ゲート絶縁膜８およびゲート電極９で、ＭＯＳＦＥＴ３１のトレンチゲート構造のＭＯＳゲートが構成される。ｐ型ベース領域４の、第１方向Ｘに１つのゲートトレンチ７を挟んで隣り合う部分で、ＭＯＳＦＥＴ３１の１つの単位セルが構成される。
【0061】
導電層１２の１つのショットキー接触部１２ａで平面型ＳＢＤ３２の１つの単位セルが構成される。したがって、互いに隣り合うゲートトレンチ７間に、１つの平面型ＳＢＤ３２が配置され、かつ当該１つの平面型ＳＢＤ３２の第１方向Ｘの両側に隣接してＭＯＳＦＥＴ３１が配置される。ＭＯＳＦＥＴ３１のボディダイオードを形成するｐｎ接合のうち、平面型ＳＢＤ３２からの距離ｄ１が最も長くなるｐｎ接合はゲートトレンチ７の直下のｐ+型領域２１とｎ型電流拡散領域３とのｐｎ接合であり、従来構造（図２６の符号ｄ１０１参照）と比べて、ＭＯＳＦＥＴ３１のボディダイオードを形成するｐｎ接合と平面型ＳＢＤ３２との距離ｄ１が短くなる。互いに隣り合うゲートトレンチ７間はすべて同じ構成である。
【0062】
層間絶縁膜１３は、半導体基板４０のおもて面の全面に設けられ、ゲート電極９を覆う。層間絶縁膜１３のコンタクトホール１３ａにおいて、半導体基板４０のおもて面上に、導電層１１が選択的に設けられている。導電層１１は、ｎ+型ソース領域５およびｐ++型コンタクト領域６の上にのみ設けられ、ｎ+型ソース領域５およびｐ++型コンタクト領域６にオーミック接触する例えばニッケルシリサイド（ＮｉｘＳｉｙ、ｘ、ｙは正数）膜である。半導体基板４０のおもて面にｐ型ベース領域４が露出する場合は、導電層１１がｐ型ベース領域４上に延在してもよい。
【0063】
導電層１２は、層間絶縁膜１３の表面の全面を覆い、かつコンタクトホール１３ａにおいて半導体基板４０のおもて面上に延在して、導電層１１およびｎ型電流拡散領域３の第２部分３ｂを覆う。導電層１２は、例えばチタン（Ｔｉ）膜である。導電層１２は、例えば、層間絶縁膜１３上の部分がおもて面電極１４側からゲート電極９側への金属原子の拡散を防止するバリアメタルとして機能する。また、導電層１２は、層間絶縁膜１３のコンタクトホール１３ａにおいてｎ型電流拡散領域３の第２部分３ｂにショットキー接触している。この導電層１２のショットキー接触部１２ａで平面型ＳＢＤ３２が構成される。
【0064】
平面型ＳＢＤ３２は、ｎ型電流拡散領域３、ｎ-型ドリフト領域２およびｎ+型ドレイン領域１をＭＯＳＦＥＴ３１と共有する。ＭＯＳＦＥＴ３１のボディダイオードのｐｎ接合の電位は導電層１２のショットキー接触部１２ａの電位と同程度である。おもて面電極１４は、コンタクトホール１３ａを埋め込むように、半導体基板４０のおもて面上に設けられている。おもて面電極１４は、導電層１１を介して、ｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６に電気的に接続されている。おもて面電極１４および導電層１１は、ＭＯＳＦＥＴ３１のソース電極として機能する。
【0065】
おもて面電極１４は、導電層１２を介して、ｎ型電流拡散領域３およびｎ-型ドリフト領域２に電気的に接続されている。おもて面電極１４は、平面型ＳＢＤ３２のアノード電極を兼ねる。導電層１２は、平面型ＳＢＤ３２のアノード電極として機能する。半導体基板４０の裏面（ｎ+型出発基板４１の裏面）全面に、裏面電極（第２電極）１５が設けられている。裏面電極１５は、ｎ+型出発基板４１に電気的に接続されている。裏面電極１５は、ＭＯＳＦＥＴ３１のドレイン電極として機能する。裏面電極１５は、平面型ＳＢＤ３２のカソード電極を兼ねる。
【0066】
次に、実施の形態１にかかる炭化珪素半導体装置１０の動作について説明する。おもて面電極１４に対して正の電圧（ドレイン・ソース間電圧）が裏面電極１５に印加された状態で、ゲート電極９にゲート閾値電圧以上のゲート電圧が印加されると、ｐ型ベース領域４のゲートトレンチ７に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ+型ドレイン領域１からｎ-型ドリフト領域２、ｎ型電流拡散領域３およびチャネルを通ってｎ+型ソース領域５へ向かうドレイン・ソース間電流が流れ、ＭＯＳＦＥＴ３１がオンする。
【0067】
一方、おもて面電極１４に対して正の電圧が裏面電極１５に印加された状態が、ゲート電極９にゲート閾値電圧未満のゲート電圧が印加されたときに、ｐ++型コンタクト領域６、ｐ+型領域２１～２３およびｐ型ベース領域４と、ｎ型電流拡散領域３、ｎ型電流拡散領域３、ｎ-型ドリフト領域２およびｎ+型ドレイン領域１と、のｐｎ接合が逆バイアスされることでドレイン・ソース間電流が流れなくなり、ＭＯＳＦＥＴ３１はオフ状態を維持する。当該ｐｎ接合から空乏層が広がり、ゲートトレンチ７の底面のゲート絶縁膜８にかかる電界が緩和される。
【0068】
また、ＭＯＳＦＥＴ３１のオフ時に、おもて面電極１４に対して負の電圧（ＭＯＳＦＥＴ３１のボディダイオードおよび平面型ＳＢＤ３２の順方向電圧）を裏面電極１５に印加すると、導電層１２とｎ型電流拡散領域３の第２部分３ｂとの接合面に形成され導電層１２の電気的性質で決まるショットキー障壁によって、ＭＯＳＦＥＴ３１のボディダイオードよりも順方向電圧が低く設定された平面型ＳＢＤ３２がＭＯＳＦＥＴ３１のボディダイオードよりも早く導通する。したがって、ＭＯＳＦＥＴ３１のボディダイオードが動作しない。このため、ＭＯＳＦＥＴ３１のボディダイオードの順方向特性劣化が抑制される。
【0069】
次に、実施の形態１にかかる炭化珪素半導体装置１０の製造方法について説明する。図４～１０は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。図４～１０には、図２の一部を示す。図１１，１２は、比較例の製造途中の状態を示す断面図である。図１１，１２は、比較例として、ＳＢＤを内蔵しない通常のＭＯＳＦＥＴ２１０の導電層２１１，２１２の形成方法を示す。
【0070】
まず、図４に示すように、炭化珪素からなるｎ+型出発基板（出発ウエハ）４１を用意する。ｎ+型出発基板４１は、ＭＯＳＦＥＴ３１のｎ+型ドレイン領域１となる。次に、ｎ+型出発基板４１のおもて面に、製品（炭化珪素半導体装置１０）完成後のｎ-型エピタキシャル層４２の製品厚さ（ｎ型電流拡散領域３の第１部分３ａの厚さ）よりも薄い厚さで、ｎ-型エピタキシャル層４２をエピタキシャル成長させる。
【0071】
次に、図５に示すように、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型エピタキシャル層４２の表面領域にｐ+型領域２１～２３（図１～３参照）を選択的に形成する。次に、ｐ+型領域２１～２３の形成に用いたイオン注入用マスク（不図示）を除去した後、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型エピタキシャル層４２の表面領域にｎ型電流拡散領域３の第１部分３ａを形成する。
【0072】
ｎ型電流拡散領域３とｐ+型領域２１～２３との形成順序を入れ替えてもよい。ｎ型電流拡散領域３やｐ+型領域２１～２３または後述するイオン注入で形成される拡散領域の形成に用いるイオン注入用マスクは、例えば、酸化膜（ＳｉＯ2膜）やレジスト膜であってもよい。ｎ-型エピタキシャル層４２の、イオン注入されずに残る部分（ｎ型電流拡散領域３およびｐ+型領域２１～２３を除く部分）がｎ-型ドリフト領域２となる。
【0073】
次に、図６に示すように、ｎ型電流拡散領域３の形成に用いたイオン注入用マスク（不図示）を除去した後、ｎ-型エピタキシャル層４２上にさらにｎ-型エピタキシャル層をエピタキシャル成長させて厚さを増やし、ｎ-型エピタキシャル層４２を製品厚さにする。ｎ-型エピタキシャル層４２の厚さを増した部分４２ａの不純物濃度は、例えば、ｎ-型ドリフト領域２の不純物濃度と略同じであってもよい。
【0074】
次に、フォトリソグラフィおよびｐ型不純物のイオン注入により、ｎ-型エピタキシャル層４２の厚さを増した部分４２ａにｐ型不純物を選択的に導入して、ｐ+型領域２３（図３参照）の厚さを厚くする。これによって、ｐ+型領域２１～２３を所定レイアウト（例えば格子状の平面形状）に配置してなる１つのｐ+型領域の一部（ｐ+型領域２３）がｎ-型エピタキシャル層４２の表面に露出する。
【0075】
次に、ｐ+型領域２３の形成に用いたイオン注入用マスク（不図示）を除去した後、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｎ-型エピタキシャル層４２の厚さを増した部分４２ａにｎ型不純物を導入して、ｎ型電流拡散領域３の第１部分３ａの厚さを厚くする。これによって、ｎ型電流拡散領域３の第１部分３ａがｎ-型エピタキシャル層４２の表面に露出する。ｎ型電流拡散領域３とｐ+型領域２３との形成順序を入れ替えてもよい。
【0076】
次に、図７に示すように、ｎ-型エピタキシャル層４２の表面に、ｐ型エピタキシャル層４３をエピタキシャル成長させる。これにより、ｎ+型出発基板４１のおもて面上にエピタキシャル層４２，４３を順にエピタキシャル成長させた半導体基板（半導体ウエハ）４０が完成する。ｐ型エピタキシャル層４３は、下層のｎ-型エピタキシャル層４２の表面に露出するｐ+型領域２３およびｎ型電流拡散領域３の第１部分３ａと接触する。
【0077】
次に、図８に示すように、フォトリソグラフィおよびｎ型不純物のイオン注入により、深さ方向Ｚにｎ型電流拡散領域３の第１部分３ａに対向する位置に、ｐ型エピタキシャル層４３を貫通する深さで、ｎ型電流拡散領域３の第２部分３ｂを形成する。これによって、ｎ型電流拡散領域３の第１，２部分３ａ，３ｂ同士が連結される。次に、ｎ型電流拡散領域３の第２部分３ｂの形成に用いたイオン注入用マスク（不図示）を除去する。
【0078】
次に、図９に示すように、フォトリソグラフィ、不純物のイオン注入およびイオン注入用マスク（不図示）の除去を１組とする工程を異なる条件で繰り返し行うことで、活性領域５１においてｐ型エピタキシャル層４３の表面領域にｎ+型ソース領域５およびｐ++型コンタクト領域６（図３参照）をそれぞれ選択的に形成する。ｎ型電流拡散領域３の第２部分３ｂ、ｎ+型ソース領域５およびｐ++型コンタクト領域６の形成順序を入れ替えてもよい。
【0079】
ｐ型エピタキシャル層４３の、イオン注入されずに残る、ｐ+型領域２３に接触する部分がｐ型ベース領域４となる。次に、フォトリソグラフィおよびエッチングにより、深さ方向Ｚにｐ+型領域２１に対向する位置に、ｎ+型ソース領域５、ｐ++型コンタクト領域６およびｐ型ベース領域４を貫通してｎ型電流拡散領域３に達するゲートトレンチ７を形成する。そして、トレンチの形成に用いたエッチング用マスクを除去する。
【0080】
次に、犠牲酸化により、半導体基板４０のおもて面およびゲートトレンチ７の内壁の自然酸化膜を除去する。次に、半導体基板４０のおもて面およびゲートトレンチ７の内壁に沿ってゲート絶縁膜８を形成する。次に、ゲートトレンチ７をポリシリコンで埋め込むようにポリシリコン（ｐｏｌｙ－Ｓｉ）層を堆積してパターニングし、当該ポリシリコン層の、ゲート電極９となる部分をゲートトレンチ７の内部にのみ残す。
【0081】
次に、ポリシリコン層のパターニング用マスク（不図示）を除去した後、半導体基板４０のおもて面上に層間絶縁膜１３を堆積する。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜１３を選択的に除去してコンタクトホール１３ａを開口し、コンタクトホール１３ａにｎ+型ソース領域５、ｐ++型コンタクト領域６およびｎ型電流拡散領域３の第２部分３ｂを露出させる。
【0082】
次に、例えばスパッタ法により、半導体基板４０のおもて面に、導電層１１の材料膜となるニッケル膜１１ａを堆積する。次に、フォトリソグラフィおよびエッチングにより当該ニッケル膜１１ａを選択的に除去して、ｎ+型ソース領域５およびｐ++型コンタクト領域６の上にのみ残す。層間絶縁膜１３のコンタクトホール１３ａにｐ型ベース領域４が露出している場合は、ニッケル膜１１ａをｐ型ベース領域４の上にも残してもよい。
【0083】
すなわち、層間絶縁膜１３のコンタクトホール１３ａにおいて、半導体基板４０とのショットキー接触を形成する箇所の上のニッケル膜１１ａを除去し、半導体基板４０とのオーミック接触を形成する箇所の上にのみニッケル膜１１ａを残す。次に、熱処理により、ニッケル膜１１ａを半導体基板４０と反応させてシリサイド化させることで、ｎ+型ソース領域５およびｐ++型コンタクト領域６にオーミック接触する導電層１１を形成する。
【0084】
導電層１１の材料膜となるニッケル膜１１ａは、層間絶縁膜１３およびゲート絶縁膜８から離れるように選択的に除去することがよい。これにより、ニッケル膜１１ａのシリサイド化時に、ニッケル膜１１ａから層間絶縁膜１３側へのニッケル原子の拡散を防止することができる。導電層１１の表面にシリサイド化されずに未反応のままのニッケル膜１１ａが残っている場合、この未反応のニッケル膜１１ａをエッチングして除去してもよい。
【0085】
次に、図１０に示すように、例えばスパッタ法により、層間絶縁膜１３の表面から、半導体基板４０のおもて面の、層間絶縁膜１３のコンタクトホール１３ａに露出する部分の表面の全体にわたって、導電層１２となる例えばチタン膜を堆積する。これによって、導電層１２の、ｎ型電流拡散領域３の第２部分３ｂとの接触箇所がショットキー接触部１２ａとなり、平面型ＳＢＤ３２が形成される。
【0086】
導電層１２の、ｎ型電流拡散領域３の第２部分３ｂとの接触箇所以外の部分は、層間絶縁膜１３の表面および導電層１１の表面を覆うバリアメタルとなる。この実施の形態１にかかる炭化珪素半導体装置１０の導電層１１，１２は、ＳＢＤを内蔵しない通常のＭＯＳＦＥＴ２１０の導電層２１１，２１２（ニッケルシリサイド膜およびバリアメタル：図１１，１２参照）の形成方法と同じ形成方法で形成することができる。
【0087】
例えば、通常のＭＯＳＦＥＴ２１０では、図１１に示すように、層間絶縁膜２１３にコンタクトホール２１３ａを形成した後、半導体基板４０のおもて面にニッケル膜２１１ａを堆積する。次に、フォトリソグラフィおよびエッチングにより当該ニッケル膜２１１ａを選択的に除去して、半導体基板２４０のおもて面の、層間絶縁膜２１３のコンタクトホール２１３ａに露出する部分の表面全体に残す。
【0088】
次に、熱処理により、ニッケル膜２１１ａを半導体基板２４０と反応させてシリサイド化させることで、半導体基板２４０のおもて面の、層間絶縁膜２１３のコンタクトホール２１３ａに露出する部分の表面全体にオーミック接触する導電層２１１が形成される。次に、層間絶縁膜２１３の表面および導電層２１１の表面の全体を覆う導電層２１２となるチタン膜（バリアメタル）を形成する。
【0089】
通常のＭＯＳＦＥＴ２１０のトレンチゲート構造の構成は、ｎ+型ソース領域２０５およびｐ++型コンタクト領域２０６の配置が若干異なる以外は実施の形態１のＭＯＳＦＥＴ３１のトレンチゲート構造とほぼ同じである。図１１，１２において、符号２０１～２０４，２０７～２０９は、ｎ+型ドレイン領域、ｎ-型ドリフト領域、ｎ型電流拡散領域、ｐ型ベース領域、ゲートトレンチ、ゲート絶縁膜およびゲート電極である。
【0090】
このように、通常のＭＯＳＦＥＴ２１０の導電層２１１，２１２の形成方法と、実施の形態１にかかる炭化珪素半導体装置１０の導電層１１，１２の形成方法と、は同じである。このため、実施の形態１においては、通常のＭＯＳＦＥＴ２１０の導電層２１１，２１２の形成方法を用いて、導電層１１の材料膜となるニッケル膜１１ａの選択的除去に用いるエッチング用マスクを変更することで、導電層１１，１２を形成することができる。
【0091】
このように導電層１２を形成した後、一般的な方法により、導電層１２の上におもて面電極１４を形成し、半導体基板４０の裏面に裏面電極１５を形成する。おもて面電極１４と裏面電極１５との形成順序を入れ替えてもよい。その後、半導体基板（半導体ウエハ）４０をダイシング（切断）して個々のチップ状に個片化することで、図１～３の炭化珪素半導体装置１０が完成する。
【0092】
図１３，１４は、実施の形態１にかかる炭化珪素半導体装置の別の製造途中の状態を示す断面図である。図１３，１４には、図２の一部を示す。上述した実施の形態１にかかる炭化珪素半導体装置１０の製造方法において、半導体基板４０の最上層として、ｐ型エピタキシャル層４３をエピタキシャル成長させること（図７参照）に代えて、ｎ型エピタキシャル層（第２エピタキシャル層）４４をエピタキシャル成長させてもよい（図１３参照）。
【0093】
具体的には、上述した実施の形態１にかかる炭化珪素半導体装置１０の製造方法と同様に、ｎ+型出発基板（出発ウエハ）４１の用意から、ｎ-型エピタキシャル層４２の厚さを増した部分４２ａにｐ+型領域２３およびｎ型電流拡散領域３の第１部分３ａを形成するまでの工程を順に行う（図４～６参照）。次に、図１３に示すように、ｎ-型エピタキシャル層４２の表面にｎ型エピタキシャル層４４をエピタキシャル成長させる。
【0094】
これによって、ｎ+型出発基板４１のおもて面上にｎ型のエピタキシャル層４２，４４を順にエピタキシャル成長させてなる半導体基板（半導体ウエハ）４０が完成する。ｎ型エピタキシャル層４４は、下層のｎ-型エピタキシャル層４２の表面に露出するｐ+型領域２３およびｎ型電流拡散領域３の第１部分３ａと接触する。ｎ型エピタキシャル層４４の不純物濃度は、例えば、ｎ型電流拡散領域３の不純物濃度と略同じとする。
【0095】
次に、図１４に示すように、フォトリソグラフィおよびｐ型不純物のイオン注入により、深さ方向Ｚにｐ+型領域２３に対向する位置に、ｎ型エピタキシャル層４４を貫通する深さで、ｐ型ベース領域４を選択的に形成する。ｐ型ベース領域４は、半導体基板４０のおもて面から深さ方向Ｚに不純物濃度が略一様なボックスプロファイルとする（図２４参照）。これによって、ｐ型ベース領域４と下層のｐ+型領域２３と、が接触する。
【0096】
ｎ型エピタキシャル層４４の、イオン注入されずに残る部分（ｐ型ベース領域４を除く部分）がｎ型電流拡散領域３の第２部分３ｂとなる。その後、上述した実施の形態１にかかる炭化珪素半導体装置１０の製造方法と同様に、ｎ+型ソース領域５およびｐ++型コンタクト領域６の形成以降の工程を順に行うことで（図９，１０参照）、図１～３に示す炭化珪素半導体装置１０が完成する。
【0097】
以上、説明したように、実施の形態１によれば、トレンチゲート型ＭＯＳＦＥＴにおいて、互いに隣り合う同一のゲートトレンチ間にＭＯＳＦＥＴの単位セルと平面型ＳＢＤの単位セルとの両方を配置する。これによって、互いに隣り合うすべてのゲートトレンチ間にＭＯＳＦＥＴの単位セルが配置されるため、ＭＯＳＦＥＴの集積度を維持した状態で当該ＭＯＳＦＥＴと同一の半導体基板に平面型ＳＢＤを内蔵することができる。この内蔵の平面型ＳＢＤによってＭＯＳＦＥＴのボディダイオードの順方向特性劣化が抑制される。
【0098】
また、実施の形態１によれば、互いに隣り合う同一のゲートトレンチ間にＭＯＳＦＥＴの単位セルと平面型ＳＢＤの単位セルとの両方を配置することで、ＭＯＳＦＥＴの単位セルと平面型ＳＢＤの単位セルとが直に接して隣接した構造となる。このため、ＭＯＳＦＥＴの単位セルと平面型ＳＢＤの単位セルとがゲートトレンチを挟んで隣り合う従来構造（図２６参照）と比べてＭＯＳＦＥＴのボディダイオードと平面型ＳＢＤとの距離が短くなり、従来構造よりもＭＯＳＦＥＴのボディダイオードを導通しにくくすることができる。
【0099】
また、例えば、トレンチ（以下、ショットキートレンチとする）の内部にＳＢＤを埋め込んだトレンチ型ＳＢＤをＭＯＳＦＥＴと同一の半導体基板に内蔵する場合、ショットキートレンチを導電層で完全に埋め込むことができずにショットキートレンチ内部に空洞ができたり、製造工程が複雑になるという問題がある。一方、実施の形態１によれば、平面型ＳＢＤをＭＯＳＦＥＴと同一の半導体基板に内蔵することで、ショットキートレンチによる上記問題が生じず、かつトレンチ型ＳＢＤよりも工程を簡略化することができる。
【0100】
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図１５は、実施の形態２にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１５には、ＭＯＳＦＥＴ６１のＭＯＳゲート、平面型ＳＢＤ６２（導電層１２のショットキー接触部１２ｂ）、ｎ+型ソース領域６５、ｐ++型コンタクト領域６６およびｐ+型領域２１，２２，６７のレイアウトを示す。図１５には、ｐ+型領域２１，２２，６７を同じハッチングで示す。
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図１５は、実施の形態２にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１５には、ＭＯＳＦＥＴ６１のＭＯＳゲート、平面型ＳＢＤ６２（導電層１２のショットキー接触部１２ｂ）、ｎ+型ソース領域６５、ｐ++型コンタクト領域６６およびｐ+型領域２１，２２，６７のレイアウトを示す。図１５には、ｐ+型領域２１，２２，６７を同じハッチングで示す。
【0101】
また、図１５には、ゲート電極９、導電層１２のショットキー接触部１２ｂ、およびｐ++型コンタクト領域６６をそれぞれ異なるハッチングで、かつｐ+型領域２１，２２，６７と異なるハッチングで示す。図１５では、ｎ+型ソース領域６５を破線で示し、ゲート絶縁膜８を図示省略する。図１６は、図１５の切断線Ｃ－Ｃ’における断面構造を示す断面図である。図１６の断面構造は、図２の符号１２ａを符号１２ｂに変えたものと同じである。図１７，１８は、図１５の切断線Ｄ－Ｄ’における断面構造を示す断面図である。
【0102】
実施の形態２にかかる炭化珪素半導体装置６０は、ＭＯＳＦＥＴ６１のｐ型ベース領域６４、ｎ+型ソース領域６５、ｐ++型コンタクト領域６６と、平面型ＳＢＤ６２のレイアウトが実施の形態１にかかる炭化珪素半導体装置１０（図１参照）と異なる。具体的には、実施の形態２において、ｐ++型コンタクト領域６６は、互いに隣り合うゲートトレンチ７間の略中央において、ゲートトレンチ７に平行に、第２方向Ｙに点在している。ｐ++型コンタクト領域６６は、ゲートトレンチ７から離れて配置されている。
【0103】
第２方向Ｙに互いに隣り合うｐ++型コンタクト領域６６間は、ｎ型電流拡散領域６３の第２部分６３ｂである。すなわち、互いに隣り合うゲートトレンチ７間の略中央において、ｐ++型コンタクト領域６６とｎ型電流拡散領域６３の第２部分６３ｂとが第２方向Ｙに交互に繰り返し配置されている。ｐ++型コンタクト領域６６の第１方向Ｘの幅は、ｎ型電流拡散領域６３の第２部分６３ｂの幅よりも広くてもよい。ｐ++型コンタクト領域６６およびｎ型電流拡散領域６３の第２部分６３ｂは、例えば略正方形状の平面形状であってもよい。
【0104】
ｐ++型コンタクト領域６６には、半導体基板４０のおもて面上の導電層１１がオーミック接触している。ｎ型電流拡散領域６３の第２部分６３ｂには、半導体基板４０のおもて面上の導電層１２がショットキー接触している。実施の形態１と同様に、導電層１２のショットキー接触部１２ｂで平面型ＳＢＤ６２が構成される。したがって、半導体基板４０のおもて面側から見て、平面型ＳＢＤ６２はマトリクス状に配置され、ＭＯＳＦＥＴ６１は平面型ＳＢＤ６２の周囲を囲む格子状に配置される。
【0105】
実施の形態１と比べて、平面型ＳＢＤ６２の面積（表面積）が小さくなるが、ｐ++型コンタクト領域６６と導電層１１とのオーミック接触部の面積（表面積）を増やすことができるため、活性領域５１のアバランシェ耐量を向上させることができる。ｎ+型ソース領域６５は、ゲートトレンチ７とｐ++型コンタクト領域６６との間において、ゲートトレンチ７の側壁に沿って、ゲートトレンチ７に平行に、第２方向Ｙに直線状に延在している。ｎ+型ソース領域６５は、ゲートトレンチ７の側壁でゲート絶縁膜８に接する。
【0106】
深さ方向Ｚにｐ++型コンタクト領域６６に対向する位置には、実施の形態１と同様に、ゲートトレンチ７の底面のゲート絶縁膜８にかかる電界を緩和するｐ+型領域６７が第１方向Ｘに直線状に設けられている。ｐ+型領域６７は、実施の形態１と同様のｐ+型領域２３（図３参照）と同様に全面がｐ型ベース領域６４に接していてもよいし（図１７）、深さ方向Ｚにｐ++型コンタクト領域６６に対向する部分でのみｐ型ベース領域６４に接していてもよい（図１８）。
【0107】
深さ方向Ｚにｐ++型コンタクト領域６６に対向する部分でのみｐ+型領域６７がｐ型ベース領域６４に接する場合（図１８）、ｐ型ベース領域６４とｐ+型領域６７との間に、ｎ型電流拡散領域６３の第１部分６３ａが介在する。これによって、ｐ型ベース領域６４よりもｎ+型ドレイン領域１側において、ゲートトレンチ７の側壁全面がｎ型電流拡散領域６３の第１部分６３ａに囲まれ、ｐ+型領域６７が配置された箇所もＭＯＳＦＥＴ６１として動作させることができるため、ＭＯＳＦＥＴ６１のオン抵抗が低減される。
【0108】
ｐ型ベース領域６４は、ゲートトレンチ７の側壁に沿った部分と、ｐ++型コンタクト領域６６の直下（ｎ+型ドレイン領域１側）と、に配置されている。ｐ型ベース領域６４は、例えば、互いに隣り合うゲートトレンチ７間においてｎ型電流拡散領域６３の第２部分６３ｂの周囲を囲むはしご状の平面形状を有する。ｐ型ベース領域６４は、ｐ++型コンタクト領域６６とｎ型電流拡散領域６３の第２部分６３ｂとの間において、半導体基板４０のおもて面に露出されていてもよい。
【0109】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ＭＯＳＦＥＴのボディダイオードの面積（表面積）を相対的に増やすことができるため、活性領域のアバランシェ耐量を向上させることができる。
【0110】
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図１９は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置７０を半導体基板４０のおもて面側から見たレイアウトは、図１と同様である。図１９は、図１の切断線Ａ－Ａ’における断面構造（ｎ+型ソース領域５を通る断面の断面構造）に相当する。実施の形態３にかかる炭化珪素半導体装置７０のｐ++型コンタクト領域６を通る断面構造は、図３と同様である。
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図１９は、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態３にかかる炭化珪素半導体装置７０を半導体基板４０のおもて面側から見たレイアウトは、図１と同様である。図１９は、図１の切断線Ａ－Ａ’における断面構造（ｎ+型ソース領域５を通る断面の断面構造）に相当する。実施の形態３にかかる炭化珪素半導体装置７０のｐ++型コンタクト領域６を通る断面構造は、図３と同様である。
【0111】
実施の形態３にかかる炭化珪素半導体装置７０が実施の形態１にかかる炭化珪素半導体装置１０（図１～３参照）と異なる点は、ｎ+型ソース領域５の直下（ｎ+型ドレイン領域１側）において、ｐ型ベース領域４の内部に、ｐ型ベース領域４よりも不純物濃度の高いｐ型高濃度領域７１を設けた点である。ｐ型高濃度領域７１は、ｎ+型ソース領域５の直下に設けられ、深さ方向Ｚにｐ型ベース領域４とｎ+型ソース領域５とのｐｎ接合からｐ型ベース領域４とｎ型電流拡散領域３の第１部分３ａとのｐｎ接合に達する。
【0112】
ｐ型高濃度領域７１は、ゲートトレンチ７の側壁から離して設けられている。ｐ型高濃度領域７１とゲートトレンチ７との間には、ＭＯＳＦＥＴ３１のオン時に、ｐ型高濃度領域７１に隣接してチャネル（ｎ型の反転層）が形成される。ｐ型高濃度領域７１は、ｐ型ベース領域４とｎ+型ソース領域５とのｐｎ接合と、ｐ型ベース領域４とｎ型電流拡散領域３の第１部分３ａとのｐｎ接合と、からそれぞれｐ型ベース領域４内に伸びる空乏層を抑制する、いわゆるハロー（ＨＡＬＯ）領域として機能する。
【0113】
実施の形態３にかかる炭化珪素半導体装置７０の製造方法は、実施の形態１にかかる炭化珪素半導体装置１０の製造方法（図４～１０参照）において、ゲートトレンチ７の形成後、ゲート絶縁膜８の形成前に、ゲートトレンチ７の両側壁に対してそれぞれ斜めの方向からｐ型不純物を１段または複数段に分けてイオン注入（以下、斜めイオン注入とする）すればよい。ｐ型高濃度領域７１を設けることで、ｐ型エピタキシャル層４３の厚さを薄くして短チャネル化することができる。
【0114】
したがって、ｎ型電流拡散領域３の第２部分３ｂ（図７，８参照）やｐ型ベース領域４（図１３，１４参照）の深さを浅くすることができ、これら領域を形成するためのイオン注入の加速エネルギーを低くすることができる。具体的には、例えば７００ｋｅＶ程度の加速エネルギーのイオン注入で半導体基板４０のおもて面（イオン注入面）から例えば０．８μｍ程度までの深さを飛程として、半導体基板４０のおもて面から飛程程度の深さまでのボックスプロファイルを有して、深さ方向Ｚにエピタキシャル層４３，４４を貫通するｎ型電流拡散領域３の第２部分３ｂやｐ型ベース領域４を形成することができる。
【0115】
例えばｐ型エピタキシャル層４３に窒素をイオン注入してｎ型電流拡散領域３の第２部分３ｂを形成する場合（図７，８参照）、半導体基板４０のおもて面から０．７μｍ程度の深さまでの範囲を１×１０17／ｃｍ3程度の不純物濃度のボックスプロファイルのｎ型電流拡散領域３の第２部分３ｂを形成してもよい。例えばｎ型エピタキシャル層４４にアルミニウムをイオン注入してｐ型ベース領域４を形成する場合（図１３，１４参照）、半導体基板４０のおもて面から０．８μｍ程度の深さまでの範囲を１×１０17／ｃｍ3程度の不純物濃度のボックスプロファイルのｐ型ベース領域４を形成してもよい。
【0116】
実施の形態２にかかる炭化珪素半導体装置（図１５～１８）に実施の形態３を適用して、ｎ+型ソース領域６５の直下にｐ型高濃度領域７１を設けてもよい。
【0117】
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、ハロー領域となるｐ型高濃度領域を設けることで、ｎ型電流拡散領域３の第２部分およびｐ型ベース領域が形成される最上層のエピタキシャル層の厚さを薄くして短チャネル化したとしても、オン抵抗と短絡耐量とのトレードオフ関係を改善することができる。また、実施の形態３によれば、ｐ型ベース領域およびｎ型電流拡散領域の第２部分の厚さを薄くすることができるため、これらの領域を形成するために大強度（Ｈｉｇｈ－ｅｎｅｒｇｙ：ＭｅＶ）イオン注入を必要としない。このため、大強度イオン注入装置の設備投資等によるコスト増大を防止することができる。
【0118】
例えば、ｐ型ベース領域およびｎ型電流拡散領域の第２部分の厚さが厚い場合、ｐ型ベース領域またはｎ型電流拡散領域の第２部分を形成するにあたって、大強度イオン注入を行うか、またはエピタキシャル層を複数回に分けて堆積し、当該ｐ型エピタキシャル層を堆積するごとにイオン注入を行う必要がある。エピタキシャル層を複数回に分けて堆積して、当該ｐ型エピタキシャル層を堆積するごとにイオン注入を行う場合、工程数が増加する。一方、実施の形態３によれば、１回のエピタキシャル層の堆積と、このエピタキシャル層への低い加速エネルギーでの１回または複数段（複数回）のイオン注入によるｐ型ベース領域またはｎ型電流拡散領域３の第２部分の形成と、を行えばよいため、工程数の増加を防止することができる。
【0119】
（実験例１）
上述した実施の形態３にかかる炭化珪素半導体装置７０について、上述した実施の形態１にかかる炭化珪素半導体装置１０の製造方法（図７，８参照）にしたがってｐ型エピタキシャル層４３にｎ型不純物のイオン注入により形成したｎ型電流拡散領域３の第２部分３ｂの不純物濃度分布をシミュレーションした結果（以下、実験例１とする）を図２０，２１に示す。図２０は、実験例１のｎ型電流拡散領域の第２部分付近のドーピング濃度分布を示す分布図である。図２１は、図２０のｎ型電流拡散領域の第２部分のｎ型ドーピング濃度分布を示す分布図である。図２０の注釈には、ｎ型不純物濃度を正の数値で示し、ｐ型不純物濃度を負の数値で示す（図２３も同様）。
上述した実施の形態３にかかる炭化珪素半導体装置７０について、上述した実施の形態１にかかる炭化珪素半導体装置１０の製造方法（図７，８参照）にしたがってｐ型エピタキシャル層４３にｎ型不純物のイオン注入により形成したｎ型電流拡散領域３の第２部分３ｂの不純物濃度分布をシミュレーションした結果（以下、実験例１とする）を図２０，２１に示す。図２０は、実験例１のｎ型電流拡散領域の第２部分付近のドーピング濃度分布を示す分布図である。図２１は、図２０のｎ型電流拡散領域の第２部分のｎ型ドーピング濃度分布を示す分布図である。図２０の注釈には、ｎ型不純物濃度を正の数値で示し、ｐ型不純物濃度を負の数値で示す（図２３も同様）。
【0120】
実験例１では、ｐ型エピタキシャル層４３の不純物濃度および厚さをそれぞれ１．３×１０17／ｃｍ3程度および０．８μｍ程度とした。ｎ型電流拡散領域３の第２部分３ｂの不純物濃度が１．２×１０17／ｃｍ3となるように、７００ｋｅＶ以下の加速エネルギーで、加速エネルギーおよびドーズ量の異なる窒素（Ｎ）のイオン注入を７段に分けて行う設定とした。このイオン注入時の環境温度を室温（２５℃）とした。このイオン注入条件を図２２に示す。図２２は、実施例１のｎ型不純物（窒素）のイオン注入条件を示す図表である。図２２には、１行に１段分のイオン注入条件を示す。
【0121】
図２０，２１に示す結果から、ｎ型電流拡散領域３の第２部分３ｂを形成するための窒素のイオン注入を大強度イオン注入とせずに例えば７００ｋｅＶ程度の低い加速エネルギーで行ったとしても、ｎ型電流拡散領域３の第２部分３ｂの半導体基板４０のおもて面から０．７μｍまでの深さの範囲を、１×１０17／ｃｍ3以上程度で不純物濃度が略一様なボックスプロファイルにすることができることが確認された。半導体基板４０のおもて面（イオン注入面）付近の相対的に不純物濃度の低い部分７２は、犠牲酸化により除去されるため、製品時には残らない。
【0122】
（実験例２）
上述した実施の形態３にかかる炭化珪素半導体装置７０について、上述した実施の形態１にかかる炭化珪素半導体装置１０の製造方法の別例（図１３，１４参照）にしたがってｎ型エピタキシャル層４４にｐ型不純物のイオン注入により形成したｐ型ベース領域４の不純物濃度分布をシミュレーションした結果（以下、実験例２とする）を図２３，２４に示す。図２３は、実験例２のｐ型ベース領域付近のドーピング濃度分布を示す分布図である。図２４は、図２３のｐ型ベース領域のｐ型ドーピング濃度分布を示す分布図である。
上述した実施の形態３にかかる炭化珪素半導体装置７０について、上述した実施の形態１にかかる炭化珪素半導体装置１０の製造方法の別例（図１３，１４参照）にしたがってｎ型エピタキシャル層４４にｐ型不純物のイオン注入により形成したｐ型ベース領域４の不純物濃度分布をシミュレーションした結果（以下、実験例２とする）を図２３，２４に示す。図２３は、実験例２のｐ型ベース領域付近のドーピング濃度分布を示す分布図である。図２４は、図２３のｐ型ベース領域のｐ型ドーピング濃度分布を示す分布図である。
【0123】
実験例２では、ｎ型エピタキシャル層４４の不純物濃度および厚さをそれぞれ３．０×１０16／ｃｍ3程度および０．８μｍ程度とした。ｐ型ベース領域４の不純物濃度が１×１０17／ｃｍ3程度となるように、７００ｋｅＶ以下の加速エネルギーで、加速エネルギーおよびドーズ量の異なるアルミニウム（Ａｌ）のイオン注入を８段に分けて行う設定とした。このイオン注入時の環境温度を室温（５００℃）とした。このイオン注入条件を図２５に示す。図２５は、実施例２のｐ型不純物（アルミニウム）のイオン注入条件を示す図表である。図２５には、１行に１段分のイオン注入条件を示す。
【0124】
図２３，２４に示す結果から、ｐ型ベース領域４を形成するためのアルミニウムのイオン注入を大強度イオン注入とせずに例えば７００ｋｅＶ程度の低い加速エネルギーで行ったとしても、ｐ型ベース領域４の半導体基板４０のおもて面から０．７μｍまでの深さの範囲を、１×１０17／ｃｍ3以上程度で不純物濃度が略一様なボックスプロファイルにすることができることが確認された。
【0125】
また、ｐ型ベース領域４のｐ型不純物濃度は、半導体基板４０のおもて面（ｎ型エピタキシャル層４４の表面）から０．８μｍまでの深さの範囲で、ｎ型エピタキシャル層４４（ｎ型電流拡散領域３の第２部分３ｂ）のｎ型不純物濃度よりも高くなっていることが確認された。半導体基板４０のおもて面（イオン注入面）付近の相対的に不純物濃度の低い部分７３は、犠牲酸化により除去されるため、製品時には残らない。
【0126】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した実施の形態および各実施例において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）に適用した場合においても同様の効果を奏する。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【0127】
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、同一の半導体基板に平面型ＳＢＤを内蔵したトレンチゲート構造のＭＯＳＦＥＴに適している。
【符号の説明】
【0128】
１ ｎ+型ドレイン領域
２ ｎ-型ドリフト領域
３ ｎ型電流拡散領域
３ａ ｎ型電流拡散領域の第１部分
３ｂ ｎ型電流拡散領域の第２部分
４，６４ ｐ型ベース領域
５，６５ ｎ+型ソース領域
６，６６ ｐ++型コンタクト領域
７ ゲートトレンチ
８ ゲート絶縁膜
９ ゲート電極
１０，６０，７０ 炭化珪素半導体装置
１１，１２ 導電層
１１ａ ニッケル膜
１２ａ，１２ｂ 導電層と半導体基板とのショットキー接触部
１３ 層間絶縁膜
１３ａ コンタクトホール
１４ おもて面電極
１５ 裏面電極
２１～２３，６７ ｐ+型領域
３１，６１ ＭＯＳＦＥＴ
３２，６２ 平面型ＳＢＤ
４０ 半導体基板
４１ ｎ+型出発基板
４２ ｎ-型エピタキシャル層
４２ａ ｎ-型エピタキシャル層の厚さを増した部分
４３ ｐ型エピタキシャル層
４４ ｎ型エピタキシャル層
５１ 活性領域
５２ エッジ終端領域
７１ ｐ型高濃度領域
７２ ｐ型エピタキシャル層の犠牲酸化により除去される部分
７３ ｎ型エピタキシャル層の犠牲酸化により除去される部分
ｄ１ ＭＯＳＦＥＴのボディダイオードと平面型ＳＢＤとの距離
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行な方向でかつ第１方向と直交する第２方向
Ｚ 深さ方向
２ ｎ-型ドリフト領域
３ ｎ型電流拡散領域
３ａ ｎ型電流拡散領域の第１部分
３ｂ ｎ型電流拡散領域の第２部分
４，６４ ｐ型ベース領域
５，６５ ｎ+型ソース領域
６，６６ ｐ++型コンタクト領域
７ ゲートトレンチ
８ ゲート絶縁膜
９ ゲート電極
１０，６０，７０ 炭化珪素半導体装置
１１，１２ 導電層
１１ａ ニッケル膜
１２ａ，１２ｂ 導電層と半導体基板とのショットキー接触部
１３ 層間絶縁膜
１３ａ コンタクトホール
１４ おもて面電極
１５ 裏面電極
２１～２３，６７ ｐ+型領域
３１，６１ ＭＯＳＦＥＴ
３２，６２ 平面型ＳＢＤ
４０ 半導体基板
４１ ｎ+型出発基板
４２ ｎ-型エピタキシャル層
４２ａ ｎ-型エピタキシャル層の厚さを増した部分
４３ ｐ型エピタキシャル層
４４ ｎ型エピタキシャル層
５１ 活性領域
５２ エッジ終端領域
７１ ｐ型高濃度領域
７２ ｐ型エピタキシャル層の犠牲酸化により除去される部分
７３ ｎ型エピタキシャル層の犠牲酸化により除去される部分
ｄ１ ＭＯＳＦＥＴのボディダイオードと平面型ＳＢＤとの距離
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行な方向でかつ第１方向と直交する第２方向
Ｚ 深さ方向
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】