知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023119577
(43)【公開日】2023-08-28
(54)【発明の名称】底部電極ブリッジを含むメモリ装置及びその製造方法
(51)【国際特許分類】
H01L 29/82 20060101AFI20230821BHJP
H10N 52/00 20230101ALI20230821BHJP
H10N 50/01 20230101ALI20230821BHJP
H10N 50/10 20230101ALI20230821BHJP
H10N 50/20 20230101ALI20230821BHJP
H10B 61/00 20230101ALI20230821BHJP
【ＦＩ】
H01L29/82 Z
H10N52/00 Z
H10N50/01
H10N50/10
H10N50/20
H10B61/00
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023016845
(22)【出願日】2023-02-07
(31)【優先権主張番号】63/268,076
(32)【優先日】2022-02-16
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/747,757
(32)【優先日】2022-05-18
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】100102532
【弁理士】
【氏名又は名称】好宮 幹夫
(74)【代理人】
【識別番号】100194881
【弁理士】
【氏名又は名称】小林 俊弘
(74)【代理人】
【識別番号】100215142
【弁理士】
【氏名又は名称】大塚 徹
(72)【発明者】
【氏名】宋明遠
(72)【発明者】
【氏名】李乾銘
(72)【発明者】
【氏名】鮑新宇
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA19
4M119BB01
4M119BB20
4M119CC05
4M119CC10
4M119DD09
4M119DD24
4M119DD25
4M119DD33
4M119EE02
4M119EE22
4M119EE29
4M119FF05
4M119FF13
4M119FF15
4M119FF17
5F092AA11
5F092AB07
5F092AC12
5F092AC26
5F092BB16
5F092BB22
5F092BB23
5F092BB33
5F092BB35
5F092BB36
5F092BB42
5F092BB43
5F092BB44
5F092BC03
5F092BC07
(57)【要約】
【課題】磁気メモリ装置及びその形成方法を提供する。
【解決手段】底部電極ブリッジと、底部電極ブリッジと重なり、底部電極ブリッジに物理的に結合されるスピン軌道トルク構造と、を含む磁気メモリ装置。一実施例において、メモリは、第１ビアに位置する第１電極と、第２ビアに位置する第２電極と、第１電極及び第２電極に物理的且つ電気的に結合され、第１電極及び第２電極と重なるスピン軌道トルク構造と、スピン軌道トルク構造に位置する磁気トンネル接合と、を含む。
【選択図】図２
【解決手段】底部電極ブリッジと、底部電極ブリッジと重なり、底部電極ブリッジに物理的に結合されるスピン軌道トルク構造と、を含む磁気メモリ装置。一実施例において、メモリは、第１ビアに位置する第１電極と、第２ビアに位置する第２電極と、第１電極及び第２電極に物理的且つ電気的に結合され、第１電極及び第２電極と重なるスピン軌道トルク構造と、スピン軌道トルク構造に位置する磁気トンネル接合と、を含む。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１ビアに位置する第１電極と、
第２ビアに位置する第２電極と、
前記第１電極と前記第２電極に物理的且つ電気的に結合され、前記第１電極及び前記第２電極と重なるスピン軌道トルク構造と、
前記スピン軌道トルク構造に位置する磁気トンネル接合と、
を含むメモリ。
第２ビアに位置する第２電極と、
前記第１電極と前記第２電極に物理的且つ電気的に結合され、前記第１電極及び前記第２電極と重なるスピン軌道トルク構造と、
前記スピン軌道トルク構造に位置する磁気トンネル接合と、
を含むメモリ。
【請求項2】
前記スピン軌道トルク構造は、段差構造を有する請求項１に記載のメモリ。
【請求項3】
前記スピン軌道トルク構造は、平面視において、矩形状を有する第１側面を含み、且つ、前記スピン軌道トルク構造は、前記平面視において、円形状を有する第２側面を含む請求項２に記載のメモリ。
【請求項4】
前記磁気トンネル接合と前記スピン軌道トルク構造は、平面視において、円形状を有する請求項１に記載のメモリ。
【請求項5】
前記スピン軌道トルク構造は、平面視において、矩形状を有し、前記磁気トンネル接合は、前記平面視において、円形状を有する請求項１に記載のメモリ。
【請求項6】
前記第１電極の頂面の第１部分は、前記スピン軌道トルク構造に物理的に結合されるが、前記第１電極の前記頂面の第２部分は、前記スピン軌道トルク構造に接触しない請求項１に記載のメモリ。
【請求項7】
第１誘電体層に第１底部電極ブリッジ及び第２底部電極ブリッジを形成するステップと、
前記第１誘電体層、前記第１底部電極ブリッジ及び前記第２底部電極ブリッジにスピン軌道トルク構造を堆積させるステップと、
前記スピン軌道トルク構造に磁気トンネル接合スタックを堆積させるステップと、
前記磁気トンネル接合スタックに、第１方向において前記第１底部電極ブリッジ及び前記第２底部電極ブリッジの前記第１方向における第１距離より大きい第１幅を有するパターニングフォトレジストを形成するステップと、
前記パターニングフォトレジストをマスクとして用いて前記磁気トンネル接合スタックをパターニングすることで磁気トンネル接合を形成するステップと、
を備えるメモリ装置の製造方法。
前記第１誘電体層、前記第１底部電極ブリッジ及び前記第２底部電極ブリッジにスピン軌道トルク構造を堆積させるステップと、
前記スピン軌道トルク構造に磁気トンネル接合スタックを堆積させるステップと、
前記磁気トンネル接合スタックに、第１方向において前記第１底部電極ブリッジ及び前記第２底部電極ブリッジの前記第１方向における第１距離より大きい第１幅を有するパターニングフォトレジストを形成するステップと、
前記パターニングフォトレジストをマスクとして用いて前記磁気トンネル接合スタックをパターニングすることで磁気トンネル接合を形成するステップと、
を備えるメモリ装置の製造方法。
【請求項8】
第２誘電体層に第１ビア及び第２ビアを形成するステップと、
前記第１ビア、前記第２ビア及び前記第２誘電体層に前記第１誘電体層を堆積させるステップと、
前記第１誘電体層をエッチングすることで前記第１ビア及び前記第２ビアを露出する複数の第１開口を形成するステップであって、前記第１ビア及び前記第２ビアにそれぞれ電気的に結合される前記第１底部電極ブリッジ及び前記第２底部電極ブリッジは前記複数の第１開口に形成されるステップと、
を更に備える請求項７に記載の製造方法。
前記第１ビア、前記第２ビア及び前記第２誘電体層に前記第１誘電体層を堆積させるステップと、
前記第１誘電体層をエッチングすることで前記第１ビア及び前記第２ビアを露出する複数の第１開口を形成するステップであって、前記第１ビア及び前記第２ビアにそれぞれ電気的に結合される前記第１底部電極ブリッジ及び前記第２底部電極ブリッジは前記複数の第１開口に形成されるステップと、
を更に備える請求項７に記載の製造方法。
【請求項9】
半導体基板に位置する第１誘電体層と、
前記第１誘電体層内に位置する第１底部電極と、
前記第１誘電体層内に位置する第２底部電極と、
前記第１底部電極及び前記第２底部電極に位置するスピン軌道トルク構造と、
前記スピン軌道トルク構造に位置し、前記半導体基板の主面に垂直な第１方向において前記第１底部電極及び前記第２底部電極と重なる磁気トンネル接合と、
を含むメモリ装置。
前記第１誘電体層内に位置する第１底部電極と、
前記第１誘電体層内に位置する第２底部電極と、
前記第１底部電極及び前記第２底部電極に位置するスピン軌道トルク構造と、
前記スピン軌道トルク構造に位置し、前記半導体基板の主面に垂直な第１方向において前記第１底部電極及び前記第２底部電極と重なる磁気トンネル接合と、
を含むメモリ装置。
【請求項10】
前記スピン軌道トルク構造は、重金属材料と前記重金属材料と異なる第１材料とからなる複数の交互層を含む多層スタックを含み、前記第１材料を含む多層の総厚さと前記重金属材料を含む多層の総厚さとの比率は１：１９～１：４の範囲内である請求項９に記載のメモリ装置。
【発明の詳細な説明】
【背景技術】
【0001】
半導体メモリは、例えば、ラジオ、テレビ、携帯電話及びパーソナルコンピュータを含む電子アプリケーションの集積回路に用いられる。半導体メモリは、揮発性メモリと不揮発性メモリの２つの大カテゴリを含む。揮発性メモリは、ランダムアクセスメモリ（ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒｙ；ＲＡＭ）を含むが、ランダムアクセスメモリは、スタティックランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒｙ；ＳＲＡＭ）とダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍａｃｃｅｓｓ ｍｅｍｏｒｙ；ＤＲＡＭ）の２つのサブカテゴリに更に分けられる。ＳＲＡＭ及びＤＲＡＭは、電源が切断される時に記憶された情報を失うため、何れも揮発性である。
【0002】
一方、不揮発性メモリは、その記憶されたデータを保存することができる。一つのタイプの不揮発性半導体メモリは、磁気抵抗ランダムアクセスメモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＭＲＡＭ）である。ＭＲＡＭ配列に複数のＭＲＡＭセルを配置することができ、各ＭＲＡＭセルのそれぞれにも１ビットのデータが記憶される。各ＭＲＡＭセルの各々は、磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）スタックを含んでよく、ＭＴＪスタックが薄い絶縁体で仕切られた２つの強磁性板を含む。１番目の強磁性板の磁極は固定されるが、２番目の強磁性板の磁極は自由である。２番目の強磁性板の極性を変えることで、ＭＴＪに論理「０」又は論理「１」を記憶することができる。
【発明の概要】
【0003】
本開示の実施例は、第１ビアに位置する第１電極と、第２ビアに位置する第２電極と、第１電極及び第２電極に物理的且つ電気的に結合され、第１電極及び第２電極と重なるスピン軌道トルク構造（ｓｐｉｎ－ｏｒｂｉｔ ｔｏｒｑｕｅ；ＳＯＴ）と、スピン軌道トルク構造に位置する磁気トンネル接合と、を含むメモリを提案することを目的としている。
【0004】
本開示の実施例は、第１誘電体層に第１底部電極ブリッジ及び第２底部電極ブリッジを形成するステップと、第１誘電体層、第１底部電極ブリッジ及び第２底部電極ブリッジにスピン軌道トルク構造を堆積させるステップと、スピン軌道トルク構造に磁気トンネル接合スタックを堆積させるステップと、磁気トンネル接合スタックに、第１方向において第１底部電極ブリッジ及び第２底部電極ブリッジの第１方向における第１距離より大きい第１幅を有するパターニングフォトレジストを形成するステップと、パターニングフォトレジストをマスクとして用いて磁気トンネル接合スタックをパターニングすることで磁気トンネル接合を形成するステップと、を備えるメモリ装置の製造方法を提案することを目的としている。
【0005】
本開示の実施例は、半導体基板に位置する第１誘電体層と、第１誘電体層内に位置する第１底部電極及び第２底部電極と、第１底部電極及び第２底部電極に位置するスピン軌道トルク構造と、スピン軌道トルク構造に位置し、半導体基板の主面に垂直な第１方向において第１底部電極及び第２底部電極と重なる磁気トンネル接合と、を含む別のメモリ装置を提案することを目的としている。
【図面の簡単な説明】
【0006】
本開示の各態様は、図面と併せて、以下の詳細な説明に基づいて最適に理解されることができる。なお、業界の標準仕様によれば、種々の特徴が比例どおりに描かれていない。実際には、種々の特徴の寸法は、明確に説明するために、任意に増減することができる。
【図1A】幾つかの実施例によるメモリ配列の回路図である。
【図1B】幾つかの実施例によるメモリ配列の選定ユニットセルにおける書き込み経路を示す。
【図1C】幾つかの実施例によるメモリ配列の選定ユニットセルにおける読み出し経路を示す。
【図2】幾つかの実施例によるメモリ配列のユニットセルの模式的な３次元ビューである。
【図3】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図4】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図5】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図6】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図7A】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図7B】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図7C】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図8A】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図8B】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図8C】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図9A】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図9B】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図9C】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図10A】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図10B】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図10C】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図11A】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図11B】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図11C】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図12A】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図12B】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図12C】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図13】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図14】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図15A】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図15B】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図16A】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図16B】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図17A】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図17B】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【図18】幾つかの実施例による半導体装置を製造する途中段階の断面図である。
【発明を実施するための形態】
【0007】
以下の開示は、提供する目標の異なる特徴を実施するための多くの異なる実施例又は例を提供する。以下、本開示を簡単化にするために、素子及び配置の特定の例について説明する。もちろん、これらは、単に例であり、本開示を限定することを意味しない。例えば、説明において、第１の特徴が第２の特徴の上方又はその上に形成されることは、第１の特徴と第２の特徴が直接接触するようにした実施例を含んでもよく、追加特徴が第１の特徴と第２の特徴との間に形成されて第１の特徴と第２の特徴が直接接触しないようにした実施例を含んでもよい。また、本開示は、様々な例において数字及び／又は文字を繰り返して参照することができる。この繰り返しは簡単及び明確な目的のためであり、且つそれ自体が述べられた様々な実施例及び／又は構成の間の関係を示すために使用されない。
【0008】
また、図面に示された１つの素子又は特徴と他の（複数の）素子又は特徴との関係を容易に説明するために、本明細書において空間的に相対的な用語、例えば、「の下（ｂｅｎｅａｔｈ）」、「…の下方（ｂｅｌｏｗ）」、「より低い（ｌｏｗｅｒ）」、「の上（ａｂｏｖｅ）」、「比較的高い（ｕｐｐｅｒ）」などを使用する可能性がある。これらの空間的に相対的な用語は、図面に描かれた方向以外、装置の使用時又は操作時の異なる方向を包含することを意図する。デバイスは、異なる方式で位置決めることが可能となるが（例えば、９０度回転又は他の方向）、本明細書において使用される空間的に相対的な記述について同様に対応する解釈を持つこともできる。
【0009】
様々な実施例は、磁気抵抗ランダムアクセスメモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＭＲＡＭ）装置を形成することに用いられる改良方法及びこの方法により形成されたＭＲＡＭ装置を提供する。この方法は、底部電極（ｂｏｔｔｏｍｅｌｅｃｔｒｏｄｅ）に底部電極ブリッジ（ｂｏｔｔｏｍｅｌｅｃｔｒｏｄｅ ｂｒｉｄｇｅ）を形成するステップと、底部電極ブリッジにスピン軌道トルク（ｓｐｉｎ－ｏｒｂｉｔ ｔｏｒｑｕｅ、ＳＯＴ）構造を形成するステップと、ＳＯＴ構造に磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ、ＭＴＪ）薄膜スタックを形成するステップと、上記のＭＴＪ薄膜スタック及びＳＯＴ構造をパターニングするステップと、を含む。底部電極ブリッジは、タングステン（Ｗ）、白金（Ｐｔ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、これらの組み合わせ、又はこれらの多層、又はそのその他の類似するものなどの材料から形成される。底部電極ブリッジは、種々の材料から形成することができ、且つ、挙げられた材料から底部電極ブリッジを形成することで、底部電極とＳＯＴ構造との間のコンタクト抵抗（ｃｏｎｔａｃｔ ｒｅｓｉｓｔａｎｃｅ）を改善させることができる。ＳＯＴ構造とＭＴＪ薄膜スタックをパターニングすることで、ＳＯＴ構造とＭＴＪ薄膜スタックは少なくとも部分的に底部電極ブリッジと重なる。ＳＯＴ構造をパターニングすることができ、ＳＯＴ構造の対向する側面は横方向に延伸して隣接する一対の底部電極ブリッジの側面を超えない。ＳＯＴ構造は、底部電極ブリッジ上に直接形成され、底部電極ブリッジと物理的に接触する。底部電極ブリッジはＳＯＴ構造をパターニングするエッチングストップ層（ｅｔｃｈ ｓｔｏｐ ｌａｙｅｒ）として用いられることで、ＳＯＴ構造のオーバーエッチング（ｏｖｅｒ－ｅｔｃｈｉｎｇ）を防止することができる。これは底層構造への損傷を低減し、ＳＯＴ構造をパターニングするプロセスウィンドウ（ｐｒｏｃｅｓｓ ｗｉｎｄｏｗ）を改善し、装置の欠陥を減少し、且つ装置の歩留まりを向上させる。また、ＳＯＴ構造を十分にエッチングすることができ、同時にＭＴＪ薄膜スタックの下方の分流（ｓｈｕｎｔｉｎｇ）を防止し、改善されたトンネル磁気抵抗（ｔｕｎｎｅｌ ｍａｇｎｅｔｏ ｒｅｓｉｓｔａｎｃｅ;ＴＭＲ）効果を得て、且つ装置の性能を向上させる。
【0010】
図１Ａは幾つかの実施例によるメモリ配列１００を模式的に示す回路図である。図１Ｂは、図１Ａのメモリ配列１００の選定ユニットセル１０２における書き込み経路（ｗｒｉｔｅ ｐａｔｈ）を示す。図１Ｃは、図１Ａのメモリ配列１００の選定ユニットセル１０２における読み出し経路（ｒｅａｄ ｐａｔｈ）を示す。
【0011】
図１Ａにおいて、メモリ配列１００は、磁気抵抗ランダムアクセスメモリ（ｍａｇｎｅｔｏ ｒｅｓｉｓｔｉｖｅｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ；ＭＲＡＭ）配列である。メモリ配列１００は、列（ｒｏｗｓ）と行（ｃｏｌｕｍｎｓ）に沿って配列された複数のユニットセル（ｕｎｉｔ ｃｅｌｌｓ）１０２を含む。各列（ｒｏｗ）中のユニットセル１０２は、方向Ｘに沿って配置されてもよいが、各行（ｃｏｌｕｍｎ）中のユニットセル１０２は、方向Ｙに沿って配置されてもよい。幾つかの実施例において、ユニットセル１０２の各行（ｃｏｌｕｍｎ）は、一対の書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬに結合され、ユニットセル１０２の各列（ｒｏｗ）は、ビット線ＢＬ及び一対のソース線ＳＬに結合される。各ユニットセル１０２は、書き込みワード線ＷＷＬの一方と読み出しワード線ＲＷＬの一方との間、及び、ビット線ＢＬの一方とソース線ＳＬの一方との間に定義されてもよい。また、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬは、方向Ｙに沿って延伸してもよく、ビット線ＢＬ及びソース線ＳＬは、方向Ｘに沿って延伸してもよい。
【0012】
各ユニットセル１０２は、磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）１０８及びスピン軌道トルク（ｓｐｉｎ－ｏｒｂｉｔ ｔｏｒｑｕｅ；ＳＯＴ）構造１０６を含む。ＭＴＪ１０８は、記憶素子として機能し、ＳＯＴ構造１０６は、ＭＴＪ１０８の磁気の方向（ｍａｇｎｅｔｉｚａｔｉｏｎ ｏｒｉｅｎｔａｔｉｏｎ）と抵抗を切り替えることに用いられる。ＭＴＪ１０８内の強磁性層（ｆｅｒｒｏｍａｇｎｅｔｉｃ ｌａｙｅｒｓ）の磁気の方向は、ＭＴＪ１０８の抵抗を決定する。ＭＴＪ１０８は、磁気の方向が平行状態にあるときに、低抵抗状態を有する。ＭＴＪ１０８は、磁気の方向が逆平行（ａｎｔｉ－ｐａｒａｌｌｅｌ）状態にあるときに、高抵抗状態を有する。ＭＴＪ１０８内の強磁性層の磁気の方向を変えることで、ＭＴＪ１０８をプログラムして相補的な論理状態（例えば、高抵抗状態を示す論理ハイ状態と低抵抗状態を示す論理ロー状態）を記憶することができる。
【0013】
スピンホール（ｓｐｉｎ Ｈａｌｌ）効果によってＭＴＪ１０８をプログラムすることができる。各ＭＴＪ１０８は、スピン軌道トルク（ＳＯＴ）構造１０６上に形成される。プログラムの動作期間中、ＳＯＴ構造１０６の面内（ｉｎ－ｐｌａｎｅ）を流す充電電流は、スピンホール効果により垂直スピン電流（ｐｅｒｐｅｎｄｉｃｕｌａｒ ｓｐｉｎ ｃｕｒｒｅｎｔ）に変換される。その後、垂直スピン電流がＭＴＪ１０８内の強磁性層に流入し、スピン軌道トルク（ＳＯＴ）により強磁性層の磁気の方向を切り替える。従って、メモリ配列１００は、スピン軌道トルクＭＲＡＭ（ｓｐｉｎ－ｏｒｂｉｔ ｔｏｒｑｕｅ ＭＲＡＭ；ＳＯＴ－ＭＲＡＭ）配列と言われてもよい。このようにして、ＭＴＪ１０８の磁気の方向（例えば、ＭＴＪ１０８の抵抗）を変えることができ、ＭＴＪ１０８にビットデータをプログラムすることができる。読み出しの動作期間中には、ＭＴＪ１０８の抵抗状態を検知することができるとともに、ＭＴＪ１０８に記憶されたビットデータを読み出すことができる。
【0014】
図１Ａに示すように、各ユニットセル１０２は、更に、書き込みトランジスタＷＴ及び読み出しトランジスタＲＴを含む。各ユニットセル１０２内の書き込みトランジスタＷＴ及び読み出しトランジスタＲＴは、ＳＯＴ構造１０６に結合される。書き込みトランジスタＷＴ及び読み出しトランジスタＲＴはＭＴＪ１０８の反対側のＳＯＴ構造１０６の複数の部分に結合することができ、これにより、ＭＴＪ１０８は、書き込みトランジスタＷＴと読み出しトランジスタＲＴとの間の書き込み電流経路（例えば、上記の面内（ｉｎ－ｐｌａｎｅ）を流す充電電流）上に立設（ｓｔａｎｄｓ ｏｎ）される。従って、書き込み電流によってＭＴＪ１０８をプログラムすることができる。書き込みトランジスタＷＴ及び読み出しトランジスタＲＴは、三端子（ｔｈｒｅｅ－ｔｅｒｍｉｎａｌ）デバイスであってもよい。各書き込みトランジスタＷＴのゲート端は、書き込みワード線ＷＷＬの一方に結合することができ、且つ各読み出しトランジスタＲＴのゲート端は、読み出しワード線ＲＷＬの一方に結合することができる。各ユニットセル１０２内の書き込みトランジスタＷＴ及び読み出しトランジスタＲＴは、第１ソース／ドレイン端を介してＳＯＴ構造１０６に結合され、第２ソース／ドレイン端を介してソース線ＳＬの一方に結合される。各ユニットセル１０２内の書き込みトランジスタＷＴ及び読み出しトランジスタＲＴは、ソース線ＳＬの両者に結合されることができる。各ＭＴＪ１０８の一端は、下層のＳＯＴ構造１０６に結合され、各ＭＴＪ１０８の他端は、ビット線ＢＬの一方に結合される。
【0015】
書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬを介して書き込みトランジスタＷＴ及び読み出しトランジスタＲＴの切り替えを制御することに用いられるワード線駆動回路ＷＤは、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬに結合される。電流源回路ＣＳは、ソース線ＳＬに結合される。電流源回路ＣＳは、ＭＴＪ１０８をプログラムすることに用いられる書き込み電流（例えば、上記の面内（ｉｎ－ｐｌａｎｅ）を流す充電電流）と、ＭＴＪ１０８の抵抗状態を検知することに用いられる読み出し電流とを供給するように配置される。電流源回路ＣＳは、ワード線駆動回路ＷＤと組み合わせて使用される。ビット線駆動回路ＢＤはビット線ＢＬに結合される。ビット線駆動回路ＢＤは、ＭＴＪ１０８を流す読み出し電流を検知して、ＭＴＪ１０８の抵抗状態を認識することに用いられる。
【0016】
図１Ａ及び図１Ｂを参照して、プログラムの動作期間中、選定ユニットセル１０２の書き込みトランジスタＷＴ及び読み出しトランジスタＲＴがともにオンにされ、書き込みトランジスタＷＴ、読み出しトランジスタＲＴ、及び書き込みトランジスタＷＴと読み出しトランジスタＲＴとの間のＳＯＴ構造１０６に書き込み電流ＷＰ（例えば、上記の面内（ｉｎ－ｐｌａｎｅ）を流す充電電流）が流れる。スピン軌道（ｓｐｉｎ－ｏｒｂｉｔ）相互作用の結果、ＳＯＴ構造１０６を流す書き込み電流ＷＰにより、ＭＴＪ１０８にスピン軌道トルク（ｓｐｉｎ－ｏｒｂｉｔ ｔｏｒｑｕｅ；ＳＯＴ）が発生し、ＭＴＪ１０８がプログラムされる。対応する書き込みワード線ＷＷＬ及び対応する読み出しワード線ＲＷＬを設置することにより書き込みトランジスタＷＴ及び読み出しトランジスタＲＴをオンにし、且つ、対応する２本のソース線ＳＬ間の電圧差を設定することにより書き込み電流ＷＰを提供する。ビット線ＢＬはフローティング（ｆｌｏａｔｉｎｇ）であってもよい。
【0017】
図１Ａ及び図１Ｃを参照して、読み出しの動作期間中、選定ユニットセル１０２の読み出しトランジスタＲＴがオンにされるが、選定ユニットセル１０２の書き込みトランジスタＷＴがオフにされる。読み出しトランジスタＲＴとビット線ＢＬとの間に結合されるＭＴＪ１０８を読み出し電流ＲＰが流れるように、ビット線ＢＬと読み出しトランジスタＲＴに結合されるソース線ＳＬとの間に電圧差を設定することができる。ＭＴＪ１０８内の強磁性層が平行な磁気の方向（例えば、ＭＴＪ１０８が低抵抗状態にあることを示す）を有するか否か、又は逆平行な磁気の方向（例えば、ＭＴＪ１０８が高抵抗状態にあることを示す）を有するか否かによって、ＭＴＪ１０８は異なる抵抗を有することができる。この可変抵抗は、読み出し電流ＲＰの値やＭＴＪ１０８の電圧降下の値に影響を与える。従って、ＭＴＪ１０８に記憶されたビットデータ（例えば、抵抗状態）を読み出すことができる。書き込みトランジスタＷＴに結合されるソース線ＳＬは、フローティング（ｆｌｏａｔｉｎｇ）であってもよい。
【0018】
図２は、図１Ａのユニットセル１０２の一方を模式的に示す３次元ビューである。図２において、ユニットセル１０２の書き込みトランジスタＷＴ及び読み出しトランジスタＲＴは、装置ウェハのフロントエンドライン（ｆｒｏｎｔ－ｅｎｄ－ｏｆ－ｌｉｎｅ；ＦＥＯＬ）構造ＦＥに形成される。書き込みトランジスタＷＴのゲート端は、基板２００上の書き込みワード線ＷＷＬによって供給することができる。同様に、読み出しトランジスタＲＴのゲート端は、基板２００上の読み出しワード線ＲＷＬによって供給することができる。書き込みワード線ＷＷＬと読み出しワード線ＲＷＬとは、互いに横方向に離間してもよく、且つ方向Ｙに沿って延伸してもよい。書き込みトランジスタＷＴのソース端及びドレイン端（個別に図示せず）は、書き込みワード線ＷＷＬの対向する両側に位置し、読み出しトランジスタＲＴのソース端及びドレイン端（個別に図示せず）は、読み出しワード線ＲＷＬの対向する両側に位置する。
【0019】
書き込みトランジスタＷＴ及び読み出しトランジスタＲＴがプレーナー型（ｐｌａｎａｒ－ｔｙｐｅ）トランジスタである実施例において、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬは、基板２００の平面の表面に位置する。書き込みトランジスタＷＴ及び読み出しトランジスタＲＴのソース端及びドレイン端は、基板２００内に形成されたドーピング領域又はエピタキシャル構造（個別に図示せず）であってもよい。書き込みトランジスタＷＴ及び読み出しトランジスタＲＴがフィン型（ｆｉｎ－ｔｙｐｅ）トランジスタ（例えば、ＦｉｎＦＥＴｓ）である実施例において、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬは、基板２００上のフィン構造に位置する。書き込みトランジスタＷＴ及び読み出しトランジスタＲＴのソース端及びドレイン端は、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬの対向する両側のフィン構造に形成することができるエピタキシャル構造（個別に図示せず）であってもよい。書き込みトランジスタＷＴ及び読み出しトランジスタＲＴがナノ構造（例えば、ナノシート、ナノワイヤ、ゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）など）電界効果トランジスタ（ｎａｎｏｓｔｒｕｃｔｕｒｅ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ、ＮＳＦＥＴｓ）である実施例において、基板２００上のナノ構造のスタックは、書き込みワード線ＷＷＬ又は読み出しワード線ＲＷＬによって被覆される。書き込みトランジスタＷＴ及び読み出しトランジスタＲＴのソース端及びドレイン端は、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬの対向する両側のナノ構造のスタックに接する（例えば横方向に接する）ように形成することができるエピタキシャル構造（個別に図示せず）であってもよい。コンタクトプラグ（ｃｏｎｔａｃｔ ｐｌｕｇｓ）２０２は、書き込みトランジスタＷＴ及び読み出しトランジスタＲＴのソース／ドレイン端に位置してもよい。コンタクトプラグ２０２は、ソース／ドレイン端に電気的に結合されるとともに、ソース／ドレイン端とその上に被覆される導電素子との間の接続を提供する。
【0020】
幾つかの実施例において、ダミーワード線ＤＷＬは、書き込みワード線ＷＷＬと読み出しワード線ＲＷＬとの間に形成される。ダミーワード線ＤＷＬ、書き込みワード線ＷＷＬ及び読み出しワード線ＲＷＬは、同じ方向、例えば方向Ｙに沿って延伸してもよい。書き込みトランジスタＷＴと読み出しトランジスタＲＴとの間に形成されるダミートランジスタＤＴのゲート端は、ダミーワード線ＤＷＬに結合されてもよい。ダミートランジスタＤＴは、書き込みトランジスタＷＴ及び読み出しトランジスタＲＴと同様又は類似の構成とすることができる。書き込みトランジスタＷＴ及び読み出しトランジスタＲＴは、それぞれ、それらのソース／ドレイン端の一方をダミートランジスタＤＴと共有することができる。幾つかの実施例において、ダミーワード線ＤＷＬはゲート電圧を受けることに用いられ、これはダミートランジスタＤＴのオフ状態を確保することができる。これにより、書き込みトランジスタＷＴと読み出しトランジスタＲＴとの干渉を低減する。従って、ダミーワード線ＤＷＬを含むダミートランジスタＤＴは、分離トランジスタと言われてもよい。
【0021】
ソース線ＳＬ、ＳＯＴ構造１０６、ＭＴＪ１０８は、ビット線ＢＬと共に、フロントエンドライン（ＦＥＯＬ）構造ＦＥ上に形成されるバックエンドライン（ｂａｃｋ－ｅｎｄ－ｏｆ－ｌｉｎｅ、ＢＥＯＬ）構造ＢＥ内に形成することができる。幾つかの実施例において、書き込みトランジスタＷＴ及び読み出しトランジスタＲＴに結合されるソース線ＳＬは、バックエンドライン（ＢＥＯＬ）構造ＢＥにおける底部金属化層の複数の部分であり、ソース線ＳＬは、方向Ｘに沿って延伸してもよい。ソース線ＳＬは、コンタクトプラグ２０２を介して書き込みトランジスタＷＴ及び読み出しトランジスタＲＴのソース／ドレイン端に結合される。書き込みトランジスタＷＴ及び読み出しトランジスタＲＴのソース／ドレイン端のうちの他方は、着陸パッド（ｌａｎｄｉｎｇ ｐａｄｓ）２０４に結合され、バックエンドライン（ＢＥＯＬ）構造ＢＥの底部金属化層内に形成されてもよい。着陸パッド２０４は、コンタクトプラグ２０２を介して書き込みトランジスタＷＴ及び読み出しトランジスタＲＴのソース／ドレイン端に結合することができる。
【0022】
ＳＯＴ構造１０６とＭＴＪ１０８は底部金属化層に形成することができる。ＳＯＴ構造１０６は、底部ビア２０６を介して底部電極ブリッジ１４と共に底部金属化層における着陸パッド２０４に結合することができる。底部ビア２０６は、底部電極と言われてもよい。図２に示すように、ＳＯＴ構造１０６は少なくとも部分的に底部電極ブリッジ１４の上方に延伸してもよく、且つ底部電極ブリッジ１４に物理的且つ電気的に結合することができる。ＳＯＴ構造１０６に対してオーバーエッチングを行うことによる装置の欠陥を防止するとともに、底部ビア２０６とＳＯＴ構造１０６との間のコンタクト抵抗を改善させ、装置の欠陥を低減させ、装置の性能を向上させるように、底部電極ブリッジ１４を含んでもよい。ＳＯＴ構造１０６は、底部電極ブリッジ１４、底部ビア２０６、着陸パッド２０４及びコンタクトプラグ２０２を介して書き込みトランジスタＷＴ及び読み出しトランジスタＲＴのソース／ドレイン端に結合することができる。ＭＴＪ１０８は、底部ビア２０６間のＳＯＴ構造１０６上に形成される。ＭＴＪ１０８は、底部ビア２０６を流す書き込み電流の経路に位置する。ビット線ＢＬは、ＭＴＪ１０８上の金属化層内に形成されてもよく、方向Ｘに沿って延伸してもよい。幾つかの実施例において、ビット線ＢＬはトップビア２０８を介してＭＴＪ１０８に電気的に接続される。
【0023】
図３～図６、図７Ａ～図７Ｃ、図８Ａ～図８Ｃ、図９Ａ～図９Ｃ、図１０Ａ～図１０Ｃ、図１１Ａ～図１１Ｃ、図１２Ａ～図１２Ｃ、図１３～図１４、図１５Ａ～図１５Ｂ、図１６Ａ～図１６Ｂ、図１７Ａ～図１７Ｂ、図１８は、図１Ａのメモリ配列１００を形成する途中ステップを示す断面図と上面図である。図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１５Ａ、図１６Ａ及び図１７Ａは、底部電極ブリッジ１４、ＳＯＴ構造１０６及びＭＴＪ１０８を形成する途中ステップを示す拡大された、詳細な断面図である。図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ、図１５Ｂ、図１６Ｂ及び図１７Ｂは、底部電極ブリッジ１４、ＳＯＴ構造１０６及びＭＴＪ１０８を形成する途中ステップを示す拡大された、詳細な上面図である。
【0024】
図３において、書き込みトランジスタＷＴ、読み出しトランジスタＲＴ及びダミートランジスタＤＴは、基板２００上に形成される。以上に図１Ａ～図１Ｃ及び図２を参照して説明したように、各ユニットセル１０２は、書き込みトランジスタＷＴの一方及び読み出しトランジスタＲＴの一方を含むことができる。トランジスタがプレーナ型トランジスタである実施例において、書き込みトランジスタＷＴは、基板２００の平面の表面上に形成された書き込みワード線ＷＷＬと、基板２００内に形成されたソース／ドレイン領域７００とを含む。読み出しトランジスタＲＴは、基板２００の平坦な表面上に形成された読み出しワード線ＲＷＬと、基板２００内に形成されたソース／ドレイン領域７００とを含む。書き込みワード線ＷＷＬと読み出しワード線ＲＷＬはゲート誘電体層７０２を介して基板２００から隔てられる。幾つかの実施例において、ダミートランジスタＤＴは、書き込みトランジスタＷＴ及び読み出しトランジスタＲＴと共に形成される。ダミーワード線ＤＷＬは、書き込みトランジスタＷＴと隣接する読み出しトランジスタＲＴとの間に形成されるとともに、ゲート誘電体層７０２を介して基板２００から隔てることができる。
【0025】
書き込みトランジスタＷＴ、読み出しトランジスタＲＴ及びダミートランジスタＤＴは、プレーナ型トランジスタとして説明された。しかしながら、幾つかの実施例において、書き込みトランジスタＷＴ、読み出しトランジスタＲＴ及びダミートランジスタＤＴは、図２を参照して説明したＦｉｎＦＥＴｓ、ＮＳＦＥＴｓなどであってもよく、且つ、書き込みトランジスタＷＴ、読み出しトランジスタＲＴ及びダミートランジスタＤＴにおける素子の構成は、対応して修正可能である。
【0026】
基板２００は半導体基板であってもよく、例えばドープされたシリコン、又はドープされていないシリコン、又は絶縁層上の半導体（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ、ＳＯＩ）基板の能動層であってもよい。半導体基板は、ゲルマニウムなどの他の半導体材料、炭化珪素、ガリウム砒素、ガリウムリン、窒化ガリウム、リン化インジウム、砒化インジウム及び／又はアンチモン化インジウムを含む化合物半導体、シリコンゲルマニウム（ＳｉＧｅ）、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ及び／又はＧａＩｎＡｓＰを含む合金半導体、又はこれらの組み合わせを含んでもよい。他の基板、例えば多層基板又は傾斜基板を使用してもよい。
【0027】
図４において、誘電体層７０４及びコンタクトプラグ２０２は、書き込みトランジスタＷＴ、読み出しトランジスタＲＴ及びダミートランジスタＤＴ上に形成される。誘電体層７０４は、書き込みトランジスタＷＴ、読み出しトランジスタＲＴ及びダミートランジスタＤＴを覆うことができる。コンタクトプラグ２０２は、誘電体層７０４を貫通するとともに、ソース／ドレイン領域７００に物理的且つ電気的に結合することができる。幾つかの実施例において、誘電体層７０４及びコンタクトプラグ２０２は、ダマシン（ｄａｍａｓｃｅｎｅ）プロセス（例えば、シングルダマシンプロセス）により形成される。
【0028】
幾つかの実施例において、誘電体層７０４は適切な誘電体材料で形成され、上記の適切な誘電体材料は、例えば、窒化物（例えば窒化シリコン）、酸化物（例えば酸化シリコン）、ＳｉＯＣ、ＳｉＯＣＮ、ＳｉＣＮ、リンケイ酸塩ガラス（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ；ＰＳＧ）、ホウ素ケイ酸塩ガラス（ｂｏｒｏｓｉｌｉｃａｔｅ ｇｌａｓｓ；ＢＳＧ）、ホウ素ドープリンケイガラス（ｂｏｒｏｎ－ｄｏｐｅｄ ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ、ＢＰＳＧ）、又はその他の類似するもの、又はこれらの組み合わせを含む。幾つかの実施例において、誘電体層７０４は低ｋ誘電体材料であってもよく、例えば約３．０より低い誘電率（ｋ値）を有する誘電体材料である。幾つかの実施例において、コンタクトプラグ２０２は、アルミニウム、コバルト、銅、銅合金、タングステン、チタン、窒化チタン、タンタル、窒化タンタル、これらの合金、又はその他の類似するもの、又はこれらの組み合わせのうちの１つ又は複数から製造される。コンタクトプラグ２０２は、ビアの側面を囲むバリア層及び／又は接着材層を含むことができ、上記のバリア層及び／又は接着材層は、例えば、１層又は複数層のチタン、窒化チタン、タンタル、窒化タンタル、窒化タングステン、ルテニウム、ロジウム、白金、その他の貴金属、その他の高融点金属（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ）、これらの窒化物、これらの組み合わせ、又はその他の類似するものから形成される。
【0029】
図５において、誘電体層７０６、ソース線ＳＬ及び着陸パッド２０４は、誘電体層７０４及びコンタクトプラグ２０２上に形成される。誘電体層７０６は、ソース線ＳＬ及び着陸パッド２０４を横方向に囲むことができる。ソース線ＳＬ及び着陸パッド２０４は、コンタクトプラグ２０２に物理的且つ電気的に結合することができる。一対のソース線ＳＬと着陸パッド２０４は、コンタクトプラグ２０２を介して各書き込みトランジスタＷＴのソース／ドレイン領域７００に結合することができる。同様に、一対のソース線ＳＬと着陸パッド２０４は、コンタクトプラグ２０２を介して各読み出しトランジスタＲＴのソース／ドレイン領域７００に結合することができる。幾つかの実施例において、誘電体層７０６、ソース線ＳＬ及び着陸パッド２０４は、ダマシンプロセス（例えば、シングルダマシンプロセス）により形成される。誘電体層７０６は、誘電体層７０４と類似又は同じ材料で形成することができ、ソース線ＳＬ及び着陸パッド２０４は、コンタクトプラグ２０２と類似又は同じ材料で形成することができる。
【0030】
図６において、誘電体層７０８及び底部ビア２０６は、誘電体層７０６、ソース線ＳＬ及び着陸パッド２０４上に形成される。底部ビア２０６は、誘電体層７０８を貫通するとともに、着陸パッド２０４に物理的且つ電気的に結合することができる。従って、各書き込みトランジスタＷＴの第１ソース／ドレイン領域７００はソース線ＳＬに接続され、且つ各書き込みトランジスタＷＴの第２ソース／ドレイン領域７００は着陸パッド２０４及びコンタクトプラグ２０２を介して底部ビア２０６に結合される。同様に、各読み出しトランジスタＲＴの第１ソース／ドレイン領域７００はソース線ＳＬに結合され、且つ各読み出しトランジスタＲＴの第２ソース／ドレイン領域７００は着陸パッド２０４及びコンタクトプラグ２０２を介して底部ビア２０６に結合される。幾つかの実施例において、誘電体層７０８及び底部ビア２０６は、ダマシンプロセス（例えば、シングルダマシンプロセス）により形成される。誘電体層７０８は、誘電体層７０４と類似又は同じ材料で形成することができ、底部ビア２０６は、コンタクトプラグ２０２と類似又は同じ材料で形成することができる。
【0031】
図７Ａ～図７Ｃにおいて、誘電体層７１６は、誘電体層７０８及び底部ビア２０６上に形成される。図７Ｂは、図７Ａの領域７１１の細部を示すビューである。図７Ｃは、図７Ａの領域７１１を示す上面図である。誘電体層７１６は、誘電体層７０４と類似又は同じ材料で形成することができる。誘電体層７１６は許容可能な堆積プロセスを用いて形成することができ、例えばスピンコーティング（ｓｐｉｎ ｃｏａｔｉｎｇ）、物理蒸着（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＰＶＤ）、化学蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）、他の類似するプロセス、又はこれらの組み合わせである。誘電体層７１６をパターニングすることで、底部ビア２０６及び誘電体層７０８の複数の部分を露出させる開口７１５を形成することができる。続いて、開口７１５内に底部電極ブリッジを形成することができる。適切なフォトリソグラフィプロセス及びエッチングプロセスにより誘電体層７１６をパターニングすることができる。例えば、誘電体層７１６上にフォトレジスト構造（個別に図示せず）を形成するとともに、それをパターニングすることができる。パターニングされたフォトレジスト構造をエッチングマスクとして用いることで誘電体層７１６をエッチングして開口７１５を形成することができる。適切なエッチングプロセスにより誘電体層７１６をエッチングすることができ、上記の適切なエッチングプロセスは、例えば、ウェットエッチングプロセス又はドライエッチングプロセスである。その後、例えば、許容可能なアッシング（ａｓｈｉｎｇ）プロセスによりパターニングされたフォトレジスト構造を除去することができる。
【0032】
隣接する書き込みトランジスタＷＴと読み出しトランジスタＲＴとの間に横方向に保持した誘電体層７１６の複数の部分は、約２０ナノメートル～約２００ナノメートルの範囲の幅Ｗ１を有することができる。誘電体層７１６をエッチングすることで、書き込みトランジスタＷＴと読み出しトランジスタＲＴとの間の誘電体層７１６の複数の残りの部分は、後に開口７１５内に形成される底部電極ブリッジが互いに分離することを確保する所定の幅を有し、且つ、その後に底部電極ブリッジ上に形成されるＳＯＴ構造は、長すぎることなく底部電極ブリッジに延伸している。
【0033】
図８Ａ～図８Ｃにおいて、底部電極ブリッジ層１３は、誘電体層７０８、誘電体層７１６及び底部ビア２０６上に形成されるとともに、開口７１５を充填する。底部電極ブリッジ層１３は適切な材料で形成されてもよく、上記の適切な材料としては、例えば、タングステン（Ｗ）、白金（Ｐｔ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、これらの組み合わせ、又はこれらの多層、又はその他の類似するものが挙げられる。底部電極ブリッジ層１３は適切なプロセスを用いて堆積することができ、上記の適切なプロセスは、例えば、ＣＶＤ、ＰＶＤ、原子層堆積（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）、めっき、又は他の類似するプロセスである。底部電極ブリッジ層１３は、後に形成されるＳＯＴ構造の材料に対してエッチング耐性の高い導電材料で形成することができ、これにより、底部電極ブリッジ層１３はエッチングストップ層として機能することができる。
【0034】
図９Ａ～図９Ｃにおいて、底部電極ブリッジ層１３に対して平坦化プロセス、例えばＣＭＰを行い、底部電極ブリッジ１４を形成する。平坦化プロセスの後、プロセスの変更において、誘電体層７１６と底部電極ブリッジ１４の天面は互いに面一であってもよい。従って、底部電極ブリッジ１４を介して誘電体層７１６の天面が露出する。
【0035】
図１０Ａ～図１０Ｃにおいて、多層薄膜スタック１５は、底部電極ブリッジ１４及び誘電体層７１６上に形成される。多層薄膜スタック１５は、ＳＯＴ構造１６、フリー層１８、バリア層２０、参照層２２、ピン留め層（ｐｉｎｎｅｄ ｌａｙｅｒ）２４、頂部電極層２６及びパターニングフォトレジスト２８を含む。図１０Ａ～図１０Ｃで説明した多層薄膜スタック１５の多層は代表的な例であり、ＳＯＴ ＭＲＡＭデバイスは異なる層、異なる材料、異なる配置、異なる組成又は異なるサイズで形成することができ、その変化は本開示の範囲内であると考えられる。堆積される材料に応じて、１種又は複数種の適切な堆積技術を用いて、多層薄膜スタック１５の多層を堆積させることができる。上記の堆積技術としては、例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、めっき、又はその他の類似するプロセス、又はこれらの組み合わせのような技術が挙げられる。
【0036】
ＳＯＴ構造１６は、誘電体層７１６及び底部電極ブリッジ１４上に堆積することができる。幾つかの実施例において、ＳＯＴ構造１６は誘電体層７１６に物理的に接触し、且つＳＯＴ構造１６は底部電極ブリッジ１４に物理的且つ電気的に結合される。ＳＯＴ構造１６は、後に完成するユニットセル１０２において、スピン偏極電流（ｓｐｉｎ－ｐｏｌａｒｉｚｅｄ ｃｕｒｒｅｎｔ）の発生器として機能する。電流をＳＯＴ構造１６に流すことで、横方向にスピン偏極電流が発生し、このスピン偏極電流は、その上に被覆されたフリー層１８の磁気トルク（ｍａｇｎｅｔｉｃ ｍｏｍｅｎｔ）を制御することに用いられる。
【0037】
幾つかの実施例において、ＳＯＴ構造１６は重金属又は金属合金で形成され、重金属又は金属合金は、例えば、タングステン（Ｗ）、白金（Ｐｔ）、タンタル（Ｔａ）、これらの多層、これらの合金、これらの組み合わせ、又はその他の類似するものである。ＳＯＴ構造１６の厚さは、約３ナノメートル～約２０ナノメートルの範囲内であってもよい。幾つかの実施例において、ＳＯＴ構造１６は複数のサブ層（ｓｕｂ－ｌａｙｅｒｓ）で形成することができる。例えば、ＳＯＴ構造１６は、複数の重金属層と、複数の重金属層の間に散在する複数のダスティング層（ｄｕｓｔｉｎｇ ｌａｙｅｒｓ）とを含むことができる。ダスティング層は、絶縁材料又は非絶縁材料を含んでもよく、且つ、コバルト（Ｃｏ）、コバルト鉄（ＣｏＦｅ）、コバルト鉄ホウ素（ＣｏＦｅＢ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、マグネシウム（Ｍｇ）、マグネシウム酸化物（ＭｇＯ）、酸化鉄（ＦｅＯｘ）、酸化コバルト（ＣｏＯｘ）、酸化タンタル（ＴａＯｘ）、これらの組み合わせ、合金又は複合体、又はそのその他の類似するものを含んでもよい。幾つかの実施例において、ＳＯＴ構造１６の最上層と最下層は重金属層を含んでもよい。ＳＯＴ構造１６は任意の数の層、例えば４つの重金属層と３つのダスティング層を含むことができる。ただし、数がより多いか又はより少ない重金属層及びダスティング層を提供することができる。ＳＯＴ構造１６におけるダスティング層の総厚さと重金属層の総厚さとの比率は、約１：１９～約１：４の範囲内であってもよい。幾つかの実施例において、ＳＯＴ構造１６の多層の厚さは、ＳＯＴ構造１６の組成及び／又は他の特性に対して最適化することができる。
【0038】
フリー層１８は、ＳＯＴ構造１６上に堆積することができる。フリー層１８は、ユニットセル１０２における状態保持層（ｓｔａｔｅ－ｋｅｅｐｉｎｇ ｌａｙｅｒ）として、その磁気状態がユニットセル１０２の状態を決定する。例えば、フリー層１８の磁気トルクは、制御可能であり（例えば、ＳＯＴ構造１６を流す電流を制御する）、このような方式でフリー層１８の磁気トルクを制御することで、ユニットセル１０２の抵抗を高抵抗状態又は低抵抗状態にすることができる。ユニットセル１０２が高抵抗状態にあるか低抵抗状態にあるかは、フリー層１８と参照層２２のスピン偏極の相対的な配向（ｒｅｌａｔｉｖｅ ｏｒｉｅｎｔａｔｉｏｎｓ）に依存する。フリー層１８は１種又は複数種の強磁性体材料から形成されてもよく、上記の１種又は複数種の強磁性体材料は、例えば、１層又は複数層のＣｏＦｅ、ＮｉＦｅ、ＣｏＦｅＢ、ＣｏＦｅＢＷ、Ｒｕ、これらの合金、又はそのその他の類似するもの、又はこれらの組み合わせである。フリー層１８は、多層の異なる材料、例えば２層のＣｏＦｅＢの間の１層のＲｕを含むことができる。幾つかの実施例において、フリー層１８の材料は結晶材料を含み、この結晶材料は、特定の結晶配向（ｃｒｙｓｔａｌｌｉｎｅ ｏｒｉｅｎｔａｔｉｏｎ）、例えば（１００）配向を有するように堆積される。フリー層１８の適切な厚さは、フリー層１８の成分やフリー層１８の磁気により決定することができる。
【0039】
バリア層２０はフリー層１８上に堆積することができる。幾つかの実施例において、バリア層２０は１種又は複数種の材料で形成され、上記の１種又は複数種の材料は、例えばＭｇＯ、ＡｌＯ、ＡｌＮ、又はその他の類似するもの、又はこれらの組み合わせである。幾つかの実施例において、バリア層２０の材料は結晶材料を含み、この結晶材料は、特定の結晶配向（例えば（１００）配向）を有するように堆積される。バリア層２０の材料は、フリー層１８と同じ結晶配向を有するように堆積することができる。バリア層２０の厚さを制御することで、ＭＴＪ１０８の抵抗（ＲＭＴＪ）を制御することができる。例えば、バリア層２０が厚いと、ＭＴＪ１０８の抵抗を高くすることができる。バリア層２０は、電子がバリア層２０をトンネルできるように十分に薄くすることができる。
【0040】
参照層２２はバリア層２０上に堆積することができる。参照層２２は強磁性体材料から形成されてもよく、上記の強磁性体材料は、例えば、１層又は複数層のＣｏＦｅ、ＮｉＦｅ、ＣｏＦｅＢ、ＣｏＦｅＢＷ、これらの合金、又はそのその他の類似するもの、又はこれらの組み合わせである。幾つかの実施例において、参照層２２の材料は、特定の結晶配向、例えば（１００）配向を有するように堆積される結晶材料を含む。参照層２２の材料は、バリア層２０と同じ結晶配向を有するように堆積することができる。参照層２２の適切な厚さは、参照層２２の成分や参照層２２の磁気により決定することができる。
【0041】
参照層２２とフリー層１８の磁気の配向（ｍａｇｎｅｔｉｃ ｏｒｉｅｎｔａｔｉｏｎｓ）によって、ＭＴＪ１０８の抵抗が変化し、且つ、この現象は得られたＭＲＡＭセルにデータを記憶することに用いられる。参照層２２は、固定極性とされた永久磁石であってもよく、電界の印加によりフリー層１８の磁気極性を変化させることができる。フリー層１８の極性と参照層２２の極性とが一致しているとき、ＭＲＡＭセルは低抵抗状態にある。フリー層１８の極性と参照層２２の極性とが逆の場合、ＭＲＡＭセルは高抵抗状態にある。
【0042】
ピン留め層２４は、参照層２２上に堆積することができる。ピン留め層２４は、参照層２２と交換結合（ｅｘｃｈａｎｇｅ ｃｏｕｐｌｉｎｇ）することで参照層２２の磁気の方向をピン留め（ｐｉｎ）するように配置されてもよい。幾つかの実施例において、ピン留め層２４は、反強磁性（ａｎｔｉ－ｆｅｒｒｏｍａｇｎｅｔｉｃ）材料により形成される。反強磁性体は、例えば、ＩｒＭｎ、ＰｔＭｎ、ＮｉｘＭｎ１－ｘ（０．１＜ｘ＜０．５）を含んでもよい。
【0043】
幾つかの実施例において、合成反強磁性体（ｓｙｎｔｈｅｔｉｃ ａｎｔｉ－ｆｅｒｒｏｍａｇｎｅｔｓ、ＳＡＦ）構造（個別に図示せず）は参照層２２の上に設けられる。このような実施例において、ＳＡＦ構造は、ピン留め層２４と参照層２２との間に位置してもよい。ＳＡＦ構造は、参照層２２における磁気の方向のピン留めを強化することができ、かつ、ＳＡＦ構造は、非磁気のスペーサ（ｎｏｎ－ｍａｇｎｅｔｉｃ ｓｐａｃｅｒ）層によって分離された反強磁性（ａｎｔｉ－ｆｅｒｒｏｍａｇｎｅｔｉｃ）層を含んでもよい。反強磁性層は、コバルト／白金（Ｃｏ／Ｐｔ）多層、コバルト／パラジウム（Ｃｏ／Ｐｄ）多層、そのその他の類似するものを含んでもよいが、スペーサ層は、ルテニウム層又はその他の類似するものを含んでもよい。幾つかの実施例において、多層薄膜スタック１５は、参照層２２に磁気の方向をピン留めするためのＳＡＦ構造を含み、且つ、ピン留め層２４は省略される。
【0044】
頂部電極層２６は、ピン留め層２４上に設けられてもよい。頂部電極層２６は、ＭＴＪ１０８の頂部に結合される導電パターンとの電気的接続を提供することに用いられることができる。幾つかの実施例において、頂部電極層２６は、ハードマスク層として機能することができる。頂部電極層２６は任意の適切な材料で形成されることができ、例えば、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、又はその他の類似するもの、又はこれらの組み合わせである。
【0045】
パターニングフォトレジスト２８は頂部電極層２６に堆積することができる。パターニングフォトレジスト２８は、多層薄膜スタック１５の多層をエッチングすることに用いられるマスクとして機能し、ＭＴＪ１０８を形成する。スピンコーティング又は他の類似するプロセスにより頂部電極層２６上にフォトレジスト層（個別に図示せず）を堆積させることができる。パターニングエネルギー源（例えば、パターニング光源）にフォトレジスト層を露光し、現像することで、フォトレジスト層をパターニングしてフォトレジスト層の露光部分又は未露光部分を除去し、これにより、パターニングフォトレジスト２８を形成することができる。図１０Ｃに示すように、パターニングフォトレジスト２８は上面図において円形（例えば楕円形）を有することができる。しかしながら、幾つかの実施例において、パターニングフォトレジスト２８は矩形又は他の形状を有することができる。パターニングフォトレジスト２８は、約２０ナノメートル～約３０ナノメートルの範囲内の幅Ｗ２を有することができる。パターニングフォトレジスト２８の幅は、隣接する一対の底部電極ブリッジ１４の間に設けられた誘電体層７１６の一部の幅より大きくてもよい。その後のエッチングでは、すなわち、ＭＴＪ１０８の形成と同時にＳＯＴ構造１６をエッチングし、ＳＯＴ構造１６が少なくとも部分的に底部電極ブリッジ１４と重なることを確保するために、パターニングフォトレジスト２８に所定の幅を設ける。従って、ＳＯＴ構造１６をエッチングする期間中、底部電極ブリッジ１４はエッチングストッパとして機能し、且つ、下層構造への損傷が防止される。
【0046】
図１１Ａ～図１１Ｃにおいて、頂部電極層２６、ピン留め層２４、参照層２２、バリア層２０、フリー層１８及びＳＯＴ構造１６はパターニングされ、且つパターニングフォトレジスト２８が除去される。パターニングフォトレジスト２８は、下層の多層をパターニングするように、マスクとして用いられる。頂部電極層２６をパターニングして頂部電極２７を形成する。頂部電極２７、ピン留め層２４、参照層２２、バリア層２０及びフリー層１８の組み合わせは、それぞれのＭＴＪ１０８を形成する。１又は複数のエッチングプロセス（例えば異方性エッチングプロセス）は、ＭＴＪ１０８をパターニングすることに用いることができる。幾つかの実施例において、エッチングプロセスは、反応性イオンエッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ；ＲＩＥ）、中性ビームエッチング（ｎｅｕｔｒａｌ ｂｅａｍ ｅｔｃｈｉｎｇ；ＮＢＥ）、又は他の類似するプロセス、又はこれらの組み合わせを含むことができる。ＭＴＪ１０８をエッチングした後、例えばフォトレジスト除去（ｓｔｒｉｐｐｉｎｇ）プロセス又はアッシング（ａｓｈｉｎｇ）プロセスによりパターニングフォトレジスト２８を除去することができる。図１１Ｃに示すように、頂部電極２７は上面図において円形（例えば楕円形）を有することができる。しかしながら、幾つかの実施例において、頂部電極２７は矩形又は他の形状を有することができる。ＭＴＪ１０８の多層は、基板２００から離れる方向に向かって徐々に細くなるテーパー状の側面を有してもよい。ＳＯＴ構造１６は、基板２００から離れる方向に向かって徐々に細くなり、ＭＴＪ１０８のテーパ状の側面と連続するテーパ状の側面を有してもよい。
【0047】
図１１Ａ～図１１Ｃは、ＳＯＴ構造１６の一部がエッチングされ貫通されたことを示しているが、以下で詳細に後述するように、ＳＯＴ構造１６はＭＴＪ１０８の形成後に比較的エッチングされずに残るか、ＭＴＪ１０８の形成期間中にエッチングされ貫通されてもよい。ＳＯＴ構造１６をエッチングして貫通する実施例において、底部電極ブリッジ１４は、ＳＯＴ構造１６をエッチングするエッチングストップ層として機能する。これは、下層構造のオーバーエッチングを防止し、且つ誘電体層７１６の損傷を防止し、ＳＯＴ構造１６のプロセスウィンドウ（ｐｒｏｃｅｓｓ ｗｉｎｄｏｗ）を増加させ、ＭＴＪ１０８の下方における分流（ｓｈｕｎｔｉｎｇ）電流を防止し、装置の欠陥を減少させ、且つ装置の性能を向上させる。
【0048】
図１２Ａ～図１２Ｃにおいて、ＳＯＴ構造１６をパターニングしてＳＯＴ構造１０６を形成する。適切なフォトリソグラフィ及びエッチング技術によりＳＯＴ構造１６をパターニングすることができる。図１２Ｃに示すように、ＳＯＴ構造１０６は上面図において矩形状を有することができる。しかしながら、幾つかの実施例において、ＳＯＴ構造１０６は円形又は他の形状を有することができる。ＭＴＪ１０８を形成する際のＳＯＴ構造１６のエッチングにより、ＳＯＴ構造１０６は段差構造を有することができる。ＳＯＴ構造１０６の頂部は平面視において円形状を有することができるが、ＳＯＴ構造１０６の下部は平面視において矩形状を有することができる。図１２Ａ～図１２Ｃに示すように、各ＳＯＴ構造１０６の側面は横方向に一対の底部電極ブリッジ１４の側面に設けられてもよい。従って、ＳＯＴ構造１６をエッチングする期間中、底部電極ブリッジ１４はエッチングストッパとして機能する。これは、下層構造のオーバーエッチングを防止し、且つ誘電体層７１６の損傷を防止し、ＳＯＴ構造１６のプロセスウィンドウ（ｐｒｏｃｅｓｓ ｗｉｎｄｏｗ）を増加させ、良好なＴＭＲを確保して、ＳＯＴ構造１６をエッチングすることができ、ＭＴＪ１０８の下方における分流（ｓｈｕｎｔｉｎｇ）電流を防止し、装置の欠陥を減少させ、且つ装置の性能を向上させる。幾つかの実施例において、ＳＯＴ構造１０６の側面は底部電極ブリッジ１４の側面と横方向に整列することができる。
【0049】
図１３において、図１２Ａ～図１２Ｃの構造上に誘電体層７１８が形成され、誘電体層７１８にトップビア２０８が形成される。説明の便宜上、ＭＴＪ１０８とＳＯＴ構造１０６は図１３以降では簡略化される。誘電体層７１８はＭＴＪ１０８、ＳＯＴ構造１０６、底部電極ブリッジ１４及び誘電体層７１６に堆積することができる。誘電体層７１８は誘電体層７０４と類似又は同じ材料で形成することができ、誘電体層７１８の形成は、許容可能な堆積プロセス、例えばスピンコーティング、ＰＶＤ、ＣＶＤ、又は他の類似するプロセス、又はこれらの組み合わせを用いることができる。
【0050】
ＭＴＪ１０８を露出する開口（個別に図示せず）を形成するように、誘電体層７１８をパターニングすることによってトップビア２０８を形成することができる。適切なフォトリソグラフィプロセス及びエッチングプロセスにより誘電体層７１８をパターニングすることができる。例えば、誘電体層７１８上にフォトレジスト構造（個別に図示せず）を形成するとともに、それをパターニングすることができる。パターニングされたフォトレジスト構造をエッチングマスクとして用いることで誘電体層７１８をエッチングして開口を形成することができる。誘電体層７１８のエッチングは適切なエッチングプロセス、例えば、ウェットエッチング又はドライエッチングを用いることができる。その後、例えば、許容可能なアッシングプロセスによりパターニングされたフォトレジスト構造を除去することができる。拡散バリア層、接着（ａｄｈｅｓｉｏｎ）層等のライナー（ｌｉｎｅｒ）（個別に図示せず）は導電材料と共に開口に形成される。ライナーは、チタン、窒化チタン、タンタル、窒化タンタル、又はその他の類似するものを含むことができる。導電材料は、銅、銅合金、銀、金、タングステン、ルテニウム、コバルト、アルミニウム、ニッケル又はその他の類似するものであってもよい。ＣＭＰ等の平坦化プロセスを行うことで誘電体層７１８の表面より上方から余分な材料を除去してもよい。ライナーの残りの部分は導電材料と共に、開口においてトップビア２０８を形成する。トップビア２０８はＭＴＪ１０８に物理的且つ電気的に結合することができる。誘電体層７１８はＳＯＴ構造１０６、ＭＴＪ１０８及びトップビア２０８を横方向に囲むことができる。
【0051】
図１４において、誘電体層７２０及びビット線ＢＬは誘電体層７１８及びトップビア２０８上に形成される。誘電体層７２０は、ビット線ＢＬを横方向に囲むことができる。ビット線ＢＬは、トップビア２０８に物理的且つ電気的に結合することができる。幾つかの実施例において、誘電体層７２０及びビット線ＢＬを形成することに用いられる方法は、ダマシンプロセス（例えば、シングルダマシンプロセス）を含む。幾つかの実施例において、誘電体層７１８、誘電体層７２０、トップビア２０８及びビット線ＢＬは、デュアルダマシンプロセスにより形成される。
【0052】
図１４において、更に、ユニットセル１０２が形成される。各ユニットセル１０２は、ビット線ＢＬ、ＭＴＪ１０８、ＳＯＴ構造１０６、２つの底部電極ブリッジ１４、２つの底部ビア２０６、２本のソース線ＳＬ、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、書き込みトランジスタＷＴ及び読み出しトランジスタＲＴを含む。底部電極ブリッジ１４は、ＳＯＴ構造１０６と底部ビア２０６との間のコンタクト抵抗を低減することができる。底部電極ブリッジ１４は、ＳＯＴ構造１０６のパターニング期間中にエッチングストップ層として機能し、これは、下層（例えば、誘電体層７１６及び誘電体層７０８）へのダメージを防止し、ＳＯＴ構造１０６をパターニングするためのプロセスウィンドウ（ｐｒｏｃｅｓｓ ｗｉｎｄｏｗ）を強化し、良好なＴＭＲを確保し、装置の欠陥を低減し、装置の性能を向上させ、歩留まりを向上させる。
【0053】
ＳＯＴ構造１０６及びＭＴＪ１０８は、ＢＥＯＬ構造ＢＥの底部から開始する第１金属化層と第２金属化層との間に形成されているものとして説明したが、ＳＯＴ構造１０６及びＭＴＪ１０８は、ＢＥＯＬ構造ＢＥにおいて上下に隣接する他の金属化層の間に形成されてもよく、ＳＯＴ構造１０６及びＭＴＪ１０８をルーティングする（ｒｏｕｔｉｎｇ）ようにＢＥＯＬ構造ＢＥにより多くの導電特徴（ｃｏｎｄｕｃｔｉｖｅ ｆｅａｔｕｒｅｓ）を形成してもよい。ＢＥＯＬプロセスを更に実行して半導体装置を形成することができる。パッケージングされた半導体装置を形成するように、半導体装置に対してパッケージングプロセスを行うことができる。
【0054】
図１５Ａ及び図１５Ｂは、ＭＴＪ１０８をパターニングすることに用いられるエッチングプロセスの期間中、ＳＯＴ構造１６をエッチングして貫通することでＳＯＴ構造１０６を形成する実施例を示す。ＳＯＴ構造１６をエッチングして貫通するとともにＳＯＴ構造１０６を形成することに用いられるエッチングプロセスは、ＳＯＴ構造１６がより長時間エッチングされることを除き、図１１Ａ～図１１Ｃにおいて以上に検討したプロセスと同じ又は類似してよい。ＭＴＪ１０８の多層は、基板２００から離れる方向に向かって徐々に細くなるテーパー状の側面を有してもよい。ＳＯＴ構造１０６は、基板２００から離れる方向に向かって徐々に細くなり、ＭＴＪ１０８のテーパ状の側面と連続するテーパ状の側面を含んでもよい。
【0055】
図１５Ａ及び図１５Ｂに示すように、ＳＯＴ構造１０６は、底部電極ブリッジ１４と少なくとも部分的に重なる。ＳＯＴ構造１０６の対向する側面は、それぞれ、下層の底部電極ブリッジ１４の対向する側面の間に横方向に位置してもよい。底部電極ブリッジ１４は、ＳＯＴ構造１６をエッチングすることに用いられるエッチングストップ層として機能し、ＳＯＴ構造１０６を形成する。これは、下層構造（例えば誘電体層７１６及び誘電体層７０８）のオーバーエッチングを防止し、下層構造へのダメージを防止し、ＳＯＴ構造１６のプロセスウィンドウ（ｐｒｏｃｅｓｓ ｗｉｎｄｏｗ）を増加させ、装置の欠陥を減少させ、且つ装置の歩留まりを向上させる。また、底部電極ブリッジに少なくとも部分的に延伸しているＳＯＴ構造１０６を形成することで、ＭＴＪ１０８の下方の分流電流を防止し、ＴＭＲを改善し、装置の性能を改善する。ＳＯＴ構造１０６は、底部ビア２０６の間に設けられて底部ビア２０６と重ならなくてもよい。図１５Ｂに示すように、ＳＯＴ構造１０６は上面図において円形（例えば楕円形）を有することができる。しかしながら、幾つかの実施例において、ＳＯＴ構造１０６及びＭＴＪ１０８は矩形又は他の形状を有することができる。
【0056】
図１６Ａ及び図１６Ｂは、ＭＴＪ１０８をパターニングすることに用いられるエッチングプロセスでＳＯＴ構造１６が基本的にエッチングされない実施例を示す。図１２Ａ～図１２Ｃにおいて以上に検討したのと同じ又は類似するプロセスでＳＯＴ構造１６をエッチングすることができる。ＳＯＴ構造１０６は、段差状の輪郭ではなく、平坦な天面を有することができる。図１６Ａ及び図１６Ｂの実施例において、ＳＯＴ構造１６はＭＴＪ１０８をパターニングすることに用いられるエッチングストップ層として機能するが、底部電極ブリッジ１４はＳＯＴ構造１０６をパターニングすることに用いられるエッチングストップ層として機能する。
【0057】
図１６Ａ及び図１６Ｂに示すように、ＳＯＴ構造１０６は、底部電極ブリッジ１４と少なくとも部分的に重なる。ＳＯＴ構造１０６の対向する側面は、それぞれ、下層の底部電極ブリッジ１４の対向する側面の間に横方向に位置してもよい。ＳＯＴ構造１０６のパターニング期間中、底部電極ブリッジ１４をエッチングストッパ層として利用することで、下層構造（例えば誘電体層７１６及び誘電体層７０８）のオーバーエッチングを防止し、下層構造へのダメージを防止し、ＳＯＴ構造１０６のプロセスウィンドウ（ｐｒｏｃｅｓｓ ｗｉｎｄｏｗ）を増加させ、装置の欠陥を減少させ、且つ装置の歩留まりを向上させることができる。また、底部電極ブリッジ上に少なくとも部分的に延伸していたＳＯＴ構造１０６を形成することで、ＭＴＪ１０８の下方の分流電流を防止し、ＴＭＲを改善し、装置の性能を向上させることができる。図１６Ｂに示すように、ＳＯＴ構造１０６は上面図において矩形状を有することができる。しかしながら、幾つかの実施例において、ＳＯＴ構造１０６は円形又は他の形状を有することができる。
【0058】
図１７Ａ及び図１７Ｂは、デュアルダマシンプロセスにより誘電体層７０８内に底部電極１０７を形成する実施例を示す。この実施例において、誘電体層７１６が省略され、個別の底部電極ブリッジ１４と底部ビア２０６は底部電極１０７に置き換えられる。第１開口（個別に図示せず）を形成するように、誘電体層７０８をパターニングすることによって底部電極を形成することができる。適切なフォトリソグラフィプロセス及びエッチングプロセスにより誘電体層７０８をパターニングすることができる。例えば、誘電体層７０８上に第１フォトレジスト構造（個別に図示せず）を形成するとともに、それをパターニングすることができる。第１パターニングフォトレジスト構造をエッチングマスクとして用いることで誘電体層７０８をエッチングして第１開口を形成することができる。誘電体層７０８のエッチングは適切なエッチングプロセス、例えば、ウェットエッチング又はドライエッチングを用いることができる。続いて、例えば、許容可能なアッシングプロセスによりパターニングされたフォトレジスト構造を除去することができる。その後、第２パターニングフォトレジストを用いてこのパターニングプロセスを繰り返して第１開口を延伸し且つ第２開口（個別に図示せず）を形成する。その後、第１開口及び第２開口に底部電極１０７を堆積させる。底部電極１０７の形成は、適切な材料、例えばタングステン（Ｗ）、白金（Ｐｔ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、これらの組み合わせ、又はこれらの多層、又はその他の類似するものを用いることができる。ＣＶＤ、ＰＶＤ、ＡＬＤ、めっき、又は他の類似するプロセスのような適切なプロセスを用いて底部電極１０７を堆積させることができる。ＳＯＴ構造１０６の材料に対してエッチング耐性の高い導電材料で底部電極１０７を形成することができ、これは底部電極１０７をエッチングストップ層として機能させることができる。デュアルダマシンプロセスにより底部電極１０７を形成することで、ユニットセル１０２を形成するための材料及びプロセスステップが減少され、コストが削減されるとともに、ユニットセル１０２の厚さが薄くなる。
【0059】
誘電体層７０８の、隣接する底部電極１０７間に横方向に保留した複数の部分は、約２０ナノメートル～約２００ナノメートルの範囲内である幅Ｗ１を有することができる。底部電極１０７間の誘電体層７０８の残り部分が所定の幅を有し、底部電極１０７同士が隔てられることを確保するように、誘電体層７０８をエッチングし、且つ、その後、底部電極１０７上に形成されたＳＯＴ構造１０６が、長すぎることなく底部電極１０７に延伸する。
【0060】
図１８は、図１０Ａ～図１０Ｃ、図１１Ａ～図１１Ｃ、図１２Ａ～図１２Ｃ及び図１３～図１４で検討したのと同じ又は類似するプロセスを実行してＳＯＴ構造１０６、ＭＴＪ１０８、トップビア２０８、ビット線ＢＬ、ＳＯＴ構造１０６、ＭＴＪ１０８及びトップビア２０８を横方向に囲む誘電体層７１８、及びビット線ＢＬを横方向に囲む誘電体層７２０を形成した後の図１７Ａ及び図１７Ｂの実施例について説明する。以上に説明したように、デュアルダマシンプロセスにより底部電極１０７を形成することで、ユニットセル１０２を形成するための材料及びプロセスが減少され、コスト化が削減され、そしてユニットセル１０２の厚さが薄くなり、同時に底部電極ブリッジ１４を含むことによる効果と同じ又は類似する効果を依然として提供する。
【0061】
実施例によれば、優位性を実現することができる。例えば、底部電極ブリッジ１４は複数種の材料で形成することができ、且つ底部ビア２０６とＳＯＴ構造１０６とのコンタクト抵抗を低減することができる。底部電極ブリッジ１４は、ＭＴＪ１０８及びＳＯＴ構造１０６をパターニングする期間中にエッチングストッパとして機能することができるとともに、下層構造へのダメージを防止することができる。ＳＯＴ構造１０６をパターニングすることで少なくとも部分的に底部電極ブリッジ１４に沿って延伸し、ＳＯＴ構造１０６と底部電極ブリッジ１４との間のコンタクト抵抗を更に低減し、ＭＴＪ１０８の下方の分流（ｓｈｕｎｔｉｎｇ）を低減し、且つＴＭＲを改善することができる。このようにすると、装置の欠陥を低減することができ、装置の歩留まりを向上させることができるとともに、装置の性能を向上させることができる。
【0062】
一実施例によれば、第１ビアに位置する第１電極と、第２ビアに位置する第２電極と、第１電極及び第２電極に物理的且つ電気的に結合され、第１電極及び第２電極と重なるスピン軌道トルク構造（ｓｐｉｎ－ｏｒｂｉｔｔｏｒｑｕｅ、ＳＯＴ）と、スピン軌道トルク構造に位置する磁気トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；ＭＴＪ）と、を含むメモリである。一実施例において、スピン軌道トルク構造は、段差構造を有する。一実施例において、スピン軌道トルク構造は、平面視において、矩形状を有する複数の第１側面を含み、スピン軌道トルク構造は、平面視において、円形状を有する複数の第２側面を含む。一実施例において、磁気トンネル接合は、平面視において、スピン軌道トルク構造と共に円形状を有する。一実施例において、スピン軌道トルク構造は、平面視において、矩形状を有し、磁気トンネル接合は、平面視において、円形状を有する。一実施例において、第１電極の頂面の第１部分はスピン軌道トルク構造に物理的に結合され、第１電極の頂面の第２部分はスピン軌道トルク構造に接触しない。一実施例において、第１電極は第１方向において第２電極と第１距離だけ隔て、且つ、磁気トンネル接合は第１方向において第１距離より大きい第１幅を有する。一実施例において、第１距離は２０ナノメートル以上であり、且つ、第１幅は３０ナノメートル以下である。一実施例において、スピン軌道トルク構造は、重金属材料と重金属材料と異なる第一材料からなる複数の交互層を含む多層スタックを含む。一実施例において、重金属材料は、タングステン、白金又はタンタルを含み、第１材料は、コバルト、コバルト鉄、コバルト鉄ホウ素、タンタル、ルテニウム、マグネシウム、酸化マグネシウム、酸化鉄、酸化コバルト又は酸化タンタルを含む。
【0063】
他の実施例によれば、第１誘電体層に第１底部電極ブリッジ及び第２底部電極ブリッジを形成するステップと、第１誘電体層、第１底部電極ブリッジ及び第２底部電極ブリッジにスピン軌道トルク構造を堆積させるステップと、スピン軌道トルク構造に磁気トンネル接合スタックを堆積させるステップと、磁気トンネル接合スタックに、第１方向において第１底部電極ブリッジ及び第２底部電極ブリッジの第１方向における第１距離より大きい第１幅を有するパターニングフォトレジストを形成するステップと、パターニングフォトレジストをマスクとして用いて磁気トンネル接合スタックをパターニングすることで磁気トンネル接合を形成するステップと、を含む方法である。一実施例において、上記方法は、第２誘電体層に第１ビア及び第２ビアを形成するステップと、第１ビア、第２ビア及び第２誘電体層に第１誘電体層を堆積させるステップと、第１誘電体層をエッチングすることで第１ビア及び第２ビアを露出する複数の第１開口を形成するステップであって、第１ビア及び第２ビアにそれぞれ電気的に結合される第１底部電極ブリッジ及び第２底部電極ブリッジは前記複数の第１開口に形成されるステップと、を更に含む。一実施例において、磁気トンネル接合スタックをパターニングすることによってスピン軌道トルク構造を部分的にエッチングし、スピン軌道トルク構造は磁気トンネル接合スタックをパターニングした後に段差構造を有するようになる。一実施例において、磁気トンネル接合スタックをパターニングすることによってスピン軌道トルク構造をエッチングし、スピン軌道トルク構造は磁気トンネル接合スタックをパターニングした後に磁気トンネル接合スタックと連続する複数の側壁を有する。
【0064】
更に他の実施例によれば、半導体基板に位置する第１誘電体層と、第１誘電体層内に位置する第１底部電極及び第２底部電極と、第１底部電極及び第２底部電極に位置するスピン軌道トルク構造と、スピン軌道トルク構造に位置し、半導体基板の主面に垂直な第１方向において第１底部電極及び第２底部電極と重なる磁気トンネル接合と、を含むメモリ装置である。一実施例において、第１底部電極及び第２底部電極は、タングステン、白金、タンタル、窒化タンタル、窒化チタン又はアルミニウムを含む。一実施例において、スピン軌道トルク構造は、重金属材料と重金属材料と異なる第１材料とからなる複数の交互層を含む多層スタックを含み、第１材料を含む多層の総厚さと重金属材料を含む多層の総厚さとの比率は１：１９から１：４の範囲内である。一実施例において、スピン軌道トルク構造は、４層の重金属材料及び３層の第１材料を含む。一実施例において、スピン軌道トルク構造は、第１底部電極及び第２底部電極に物理的且つ電気的に結合される。一実施例において、第１底部電極は、半導体基板の主面に平行な第２方向において第２底部電極と２０ナノメートルより大きい第１距離で隔てられ、且つ、磁気トンネル接合は第２方向において３０ナノメートルより小さい第１幅を有する。
【0065】
以上で複数の実施例の特徴を概括したので、当業者が本開示の態様をよりよく理解することができる。当業者であれば、本開示を基礎として他のプロセス及び構造を容易に設計又は修正することができることによって、本明細書で紹介されたこれら実施例と同じ目的及び／又は同じ利点を達成することを理解すべきである。当業者は、このような等価構造は本開示の精神及び範囲から逸脱せず、且つこのような等価構造は本開示の精神及び範囲から逸脱せずに様々な変更、置換、及び代替を行うことができることを認識すべきである。
【符号の説明】
【0066】
１３ 底部電極ブリッジ層
１４ 底部電極ブリッジ
１５ 多層薄膜スタック
１６，１０６ スピン軌道トルク（ＳＯＴ）構造
１８ フリー層
２０ バリア層
２２ 参照層
２４ ピン留め層
２６ 頂部電極層
２７ 頂部電極
２８ パターニングフォトレジスト
１００ メモリ配列
１０２ ユニットセル
１０７ 底部電極
１０８ 磁気トンネル接合（ＭＴＪ）
２００ 基板
２０２ コンタクトプラグ
２０４ 着陸パッド
２０６ 底部ビア
２０８ トップビア
７００ ソース／ドレイン領域
７０２ ゲート誘電体層
７０４、７０６、７０８、７１６、７１８、７２０ 誘電体層
７１１ 領域
７１５ 開口
ＢＤ ビット線駆動回路
ＢＥ バックエンドライン（ＢＥＯＬ）構造
ＢＬ ビット線
ＣＳ 電流源回路
ＤＴ ダミートランジスタ
ＤＷＬ ダミーワード線
ＦＥ フロントエンドライン（ＦＥＯＬ）構造
ＲＰ 読み出し電流
ＲＴ 読み出しトランジスタ
ＲＷＬ 読み出しワード線
ＳＬ ソース線
ＷＤ ワード線駆動回路
ＷＰ 書き込み電流
ＷＴ 書き込みトランジスタ
ＷＷＬ 書き込みワード線
Ｗ１、Ｗ２ 幅
Ｘ、Ｙ 方向
１４ 底部電極ブリッジ
１５ 多層薄膜スタック
１６，１０６ スピン軌道トルク（ＳＯＴ）構造
１８ フリー層
２０ バリア層
２２ 参照層
２４ ピン留め層
２６ 頂部電極層
２７ 頂部電極
２８ パターニングフォトレジスト
１００ メモリ配列
１０２ ユニットセル
１０７ 底部電極
１０８ 磁気トンネル接合（ＭＴＪ）
２００ 基板
２０２ コンタクトプラグ
２０４ 着陸パッド
２０６ 底部ビア
２０８ トップビア
７００ ソース／ドレイン領域
７０２ ゲート誘電体層
７０４、７０６、７０８、７１６、７１８、７２０ 誘電体層
７１１ 領域
７１５ 開口
ＢＤ ビット線駆動回路
ＢＥ バックエンドライン（ＢＥＯＬ）構造
ＢＬ ビット線
ＣＳ 電流源回路
ＤＴ ダミートランジスタ
ＤＷＬ ダミーワード線
ＦＥ フロントエンドライン（ＦＥＯＬ）構造
ＲＰ 読み出し電流
ＲＴ 読み出しトランジスタ
ＲＷＬ 読み出しワード線
ＳＬ ソース線
ＷＤ ワード線駆動回路
ＷＰ 書き込み電流
ＷＴ 書き込みトランジスタ
ＷＷＬ 書き込みワード線
Ｗ１、Ｗ２ 幅
Ｘ、Ｙ 方向
【図1A】
【図1B】
【図1C】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図10A】
【図10B】
【図10C】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図12C】
【図13】
【図14】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18】