特開 2023-126671 ドライバ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023126671

(43)【公開日】2023-09-07

(54)【発明の名称】ドライバ回路

(51)【国際特許分類】

   H03F 3/45 20060101AFI20230831BHJP

   H03F 3/72 20060101ALI20230831BHJP

【ＦＩ】

H03F3/45

H03F3/72

【審査請求】有

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2023119800

(22)【出願日】2023-07-24

(62)【分割の表示】P 2021563530の分割

【原出願日】2019-12-12

(71)【出願人】

【識別番号】000004226

【氏名又は名称】日本電信電話株式会社

(74)【代理人】

【識別番号】100098394

【弁理士】

【氏名又は名称】山川 茂樹

(74)【代理人】

【識別番号】100153006

【弁理士】

【氏名又は名称】小池 勇三

(74)【代理人】

【識別番号】100064621

【弁理士】

【氏名又は名称】山川 政樹

(74)【代理人】

【識別番号】100121669

【弁理士】

【氏名又は名称】本山 泰

(72)【発明者】

【氏名】徐 照男

(72)【発明者】

【氏名】長谷 宗彦

(72)【発明者】

【氏名】野坂 秀之

(57)【要約】

【課題】シャットダウンモード時に高い入出力アイソレーションを実現する。
【解決手段】ドライバ回路は、差動入力信号を増幅して信号出力端子（３，４）から出力する差動対トランジスタ（Ｑ１，Ｑ２）と、差動対トランジスタ（Ｑ１，Ｑ２）に定電流を供給する電流源（Ｑ３）と、シャットダウンモード時に電流源（Ｑ３）から差動対トランジスタ（Ｑ１，Ｑ２）への電流供給を停止させるスイッチ（ＳＷ１）と、信号出力端子（３，４）間に挿入されたＭＯＳトランジスタ（Ｑ４，Ｑ５）からなる可変抵抗と、増幅モード時にドライバ回路の利得を所望の値に設定するための利得制御信号に応じてＭＯＳトランジスタ（Ｑ４，Ｑ５）のゲート端子に印加する制御電圧を設定し、シャットダウンモード時に制御電圧をドライバ回路の電源電圧よりも高く設定する制御回路（１１）とを備える。
【選択図】 図３

【特許請求の範囲】

【請求項1】

差動入力信号を増幅して一対の信号出力端子から出力するように構成された差動対トランジスタと、
前記差動対トランジスタに定電流を供給するように構成された電流源と、
シャットダウンモード時に前記電流源から前記差動対トランジスタへの電流供給を停止させるように構成されたスイッチと、
前記一対の信号出力端子間に挿入されたＭＯＳトランジスタからなる可変抵抗と、
通常の増幅モード時にドライバ回路の利得を所望の値に設定するための利得制御信号に応じて前記ＭＯＳトランジスタのゲート端子に印加する制御電圧を設定し、前記シャットダウンモード時に前記制御電圧をドライバ回路の電源電圧よりも高く設定するように構成された第１の制御回路とを備えることを特徴とするドライバ回路。

【請求項2】

請求項１記載のドライバ回路において、
前記増幅モード時に前記スイッチがオンとなり、前記シャットダウンモード時に前記スイッチがオフとなるように制御するように構成された第２の制御回路をさらに備えることを特徴とするドライバ回路。

【請求項3】

請求項１または２記載のドライバ回路において、
前記ＭＯＳトランジスタは、
ソース端子が正相側の前記信号出力端子に接続された第１のＭＯＳトランジスタと、
ドレイン端子が前記第１のＭＯＳトランジスタのドレイン端子に接続され、ソース端子が逆相側の前記信号出力端子に接続された第２のＭＯＳトランジスタとを含み、
前記第１の制御回路は、前記第１、第２のＭＯＳトランジスタのゲート－ソース間に加えることができる最大電圧にドライバ回路の電源電圧を足した電圧を、前記シャットダウンモード時の前記制御電圧とすることを特徴とするドライバ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、シャットダウン機能を備えたドライバ回路に関するものである。

【背景技術】

【0002】

光通信用の光送信器に用いられるドライバ回路は、光送信器内の光変調器を駆動するために用いられる。ドライバ回路は、送信する電気信号の振幅強度を光変調器の駆動が可能なレベルにまで増幅する役割を果たす（非特許文献１参照）。

【0003】

ドライバ回路には、入力信号を増幅する通常の増幅モードとは別に、入力信号に異常があった等のときに信号を出力しないシャットダウンモードを備えることが求められる。シャットダウンモードを実現する一般的な方法として、図７に示すように、電流源トランジスタＱ３のゲート端子にスイッチＳＷ１を設ける方法がある。

【0004】

通常の増幅モードにおいては、スイッチＳＷ１がオン状態であり、電流源トランジスタＱ３のゲート端子にバイアス電圧Ｖｂが印加され、差動対のトランジスタＱ１，Ｑ２に電流が流れる。一方、シャットダウンモードにおいては、スイッチＳＷ１にシャットダウン信号ＳＤが入力されることでスイッチＳＷ１がオフになり、電流源トランジスタＱ３へのバイアス電圧印加が停止される。その結果、差動対のトランジスタＱ１，Ｑ２に電流が流れなくなり、トランジスタＱ１，Ｑ２が動作しなくなるため、信号出力端子３，４から信号が出力されなくなる。
このように、図７に示した構成によれば、信号を出力しないシャットダウンモードを実現することができる。

【0005】

しかしながら、差動対を構成するトランジスタＱ１，Ｑ２には、図８に示すように寄生容量Ｃ１，Ｃ２が存在する。このため、トランジスタＱ１，Ｑ２が動作していない時でも、寄生容量Ｃ１，Ｃ２を介して入力信号Ｖｉｎ＿Ｐ，Ｖｉｎ＿Ｎが信号出力端子３，４に漏洩してしまうという課題があった。寄生容量Ｃ１，Ｃ２のインピーダンスは、高周波になる程低くなる。したがって、従来のドライバ回路には、特に高周波においてシャットダウンモード時の入出力アイソレーションが悪いという課題があった。

【先行技術文献】

【非特許文献】

【0006】

【非特許文献1】Shinsuke Nakano，et al.，“A 2.25-mW/Gb/s 80-Gb/s-PAM4 linear driver with a single supply using stacked current-mode architecture in 65-nm CMOS”，2017 Symposium on VLSI Circuits，IEEE，2017

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明は、上記課題を解決するためになされたもので、シャットダウンモード時に高い入出力アイソレーションを実現することができるドライバ回路を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明のドライバ回路は、差動入力信号を増幅して一対の信号出力端子から出力するように構成された差動対トランジスタと、前記差動対トランジスタに定電流を供給するように構成された電流源と、シャットダウンモード時に前記電流源から前記差動対トランジスタへの電流供給を停止させるように構成されたスイッチと、前記一対の信号出力端子間に挿入されたＭＯＳトランジスタからなる可変抵抗と、通常の増幅モード時にドライバ回路の利得を所望の値に設定するための利得制御信号に応じて前記ＭＯＳトランジスタのゲート端子に印加する制御電圧を設定し、前記シャットダウンモード時に前記制御電圧をドライバ回路の電源電圧よりも高く設定するように構成された第１の制御回路とを備えることを特徴とするものである。

【発明の効果】

【0009】

本発明によれば、シャットダウンモード時に高い入出力アイソレーションを実現することができる。

【図面の簡単な説明】

【0010】

【図1】図１は、本発明の第１の実施例に係るドライバ回路の構成を示す回路図である。

【図2】図２は、従来および本発明の第１の実施例に係るドライバ回路の利得のシミュレーション結果を示す図である。

【図3】図３は、本発明の第２の実施例に係るドライバ回路の構成を示す回路図である。

【図4】図４は、本発明の第２の実施例における増幅モード時とシャットダウンモード時の制御電圧の上下関係を説明する図である。

【図5】図５は、従来および本発明の第２の実施例に係るドライバ回路の利得のシミュレーション結果を示す図である。

【図6】図６は、本発明の第３の実施例に係るドライバ回路の構成を示す回路図である。

【図7】図７は、従来のドライバ回路の構成を示す回路図である。

【図8】図８は、従来のドライバ回路の課題を説明する図である。

【発明を実施するための形態】

【0011】

［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係るドライバ回路の構成を示す回路図である。本実施例のドライバ回路は、ゲート端子が信号入力端子１，２に接続され、ドレイン端子が信号出力端子３，４に接続されたＮＭＯＳトランジスタＱ１，Ｑ２（差動対トランジスタ）と、ドレイン端子がＮＭＯＳトランジスタＱ１，Ｑ２のソース端子に接続され、ソース端子がグラウンドに接続され、ＮＭＯＳトランジスタＱ１，Ｑ２に定電流を供給する電流源となるＮＭＯＳトランジスタＱ３と、一端が電圧電圧ＶＤＤに接続され、他端が信号出力端子３，４に接続された負荷抵抗Ｒ１，Ｒ２と、通常の増幅モード時にオンとなってバイアス電圧ＶｂをＮＭＯＳトランジスタＱ３のゲート端子に印加し、シャットダウンモード時にオフとなってＮＭＯＳトランジスタＱ３のゲート端子へのバイアス電圧印加を停止するスイッチＳＷ１と、一端がグラウンドに接続されたキャパシタＣ３，Ｃ４と、シャットダウンモード時にオンとなってキャパシタＣ３の他端と正相側の信号出力端子３とを接続し、増幅モード時にオフとなってキャパシタＣ３を信号出力端子３から切り離すスイッチＳＷ２と、シャットダウンモード時にオンとなってキャパシタＣ４の他端と逆相側の信号出力端子４とを接続し、増幅モード時にオフとなってキャパシタＣ４を信号出力端子４から切り離すスイッチＳＷ３と、スイッチＳＷ１～ＳＷ３を制御する制御回路１０とから構成される。

【0012】

本実施例では、図１のように従来のドライバ回路に、キャパシタＣ３，Ｃ４とスイッチＳＷ２，ＳＷ３とを追加し、シャットダウンモード時における高周波の入出力アイソレーションを改善する。本実施例の動作と効果を以下で説明する。

【0013】

従来と同様に、本実施例のドライバ回路には、増幅モードとシャットダウンモードの２つの状態がある。
シャットダウンモード時には、スイッチＳＷ１への制御入力としてシャットダウン信号ＳＤが入力され、またスイッチＳＷ２，ＳＷ３の制御入力としてシャットダウン信号ＳＤの反転信号バーＳＤがスイッチＳＷ２，ＳＷ３に入力される。

【0014】

シャットダウン信号ＳＤおよび反転信号バーＳＤは、いずれもシャットダウンモードに入ることを指示する信号である。スイッチＳＷ２，ＳＷ３に入力する信号を反転信号としている理由は、後述のようにスイッチＳＷ２，ＳＷ３のオン／オフをスイッチＳＷ１のオン／オフと逆にするためである。シャットダウン信号ＳＤおよび反転信号バーＳＤは、制御回路１０によって生成される。制御回路１０は、例えば外部から異常を通知する信号が入力されたときに、シャットダウン信号ＳＤおよび反転信号バーＳＤを出力する。

【0015】

従来と同様に、シャットダウン信号ＳＤの入力によってスイッチＳＷ１がオフになり、ＮＭＯＳトランジスタＱ３へのバイアス電圧印加が停止される。その結果、電流源であるＮＭＯＳトランジスタＱ３からＮＭＯＳトランジスタＱ１，Ｑ２への電流供給が停止されるので、ＮＭＯＳトランジスタＱ１，Ｑ２が動作しなくなり、信号出力端子３，４から信号が出力されなくなる。

【0016】

また、シャットダウン信号ＳＤの反転信号バーＳＤの入力によってスイッチＳＷ２，ＳＷ３がオンになり、信号出力端子３，４にキャパシタＣ３，Ｃ４が接続される。キャパシタＣ３，Ｃ４のインピーダンスは、高周波になる程低くなる。したがって、信号入力端子１，２から入力された高周波信号は、キャパシタＣ３，Ｃ４を通じてグラウンドの方に流れ、減衰する。

【0017】

一方、増幅モード時には、スイッチＳＷ１へのシャットダウン信号ＳＤの入力がなくなる（制御回路１０からシャットダウン信号ＳＤの反転信号が入力される）ので、スイッチＳＷ１がオンになる。また、スイッチＳＷ２，ＳＷ３への信号バーＳＤの入力がなくなる（制御回路１０からシャットダウン信号ＳＤと同レベルの信号が入力される）ので、スイッチＳＷ２，ＳＷ３がオフになる。

【0018】

スイッチＳＷ１がオンになったことにより、ＮＭＯＳトランジスタＱ３のゲート端子にバイアス電圧Ｖｂが印加され、ＮＭＯＳトランジスタＱ１，Ｑ２に電流が流れる。ドライバ回路は、信号入力端子１，２に入力された差動入力信号Ｖｉｎ＿Ｐ，Ｖｉｎ＿Ｎを増幅して、信号出力端子３，４から差動出力信号Ｖｏｕｔ＿Ｐ，Ｖｏｕｔ＿Ｎを出力する。

【0019】

また、スイッチＳＷ２，ＳＷ３がオフになったことにより、キャパシタＣ３，Ｃ４が信号出力端子３，４から切り離される。このため、キャパシタＣ３，Ｃ４を設けたことによる帯域劣化がほぼなくなる。

【0020】

図２は従来および本実施例の利得のシミュレーション結果を示す図である。従来のドライバ回路としては、図７に示した構成を用いている。図２のＧ０＿ａｍｐは従来のドライバ回路の増幅モード時の利得を示し、Ｇ１＿ａｍｐは本実施例のドライバ回路の増幅モード時の利得を示している。また、Ｇ０＿ｓｈｕｔは従来のドライバ回路のシャットダウンモード時の利得を示し、Ｇ１＿ｓｈｕｔは本実施例のドライバ回路のシャットダウンモード時の利得を示している。

【0021】

図２によれば、本実施例のドライバ回路は、増幅モード時における利得と帯域特性は従来とほぼ変わらないが、シャットダウンモード時における高周波側の利得が大きく低下しており、入出力アイソレーション特性が改善されていることが分かる。

【0022】

［第２の実施例］
従来のドライバ回路の中には可変利得機能を持つものが存在する。本実施例は、この可変利得機能を応用して、シャットダウンモード時における入出力アイソレーション特性を改善する例である。図３は本実施例のドライバ回路の構成を示す回路図である。

【0023】

本実施例のドライバ回路は、ＮＭＯＳトランジスタＱ１～Ｑ３と、負荷抵抗Ｒ１，Ｒ２と、ソース端子が信号出力端子３に接続されたＮＭＯＳトランジスタＱ４と、ドレイン端子がＮＭＯＳトランジスタＱ４のドレイン端子に接続され、ソース端子が信号出力端子４に接続されたＮＭＯＳトランジスタＱ５と、制御回路１０と、増幅モード時にドライバ回路の利得を所望の値に設定するための利得制御信号ＣＴＬに応じてＮＭＯＳトランジスタＱ４，Ｑ５のゲート端子に印加する制御電圧ＶＧを設定し、シャットダウンモード時に制御電圧ＶＧをドライバ回路の電源電圧ＶＤＤよりも高く設定する制御回路１１とから構成される。

【0024】

ＮＭＯＳトランジスタＱ４，Ｑ５は、可変抵抗として機能する。ＮＭＯＳトランジスタＱ４，Ｑ５のゲート端子にかかる制御電圧ＶＧを上げることで、ＮＭＯＳトランジスタＱ４，Ｑ５のドレイン－ソース間抵抗値が下がり、信号出力端子３，４から出力される差動出力信号Ｖｏｕｔ＿Ｐ，Ｖｏｕｔ＿Ｎが減衰する。

【0025】

従来、このような可変抵抗による可変利得機能は、増幅モード時にのみ使用されていた。増幅モード時における制御電圧ＶＧの範囲は、ＮＭＯＳトランジスタＱ４，Ｑ５のゲート－ソース間に加えることができる最大電圧（耐圧）Ｖｂｒｅａｋを考慮して、ＶＣＭ＿ｏｐ～ＶＣＭ＿ｏｐ＋Ｖｂｒｅａｋの範囲にする必要がある。ＶＣＭ＿ｏｐは、増幅モードでドライバ回路が動作している時の信号出力端子３，４のコモン電圧である。制御電圧ＶＧをＶＣＭ＿ｏｐ＋Ｖｂｒｅａｋに設定した時に、ＮＭＯＳトランジスタＱ４，Ｑ５のオン抵抗が最も低くなり、差動出力信号Ｖｏｕｔ＿Ｐ，Ｖｏｕｔ＿Ｎが最も減衰する。

【0026】

一方、第１の実施例で説明したとおり、制御回路１０からシャットダウン信号ＳＤが出力され、スイッチＳＷ１がオフになると、信号出力端子３，４に電流が流れなくなるため、コモン電圧ＶＣＭ＿ｏｐは電源電圧ＶＤＤまで上昇する。この状態で制御電圧ＶＧをＶＣＭ＿ｏｐ＋Ｖｂｒｅａｋに設定しても、ＮＭＯＳトランジスタＱ４，Ｑ５のオン抵抗は最も低い状態にならない。

【0027】

そこで、本実施例では、シャットダウンモード時に、制御電圧ＶＧをドライバ回路の電源電圧ＶＤＤよりも高くなるようにする。具体的には、制御回路１１は、シャットダウン信号ＳＤが入力されたとき、制御電圧ＶＧを、電源電圧ＶＤＤにＮＭＯＳトランジスタＱ４，Ｑ５の耐圧Ｖｂｒｅａｋを足した電圧ＶＤＤ＋Ｖｂｒｅａｋに設定する。これにより、シャットダウンモード時のＮＭＯＳトランジスタＱ４，Ｑ５のオン抵抗は最も低い値となり、図７に示した従来のドライバ回路よりも高い入出力アイソレーションを実現することができる。

【0028】

なお、増幅モード時には、制御回路１１へのシャットダウン信号ＳＤの入力がなくなる（制御回路１０からシャットダウン信号ＳＤの反転信号が入力される）。このとき、制御回路１１は、ドライバ回路の利得を所望の値に設定するための利得制御信号ＣＴＬに対応する値の制御電圧ＶＧを出力する。増幅モード時の制御電圧ＶＧの範囲は、上記のとおりＶＣＭ＿ｏｐ～ＶＣＭ＿ｏｐ＋Ｖｂｒｅａｋである。以上の制御電圧ＶＧの上下関係を示すと図４のようになる。

【0029】

図５は従来および本実施例の利得のシミュレーション結果を示す図である。従来のドライバ回路としては、図３に示す構成においてシャットダウンモード時に制御電圧ＶＧをＶＣＭ＿ｏｐ＋Ｖｂｒｅａｋに設定する構成を用いている。図２と同様に、図５のＧ０＿ａｍｐは従来のドライバ回路の増幅モード時の利得を示し、Ｇ１＿ａｍｐは本実施例のドライバ回路の増幅モード時の利得を示している。また、Ｇ０＿ｓｈｕｔは従来のドライバ回路のシャットダウンモード時の利得を示し、Ｇ１＿ｓｈｕｔは本実施例のドライバ回路のシャットダウンモード時の利得を示している。

【0030】

図５によれば、本実施例のドライバ回路は、シャットダウンモード時に制御電圧ＶＧをＶＣＭ＿ｏｐ＋Ｖｂｒｅａｋに設定する従来のドライバ回路と比べて、入出力アイソレーション特性が改善されていることが分かる。

【0031】

［第３の実施例］
第１の実施例と第２の実施例を組み合わせることで、シャットダウンモード時の入出力アイソレーション特性をさらに改善することが可能である。
第１の実施例と第２の実施例を組み合わせた構成を図６に示す。図６の各構成要素の動作は第１、第２の実施例で説明したとおりである。

【産業上の利用可能性】

【0032】

本発明は、光送信器等に適用することができる。

【符号の説明】

【0033】

Ｑ１～Ｑ５…ＮＭＯＳトランジスタ、Ｒ１，Ｒ２…負荷抵抗、Ｃ３，Ｃ４…キャパシタ、ＳＷ１～ＳＷ３…スイッチ、１０，１１…制御回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】