(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023129271
(43)【公開日】2023-09-14
(54)【発明の名称】部分和に基づいた低減した読取エネルギーの使用
(51)【国際特許分類】
G06F 7/50 20060101AFI20230907BHJP
G06F 1/3206 20190101ALI20230907BHJP
G06F 7/523 20060101ALI20230907BHJP
G06G 7/60 20060101ALI20230907BHJP
G06F 1/3296 20190101ALI20230907BHJP
【ＦＩ】
G06F7/50
G06F1/3206
G06F7/523
G06G7/60
G06F1/3296
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023013281
(22)【出願日】2023-01-31
(31)【優先権主張番号】63/268,830
(32)【優先日】2022-03-03
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】63/269,899
(32)【優先日】2022-03-25
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/860,228
(32)【優先日】2022-07-08
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】100165157
【弁理士】
【氏名又は名称】芝 哲央
(74)【代理人】
【識別番号】100182143
【弁理士】
【氏名又は名称】赤川 誠一
(72)【発明者】
【氏名】柯 文昇
(72)【発明者】
【氏名】呉 秉駿
(72)【発明者】
【氏名】呂 易倫
(72)【発明者】
【氏名】呉 瑞仁
(72)【発明者】
【氏名】張 孟凡
【テーマコード（参考）】
5B011
【Ｆターム（参考）】
5B011DA00
5B011EA09
5B011EB01
5B011LL00
(57)【要約】
【課題】部分和に基づいた低減した読取エネルギーの使用である。
【解決手段】実施例は、特定の条件に対して積和演算の部分和を監視することを含む。特定の条件が満たされる場合、通常の読取エネルギーの代わりに、低減した読取エネルギーによってメモリの内容を読み取る。プリチャージ電圧の低下、プリチャージ電圧の保有や接地信号の提供、及び／又は電圧保持時間の短縮（即ち、プリチャージ電圧を提供及び／又は放電する時間の短縮）により、低減した読取エネルギーを取得することができる。
【選択図】図１
【解決手段】実施例は、特定の条件に対して積和演算の部分和を監視することを含む。特定の条件が満たされる場合、通常の読取エネルギーの代わりに、低減した読取エネルギーによってメモリの内容を読み取る。プリチャージ電圧の低下、プリチャージ電圧の保有や接地信号の提供、及び／又は電圧保持時間の短縮（即ち、プリチャージ電圧を提供及び／又は放電する時間の短縮）により、低減した読取エネルギーを取得することができる。
【選択図】図１
【特許請求の範囲】
【請求項1】
メモリ演算操作の部分和が正であるかを判定して、第１の結果を取得する工程と、
前記部分和の選択されたビットが０から１に変わったかを判定して、第２の結果を取得する工程と、
前記第１の結果及び前記第２の結果が両方とも真であることに応じて、前記メモリ演算操作のメモリユニットの読取操作の読取配置を調整する工程と、
を備えるメモリの読取方法。
前記部分和の選択されたビットが０から１に変わったかを判定して、第２の結果を取得する工程と、
前記第１の結果及び前記第２の結果が両方とも真であることに応じて、前記メモリ演算操作のメモリユニットの読取操作の読取配置を調整する工程と、
を備えるメモリの読取方法。
【請求項2】
第１の読取エネルギーによってメモリの１組の重み付けベクトルから第１組のビットを読み取る工程と、
１組の入力を前記第１組のビットに乗算して、第１の積を取得する工程と、
前記第１の積を累積積和に追加する工程と、
前記累積積和が正で且つ前記累積積和のビット条件が０から１に変わると、読取エネルギー低減信号を有効にする工程と、
前記第１の読取エネルギーより小さい第２の読取エネルギーによって前記メモリから前記組の重み付けベクトルにおける第２組のビットを読み取る工程と、
を備えるメモリの読取方法。
１組の入力を前記第１組のビットに乗算して、第１の積を取得する工程と、
前記第１の積を累積積和に追加する工程と、
前記累積積和が正で且つ前記累積積和のビット条件が０から１に変わると、読取エネルギー低減信号を有効にする工程と、
前記第１の読取エネルギーより小さい第２の読取エネルギーによって前記メモリから前記組の重み付けベクトルにおける第２組のビットを読み取る工程と、
を備えるメモリの読取方法。
【請求項3】
前記第１の積を前記累積積和に追加する前に、前記累積積和に対してビットシフトを行う工程を更に備える請求項２に記載の方法。
【請求項4】
前記第２組のビットを読み取るためには、前記第１組のビットを読み取るための時間帯より短い時間帯を使用する請求項２又は３に記載の方法。
【請求項5】
前記第２組のビットを読み取るためには、前記第１組のビットを読み取るための第１のプリチャージ電圧より低い、アンプを読み取るための第２のプリチャージ電圧を利用する請求項２又は３に記載の方法。
【請求項6】
前記ビット条件は、第１の指数、第２の指数、第３の指数又は第４の指数の前記累積積和を有する選択されたビットに対応し、前記第１の指数は、この組の入力の第１の入力のビット長にこの組の入力内の複数の入力の２を底とする対数を足したものであり、前記対数は次の整数に丸められ、前記第２の指数は、前記第１の指数に１を足したものであり、前記第３の指数は、前記第１の指数に２を足したものであり、前記第４の指数は、前記第１の指数に３を足したものである請求項２又は３に記載の方法。
【請求項7】
１組の入力及び対応する１組の重み付けベクトルが記憶されるコンピュータ可読メモリと、
加算器と、乗算器と、前記組の入力及び対応する前記組の重み付けベクトルの反復積及び演算の累積結果を記憶するための部分和レジスタと、を含む乗算累積装置と、
前記重み付けベクトルを読み取るために、バイアス電圧をセンスアンプに供給するためのマルチプレクサと、
部分和を評価し、前記マルチプレクサに供給される読取エネルギー低減信号を有効にするかを判定して、且つ前記読取エネルギー低減信号を有効にするための動的読取論理と、
を備えるメモリ装置。
加算器と、乗算器と、前記組の入力及び対応する前記組の重み付けベクトルの反復積及び演算の累積結果を記憶するための部分和レジスタと、を含む乗算累積装置と、
前記重み付けベクトルを読み取るために、バイアス電圧をセンスアンプに供給するためのマルチプレクサと、
部分和を評価し、前記マルチプレクサに供給される読取エネルギー低減信号を有効にするかを判定して、且つ前記読取エネルギー低減信号を有効にするための動的読取論理と、
を備えるメモリ装置。
【請求項8】
前記読取エネルギー低減信号が更に提供される制御ブロックを更に備え、
前記制御ブロックは、メモリアクセスタイミングを提供し、前記読取エネルギー低減信号が有効にされる場合に、前記コンピュータ可読メモリを読み取る読取遅延を減少することに用いられる請求項７に記載のメモリ装置。
前記制御ブロックは、メモリアクセスタイミングを提供し、前記読取エネルギー低減信号が有効にされる場合に、前記コンピュータ可読メモリを読み取る読取遅延を減少することに用いられる請求項７に記載のメモリ装置。
【請求項9】
前記動的読取論理は、前記部分和の符号ビット及び前記部分和の選択されたビットを検査することで、前記部分和を評価することに用いられる請求項７又は８に記載のメモリ装置。
【請求項10】
前記マルチプレクサは、前記読取エネルギー低減信号に基づいて前記バイアス電圧を選択することに用いられるが、前記読取エネルギー低減信号が有効にされる場合、前記読取エネルギー低減信号が有効にされていない場合よりも小さいバイアス電圧を提供することに用いられる請求項７又は８に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【0001】
部分和に基づいた低減した読取エネルギーの使用に関する。
【背景技術】
【0002】
乗算アキュムレータは、入力データを逐語的にビットごとに、対応する重み付けデータに乗算することに使用されることができる。入力データをメモリから読み取って重みが乗算された結果は、乗算累積レジスタに記憶される。結果は、例えば、人工知能演算等の様々な用途に使用されることができる。
【発明の概要】
【0003】
本開示の一実施例は、メモリ演算操作の部分和が正であるかを判定して、第１の結果を取得する工程と、部分和の選択されたビットが０から１に変わったかを判定して、第２の結果を取得する工程と、第１の結果及び第２の結果が両方とも真であることに応じて、メモリ演算操作のメモリユニットの読取操作の読取配置を調整する工程と、を備えるメモリの読取方法を提供する。
【0004】
本開示の別の実施例は、第１の読取エネルギーによってメモリの１組の重み付けベクトルから第１組のビットを読み取る工程と、１組の入力を第１組のビットに乗算して、第１の積を取得する工程と、第１の積を累積積和に追加する工程と、累積積和が正で且つ累積積和のビット条件が０から１に変わると、読取エネルギー低減信号を有効にする工程と、第１の読取エネルギーより小さい第２の読取エネルギーによってメモリから前記組の重み付けベクトルにおける第２組のビットを読み取る工程と、を備えるメモリの読取方法を提供する。
【0005】
本開示の別の実施例は、１組の入力及び対応する１組の重み付けベクトルが記憶されるコンピュータ可読メモリと、加算器と、乗算器と、前記組の入力及び対応する前記組の重み付けベクトルの反復積及び演算の累積結果を記憶するための部分和レジスタと、を含む乗算累積装置と、重み付けベクトルを読み取るために、バイアス電圧をセンスアンプに供給するためのマルチプレクサと、部分和を評価し、マルチプレクサに供給される読取エネルギー低減信号を有効にするかを判定して、且つ読取エネルギー低減信号を有効にするための動的読取論理と、を備えるメモリ装置を提供する。
【図面の簡単な説明】
【0006】
添付図面に合わせて読む場合、以下の詳細な説明によって、本開示の態様を好適に理解することができる。なお、作業における標準実務によると、各特徴は、比例して描かれていない。実際に、説明を明確にするために、各特徴の次元は、任意に増減することができる。
【図1】幾つかの実施例による使用できる入力ノード、重み付けベクトル及び合計を示す。
【図2】幾つかの実施例による使用できる入力ノード、重み付けベクトル及び合計を示す。
【図3】幾つかの実施例による積和演算（ｍｕｌｔｉｐｌｙ ａｃｃｕｍｕｌａｔｅ ｃｏｍｐｕｔａｔｉｏｎ；ＭＡＣ）の１つの段階を示す。
【図4】幾つかの実施例による積和演算（ｍｕｌｔｉｐｌｙ ａｃｃｕｍｕｌａｔｅ ｃｏｍｐｕｔａｔｉｏｎ；ＭＡＣ）の１つの段階を示す。
【図5】幾つかの実施例による積和演算（ｍｕｌｔｉｐｌｙ ａｃｃｕｍｕｌａｔｅ ｃｏｍｐｕｔａｔｉｏｎ；ＭＡＣ）の１つの段階を示す。
【図6】幾つかの実施例による積和演算（ｍｕｌｔｉｐｌｙ ａｃｃｕｍｕｌａｔｅ ｃｏｍｐｕｔａｔｉｏｎ；ＭＡＣ）の１つの段階を示す。
【図7】幾つかの実施例によるＭＡＣ演算を提供するためのメモリ演算（ｃｏｍｐｕｔｅ－ｉｎ－ｍｅｍｏｒｙ；ＣＩＭ）システム図を示す。
【図9】ＭＡＣブロック１６０の例示的な実施形態を示す。
【図10】幾つかの実施例によるＭＡＣ操作を実行するためのフロー２００を提供するフローチャートを示す。
【図11】幾つかの実施例による、部分和ＰＳが動的読取条件を満たすかを評価するためのフロー２４０を提供するフローチャートを示す。
【図12】幾つかの実施例による、部分和ＰＳが動的読取条件を満たすかを評価するためのフロー２４０を提供するフローチャートを示す。
【図13】幾つかの実施例による低減した読取エネルギー（ｒｅｄｕｃｅｄ ｒｅａｄ ｅｎｅｒｇｙ；ＲＲＥ）信号が有効にされるかを評価及び判定するための動的読取（ｄｙｎａｍｉｃ ｒｅａｄ；ＤＹＮＲ）ブロックの例示的な実施を示す。
【図14】幾つかの実施例による、部分和ＰＳの選択ビットの１対１の入力ではなく、イネーブル可能な例示的な論理条件セットを示す。
【図15】幾つかの実施例によるＤＹＮＲブロック操作のサンプリング演算及び表示を示す。
【図16】幾つかの実施例によるＤＹＮＲブロック操作のサンプリング演算及び表示を示す。
【図17】幾つかの実施例によるＤＹＮＲブロック操作のサンプリング演算及び表示を示す。
【図18】幾つかの実施例によるＤＹＮＲブロック操作のサンプリング演算及び表示を示す。
【図19】幾つかの実施例によるＤＹＮＲブロック操作のサンプリング演算及び表示を示す。
【図20】幾つかの実施例によるＤＹＮＲブロック操作のサンプリング演算及び表示を示す。
【図21】幾つかの実施例によるＤＹＮＲブロック操作のサンプリング演算及び表示を示す。
【図22】幾つかの実施例によるＤＹＮＲブロック操作のサンプリング演算及び表示を示す。
【図23】幾つかの実施例による、低減した読取エネルギーがイネーブルされる場合に取得できる低減した読取エネルギーを示すグラフを提供する。
【図24】幾つかの実施例による読取電圧とセンシング良率との間の関係を示す。
【図25】幾つかの実施例による、アレイに関連する１つの入力／出力（ｉｎｐｕｔ／ｏｕｔｐｕｔ；ＩＯ）の読取パスを説明する概略図を示す。
【図27】幾つかの実施例によるタイミングチャート及びセンスアンプの図を示す。
【図28】論理回路図の図を示し、低減した読取エネルギーがイネーブルされると、プリチャージは行われない。
【発明を実施するための形態】
【0007】
理解すべきなのは、以下で、本開示は、本開示の異なる特徴を実現するために、数多くの異なる実施例又は実例を提供することである。以下、本開示を簡素化するために、具体的な部材、配置の実例を説明する。勿論、これらは、実例に過ぎず、制限するためのものではない。例えば、後述では、第２の特徴への第１の特徴の形成は、第１及び第２の特徴が直接接触する実施例を含んでよいが、第１及び第２の特徴が直接接触できないように、第１と第２の特徴との間に追加の特徴が形成されてよい実施例を含んでもよい。また、本開示は、各実例において、素子（要素）符号及び／又は英字を繰り返すことができる。この繰り返しは、単純で明確な目的のために行われ、且つそれ自体が議論された各実施例及び／又は配置の間の関係を示すものではない。なお、信号は、高１又は低０に有効にされることができ、且つ文脈又は規則に別段の定めがない限り、本明細書で使用される「１」は、「有効にされた」ことを意味するものとして理解され、文脈又は規則に別段の定めがない限り、本明細書で使用される「０」は、「有効にされていない」ことを意味するものとして理解される。当業者は、装置及び設計によって、必要に応じていつでもこれらの信号を反転させることができる。
【0008】
人工ニューラルネットワークの分野では、機械学習によって入力データを取得し、入力データに対して演算を行い、その後、起動関数を適用してデータを処理する。起動関数の出力は、本質的に、入力データの簡略化された表現である。入力データは、ノード層におけるデータノードであってよい。図１は、３ｘ３畳み込みの実例を示し、この畳み込みは機械学習における画像データ処理に使用されることができる。画像１０は、各画素１１からなる。画像は、ＲＧＢ（赤－緑－青）やＨＳＬ（色調－飽和－発光）等の色空間で表現することができ、各画素の各色空間変数に１つの値を割り当てる。画像のノード１２は、３ｘ３画素ブロックであり、ノード１２における各画素１１は、ノード１２の画素１１の各色空間変数に対する入力値Ｉ１～９を有する。３ｘ３畳み込みにおける可能な演算の１つに積和演算が使用され、各入力値Ｉ１～９にそれぞれ重み付け行列１４の重み付け値Ｗ１～９が乗算される。乗算するたびに、各積の累積合計を保持することができる。このような積和演算は、積和演算／演算（ｍｕｌｔｉｐｌｙ ａｃｃｕｍｕｌａｔｅ ｃｏｍｐｕｔａｔｉｏｎ／ｃａｌｃｕｌａｔｉｏｎ；ＭＡＣ）１６と呼ばれることができる。演算中に、中間値は、累積積和（Ａｃｃｕｍｕｌａｔｅｄ Ｐｒｏｄｕｃｔ Ｓｕｍ；ＡＰＳ）と呼ばれることができる。演算フローが終了すると、ＡＰＳをＭＡＣ１６の出力とする。その後、この出力を起動関数に提供して評価することができる。
【0009】
図２は、図１に示す概念、つまり任意の長さのＮ個の入力ノードに対して、より一般的な形態で説明する。各入力Ｉ０～ＩＮ－１に重み付けベクトルＷ０～ＷＮ－１をそれぞれ乗算する。その後、積和演算（ＭＡＣ）で、これらの値を合計する。その後、ＭＡＣを出力Ｏとして使用し、選択可能に起動関数に提供されるか、他のある形態で使用されることができる。
【0010】
汎用プロセッサで実行されるコンピュータプログラムを作成することができ、例えば、以下の擬似コード（ｐｓｅｕｄｏｃｏｄｅ）には、入力（ＩＮＰＵＴ）アレイ及び重み（ＷＥＩＧＨＴ）アレイでＭＡＣのループを実行することを含み、
Ｉｎｉｔｉａｌｉｚｅ ａ ｃｏｕｎｔｅｒ ｉｎｔｅｇｅｒ ｔｏ ０．Ｉｎｉｔｉａｌｉｚｅ ａ ｓｔｏｒｉｎｇ ｖａｒｉａｂｌｅ（ｅ．ｇ．，ＡＰＳ）ｔｏ ０．
Ｐｒｏｖｉｄｅ ａｎ ＩＮＰＵＴ ａｒｒａｙ ｈａｖｉｎｇ ｔｈｅ ｌｅｎｇｔｈ ｎ ｗｉｔｈ ｉｎｐｕｔ ｖａｌｕｅｓ．
Ｐｒｏｖｉｄｅ ａ ＷＥＩＧＨＴ ａｒｒａｙ ｈａｖｉｎｇ ｔｈｅ ｌｅｎｇｔｈ ｎ ｗｉｔｈ ｓｉｇｎｅｄ ｗｅｉｇｈｔ ｖａｌｕｅｓ．
Ｆｏｒ ｃｏｕｎｔｅｒ＝０，ｃｏｕｎｔｅｒ＜ｎ，ｃｏｕｎｔｅｒ＋＋｛
ＡＰＳ＝ＡＰＳ＋（ＩＮＰＵＴ［ｃｏｕｎｔｅｒ］＊ＷＥＩＧＨＴ［ｃｏｕｎｔｅｒ］）．
｝
ＭＡＣ＝ＡＰＳ．
Ｐｒｏｖｉｄｅ ＭＡＣ ａｓ ｏｕｔｐｕｔ．
Ｉｎｉｔｉａｌｉｚｅ ａ ｃｏｕｎｔｅｒ ｉｎｔｅｇｅｒ ｔｏ ０．Ｉｎｉｔｉａｌｉｚｅ ａ ｓｔｏｒｉｎｇ ｖａｒｉａｂｌｅ（ｅ．ｇ．，ＡＰＳ）ｔｏ ０．
Ｐｒｏｖｉｄｅ ａｎ ＩＮＰＵＴ ａｒｒａｙ ｈａｖｉｎｇ ｔｈｅ ｌｅｎｇｔｈ ｎ ｗｉｔｈ ｉｎｐｕｔ ｖａｌｕｅｓ．
Ｐｒｏｖｉｄｅ ａ ＷＥＩＧＨＴ ａｒｒａｙ ｈａｖｉｎｇ ｔｈｅ ｌｅｎｇｔｈ ｎ ｗｉｔｈ ｓｉｇｎｅｄ ｗｅｉｇｈｔ ｖａｌｕｅｓ．
Ｆｏｒ ｃｏｕｎｔｅｒ＝０，ｃｏｕｎｔｅｒ＜ｎ，ｃｏｕｎｔｅｒ＋＋｛
ＡＰＳ＝ＡＰＳ＋（ＩＮＰＵＴ［ｃｏｕｎｔｅｒ］＊ＷＥＩＧＨＴ［ｃｏｕｎｔｅｒ］）．
｝
ＭＡＣ＝ＡＰＳ．
Ｐｒｏｖｉｄｅ ＭＡＣ ａｓ ｏｕｔｐｕｔ．
【0011】
効率を向上させるために、このアルゴリズムは、例えば、特殊アプリケーション集積回路（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ；ＡＳＩＣ）又はフィールドプログラマブルゲートアレイ（ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ；ＦＰＧＡ）等の特殊なハードウェアで実施されることができる。しかしながら、特殊なハードウェア（例えば、特殊アプリケーション集積回路（ＡＳＩＣ））にこの論理を実施するには、デジタル論理ブロックで二項数学を使用することに関わる。このようなハードウェアの実施は、メモリ演算（ｃｏｍｐｕｔｅ－ｉｎ－ｍｅｍｏｒｙ；ＣＩＭ）実施と呼ばれることができる。ＣＩＭ実施は、メモリからの入力データ及び重み付けデータを含むデータの読取、及びＭＡＣ操作等の簡単な操作の実行に関わる。本明細書に記載のハードウェアでは、ＣＩＭ実施として二項数学によってＭＡＣを演算する。
【0012】
図４は、入力データ、重み付けベクトル及びＭＡＣのバイナリ表現を示し、ハードウェアにアルゴリズムでＭＡＣを実施することに用いられる。以下、動的読取モジュールに合わせて、ハードウェアの実施をより詳しく説明する。入力データは、振幅値等、ノードにおけるデータポイントの符号なし値ノードである。入力データの長さはＮビットである。例えば、Ｎは、４ビット、８ビット、１６ビット等であってよい。例えば、Ｎが８であると、各入力値は、何れも０～２５５にある。重み付けベクトルは、２の補数形態の符号付き重み付け値である。そのため、負数は、最上位有効ビット（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ；ＭＳＢ）において１で始まる。各重み付けベクトルの長さは、Ｋビットである。Ｎは、Ｋと同じでも、異なる値でもよい。例えば、Ｋが８ビットであると、各重み付け値は、－１２８～１２７にある可能性がある。符号では、入力値の場合、ｉ番目の入力は、ノードにおける入力データポイントの入力指数に対応する。各重みは、重み付けベクトルの対応するｉ番目の重み指数を有することになる。つまり、ｉ番目の入力とｉ番目の重み付けベクトルとの間に１対１の関連性が存在する。
【0013】
各ｉ番目の入力の長さは、各ｉ番目の重み付けベクトルと異なる可能性がある。入力は、最下位有効ビット（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ；ＬＳＢ）からＭＳＢまで配列する。例えば、ｉ番目の入力のｒ番目の値は、Ｉｉ，ｒｘ２ｒに等しい。重み付けベクトルの順序は、入力と逆であり、即ちＭＳＢからＬＳＢまで配列する。例えば、ｉ番目の重み付けベクトルのｊ番目の値は、Ｗｉ，ｊｘ２Ｋ－ｊ－１に等しい。入力では、ｋ＝０ビットは、最下位有効ビット（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ；ＬＳＢ）であり、且つｉ番目の入力は値Ｉｉ，０ｘ２０を有する。
【0014】
図３に示すように、ＭＡＣによって生成されるビットの総数は、Ｎ＋Ｋ＋Ｍの対数（２を底とする）に等しく、最も近い整数に丸められる。例えば、ノードにおける入力数が９（例えば、９ポイント畳み込みに対応する）で、且つＮ及びＫがそれぞれ８であると、ＭＡＣの出力におけるビット数は、８＋８＋Ｒｏｕｎｄｕｐ（ｌｏｇ２９）＝２０である。この値は、Ｒｏｕｎｄｕｐ（Ｎ＋Ｋ＋ｌｏｇ２Ｍ）に等価的に表されることができる。
【0015】
これらの関係に鑑みて、図４は、入力値及び重み付けベクトルをビットごとで処理する数式を示す。ビットごとの形態によって、各入力値に重み付けベクトルの各ビットを乗算し、各回の反復後に合計する。式の左側は、ｉ個の入力及び対応するｉ個の重み付けベクトルの和積の一般式である。この合計は、等式の右側に分解でき、重み付けベクトルの符号ビットを処理するための第１の項及び残りのビットを処理するための第２の項を含む。
【0016】
第１の項は、Ｎビットの符号なし入力と各符号付きＫビットの重み付けベクトルの符号ビットの積の和を示す。図３に示すように、重み付けベクトルのＭＳＢは、符号ビットを保有し、符号で重み付けベクトルの０番目のビットとして示され、ビットｊ＝０のためである。第１の項は、入力に重み付けベクトルの０番目のビット（符号ビットを示す）を乗算し、且つ結果に０番目のビット値を乗算し、この値が２Ｋ－１に等しい。その後、この結果を負値として記録する。本質的に、入力と符号ビットとの間の乗算は、重み付けベクトルの最大負性を確立する。例えば、重み付けベクトルが８ビットで且つ負で、即ちＷｉ，０＝１であると、符号ビットは、２７ビット値のうちの「１」を示す。二項数学において、これは、入力された２ｓ補数を７回左にシフトすることに相当する。各入力Ｉｉに対してこの工程を反復して実行し、第１の項は、全てのこれらの積の合計を示す。対応する重み付けベクトルが負ではなく、即ちＷｉ，０＝０であると、ゼロを追加する。
【0017】
第２の項は、２つの実施オプションを含む。１番目のオプションでは、第２の項は、２つのネストされた合計演算を含む。内部合計は、重み付けベクトルＷｉに残っているｊ個のビットのそれぞれの合計を示し、入力Ｉｉを乗算し、更に、重み付けベクトルＷｉにおけるｊ番目のビットに対応するビット値を乗算する。つまり、特定の入力Ｉｉの場合、入力Ｉｉ全体は、各ｊビット及びその重み付けベクトルのｊビットの対応するｊビット値（２Ｋ－ｊ－１）をそれぞれ乗算して加算する。外部合計は、各入力Ｉｉ及び重み付けベクトルＷｉに対して内部合計を繰り返し、且つ全てのこれらの合計を加算する。
【0018】
２番目のオプションでは、第２の項は、２つのネストされた合計演算を含むが、その１番目のオプションに使用される順序と逆である。内部合計は、各入力Ｉｉの合計にＫ個の重み付けベクトル内の各特定の重み付けベクトルのビット値を乗算する値を示す。これらの値を加算する。その後、各入力ＩｉにＫ個の重み付けベクトル内のそれぞれの次の重み付けベクトルビットを乗算する。このように、各ビット値に対して全ての重み付けビットを処理してから、次のビット値に移動する。
【0019】
図５は、図４に示す合計式の例示的な実施を示す。単一の入力Ｉ及び単一の重み付けベクトルＷを使用し、ただし、Ｍ＝１、Ｎ＝８及びＫ＝８である。Ｉ０＝７７（０１００ １１０１）及びＷ０＝１１６（０１１１ ０１００）である。合計
では、第１の項は－（７７ ・ ０ ・ ２７）＝００００ ００００に調整されることができる。第２の項は、７７・（１・２６）＋７７ ・ （１・２５）＋７７・（１・２４）＋７７・（０・２３）＋７７・（１・２２）＋７７ ・ （０・２１）＋７７・（０・２）＝７７ ・ ２６＋７７ ・ ２５＋７７ ・ ２４＋７７ ・ ２２＝４９２８（１ ００１１ ０１００ ００００）＋２４６４（１００１ １０１０ ００００）＋１２３２（１００ １１０１ ００００）＋３０８（１ ００１１ ０１００）＝８９３２（００１０ ００１０ １１１０ ０１００）に調整されることができる。第１の項（０）を第２の項に追加して、合計８９３２（００１０ ００１０ １１１０ ０１００）を取得する。
【数1】
【0020】
逆に、重み付けベクトルが負で、即ち、－１１６（１０００ １１００）であると、結果は、－（７７ ・ １ ・ ２７）＝－（０１００ １１０１）・ ２７＝１０１１ ００１１ ・ ２７＝１０１ １００１ １０００ ００００である。第２の項は７７・（０・２６）＋７７・（０・２５）＋７７・（０・２４）＋７７・（１・２３）＋７７・（１・２２）＋７７・（０・２１）＋７７・（０・２０）＝７７ ・ ２３＋７７ ・ ２２＝６１６（００１０ ０１１０ １０００）＋３０８（０００１ ００１１ ０１００）＝９２４（００１１ １００１ １１００）に調整されることができる。第１の項と第２の項を加算し、合計－８９３２（１１０１ １１０１ ０００１ １１００）を取得する。
【0021】
本実例から分かるように、重み付けベクトルが負である場合、ビットごとの数学では、重み付けベクトルを入力の－１２８倍に設定し、その後、最終的な結果に達するまで、後のビットは、正数の部分を負数までにする（負数を小さくする）。重み付けベクトルが正である場合、第１の項は「０」になり、第２の項は重み付けベクトルの残りのビットのビットごとの合計になる。
【0022】
図６は、例えば、重み付けベクトルＷのｎ個のビットを処理した後、所定のポイントの演算状態を示すように、図４の右側項を２つの部分に分解する。第１の部分（
）は、重み付けベクトルＷのｎ番目のビットによってＭＡＣ操作に部分和を提供する。第２の部分（
）は、重み付けベクトルＷのｎ＋１ビットからＫ－１ビットまでの残った未知の部分和を示す。任意の所定のｎ箇所で、既知の部分和を累積部分和として収集して、未知の残りの和はまだ演算されていない。
【数2】
【数3】
【0023】
実施例では、既知の部分和を評価して、低減した読取エネルギーによって残りの演算を実行できるかを判定して、メモリから後の演算に使用される重み付けビットを読み取るようにする。低減した読取エネルギーを使用すると、間違ったメモリ読取の可能性が高くなり、或いは、以下の幾つかの実施例のように、残りの未読ビットを「０」に強制する。この許容誤差は、効果的に未知の余剰和の配列推定に繋がる。以下の幾つかの理由により、誤差が許容されることがある。まず、ＭＳＢからＬＳＢに重み付けベクトルを処理するため、未知の余剰和は、通常、既知の部分和よりはるかに小さく、且つ最終的なＭＡＣ値への貢献は既知の部分和で示される初期評価ビットよりはるかに小さい。例えば、図１５～図２２の例示的な演算では、ＭＡＣ出力は、完全に演算されると、３８８６５になる。この値のうち、重み付けベクトルの最後のビットはこの値に２５３をのみ貢献 し、最後の２つのビットはこの値に１３１７をのみ貢献し、最後の３つのビットはこの値に２６４１をのみ貢献し、最後の４つのビットはこの値に６０１７を貢献し、且つ、最後の５つのビットはこの値に１５６０１を貢献する。上記の各々は、ＭＡＣ出力値３８８６５の０．７％、３．４％、６．８％、１５．５％及び４０．１％をそれぞれ示す。これらのパーセンテージ及び値は、以下に示すようなこれらの入力及び重み付けベクトルに固有であるが、（本発明者の期待どおり）重み付けベクトルの下位有効ビットの貢献は最終的なＭＡＣ値に与える影響が小さいことを示す。次に、ＭＡＣの出力が入力データの何らかの表現（実際のデータ自体ではない）として理解されるため、幾つかのエラーが許容され、最終的に表現自体は入力データの派生表示になるためである。そのため、実施例は、累積積和をテストする能力を提供して、低減した読取エネルギーによって未知の余剰和を演算するためのビットを読み取ることができるかを判定する。
【0024】
低減した読取エネルギー（ｒｅｄｕｃｅｄ ｒｅａｄ ｅｎｅｒｇｙ；ＲＲＥ）信号を使用することで、実施例は、部分和累積を監視することで乗算累積関数の演算エネルギーを減少する方法を提供し、且つ部分和累積が一定の条件を満たすと、残りの演算のためにメモリから入力値を読み取るためのメモリ読取エネルギーを低減する。メモリ読取エネルギーの低減によりエラー値を読み取るリスクは高くなるが、エネルギーコストを削減する。上記のように、これは、効果的に推定又は近似の最終累積値に繋がる。条件を監視するために、正確値を必要としないので、推定値は、入力処理に十分であると見なされる。部分和の条件は読取エネルギーを低減する条件が満たされる場合、実施例は、読取電圧の低減、読取の遅延の短縮、又は読取操作のスキップによって、読取エネルギー消費を低減するための動的読取操作を実施することができる。以下、これらの実施例について詳しく説明する。
【0025】
例えば、０．２Ｖの公称電圧がメモリ位置を読み取るための読取電圧（又はバイアス電圧）であると仮定する。部分和が下記のような条件が満たされる場合、読取電圧が０．１Ｖに下がることができると、乗算累積演算の実行に必要な総エネルギーは、顕著に低減することができる。例えば、平均読取エネルギーは、以下の式によって特徴付けることができる。
ＲＥａｖｇ＝Ｐ１×Ｅ１＋Ｐ２×Ｅ２
ＲＥａｖｇ＝Ｐ１×Ｅ１＋Ｐ２×Ｅ２
【0026】
ここで、Ｐ１は読取電圧が公称読取電圧Ｖ１（例えば、０．２Ｖ）である確率であり、Ｅ１は読取電圧が公称読取電圧Ｖ１である場合のエネルギー消費であり、Ｐ２は読取電圧が低減した読取電圧Ｖ２（例えば、０．１Ｖ）の確率であり、Ｅ２は読取電圧が低減した読取電圧Ｖ２である場合のエネルギー消費である。エネルギー消費の実例として、磁気抵抗ランダムアクセスメモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＭＲＡＭ）装置に対して、Ｅ１は約２５６フライジュール（ｆＪ）／ビットであってもよく、Ｅ２は約１４４ｆＪ／ビットであってもよい。Ｐ１＝Ｐ２＝５０％であると、平均読取エネルギーは０．５×２５６＋０．５×１４４＝２００ｆＪ／ビットである。この場合、省エネは、２５６－２００）／２５６＝２２％となる。勿論、これらの値は実例に過ぎず、メモリのタイプ、読取電圧及び他の読取電圧でのエネルギー消費に応じて、他の値を使用してもよいことを理解できる。
【0027】
図７は、幾つかの実施例によるＭＡＣ演算を提供するＣＩＭシステム図を示す。このシステムは、ＭＡＣシステム１００と呼ばれることができる。ＭＡＣシステム１００は、複数のブロックを含む。メモリアレイ１１０（又はメモリ１１０又はメモリ装置１１０）は、入力値及び重み付けベクトルを保つ。メモリアレイ１１０は、任意の適切なメモリ装置の任意の適切なアレイであってよい。例えば、メモリアレイ１１０は、抵抗ランダムアクセスメモリ（ｒｅｓｉｓｔｉｖｅ ＲＡＭ；ＲＲＡＭ）、ＭＲＡＭ、動的ランダムアクセスメモリ（ｄｙｎａｍｉｃ ＲＡＭ；ＤＲＡＭ）、同期ＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ；ＳＤＲＡＭ）、相転移ランダムアクセスメモリ（ｐｈａｓｅ ｃｈａｎｇｅ ＲＡＭ；ＰＣＲＡＭ）等、又はそれらの組み合わせを含んでよい。ワード線ドライバ（ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ；ＷＬＤＲ）１２０は、メモリアレイ１１０からビットにアクセスするためのワード線を駆動することに用いられることができる。制御ブロック１３０は、ワード線用のｘデコーダ及びビット線及びセンシング線用のｙデコーダを含む。制御ブロックは、読み書き操作のタイミング制御をまた含む。マルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ；ＭＵＸ）１４０は、制御からのデコード信号に基づいてビット線及びセンシング線を選択する。入力／出力（ｉｎｐｕｔ／ｏｕｔｐｕｔ；ＩＯ）ブロックは、メモリアレイ１１０からの入力／出力操作のためにセンスアンプを提供する。乗算累積ユニット（ｍｕｌｔｉｐｌｙ ａｃｃｕｍｕｌａｔｅ ｕｎｉｔ；ＭＡＣ）ブロック１６０は、ＭＡＣ操作を実行するための、例えば加算器、乗算器、レジスタ等機能ユニットを提供する。動的読取（ｄｙｎａｍｉｃ ｒｅａｄ；ＤＹＮＲ）ブロック１７０は、低減した読取エネルギー条件を満たすかを演算し、低減した読取エネルギー条件を満たすかに基づいてＲＲＥ信号を有効にする。
【0028】
図８は、幾つかの実施例による動的読取操作の高度なブロック図１００を示す。動的読取操作では、幾つかのシステムブロックが連携して動作して、ＭＡＣブロック１６０に提供されるデータは低減した読取エネルギーによって読み取られるか、公称読取エネルギーによって読み取られるかを判定する。動的読取（ｄｙｎａｍｉｃ ｒｅａｄ；ＤＹＮＲ）ブロック１７０は、マルチプレクサ（ｍｕｌｔｉｐｌｅｘｅｒ；ＭＵＸ）ブロック１４０に低減した読取エネルギー（ｒｅｄｕｃｅｄ ｒｅａｄ ｅｎｅｒｇｙ；ＲＲＥ）信号を提供する。入力された初期条件は、読取配置がより省エネ又はより信頼性があるかによって決められる。幾つかの実施例によれば、入力に応じて、マルチプレクサブロック１４０は、入力／出力（ｉｎｐｕｔ／ｏｕｔｐｕｔ、ＩＯ）ブロック１５０のビット線センスアンプにプリチャージを入力するための動的読取バイアス電圧Ｖ１又はＶ２を提供する。ＩＯブロック１５０は、乗算アキュムレータ演算（ｍｕｌｔｉｐｌｙ ａｃｃｕｍｕｌａｔｏｒ ｃｏｍｐｕｔｅ；ＭＡＣ）ブロック１６０に提供されたメモリ装置から重み付けベクトルＷビットを読み取ることに用いられる。入力ＩもＭＡＣブロック１６０に提供される。入力ベクトルＩ及び重み付けベクトルＷが１対１の対応関係を有するので、入力ベクトルの数Ｍは、重み付けベクトルの数Ｍに等しくなる。部分和ＰＳ（一部（即ち、選択されたビット）又は全体の部分和）はＤＹＮＲブロック１７０に提供され、ＤＹＮＲブロック１７０は部分和ＰＳを使用して１組の条件での部分和をテストすることができ、この組の条件は後の処理のためにＤＹＮＲブロック１７０からＭＵＸ１４０へのＲＲＥ信号の返信を有効にするかを判定する。幾つかの実施例において、各重み付けベクトルは１回で１つの完全な重み付けベクトルを処理し、且つこの和は部分和ＰＳとして累積される。このような実施例では、ＭＡＣの出力は、別のＭＡＣレジスタに累積された別の部分和である。他の実施例において、詳細に後述するように、各入力に対して各重み付けベクトルの全てのｊ個のビットを処理するように、各重み付けベクトルを部分的に処理し、その後、各重み付けベクトルのｊ＋１個のビットを処理し、これに従って類推する。
【0029】
図９は、ＭＡＣブロック１６０の例示的な実施を示す。Ｗ０～ＷＭ－１のうちのそれぞれのＷｊ個のビットを重みレジスタ１６１に提供する。入力Ｉ０～ＩＭ－１は、１組の入力レジスタ１６２に提供される。乗算ブロック１６３に、これらの入力のうちのそれぞれに各重み付けベクトルのＷｊ個のビットを乗算する。結果を加算器ブロック１６４に提供し、加算器ブロックは乗算結果をシフトした後、以前に記憶された部分和に追加する。その後、結果を部分和レジスタ１６５に記憶して戻す。部分和ＰＳをＤＹＮＲブロック１７０に提供することができる。
【0030】
理解すべきなのは、ＭＡＣブロック１６０のサブブロックは様々な方法で配置可能であることである。幾つかの実施例において、入力レジスタ１６２は、１回で１つの入力ベクトルを保存するが、他の実施例においては、データノードの全ての入力ベクトルを保存することができる。幾つかの実施例において、重みレジスタ１６１は、各重み付けベクトルからの１つの符号付き重み付けベクトル又は対応するビットを保存するが、他の実施例においては、１回で重み付けベクトルからの１つのビットを保存する。乗算ブロック１６３は、シフトレジスタを利用して、重み付けベクトルの最上位有効ビットから最下位有効ビットまで、ビットごとの形態で入力ベクトルと重み付けベクトルを乗算することができる。その後、入力ベクトルと重み付けベクトルを乗算した後、結果を加算器ブロック１６４に提供し、その後、部分和ブロック１６５に提供することができる。
【0031】
図１０は、幾つかの実施例によるＭＡＣ操作を実行するためのフロー２００を提供するフローチャートを示す。フロー要素２１０で、低減した読取エネルギー（ｒｅｄｕｃｅｄ ｒｅａｄ ｅｎｅｒｇｙ；ＲＲＥ）信号がアクティブ状態にあると、エネルギー低減フローを使用して後の重み付けビットを読み取り、ＲＲＥ信号が有効にされていないと、公称フローを使用して後の重み付けビットを読み取る。上記のように、エネルギー低減のフローは、低減したバイアス電圧、短縮したタイミング、及び／又は読取のスキップ（例えば、バイアス電圧を０に下げ、残りのビットが「０」に読み取られる）を使用することを含む。フロー要素２２０では、ＭＡＣと積累積の一部として、部分和累積フローが逐語的に入力され、ビットごとに重み付けされて実行される。フロー要素２３０では、ＲＲＥがアクティブ状態にあるかを評価する。アクティブ状態でないと、フロー要素２４０で動的読取条件に対して部分和（ｐａｒｔｉａｌ－ｓｕｍ；ＰＳ）を評価する。ＲＲＥがアクティブ状態にあると、幾つかの実施例において、ＲＲＥ信号は、ＲＲＥがアクティブ状態になり、リセットしなければ、非アクティブ状態に戻さないまで、アクティブに保つ。そのため、ＲＲＥがアクティブ状態にあると、フローがフロー要素２７０にスキップして全ての重み付けビットを処理したかを評価する。また、フロー要素２５０では、ＰＳが動的読取操作をイネーブルする条件を満たすと、フロー要素２６０で、ＲＲＥはアクティブに設定され、そうでないと、フローがフロー要素２７０に移行して全ての重み付けビットを処理したかを評価する。全ての重み付けビットを処理したと、フロー要素２８０で、ＰＳをＭＡＣとして出力する。全ての重み付けビットが処理されていないと、フロー要素２９０では、システムが重み付けベクトルの次の重み付けビットに進む。
【0032】
図１１は、ＰＳが動的読取条件を満たすかを評価するためのフロー２４０（図１０参照）を提供するフローチャートを示す。フロー要素２４１では、ＰＳからデータを受信する。受信したデータは、ＡＰＳ全体でも、ＰＳからの選択ビットでもよい。フロー要素２４２では、ＰＳ（ＰＳ１９）の１９番目のビット（又は符号ビット）を検査して、ＰＳの値が正であるか、負であるかを判定する。ＰＳが負であると、フローはフロー要素２４７にスキップして、ＰＳが動的読取条件を満たさないと判定することができる。ＰＳが正であると、更に評価する。ＰＳが２０ビットの長さではないと、選択されたビットは符号ビットがこのＰＳである任意のビットであってもよい。例えば、ＰＳが２４ビットの長さであると、符号ビットはＰＳ２３となる。フロー要素２４３、２４４、２４５及び２４６は、それぞれＰＳの特定ビットをテストして、０から１に移動したかを判定する。特に、フロー要素２４３はＰＳ１１、フロー要素２４４はテストＰＳ１２、フロー要素２４５はＰＳ１３、及びフロー要素２４６はＰＳ１４をテストする。これらのビット値は、実例に過ぎない。４つのＰＳビットより大きい又は小さいものを提供してテストすることができる。なお、テストしたビット指数は、ビット１１、１２、１３及び１４と異なる可能性がある。このフローの実例を探索した後、以下、テストビットの選択について更に詳しく説明する。
【0033】
幾つかの実施例において、図１１に示すように、示されたビット１１、１２、１３及び／又は１４のうちの１つ又は複数は、テストするためにイネーブルされることができる。幾つかの実施例において、必要に応じて、各ビットにテスト要素をイネーブルするか、無効にすることができる。初期ビットをテストすると、ＰＳは、フローの初期段階でフロー要素２４８での動的読取条件を満たすことになる。一旦、以前のビット（例えば、ビット１１）をテストして条件を満たすと、後のビットをテストする必要がないため、フローは、直ちにフロー要素２４８に移行することができ、即ちＰＳは動的読取条件を満たす。
【0034】
図１２では、他の実施例において、ビットの論理的な組み合わせを使用することができる。示された論理的な組み合わせは、実例に過ぎず、必要に応じて任意の論理的な組み合わせを使用することができる。同様な要素に対して同様な素子符号で付記される。しかしながら、フロー要素２４４では、ＰＳ１１ビット及びＰＳ１２ビットの両方を検査し、両者が０から１に移動したかを判定する。フロー要素２４５では、ＰＳ１１ビット、ＰＳ１２ビット及びＰＳ１３ビットを全て検査し、全部が０から１に移動したかを判定する。フロー要素２４６では、ＰＳ１１ビット、ＰＳ１２ビット、ＰＳ１３ビット及びＰＳ１４ビットを検査し、全部が０から１に移動したかを判定する。これらの条件の一つを満たす場合、フローは、フロー要素２４８に移行し、且つＰＳが動的読取条件を満たすと判定する。
【0035】
図１３は、ＲＲＥ信号が有効にされるかを評価及び判定するためのＤＹＮＲブロック１７０の例示的な実施を示す。ＤＹＮＲブロック１７０は、ＲＳＴのリセット入力を含む入力を受信し、有効にされる場合、ＲＳＴのリセット入力はＭＡＣフローがリセットされるのを示す。例えば、ＭＡＣフローが完了した後、制御ブロック１３０によりＲＳＴ信号を有効にすることができる。ＲＳＴ信号が一である場合、ＭＡＣフローは、リセットされるべきである。ＲＳＴ信号がゼロである場合、ＭＡＣフローは、続けることができる。ＤＹＮＲブロック１７０は、また、入力がゼロではない入力ＮＺを受信する。ＮＺが０であると、出力が常にゼロであり、入力が重み付けベクトルに乗算されるため、演算を実行すべきではない。ＮＺが１であると、入力はゼロではなく、ＭＡＣフローは続けることができる。ＰＳ１９ビットは、２０ビット部分和１６５（図９参照）であると仮定される。部分和１６５は、別のビット長ｂを有すると、符号ビットがＰＳｂ－１になり、且つこのビットが検査されるビットであり、ＰＳ１９ビットではない。ＰＳ１９ビットを検査して部分和１６５が負、即ち「１」であるかを判定する。部分和１６５が負であると、ＲＲＥ信号を有効にしない。部分和１６５が正であると、部分和１６５の他のビット値に応じてＲＲＥ信号を有効にする。
【0036】
図１３は、また、幾つかの実施例によるＤＹＮＲブロック１７０がＰＳ１１、ＰＳ１２、ＰＳ１３及びＰＳ１４ビットを受信できる場合を示す。これらのビットのうちのそれぞれは、制御ブロック１３０からの対応するイネーブルビット信号を有してもよく、この制御ブロックは、各ビット信号の転送ゲートをイネーブルする。例えば、転送ゲートＴＰＳ１１は、転送ゲートに入力ＰＳ１１から出力ＰＳＸまで伝送するようにイネーブルするイネーブル入力を有してもよい。ＴＰＳ１１のイネーブル入力の初期時に入力としてもよいが、簡単にするために、それについて説明しない。このイネーブル入力は、制御ブロック１３０からのもの、又はその内部で発生するものであってよい。イネーブル入力は、ＰＳ１１、ＰＳ１２、ＰＳ１３及びＰＳ１４の信号を選択的に出力信号ＰＳＸに伝送するのを許容する。例えば、ＤＹＮＲブロック１７０は、ｊ＝０の最下位ビットＰＳ１１、ｊ＝１の次のビット（ＰＳ１２）、ｊ＝２の次のビット（ＰＳ１３）及びｊ≧３の次のビット（ＰＳ１４）をテストすることができる。或いは、別の実例では、ＤＹＮＲブロック１７０は、ｊ＝≦ １の最下位ビットＰＳ１１、ｊ＝２の次のビット（ＰＳ１２）、ｊ＝３の次のビット（ＰＳ１３）、ｊ≧４の次のビット（ＰＳ１４）をテストすることができる。他の配置でも可能である。例えば、幾つかの実施例において、選択されたビットは、入力の合計値に基づくことができる。最大合計は（Ｎ８－１）×Ｍであり、ただし、Ｎは入力のビット長であり、Ｍは入力の数である。Ｎ＝８及びＭ＝９である場合、最大入力及びＩＳは２２９５である。一実施例において、例えば、合計入力が下四分位（１≦ＩＳ≦５７３）にあると、最下位ビットＰＳ１１をイネーブルして出力信号ＰＳＸに選択することができる。総入力和ＩＳが２番目の四分位（５７４≦ＩＳ≦１１４７）にあると、次のビットＰＳ１２をイネーブルすることができる。総入力和ＩＳが３番目の四分位（１１４８≦ＩＳ≦１７２１）にあると、次のビットＰＳ１３をイネーブルすることができる。総入力和ＩＳが４番目の四分位（１７２２≦ＩＳ≦２２９５）にあると、次のビットＰＳ１４をイネーブルすることができる。
【0037】
理解すべきなのは、上記テスト用のビット（ＰＳ１１、ＰＳ１２、ＰＳ１３及びＰＳ１４）は、仮定された２０ビット部分和１６５に基づくことである。入力の数Ｍが大きく又は小さく、或いは入力したビット長Ｎが大きく又は小さいと、テスト部分和１６５の他のビットに適する可能性がある。例えば、テストの最下位ビットの指数は、ビット数Ｎ＋仕上げ（ｌｏｇ２Ｍ）－１に等しくなれる。次の３ビットは、このビットから要素を検索し始める。説明される実例では、これは、８＋４－１＝１１、及び次の３つの指数１２、１３及び１４に繋がる。部分和ＰＳ１６５が反復して構築されたものであるため、ＰＳは、重み付けベクトルの各重み付けビットを処理する時に反復して左にシフトする値を記憶する。これは、テストされるビットは、入力のビット長、重み付けベクトルのビット長及び入力ノードにおける入力の数に基づくべきである。部分和もこれらの要素に基づいて大きさを判定すると、部分和の長さに基づいてテストビットを近似できる。幾つかの実施例において、他のビットも使用できるが、テストビットは、部分和の上半部分に位置してよい。
【0038】
また、図１３を参照すると、出力ＰＳＸは、反転したＰＳ１９信号と共にＮＡＮＤゲートに提供される。両方とも１であると、ＮＡＮＤゲートの出力が０になり、そうでないと、１である。この出力はＳＲラッチのＳ側に供給され、ＳＲラッチのＲ側は逆方向のＲＳＴ信号を受信する。ＳＲラッチの出力Ｑ及びＱ’は、ＲＳＴ信号及びＮＺ信号と共にそれぞれのＮＯＲゲートに提供される。ＮＯＲゲートの出力は、それぞれＲＲＥ＜１＞又はＲＲＥ＜０＞信号を提供する。即ち、ＮＯＲゲート信号の逆方向の出力は、ＲＲＥ＜１＞及びＲＲＥ＜０＞の値である。ＲＳＴ信号が０であって且つＮＺ信号が１である場合、ＳＲラッチからの逆の信号Ｑ及びＱ’に基づいたものであるため、一度に１つの出力しか「１」にならない。以下でＲＲＥ＜０＞＝０を説明する場合、Ｖｒｅａｄ偏差の仕様条件を使用する。ＲＲＥ＜１＞＝０である場合、Ｖｒｅａｄ偏差のリスク読み取りを使用する。ＲＲＥ＜０＞＝０及びＲＲＥ＜１＞＝０である場合、これは優先度の高い読取であり、より高いＶｒｅａｄを使用すると考えられる。特に明記されていない限り、ＲＲＥ＜１＞を引用すると、ＲＲＥ＜１＞＝０で、且つＲＲＥ＜０＞＝１であることを示し、これにより、低減したバイアス電圧、即ちリスク読み取りをイネーブルすることになる。同様に、ＲＲＥ＜０＞を引用すると、ＲＲＥ＜０＞＝０及びＲＲＥ＜１＞＝１であることを示し、仕様バイアス電圧、即ち安全読み取りをイネーブルすることになる。図１３に提供された論理は一実例だけであり、他の実施も可能であることは理解される。
【0039】
以下で提供された真値表は、信号ＲＳＴ、ＮＺ、ＰＳ１９、ＰＳＸ、Ｓ、Ｒ、Ｑ、Ｑ’、ＲＲＥ＜１＞及びＲＲＥ＜０＞の間の関係を説明する。英字Ｘは出力が信号に関係しないことを示し、英字ＮＣは変化しないことを示す。
【表1】
【0040】
表１の１列目では、ＲＳＴ信号が起動され、ＳＲラッチがリセットされる。ＲＲＥ＜０＞及びＲＲＥ＜１＞が何れも０に等しいため、より高い電圧はＶｒｅａｄバイアスに用いられる。表１の２列目では、入力が０であるため、ＮＺは０に等しくなる。ＲＲＥ＜０＞及びＲＲＥ＜１＞が何れも０に等しいため、より高い電圧は、Ｖｒｅａｄバイアスに用いられる。表１の３列目では、部分和ＰＳは負である。ＲＲＥ＜０＞を使用するため、Ｖｒｅａｄバイアスでは安全読み取りを使用する。表１の４列目では、部分和ＰＳは正であるが、選定された部分和ビットＰＳＸは０である。ＲＲＥ＜０＞を使用するため、Ｖｒｅａｄバイアスでは安全読み取りを使用することになる。表１の５列目では、部分和ＰＳは正であり、選定された部分和ビットＰＳＸは１である。ＲＲＥ＜１＞を使用するため、リスク読取はＶｒｅａｄバイアスに用いられる。
【0041】
図１４は、部分和１６５の選択ビットの１対１の入力ではなく、イネーブル可能 な例示的な論理条件セットを示す。図１２のフロー要素２４３、２４４、２４５及び２４６からのフローは論理的に実施される。他の論理条件を使用することができ、且つ示された論理条件は、論理的な組み合わせを使用してＰＳＸ信号を判定する一実例としてのみ使用される。
【0042】
図１５～図２２は、ＤＹＮＲブロック１７０操作のサンプリング演算及び表示を示す。これらの図の頂部には、１組の長さがＮ＝８のＭ＝９入力Ｉ及び１組の長さがＫ＝８のＭ重み付けベクトルＷである。１行目内の各図の底部には入力値が再度示され、２行目で処理中のＷｉ，ｊの重み付けベクトルの対応するビット重みを乗算する。瞬時和は、３行目の値では提供される。４行目の値は、処理中の重み付けベクトルＷのｊ番目のビットのビット値乗数、つまり、２Ｋ－１－ｊを表示する。５行目は、ｉ番目の入力にｉ番目の重み付けベクトルのｊ番目の重み付けビットを乗算してビット値乗数を乗算した積である。３行目及び５行目の底部には瞬時和及び合計値の合計がそれぞれ示される。瞬時和は、部分和と累積する。部分和レジスタ１６５は、現在の部分和ＰＳ値を表示するように示される。以前の部分和ＰＳｐも提供され、以前の値から繰り越され、シフトの直前の部分和ＰＳを示す。ＰＳ１９、ＰＳ１４、ＰＳ１３、ＰＳ１２及びＰＳ１１は、それぞれ部分和ＰＳから呼び出されて提供される。図１６～図２２は、各図の底部には現在の瞬時和と以前の瞬時和（シフト後）の演算、及び以前の合計値と現在の合計値の演算も提供される。以下、これらの態様をより詳細に説明する。
【0043】
図１５では、演算３０の第１の項３２を提供する。この演算では、入力Ｉに重み付けベクトルＷの符号ビットを乗算する。何れかの重み付けベクトルが負の場合、結果は負になり、そうでない場合、結果はゼロになる。重み付けベクトルＷが符号付き２の補数形態を採用するため、負の重み付けベクトルのＭＳＢは「１」になり、正の重み付けベクトルのＭＳＢは「０」になる。従って、入力Ｉに負の重み付けベクトルＷを乗算した最終値は最も負の値である可能性がある。符号ビットを演算した後の合計値は、重み付けベクトルの値が－１２８（１０００ ００００）である場合と同様である。重み付けベクトル内の何れかの他のビット（即ち、「０」ではなく、「１」である）は、最終的に、最終積和が小さい負数になる。図１５に示すように、入力Ｉ０にビットＷ０，０を乗算し、入力Ｉ１にビットＷ１，０を乗算し、入力Ｉ２にビットＷ２，０を乗算し、これに従って類推し、入力Ｉ８に重みＷ８，０を乗算するまでである。「１」である唯一の重み付けベクトルビットは、Ｗ５，０、Ｗ７，０及びＷ８，０に対応する。各入力とこれらの重みの積は、それぞれ－２１、－９８及び－１０８である。その合計を求めて－２２７の部分和を提供し、部分和（１１１１ １１１１ １１１１ ０００１ １１０１）として部分和ＰＳレジスタ１６５に記憶される。この合計のビット値、即ち－２９０５６も提供される。ＰＳ１９、ＰＳ１４、ＰＳ１３、ＰＳ１２及びＰＳ１１は、それぞれ１に等しい。ＰＳ１９ビットが負数を示すため、ＲＲＥ＜０＞信号は０に保持され、低減した読取エネルギーを使用すべきではないことが判明される。
【0044】
図１６～図２２では、演算３０の第２の項３４は、既に処理を開始し、例えば、重み付けベクトルの値に対して、ｊ≧１である。図１６では、ｊ＝１及び重み付けベクトルＷの対応するビットにそれぞれの入力を乗算する。図１６に示すように、入力Ｉ０にビットＷ０，１を乗算し、入力Ｉ１にビットＷ１，１を乗算し、入力Ｉ２にビットＷ２，１を乗算し、これに従って類推し、入力Ｉ８に重みＷ８，１を乗算するまでである。「１」である唯一の重み付けベクトルビットは、Ｗ０，１、Ｗ１，１、Ｗ２，１、Ｗ５，１、Ｗ６，１及びＷ８，１に対応する。各入力とこれらの重みとの積は、それぞれ１６４、１３７、４３、２１、１１０、及び１０８である。その合計を求めて、５８３の中間和を提供する。以前の部分和ＰＳｐ－２２７を－４５４に左にシフトし、中間和５８３に追加して新しい部分和ＰＳ１２９を提供し、部分和（００００ ００００ ００００ １０００ ０００１）として部分和ＰＳレジスタ１６５に記憶される。更に、この和のビット値、即ち８２５６（例えば、ビット－ビット値も乗算する場合）も提供される。ＰＳ１９ビットは、現在０に等しく、ＰＳが正であるのを示す。しかしながら、ＰＳ１４、ＰＳ１３、ＰＳ１２及びＰＳ１１ビットも、現在、０に等しい。ＰＳ１９ビットは正の数を示すが、ＲＲＥ＜０＞信号はまた０のままであり、ＰＳ１４、ＰＳ１３、ＰＳ１２及びＰＳ１１ビットはＰＳＸを１にトリガーしないためである。従って、低減した読取エネルギーは、次回の読取に適用されない。
【0045】
図１７では、ｊ＝２及び重み付けベクトルＷの対応するビットにそれぞれの入力を乗算する。図１７に示すように、入力Ｉ０にビットＷ０，２を乗算し、入力Ｉ１にビットＷ１，２を乗算し、入力Ｉ２にビットＷ２，２を乗算し、これに従って類推し、入力Ｉ８に重みＷ８，２を乗算するまでである。「１」である唯一の重み付けベクトルビットは、Ｗ０，２、Ｗ２，２、Ｗ３，２、Ｗ５，２、Ｗ７，２、及びＷ８，２に対応する。各入力とこれらの重み付けとの積は、それぞれ１６４、４３、３５、２１、９８及び１０８である。その合計を求めて、４６９の中間和を提供する。以前の部分和ＰＳｐ１２９を２５８に左にシフトし、中間和４６９に追加して新しい部分和ＰＳ７２７を提供し、部分和（００００ ００００ ００１０ １１０１ ０１１１）として部分和ＰＳレジスタ１６５に記憶される。この和のビット値、即ち８２５６＋１５００８＝２３２６４（例えば、ビット－ビット値も乗算して以前の部分和に追加する場合）も提供される。ＰＳ１９ビットが０であるのは、ＰＳが正であるのを示す。しかし、ＰＳ１４、ＰＳ１３、ＰＳ１２及びＰＳ１１ビットは０のままである。ＰＳ１９ビットが正の数を示すが、ＲＲＥ＜０＞信号は０のままであり、ＰＳ１４、ＰＳ１３、ＰＳ１２及びＰＳ１１ビットの何れもＰＳＸを１にトリガーしないからである。従って、低減した読取エネルギーは、次回の読取に適用されない。
【0046】
図１８では、ｊ＝３及び重み付けベクトルＷの対応するビットにそれぞれの入力を乗算する。図１８に示すように、入力Ｉ０にビットＷ０，３を乗算し、入力Ｉ１にビットＷ１，３を乗算し、入力Ｉ２にビットＷ２，３を乗算し、これに従って類推し、入力Ｉ８に重みＷ８，３を乗算するまである。「１」である唯一の重み付けベクトルビットはＷ１，３、Ｗ３，３、Ｗ４，３、Ｗ６，３、Ｗ７，３、及びＷ８，３に対応する。各入力とこれらの重み付けとの積は、それぞれ１３７、３５、１１１、１１０、９８、及び１０８である。その合計を求めて５９９の中間和を提供する。以前の部分和ＰＳｐ７２７を１４５４に左にシフトし、中間和５９９に追加して新しい部分和ＰＳ２０５３を提供し、部分和（００００ ００００ １０００ ０００ ０１０１）として部分和ＰＳレジスタ１６５に記憶される。この和のビット値、即ち２３２６４＋９５８４＝３２８４８（例えば、ビット－ビット値も乗算して以前の部分和に追加する場合）も提供する。ＰＳ１９ビットが０であるのは、ＰＳが正であるのを示す。ＰＳ１４、ＰＳ１３及びＰＳ１２ビットは０のままであるが、ＰＳ１１ビットが１にトリガーされた。ＰＳ１１ビットの転送ゲートがイネーブルされると、ＰＳ１１ビットがＰＳＸビットに転送され、ＲＲＥ＜１＞信号（ＲＲＥ＜１＞＝０）が提供され、これにより、次の読取の読取エネルギーを低減する。この説明を容易にするために、転送ゲートＴＰＳ１１がイネーブルされていないと仮定できるため、ＰＳＸは０のままである。従って、低減した読取エネルギーは、次の読取に使用されない。
【0047】
図１９では、ｊ＝４及び重み付けベクトルＷの対応するビットにそれぞれの入力を乗算する。図１９に示すように、入力Ｉ０にビットＷ０，４を乗算し、入力Ｉ１にビットＷ１，４を乗算し、入力Ｉ２にビットＷ２，４を乗算し、これに従って類推し、入力Ｉ８に重みＷ８，４を乗算するまでである。「１」である唯一の重み付けベクトルビットはＷ１，４、Ｗ２，４、Ｗ４，４、Ｗ５，４、及びＷ６，４に対応する。各入力とこれらの重み付けとの積は、それぞれ１３７、４３、１１１、２１及び１１０である。その合計を求めて、４２２の中間和を提供する。以前の部分和ＰＳｐ２０５３を４１０６に左にシフトし、中間和４２２に追加して新しい部分和ＰＳ４５２８を提供し、部分和（００００ ０００１ ０００１ １０１１ ００００）として部分和ＰＳレジスタ１６５に記憶される。この和のビット値、即ち３２８４８＋３３７６＝３６２２４（例えば、ビット－ビット値も乗算して以前の部分和に追加する場合）も提供する。ＰＳ１９ビットが０であるのは、ＰＳが正であるのを示す。ＰＳ１４、ＰＳ１３及び（現在）ＰＳ１１ビットは０であるが、ＰＳ１２ビットが１にトリガーされた。ＰＳ１２ビットの転送ゲートにイネーブルされると、ＰＳ１２ビットがＰＳＸビットに転送され、ＲＲＥ＜１＞信号が提供され、これにより、次の読取の読取エネルギーを低減する。この説明を容易にするために、ＰＳ１２ビットの転送ゲートがイネーブルされていないと仮定できるため、ＰＳＸは０のままである。従って、低減した読取エネルギーは、次の読取に使用されない。
【0048】
図２０では、ｊ＝５及び重み付けベクトルＷの対応するビットにそれぞれの入力を乗算する。図２０に示すように、入力Ｉ０にビットＷ０，５を乗算し、入力Ｉ１にビットＷ１，５を乗算し、入力Ｉ２にビットＷ２，５を乗算し、これに従って類推し、入力Ｉ８に重みＷ８，５を乗算するまでである。「１」である唯一の重み付けベクトルビットはＷ０，５、Ｗ３，５、Ｗ４，５、及びＷ６，５に対応する。各入力とこれらの重み付けとの積は、それぞれ１６４、３５、１１１及び２１である。その合計を求めて３３１の中間和を提供する。以前の部分和ＰＳｐ４５２８を９０５６に左にシフトし、中間和３３１に追加して新しい部分和ＰＳ９３８７を提供し、部分和（００００ ００１０ ０１００ １０１０ １０１１）として部分和ＰＳレジスタ１６５に記憶される。この和のビット値、即ち３６２２４＋１３２４＝３７５４８（例えば、ビット－ビット値も乗算して以前の部分和に追加する場合）も提供する。ＰＳ１９ビットが０であるのは、ＰＳが正であるのを示す。ＰＳ１４及び（現在）ＰＳ１２及びＰＳ１１ビットは０であるが、ＰＳ１３ビットが１にトリガーされた。ＰＳ１３ビットの転送ゲートがイネーブルされると、ＰＳ１３ビットがＰＳＸビットに転送され、且つＲＲＥ＜１＞信号が提供され、これにより、次の読取の読取エネルギーを低減する。この説明を容易にするために、ＰＳ１３ビットの転送ゲートがイネーブルされていないと仮定でき、従って、ＰＳＸは０のままである。従って、低減した読取エネルギーは、次の読取に使用されない。
【0049】
図２１では、ｊ＝６及び重み付けベクトルＷの対応するビットにそれぞれの入力を乗算する。図２１に示すように、入力Ｉ０にビットＷ０，６を乗算し、入力Ｉ１にビットＷ１，６を乗算し、入力Ｉ２にビットＷ２，６を乗算し、これに従って類推し、入力Ｉ８に重みＷ８，６を乗算するまでである。「１」である唯一の重み付けベクトルビットはＷ１，６、Ｗ２，６、Ｗ３，６、Ｗ４，６、Ｗ７，６及びＷ８，６に対応する。各入力とこれらの重み付けとの積は、それぞれ１３７、４３、３５、１１１、９８及び１０８である。その合計を求めて５３２の中間和を提供する。以前の部分和ＰＳｐ９３８７を１８７７４に左にシフトし、中間和５３２に追加して新しい部分和ＰＳ１９３０６を提供し、部分和（００００ ０１００ １００ １０１１ １０１０）として部分和ＰＳレジスタ１６５に記憶される。この和のビット値、即ち３７５４８＋５３２＝３８６１２（例えば、ビット－ビット値も乗算して以前の部分和に追加する場合）も提供する。ＰＳ１９ビットが０であるのは、ＰＳが正であるのを示す。ＰＳ１４は現在１にトリガーされた。ＰＳ１４ビットの転送ゲートがイネーブルされたが、ＰＳ１４ビットがＰＳＸビットに転送され、且つＲＲＥ＜１＞信号が提供され、これにより、次の読取の読取エネルギーを低減する。この説明を容易にするために、ＰＳ１４ビットの転送ゲートがイネーブルされたと仮定できるため、ＰＳＸは現在１に変わる。従って、低減した読取エネルギーＲＲＥ＜１＞は、次の読取に使用される。
【0050】
図２２では、ｊ＝７及び重み付けベクトルＷの対応するビットにそれぞれの入力を乗算する。しかしながら、ＲＲＥ＜１＞信号がイネーブルされたため、低減した読取エネルギーによってＷｉ，７の重み付けベクトルＷビット値を読み取り、これにより、総エネルギー消費が低減される。図２２は、Ｗｉ，７値の全ての重み付けベクトルが０として読み取られる場合である。幾つかの実施例において、これは、意図的に読取条件をスキップするようにイネーブルされるかもしれない。このような実施例では、メモリ位置は実際に読み取られなく、且つ０と仮定される。図２２では、ＭＡＣフローが完了するまで実行されると、演算のＰＳと実のＭＡＣ値との間の差は２５３であるため、０．６５％の誤差に繋がる。図２２は最大値（全てのＷｉ，７＝１）を見る場合の値も提供され、中間値８２７、及びそれと実のＭＡＣ値に存在する差５７４に繋がり、１．４８％の誤差に繋がる。これは、この組の特定の演算の最も悪い場合と見なされ、実のＭＡＣ値と存在する可能性のある最大偏差を提供するためである。
【0051】
以上の演算から分かるように、初期演算と比べて、ＰＳに対する後期演算の貢献率がはるかに小さい。初期演算が左にシフトするため、反復ごとにより大きな意味を持つ。そのため、読取エネルギーの低減により読取エラー値のリスクがより高くなる可能性があるが、節約の点からトレードオフをする価値があるかもしれないことが分かる。実際に、導入された読取リスクは図２２に述べた最悪の状況よりはるかに低く、以下、より詳細に述べる。
【0052】
上記実例では、ＰＳ１４ビットがＲＲＥ＜１＞信号をトリガーすることを見ることで、この時、演算された部分和ＰＳは総ＭＡＣ値の９９．３５％を占める。ＰＳ１３ビットがＲＲＥ＜１＞信号をトリガーすると、ここで演算された部分和は総ＭＡＣ値の９６．６１％を示すことになる。ＰＳ１２ビットがＲＲＥ＜１＞信号をトリガーすると、ここで演算された部分和は総ＭＡＣ値の９３．２％を示す。ＰＳ１１ビットがＲＲＥ＜１＞信号をトリガーすると、ここで演算された部分和は総ＭＡＣ値の８４．５２％を示す。
【0053】
図２３は、ＲＲＥ＜１＞＝０の場合に取得する可能性がある低減した読取エネルギーを示すグラフを提供する。幾つかの実施例において、Ｖｒｅａｄ＝０．２Ｖは、公称読取電圧と見なされることができ、即ちＲＲＥ＜０＞＝０の場合に使用される。Ｖｒｅａｄ電圧を０．１５Ｖ、０．１Ｖ又はより低く下げる場合、エネルギーを節約することができる。メモリ信号を読み取るためのプリチャージ、形成及び回復フローのエネルギーは、低減されることができる。例えば、プリチャージ電圧を０．２Ｖから０．１５Ｖに下げることで、エネルギー使用量を約１５２６２フライジュール（ｆＪ）から約６７８３ｆＪに下げることができる。別の例では、プリチャージ電圧を０．２Ｖから０．１Ｖに下げることで、エネルギー使用量を約１５２６２ｆＪから約４０１６ｆＪに下げる。形成及び回復フローでは、省エネも見られる。エネルギー使用量の和を統計した後、２５５．５ｆＪの各ビットの総エネルギーが０．１５Ｖである場合に１７４．１ｆＪに減少することができ、０．１Ｖである場合に１４４．２ｆＪに減少することができる。これは、エネルギー節約がそれぞれ３１．９％及び４３．６％であることを意味する。理解すべきなのは、これらの値は実例に過ぎず、エネルギー消費はメモリのタイプ及び処理条件（例えば、動作温度等）によって変化することできる。幾つかの実施例において、プリチャージ、形成及び回復電圧を２５％変えると、約２５％～約３５％の省エネに繋がるが、プリチャージ、現像及び回復電圧を５０％変えると、約３８％～４８％の省エネに繋がる。図２３のグラフによると、一部のエネルギー消費がＶｒｅａｄ電圧値によって変化しないため、Ｖｒｅａｄの値に関係なく、ベースラインエネルギー消費が発生することを示す。
【0054】
図２４は、幾つかの実施例による読取電圧とセンシング良率との間の関係を示す。Ｖｒｅａｄが０．２Ｖである場合、センシング良率は、基本的に誤差がない。Ｖｒｅａｄが０．１５Ｖである場合、センシング良率は、９９．６％±０．３％まで下がる。Ｖｒｅａｄが０．１Ｖである場合、センシング良率は、約９８．３％±０．４％まで下がる。本質的に、例えば、これは、Ｖｒｅａｄが９９．６％である場合、１０００ビットの読取値のうちの約４つのビットは正確ではないが、Ｖｒｅａｄが０．１Ｖである場合、１０００ビットの読取値のうちの約１７つのビットは正確ではないことを意味する。なお、図２４に示すように、Ｖｒｅａｄの低下に伴い、読取エネルギーも低減し、しかしながら、エネルギー低減は、Ｖｒｅａｄの低下に比例しない。同様に、Ｖｒｅａｄの増加に伴い、センシング良率も増加するが、センシング良率はＶｒｅａｄに比例しない。従って、設計者のフォールトトレランス及び省エネ目標に応じて、Ｖｒｅａｄを選択して省エネとセンシング良率（信頼性）とのバランスをとることができる。
【0055】
図２５は、簡素化された模式図であり、１本のワード線ＷＬ、３２本のビット線ＢＬ及び８本の共通ソース線のアレイサイズに関連する１つのＩＯの読取パスを示す。この模式図は、実例に過ぎず、他の実施形態を使用することができると理解されるべきである。ソース線ＭＵＸ１４０は、グローバルソース線ＧＳＬに接続されたグローバルソース線プルダウンＧＳＬ＿ＰＤトランジスターを含む。グローバルソース線ＧＳＬは、１組の第１のソース線選択ＳＬＳＥＬ１線によって制御される１組のソース線転送ゲートに入る。ＭＵＸ１４０の出力は、メモリ１１０の共通ソース線ＣＳＬを制御することに用いられる。この実例では、メモリ１１０は、１トランジスター１磁気トンネル接合面（１Ｔ１ＭＴＪ）ＭＲＡＭ装置として示されるが、上記のように、他のメモリ装置を使用してもよい。ワード線ＷＬ信号は、ワード線ドライバＷＬＤＲ１２０からメモリ１１０までの入力である。ビット線ＭＵＸ１４０は、第１のビット線選択ＢＬＳＥＬ１からの信号及び第２のビット線選択ＢＬＳＥＬ２からの信号の１組の転送ゲート入力を提供し、メモリ１１０のＢＬがまずＢＬＳＥＬ１信号を使用してローカルビット線ＬＢＬに流れ、その後、ＢＬＳＥＬ２信号を使用してグローバルビット線ＧＢＬに流れ、どのビット線ＢＬをＩＯ１５０に出力するかを選択するようにイネーブルする。ＤＹＮＲブロック１７０は、選択されたＶｒｅａｄバイアス電圧（図２６参照）に接続するように、ＲＲＥ＜０：１＞信号出力を提供する。ＲＥＡＤゲート制御信号は、グローバルビット線ＧＢＬがビット線ＳＡ＿ＢＬのセンスアンプに流れるようにイネーブルする。電圧式センスアンプ（ｖｏｌｔａｇｅ ｔｙｐｅ ｓｅｎｓｉｎｇ ａｍｐｌｉｆｉｅｒ；ＶＳＡ）が示され、基準電圧を利用してＢＬ値とグローバルビット線ＧＢＬを比較し、且つグローバルビット線ＧＢＬを増幅して出力を提供する。ＰＲＥＣＨＡＲＧＥゲート制御信号は、Ｖｒｅａｄバイアス電圧ＶＢＬ＿ＲＤによってＩＯ１５０の電圧センスアンプにプリチャージするようにイネーブルする。図２６は、閉鎖領域Ｆ２６の展開図を提供する。
【0056】
図２６は、図２５の破線枠Ｆ２６の展開図を示す。図２６では、幾つかの実施例によれば、ＤＹＮＲブロック１７０の出力は、ビット線ＢＬのバイアスを提供するように、ＭＵＸ１４０に結合される。ＰＲＥＣＨＡＲＧＥ信号は、Ｖｒｅａｄバイアス電圧をイネーブルするためのゲート制御信号である。しかしながら、ＤＹＮＲブロック１７０は、ＲＲＥ＜１＞及びＲＲＥ＜０＞信号を提供して異なるＶｒｅａｄバイアス電圧を提供し、これは、ＲＲＥ＜１＞信号がイネーブルされる（即ち、１である）か、無効にされる（即ち、０である）ことによって決められる。従って、図２６の論理は、ＰＲＥＣＨＡＲＧＥ信号とＲＲＥ＜１＞及びＲＲＥ＜０＞信号を接続する方法を提供し、どのＶｒｅａｄバイアス電圧を使用するかを制御するようにする。注意すべきなのは、代替実施例を使用してもよいことである。例えば、代替論理を使用してよい。幾つかの実施例において、ＲＲＥ信号は値１又は０の単線であり、これは、低減した読取エネルギーを使用すべきであるかによって決められる。図２６では、ＰＲＥＣＨＡＲＧＥ信号が０である場合、何れのゲートもオンにならない。ＰＲＥＣＨＡＲＧＥ信号が１である場合、ＲＲＥ＜０＞＝０であると、安全読み取りを使用し、ビット線バイアスＢＬバイアスはＶｒｅａｄ安全バイアス電圧でバイアスする。ＲＲＥ＜１＞＝０である場合、リスク読み取りを使用し、ＢＬバイアスはＶｒｅａｄ安全バイアス電圧でバイアスする。ある理由（例えば、ＭＡＣをリセットした後）により、ＲＲＥ＜０＞及びＲＲＥ＜１＞＝０であると、より高い電圧を使用し、即ちＶｒｅａｄ安全である。
【0057】
図２７は、幾つかの実施例によるタイミングチャート及びセンスアンプ図である。幾つかの実施例において、ＲＲＥ＜１＞信号は、制御ブロック１３０が読取操作を変えるタイミングをイネーブルして、読取の実行にかかる時間を短縮させることで、エネルギー使用量を減少させることができる。幾つかの実施例において、プリチャージ電圧を提供する時間長さを短縮して、プリチャージ時間中に提供される総電力を低減することができる。他の実施例において、ビット線電圧の放電に使用される時間長さが減少することができるので、読取時間中に放電される総電力の減少に繋がる。読取操作の遅延時間を短縮するリスクは、時間の短縮のため、幾つかの値は正確に読み取れないことにある。ＶＳＡセンシングの前に、データの論理「０」及び論理「１」に関連する電圧（例えば、ビット線ＢＬで）はプリチャージ及び放電され、基準電圧と比較するようにする。例えば、ＭＲＡＭメモリ装置１１０の場合、逆並列高抵抗状態は「０」、並列低抵抗状態は論理「１」を示すことができる。他のメモリタイプに対しても、同様に設定されてよい。反並列及び並列状態と基準電圧を比較して、メモリ装置１１０に記憶されたデータを取得する。読取遅延の短縮により、エネルギー消費を減少することができる。図２７では、示されるタイミングチャートは、Ｖｒｅａｄの準備及びビット線プリチャージのための時間帯１ Ｐ１、メモリ装置１１０のメモリ構造によるビット線電圧の放電の時間帯２ Ｐ２、及びセンスアンプをイネーブルしてセンスアンプのＱ／ＱＢを出力するための時間帯３ Ｐ３という３つの時間帯を含む。幾つかの実施例において、ビット線をプリチャージするための時間を短縮することで、周期Ｐ１を短縮することができる。リスクは、ビット線が十分に充電されていない可能性があり、値と基準電圧を比較して、信頼できる読取値を受信することができないことにある。幾つかの実施例において、ビット線を放電するための時間を短縮することで、周期Ｐ２を短縮することができる。リスクは、ビット線が十分に放電されていない可能性があり、この値と基準電圧を比較して、信頼できる読取値を受信することができないことにある。
【0058】
図２８は論理回路図の図を示し、ＲＲＥ＜１＞＝０の場合、プリチャージを提供しない。幾つかの実施例において、ＲＲＥ＜１＞を満たす場合、残りの重み付けベクトルＷビットは０として読み取られることができる。これは、プリチャージを強制的にバイパスすることで実現されることができる。プリチャージをバイパスする場合、全て（又はほとんど）の残りの重み付けベクトルビットは０として読み取られることになる。図２２では、一実例を提供し、追加の重み付けビットが使用可能であるが、残りのビットは０として処理される。注意すべきなのは、ある場合、プリチャージ電圧が付加されなくても、１が読み取られることがあるが、プリチャージ電圧はエネルギーを提供しないことである。プリチャージがイネーブルされて且つＲＲＥ＜１＞＝１である場合、プリチャージ読取値は正常になる。プリチャージを無効に設定することは、Ｖｒｅａｄ危険電圧を図２６の接地に設定することで実現されることもできる。理解すべきなのは、他の論理によってプリチャージのバイパスを実現することもできることである。ここで提供される論理は、他の論理を除外するとは見なされない。
【0059】
実施例は、利点を達成する。動的読取電圧条件は、メモリ演算ＭＡＣ操作の部分和を監視することで設定されることができる。部分和の特定の条件が満たされる場合、残りのＭＡＣ操作のメモリ読取エネルギーを減少することができる。電圧センスアンプに低い（リスクが高い）プリチャージバイアス電圧の提供、センシング操作を実行する遅延時間帯の短縮、或いは残りの重み付けベクトル（残りが０であると仮定する）の読取のスキップにより、エネルギー低減を実現することができる。これらの操作の組み合わせを使用してもよい。例えば、短縮した遅延は、任意の他の策略と組み合わせてもよい。スキップは、低いプリチャージバイアス電圧とも組み合わせてもよく、危険電圧バイアスのビット上でスキップを実施することではなく、部分和ＰＳの異なるビット上での条件を監視した後でスキップを実施することで実現される。例えば、ＰＳ１１ビットは、Ｖｒｅａｄの危険読取条件をトリガーする可能性がある。危険な電圧バイアス以外、ＰＳ１２ビットは、低い遅延をトリガーする可能性もある。また、ＰＳ１３又はＰＳ１４ビットは、スキップする残りのビットをトリガーすることができる。
【0060】
一実施例は一方法であり、メモリ演算（ｃｏｍｐｕｔｅ－ｉｎ－ｍｅｍｏｒｙ；ＣＩＭ）操作の部分和は正であるかを判定して、第１の結果を取得する工程を備える。方法は、０から１に変わる部分和の選択されたビットを判定して、第２の結果を取得する工程を更に備える。方法は、第１の結果及び第２の結果が両方とも真であることに応じて、ＣＩＭのメモリユニットの読取操作の読取配置を調整する工程を更に備える。一実施例において、読取配置を調整してメモリユニットの読み取りを待つ時間遅延を減少する。一実施例において、読取配置を調整してメモリユニットを読み取るためのバイアス電圧を減少する。一実施例において、読取配置を調整してメモリユニットを読み取るためのバイアス電圧を除去する。一実施例において、選択されたビットは、部分和の上半部分にある。
【0061】
幾つかの実施例において、読取配置を調整して、メモリユニットの読み取りを待つ時間遅延を減少する。
【0062】
幾つかの実施例において、読取配置を調整して、メモリユニットを読み取るためのバイアス電圧を減少する。
【0063】
幾つかの実施例において、読取配置を調整して、メモリユニットを読み取るためのバイアス電圧を除去する。
【0064】
幾つかの実施例において、選択されたビットは部分和の上半部分にある。
【0065】
別の実施例は一方法であり、第１の読取エネルギーによってメモリの１組の重み付けベクトルから第１組のビットを読み取る工程を備える。方法は、１組の入力を第１組のビットに乗算して、第１の積を取得する工程を更に備える。方法は、第１の積を累積積和に追加する工程を更に備える。方法は、累積積和が正で且つ累積積和のビット条件の１つが０から１に変わる場合、低減した読取エネルギー信号を有効にする工程を更に備える。方法は、第１の読取エネルギーより小さい第２の読取エネルギーによってメモリから重み付けベクトル組の第２組のビットを読み取る工程を更に備える。一実施例において、方法は、第１の積を累積積和に追加する前に、累積積和に対してビットシフトを行う工程を含んでもよい。一実施例において、第２組のビットを読み取って第１組のビットを読み取るためのタイミング周期より短いタイミング周期を利用する。一実施例において、第２組のビットを読み取るためには、第１組のビットを読み取るための第１のプリチャージ電圧より低い、アンプを読み取るための第２のプリチャージ電圧を利用する。一実施例において、読取アンプに正のプリチャージ電圧を提供しない場合に第２組のビットを読み取る。一実施例において、ビット条件は、第１の指数、第２の指数、第３の指数又は第４の指数の累積積和を有する選択されたビットに対応し、第１の指数は、組の入力の第１の入力のビット長に組の入力内の複数の入力の２を底とする対数（次の整数に丸める）を足したものであり、第２の指数は、第１の指数に１を足したものであり、第３の指数は、第１の指数に２を足したものであり、第４の指数は、第１の指数に３を足したものである。一実施例において、ビット条件は累積積和の２つ又は複数の選択されたビットの論理的な組み合わせに対応する。一実施例において、重み付けベクトルから第２組のビットを読み取ると、第２組のビット内の１つ又は複数の値を誤って判定する。
【0066】
幾つかの実施例において、方法は、第１の積を累積積和に追加する前に、累積積和に対してビットシフトを行う工程を更に備える。
【0067】
幾つかの実施例において、第２組のビットを読み取るためには、第１組のビットを読み取るための時間帯より短い時間帯を使用する。
【0068】
幾つかの実施例において、第２組のビットを読み取って読取アンプの第２のプリチャージ電圧を利用し、プリチャージ電圧は第１組のビットを読み取るための第１のプリチャージ電圧より低い。
【0069】
幾つかの実施例において、第２組のビットの読み取りを実行する場合に、アンプを読み取るための正のプリチャージ電圧を提供しない。
【0070】
幾つかの実施例において、ビット条件は、第１の指数、第２の指数、第３の指数又は第４の指数の累積積和を有する選択されたビットに対応し、第１の指数は、この組の入力の第１の入力のビット長にこの組の入力内の複数の入力の２を底とする対数を足したものであり、対数は次の整数に丸め、第２の指数は、第１の指数に１を足したものであり、第３の指数は、第１の指数に２を足したものであり、第４の指数は、第１の指数に３を足したものである。
【0071】
幾つかの実施例において、ビット条件は、累積積和の２つ又は複数の選択されたビットの論理的な組み合わせに対応する。
【0072】
幾つかの実施例において、重み付けベクトルから第２組のビットを読み取ると、第２組のビット内の１つ又は複数の値を誤って判定する。
【0073】
別の実施例は、１組の入力及び１組の対応する重み付けベクトルを記憶するコンピュータ可読メモリを備える装置である。装置は、加算器と、乗算器と、組の入力及び対応する重み付けベクトル組の反復積和演算の累積結果を記憶するための部分和（ｐａｒｔｉａｌ－ｓｕｍ；ＰＳ）レジスタと、を含む乗算－累積装置を更に備える。この装置は、センスアンプにバイアス電圧を提供して重み付けベクトルを読み取るためのマルチプレクサを更に備える。装置は、ＰＳを評価し、低減した読取エネルギー（ｒｅｄｕｃｅｄ ｒｅａｄ ｅｎｅｒｇｙ；ＲＲＥ）信号を有効にするかを判定して、ＲＲＥ信号、即ちマルチプレクサに提供されるＲＲＥ信号を有効にするための動的読取論理を更に備える。一実施例において、装置は、ＲＲＥ信号が更に提供される制御ブロックを備えてもよく、制御ブロックは、メモリアクセスタイミングを提供し、ＲＲＥ信号が有効にされる場合に、メモリを読み取る読取遅延を減少することに用いられる。一実施例において、動的読取論理は、ＰＳの符号ビット及びＰＳの選択されたビットを検査することで、ＰＳを評価することに用いられる。一実施例において、選択されたビットは、ＰＳのビット指数、ビット指数に１を足したもの、ビット指数に２を足したもの、又はビット指数に３を足したものに対応し、ビット指数は、組の入力の１番目の入力のビット長に組の入力の複数の入力の丸められた２を底とする対数を足して１を引くものである。一実施例において、マルチプレクサは、ＲＲＥ信号に基づいてバイアス電圧を選択することに用いられるが、ＲＲＥ信号が有効にされる場合、ＲＲＥ信号が有効にされていない場合よりも小さいバイアス電圧を提供することに用いられる。一実施例において、ＲＲＥ信号が有効にされる場合、マルチプレクサは、センスアンプが０を出力させるためのバイアス電圧を提供することに用いられる。一実施例において、動的読取論理は、ＰＳの符号ビット及びＰＳの２つ又は複数の選択されたビットの論理的な組み合わせを検査することで、ＰＳを評価することに用いられる。
【0074】
幾つかの実施例において、メモリ装置は、制御ブロックを更に備える。読取エネルギー低減信号は、制御ブロックに更に提供され、制御ブロックは、メモリアクセスタイミングを提供し、読取エネルギー低減信号が有効にされる場合に、コンピュータ可読メモリを読み取る読取遅延を減少することに用いられる。
【0075】
幾つかの実施例において、動的読取論理は、部分和の符号ビット及び部分和の選択されたビットを検査することで、部分和を評価することに用いられる。
【0076】
幾つかの実施例において、選択されたビットは、部分和のビット指数、ビット指数に１を足したもの、ビット指数に２を足したもの、又はビット指数に３を足したものに対応し、ビット指数はこの組の入力の第１の入力のビット長にこの組の入力の複数の入力の２を底とする仕上げられた対数を足して１を引くものである。
【0077】
幾つかの実施例において、マルチプレクサは、読取エネルギー低減信号に基づいてバイアス電圧を選択することに用いられるが、読取エネルギー低減信号が有効にされる場合、読取エネルギー低減信号が有効にされていない場合よりも小さいバイアス電圧を提供することに用いられる。
【0078】
幾つかの実施例において、読取エネルギー低減信号が有効にされる場合、マルチプレクサは、センスアンプが０を出力させるバイアス電圧を提供することに用いられる。
【0079】
幾つかの実施例において、動的読取論理は、部分和の符号ビット及び部分和の２つ又は複数の選択されたビットの論理的な組み合わせを検査することで、部分和を評価することに用いられる。
【0080】
以上、当業者に本開示の態様をよりよく理解できるように、幾つかの実施例の特徴を概説した。当業者であれば、本明細書で説明された実施例と同じ目的を達成し、及び／又は同じ利点を実現するために、本開示が他のプロセス及び構造を設計又は修正するための基礎として容易に使用されることは、理解すべきである。また、当業者であれば、このような等価構造が本開示の精神や範囲から逸脱しなく、且つ本開示の精神や範囲から逸脱せずに、本明細書に様々な変化、代替及び変更を加えてもよいことは、認識すべきである。
【符号の説明】
【0081】
１０ 画像
１１ 画素
１２ ノード
１４ 重み付け行列
１６ 積和演算／演算
２０ ビット数
３０ 演算
３４ 第２の項
１００ ブロック図
１１０ メモリアレイ
１２０ ワード線ドライバ
１３０ 制御ブロック
１４０ マルチプレクサ
１５０ 入力／出力（ＩＯ）ブロック
１６０ ＭＡＣブロック
１６１ 重みレジスタ
１６２ 入力レジスタ
１６３ 乗算ブロック
１６４ 加算器ブロック
１６５ 部分和レジスタ
１７０ ＤＹＮＲブロック
２００ フローチャート
２１０ フロー要素
２２０ フロー要素
２３０ フロー要素
２４０ フロー
２４１ フロー要素
２４２ フロー要素
２４３ フロー要素
２４４ フロー要素
２４５ フロー要素
２４６ フロー要素
２４７ フロー要素
２４８ フロー要素
２５０ フロー要素
２６０ フロー要素
２７０ フロー要素
２８０ フロー要素
２９０ フロー要素
ＡＰ 累積積
ＢＬ ビット線
ＢＬ／ＢＬＢ ビット線／ビット線ビット
Ｆ２６ 閉鎖領域
ＧＢＬ グローバルビット線
ＧＳＬ グローバルソース線
Ｉ 入力
Ｉ１ 入力
Ｉ２ 入力
Ｉ３ 入力
Ｉ４ 入力
Ｉ５ 入力
Ｉ６ 入力
Ｉ７ 入力
Ｉ８ 入力
Ｉ９ 入力
ＩＭ－１ 入力
ＩＮ－１ 入力
Ｎ 長さ
ＮＺ 入力
Ｏ 出力
Ｐ 確率
Ｐ１ 確率
Ｐ２ 確率
Ｐ３ 確率
Ｐ５ 確率
ＰＲＥ プリ
ＰＳ 部分和
ＰＳ１１ 部分和
ＰＳ１２ 部分和
ＰＳ１３ 部分和
ＰＳ１４ 部分和
ＰＳ１９ 部分和
ＰＳＰ 部分和
ＰＳＸ 出力信号
Ｑ 出力
Ｑ’ 出力
Ｒ 信号
ＲＲＥ 低減した読取エネルギー
ＲＲＥ＜０＞ 信号
ＲＲＥ＜１＞ 信号
ＲＳＴ リセット入力
Ｓ 信号
ＳＡ＿ＢＬ ビット線
ＳＡＥＮ センスアンプイネーブル
ＴＰＳ １１ 転送ゲート
ＶＢＬ＿ＲＤ バイアス電圧
ＶＤＤ 電圧
ＶＲＥＦ 基準電圧
ＶＳＡ 電圧型センスアンプ
Ｗ 重み付けベクトル
Ｗ１ 重み付けベクトル
Ｗ２ 重み付けベクトル
Ｗ３ 重み付けベクトル
Ｗ４ 重み付けベクトル
Ｗ５ 重み付けベクトル
Ｗ６ 重み付けベクトル
Ｗ７ 重み付けベクトル
Ｗ８ 重み付けベクトル
Ｗ９ 重み付けベクトル
ＷＭ－１ 重み付けベクトル
ＷＮ－１ 重み付けベクトル
ＷＬ ワード線
１１ 画素
１２ ノード
１４ 重み付け行列
１６ 積和演算／演算
２０ ビット数
３０ 演算
３４ 第２の項
１００ ブロック図
１１０ メモリアレイ
１２０ ワード線ドライバ
１３０ 制御ブロック
１４０ マルチプレクサ
１５０ 入力／出力（ＩＯ）ブロック
１６０ ＭＡＣブロック
１６１ 重みレジスタ
１６２ 入力レジスタ
１６３ 乗算ブロック
１６４ 加算器ブロック
１６５ 部分和レジスタ
１７０ ＤＹＮＲブロック
２００ フローチャート
２１０ フロー要素
２２０ フロー要素
２３０ フロー要素
２４０ フロー
２４１ フロー要素
２４２ フロー要素
２４３ フロー要素
２４４ フロー要素
２４５ フロー要素
２４６ フロー要素
２４７ フロー要素
２４８ フロー要素
２５０ フロー要素
２６０ フロー要素
２７０ フロー要素
２８０ フロー要素
２９０ フロー要素
ＡＰ 累積積
ＢＬ ビット線
ＢＬ／ＢＬＢ ビット線／ビット線ビット
Ｆ２６ 閉鎖領域
ＧＢＬ グローバルビット線
ＧＳＬ グローバルソース線
Ｉ 入力
Ｉ１ 入力
Ｉ２ 入力
Ｉ３ 入力
Ｉ４ 入力
Ｉ５ 入力
Ｉ６ 入力
Ｉ７ 入力
Ｉ８ 入力
Ｉ９ 入力
ＩＭ－１ 入力
ＩＮ－１ 入力
Ｎ 長さ
ＮＺ 入力
Ｏ 出力
Ｐ 確率
Ｐ１ 確率
Ｐ２ 確率
Ｐ３ 確率
Ｐ５ 確率
ＰＲＥ プリ
ＰＳ 部分和
ＰＳ１１ 部分和
ＰＳ１２ 部分和
ＰＳ１３ 部分和
ＰＳ１４ 部分和
ＰＳ１９ 部分和
ＰＳＰ 部分和
ＰＳＸ 出力信号
Ｑ 出力
Ｑ’ 出力
Ｒ 信号
ＲＲＥ 低減した読取エネルギー
ＲＲＥ＜０＞ 信号
ＲＲＥ＜１＞ 信号
ＲＳＴ リセット入力
Ｓ 信号
ＳＡ＿ＢＬ ビット線
ＳＡＥＮ センスアンプイネーブル
ＴＰＳ １１ 転送ゲート
ＶＢＬ＿ＲＤ バイアス電圧
ＶＤＤ 電圧
ＶＲＥＦ 基準電圧
ＶＳＡ 電圧型センスアンプ
Ｗ 重み付けベクトル
Ｗ１ 重み付けベクトル
Ｗ２ 重み付けベクトル
Ｗ３ 重み付けベクトル
Ｗ４ 重み付けベクトル
Ｗ５ 重み付けベクトル
Ｗ６ 重み付けベクトル
Ｗ７ 重み付けベクトル
Ｗ８ 重み付けベクトル
Ｗ９ 重み付けベクトル
ＷＭ－１ 重み付けベクトル
ＷＮ－１ 重み付けベクトル
ＷＬ ワード線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】