(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023129282
(43)【公開日】2023-09-14
(54)【発明の名称】集積回路設計を最適化するための装置及び方法
(51)【国際特許分類】
G06F 30/3308 20200101AFI20230907BHJP
G06F 30/323 20200101ALI20230907BHJP
G06F 30/337 20200101ALI20230907BHJP
【ＦＩ】
G06F30/3308
G06F30/323
G06F30/337
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023016488
(22)【出願日】2023-02-07
(31)【優先権主張番号】63/315,863
(32)【優先日】2022-03-02
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/858,744
(32)【優先日】2022-07-06
(33)【優先権主張国・地域又は機関】US
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＶＥＲＩＬＯＧ
(71)【出願人】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100164448
【弁理士】
【氏名又は名称】山口 雄輔
(72)【発明者】
【氏名】呂 宗哲
(72)【発明者】
【氏名】傳 敬銘
(72)【発明者】
【氏名】張 智賢
【テーマコード（参考）】
5B146
【Ｆターム（参考）】
5B146AA21
5B146AA22
5B146GG22
5B146GG23
(57)【要約】 （修正有）
【課題】回路設計を最適化する方法及び装置を提供する。
【解決手段】方法は、集積回路の回路設計を受け取ることと、ＩＣの第１のサブシステムの第１の回路設計と、ＩＣの第２のサブシステムの第２の回路設計とを特定することを含む。第１のサブシステムは、複数のデジタル変数信号上で動作し、第２のサブシステムは複数のアナログ変数信号上で動作する。方法はまた、第１の回路設計に基づき第１のＨＤＬネットリストを合成することと、第２の回路設計に基づき第２のＨＤＬネットリストを合成することと、第１のＨＤＬネットリストと第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いて、ＩＣの回路設計の動作を取得することと、含む。
【効果】混合モードシステム検証のための短いシミュレーション時間や、ＨＤＬベースのシミュレータのみの使用を要するためライセンス費用が削減され、効率的なライセンス使用ができる。
【選択図】図１４
【解決手段】方法は、集積回路の回路設計を受け取ることと、ＩＣの第１のサブシステムの第１の回路設計と、ＩＣの第２のサブシステムの第２の回路設計とを特定することを含む。第１のサブシステムは、複数のデジタル変数信号上で動作し、第２のサブシステムは複数のアナログ変数信号上で動作する。方法はまた、第１の回路設計に基づき第１のＨＤＬネットリストを合成することと、第２の回路設計に基づき第２のＨＤＬネットリストを合成することと、第１のＨＤＬネットリストと第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いて、ＩＣの回路設計の動作を取得することと、含む。
【効果】混合モードシステム検証のための短いシミュレーション時間や、ＨＤＬベースのシミュレータのみの使用を要するためライセンス費用が削減され、効率的なライセンス使用ができる。
【選択図】図１４
【特許請求の範囲】
【請求項1】
集積回路（ＩＣ）の回路設計を受け取ることと、
前記ＩＣの第１のサブシステムの第１の回路設計と、前記ＩＣの第２のサブシステムの第２の回路設計とを特定することであって、前記第１のサブシステムが複数のデジタル変数信号上で動作し、前記第２のサブシステムがアナログ変換信号上で動作することと、
前記第１の回路設計に基づき第１のハードウェア記述言語（ＨＤＬ）ネットリストを合成することと、
前記第２の回路設計に基づき第２のＨＤＬネットリストを合成することと、
前記第１のＨＤＬネットリストと前記第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いて、前記ＩＣの前記回路設計の動作を取得することと
を含む、
回路設計を最適化するための方法。
前記ＩＣの第１のサブシステムの第１の回路設計と、前記ＩＣの第２のサブシステムの第２の回路設計とを特定することであって、前記第１のサブシステムが複数のデジタル変数信号上で動作し、前記第２のサブシステムがアナログ変換信号上で動作することと、
前記第１の回路設計に基づき第１のハードウェア記述言語（ＨＤＬ）ネットリストを合成することと、
前記第２の回路設計に基づき第２のＨＤＬネットリストを合成することと、
前記第１のＨＤＬネットリストと前記第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いて、前記ＩＣの前記回路設計の動作を取得することと
を含む、
回路設計を最適化するための方法。
【請求項2】
前記第２のＨＤＬネットリストを合成することが、
前記複数のアナログ変数信号のうちの１つ以上の対応するアナログ変数信号の関数である複数の方程式に基づき前記第２のサブシステムを記述すること
を更に含む、
請求項１に記載の方法。
前記複数のアナログ変数信号のうちの１つ以上の対応するアナログ変数信号の関数である複数の方程式に基づき前記第２のサブシステムを記述すること
を更に含む、
請求項１に記載の方法。
【請求項3】
前記第２のＨＤＬネットリストを合成することが、
微分方程式を含む前記複数の方程式のうちの第１の方程式を特定することと、
前記第１の方程式の各微分項を対応する数値微分項に変換することと
を更に含む、
請求項２に記載の方法。
微分方程式を含む前記複数の方程式のうちの第１の方程式を特定することと、
前記第１の方程式の各微分項を対応する数値微分項に変換することと
を更に含む、
請求項２に記載の方法。
【請求項4】
前記第２のＨＤＬネットリストを合成することが、
積分方程式を含む前記複数の方程式のうちの第２の方程式を特定することと、
前記第２の方程式の各積分項を対応する数値積分項に変換することと
を更に含む、
請求項２に記載の方法。
積分方程式を含む前記複数の方程式のうちの第２の方程式を特定することと、
前記第２の方程式の各積分項を対応する数値積分項に変換することと
を更に含む、
請求項２に記載の方法。
【請求項5】
前記ＩＣの前記回路設計の動作を取得することが、
前記第２のＨＤＬネットリストへ入力される複数の時間変数のそれぞれをインクリメントすることにより、前記複数のアナログ変数信号の現在の状態をそれぞれ更新することと、
前記第１のＨＤＬネットリストへ入力される、クロック信号又は入力信号のうちの少なくとも１つに基づき、前記複数のデジタル変数信号の現在の状態をそれぞれ更新することと
を更に含む、
請求項１に記載の方法。
前記第２のＨＤＬネットリストへ入力される複数の時間変数のそれぞれをインクリメントすることにより、前記複数のアナログ変数信号の現在の状態をそれぞれ更新することと、
前記第１のＨＤＬネットリストへ入力される、クロック信号又は入力信号のうちの少なくとも１つに基づき、前記複数のデジタル変数信号の現在の状態をそれぞれ更新することと
を更に含む、
請求項１に記載の方法。
【請求項6】
取得された前記動作に基づき前記ＩＣの前記回路設計を検証すること
を更に含む、
請求項１に記載の方法。
を更に含む、
請求項１に記載の方法。
【請求項7】
前記第１のサブシステムが１つ以上の論理セルを含む、
請求項１に記載の方法。
請求項１に記載の方法。
【請求項8】
前記第２のサブシステムが、電流ミラー、増幅器、電圧制御発振器、又は１つ以上の抵抗器－インダクタ－コンデンサ（ＲＬＣ）コンポーネントのうちの１つ以上を含む、
請求項１に記載の方法。
請求項１に記載の方法。
【請求項9】
前記ＩＣが、
前記第１のサブシステムが、分周器、デジタル遅延回路、疑似ランダム２値信号列回路、アキュムレータ、デジタル信号処理回路を含み、前記第２のサブシステムが、電圧制御発振器、サンプラー、デジタル制御遅延線、電流シンク、及びデジタル制御発振器を含む、電力インピーダンス測定システム
を含む、
請求項１に記載の方法。
前記第１のサブシステムが、分周器、デジタル遅延回路、疑似ランダム２値信号列回路、アキュムレータ、デジタル信号処理回路を含み、前記第２のサブシステムが、電圧制御発振器、サンプラー、デジタル制御遅延線、電流シンク、及びデジタル制御発振器を含む、電力インピーダンス測定システム
を含む、
請求項１に記載の方法。
【請求項10】
コンピュータにより実行されたときに前記コンピュータに集積回路（ＩＣ）設計を最適化するための方法を実行させるＩＣ設計ツールのための命令を格納する、非一時的なコンピュータ読み取り可能記憶媒体であって、
前記方法が、
アナログ回路をモデル化するため複数の第１の状態変数を特定することと、
前記アナログ回路の作動を制御する複数の第１の状態変数で複数の積分/微分ベースの方程式を構築することと、
前記複数の積分/微分ベースの方程式を、基本的に加算、減算、乗算、及び除算演算子で構成されたそれぞれの方程式に変換することと、
前記アナログ回路の動作を取得するため、変換された前記方程式に基づき、第１のハードウェア記述言語（ＨＤＬ）ベースのシミュレーションを実行することと
を含む、
非一時的なコンピュータ読み取り可能記憶媒体。
前記方法が、
アナログ回路をモデル化するため複数の第１の状態変数を特定することと、
前記アナログ回路の作動を制御する複数の第１の状態変数で複数の積分/微分ベースの方程式を構築することと、
前記複数の積分/微分ベースの方程式を、基本的に加算、減算、乗算、及び除算演算子で構成されたそれぞれの方程式に変換することと、
前記アナログ回路の動作を取得するため、変換された前記方程式に基づき、第１のハードウェア記述言語（ＨＤＬ）ベースのシミュレーションを実行することと
を含む、
非一時的なコンピュータ読み取り可能記憶媒体。
【請求項11】
前記方法が、
デジタル回路をモデル化するため複数の第２の状態変数を特定することと、
前記デジタル回路の動作を取得するため、第２のＨＤＬベースのシミュレーションを実行することと
を更に含む、
請求項１０に記載の非一時的なコンピュータ読み取り可能記憶媒体。
デジタル回路をモデル化するため複数の第２の状態変数を特定することと、
前記デジタル回路の動作を取得するため、第２のＨＤＬベースのシミュレーションを実行することと
を更に含む、
請求項１０に記載の非一時的なコンピュータ読み取り可能記憶媒体。
【請求項12】
前記第１のＨＤＬベースのシミュレーションを実行することと、前記第２のＨＤＬベースのシミュレーションを実行することが、単一のシミュレータにより同時に実行される、
請求項１１に記載の非一時的なコンピュータ読み取り可能記憶媒体。
請求項１１に記載の非一時的なコンピュータ読み取り可能記憶媒体。
【請求項13】
前記第１のＨＤＬベースのシミュレーションを実行することが、
変換された前記方程式に入力される複数の時間変数のそれぞれをインクリメントすることにより、前記複数の第１の状態変数を更新すること
を含む、
請求項１０に記載の非一時的なコンピュータ読み取り可能記憶媒体。
変換された前記方程式に入力される複数の時間変数のそれぞれをインクリメントすることにより、前記複数の第１の状態変数を更新すること
を含む、
請求項１０に記載の非一時的なコンピュータ読み取り可能記憶媒体。
【請求項14】
前記方法が、
変換された前記方程式に基づき前記アナログ回路のためのＨＤＬネットリストを構築することであって、前記ＨＤＬネットリストが前記第１のＨＤＬベースのシミュレーションのための入力として用いられること
を更に含む、
請求項１０に記載の非一時的なコンピュータ読み取り可能記憶媒体。
変換された前記方程式に基づき前記アナログ回路のためのＨＤＬネットリストを構築することであって、前記ＨＤＬネットリストが前記第１のＨＤＬベースのシミュレーションのための入力として用いられること
を更に含む、
請求項１０に記載の非一時的なコンピュータ読み取り可能記憶媒体。
【請求項15】
前記アナログ回路が、
電流ミラー、増幅器、電圧制御発振器、又は１つ以上の抵抗器－インダクタ－コンデンサ（ＲＬＣ）コンポーネントのうちの少なくとも１つ
を含む、
請求項１０に記載の非一時的なコンピュータ読み取り可能記憶媒体。
電流ミラー、増幅器、電圧制御発振器、又は１つ以上の抵抗器－インダクタ－コンデンサ（ＲＬＣ）コンポーネントのうちの少なくとも１つ
を含む、
請求項１０に記載の非一時的なコンピュータ読み取り可能記憶媒体。
【請求項16】
１つ以上のプロセッサを含む、集積回路（ＩＣ）設計を最適化するための装置であって、
前記１つ以上のプロセッサが、
デジタルサブシステムとアナログサブシステムとを含む前記ＩＣのための回路設計を受け取り、
前記デジタルサブシステムのための第１のハードウェア記述言語（ＨＤＬ）ネットリストを合成し、
加算、減算、乗算、及び除算演算子のみに基づき前記アナログサブシステムのための第２のＨＤＬネットリストを合成し、
前記第１のＨＤＬネットリストと前記第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いて、前記ＩＣの前記回路設計の動作を取得する
よう構成された、
装置。
前記１つ以上のプロセッサが、
デジタルサブシステムとアナログサブシステムとを含む前記ＩＣのための回路設計を受け取り、
前記デジタルサブシステムのための第１のハードウェア記述言語（ＨＤＬ）ネットリストを合成し、
加算、減算、乗算、及び除算演算子のみに基づき前記アナログサブシステムのための第２のＨＤＬネットリストを合成し、
前記第１のＨＤＬネットリストと前記第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いて、前記ＩＣの前記回路設計の動作を取得する
よう構成された、
装置。
【請求項17】
前記１つ以上のプロセッサが、
それぞれが複数のアナログ変数信号のうちの１つ以上の対応するアナログ変数信号の関数である複数の方程式に基づき前記アナログサブシステムを記述し、
微分方程式を含む前記複数の方程式のうちの第１の方程式を特定し、
前記第１の方程式の各微分項を対応する数値微分項に変換する
よう更に構成された、
請求項１６に記載の装置。
それぞれが複数のアナログ変数信号のうちの１つ以上の対応するアナログ変数信号の関数である複数の方程式に基づき前記アナログサブシステムを記述し、
微分方程式を含む前記複数の方程式のうちの第１の方程式を特定し、
前記第１の方程式の各微分項を対応する数値微分項に変換する
よう更に構成された、
請求項１６に記載の装置。
【請求項18】
前記１つ以上のプロセッサが、
それぞれが複数のアナログ変数信号のうちの１つ以上の対応するアナログ変数信号の関数である複数の方程式に基づき前記アナログサブシステム記述し、
積分方程式を含む前記複数の方程式のうちの第２の方程式を特定し、
前記第２の方程式の各積分項を対応する数値積分項に変換する
よう更に構成された、
請求項１６に記載の装置。
それぞれが複数のアナログ変数信号のうちの１つ以上の対応するアナログ変数信号の関数である複数の方程式に基づき前記アナログサブシステム記述し、
積分方程式を含む前記複数の方程式のうちの第２の方程式を特定し、
前記第２の方程式の各積分項を対応する数値積分項に変換する
よう更に構成された、
請求項１６に記載の装置。
【請求項19】
前記デジタルサブシステムが１つ以上の論理セルを含む、
請求項１６に記載の装置。
請求項１６に記載の装置。
【請求項20】
前記アナログサブシステムが、
電流ミラー、増幅器、電圧制御発振器、又は１つ以上の抵抗器－インダクタ－コンデンサ（ＲＬＣ）コンポーネントのうちの１つ以上
を含む、
請求項１６に記載の装置。
電流ミラー、増幅器、電圧制御発振器、又は１つ以上の抵抗器－インダクタ－コンデンサ（ＲＬＣ）コンポーネントのうちの１つ以上
を含む、
請求項１６に記載の装置。
【発明の詳細な説明】
【背景技術】
【0001】
集積回路チップの設計は、通常、そのチップが製造されて市販されるまで何年もかかる。今日のチップは、設計における挑戦であり得る、共に相互作用するアナログコンポーネントとデジタルコンポーネントの両方を含むシステムオンチップ（ＳＯＣ）を度々含んでいる。設計プロセスの１つの重要部分は、様々な種類のシミュレータを用いたチップの動作のシミュレーションである。シミュレーションは、チップがハードウェアに製造される前の、設計の概念実証の検証を提供可能である。
【発明の概要】
【発明が解決しようとする課題】
【0002】
回路シミュレーションには度々非常に長い時間を要するため、協調シミュレーション方法は低い効率や長いシミュレーション時間といったいくつかの欠点を有する。また、ＳＰＩＣＥシミュレーション及びＨＤＬシミュレーションの両方の実行には別途のライセンスが必要であり、協調シミュレーション以上に効率とシミュレーションタイミングに大きな犠牲を被る。
【課題を解決するための手段】
【0003】
本発明は、いくつかの実施形態において、回路設計を最適化するための方法を提供する。方法は、集積回路の回路設計を受け取ることと、ＩＣの第１のサブシステムの第１の回路設計と、ＩＣの第２のサブシステムの第２の回路設計とを特定することを含む。第１のサブシステムは複数のデジタル変数信号上で動作し、第２のサブシステムは複数のアナログ変数信号上で動作する。方法は、第１の回路設計に基づき第１のＨＤＬネットリストを合成することと、第２の回路設計に基づき第２のＨＤＬネットリストを合成することと、第１のＨＤＬネットリストと第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いてＩＣの回路設計の動作を取得することとを更に含む。
【0004】
本発明は、いくつかの実施形態において、コンピュータにより実行されたときにコンピュータにＩＣ設計を最適化させるための方法を実行させるＩＣ設計ツールのための命令を格納する、非一時的なコンピュータ読み取り可能記憶媒体を提供する。方法は、集積回路の回路設計を受け取ることと、ＩＣの第１のサブシステムの第１の回路設計と、ＩＣの第２のサブシステムの第２の回路設計とを特定することを含む。第１のサブシステムは複数のデジタル変数信号上で動作し、第２のサブシステムは複数のアナログ変数信号上で動作する。方法は、第１の回路設計に基づき第１のＨＤＬネットリストを合成することと、第２の回路設計に基づき第２のＨＤＬネットリストを合成することと、第１のＨＤＬネットリストと第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いてＩＣの回路設計の動作を取得することとを更に含む。
【0005】
本発明は、いくつかの実施形態において、ＩＣ設計を最適化するための装置を提供する。装置は、デジタルサブシステムとアナログサブシステムとを含むＩＣの回路設計を受け取り、デジタルサブシステムのための第１のＨＤＬネットリストを合成し、加算、減算、乗算、及び除算演算子のみに基づきアナログサブシステムのための第２のＨＤＬネットリストを合成し、第１のＨＤＬネットリストと第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いてＩＣの回路設計の動作を取得するよう構成された、１つ以上のプロセッサを含む。
【発明の効果】
【0006】
本発明の様々な実施形態は、混合モードシステム検証のための短いシミュレーション時間や、ＨＤＬベースのシミュレータのみの使用を要するためライセンス費用が削減される効率的なライセンス使用といった利点を提供する。他の利点には、テストベンチセットアップ／準備にほとんど努力を要さないことと、迅速な概念検証のためにユーザが開発の早期段階で高レベルモデリングをシミュレーションできることとを含む。
【図面の簡単な説明】
【0007】
本発明の態様は、添付図面と共に以下の詳細な説明を読むことで最もよく理解される。本業界の標準的な慣行に従い、様々な機能は縮尺どおりに描かれていないことに注意されたい。実際、添付図面に示される様々な機能の寸法は、説明を明確にするために任意に拡大又は縮小されている可能性がある。
【発明を実施するための形態】
【0008】
以下の実施形態は、本発明の異なる特徴を実装するための多くの異なる実施形態又は実施例を提供する。本発明を単純化するため、要素及び配置の特定の実施例を以下に説明する。当然ながら、これらは例示であり、限定することを意図していない。例えば、以下の説明における、第２の特徴の上方又は第２の特徴上の第１の特徴の構成は、第１及び第２の特徴が直接的に接触して形成される実施形態を含んでよく、また第１及び第２の特徴が直接的に接触しないように、第１と第２の特徴の間に追加的な特徴が形成された実施形態であってもよい。加えて、本発明は様々な実施例において参照符号及び／又は文字を繰り返す可能性がある。この繰り返しは単純化及び明確化の目的のためであり、それ自体は言及される様々な実施形態及び／又は構成の間の関係性を規定するものではない。
【0009】
更に、「下」、「下方」、「低い」、「上方」、「上部」、「頂部」、「底部」等といった空間的相対語は、図に表される１つの要素又は特徴の別の要素又は特徴に対する関係性を説明するための記述を容易にするために用いられ得る。空間的相対語は、図示された方向に加え、使用中又は操作中の装置の異なる方向を包含することを意図している。装置は他に方向付けられてもよく（９０度又は他の方向に回転）、ここで使用される空間的相対記述語は同様にそのように解釈されてよい。
【0010】
一般的に、集積回路（ＩＣ）縮小化と処理能力向上のため、システムオンチップ（ＳＯＣ）の需要が近年増加している。そのようなＳＯＣシステムは、通常、互いに通信するアナログサブシステムとデジタルサブシステムとの両方を含む混合モードサブシステムブロックを含む。これら混合モードブロックをシミュレーションで検証するため、従来の方法では協調シミュレーション又はアナログシミュレーションを含む。協調シミュレーションは、トランジスタレベル（例えば、Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ（ＳＰＩＣＥ）シミュレーション）で記述されたアナログ部分と、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、及び／又はＳｙｓｔｅｍＶｅｒｉｌｏｇといったハードウェア記述言語（ＨＤＬ）にて記述されたデジタル部分とを用いて、別々のアナログブロックとデジタルブロックをシステムモデリング及び／又は設計することを含む。この協調シミュレーション方法は、ＳＰＩＣＥシミュレーションが度々非常に長い時間を要し、ＳＰＩＣＥシミュレーションとＨＤＬシミュレーションの両方を実行するには別途のライセンスを必要とし、そして両コンポーネントをシミュレーションするために別々のテストベンチがセットアップされるため、低い効率や長いシミュレーション時間といったいくつかの欠点を有する。アナログシミュレータのみの使用では、アナログ部分とデジタル部分の両方をトランジスタレベルネットリストに記述することを含む。このアナログシミュレーションが高精度であり別途のライセンスの必要を省く結果となるとはいえ、効率とシミュレーションタイミングは協調シミュレーション以上に大きな犠牲を被る。更には、アナログシミュレーションはデジタル部分のためのゲートレベルＨＤＬネットリストを要し、これは余計な努力及び設計時間を要し、高レベル動作モデリングを実行することができない。
【0011】
本発明の実施形態は、ＨＤＬレベルネットリスト及びＨＤＬベースのシミュレーションのみを用いた混合モードシステムシミュレーション及び／又は検証のための、新規のシミュレーション方法及びシステムを含む。アナログ動作モデリングは、数値積分又はオイラー法を反復形式において用いる、ＨＤＬレベルにおける実装のための積分及び微分ベースの方程式に基づくことができる。実施形態は、混合モードシステム検証のための短いシミュレーション時間や、ＨＤＬベースのシミュレータのみの使用を要するためライセンス費用が削減される効率的なライセンス使用といった利点を提供する。他の利点には、ＨＤＬシミュレータのセットアップを要するのみであるためテストバッチセットアップ／準備にほとんど努力を要さないこと、迅速な概念検証のためユーザが開発の早期段階で高レベルモデリングをシミュレーションできることを含む。
【0012】
図１は、いくつかの実施形態による、ＩＨＳ１００のブロック図を表す。ＩＨＳ１００は、回路設計をシミュレーションするために使用可能である。ＩＨＳ１００は、ＩＣを設計するため、ここで説明される任意の又は全てのプロセスを実装するために用いられるコンピュータプラットフォームであってよい。ＩＨＳ１００は、デスクトップコンピュータ、ワークステーション、ラップトップコンピュータ、又は特定用途向けにカスタマイズされた専用ユニットといった処理部１１０を含んでよい。ＩＨＳ１００は、ディスプレイ１１４と、マウス、キーボード、又はプリンタといった１つ以上の入／出力（Ｉ／Ｏ）コンポーネント１１２とが備えられてよい。処理部１１０は、バス１３０に接続された中央処理装置（ＣＰＵ）１２０、メモリ１２２、大容量記憶装置１２４、ビデオアダプタ１２６、Ｉ／Ｏインターフェイス１２８を含んでよい。
【0013】
バス１３０は、メモリバス又はメモリコントローラ、周辺バス、又はビデオバスを含む、１つ以上の任意のタイプのいくつかのバスアーキテクチャであってよい。ＣＰＵ１２０は任意のタイプの電子データプロセッサを含んでよく、メモリ１２２は、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、又は読み出し専用メモリ（ＲＯＭ）といった任意のタイプのシステムメモリを含んでよい。
【0014】
大容量記憶装置１２４は、データ、プログラム、及び他の情報を格納し、データ、プログラム、及び他の情報をバス１３０を介してアクセス可能とするよう構成された任意のタイプの記憶装置であってよい。大容量記憶装置１２４は、例えば、ハードディスクドライブ、磁気ディスクドライブ、光学ディスクドライブ等のうちの１つ以上を含んでよい。
【0015】
ビデオアダプタ１２６とＩ／Ｏインターフェイス１２８は、外部入出力デバイスを処理部１１０に結合するためのインターフェイスを提供する。図１に表されるように、入出力デバイスの例には、ビデオアダプタ１２６に結合されたディスプレイ１１４と、Ｉ／Ｏインターフェイス１２８に結合されたマウス、キーボード、プリンタ等といったＩ／Ｏコンポーネント１１２とを含む。他のデバイスが処理部１１０に結合されてよく、追加的な又はより少ないインターフェイスカードが利用されてよい。例えば、シリアルインターフェイスカード（未図示）がプリンタのためのシリアルインターフェイスを提供するために用いられてよい。処理部１１０は、ローカルエリアネットワーク（ＬＡＮ）又はワイドエリアネットワーク（ＷＡＮ）への有線リンク及び／又は無線リンクであってよいネットワークインターフェイス１４０も含んでよい。
【0016】
ＩＨＳ１００は他のコンポーネント／デバイスを含んでよいことに注意されたい。例えば、ＩＨＳ１００は、電源、ケーブル、マザーボード、取外し可能記憶媒体、ケース等を含んでよい。これら他のコンポーネント／デバイスは、図示されていないとはいえ、ＩＨＳ１００の一部と見なされる。
【0017】
図２は、いくつかの実施形態による、混合モードシステムをシミュレーションするアーキテクチャ２００の例示的なブロック図を表す。アーキテクチャ２００は、設計モデル２１０とＨＤＬシミュレータ２２０とを含む。設計モデル２１０は、ユーザがシミュレーションすることを希望する回路設計を包含可能である。設計モデル２１０は、アナログサブシステム２１２とデジタルサブシステム２１４とを含む混合モデルを包含可能である。ユーザの設計によって、アナログサブシステム２１２とデジタルサブシステム２１４は１つ以上の接続２４０を用いて互いに通信してよい。
【0018】
いくつかの実施形態において、アナログサブシステム２１２とデジタルサブシステム２１４はＨＤＬにて記述可能である。アナログサブシステム２１２は、例えば、電流ミラー、演算増幅器（オペアンプ）、電圧制御発振器（ＶＣＯ）、抵抗器／インダクタ／コンデンサ（ＲＬＣ）コンポーネント等を包含可能である。アナログサブシステム２１２は、以下で更に説明するように、数値積分法及び／又はオイラー法を用いて数学的にモデル化することができる。デジタルサブシステム２１４は、標準セル（例えば、標準的なスタティックランダムアクセスメモリ（ＳＲＡＭ）セル、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル）と、論理セル（例えば、ＮＯＴゲート、ＮＡＮＤゲート等）とを包含可能である。本発明は様々なアナログ及びデジタルサブシステムを説明するが、実施形態はこれらに限定されず、ユーザの設計によって、設計モデル２１０に他のアナログ及びデジタル回路素子を包含可能である。
【0019】
ＨＤＬで記述された設計モデル２１０は、シミュレーションのためＨＤＬシミュレータ２２０へ転送２３０されることができる。シミュレーションはＩＨＳ１００を用いて実行されてよい。例えば、ＨＤＬシミュレータ２２０は、ＨＤＬで記述されたＩＣ設計を含むユーザのＩＣ設計（例えば設計モデル２１０）を入力として受け取ることができる。ＨＤＬシミュレータ２２０は、ユーザが設計モデル２１０の機能を検証するために用いることのできる様々な出力ファイル及び／又は波形を生成可能である。従って、アナログコンポーネントとデジタルコンポーネントの両方を含む設計の混合モードシミュレーションが、非常に高い精度で、低コストで効率的に実行可能である。
【0020】
図３は、いくつかの実施形態による、回路設計を最適化するための例示的な方法３００のフロー図を表す。例えば、方法３００は、ＨＤＬにてアナログサブシステム２１２をモデル化することと、ＨＤＬシミュレータ２２０においてＨＤＬベースの設計モデル２１０をシミュレーションすることとを説明する。方法３００は図１のＩＨＳ１００を用いて実行されてよいが、実施形態はこれに限定されない。簡単な概要において、方法３００はＨＤＬにてアナログサブシステムをモデリングする動作３１０で始まり、ＨＤＬベースのアナログサブシステムモデリングで混合モードシステムをシミュレーションする動作３２０へ続く。
【0021】
ＨＤＬにてアナログサブシステムをモデル化すること（動作３１０）は、いくつかの更なる詳細な動作を包含可能である。例えば、動作３１０は、アナログサブシステムモデル化のための状態変数を定義する動作３１２を含む。状態変数は、例えば、電流、電圧、回路の温度等を含むことができる。動作３１０は、アナログサブシステムを積分及び微分ベースの方程式で記述する動作３１４も含むことができる。動作３１０は、積分及び微分ベースの方程式を、数値法を用いて方程式を展開することにより加算、減算、乗算、及び除算演算子のみの方程式へ変換する動作３１６を更に含むことができる。次いで、動作３１０は、展開された方程式をＨＤＬで記述する動作３１８も含むことができる。
【0022】
図４は、いくつかの実施形態による、動作３２０の混合モードシステムをシミュレーションする追加的な動作を含む図３のフロー図である。例えば、動作３２０は、結合ＨＤＬネットリストでＨＤＬシミュレータにおいて混合モードシステムシミュレーションを開始する動作３２０を含むことができる。結合ＨＤＬネットリストは、アナログサブシステムのためのＨＤＬネットリストとデジタルサブシステムのためのＨＤＬネットリストとを含むことができる。動作３２０は、アナログサブシステムのため、ｔ＝ｔ０，ｔ０＋Δｔ，ｔ０＋２Δｔ…での以前の状態変数を用いて現在の状態変数を更新し、デジタルサブシステムのため、クロック又は入力変更により現在の状態及び／又は結果を更新する動作３２４を含むことができる。動作３２０は、検証条件（例えば、シミュレーション時間、ユーザ入力、出力結果、ブレークポイント等）が満たされた場合にシミュレーションを終了する動作３２６を含むことができる。従って、アナログサブシステムとデジタルサブシステムの両方を含む混合設計はＨＤＬを用いてシミュレーションすることができ、シミュレーションは正確で、効率的で、安価である。
【0023】
図５は、いくつかの実施形態による、ＶＣＯを含むアナログ回路５００の例示的なブロック図を表す。アナログ回路５００は、動作３２０の間にＨＤＬに変換（又は翻訳又は書き換え又は再モデル化）されることのできるアナログサブシステム（例えばアナログサブシステム２１２）の例である。図６は、いくつかの実施形態による、アナログ回路５００の入力及び出力の波形６００を表す。ＶＣＯはアナログ回路５００に関して説明したが、実施形態はこれに限定されず、アナログ回路５００はデジタル制御発振器（ＤＣＯ）等を含む任意のアナログ回路を含むことができる。
【0024】
アナログ回路５００は、供給電圧ＡＶＤＤの入力を時間ｔの関数として含むことができる。正弦波発生器５０２は、供給電圧ＡＶＤＤ（ｔ）を入力として受け取り、正弦波の形状における出力電圧を含む出力電圧Ｖｓｉｎｅ（ｔ）を出力する。出力電圧Ｖｓｉｎｅ（ｔ）は、クロック信号ＣＬＫ（ｔ）を出力可能な方形波発生器５０４へ入力されることができる。波形６００は、供給電圧ＡＶＤＤ（ｔ）６０２、出力電圧Ｖｓｉｎｅ（ｔ）６０４、及びクロック信号ＣＬＫ（ｔ）６０６を表す。波形６００に示されるように、供給電圧ＡＶＤＤ（ｔ）６０２が増加すると、出力電圧Ｖｓｉｎｅ（ｔ）６０４の周波数が増加し、次いでクロック信号ＣＬＫ（ｔ）６０６の周波数も増加する。
【0025】
アナログ回路を用いてクロック信号ＣＬＫ（ｔ）を生成するために用いられる方程式は次のようなものであってよい。
【数1】
【0026】
【数2】
【0027】
従って、方程式（３）における積分は、方程式（６）に示されるような数値形式として書き換える及び／又は近似させることができる。次いで、アナログ回路の全ての入力及び出力、並びにアナログ回路５００自体の機能を、積分を用いることなく方程式において書き換え可能である。
【0028】
アナログ回路５００が数値形式に書き換えられると、アナログ回路５００はＨＤＬにおいてモデル化することができる。ＨＤＬにおけるアナログ回路５００のための疑似コードは次のようなものであってよい：
【数3】
【0029】
疑似コードは、ＶＣＯを含むアナログ回路５００のハードウェア表現（又は近似）であることができる。上記疑似コードは、△ｔの各時間ステップにて、矢印←の右の値に基づきＶｏｕｔ、Ｖｃｌｋ、φｎоｎ－ｌｉｎ、φｌｉｎの新たな値が記述されることを示す。例えば、Ｖｏｕｔは方程式ｓiｎ（φｎоｎ－ｌｉｎ＋φｌｉｎ）に基づき記述されることができるといったようにである。従って、ＶＣＯを含むアナログ回路５００はＨＤＬコードを用いてハードウェアにモデル化することができる。
【0030】
従って、アナログ回路５００は方程式及び積分の数値展開を用いてＨＤＬコードに書き換えることができる。そして、ＨＤＬコードが合成されると、アナログ回路５００はＨＤＬシミュレータ（例えばＨＤＬシミュレータ２２０）を用いてシミュレーションされることができる。
【0031】
図７は、いくつかの実施形態による、ＲＬＣ回路を含むアナログ回路７００の例示的なブロック図を表す。アナログ回路７００は、動作３０２の間にＨＤＬに変換（又は翻訳又は書き換え又は再モデル化）されることのできるアナログサブシステム（例えばアナログサブシステム２１２）の例である。
【0032】
アナログ回路７００は、電圧源ＶＤＤ、抵抗器Ｒ、インダクタＬ、コンデンサＣ、及び電流シンク７１０を含む複数の回路素子を含む。電流シンク７１０は、抵抗器ＲＤＣと、抵抗器ＲＳＷと、イネーブルスイッチＥＮとを含む。電圧源ＶＤＤを通過する電流はＩ（ｔ）であり、コンデンサＣを流れる電流はＩＣ（ｔ）であり、ノード７２０（例えば、インダクタＬ、コンデンサＣ、及び電流シンク７１０に接続するノード）から流れる電流はＩＳ（ｔ）であり、電流シンクの等価抵抗はＲＴである。ノード７２０での電圧は、供給電圧であるＡＶＤＤ（ｔ）である。
【0033】
キルヒホッフの電圧法則（ＫＶＬ）とキルヒホッフの電流法則（ＫＣＬ）を用いて、アナログ回路７００のための次の電流及び電圧方程式を得ることができる：
ここで、ＶＤＤは固定供給電圧である。
【数4】
【0034】
【数5】
【0035】
アナログ回路７００がオイラー法を用いて方程式に書き換えられると、アナログ回路７００はＨＤＬにおいてモデル化することができる。ＨＤＬにおけるアナログ回路７００のための疑似コードは次のようなものであってよい：
【数6】
【0036】
疑似コードは、ＲＬＣ回路を含むアナログ回路７００のハードウェア表現（又は近似）であることができる。上記疑似コードは、△ｔの各時間ステップにて、矢印←の右の値に基づきＲＴ、Ｉｔ＝ｄｅｔ＿ｔ、ＡＶＤＤ、ＩＳ、及びＩＣの新たな値が記述されることを示す。例えば、ＲＴは方程式［（ＲＤＣ）－１＋ＥＮ＊（ＲＳＷ）－１］－１に基づき記述されることができるといったようにである。従って、ＲＬＣ回路を含むアナログ回路７００はＨＤＬコードを用いてハードウェアにモデル化することができる。
【0037】
従って、アナログ回路７００は方程式及びオイラー法を用いてＨＤＬコードにおいて記述することができる。そして、ＨＤＬコードが合成されると、アナログ回路７００はＨＤＬシミュレータ（例えばＨＤＬシミュレータ２２０）を用いてシミュレーションされることができる。
【0038】
図８は、いくつかの実施形態による、アナログ回路７００の様々な信号の例示的なシミュレーションを表す。例示的なシミュレーション８００は、ＨＤＬコードを用いた、それぞれ電圧ＡＶＤＤ（ｔ）と電流Ｉ（Ｃ）のシミュレーションを含む波形８０２と８０４を含む。ＣＬＫ信号のシミュレーションは、クロックエッジが発生するタイミングの基準として波形８０６として示される。
【0039】
図７のアナログ回路７００を参照し、シミュレーション８００は、上記のアナログ回路７００のための疑似コードを用いて記述されたＨＤＬコードを用いた電圧ＡＶＤＤ（ｔ）のシミュレーションである波形８０２を含む。シミュレーション８００は、ＳＰＩＣＥシミュレーションを用いた電圧ＡＶＤＤ（ｔ）のシミュレーションである波形８１２も含む。波形８０２と８１２は、ＨＤＬを用いたシミュレーションがＳＰＩＣＥを用いたシミュレーションとほぼ同じ精度であることを示すよう実質的に互いに重なっている。同様に、シミュレーション８００は、ＨＤＬコードを用いた電流Ｉ（ｔ）のシミュレーションである波形８０４と、ＳＰＩＣＥを用いた電流Ｉ（ｔ）のシミュレーションである波形８１４とを含む。波形８０４と８１４は、ＨＤＬコードを用いたシミュレーション（波形８０４）が、ＳＰＩＣＥシミュレーション（波形８１４）と比較し非常に正確で類似しているため、実質的に互いに重なっている。参考までに、シミュレーション８１０は、拡大されたシミュレーション８００の一部を含む。
【0040】
図９は、本発明の実施形態による、ＨＤＬモデルのシミュレーションの精度を示す波形を表す。差分曲線９０２は、ＨＤＬコードに基づくアナログ回路７００のシミュレーションを用いて生成された波形８０２とＳＰＩＣＥに基づくアナログ回路７００のシミュレーションを用いて生成された波形８１２とが非常に類似していることを示している。いくつかの実施形態において、波形８０２の精度は、ＳＰＩＣＥシミュレーションを用いて生成された波形８１２からの差分０．３％未満である。この精度は、自身の設計におけるアナログ回路をシミュレーションすることを望む設計者のニーズに適するのに十分である。
【0041】
図１０は、いくつかの実施形態による、ＰＩＭ回路を含む例示的な回路１０００のブロック図を表す。例示的な回路１０００は、センシングＶＣＯ、エッジサンプラー、デジタル制御遅延回路（ＤＣＤＬ）、計時ＤＣＯ、及び内部電源ドメインＶＤＤ＿ＳＥＮＳＥのための電流シンクと配電ネットワークといった、いくつかのアナログ回路ブロックを含む。例示的な回路１０００は、プログラム分周器、デジタル遅延回路、疑似ランダム２値信号列（ＰＲＢＳ）回路、アキュムレータ、デジタル信号処理（ＤＳＰ）回路、ＡＮＤゲート、及びマルチプレクサといった、いくつかのデジタル回路ブロックも含む。追加的なアナログブロック及び／又はデジタルブロックが例示的な回路１０００に含まれてよい。
【0042】
図１１は、いくつかの実施形態による、例示的な回路１０００の協調シミュレーションとＨＤＬシミュレーションの実行の比較を示す表を表す。従来のシミュレーションシステム及び方法では、非常に長い時間がかかり、コンピューティング能力やライセンスといった多くのリソースが必要となる可能性がある、ＳＰＩＣＥシミュレーション又は他のトランジスタレベルシミュレーションを用いてアナログ回路ブロック（又はアナログサブシステム）をシミュレーションする可能性がある。アナログサブシステムのみがＳＰＩＣＥを用いてシミュレートされる協調シミュレーションを用いる場合であっても、シミュレーション実行時間は非常に緩慢である。一方、いくつかの実施形態において、アナログサブシステムがデジタル形式に変換される場合、アナログサブシステムはＨＤＬにて記述されることができ、ＨＤＬシミュレーションがデジタルサブシステムのようにアナログサブシステムをシミュレーションすることができる。
【0043】
図１１に示されるように、協調シミュレーションのシミュレーション長は２５６ｐｔｓであり、ＨＤＬベースのシミュレーションでは４８９２ｐｔｓである。用語「ｐｔｓ」は、一般的に、特定のシミュレーションの読み出しを算出するための単位として用いられる。協調シミュレーションのの検証時間は３５時間であり、ＨＤＬベースのシミュレーションでは６時間を費やすのみである。シミュレーション長÷検証時間として定義される正規化速度は、協調シミュレーションで７．３ｐｔｓ／時間であり、ＨＤＬベースのシミュレーションは、協調シミュレーションよりも１１２倍速い８１５ｐｔｓ／時間の正規化速度を有する。特定の数字が用いられているとはいえ、実施形態はこれに限定されず、シミュレーション長、検証時間、及び正規化速度は、回路設計や、特定のシミュレータ等といった様々な要因とに応じて値が増減する可能性がある。
【0044】
図１２は、いくつかの実施形態による、従来のシミュレーション方法と開示された技術とを比較した表を表す。シミュレーションのためアナログサブシステムとデジタルサブシステムの両方をモデル化するためＨＤＬを用いるいくつかの利点が示される。
【0045】
第１に、協調シミュレーションのシミュレーション時間は、アナログサブシステムがＳＰＩＣＥにてシミュレーションされる必要があるため長い。アナログのみのシミュレーションのシミュレーション時間は、デジタルサブシステムでさえＳＰＩＣＥにてシミュレーションされるため、更に長い。一方、ＨＤＬベースのシミュレーションのためのシミュレーション時間は短い。
【0046】
第２に、協調シミュレーションは、アナログサブシステムがＳＰＩＣＥでシミュレーションするシミュレータを用いてシミュレーションされ、デジタルサブシステムがＨＤＬでシミュレーションされるシミュレータを用いてシミュレーションされるため、複数のシミュレータライセンスの使用を要する。一方、アナログのみ及びＨＤＬベースのシミュレーションは、より少ないライセンスを要する。
【0047】
第３に、アナログのみのシミュレーションは、各ゲート及び回路がトランジスタレベルでモデル化されなければならないため、例えば実証実験のための高レベルモデリングの助けとならない。一方、協調シミュレーションとＨＤＬベースのシミュレーションの両方は高レベルモデリングを可能とする。
【0048】
第４に、アナログのみのシミュレーションは、デジタルサブシステムのためのトランジスタレベルネットリストを要し、協調シミュレーション及びＨＤＬベースのシミュレーションでは要さない。これは、シミュレーションのために設計を合成するためにかかる時間量及びリソースを削減することができる。
【0049】
第５に、設計を縮小して設計の機能をシミュレーションする能力が重要である。アナログのみのシミュレーション方法は、各トランジスタ、抵抗器、コンデンサ等がその接続された端子を有さなければならないため、大規模設計の助けとならない。協調シミュレーション方法は、やはりアナログサブシステムに全ての接続を正確に作成することを要するため、若干良いのみである。一方、ＨＤＬベースのシミュレーションは、ゲートレベル接続が合成器により自動的に作成されるため、アナログサブシステムとデジタルサブシステムの両方を有する設計のための大幅な縮小を可能とすることができる。
【0050】
従って、ＨＤＬベースのシミュレーションは、協調シミュレーション及びアナログのみのシミュレーションに対し有利である。
【0051】
図１３は、いくつかの実施形態による、回路設計を最適化するための例示的な方法１３００のフロー図である。簡単な概要において、方法１３００は、アナログサブシステムをＨＤＬにてモデル化する動作１３１０で始まり、ＨＤＬベースのアナログサブシステムモデリングで混合モードシステムをシミュレーションする動作１３２０へ続く。動作１３１０は、アナログサブシステムのためトランジスタレベルネットリストをＨＤＬネットリストへ直接変換又は翻訳する動作１３１２を含むことができる。動作１３１２は、アナログサブシステムがトランジスタレベルネットリストで記述されてメモリに格納されている場合、自動的に実行されることができる。プロセッサ（例えばＩＨＳ１００）は、自動的にトランジスタレベルネットリストを受け取ってＨＤＬレベルネットリストへ翻訳することができる。アナログサブシステムがＨＤＬネットリストへ変換されると、方法１３００は動作１３２０へ進むことができる。動作１３２０は図３の動作３２０に類似することができ、明確化のため類似の説明は繰り返さない。
【0052】
図１４は、いくつかの実施形態による、回路設計を最適化するための例示的な方法１４００のフロー図を表す。例えば、方法１４００は、アナログサブシステム２１２をＨＤＬにてモデル化し、ＨＤＬシミュレータ２２０においてＨＤＬベースの設計モデル２１０をシミュレーションすることを説明している。方法１４００は図１のＩＨＳ１００を用いて実行されてよいが、実施形態はこれに限定されない。
【0053】
簡単な概要において、方法１４００は、ＩＣの回路設計を受け取る動作１４０２で始まる。方法１４００は、ＩＣの第１のサブシステムの第１の回路設計と、ＩＣの第２のサブシステムの第２の設計とを特定する動作１４０４へ続く。第１のサブシステムは複数のデジタル変数信号上で動作し、第２のサブシステムは複数のアナログ変数信号上で動作する。方法１４００は、第１の回路設計に基づき第１のＨＤＬネットリストを合成する動作１４０６へ続く。方法１４００は、第２の回路設計に基づき第２のＨＤＬネットリストを合成する動作１４０８へ続く。方法１４００は、第１のＨＤＬネットリストと第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いて、ＩＣの回路設計の動作を取得する動作１４１０へ続く。
【0054】
動作１４０２は、ＩＣの回路設計（例えば設計モデル２１０）を受け取ることを含む。回路設計は、ＩＨＳ１００又は他のコンピューティングシステムを介して提供されてよい。
【0055】
動作１４０４は、第１の部分をアナログサブシステム（例えばアナログサブシステム２１２）として特定し、第２の部分をデジタルサブシステム（例えばデジタルサブシステム２１４）として特定することを含む。図１０の例示的な回路１０００に示されるように、アナログサブシステムは複数のアナログコンポーネントを含んでよく、デジタルサブシステムは複数のデジタルコンポーネントを含んでよい。アナログサブシステムは、元はトランジスタレベルネットリストにて記述されてよい。そのような場合、１つ以上のプロセッサがＨＤＬネットリストを生成するために用いられてよい。いくつかの実施形態において、ユーザは、導関数及び積分を含むアナログサブシステムの動作を、数値方程式及び／又はオイラー法に翻訳してよい。動作のＨＤＬへの翻訳は、アナログサブシステム動作の近似を含んでよい。
【0056】
動作１４０６は、第１の回路設計に基づき第１のＨＤＬネットリストを合成することを含む。第１のＨＤＬネットリストは、アナログサブシステムのＨＤＬモデルを含んでよい。
【0057】
動作１４０８は、第２の回路設計に基づき第２のＨＤＬネットリストを合成することを含む。第２のＨＤＬネットリストは、デジタルサブシステムのＨＤＬモデルを含んでよい。
【0058】
動作１４１０は、単一のＨＤＬベースのシミュレータを用いて第１のＨＤＬネットリストと第２のＨＤＬネットリストをシミュレーションすることを含む。
【0059】
本発明の１つの様態は、回路設計を最適化するための方法を開示する。方法は、集積回路の回路設計を受け取ることと、ＩＣの第１のサブシステムの第１の回路設計と、ＩＣの第２のサブシステムの第２の回路設計とを特定することを含む。第１のサブシステムは複数のデジタル変数信号上で動作し、第２のサブシステムは複数のアナログ変数信号上で動作する。方法は、第１の回路設計に基づき第１のＨＤＬネットリストを合成することと、第２の回路設計に基づき第２のＨＤＬネットリストを合成することと、第１のＨＤＬネットリストと第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いて、ＩＣの回路設計の動作を取得することとを更に含む。
【0060】
本発明のもう１つの様態において、コンピュータにより実行されたときにコンピュータにＩＣ設計を最適化するための方法を実行させるＩＣ設計ツールのための命令を格納する、非一時的なコンピュータ読み取り可能記憶媒体を開示する。方法は、集積回路の回路設計を受け取ることと、ＩＣの第１のサブシステムの第１の回路設計と、ＩＣの第２のサブシステムの第２の回路設計とを特定することを含む。第１のサブシステムは複数のデジタル変数信号上で動作し、第２のサブシステムは複数のアナログ変数信号上で動作する。方法は、第１の回路設計に基づき第１のＨＤＬネットリストを合成することと、第２の回路設計に基づき第２のＨＤＬネットリストを合成することと、第１のＨＤＬネットリストと第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いて、ＩＣの回路設計の動作を取得することとを更に含む。
【0061】
本発明の更にもう１つの様態において、ＩＣ設計を最適化するための装置を開示する。装置は、デジタルサブシステムとアナログサブシステムとを含むＩＣの回路設計を受け取り、デジタルサブシステムのための第１のＨＤＬネットリストを合成し、加算、減算、乗算、及び除算演算子のみに基づきアナログサブシステムのための第２のＨＤＬネットリストを合成し、第１のＨＤＬネットリストと第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いて、ＩＣの回路設計の動作を取得するよう構成された１つ以上のプロセッサを含む。
【0062】
ここで用いられるとき、用語「約」、「およそ」は、一般的に、述べられた数字のプラス又はマイナス１０％を意味する。例えば、約０．５は０．４５と０．５５を含み、約１０は９～１１を含み、約１０００は９００～１１００を含む。
【0063】
上記は、当業者が本発明の態様をより好ましく理解できるように、いくつかの実施形態の特徴を概説している。当業者は、ここで紹介した実施形態と同一の目的を実行するため、及び／又は同一の利点を達成するため、他の処理及び構造を設計又は改変するための基礎として、本開示を容易に用いることができることを理解すべきである。当業者はまた、そのような均等な構造は本発明の精神及び範囲から逸脱せず、本発明の精神及び範囲から逸脱することなく様々な改変、置き換え、及び変更を行うことができることを理解すべきである。
【産業上の利用可能性】
【0064】
本発明の回路及び方法は、システムオンチップ（ＳＯＣ）設計及び回路検証に適用することができる。
【符号の説明】
【0065】
１００：ＩＨＳ
１１２：Ｉ／Ｏコンポーネント
１１４：ディスプレイ
１１６：ワイドエリアネットワーク（ＷＡＮ）
１２０：中央処理装置（ＣＰＵ）
１２２：メモリ
１２４：大容量記憶装置
１２６：ビデオアダプタ
１２８：Ｉ／Ｏインターフェイス
１３０：バス
１４０：ネットワークインターフェイス
２００：アーキテクチャ
２１０：設計モデル
２１２：アナログサブシステム
２１４：デジタルサブシステム
２２０：ＨＤＬシミュレータ
２３０：転送
２４０：接続
３００、１３００、１４００：方法
３０２、３１０、３１２、３１４、３１６、３１８、３２０、３２２、３２４、３２６、１３１０、１３１２、１３２０、１４０２、１４０４、１４０６、１４０８、１４１０：動作
５００、７００：アナログ回路
５０２：正弦波発生器
５０４：方形波発生器
６００、８０２、８０４、８０６、８１２、８１４：波形
６０２：供給電圧ＡＶＤＤ（ｔ）
６０４：出力電圧Ｖｓｉｎｅ（ｔ）
６０６：クロック信号ＣＬＫ（ｔ）
７１０、Ｉ：電流
７２０：ノード
８００、８１０：シミュレーション
９０２：差分曲線
１０００：例示的な回路
ＡＶＤＤ：電圧
Ｃ：コンデンサ
ＣＬＫ：クロック信号
ＥＮ：イネーブルスイッチ
Ｌ：インダクタ
Ｒ、ＲＤＣ、ＲＳＷ：抵抗器
ＶＤＤ：電圧源
１１２：Ｉ／Ｏコンポーネント
１１４：ディスプレイ
１１６：ワイドエリアネットワーク（ＷＡＮ）
１２０：中央処理装置（ＣＰＵ）
１２２：メモリ
１２４：大容量記憶装置
１２６：ビデオアダプタ
１２８：Ｉ／Ｏインターフェイス
１３０：バス
１４０：ネットワークインターフェイス
２００：アーキテクチャ
２１０：設計モデル
２１２：アナログサブシステム
２１４：デジタルサブシステム
２２０：ＨＤＬシミュレータ
２３０：転送
２４０：接続
３００、１３００、１４００：方法
３０２、３１０、３１２、３１４、３１６、３１８、３２０、３２２、３２４、３２６、１３１０、１３１２、１３２０、１４０２、１４０４、１４０６、１４０８、１４１０：動作
５００、７００：アナログ回路
５０２：正弦波発生器
５０４：方形波発生器
６００、８０２、８０４、８０６、８１２、８１４：波形
６０２：供給電圧ＡＶＤＤ（ｔ）
６０４：出力電圧Ｖｓｉｎｅ（ｔ）
６０６：クロック信号ＣＬＫ（ｔ）
７１０、Ｉ：電流
７２０：ノード
８００、８１０：シミュレーション
９０２：差分曲線
１０００：例示的な回路
ＡＶＤＤ：電圧
Ｃ：コンデンサ
ＣＬＫ：クロック信号
ＥＮ：イネーブルスイッチ
Ｌ：インダクタ
Ｒ、ＲＤＣ、ＲＳＷ：抵抗器
ＶＤＤ：電圧源
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【手続補正書】
【提出日】2023-02-07
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
集積回路（ＩＣ）の回路設計を受け取ることと、
前記ＩＣの第１のサブシステムの第１の回路設計と、前記ＩＣの第２のサブシステムの第２の回路設計とを特定することであって、前記第１のサブシステムが複数のデジタル変数信号上で動作し、前記第２のサブシステムがアナログ変換信号上で動作することと、
前記第１の回路設計に基づき第１のハードウェア記述言語（ＨＤＬ）ネットリストを合成することと、
前記第２の回路設計に基づき第２のＨＤＬネットリストを合成することと、
前記第１のＨＤＬネットリストと前記第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いて、前記ＩＣの前記回路設計の動作を取得することと
を含む、
回路設計を最適化するための方法。
前記ＩＣの第１のサブシステムの第１の回路設計と、前記ＩＣの第２のサブシステムの第２の回路設計とを特定することであって、前記第１のサブシステムが複数のデジタル変数信号上で動作し、前記第２のサブシステムがアナログ変換信号上で動作することと、
前記第１の回路設計に基づき第１のハードウェア記述言語（ＨＤＬ）ネットリストを合成することと、
前記第２の回路設計に基づき第２のＨＤＬネットリストを合成することと、
前記第１のＨＤＬネットリストと前記第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いて、前記ＩＣの前記回路設計の動作を取得することと
を含む、
回路設計を最適化するための方法。
【請求項2】
前記第２のＨＤＬネットリストを合成することが、
前記複数のアナログ変数信号のうちの１つ以上の対応するアナログ変数信号の関数である複数の方程式に基づき前記第２のサブシステムを記述すること
を更に含む、
請求項１に記載の方法。
前記複数のアナログ変数信号のうちの１つ以上の対応するアナログ変数信号の関数である複数の方程式に基づき前記第２のサブシステムを記述すること
を更に含む、
請求項１に記載の方法。
【請求項3】
前記第２のＨＤＬネットリストを合成することが、
微分方程式を含む前記複数の方程式のうちの第１の方程式を特定することと、
前記第１の方程式の各微分項を対応する数値微分項に変換することと
を更に含む、
請求項２に記載の方法。
微分方程式を含む前記複数の方程式のうちの第１の方程式を特定することと、
前記第１の方程式の各微分項を対応する数値微分項に変換することと
を更に含む、
請求項２に記載の方法。
【請求項4】
前記ＩＣの前記回路設計の動作を取得することが、
前記第２のＨＤＬネットリストへ入力される複数の時間変数のそれぞれをインクリメントすることにより、前記複数のアナログ変数信号の現在の状態をそれぞれ更新することと、
前記第１のＨＤＬネットリストへ入力される、クロック信号又は入力信号のうちの少なくとも１つに基づき、前記複数のデジタル変数信号の現在の状態をそれぞれ更新することと
を更に含む、
請求項１に記載の方法。
前記第２のＨＤＬネットリストへ入力される複数の時間変数のそれぞれをインクリメントすることにより、前記複数のアナログ変数信号の現在の状態をそれぞれ更新することと、
前記第１のＨＤＬネットリストへ入力される、クロック信号又は入力信号のうちの少なくとも１つに基づき、前記複数のデジタル変数信号の現在の状態をそれぞれ更新することと
を更に含む、
請求項１に記載の方法。
【請求項5】
コンピュータにより実行されたときに前記コンピュータに集積回路（ＩＣ）設計を最適化するための方法を実行させるＩＣ設計ツールのための命令を格納する、非一時的なコンピュータ読み取り可能記憶媒体であって、
前記方法が、
アナログ回路をモデル化するため複数の第１の状態変数を特定することと、
前記アナログ回路の作動を制御する複数の第１の状態変数で複数の積分/微分ベースの方程式を構築することと、
前記複数の積分/微分ベースの方程式を、基本的に加算、減算、乗算、及び除算演算子で構成されたそれぞれの方程式に変換することと、
前記アナログ回路の動作を取得するため、変換された前記方程式に基づき、第１のハードウェア記述言語（ＨＤＬ）ベースのシミュレーションを実行することと
を含む、
非一時的なコンピュータ読み取り可能記憶媒体。
前記方法が、
アナログ回路をモデル化するため複数の第１の状態変数を特定することと、
前記アナログ回路の作動を制御する複数の第１の状態変数で複数の積分/微分ベースの方程式を構築することと、
前記複数の積分/微分ベースの方程式を、基本的に加算、減算、乗算、及び除算演算子で構成されたそれぞれの方程式に変換することと、
前記アナログ回路の動作を取得するため、変換された前記方程式に基づき、第１のハードウェア記述言語（ＨＤＬ）ベースのシミュレーションを実行することと
を含む、
非一時的なコンピュータ読み取り可能記憶媒体。
【請求項6】
前記方法が、
デジタル回路をモデル化するため複数の第２の状態変数を特定することと、
前記デジタル回路の動作を取得するため、第２のＨＤＬベースのシミュレーションを実行することと
を更に含む、
請求項５に記載の非一時的なコンピュータ読み取り可能記憶媒体。
デジタル回路をモデル化するため複数の第２の状態変数を特定することと、
前記デジタル回路の動作を取得するため、第２のＨＤＬベースのシミュレーションを実行することと
を更に含む、
請求項５に記載の非一時的なコンピュータ読み取り可能記憶媒体。
【請求項7】
前記方法が、
変換された前記方程式に基づき前記アナログ回路のためのＨＤＬネットリストを構築することであって、前記ＨＤＬネットリストが前記第１のＨＤＬベースのシミュレーションのための入力として用いられること
を更に含む、
請求項５に記載の非一時的なコンピュータ読み取り可能記憶媒体。
変換された前記方程式に基づき前記アナログ回路のためのＨＤＬネットリストを構築することであって、前記ＨＤＬネットリストが前記第１のＨＤＬベースのシミュレーションのための入力として用いられること
を更に含む、
請求項５に記載の非一時的なコンピュータ読み取り可能記憶媒体。
【請求項8】
１つ以上のプロセッサを含む、集積回路（ＩＣ）設計を最適化するための装置であって、
前記１つ以上のプロセッサが、
デジタルサブシステムとアナログサブシステムとを含む前記ＩＣのための回路設計を受け取り、
前記デジタルサブシステムのための第１のハードウェア記述言語（ＨＤＬ）ネットリストを合成し、
加算、減算、乗算、及び除算演算子のみに基づき前記アナログサブシステムのための第２のＨＤＬネットリストを合成し、
前記第１のＨＤＬネットリストと前記第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いて、前記ＩＣの前記回路設計の動作を取得する
よう構成された、
装置。
前記１つ以上のプロセッサが、
デジタルサブシステムとアナログサブシステムとを含む前記ＩＣのための回路設計を受け取り、
前記デジタルサブシステムのための第１のハードウェア記述言語（ＨＤＬ）ネットリストを合成し、
加算、減算、乗算、及び除算演算子のみに基づき前記アナログサブシステムのための第２のＨＤＬネットリストを合成し、
前記第１のＨＤＬネットリストと前記第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いて、前記ＩＣの前記回路設計の動作を取得する
よう構成された、
装置。
【請求項9】
前記１つ以上のプロセッサが、
それぞれが複数のアナログ変数信号のうちの１つ以上の対応するアナログ変数信号の関数である複数の方程式に基づき前記アナログサブシステムを記述し、
微分方程式を含む前記複数の方程式のうちの第１の方程式を特定し、
前記第１の方程式の各微分項を対応する数値微分項に変換する
よう更に構成された、
請求項８に記載の装置。
それぞれが複数のアナログ変数信号のうちの１つ以上の対応するアナログ変数信号の関数である複数の方程式に基づき前記アナログサブシステムを記述し、
微分方程式を含む前記複数の方程式のうちの第１の方程式を特定し、
前記第１の方程式の各微分項を対応する数値微分項に変換する
よう更に構成された、
請求項８に記載の装置。
【請求項10】
前記１つ以上のプロセッサが、
それぞれが複数のアナログ変数信号のうちの１つ以上の対応するアナログ変数信号の関数である複数の方程式に基づき前記アナログサブシステム記述し、
積分方程式を含む前記複数の方程式のうちの第２の方程式を特定し、
前記第２の方程式の各積分項を対応する数値積分項に変換する
よう更に構成された、
請求項８に記載の装置。
それぞれが複数のアナログ変数信号のうちの１つ以上の対応するアナログ変数信号の関数である複数の方程式に基づき前記アナログサブシステム記述し、
積分方程式を含む前記複数の方程式のうちの第２の方程式を特定し、
前記第２の方程式の各積分項を対応する数値積分項に変換する
よう更に構成された、
請求項８に記載の装置。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【0059】
本発明の１つの様態は、回路設計を最適化するための方法を開示する。方法は、集積回路の回路設計を受け取ることと、ＩＣの第１のサブシステムの第１の回路設計と、ＩＣの第２のサブシステムの第２の回路設計とを特定することを含む。第１のサブシステムは複数のデジタル変数信号上で動作し、第２のサブシステムは複数のアナログ変数信号上で動作する。方法は、第１の回路設計に基づき第１のＨＤＬネットリストを合成することと、第２の回路設計に基づき第２のＨＤＬネットリストを合成することと、第１のＨＤＬネットリストと第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いて、ＩＣの回路設計の動作を取得することとを更に含む。
前記第２のＨＤＬネットリストを合成することが、積分方程式を含む前記複数の方程式のうちの第２の方程式を特定することと、前記第２の方程式の各積分項を対応する数値積分項に変換することとを更に含む、前記回路設計を最適化するための方法。
取得された前記動作に基づき前記ＩＣの前記回路設計を検証することを更に含む、前記回路設計を最適化するための方法。を最適化するための方法。
前記第１のサブシステムが１つ以上の論理セルを含む、前記回路設計を最適化するための方法。
前記第２のサブシステムが、電流ミラー、増幅器、電圧制御発振器、又は１つ以上の抵抗器－インダクタ－コンデンサ（ＲＬＣ）コンポーネントのうちの１つ以上を含む、前記回路設計を最適化するための方法。
前記ＩＣが、前記第１のサブシステムが、分周器、デジタル遅延回路、疑似ランダム２値信号列回路、アキュムレータ、デジタル信号処理回路を含み、前記第２のサブシステムが、電圧制御発振器、サンプラー、デジタル制御遅延線、電流シンク、及びデジタル制御発振器を含む、電力インピーダンス測定システムを含む、前記回路設計を最適化するための方法。
前記第２のＨＤＬネットリストを合成することが、積分方程式を含む前記複数の方程式のうちの第２の方程式を特定することと、前記第２の方程式の各積分項を対応する数値積分項に変換することとを更に含む、前記回路設計を最適化するための方法。
取得された前記動作に基づき前記ＩＣの前記回路設計を検証することを更に含む、前記回路設計を最適化するための方法。を最適化するための方法。
前記第１のサブシステムが１つ以上の論理セルを含む、前記回路設計を最適化するための方法。
前記第２のサブシステムが、電流ミラー、増幅器、電圧制御発振器、又は１つ以上の抵抗器－インダクタ－コンデンサ（ＲＬＣ）コンポーネントのうちの１つ以上を含む、前記回路設計を最適化するための方法。
前記ＩＣが、前記第１のサブシステムが、分周器、デジタル遅延回路、疑似ランダム２値信号列回路、アキュムレータ、デジタル信号処理回路を含み、前記第２のサブシステムが、電圧制御発振器、サンプラー、デジタル制御遅延線、電流シンク、及びデジタル制御発振器を含む、電力インピーダンス測定システムを含む、前記回路設計を最適化するための方法。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【0060】
本発明のもう１つの様態において、コンピュータにより実行されたときにコンピュータにＩＣ設計を最適化するための方法を実行させるＩＣ設計ツールのための命令を格納する、非一時的なコンピュータ読み取り可能記憶媒体を開示する。方法は、集積回路の回路設計を受け取ることと、ＩＣの第１のサブシステムの第１の回路設計と、ＩＣの第２のサブシステムの第２の回路設計とを特定することを含む。第１のサブシステムは複数のデジタル変数信号上で動作し、第２のサブシステムは複数のアナログ変数信号上で動作する。方法は、第１の回路設計に基づき第１のＨＤＬネットリストを合成することと、第２の回路設計に基づき第２のＨＤＬネットリストを合成することと、第１のＨＤＬネットリストと第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いて、ＩＣの回路設計の動作を取得することとを更に含む。
前記第１のＨＤＬベースのシミュレーションを実行することと、前記第２のＨＤＬベースのシミュレーションを実行することが、単一のシミュレータにより同時に実行される、前記非一時的なコンピュータ読み取り可能記憶媒体。
前記第１のＨＤＬベースのシミュレーションを実行することが、変換された前記方程式に入力される複数の時間変数のそれぞれをインクリメントすることにより、前記複数の第１の状態変数を更新することを含む、前記非一時的なコンピュータ読み取り可能記憶媒体。
前記アナログ回路が、電流ミラー、増幅器、電圧制御発振器、又は１つ以上の抵抗器－インダクタ－コンデンサ（ＲＬＣ）コンポーネントのうちの少なくとも１つを含む、前記非一時的なコンピュータ読み取り可能記憶媒体。
前記第１のＨＤＬベースのシミュレーションを実行することと、前記第２のＨＤＬベースのシミュレーションを実行することが、単一のシミュレータにより同時に実行される、前記非一時的なコンピュータ読み取り可能記憶媒体。
前記第１のＨＤＬベースのシミュレーションを実行することが、変換された前記方程式に入力される複数の時間変数のそれぞれをインクリメントすることにより、前記複数の第１の状態変数を更新することを含む、前記非一時的なコンピュータ読み取り可能記憶媒体。
前記アナログ回路が、電流ミラー、増幅器、電圧制御発振器、又は１つ以上の抵抗器－インダクタ－コンデンサ（ＲＬＣ）コンポーネントのうちの少なくとも１つを含む、前記非一時的なコンピュータ読み取り可能記憶媒体。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正の内容】
【0061】
本発明の更にもう１つの様態において、ＩＣ設計を最適化するための装置を開示する。装置は、デジタルサブシステムとアナログサブシステムとを含むＩＣの回路設計を受け取り、デジタルサブシステムのための第１のＨＤＬネットリストを合成し、加算、減算、乗算、及び除算演算子のみに基づきアナログサブシステムのための第２のＨＤＬネットリストを合成し、第１のＨＤＬネットリストと第２のＨＤＬネットリストの両方を入力として単一のＨＤＬベースのシミュレータを用いて、ＩＣの回路設計の動作を取得するよう構成された１つ以上のプロセッサを含む。
前記デジタルサブシステムが１つ以上の論理セルを含む、前記ＩＣ設計を最適化するための装置。
前記アナログサブシステムが、電流ミラー、増幅器、電圧制御発振器、又は１つ以上の抵抗器－インダクタ－コンデンサ（ＲＬＣ）コンポーネントのうちの１つ以上を含む、前記ＩＣ設計を最適化するための装置。
前記デジタルサブシステムが１つ以上の論理セルを含む、前記ＩＣ設計を最適化するための装置。
前記アナログサブシステムが、電流ミラー、増幅器、電圧制御発振器、又は１つ以上の抵抗器－インダクタ－コンデンサ（ＲＬＣ）コンポーネントのうちの１つ以上を含む、前記ＩＣ設計を最適化するための装置。
【外国語明細書】