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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023129773
(43)【公開日】2023-09-20
(54)【発明の名称】差動増幅器
(51)【国際特許分類】
H03F 3/45 20060101AFI20230912BHJP
H03F 3/34 20060101ALI20230912BHJP
【ＦＩ】
H03F3/45 210
H03F3/45 110
H03F3/34 210
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2022034022
(22)【出願日】2022-03-07
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】100099818
【弁理士】
【氏名又は名称】安孫子 勉
(72)【発明者】
【氏名】小川 正訓
(72)【発明者】
【氏名】森下 伊織
【テーマコード（参考）】
5J500
【Ｆターム（参考）】
5J500AA01
5J500AA12
5J500AA47
5J500AC13
5J500AF09
5J500AF11
5J500AF12
5J500AH10
5J500AH17
5J500AH25
5J500AH26
5J500AH29
5J500AK05
5J500AK06
5J500AK08
5J500AK09
5J500AK47
5J500AM17
5J500AM21
5J500AT02
5J500DN02
5J500DN11
5J500DN22
5J500DN24
5J500DP01
5J500DP03
(57)【要約】 （修正有）
【課題】従来の入力オフセット電圧の改善策に比してより確実に入力オフセット電圧の改善を図った差動増幅器を提供する。
【解決手段】ＮチャンネルＭＯＳＦＥＴを用いて差動増幅可能に構成されてなる第１の差動対１０１と、ＰチャンネルＭＯＳＦＥＴを用いて差動増幅可能に構成されてなる第２の差動対１０２とが、入力に対して並列的に設けられ、各々の出力が加算可能に構成されてなる差動増幅器において、カレントミラー回路１０５を設ける。カレントミラー回路１０５は、第１の差動対１０１の出力段と第２の差動対１０２の出力段のそれぞれに電流供給可能であり、同相入力電圧の変化に伴う第１の差動対１０１と第２の差動対１０２の動作の切り替わりによる第１の差動対１０１及び第２の差動対１０２の出力段の電圧変動を抑圧する。
【選択図】図１
【解決手段】ＮチャンネルＭＯＳＦＥＴを用いて差動増幅可能に構成されてなる第１の差動対１０１と、ＰチャンネルＭＯＳＦＥＴを用いて差動増幅可能に構成されてなる第２の差動対１０２とが、入力に対して並列的に設けられ、各々の出力が加算可能に構成されてなる差動増幅器において、カレントミラー回路１０５を設ける。カレントミラー回路１０５は、第１の差動対１０１の出力段と第２の差動対１０２の出力段のそれぞれに電流供給可能であり、同相入力電圧の変化に伴う第１の差動対１０１と第２の差動対１０２の動作の切り替わりによる第１の差動対１０１及び第２の差動対１０２の出力段の電圧変動を抑圧する。
【選択図】図１
【特許請求の範囲】
【請求項1】
ＮチャンネルＭＯＳＦＥＴを用いて差動増幅可能に構成されてなる第１の差動対と、ＰチャンネルＭＯＳＦＥＴを用いて差動増幅可能に構成されてなる第２の差動対とが、入力に対して並列的に設けられ、各々の出力が加算可能に構成されてなる差動増幅器において、
カレントミラー回路が設けられ、前記カレントミラー回路は、
前記第１の差動対の出力段と前記第２の差動対の出力段のそれぞれに電流供給可能に構成されてなり、
同相入力電圧の変化に伴う前記第１の差動対と第２の差動対の動作の切り替わりによる前記第１及び第２の差動対の出力段の電圧変動を抑圧可能としたことを特徴とする差動増幅器。
カレントミラー回路が設けられ、前記カレントミラー回路は、
前記第１の差動対の出力段と前記第２の差動対の出力段のそれぞれに電流供給可能に構成されてなり、
同相入力電圧の変化に伴う前記第１の差動対と第２の差動対の動作の切り替わりによる前記第１及び第２の差動対の出力段の電圧変動を抑圧可能としたことを特徴とする差動増幅器。
【請求項2】
前記第１の差動対のテール電流を供給するテール電流供給回路が設けられ、
前記カレントミラー回路は、ＰチャンネルＭＯＳＦＥＴを用いた入力段トランジスタ、及び、第１乃至第４の出力段トランジスタを有してなり、前記入力段トランジスタのソースと前記第１乃至第４の出力段トランジスタのソースは相互に接続されて正電源電圧が印加可能とされる一方、前記入力段トランジスタのゲートと前記第１乃至第４の出力段トランジスタのゲートは相互に接続されると共に前記入力段トランジスタのドレインと接続され、前記入力段トランジスタのドレインは、前記テール電流供給回路の出力段に接続され、
前記第１及び第２の出力段トランジスタのドレインは、前記第２の差動対の２つの出力段に、前記第３及び第４の出力段トランジスタのドレインは、前記第１の差動対の２つの出力段に、それぞれ接続されてなることを特徴とする請求項１記載の差動増幅器。
前記カレントミラー回路は、ＰチャンネルＭＯＳＦＥＴを用いた入力段トランジスタ、及び、第１乃至第４の出力段トランジスタを有してなり、前記入力段トランジスタのソースと前記第１乃至第４の出力段トランジスタのソースは相互に接続されて正電源電圧が印加可能とされる一方、前記入力段トランジスタのゲートと前記第１乃至第４の出力段トランジスタのゲートは相互に接続されると共に前記入力段トランジスタのドレインと接続され、前記入力段トランジスタのドレインは、前記テール電流供給回路の出力段に接続され、
前記第１及び第２の出力段トランジスタのドレインは、前記第２の差動対の２つの出力段に、前記第３及び第４の出力段トランジスタのドレインは、前記第１の差動対の２つの出力段に、それぞれ接続されてなることを特徴とする請求項１記載の差動増幅器。
【請求項3】
前記入力段トランジスタのドレインと前記テール電流供給回路の出力段との間には、ＰチャンネルＭＯＳＦＥＴを用いたカスコード用入力段トランジスタが設けられ、前記カスコード用入力段トランジスタのソースは、前記入力段トランジスタのドレインに、前記カスコード用入力段トランジスタのドレインは、ゲートと共に前記テール電流供給回路の出力段に、それぞれ接続され、
前記第１の出力段トランジスタのドレインと前記第２の差動対の出力段の一方との間には、カスコード用第１の出力段トランジスタが設けられ、前記カスコード用第１の出力段トランジスタのソースは、前記第１の出力段トランジスタのドレインに、前記カスコード用第１の出力段トランジスタのゲートは、前記カスコード用入力段トランジスタのゲートに、前記カスコード用第１の出力段トランジスタのドレインは、前記第２の差動対の出力段の一方に、それぞれ接続され、
前記第２の出力段トランジスタのドレインと前記第２の差動対の出力段の他方との間には、カスコード用第２の出力段トランジスタが設けられ、前記カスコード用第２の出力段トランジスタのソースは、前記第２の出力段トランジスタのドレインに、前記カスコード用第２の出力段トランジスタのゲートは、前記カスコード用入力段トランジスタのゲートに、前記カスコード用第２の出力段トランジスタのドレインは、前記第２の差動対の出力段の他方に、それぞれ接続されてなることを特徴とする請求項２記載の差動増幅器。
前記第１の出力段トランジスタのドレインと前記第２の差動対の出力段の一方との間には、カスコード用第１の出力段トランジスタが設けられ、前記カスコード用第１の出力段トランジスタのソースは、前記第１の出力段トランジスタのドレインに、前記カスコード用第１の出力段トランジスタのゲートは、前記カスコード用入力段トランジスタのゲートに、前記カスコード用第１の出力段トランジスタのドレインは、前記第２の差動対の出力段の一方に、それぞれ接続され、
前記第２の出力段トランジスタのドレインと前記第２の差動対の出力段の他方との間には、カスコード用第２の出力段トランジスタが設けられ、前記カスコード用第２の出力段トランジスタのソースは、前記第２の出力段トランジスタのドレインに、前記カスコード用第２の出力段トランジスタのゲートは、前記カスコード用入力段トランジスタのゲートに、前記カスコード用第２の出力段トランジスタのドレインは、前記第２の差動対の出力段の他方に、それぞれ接続されてなることを特徴とする請求項２記載の差動増幅器。
【請求項4】
前記カレントミラー回路に代えて、第１のカレントミラー回路と第２のカレントミラー回路が設けられ、
前記第１のカレントミラー回路は、前記第２の差動対の出力段に電流供給可能に構成されてなり、
前記第２のカレントミラー回路は、前記第１の差動対の出力段に電流供給可能に構成されてなることを特徴とする請求項１記載の差動増幅器。
前記第１のカレントミラー回路は、前記第２の差動対の出力段に電流供給可能に構成されてなり、
前記第２のカレントミラー回路は、前記第１の差動対の出力段に電流供給可能に構成されてなることを特徴とする請求項１記載の差動増幅器。
【請求項5】
前記第１及び第２のカレントミラー回路は、ＰチャンネルＭＯＳＦＥＴを用いてなり、
前記第１のカレントミラー回路は、第１のカレントミラー用入力段トランジスタ、及び、第１のカレントミラー用第１及び第２の出力段トランジスタを有してなり、
前記第２のカレントミラー回路は、第２のカレントミラー用入力段トランジスタ、及び、第２のカレントミラー用第１及び第２の出力段トランジスタを有してなり、
前記第１のカレントミラー回路において、前記第１のカレントミラー用入力段トランジスタのソースと前記第１のカレントミラー用第１及び第２の出力段トランジスタのソースは相互に接続されて正電源電圧が印加可能とされる一方、前記第１のカレントミラー用入力段トランジスタのゲートと前記第１のカレントミラー用第１及び第２の出力段トランジスタのゲートは相互に接続されると共に前記第１のカレントミラー用入力段トランジスタのドレインと接続され、前記第１のカレントミラー用入力段トランジスタのドレインは、前記テール電流供給回の出力段に接続され、
前記第１のカレントミラー用第１及び第２の出力段トランジスタのドレインは、前記第２の差動対の２つの出力段に、それぞれ接続され、
前記第２のカレントミラー回路において、前記第２のカレントミラー用入力段トランジスタのソースと前記第２のカレントミラー用第１及び第２の出力トランジスタのソースは相互に接続されて正電源電圧が印加可能とされる一方、前記第２のカレントミラー用入力段トランジスタのゲートと前記第２のカレントミラー用第１及び第２の出力段トランジスタのゲートは相互に接続されると共に前記第２のカレントミラー用入力段トランジスタのドレインと接続され、前記第２のカレントミラー用入力段トランジスタのドレインは、前記テール電流供給回の出力段に接続され、
前記第２のカレントミラー用第１及び第２の出力段トランジスタのドレインは、前記第１の差動対の２つの出力段に、それぞれ接続されてなることを特徴とする請求項４記載の差動増幅器。
前記第１のカレントミラー回路は、第１のカレントミラー用入力段トランジスタ、及び、第１のカレントミラー用第１及び第２の出力段トランジスタを有してなり、
前記第２のカレントミラー回路は、第２のカレントミラー用入力段トランジスタ、及び、第２のカレントミラー用第１及び第２の出力段トランジスタを有してなり、
前記第１のカレントミラー回路において、前記第１のカレントミラー用入力段トランジスタのソースと前記第１のカレントミラー用第１及び第２の出力段トランジスタのソースは相互に接続されて正電源電圧が印加可能とされる一方、前記第１のカレントミラー用入力段トランジスタのゲートと前記第１のカレントミラー用第１及び第２の出力段トランジスタのゲートは相互に接続されると共に前記第１のカレントミラー用入力段トランジスタのドレインと接続され、前記第１のカレントミラー用入力段トランジスタのドレインは、前記テール電流供給回の出力段に接続され、
前記第１のカレントミラー用第１及び第２の出力段トランジスタのドレインは、前記第２の差動対の２つの出力段に、それぞれ接続され、
前記第２のカレントミラー回路において、前記第２のカレントミラー用入力段トランジスタのソースと前記第２のカレントミラー用第１及び第２の出力トランジスタのソースは相互に接続されて正電源電圧が印加可能とされる一方、前記第２のカレントミラー用入力段トランジスタのゲートと前記第２のカレントミラー用第１及び第２の出力段トランジスタのゲートは相互に接続されると共に前記第２のカレントミラー用入力段トランジスタのドレインと接続され、前記第２のカレントミラー用入力段トランジスタのドレインは、前記テール電流供給回の出力段に接続され、
前記第２のカレントミラー用第１及び第２の出力段トランジスタのドレインは、前記第１の差動対の２つの出力段に、それぞれ接続されてなることを特徴とする請求項４記載の差動増幅器。
【請求項6】
前記第１のカレントミラー用入力段トランジスタのソースは調整用第１の抵抗器を介して、前記第１のカレントミラー用第１の出力段トランジスタのソースは調整用第２の抵抗器を介して、前記第１のカレントミラー用第２の出力段トランジスタのソースは調整用第３の抵抗器を介して、共に前記正電源電圧が印加可能とされてなることを特徴とする請求項５記載の差動増幅器。
【請求項7】
前記調整用第２及び第３の抵抗器は、抵抗値が可変可能に構成されてなる可変抵抗器であることを特徴とする請求項６記載の差動増幅器。
【請求項8】
前記第１のカレントミラー回路に代えて、オフセット調整回路が設けられ、前記オフセット調整回路は、前記第２の差動対の出力段に電流供給可能に構成されてなることを特徴とする請求項４記載の差動増幅器。
【請求項9】
前記オフセット調整回路は、ＰチャンネルＭＯＳＦＥＴを用いたオフセット調整回路用第１及び第２のトランジスタを有してなり、
前記オフセット調整回路用第１及び第２のトランジスタのゲートは、相互に接続されて外部からリファレンス電圧が印加可能とされ、
前記オフセット調整回路用第１及び第２のトランジスタのソースは、前記第２の差動対の電流源である第１の定電流源に接続される一方、
前記オフセット調整回路用第１のトランジスタのドレインは、前記第２の差動対の一方の出力段に、前記オフセット調整回路用第２のトランジスタのドレインは、前記第２の差動対の他方の出力段に、それぞれ接続されてなることを特徴とする請求項８記載の差動増幅器。
前記オフセット調整回路用第１及び第２のトランジスタのゲートは、相互に接続されて外部からリファレンス電圧が印加可能とされ、
前記オフセット調整回路用第１及び第２のトランジスタのソースは、前記第２の差動対の電流源である第１の定電流源に接続される一方、
前記オフセット調整回路用第１のトランジスタのドレインは、前記第２の差動対の一方の出力段に、前記オフセット調整回路用第２のトランジスタのドレインは、前記第２の差動対の他方の出力段に、それぞれ接続されてなることを特徴とする請求項８記載の差動増幅器。
【請求項10】
前記第１の差動対は、第１の差動対用第１のトランジスタのゲートが反転入力端子に、第１の差動対用第２のトランジスタのゲートが非反転入力端子に、それぞれ接続され、前記第１の差動対用第１のトランジスタのドレインには、第１の抵抗器を介して、前記第１の差動対用第２のトランジスタのドレインには、第２の抵抗器を介して、それぞれ前記正電源電圧が印加され、
前記第１の差動対用第１のトランジスタのドレインに接続される前記第４の出力段トランジスタのオーバードライブ電圧と、前記第１の差動対用第２のトランジスタのドレインに接続される前記第３の出力段トランジスタのオーバードライブ電圧とが等しくなり、かつ、前記第２の抵抗器における電圧降下以下となるように設定されてなることを特徴とする請求項２又は請求項３記載の差動増幅器。
前記第１の差動対用第１のトランジスタのドレインに接続される前記第４の出力段トランジスタのオーバードライブ電圧と、前記第１の差動対用第２のトランジスタのドレインに接続される前記第３の出力段トランジスタのオーバードライブ電圧とが等しくなり、かつ、前記第２の抵抗器における電圧降下以下となるように設定されてなることを特徴とする請求項２又は請求項３記載の差動増幅器。
【請求項11】
前記第１の差動対は、第１の差動対用第１のトランジスタのゲートが反転入力端子に、第１の差動対用第２のトランジスタのゲートが非反転入力端子に、それぞれ接続され、前記第１の差動対用第１のトランジスタのドレインには、第１の抵抗器を介して、前記第１の差動対用第２のトランジスタのドレインには、第２の抵抗器を介して、それぞれ前記正電源電圧が印加され、
前記第１の差動対用第１のトランジスタのドレインに接続される前記第２のカレントミラー用第２の出力段トランジスタのオーバードライブ電圧と、前記第１の差動対用第２のトランジスタのドレインに接続される前記第２のカレントミラー用第１の出力段トランジスタのオーバードライブ電圧とが等しくなり、かつ、前記第２の抵抗器における電圧降下以下となるように設定されてなることを特徴とする請求項５乃至請求項９いずれか記載の差動増幅器。
前記第１の差動対用第１のトランジスタのドレインに接続される前記第２のカレントミラー用第２の出力段トランジスタのオーバードライブ電圧と、前記第１の差動対用第２のトランジスタのドレインに接続される前記第２のカレントミラー用第１の出力段トランジスタのオーバードライブ電圧とが等しくなり、かつ、前記第２の抵抗器における電圧降下以下となるように設定されてなることを特徴とする請求項５乃至請求項９いずれか記載の差動増幅器。
【請求項12】
前記カレントミラー回路に代えて、第１のカレントミラー回路が設けられ、
前記第１のカレントミラー回路は、前記第２の差動対の出力段に電流供給可能に構成されてなることを特徴とする請求項１記載の差動増幅器。
前記第１のカレントミラー回路は、前記第２の差動対の出力段に電流供給可能に構成されてなることを特徴とする請求項１記載の差動増幅器。
【請求項13】
前記第１のカレントミラー回路は、ＰチャンネルＭＯＳＦＥＴを用いた第１のカレントミラー用入力段トランジスタ、及び、第１のカレントミラー用第１及び第２の出力段トランジスタを有してなり、
前記第１のカレントミラー用入力段トランジスタのソースと前記第１のカレントミラー用第１及び第２の出力段トランジスタのソースは相互に接続されて前記正電源電圧が印加可能とされる一方、前記第１のカレントミラー用入力段トランジスタのゲートと前記第１のカレントミラー用第１及び第２の出力段トランジスタのゲートは相互に接続されると共に前記第１のカレントミラー用入力段トランジスタのドレインと接続され、前記第１のカレントミラー用入力段トランジスタのドレインは、前記テール電流供給回の出力段に接続され、
前記第１のカレントミラー用第１及び第２の出力段トランジスタのドレインは、前記第２の差動対の２つの出力段に、それぞれ接続されてなることを特徴とする請求項１２記載の差動増幅器。
前記第１のカレントミラー用入力段トランジスタのソースと前記第１のカレントミラー用第１及び第２の出力段トランジスタのソースは相互に接続されて前記正電源電圧が印加可能とされる一方、前記第１のカレントミラー用入力段トランジスタのゲートと前記第１のカレントミラー用第１及び第２の出力段トランジスタのゲートは相互に接続されると共に前記第１のカレントミラー用入力段トランジスタのドレインと接続され、前記第１のカレントミラー用入力段トランジスタのドレインは、前記テール電流供給回の出力段に接続され、
前記第１のカレントミラー用第１及び第２の出力段トランジスタのドレインは、前記第２の差動対の２つの出力段に、それぞれ接続されてなることを特徴とする請求項１２記載の差動増幅器。
【請求項14】
前記第１のカレントミラー用入力段トランジスタのソースは調整用第１の抵抗器を介して、前記第１のカレントミラー用第１の出力段トランジスタのソースは調整用第２の抵抗器を介して、前記第１のカレントミラー用第２の出力段トランジスタのソースは調整用第３の抵抗器を介して、共に前記正電源電圧が印加可能とされてなることを特徴とする請求項１３記載の差動増幅器。
【請求項15】
前記調整用第２及び第３の抵抗器は、抵抗値が可変可能に構成されてなる可変抵抗器であることを特徴とする請求項１４記載の差動増幅器。
【請求項16】
前記第カレントミラー回路に代えて、第２のオフセット調整回路が設けられ、
前記第２のオフセット調整回路は、前記第１及び前記第２の差動対の出力段に、それぞれ電流供給可能に構成されてなることを特徴とする請求項１記載の差動増幅器。
前記第２のオフセット調整回路は、前記第１及び前記第２の差動対の出力段に、それぞれ電流供給可能に構成されてなることを特徴とする請求項１記載の差動増幅器。
【請求項17】
前記第２のオフセット調整回路は、ＰチャンネルＭＯＳＦＥＴを用いたオフセット調整回路用第１乃至第４のトランジスタを有してなり、
前記オフセット調整回路用第１乃至第４のトランジスタのゲートは、相互に接続されて外部からリファレンス電圧が印加可能とされ、
前記オフセット調整回路用第１乃至第４のトランジスタのソースは、前記第２の差動対の電流源である第１の定電流源に接続される一方、
前記オフセット調整回路用第１のトランジスタのドレインは、前記第２の差動対の一方の出力段に、
前記オフセット調整回路用第２のトランジスタのドレインは、前記第２の差動対の他方の出力段に、
前記オフセット調整回路用第３のトランジスタのドレインは、前記第１の差動対の一方の出力段に、
前記オフセット調整回路用第４のトランジスタのドレインは、前記第１の差動対の他方の出力段に、それぞれ接続されてなることを特徴とする請求項１６記載の差動増幅器。
前記オフセット調整回路用第１乃至第４のトランジスタのゲートは、相互に接続されて外部からリファレンス電圧が印加可能とされ、
前記オフセット調整回路用第１乃至第４のトランジスタのソースは、前記第２の差動対の電流源である第１の定電流源に接続される一方、
前記オフセット調整回路用第１のトランジスタのドレインは、前記第２の差動対の一方の出力段に、
前記オフセット調整回路用第２のトランジスタのドレインは、前記第２の差動対の他方の出力段に、
前記オフセット調整回路用第３のトランジスタのドレインは、前記第１の差動対の一方の出力段に、
前記オフセット調整回路用第４のトランジスタのドレインは、前記第１の差動対の他方の出力段に、それぞれ接続されてなることを特徴とする請求項１６記載の差動増幅器。
【請求項18】
前記第１の差動対は、第１の差動対用第１のトランジスタのゲートが反転入力端子に、第１の差動対用第２のトランジスタのゲートが非反転入力端子に、それぞれ接続され、前記第１の差動対用第１のトランジスタのドレインには、第１の抵抗器を介して、前記第１の差動対用第２のトランジスタのドレインには、第２の抵抗器を介して、それぞれ前記正電源電圧が印加され、
前記第１の差動対用第１のトランジスタのドレインに接続される前記オフセット調整回路用第３のトランジスタの閾値電圧の絶対値に前記リファレンス電圧を加算した値と、前記第１の差動対用第２のトランジスタのドレインに接続されるオフセット調整回路用第４のトランジスタの閾値電圧の絶対値に前記リファレンス電圧を加算した値とが等しく、かつ、前記正電源電圧から前記第２の抵抗器における電圧降下を差し引いた値より大となるように設定されてなることを特徴とする請求項１７記載の差動増幅器。
前記第１の差動対用第１のトランジスタのドレインに接続される前記オフセット調整回路用第３のトランジスタの閾値電圧の絶対値に前記リファレンス電圧を加算した値と、前記第１の差動対用第２のトランジスタのドレインに接続されるオフセット調整回路用第４のトランジスタの閾値電圧の絶対値に前記リファレンス電圧を加算した値とが等しく、かつ、前記正電源電圧から前記第２の抵抗器における電圧降下を差し引いた値より大となるように設定されてなることを特徴とする請求項１７記載の差動増幅器。
【請求項19】
ＣＭＯＳ素子に代えてバイポーラ素子を用いてなることを特徴とする請求項１乃至請求項９、請求項１２乃至請求項１７いずれか記載の差動増幅器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、演算増幅器やコンパレータに用いられる差動増幅器に係り、特に、同相入力電圧に対する入力オフセット電圧の改善を図ったものに関する。
【背景技術】
【0002】
演算増幅器やコンパレータは、同相入力電圧の電圧範囲が広いこと、同相入力電圧に対して入力オフセット電圧の変動が少ないことが理想とされる。
図１８には、同相入力電圧を負電源電圧から正電源電圧まで印加可能な差動増幅器を用いた従来の演算増幅器の回路構成例における回路図が示されており、以下、同図を参照しつつ、この従来の演算増幅器について説明する。
この従来の演算増幅器は、第１及び第２のトランジスタＭ１，Ｍ２により構成された第１の差動対１０１Ｘと、第３及び第４のトランジスタＭ３，Ｍ４、及び、第１の定電流源ＣＳ１により構成された第２の差動対１０２Ｘと、第５乃至第８のトランジスタＭ５～Ｍ８を用いて構成されたフォールデットカスコード回路１０３Ｘと、第１０乃至第１２のトランジスタＭ１０～Ｍ１２により構成されたテール電流供給回路１０４Ｘとに大別されて構成されたものとなっている。
図１８には、同相入力電圧を負電源電圧から正電源電圧まで印加可能な差動増幅器を用いた従来の演算増幅器の回路構成例における回路図が示されており、以下、同図を参照しつつ、この従来の演算増幅器について説明する。
この従来の演算増幅器は、第１及び第２のトランジスタＭ１，Ｍ２により構成された第１の差動対１０１Ｘと、第３及び第４のトランジスタＭ３，Ｍ４、及び、第１の定電流源ＣＳ１により構成された第２の差動対１０２Ｘと、第５乃至第８のトランジスタＭ５～Ｍ８を用いて構成されたフォールデットカスコード回路１０３Ｘと、第１０乃至第１２のトランジスタＭ１０～Ｍ１２により構成されたテール電流供給回路１０４Ｘとに大別されて構成されたものとなっている。
【0003】
図１９には、この従来の演算増幅器における入力オフセット電圧の同相入力電圧特性が示されており、同図を参照しつつ、この演算増幅器の動作について概説する。
この同相入力電圧特性は、正電源電圧ＶＤＤ＝５Ｖ、負電源電圧ＶＳＳ＝０Ｖにおいて、同相入力電圧Ｖｉｃｍを０Ｖから５Ｖまで掃引した場合の入力オフセット電圧をプロットしたものである。
図１９によれば、従来の演算増幅器は、同相入力電圧Ｖｉｃｍ＝３．５Ｖを境界に、ＰＭＯＳ差動対動作と、ＮＭＯＳ差動対動作が切り替わることが確認できる。ここで、ＰＭＯＳ差動対とは、図１８における第２の差動対１０２Ｘを、また、ＮＭＯＳ差動対とは、図１８における第１の差動対１０１Ｘを、それぞれ意味するものとする。なお、同相入力電圧Ｖｉｃｍ＝３．５Ｖを境界に、ＰＭＯＳ差動対動作と、ＮＭＯＳ差動対動作が切り替わる理由は、図１８のリファレンス電圧端子４５Ｘにリファレンス電圧Ｖｒｅｆ１＝３．５Ｖを供給しているためである。このリファレンス電圧端子４５Ｘに供給される電圧を境界に、ＰＭＯＳ差動対動作とＮＭＯＳ差動対動作が切り替わる。
この同相入力電圧特性は、正電源電圧ＶＤＤ＝５Ｖ、負電源電圧ＶＳＳ＝０Ｖにおいて、同相入力電圧Ｖｉｃｍを０Ｖから５Ｖまで掃引した場合の入力オフセット電圧をプロットしたものである。
図１９によれば、従来の演算増幅器は、同相入力電圧Ｖｉｃｍ＝３．５Ｖを境界に、ＰＭＯＳ差動対動作と、ＮＭＯＳ差動対動作が切り替わることが確認できる。ここで、ＰＭＯＳ差動対とは、図１８における第２の差動対１０２Ｘを、また、ＮＭＯＳ差動対とは、図１８における第１の差動対１０１Ｘを、それぞれ意味するものとする。なお、同相入力電圧Ｖｉｃｍ＝３．５Ｖを境界に、ＰＭＯＳ差動対動作と、ＮＭＯＳ差動対動作が切り替わる理由は、図１８のリファレンス電圧端子４５Ｘにリファレンス電圧Ｖｒｅｆ１＝３．５Ｖを供給しているためである。このリファレンス電圧端子４５Ｘに供給される電圧を境界に、ＰＭＯＳ差動対動作とＮＭＯＳ差動対動作が切り替わる。
【0004】
したがって、同相入力電圧Ｖｉｃｍ＝３．５Ｖを境界にして、回路動作は次述するように切り替わることとなる。
まず、同相入力電圧Ｖｉｃｍが負電源電圧ＶＳＳとリファレンス電圧Ｖｒｅｆ１との間にある場合、ＰＭＯＳ差動対が動作する一方、ＮＭＯＳ差動対は非動作状態となる。
また、同相入力電圧Ｖｉｃｍがリファレンス電圧Ｖｒｅｆ１と正電源電圧ＶＤＤとの間にある場合、ＰＭＯＳ差動対は非動作状態となる一方、ＮＭＯＳ差動対は動作状態となる。
まず、同相入力電圧Ｖｉｃｍが負電源電圧ＶＳＳとリファレンス電圧Ｖｒｅｆ１との間にある場合、ＰＭＯＳ差動対が動作する一方、ＮＭＯＳ差動対は非動作状態となる。
また、同相入力電圧Ｖｉｃｍがリファレンス電圧Ｖｒｅｆ１と正電源電圧ＶＤＤとの間にある場合、ＰＭＯＳ差動対は非動作状態となる一方、ＮＭＯＳ差動対は動作状態となる。
【0005】
このように、従来の演算増幅器は、動作する差動対の切り替わりが生ずるために、図１９に示されたように、同相入力電圧Ｖｉｃｍ＝３．５Ｖ以下の場合、入力オフセット電圧がほぼ０ｍＶであるが、同相入力電圧Ｖｉｃｍ＝３．５Ｖ以上となると、入力オフセット電圧は０．４ｍＶ以上に悪化する。
【0006】
このＮＭＯＳ差動対動作時における入力オフセット電圧が悪化する原因について、以下に説明する。
最初に結論を述べれば、入力オフセット電圧の悪化の理由は、ＰＭＯＳ差動対動作時とＮＭＯＳ差動対動作時とで抵抗器Ｒ４における電圧降下の大きさが変化することにある。
最初に結論を述べれば、入力オフセット電圧の悪化の理由は、ＰＭＯＳ差動対動作時とＮＭＯＳ差動対動作時とで抵抗器Ｒ４における電圧降下の大きさが変化することにある。
【0007】
このことについて、以下詳述する。
まず、ＰＭＯＳ差動対動作時の抵抗器Ｒ４における電圧降下を導出する。
抵抗器Ｒ４における電圧降下を求めるために、ＰＭＯＳ差動対動作時のトランジスタＭ６のドレイン電流ＩＭ６を導出する。この電流ＩＭ６は、定電流源ＣＳ２、トランジスタＭ６、Ｍ９、抵抗器Ｒ２、Ｒ５を用いて、下記する式１の関係を満たすように定められる。
まず、ＰＭＯＳ差動対動作時の抵抗器Ｒ４における電圧降下を導出する。
抵抗器Ｒ４における電圧降下を求めるために、ＰＭＯＳ差動対動作時のトランジスタＭ６のドレイン電流ＩＭ６を導出する。この電流ＩＭ６は、定電流源ＣＳ２、トランジスタＭ６、Ｍ９、抵抗器Ｒ２、Ｒ５を用いて、下記する式１の関係を満たすように定められる。
【0008】
（ＩＭ６×Ｒ２）＋［２×ＩＭ６／｛ｋ’P×（Ｗ／Ｌ）Ｍ６｝］１／２＝（ＩＭ９×Ｒ５）＋［２×ＩＭ９／｛ｋ’P×（Ｗ／Ｌ）Ｍ９｝］１／２・・・式１
【0009】
ここで、ＩＭ６はトランジスタＭ６のドレイン電流、Ｒ２は抵抗器Ｒ２の抵抗値、ｋ’PはＰＭＯＳトランジスタの移動度と単位面積当たりのゲート酸化膜容量の積、（Ｗ／Ｌ）Ｍ６はトランジスタＭ６のチャネル幅Ｗをチャネル長Ｌで除した値、ＩＭ９はトランジスタＭ９のドレイン電流、Ｒ５は抵抗器Ｒ５の抵抗値、（Ｗ／Ｌ）Ｍ９はトランジスタＭ９のチャネル幅Ｗをチャネル長Ｌで除した値である。
【0010】
この式１において、Ｒ２＝Ｒ５、（Ｗ／Ｌ）Ｍ６＝（Ｗ／Ｌ）Ｍ９とすると、トランジスタＭ６のドレイン電流ＩＭ６は、トランジスタＭ９のドレイン電流ＩＭ９と同じ大きさとなる。また、トランジスタＭ９のドレイン電流ＩＭ９は、電流源ＣＳ２の電流Ｉ２と等価である。したがって、ＰＭＯＳ差動対動作時のトランジスタＭ６のドレイン電流ＩＭ６は、下記する式２のように電流源ＣＳ２の電流Ｉ２となる。
【0011】
ＰＭＯＳ差動対動作時のＩＭ６＝ＩＭ９＝Ｉ２・・・式２
【0012】
このドレイン電流ＩＭ６は、ＮＭＯＳトランジスタＭ８を介して抵抗器Ｒ４に流れ込む。さらに、抵抗器Ｒ４には、ＰＭＯＳ差動対動作時は、トランジスタＭ４を介して電流源ＣＳ１の電流Ｉ１の半分が流れ込む。したがって、ＰＭＯＳ差動対動作時の抵抗器Ｒ４の電圧降下は、下記する式３の如くに表される。
【0013】
ＰＭＯＳ差動対動作時の抵抗器Ｒ４での電圧降下＝Ｒ４×（Ｉ２＋Ｉ１／２）・・・式３
【0014】
ここで、入力オフセット電圧は、抵抗器Ｒ４での電圧降下と、抵抗器Ｒ３での電圧降下が等しくなるように、すなわち、抵抗器Ｒ４と抵抗器Ｒ３の電圧降下の差を打ち消すように発生することは、一般的に良く知られている通りである。
つまり、入力オフセット電圧は、抵抗器Ｒ４での電圧降下の関数ということができる。したがって、先の式３により算出されるＰＭＯＳ差動対動作時の抵抗器Ｒ４における電圧降下の大きさを、ＮＭＯＳ差動対動作時でも維持できれば、図１９に示されたような入力オフセット電圧の悪化は発生しない。
つまり、入力オフセット電圧は、抵抗器Ｒ４での電圧降下の関数ということができる。したがって、先の式３により算出されるＰＭＯＳ差動対動作時の抵抗器Ｒ４における電圧降下の大きさを、ＮＭＯＳ差動対動作時でも維持できれば、図１９に示されたような入力オフセット電圧の悪化は発生しない。
【0015】
しかし、図１８に示された従来の演算増幅器は、次述するように、ＮＭＯＳ差動対動作時の抵抗器Ｒ４での電圧降下の大きさは、ＰＭＯＳ差動対動作時の電圧降下の大きさを維持できず、図１９に示されたようにＮＭＯＳ差動対動作時に入力オフセット電圧が悪化する。
まず、ＮＭＯＳ差動対動作時の回路動作を説明し、抵抗器Ｒ４の電圧降下を求める。
ＮＭＯＳ差動対動作時、電流源ＣＳ１の電流Ｉ１は、ＰＭＯＳ差動対のトランジスタＭ３，Ｍ４には流れず、ＰＭＯＳトランジスタＭ１０を介してＮＭＯＳトランジスタＭ１１に流れる。
まず、ＮＭＯＳ差動対動作時の回路動作を説明し、抵抗器Ｒ４の電圧降下を求める。
ＮＭＯＳ差動対動作時、電流源ＣＳ１の電流Ｉ１は、ＰＭＯＳ差動対のトランジスタＭ３，Ｍ４には流れず、ＰＭＯＳトランジスタＭ１０を介してＮＭＯＳトランジスタＭ１１に流れる。
【0016】
ここで、ＮＭＯＳトランジスタＭ１１とＭ１２は、カレントミラー構成であり、Ｍ１１と同一の電流Ｉ１がＭ１２に流れる。このＭ１２に流れる電流Ｉ１は、トランジスタＭ１，Ｍ２で構成されるＮＭＯＳ差動対のテール電流となり、ＮＭＯＳ差動対を動作させる。そのため、ＮＭＯＳトランジスタＭ２を介して抵抗器Ｒ２に流れる電流の大きさは、電流Ｉ１の半分となる。したがって、トランジスタＭ６のドレイン電流は、下記する式４の関係を満たすように定められる。
【0017】
｛（Ｉ１／２＋ＩＭ６）×Ｒ２｝＋［２×ＩＭ６／｛ｋ’P×（Ｗ／Ｌ）Ｍ６｝］１／２＝（ＩＭ９×Ｒ５）＋［２×ＩＭ９／｛ｋ’P×（Ｗ／Ｌ）Ｍ９｝］１／２・・・式４
【0018】
ここで、Ｒ２＝Ｒ５、（Ｗ／Ｌ）Ｍ６＝（Ｗ／Ｌ）Ｍ９とした場合、少なくともトランジスタＭ６のドレイン電流ＩＭ６は、トランジスタＭ９のドレイン電流ＩＭ９より小さいことがわかる。トランジスタＭ９のドレイン電流ＩＭ９は、電流源ＣＳ２の電流Ｉ２と等価なので、トランジスタＭ６のドレイン電流ＩＭ６は、電流Ｉ２より小さいといえる。電流ＩＭ６が、電流Ｉ２よりどの程度小さいかを表す比率を定数Ａとすると、下記する式５のようになる。
【0019】
ＮＭＯＳ差動対動作時のＩＭ６＝ＩＭ９／Ａ＝Ｉ２／Ａ・・・式５
【0020】
ここで、定数Ａは、１より大きな値であり、したがって式５は、電流ＩＭ６が電流ＩＭ９や電流Ｉ２より小さくなることを意味する。
【0021】
次に、ＰＭＯＳトランジスタＭ４から抵抗器Ｒ４に流れ込む電流について説明する。
ＮＭＯＳ差動対動作時は、電流源ＣＳ１からの電流Ｉ１は、ＰＭＯＳトランジスタＭ１０に流れ、ＰＭＯＳトランジスタＭ４には流れない。
したがって、ＮＭＯＳ差動対動作時の抵抗器Ｒ４における電圧降下は、下記する式６で表される。
ＮＭＯＳ差動対動作時は、電流源ＣＳ１からの電流Ｉ１は、ＰＭＯＳトランジスタＭ１０に流れ、ＰＭＯＳトランジスタＭ４には流れない。
したがって、ＮＭＯＳ差動対動作時の抵抗器Ｒ４における電圧降下は、下記する式６で表される。
【0022】
ＮＭＯＳ差動対動作時の抵抗器Ｒ４での電圧降下＝Ｒ４×（Ｉ２／Ａ）・・・式６
【0023】
ＰＭＯＳ差動対動作時の抵抗器Ｒ４での電圧降下は、先の式３で表された通りである。一方、ＮＭＯＳ差動対動作時の抵抗器Ｒ４における電圧降下は、上記式６の通りであり、ＰＭＯＳ差動対動作時とは異なる値となる。そのため、図１９に示されたようにＮＭＯＳ差動対動作時は入力オフセット電圧が悪化する。
ＰＭＯＳ差動対動作時とＮＭＯＳ差動対動作時とで、抵抗器Ｒ４における電圧降下の差分は、先の式３と式６の差として、下記する式７のように表される。
ＰＭＯＳ差動対動作時とＮＭＯＳ差動対動作時とで、抵抗器Ｒ４における電圧降下の差分は、先の式３と式６の差として、下記する式７のように表される。
【0024】
ＰＭＯＳ差動対動作時とＮＭＯＳ差動対動作時とでの抵抗器Ｒ４における電圧降下の差分＝Ｒ４×（Ｉ２＋Ｉ１／２）－Ｒ４×（Ｉ２／Ａ）＝Ｒ４×｛Ｉ２（１－１／Ａ）＋Ｉ１／２｝・・・式７
【0025】
この差分が大きくなるほど、図１９に示されたようにＮＭＯＳ差動対動作時における入力オフセット電圧の悪化を招くこととなる。
このような同相入力電圧に対する入力オフセット電圧の改善策としては、例えば、特許文献１、２等に開示されたものがある。
特許文献２には、バイポーラトランジスタで構成された回路構成例が開示されおり、特許文献１には、バイポーラトランジスタをＣＭＯＳトランジスタに置き換えた回路構成例が示されている。
特許文献１に開示された回路と等価な回路構成例を図２０に示し、以下、同図を参照しつつ、入力オフセット電圧の改善策が施された回路について説明する。
このような同相入力電圧に対する入力オフセット電圧の改善策としては、例えば、特許文献１、２等に開示されたものがある。
特許文献２には、バイポーラトランジスタで構成された回路構成例が開示されおり、特許文献１には、バイポーラトランジスタをＣＭＯＳトランジスタに置き換えた回路構成例が示されている。
特許文献１に開示された回路と等価な回路構成例を図２０に示し、以下、同図を参照しつつ、入力オフセット電圧の改善策が施された回路について説明する。
【0026】
この図２０に示された回路は、先の図１８に示された回路構成に、ＮＭＯＳトランジスタＭ１００が付加された構成を有するものである。
図２１には、この回路構成における入力オフセット電圧の同相入力電圧特性が示されている。同図において、点線の特性線が、特許文献１の技術を用いた場合の入力オフセット電圧の変化特性を、また、二点鎖線の特性線が、図１８に示された従来回路における入力オフセット電圧の変化特性を、それぞれ示している。図２１によれば、特許文献１の技術を用いることで、ＮＭＯＳ差動対動作時の入力オフセット電圧が０．４ｍＶ以上の電圧レベルから０．２ｍＶ程度に改善されることが確認できる。
図２１には、この回路構成における入力オフセット電圧の同相入力電圧特性が示されている。同図において、点線の特性線が、特許文献１の技術を用いた場合の入力オフセット電圧の変化特性を、また、二点鎖線の特性線が、図１８に示された従来回路における入力オフセット電圧の変化特性を、それぞれ示している。図２１によれば、特許文献１の技術を用いることで、ＮＭＯＳ差動対動作時の入力オフセット電圧が０．４ｍＶ以上の電圧レベルから０．２ｍＶ程度に改善されることが確認できる。
【0027】
ここで、図２０に示された回路の動作について概説する。
この回路は、ＮＭＯＳ差動対動作時にのみＮＭＯＳトランジスタＭ１００が動作し、ドレイン電流ＩＭ１００が流れる点に特徴がある。
よって、ＮＭＯＳ差動対動作時におけるＰＭＯＳトランジスタＭ６のドレイン電流ＩＭ６は、下記する式８の関係式で表される。
この回路は、ＮＭＯＳ差動対動作時にのみＮＭＯＳトランジスタＭ１００が動作し、ドレイン電流ＩＭ１００が流れる点に特徴がある。
よって、ＮＭＯＳ差動対動作時におけるＰＭＯＳトランジスタＭ６のドレイン電流ＩＭ６は、下記する式８の関係式で表される。
【0028】
｛（Ｉ１／２＋ＩＭ６）×Ｒ２｝＋［２×ＩＭ６／｛ｋ’P×（Ｗ／Ｌ）Ｍ６｝］１／２＝｛（ＩＭ１００＋ＩＭ９）×Ｒ５｝＋［２×ＩＭ９／｛ｋ’P×（Ｗ／Ｌ）Ｍ９｝］１／２・・・式８
【0029】
ここで、Ｒ２＝Ｒ５、（Ｗ／Ｌ）Ｍ６＝（Ｗ／Ｌ）Ｍ９とし、さらに、ＮＭＯＳトランジスタＭ１００のドレイン電流ＩＭ１００＝Ｉ１／２とすると、トランジスタＭ６のドレイン電流ＩＭ６は、トランジスタＭ９のドレイン電流ＩＭ９と同じ大きさとなる。トランジスタＭ９のドレイン電流ＩＭ９は、電流源ＣＳ２の電流ＩＭ２と等価なので、ＮＭＯＳ差動対動作時のトランジスタＭ６のドレイン電流ＩＭ６は、下記する式９のように電流源ＣＳ２の電流ＩＭ２となる。
【0030】
ＮＭＯＳ差動対動作時のＩＭ６＝ＩＭ９＝Ｉ２・・・式９
【0031】
次に、ＰＭＯＳトランジスタＭ４から抵抗器Ｒ４に流れ込む電流について説明する。
ＮＭＯＳ差動対動作時は、電流源ＣＳ１からの電流Ｉ１は、ＰＭＯＳトランジスタＭ１０に流れ、ＰＭＯＳトランジスタＭ４には流入しないため、ＮＭＯＳ差動対動作時の抵抗器Ｒ４における電圧降下は、下記する式１０で表される。
ＮＭＯＳ差動対動作時は、電流源ＣＳ１からの電流Ｉ１は、ＰＭＯＳトランジスタＭ１０に流れ、ＰＭＯＳトランジスタＭ４には流入しないため、ＮＭＯＳ差動対動作時の抵抗器Ｒ４における電圧降下は、下記する式１０で表される。
【0032】
ＮＭＯＳ差動対動作時の抵抗器Ｒ４における電圧降下＝Ｒ４×Ｉ２・・・式１０
【0033】
一方、ＰＭＯＳ差動対動作時の抵抗器Ｒ４における電圧降下は、先の式３で表される通りである。したがって、ＰＭＯＳ差動対動作時とＮＭＯＳ差動対動作時とでの抵抗器Ｒ４における電圧降下の違いは、下記する式１１の通りとなる。
【0034】
ＰＭＯＳ差動対動作時とＮＭＯＳ差動対動作時とでの抵抗器Ｒ４における電圧降下の差分＝Ｒ４×（Ｉ２＋Ｉ１／２）－Ｒ４×Ｉ２＝Ｒ４×Ｉ１／２・・・式１１
【0035】
特許文献に開示された技術を用いた図２０の回路におけるＰＭＯＳ差動対動作時とＮＭＯＳ差動対動作時とでの抵抗器Ｒ４における電圧降下の差分は、図１８に示された回路における同様な差分（式７参照）よりも小さい。したがって、特許文献に開示された技術を適用した回路においては、入力オフセット電圧を改善することができ、その改善度は、先に図２１に示された通りである。
【先行技術文献】
【特許文献】
【0036】
【特許文献1】特開２０１８－７０７０号公報
【特許文献2】特開平８－２３７０５１号公報
【発明の概要】
【発明が解決しようとする課題】
【0037】
しかしながら、特許文献に開示された技術を適用することで、上述のように確かに入力オフセット電圧改善効果はあるものの、式１１に示されたように、理論上、完全に入力オフセット電圧を零とするには至っておらず、具体回路の回路定数等の選定によっては、必ずしも満足できる改善が実現されるとは限らない。
【0038】
本発明は、上記実状に鑑みてなされたもので、従来の入力オフセット電圧の改善策に比してより確実に入力オフセット電圧の改善を可能とする差動増幅器を提供するものである。
【課題を解決するための手段】
【0039】
上記本発明の目的を達成するため、本発明に係る差動増幅器は、
ＮチャンネルＭＯＳＦＥＴを用いて差動増幅可能に構成されてなる第１の差動対と、ＰチャンネルＭＯＳＦＥＴを用いて差動増幅可能に構成されてなる第２の差動対とが、入力に対して並列的に設けられ、各々の出力が加算可能に構成されてなる差動増幅器において、
カレントミラー回路が設けられ、前記カレントミラー回路は、
前記第１の差動対の出力段と前記第２の差動対の出力段のそれぞれに電流供給可能に構成されてなり、
同相入力電圧の変化に伴う前記第１の差動対と第２の差動対の動作の切り替わりによる前記第１及び第２の差動対の出力段の電圧変動を抑圧可能としてなるものである。
ＮチャンネルＭＯＳＦＥＴを用いて差動増幅可能に構成されてなる第１の差動対と、ＰチャンネルＭＯＳＦＥＴを用いて差動増幅可能に構成されてなる第２の差動対とが、入力に対して並列的に設けられ、各々の出力が加算可能に構成されてなる差動増幅器において、
カレントミラー回路が設けられ、前記カレントミラー回路は、
前記第１の差動対の出力段と前記第２の差動対の出力段のそれぞれに電流供給可能に構成されてなり、
同相入力電圧の変化に伴う前記第１の差動対と第２の差動対の動作の切り替わりによる前記第１及び第２の差動対の出力段の電圧変動を抑圧可能としてなるものである。
【発明の効果】
【0040】
本発明によれば、入力オフセット電圧変動の要因となる回路電流の不均一を解消するようにしたので、従来の対策技術に比して入力オフセット電圧の変動をより確実に抑圧し、特性改善を図ることができるという効果を奏するものである。
【図面の簡単な説明】
【0041】
【図1】本発明の実施の形態における差動増幅器を用いた演算増幅器の第１の回路構成例を示す回路図である。
【図3】本発明の実施の形態における差動増幅器を用いた演算増幅器の第２の回路構成例を示す回路図である。
【図4】本発明の実施の形態における差動増幅器を用いた演算増幅器の第３の回路構成例を示す回路図である。
【図6】本発明の実施の形態における差動増幅器を用いた演算増幅器の第４の回路構成例を示す回路図である。
【図7】本発明の実施の形態における差動増幅器を用いた演算増幅器の第５の回路構成例を示す回路図である。
【図8】本発明の実施の形態における差動増幅器を用いた演算増幅器の第６の回路構成例を示す回路図である。
【図10】本発明の実施の形態における差動増幅器を用いた演算増幅器の第７の回路構成例を示す回路図である。
【図12】本発明の実施の形態における差動増幅器を用いた演算増幅器の第８の回路構成例を示す回路図である。
【図13】本発明の実施の形態における差動増幅器を用いた演算増幅器の第９の回路構成例を示す回路図である。
【図14】本発明の実施の形態における差動増幅器を用いた演算増幅器の第１０の回路構成例を示す回路図である。
【図17】本発明の実施の形態における差動増幅器を用いた演算増幅器の入力オフセット電圧の同相入力電圧依存性を示す特性線図である。
【図18】従来の差動増幅器を用いた演算増幅器の一回路構成例を示す回路図である。
【図20】他の従来回路の一回路構成例を示す回路図である。
【発明を実施するための形態】
【0042】
以下、本発明の実施の形態について、図１乃至図１７を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における差動増幅器を用いた演算増幅器の第１の回路構成例について、図１を参照しつつ説明する。
この第１の回路構成例における演算増幅器は、本発明の実施の形態における差動増幅器ＤＩＦ１に、フォールデットカスコード回路１０３と出力回路１０６が接続されて構成されたものとなっている。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における差動増幅器を用いた演算増幅器の第１の回路構成例について、図１を参照しつつ説明する。
この第１の回路構成例における演算増幅器は、本発明の実施の形態における差動増幅器ＤＩＦ１に、フォールデットカスコード回路１０３と出力回路１０６が接続されて構成されたものとなっている。
【0043】
本発明の実施の形態における差動増幅器ＤＩＦ１は、第１及び第２のトランジスタ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表記）１，２により構成された第１の差動対１０１と、第３及び第４のトランジスタ（図１においては、それぞれ「Ｍ３」、「Ｍ４」と表記）３，４、及び、第１の定電流源（図１においては「ＣＳ１」と表記）７１により構成された第２の差動対１０２と、第１０乃至第１２のトランジスタ（図１においては、それぞれ「Ｍ１０」、「Ｍ１１」、「Ｍ１２」と表記）１０～１２、及び、第１０１のトランジスタ（図１においては「Ｍ１０１」と表記）１５により構成されたテール電流供給回路１０４と、第２０１乃至第２０５のトランジスタ（図１においては、それぞれ「Ｍ２０１」、「Ｍ２０２」、「Ｍ２０３」、「Ｍ２０４」、「Ｍ２０５」と表記）２１～２５により構成されたカレントミラー回路（図１においては「ＣＭ１」と表記）１０５とに大別されて構成されたものとなっている。
【0044】
本発明の実施の形態における差動増幅器において、第１の差動対１０１と第２の差動対１０２は、信号入力に対して並列的に設けられており、各々の出力がフォールデットカスコード回路１０３において加算され、出力回路１０６を介して出力されるものとなっている。
【0045】
第１の差動対１０１を構成する第１及び第２のトランジスタ（第１の差動対用第１及び第２のトランジスタ）１，２には、ＮチャンネルＭＯＳＦＥＴ（ＮチャンネルＭＯＳ電界効果トランジスタ）が用いられている。なお、以下、説明の便宜上、”ＮチャンネルＭＯＳＦＥＴ”を”ＮＭＯＳＦＥＴ”と称する。同様に、以下、説明の便宜上、「ＰチャンネルＭＯＳＦＥＴ（ＰチャンネルＭＯＳ電界効果トランジスタ）」を「ＰＭＯＳＦＥＴ」と称する。
第１のトランジスタ１のドレインは、第１の抵抗器（図１においては「Ｒ１」と表記）３１を介して、第２のトランジスタ２のドレインは、第２の抵抗器（図１においては「Ｒ２」と表記）３２を介して、共に正電源電圧端子４３に接続されて正電源電圧ＶＤＤが印加されるようになっている。一方、第１及び第２のトランジスタ１，２の各々のソースは、相互に接続されてＮＭＯＳＦＥＴを用いた第１２のトランジスタ１２のドレインに接続されている。
また、第１のトランジスタ１のゲートは、反転入力端子（図１においては「ＩＮＭ」と表記）４１に、第２のトランジスタ２のゲートは、非反転入力端子（図１においては「ＩＮＰ」と表記）４２に、それぞれ接続されている。
第１のトランジスタ１のドレインは、第１の抵抗器（図１においては「Ｒ１」と表記）３１を介して、第２のトランジスタ２のドレインは、第２の抵抗器（図１においては「Ｒ２」と表記）３２を介して、共に正電源電圧端子４３に接続されて正電源電圧ＶＤＤが印加されるようになっている。一方、第１及び第２のトランジスタ１，２の各々のソースは、相互に接続されてＮＭＯＳＦＥＴを用いた第１２のトランジスタ１２のドレインに接続されている。
また、第１のトランジスタ１のゲートは、反転入力端子（図１においては「ＩＮＭ」と表記）４１に、第２のトランジスタ２のゲートは、非反転入力端子（図１においては「ＩＮＰ」と表記）４２に、それぞれ接続されている。
【0046】
第２の差動対１０２を構成する第３及び第４のトランジスタ３，４には、ＰＭＯＳＦＥＴが用いられている。
第３及び第４のトランジスタ３，４のソースは相互に接続され、その接続点と正電源電圧端子４３との間には、第１の定電流源（図１においては「ＣＳ１」と表記）７１が接続されている。
第３及び第４のトランジスタ３，４のソースは相互に接続され、その接続点と正電源電圧端子４３との間には、第１の定電流源（図１においては「ＣＳ１」と表記）７１が接続されている。
【0047】
また、第３のトランジスタ３のドレインは、第３の抵抗器（図１においては「Ｒ３」と表記）３３を介して、また、第４のトランジスタ４のドレインは、第４の抵抗器（図１においては「Ｒ４」と表記）３４を介して、共に、負電源電圧端子４４に接続されて負電源電圧ＶＳＳが印加されるようになっている。
さらに、第３のトランジスタ３のゲートは、先の第１のトランジスタ１のゲートに、第４のトランジスタ４のゲートは、先の第２のトランジスタ２のゲートに、それぞれ接続されている。
さらに、第３のトランジスタ３のゲートは、先の第１のトランジスタ１のゲートに、第４のトランジスタ４のゲートは、先の第２のトランジスタ２のゲートに、それぞれ接続されている。
【0048】
カレントミラー回路１０５は、ＰＭＯＳＦＥＴを用いた第２０１乃至第２０５のトランジスタ２１～２５により次述するように構成されている。
第２０１乃至第２０５のトランジスタ２１～２５は、ソースが相互に接続されて、共通電位端子Ｐ０を介して正電源電圧端子４３に接続されている。
また、第２０１乃至第２０５のトランジスタ２１～２５は、ゲートが相互に接続されると共に、第２０１のトランジスタ（入力段トランジスタ）２１のドレインと共に、カレントミラー回路の入力端子Ｐ１に接続されている。
この入力端子Ｐ１には、先の第１０１のトランジスタ１５のドレインが接続されている。
第２０１乃至第２０５のトランジスタ２１～２５は、ソースが相互に接続されて、共通電位端子Ｐ０を介して正電源電圧端子４３に接続されている。
また、第２０１乃至第２０５のトランジスタ２１～２５は、ゲートが相互に接続されると共に、第２０１のトランジスタ（入力段トランジスタ）２１のドレインと共に、カレントミラー回路の入力端子Ｐ１に接続されている。
この入力端子Ｐ１には、先の第１０１のトランジスタ１５のドレインが接続されている。
【0049】
さらに、第２０２のトランジスタ（第１の出力段トランジスタ）２２のドレインは、カレントミラー回路の出力端子Ｐ２を介して、第３のトランジスタ３のドレインと、第３の抵抗器３３と、第７のトランジスタ７のソースとの接続点に接続されている。
また、第２０３のトランジスタ（第２の出力段トランジスタ）２３のドレインは、カレントミラー回路の出力端子Ｐ３を介して、第４のトランジスタ４のドレインと、第４の抵抗器３４と、第８のトランジスタ８のソースとの接続点に接続されている。
また、第２０３のトランジスタ（第２の出力段トランジスタ）２３のドレインは、カレントミラー回路の出力端子Ｐ３を介して、第４のトランジスタ４のドレインと、第４の抵抗器３４と、第８のトランジスタ８のソースとの接続点に接続されている。
【0050】
また、第２０４のトランジスタ（第３の出力段トランジスタ）２４のドレインは、カレントミラー回路の出力端子Ｐ４を介して、第２のトランジスタ２のドレインと、第２の抵抗器３２と、第６トランジスタ６のソースとの接続点に接続されている。
またさらに、第２０５のトランジスタ（第４の出力段トランジスタ）２５のドレインは、カレントミラー回路の出力端子Ｐ５を介して、第１のトランジスタ１のドレインと、第１の抵抗器３１と、第５のトランジスタ５のソースとの接続点に接続されている。
またさらに、第２０５のトランジスタ（第４の出力段トランジスタ）２５のドレインは、カレントミラー回路の出力端子Ｐ５を介して、第１のトランジスタ１のドレインと、第１の抵抗器３１と、第５のトランジスタ５のソースとの接続点に接続されている。
【0051】
テール電流供給回路１０４を構成する第１０のトランジスタ１０には、ＰＭＯＳＦＥＴが、第１１及び第１２のトランジスタ１１，１２、並びに、第１０１のトランジスタ１５には、共にＮＭＯＳＦＥＴが、それぞれ用いられており、次述するようにカレントミラー回路を構成するものとなっている。
まず、第１０のトランジスタ１０のゲートは、リファレンス電圧端子４５に接続されてリファレンス電圧Ｖｒｅｆ１が外部から印加されるようになっている。
また、第１０のトランジスタ１０のソースは、第３及び第４のトランジスタ３，４のソースに接続されている。
さらに、第１０のトランジスタ１０のドレインは、第１１のトランジスタ１１のドレインに接続されている。
まず、第１０のトランジスタ１０のゲートは、リファレンス電圧端子４５に接続されてリファレンス電圧Ｖｒｅｆ１が外部から印加されるようになっている。
また、第１０のトランジスタ１０のソースは、第３及び第４のトランジスタ３，４のソースに接続されている。
さらに、第１０のトランジスタ１０のドレインは、第１１のトランジスタ１１のドレインに接続されている。
【0052】
第１１及び第１２のトランジスタ１１，１２、並びに、第１０１のトランジスタ１５は、相互にゲートが接続されると共に、第１１のトランジスタ１１のドレインに接続されている。
また、第１１及び第１２のトランジスタ１１，１２、並びに、第１０１のトランジスタ１５は、ソースが共に負電源電圧端子４４に接続されて、負電源電圧ＶＳＳが印加されるようになっている。
そして、第１１のトランジスタ１１がカレントミラー元となっており、第１２のトランジスタ１２及び第１０１のトランジスタ１５にミラー電流が出力される構成となっている。
また、第１１及び第１２のトランジスタ１１，１２、並びに、第１０１のトランジスタ１５は、ソースが共に負電源電圧端子４４に接続されて、負電源電圧ＶＳＳが印加されるようになっている。
そして、第１１のトランジスタ１１がカレントミラー元となっており、第１２のトランジスタ１２及び第１０１のトランジスタ１５にミラー電流が出力される構成となっている。
【0053】
フォールデットカスコード回路１０３は、第１の差動対１０１と第２の差動対１０２を繋ぐ機能を有するもので、第５及び第６のトランジスタ５，６には、ＰＭＯＳＦＥＴが、第７及び第８のトランジスタ７，８には、ＮＭＯＳＦＥＴが、それぞれ用いられている。
第５及び第６のトランジスタ５，６は、各々のゲートが相互に接続される一方、第５のトランジスタ５のソースは、第１のトランジスタ１のドレインに、第６のトランジスタ６のソースは、第２のトランジスタ２のドレインに、それぞれ接続されている。
第５及び第６のトランジスタ５，６は、各々のゲートが相互に接続される一方、第５のトランジスタ５のソースは、第１のトランジスタ１のドレインに、第６のトランジスタ６のソースは、第２のトランジスタ２のドレインに、それぞれ接続されている。
【0054】
また、第７及び第８のトランジスタ７，８は、各々のゲートと第７のトランジスタ７のドレインとが相互に接続されると共に、第５のトランジスタ５のドレインに接続されている。
また、第８のトランジスタ８のドレインは、第６のトランジスタ６のドレインに接続されている。
一方、第７のトランジスタ７のソースは、第３のトランジスタ３のドレインに、第８のトランジスタ８のソースは、第４のトランジスタ４のドレインに、それぞれ接続されている。
また、第８のトランジスタ８のドレインは、第６のトランジスタ６のドレインに接続されている。
一方、第７のトランジスタ７のソースは、第３のトランジスタ３のドレインに、第８のトランジスタ８のソースは、第４のトランジスタ４のドレインに、それぞれ接続されている。
【0055】
出力回路１０６は、ＰＭＯＳＦＥＴを用いた第９のトランジスタ（図１においては「Ｍ９」と表記）９と、ＮＭＯＳＦＥＴを用いた第１３のトランジスタ（図１においては「Ｍ１３」と表記）１３と、第２及び第３の定電流源（図１においては、それぞれ「ＣＳ２」、「ＣＳ３」と表記）７２，７３を主たる構成要素として構成されている。
この出力回路１０６は、次述するようにフォールデットカスコード回路１０３と接続されている。
この出力回路１０６は、次述するようにフォールデットカスコード回路１０３と接続されている。
【0056】
フォールデットカスコード回路１０３における第５及び第６のトランジスタ５，６は、第９のトランジスタ９をミラー元とし、カレントミラー比１：１のカレントミラー回路を構成している。
すなわち、ミラー元用ＭＯＳトランジスタとしての第９のトランジスタ９は、そのゲートとドレインが相互に接続されてダイオード接続状態とされると共に、その接続点は、第５及び第６のトランジスタ５，６のゲートに接続されている。
すなわち、ミラー元用ＭＯＳトランジスタとしての第９のトランジスタ９は、そのゲートとドレインが相互に接続されてダイオード接続状態とされると共に、その接続点は、第５及び第６のトランジスタ５，６のゲートに接続されている。
【0057】
そして、第９のトランジスタ９のソースは、第５の抵抗器（図１においては「Ｒ５」と表記）３５を介して正電源電圧端子４３に接続されて正電源電圧ＶＤＤが印加されるようになっている。一方、第９のトランジスタ９のドレインと負電源電圧端子４４との間には、第２の定電流源７２が接続されている。
また、フォールデットカスコード回路１０３の第６及び第８のトランジスタ６，８の相互に接続されたドレインには、出力トランジスタである第１３のトランジスタ１３のゲートが接続されている。
また、フォールデットカスコード回路１０３の第６及び第８のトランジスタ６，８の相互に接続されたドレインには、出力トランジスタである第１３のトランジスタ１３のゲートが接続されている。
【0058】
第１３のトランジスタ１３のドレインと正電源電圧端子４３との間には、第３の定電流源７３が直列接続されて設けられると共に、ドレインは、出力端子４６に接続されている。一方、第１３のトランジスタ１３のソースは、負電源電圧端子４４に接続されて負電源電圧ＶＳＳが印加されるようになっている。さらに、第１３のトランジスタ１３のドレインとゲートとの間には、位相補償コンデンサ（図１においては「Ｃc」と表記）４０が接続されている。
【0059】
なお、図２には、図１において点線で囲まれたカレントミラー回路１０５をブロックとして表した回路図が示されている。
以下の回路動作の説明においては、図１を参照することとし、図２については、図１の回路動作の説明を以て、図２の回路動作の説明に代えることとする。
次に、かかる構成における回路動作について説明する。
最初に、以下の説明においては、説明の便宜上、第１の差動対１０１を”ＮＭＯＳ差動対”と、第２の差動対１０２を”ＰＭＯＳ差動対”と、それぞれ称することとする。
まず、ＰＭＯＳ差動対動作時の第４の抵抗器３４における電圧降下は、従来回路（図１８、図２０参照）の場合と基本的に同様であり、下記する式１２のように表される。
以下の回路動作の説明においては、図１を参照することとし、図２については、図１の回路動作の説明を以て、図２の回路動作の説明に代えることとする。
次に、かかる構成における回路動作について説明する。
最初に、以下の説明においては、説明の便宜上、第１の差動対１０１を”ＮＭＯＳ差動対”と、第２の差動対１０２を”ＰＭＯＳ差動対”と、それぞれ称することとする。
まず、ＰＭＯＳ差動対動作時の第４の抵抗器３４における電圧降下は、従来回路（図１８、図２０参照）の場合と基本的に同様であり、下記する式１２のように表される。
【0060】
ＰＭＯＳ差動対動作時の第４の抵抗器３４での電圧降下＝Ｒ４×（Ｉ２＋Ｉ１／２）・・・式１２
【0061】
なお、ここで、Ｒ４は、第４の抵抗器３４の抵抗値とする。
また、Ｉ１は、第１の定電流源７１の出力電流を、Ｉ２は、第２の定電流源７２の出力電流を、それぞれ表すものとする。
また、Ｉ１は、第１の定電流源７１の出力電流を、Ｉ２は、第２の定電流源７２の出力電流を、それぞれ表すものとする。
【0062】
次に、ＮＭＯＳ差動対動作時の第４の抵抗器３４における電圧降下を導出する。
ＮＭＯＳ差動対動作時、第１１のトランジスタ１１にドレイン電流が流れる。この第１１のトランジスタ１１とカレントミラーを構成する第１０１のトランジスタ１５にもドレイン電流が流れる。そして、第２０１のトランジスタ２１とカレントミラーを構成する第２０２のトランジスタ乃至第２０５のトランジスタ２２～２５にも、それぞれドレイン電流ＩＭ２０２、ＩＭ２０３、ＩＭ２０４、ＩＭ２０５が流れる。
ＮＭＯＳ差動対動作時、第１１のトランジスタ１１にドレイン電流が流れる。この第１１のトランジスタ１１とカレントミラーを構成する第１０１のトランジスタ１５にもドレイン電流が流れる。そして、第２０１のトランジスタ２１とカレントミラーを構成する第２０２のトランジスタ乃至第２０５のトランジスタ２２～２５にも、それぞれドレイン電流ＩＭ２０２、ＩＭ２０３、ＩＭ２０４、ＩＭ２０５が流れる。
【0063】
一方、第１及び第２のトランジスタ１，２のＮＭＯＳ差動対には、第１２のトランジスタ１２のドレイン電流が流れる。この第１２のトランジスタ１２のドレイン電流は、第１の定電流源７１のミラー電流であるため、その電流値はＩ１となる。
したがって、第１及び第２のトランジスタ１，２に、それぞれ流れるドレイン電流は、Ｉ１／２となる。
したがって、第１及び第２のトランジスタ１，２に、それぞれ流れるドレイン電流は、Ｉ１／２となる。
【0064】
ここで、本発明の実施の形態においては、第２０４及び２０５のトランジスタ２４，２５のドレイン電流を下記する式１３で表される電流値とする。
【0065】
ＩＭ２０４＝ＩＭ２０５＝Ｉ１／２・・・式１３
【0066】
このように、第１及び第２のトランジスタ１，２のドレイン電流Ｉ１／２は、第２０４及び第２０５のトランジスタ２４，２５のドレイン電流ＩＭ２０４、ＩＭ２０５で賄われることとなる。
その結果、第２の抵抗器３２に流れる電流の大きさは、第６のトランジスタ６のドレイン電流ＩＭ６となる。
そして、この第６のトランジスタ６のドレイン電流ＩＭ６は、下記する式１４で表される。
その結果、第２の抵抗器３２に流れる電流の大きさは、第６のトランジスタ６のドレイン電流ＩＭ６となる。
そして、この第６のトランジスタ６のドレイン電流ＩＭ６は、下記する式１４で表される。
【0067】
（ＩＭ６×Ｒ２）＋［２×ＩＭ６／｛ｋ’P×（Ｗ／Ｌ）Ｍ６｝］１／２＝（ＩＭ９×Ｒ５）＋［２×ＩＭ９／｛ｋ’P×（Ｗ／Ｌ）Ｍ９｝］１／２・・・式１４
【0068】
ここで、ＩＭ６は第６のトランジスタ６のドレイン電流、Ｒ２は第２の抵抗器３２の抵抗値、ｋ’PはＰＭＯＳトランジスタの移動度と単位面積当たりのゲート酸化膜容量の積、（Ｗ／Ｌ）Ｍ６は第６のトランジスタ６のチャネル幅Ｗをチャネル長Ｌで除した値、ＩＭ９は第９のトランジスタ９のドレイン電流、Ｒ５は第５の抵抗器３５の抵抗値、（Ｗ／Ｌ）Ｍ９は第９のトランジスタ９のチャネル幅Ｗをチャネル長Ｌで除した値である。
【0069】
この式１４において、Ｒ２＝Ｒ５、（Ｗ／Ｌ）Ｍ６＝（Ｗ／Ｌ）Ｍ９とすると、第６のトランジスタ６のドレイン電流ＩＭ６は、第９のトランジスタ９のドレイン電流ＩＭ９と同じ大きさとなる。また、第９のトランジスタ９のドレイン電流ＩＭ９は、第２の電流源７２の出力電流Ｉ２と等価となる。したがって、ＮＭＯＳ差動対動作時の第６のトランジスタ６のドレイン電流ＩＭ６は、下記する式１５のように第２の電流源７２の電流Ｉ２となる。
【0070】
ＮＭＯＳ差動対動作時のＩＭ６＝ＩＭ９＝Ｉ２・・・式１５
【0071】
このドレイン電流ＩＭ６は、第８のトランジスタ８を介して第４の抵抗器３４に流れ込む。さらに、第４の抵抗器３４には、第２０３のトランジスタ２３のドレイン電流ＩＭ２０３が流れ込む。このドレイン電流ＩＭ２０３の大きさを、式１６のように定める。
【0072】
ＩＭ２０３＝ＩＭ２０２＝Ｉ１／２・・・式１６
【0073】
このように定めることで、ＮＭＯＳ差動対動作時の第４の抵抗器３４における電圧降下は、下記する式１７により求められる。
【0074】
ＮＭＯＳ差動対動作時の第４の抵抗器３４での電圧降下＝Ｒ４×（Ｉ２＋Ｉ１／２）・・・式１７
【0075】
結局、先に式１２で示したＰＭＯＳ差動時の第４の抵抗器３４での電圧降下と同じ大きさとなる。
したがって、ＰＭＯＳ差動対動作時とＮＭＯＳ差動対動作時とでの第４の抵抗器３４での電圧降下の差分は零となる。
ＰＭＯＳ差動対動作時とＮＭＯＳ差動対動作時とでの第４の抵抗器３４における電圧降下の差分が零に近いほど、入力オフセット電圧はより改善されることは周知の通りであるが、本発明の実施の形態においては、上述のように数式上、第４の抵抗器３４における電圧降下の差分は零である。したがって、本発明の実施の形態における差動増幅器は、特許文献１、２の技術を適用した従来回路よりも入力オフセット電圧が確実に改善できるものであることが確認できる。
したがって、ＰＭＯＳ差動対動作時とＮＭＯＳ差動対動作時とでの第４の抵抗器３４での電圧降下の差分は零となる。
ＰＭＯＳ差動対動作時とＮＭＯＳ差動対動作時とでの第４の抵抗器３４における電圧降下の差分が零に近いほど、入力オフセット電圧はより改善されることは周知の通りであるが、本発明の実施の形態においては、上述のように数式上、第４の抵抗器３４における電圧降下の差分は零である。したがって、本発明の実施の形態における差動増幅器は、特許文献１、２の技術を適用した従来回路よりも入力オフセット電圧が確実に改善できるものであることが確認できる。
【0076】
図１７には、本発明の実施の形態における差動増幅器の同相入力電圧に対する入力オフセット電圧特性が示されており、以下、同図について説明する。
同図において、横軸は同相入力電圧を、縦軸は入力オフセット電圧を、それぞれ示している。
また、図１７においては、本発明の実施の形態における差動増幅器の同相入力電圧に対する入力オフセット電圧特性が実線の特性線で示されると共に、従来回路（図１８参照）の同特性が二点鎖線の特性線により、また、特許文献の技術を適用した回路（図２０参照）の同特性が点線の特性線により、それぞれ示されている。
同図において、横軸は同相入力電圧を、縦軸は入力オフセット電圧を、それぞれ示している。
また、図１７においては、本発明の実施の形態における差動増幅器の同相入力電圧に対する入力オフセット電圧特性が実線の特性線で示されると共に、従来回路（図１８参照）の同特性が二点鎖線の特性線により、また、特許文献の技術を適用した回路（図２０参照）の同特性が点線の特性線により、それぞれ示されている。
【0077】
図１７によれば、本発明の実施の形態における差動増幅器は、先に述べたように入力オフセット電圧はほぼ０ｍＶであり、従来回路（図１８，図２０参照）に対して入力オフセット電圧の確実な改善が確認できる。
なお、本発明の実施の形態の差動増幅器においては、第２０４及び第２０５のトランジスタ２４，２５の回路定数設定には、下記する式１８に示された条件を満たす必要がある。
なお、本発明の実施の形態の差動増幅器においては、第２０４及び第２０５のトランジスタ２４，２５の回路定数設定には、下記する式１８に示された条件を満たす必要がある。
【0078】
［２×ＩＭ２０４／｛ｋ’P×（Ｗ／Ｌ）Ｍ２０４｝］１／２＝［２×ＩＭ２０５／｛ｋ’P×（Ｗ／Ｌ）Ｍ２０５｝］１／２＜ＶＲ２・・・式１８
【0079】
ここで、ＩＭ２０４は第２０４のトランジスタ２４のドレイン電流、ｋ’PはＰＭＯＳトランジスタの移動度と単位面積当たりのゲート酸化膜容量の積、（Ｗ／Ｌ）Ｍ２０４は第２０４のトランジスタ２４のチャネル幅Ｗをチャネル長Ｌで除した値、（Ｗ／Ｌ）Ｍ２０５は第２０５のトランジスタ２５のチャネル幅Ｗをチャネル長Ｌで除した値、ＩＭ２０５は第２０５のトランジスタ２５のドレイン電流、ＶＲ２は第２の抵抗器３２における電圧降下である。
この式１８は、第２０４及び第２０５のトランジスタ２４，２５のオーバードライブ電圧が、第２の抵抗器３２における電圧降下より低い値をとるということを意味する。
この式１８は、第２０４及び第２０５のトランジスタ２４，２５のオーバードライブ電圧が、第２の抵抗器３２における電圧降下より低い値をとるということを意味する。
【0080】
仮に、この条件を満たさなかった場合、第２０４及び第２０５のトランジスタ２４，２５は、線形領域で動作することになり、所望のドレイン電流ＩＭ２０４，ＩＭ２０５が流れなくなるという問題が生ずる。
そのため、本発明の実施の形態においては、第２０４及び第２０５のトランジスタ２４，２５の回路定数を上述した条件下で設定する必要がある。
このように、本発明の実施の形態における差動増幅器にあっては、特許文献に開示された従来技術を適用する場合に比して入力オフセット電圧をより改善できるものとなっている。
そのため、本発明の実施の形態においては、第２０４及び第２０５のトランジスタ２４，２５の回路定数を上述した条件下で設定する必要がある。
このように、本発明の実施の形態における差動増幅器にあっては、特許文献に開示された従来技術を適用する場合に比して入力オフセット電圧をより改善できるものとなっている。
【0081】
次に、第２の回路構成例について、図３を参照しつつ説明する。
なお、図１に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、第１の回路構成例におけるカレントミラー回路１０５に代えて、カレントミラー回路１０５Ａが設けられた構成を有するものである。
すなわち、カレントミラー回路１０５Ａは、ＰＭＯＳＦＥＴである第２０１乃至第２０８のトランジスタ２１～２８を用いて構成されたものとなっている。
このカレントミラー回路１０５Ａは、図１に示されたカレントミラー回路１０５の回路構成を基本として、第２０６乃至第２０８のトランジスタ２６～２８が次述するように付加された構成となっている。
なお、図１に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の回路構成例は、第１の回路構成例におけるカレントミラー回路１０５に代えて、カレントミラー回路１０５Ａが設けられた構成を有するものである。
すなわち、カレントミラー回路１０５Ａは、ＰＭＯＳＦＥＴである第２０１乃至第２０８のトランジスタ２１～２８を用いて構成されたものとなっている。
このカレントミラー回路１０５Ａは、図１に示されたカレントミラー回路１０５の回路構成を基本として、第２０６乃至第２０８のトランジスタ２６～２８が次述するように付加された構成となっている。
【0082】
先ず、第２０１乃至第２０３のトランジスタ２１～２３における回路接続については、それぞれのドレイン側を除いて、図１に示された回路接続と同一である。また、第２０４及び２０５のトランジスタ２４，２５については、図１に示された回路接続と同一であるので、これらの回路接続については、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。
【0083】
最初に、第２０６乃至第２０８のトランジスタ２６乃至２８は、各々のゲートが相互に接続されると共に、第２０６のトランジスタ２６のドレインに接続されている。
また、第２０６のトランジスタ（カスコード用入力段トランジスタ）２６のソースは、第２０１のトランジスタ２１のドレインに、第２０７のトランジスタ（カスコード用第１の出力段トランジスタ）２７のソースは、第２０２のトランジスタ２２のドレインに、第２０８のトランジスタ（カスコード用第２の出力段トランジスタ）２８のソースは、第２０３のトランジスタ２３のドレインに、それぞれ接続されている。
また、第２０６のトランジスタ（カスコード用入力段トランジスタ）２６のソースは、第２０１のトランジスタ２１のドレインに、第２０７のトランジスタ（カスコード用第１の出力段トランジスタ）２７のソースは、第２０２のトランジスタ２２のドレインに、第２０８のトランジスタ（カスコード用第２の出力段トランジスタ）２８のソースは、第２０３のトランジスタ２３のドレインに、それぞれ接続されている。
【0084】
そして、第２０６のトランジスタ２６のドレインは、入力端子Ｐ１に、第２０７のトランジスタ２７のドレインは、出力端子Ｐ２に、第２０８のトランジスタ２８のドレインは、出力端子Ｐ３に、それぞれ接続されている。
なお、図３に示された回路図において、点線で囲まれたカレントミラー回路１０５Ａをブロックとして表した回路図は、先に示された図２の回路図と同一となる。
なお、図３に示された回路図において、点線で囲まれたカレントミラー回路１０５Ａをブロックとして表した回路図は、先に示された図２の回路図と同一となる。
【0085】
次に、上述した構成における第２の回路構成例の回路動作について説明する。
この第２の回路構成例におけるカレントミラー回路１０５Ａは、カスコードカレントミラー構成を有するものとなっている。すなわち、第２０１のトランジスタ２１と第２０６のトランジスタ２６、第２０２のトランジスタ２２と第２０７のトランジスタ２７、また、第２０３のトランジスタ２３と第２０８のトランジスタ２８は、それぞれカスコード接続されて、カレントミラーの一部を構成するものとなっている。
この第２の回路構成例におけるカレントミラー回路１０５Ａは、カスコードカレントミラー構成を有するものとなっている。すなわち、第２０１のトランジスタ２１と第２０６のトランジスタ２６、第２０２のトランジスタ２２と第２０７のトランジスタ２７、また、第２０３のトランジスタ２３と第２０８のトランジスタ２８は、それぞれカスコード接続されて、カレントミラーの一部を構成するものとなっている。
【0086】
このようなカスコードカレントミラー構成としたことで、第３の抵抗器３３、第４の抵抗器３４に流れ込む電流ＩＭ２０２、ＩＭ２０３の電源電圧依存性が抑制され、その結果、入力オフセット電圧の電源電圧依存性も抑制される。
なお、この第２の回路構成例においても、先の第１の回路構成例同様、第２０４及び第２０５のトランジスタ２４，２５の回路定数設定には、先の式１８に示された条件を満たす必要がある。
なお、この第２の回路構成例においても、先の第１の回路構成例同様、第２０４及び第２０５のトランジスタ２４，２５の回路定数設定には、先の式１８に示された条件を満たす必要がある。
【0087】
次に、第３の回路構成例について、図４を参照しつつ説明する。
なお、図１に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の回路構成例は、第１の回路構成例におけるカレントミラー回路１０５に代えて、第１のカレントミラー回路（図４においては「ＣＭ２」と表記）１０５Ｂ－１及び第２のカレントミラー回路（図４においては「ＣＭ３」と表記）１０５Ｂ－２が、第１の回路構成例におけるテール電流供給回路１０４に代えて、テール電流供給回路１０４Ａが、それぞれ設けられた構成を有するものである。
なお、図１に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の回路構成例は、第１の回路構成例におけるカレントミラー回路１０５に代えて、第１のカレントミラー回路（図４においては「ＣＭ２」と表記）１０５Ｂ－１及び第２のカレントミラー回路（図４においては「ＣＭ３」と表記）１０５Ｂ－２が、第１の回路構成例におけるテール電流供給回路１０４に代えて、テール電流供給回路１０４Ａが、それぞれ設けられた構成を有するものである。
【0088】
まず、テール電流供給回路１０４Ａは、第１の回路構成例に示されたテール電流供給回路１０４の構成に、ＮＭＯＳＦＥＴの第１０２のトランジスタ（図４においては「Ｍ１０２」と表記）１６が付加された構成となっている。
すなわち、第１０２のトランジスタ１６は、そのゲートが、第１０１のトランジスタ１５、第１１及び第１２のトランジスタ１１，１２の各ゲートと相互に接続されて、第１１のトランジスタ１１のドレインと接続されている。
また、第１０２のトランジスタ１６のソースは、負電源電圧端子４４に接続される一方、ドレインは、次述する第１のカレントミラー回路１０５Ｂ－１の入力端子Ｐ１１に接続されている。
すなわち、第１０２のトランジスタ１６は、そのゲートが、第１０１のトランジスタ１５、第１１及び第１２のトランジスタ１１，１２の各ゲートと相互に接続されて、第１１のトランジスタ１１のドレインと接続されている。
また、第１０２のトランジスタ１６のソースは、負電源電圧端子４４に接続される一方、ドレインは、次述する第１のカレントミラー回路１０５Ｂ－１の入力端子Ｐ１１に接続されている。
【0089】
第１のカレントミラー回路１０５Ｂ－１は、第２０２及び第２０３のトランジスタ（第１のカレントミラー用第１及び第２の出力段トランジスタ）２２，２３、並びに、第２１１のトランジスタ（図４においては「Ｍ２１１」と表記）２９を有して構成されている。
また、第２のカレントミラー回路１０５Ｂ－２は、第２０１のトランジスタ（第２のカレントミラー用入力段トランジスタ）２１、第２０４及び第２０５のトランジスタ（第２のカレントミラー用第１及び第２の出力段トランジスタ）２４，２５を有して構成されている。
第１及び第２のカレントミラー回路１０５Ｂ－１，１０５Ｂ－２のいずれも、ＰＭＯＳＦＥＴが用いられている。
また、第２のカレントミラー回路１０５Ｂ－２は、第２０１のトランジスタ（第２のカレントミラー用入力段トランジスタ）２１、第２０４及び第２０５のトランジスタ（第２のカレントミラー用第１及び第２の出力段トランジスタ）２４，２５を有して構成されている。
第１及び第２のカレントミラー回路１０５Ｂ－１，１０５Ｂ－２のいずれも、ＰＭＯＳＦＥＴが用いられている。
【0090】
第１のカレントミラー回路１０５Ｂ－１において、第２１１のトランジスタ（第１のカレントミラー用入力段トランジスタ）２９、第２０２及び第２０３のトランジスタ２２，２３は、各々のゲートが相互に接続されると共に、第２１１のトランジスタ２９のドレインに接続されており、この第２１１のトランジスタ２９のドレインは、入力端子Ｐ１１に接続されている。
この入力端子Ｐ１１には、先の第１０２のトランジスタ１６のドレインが接続されている。
この入力端子Ｐ１１には、先の第１０２のトランジスタ１６のドレインが接続されている。
【0091】
また、第２１１のトランジスタ２９、第２０２及び第２０３のトランジスタ２２，２３は、ソースが相互に接続されて、共通電位端子Ｐ１０を介して正電源電圧端子４３に接続されている。
また、第２０２のトランジスタ２２のドレインは、出力端子Ｐ１２を介して、第３のトランジスタ３のドレインと、第３の抵抗器３３と、第７のトランジスタ７のソースとの接続点に接続されている。
さらに、第２０３のトランジスタ２３のドレインは、出力端子Ｐ１３を介して、第４のトランジスタ４のドレインと、第４の抵抗器３４と、第８のトランジスタ８のソースとの接続点に接続されている。
また、第２０２のトランジスタ２２のドレインは、出力端子Ｐ１２を介して、第３のトランジスタ３のドレインと、第３の抵抗器３３と、第７のトランジスタ７のソースとの接続点に接続されている。
さらに、第２０３のトランジスタ２３のドレインは、出力端子Ｐ１３を介して、第４のトランジスタ４のドレインと、第４の抵抗器３４と、第８のトランジスタ８のソースとの接続点に接続されている。
【0092】
次に、第２のカレントミラー回路１０５Ｂ－２において、第２０１のトランジスタ２１、第２０４及び第２０５のトランジスタ２４，２５は、各々のゲートが相互に接続されると共に、第２０１のトランジスタ２１のドレインに接続されている。そして、この第２０１のトランジスタ２１のドレインは、入力端子Ｐ２１を介して第１０１のトランジスタ１５のドレインに接続されている。
【0093】
また、第２０１のトランジスタ２１、第２０４及び第２０５のトランジスタ２４，２５は、ソースが相互に接続されて、共通電位端子Ｐ２０を介して正電源電圧端子４３に接続されている。
また、第２０４のトランジスタ２４のドレインは、出力端子Ｐ２２を介して、第２のトランジスタ２のドレインと、第２の抵抗器３２と、第６のトランジスタ６のソースとの接続点に接続されている。
また、第２０４のトランジスタ２４のドレインは、出力端子Ｐ２２を介して、第２のトランジスタ２のドレインと、第２の抵抗器３２と、第６のトランジスタ６のソースとの接続点に接続されている。
【0094】
さらに、第２０５のトランジスタ２５のドレインは、出力端子Ｐ２３を介して、第１のトランジスタ１のドレインと、第１の抵抗器３１と、第５のトランジスタ５のソースとの接続点に接続されている。
なお、図５には、第１及び第２のカレントミラー回路１０５Ｂ－１，１０５Ｂ－２をブロックとして表した回路図が示されている。
以下の回路動作の説明においては、図４を参照することとし、図５については、図４の回路動作の説明を以て、図５の回路動作の説明に代えることとする。
なお、図５には、第１及び第２のカレントミラー回路１０５Ｂ－１，１０５Ｂ－２をブロックとして表した回路図が示されている。
以下の回路動作の説明においては、図４を参照することとし、図５については、図４の回路動作の説明を以て、図５の回路動作の説明に代えることとする。
【0095】
かかる構成において、第１のカレントミラー回路１０５Ｂ－１は、第２１１のトランジスタ２９、第２０２のトランジスタ２２、及び、第２０３のトランジスタ２３の各チャネル幅Ｗが短く、チャネル長Ｌが長く設定されており、チャネル長変調効果が抑制されたものとなっている。その結果、この第３の回路構成例においては、ドレイン電流ＩＭ２０２、ＩＭ２０３の電源電圧依存性が抑制される。
【0096】
一方、第２のカレントミラー回路１０５Ｂ－２は、第２０１のトランジスタ２１、第２０４のトランジスタ２４、及び、第２０５のトランジスタ２５の各チャネル幅Ｗが長く、チャネル長Ｌが短く設定されており、それによって、オーバードライブ電圧が小さくなる。その結果、第２０４及び第２０５のトランジスタ２４，２５を飽和状態で動作させるための先の式１８を満たす回路定数の設定を容易なものとしている。
このように、この第３の回路構成例においては、２つのカレントミラー回路１０５Ｂ－１，１０５Ｂ－２を設けることにより、先に説明した第１及び第２の回路構成例に比して回路定数の設定が容易となっている。
このように、この第３の回路構成例においては、２つのカレントミラー回路１０５Ｂ－１，１０５Ｂ－２を設けることにより、先に説明した第１及び第２の回路構成例に比して回路定数の設定が容易となっている。
【0097】
次に、第４の回路構成例について、図６を参照しつつ説明する。
なお、図１又は図４に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の回路構成例は、図４において示された第１のカレントミラー回路１０５Ｂ－１に代えて、次述する構成を有する第１のカレントミラー回路１０５Ｃが設けられた構成を有するものである。
第１のカレントミラー回路１０５Ｃは、第２１１のトランジスタ２９、第２０２及び第２０３のトランジスタ２２，２３、並びに、第１０１乃至第１０３の抵抗器（図６においては、それぞれ「Ｒ１０１」、「Ｒ１０２」、「Ｒ１０３」と表記）７５～７７を有して構成されている。
なお、図１又は図４に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第４の回路構成例は、図４において示された第１のカレントミラー回路１０５Ｂ－１に代えて、次述する構成を有する第１のカレントミラー回路１０５Ｃが設けられた構成を有するものである。
第１のカレントミラー回路１０５Ｃは、第２１１のトランジスタ２９、第２０２及び第２０３のトランジスタ２２，２３、並びに、第１０１乃至第１０３の抵抗器（図６においては、それぞれ「Ｒ１０１」、「Ｒ１０２」、「Ｒ１０３」と表記）７５～７７を有して構成されている。
【0098】
この第１のカレントミラー回路１０５Ｃは、図４に示された第１のカレントミラー回路１０５Ｂ－１に、第１０１乃至第１０３の抵抗器（調整用第１乃至第３の抵抗器）７５～７７が次述するように付加された構成となっている。
すなわち、第１０１乃至第１０３の抵抗器７５～７７は、第２１１のトランジスタ２９、第２０２及び第２０３のトランジスタ２２，２３のソースと共通電位端子Ｐ１０との間に設けられたものとなっている。
すなわち、第１０１乃至第１０３の抵抗器７５～７７は、第２１１のトランジスタ２９、第２０２及び第２０３のトランジスタ２２，２３のソースと共通電位端子Ｐ１０との間に設けられたものとなっている。
【0099】
具体的には、第１０１の抵抗器７５は、第２１１のトランジスタ２９のソースと共通電位端子Ｐ１０との間に、第１０２の抵抗器７６は、第２０２のトランジスタ２２のソースと共通電位端子Ｐ１０との間に、第１０３の抵抗器７７は、第２０３のトランジスタ２３のソースと共通電位端子Ｐ１０との間に、それぞれ直列接続されて設けられている。
かかる構成においては、第１０１乃至第１０３の抵抗器７５～７７を設けたことで、第２０２及び第２０３のトランジスタ２２，２３のドレイン電流ＩＭ２０２、ＩＭ２０３の電源電圧依存性がさらに抑制されることとなる。
かかる構成においては、第１０１乃至第１０３の抵抗器７５～７７を設けたことで、第２０２及び第２０３のトランジスタ２２，２３のドレイン電流ＩＭ２０２、ＩＭ２０３の電源電圧依存性がさらに抑制されることとなる。
【0100】
次に、第５の回路構成例について、図７を参照しつつ説明する。
なお、図１又は図６に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の回路構成例は、図６に示された第４の回路構成例における第１０２及び第１０３の抵抗器７６，７７を、抵抗値が可変可能な可変抵抗器である第１０２及び第１０３の抵抗器（図７においては、それぞれ、「Ｒ１０２Ａ」、「Ｒ１０２Ｂ」と表記）７６Ａ，７７Ａに変えた点が、第４の回路構成例と異なるもので、残余の部分は、基本的に同一の構成を有してなるものである。
なお、図１又は図６に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第５の回路構成例は、図６に示された第４の回路構成例における第１０２及び第１０３の抵抗器７６，７７を、抵抗値が可変可能な可変抵抗器である第１０２及び第１０３の抵抗器（図７においては、それぞれ、「Ｒ１０２Ａ」、「Ｒ１０２Ｂ」と表記）７６Ａ，７７Ａに変えた点が、第４の回路構成例と異なるもので、残余の部分は、基本的に同一の構成を有してなるものである。
【0101】
かかる構成においては、ＮＭＯＳ差動対動作時にのみ流れるドレイン電流ＩＭ２０２、ＩＭ２０３を、可変抵抗器である第１０２及び第１０３の抵抗器７６Ａ，７７Ａを用いてトリミングすることで、入力オフセット電圧の調整が可能となっている。すなわち、この第５の回路構成例は、ＰＭＯＳ差動対動作時の入力オフセット電圧を維持したまま、ＮＭＯＳ差動対動作時の入力オフセット電圧のみを調整可能としたものである。
【0102】
次に、第６の回路構成例について、図８を参照しつつ説明する。
なお、図１又は図４に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第６の回路構成例は、図４に示された第３の回路構成例における第１のカレントミラー回路１０５Ｂ－１、図６に示された第４の回路構成例における第１のカレントミラー回路１０５Ｃ、図７に示された第５の回路構成例における第１のカレントミラー回路１０５Ｄを、オフセット調整回路１００に変えると共に、同様に、各回路構成例におけるテール電流供給回路１０４Ａを、テール電流供給回路１０４に変えた構成を有してなるものである。
なお、図１又は図４に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第６の回路構成例は、図４に示された第３の回路構成例における第１のカレントミラー回路１０５Ｂ－１、図６に示された第４の回路構成例における第１のカレントミラー回路１０５Ｃ、図７に示された第５の回路構成例における第１のカレントミラー回路１０５Ｄを、オフセット調整回路１００に変えると共に、同様に、各回路構成例におけるテール電流供給回路１０４Ａを、テール電流供給回路１０４に変えた構成を有してなるものである。
【0103】
すなわち、第６の回路構成例は、オフセット調整回路１００が設けられた回路部分を除けば、残余の回路構成は、図４、図６、及び、図７のそれぞれと同一構成を有するものである。
以下、具体的な回路構成について説明する。
まず、オフセット調整回路１００は、第１の定電流源７１と第２の差動対１０２の出力段との間に設けられた構成となっている。
以下、具体的な回路構成について説明する。
まず、オフセット調整回路１００は、第１の定電流源７１と第２の差動対１０２の出力段との間に設けられた構成となっている。
【0104】
このオフセット調整回路１００は、第２０２及び第２０３のトランジスタ(オフセット調整回路用第１及び第２のトランジスタ)２２，２３を有して構成されている。
第２０２及び第２０３のトランジスタ２２，２３は、ゲートが相互に接続されると共に、共通電位端子Ｐ１０１を介して第１０のトランジスタ１０のゲートと接続されている。
第２０２及び第２０３のトランジスタ２２，２３は、ゲートが相互に接続されると共に、共通電位端子Ｐ１０１を介して第１０のトランジスタ１０のゲートと接続されている。
【0105】
また、第２０２及び第２０３のトランジスタ２２，２３は、ソースが相互に接続されると共に、入力端子Ｐ１０２を介して第１０のトランジスタ１０のソースに接続されている。
また、第２０２のトランジスタ２２のドレインは、出力端子Ｐ１０３を介して第３のトランジスタ３のドレインと第３の抵抗器３３との接続点に接続されている。
さらに、第２０３のトランジスタ２３のドレインは、出力端子Ｐ１０４を介して第４のトランジスタ４のドレインと第４の抵抗器３４との接続点に接続されている。
また、第２０２のトランジスタ２２のドレインは、出力端子Ｐ１０３を介して第３のトランジスタ３のドレインと第３の抵抗器３３との接続点に接続されている。
さらに、第２０３のトランジスタ２３のドレインは、出力端子Ｐ１０４を介して第４のトランジスタ４のドレインと第４の抵抗器３４との接続点に接続されている。
【0106】
なお、図９には、オフセット調整回路（図９においては「ＯＦ－ＡＪＤ」と表記）１００をブロックとして表した回路図が示されている。
以下の回路動作の説明においては、図８を参照することとし、図９については、図８の回路動作の説明を以て、図９の回路動作の説明に代えることとする。
この第６の回路構成例は、次述するように低消費電流化が実現できるものとなっている。
以下の回路動作の説明においては、図８を参照することとし、図９については、図８の回路動作の説明を以て、図９の回路動作の説明に代えることとする。
この第６の回路構成例は、次述するように低消費電流化が実現できるものとなっている。
【0107】
まず、ＮＭＯＳ差動対動作時、第１の定電流源７１から流れる電流Ｉ１の一部が、電流ＩＰ１０２としてオフセット調整回路１００に流入する。この電流ＩＰ１０２は、第２０２及び第２０３のトランジスタ２２，２３で分割されて、電流ＩＭ２０２、電流ＩＭ２０３となり、第３及び第４の抵抗器３３，３４に流れ込む。このように、第１の定電流源７１の電流Ｉ１の一部を、第３及び第４の抵抗器３３，３４に流し込む電流として用いることで低消費電流化を可能としている。
【0108】
なお、この第６の回路構成例においては、これまでの回路構成例と異なり、ＮＭＯＳ差動対動作時に、第２０４及び第２０５のトランジスタ２４，２５に流れる電流ＩＭ２０４、電流ＩＭ２０５の大きさが、第１の定電流源７１の電流Ｉ１の半分の大きさとは限らない。そのため、ドレイン電流ＩＭ２０４、ＩＭ２０５の大きさは、適宜、シミュレータなどを用いた調整が必要となる。
【0109】
次に、第７の回路構成例について、図１０を参照しつつ説明する。
なお、図１又は図４に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第７の回路構成例は、図４、図６、図７において、それぞれ示された２つのカレントミラー回路を用いる構成に代えて、一方の第１のカレントミラー回路１０５Ｂ－１のみを用いる構成としたものである。
なお、図１１には、図１０における第１のカレントミラー回路１０５Ｂ－１をブロックとして表した回路図が示されている。
以下の回路動作の説明においては、図１０を参照することとし、図１１については、図１０の回路動作の説明を以て、図１１の回路動作の説明に代えることとする。
なお、図１又は図４に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第７の回路構成例は、図４、図６、図７において、それぞれ示された２つのカレントミラー回路を用いる構成に代えて、一方の第１のカレントミラー回路１０５Ｂ－１のみを用いる構成としたものである。
なお、図１１には、図１０における第１のカレントミラー回路１０５Ｂ－１をブロックとして表した回路図が示されている。
以下の回路動作の説明においては、図１０を参照することとし、図１１については、図１０の回路動作の説明を以て、図１１の回路動作の説明に代えることとする。
【0110】
この第７の回路構成例は、既に説明した回路構成例に比して、必要な素子数が少なく、そのため、チップ面積の縮小化が図られたものとなっている。
なお、ＮＭＯＳ差動対動作時に、第２０２及び第２０３のトランジスタ２２，２３に流れるドレイン電流ＩＭ２０２、ＩＭ２０３は、シミュレータなどを用いて入力オフセット電圧が小さくなるように調整が必要となる。
なお、ＮＭＯＳ差動対動作時に、第２０２及び第２０３のトランジスタ２２，２３に流れるドレイン電流ＩＭ２０２、ＩＭ２０３は、シミュレータなどを用いて入力オフセット電圧が小さくなるように調整が必要となる。
【0111】
先に説明した回路構成例において、ドレイン電流ＩＭ２０２、ＩＭ２０３は、第１の定電流源７１の電流Ｉ１の半分であったが、この第７の回路構成例の場合、これまでとは異なり、ＮＭＯＳ差動対動作時に差動増幅器に追加的に流入する電流は、ドレイン電流ＩＭ２０２、ＩＭ２０３のみである。
それ故、入力オフセット電圧は、ドレイン電流ＩＭ２０２、ＩＭ２０３のみで調整することとなる。
それ故、入力オフセット電圧は、ドレイン電流ＩＭ２０２、ＩＭ２０３のみで調整することとなる。
【0112】
次に、第８の回路構成例について、図１２を参照しつつ説明する。
なお、図１、図６、又は、図１０に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第８の回路構成例は、先の第７の回路構成例における第１のカレントミラー回路１０５Ｂ－１を、第１のカレントミラー回路１０５Ｃ（図６参照）に変えた構成を有するものである。
なお、図１、図６、又は、図１０に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第８の回路構成例は、先の第７の回路構成例における第１のカレントミラー回路１０５Ｂ－１を、第１のカレントミラー回路１０５Ｃ（図６参照）に変えた構成を有するものである。
【0113】
かかる第８の回路構成例においては、第１０１乃至第１０３の抵抗器７５～７７を設けたことで、第２０２及び第２０３のトランジスタ２２，２３のドレイン電流ＩＭ２０２、ＩＭ２０３の電源電圧依存性が抑制されるものとなっている。そのため、この第８の回路構成例は、入力オフセット電圧の電源電圧依存性の抑制が可能となっている。
【0114】
次に、第９の回路構成例について、図１３を参照しつつ説明する。
なお、図１、図７、又は、図１２に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第９の回路構成例は、図１２に示された第８の回路構成例における第１のカレントミラー回路１０５Ｃに代えて、先に図７に示された第１のカレントミラー回路１０５Ｄが設けられた構成を有するものである。
なお、図１、図７、又は、図１２に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第９の回路構成例は、図１２に示された第８の回路構成例における第１のカレントミラー回路１０５Ｃに代えて、先に図７に示された第１のカレントミラー回路１０５Ｄが設けられた構成を有するものである。
【0115】
かかる構成においては、ＮＭＯＳ差動対動作時にのみ流れるドレイン電流ＩＭ２０２、ＩＭ２０３を、可変抵抗器である第１０２及び第１０３の抵抗器７６Ａ，７７Ａを用いてトリミングすることで、入力オフセット電圧の調整が可能となる。すなわち、この第９の回路構成例は、ＰＭＯＳ差動対動作時の入力オフセット電圧を維持したまま、ＮＭＯＳ差動対動作時の入力オフセット電圧のみを調整可能としたものである。
【0116】
次に、第１０の回路構成例について、図１４を参照しつつ説明する。
なお、図１、又は、図８に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第１０の回路構成例は、図８に示された第６の回路構成例におけるオフセット調整回路１００を第２のオフセット調整回路２００に、また、テール電流供給回路１０４を、テール電流供給回路１０４Ｂに、それぞれ変えた構成を有してなるものである。
なお、図１、又は、図８に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第１０の回路構成例は、図８に示された第６の回路構成例におけるオフセット調整回路１００を第２のオフセット調整回路２００に、また、テール電流供給回路１０４を、テール電流供給回路１０４Ｂに、それぞれ変えた構成を有してなるものである。
【0117】
まず、第２のオフセット調整回路２００は、第２０２乃至第２０５のトランジスタ（オフセット調整回路用第１乃至第４のトランジスタ）２２～２５を有して構成されたものとなっている。
また、テール電流供給回路１０４Ｂは、第１０乃至第１２のトランジスタ１０～１２を有して構成されたものとなっている。
以下、具体的な回路構成について説明する。
第２のオフセット調整回路２００は、第２０２乃至第２０５のトランジスタ２２～２５のゲートが相互に接続されると共に、共通電位端子Ｐ１０１を介して第１０のトランジスタ１０のゲートと接続されている。
また、テール電流供給回路１０４Ｂは、第１０乃至第１２のトランジスタ１０～１２を有して構成されたものとなっている。
以下、具体的な回路構成について説明する。
第２のオフセット調整回路２００は、第２０２乃至第２０５のトランジスタ２２～２５のゲートが相互に接続されると共に、共通電位端子Ｐ１０１を介して第１０のトランジスタ１０のゲートと接続されている。
【0118】
また、第２０２乃至第２０５のトランジスタ２２～２５は、ソースが相互に接続されると共に、入力端子Ｐ１０２を介して第１０のトランジスタ１０のソースに接続されている。
また、第２０２のトランジスタ２２のドレインは、出力端子Ｐ１０３を介して第３のトランジスタ３のドレインと第３の抵抗器３３との接続点に接続されている。
また、第２０２のトランジスタ２２のドレインは、出力端子Ｐ１０３を介して第３のトランジスタ３のドレインと第３の抵抗器３３との接続点に接続されている。
【0119】
さらに、第２０３のトランジスタ２３のドレインは、出力端子Ｐ１０４を介して第４のトランジスタ４のドレインと第４の抵抗器３４との接続点に接続されている。
またさらに、第２０４のトランジスタ２４のドレインは、出力端子Ｐ１０５を介して、第１のトランジスタ１のドレインと第１の抵抗器３１との接続点に接続されている。
また、第２０５のトランジスタ２５のドレインは、出力端子Ｐ１０６を介して、第２のトランジスタ２のドレインと第２の抵抗器３２との接続点に接続されている。
またさらに、第２０４のトランジスタ２４のドレインは、出力端子Ｐ１０５を介して、第１のトランジスタ１のドレインと第１の抵抗器３１との接続点に接続されている。
また、第２０５のトランジスタ２５のドレインは、出力端子Ｐ１０６を介して、第２のトランジスタ２のドレインと第２の抵抗器３２との接続点に接続されている。
【0120】
一方、テール電流供給回路１０４Ｂは、図１に示された第１の回路構成例のテール電流供給回路１０４における第１０１のトランジスタ１５を除いた構成を有してなるものであり、ここでの再度の詳細な回路構成についての説明は省略することとする。
【0121】
なお、図１５には、図１４における第２のオフセット調整回路２００をブロックとして表した回路図が示されている。
以下の回路動作の説明においては、図１４を参照することとし、図１５については、図１４の回路動作の説明を以て、図１５の回路動作の説明に代えることとする。
以下の回路動作の説明においては、図１４を参照することとし、図１５については、図１４の回路動作の説明を以て、図１５の回路動作の説明に代えることとする。
【0122】
この第１０の回路構成例は、これまでの回路構成例よりも低消費電流化を図った差動増幅器が実現できる。この低消費電流化が可能な理由を以下に説明する。
ＮＭＯＳ差動対動作時、第１の定電流源７１から流れる電流Ｉ１の一部が、電流ＩＰ１０２として第２のオフセット調整回路２００に流入する。この電流ＩＰ１０２は、第２０２乃至第２０５のトランジスタ２２～２５で分割され、電流ＩＭ２０２～ＩＭ２０５となる。
ＮＭＯＳ差動対動作時、第１の定電流源７１から流れる電流Ｉ１の一部が、電流ＩＰ１０２として第２のオフセット調整回路２００に流入する。この電流ＩＰ１０２は、第２０２乃至第２０５のトランジスタ２２～２５で分割され、電流ＩＭ２０２～ＩＭ２０５となる。
【0123】
そして、電流ＩＭ２０２は、第３の抵抗器３３に、電流ＩＭ２０３は、第４の抵抗器３４に、それぞれ流れ込む。
また、電流ＩＭ２０４は、第１の抵抗器３１と、第１のトランジスタ１のドレインと、第５のトランジスタ５のソースとの接続点に流れ込む。
さらに、電流ＩＭ２０５は、第２の抵抗器３２と、第２のトランジスタ２のドレインと、第６のトランジスタ６のソースとの接続点に流れ込む。
このように、第１０の回路構成例においては、第１の定電流源７１の電流Ｉ１の一部を、差動増幅器に流し込む電流として使いまわすことで低消費電流化が可能となっている。
また、電流ＩＭ２０４は、第１の抵抗器３１と、第１のトランジスタ１のドレインと、第５のトランジスタ５のソースとの接続点に流れ込む。
さらに、電流ＩＭ２０５は、第２の抵抗器３２と、第２のトランジスタ２のドレインと、第６のトランジスタ６のソースとの接続点に流れ込む。
このように、第１０の回路構成例においては、第１の定電流源７１の電流Ｉ１の一部を、差動増幅器に流し込む電流として使いまわすことで低消費電流化が可能となっている。
【0124】
なお、この第１０の回路構成例においては、第２０４及び第２０５のトランジスタ２４，２５の定数設定の際、下記する式１９の条件を満たす必要がある。
【0125】
Ｖｒｅｆ１＋ＶｔｈＭ２０４＝Ｖｒｅｆ１＋ＶｔｈＭ２０５＞ＶＤＤ－ＶＲ２・・・式１９
【0126】
ここで、Ｖｒｅｆ１は、リファレンス電圧端子４５に外部から印加されるリファレンス電圧、ＶｔｈＭ２０４は、第２０４のトランジスタ２４の閾値電圧の絶対値、ＶｔｈＭ２０５は、第２０５のトランジスタ２５の閾値電圧の絶対値、ＶＤＤは、正電源電圧、ＶＲ２は、第２の抵抗器３２における電圧降下である。
【0127】
この式１９の条件は、第２０４及び第２０５のトランジスタ２４，２５が飽和領域で動作することを表したものである。
この式１９の導出過程について、以下に説明する。
まず、第２０４のトランジスタ２４のゲート電位は、Ｖｒｅｆ１であるので、ソース電位は、下記する式２０により表される。
この式１９の導出過程について、以下に説明する。
まず、第２０４のトランジスタ２４のゲート電位は、Ｖｒｅｆ１であるので、ソース電位は、下記する式２０により表される。
【0128】
第２０４のトランジスタ２４のソース電位＝Ｖｒｅｆ１＋ＶｇｓＭ２０４＝Ｖｒｅｆ１＋ＶｔｈＭ２０４＋ＶｏｖＭ２０４・・・式２０
【0129】
ここで、ＶｇｓＭ２０４は、第２０４のトランジスタ２４のゲートとソース間の電位差の絶対値、ＶｏｖＭ２０４は、第２０４のトランジスタ２４のオーバードライブ電圧である。
したがって、下記する式２１に示されるように、第２０４のトランジスタ２４のソース電位よりオーバードライブ電圧分だけ下がった電位が、第２０４のトランジスタ２４のドレイン電位となる。
したがって、下記する式２１に示されるように、第２０４のトランジスタ２４のソース電位よりオーバードライブ電圧分だけ下がった電位が、第２０４のトランジスタ２４のドレイン電位となる。
【0130】
第２０４のトランジスタ２４のドレイン電位＝Ｖｒｅｆ１＋ＶｔｈＭ２０４・・・式２１
【0131】
これが第２０４のトランジスタ２４のドレイン電位であり、この第１０の回路構成例に必要な条件式である先の式１９の左辺となる。
例えば、正電源電圧ＶＤＤ＝５Ｖ、Ｖｒｅｆ１＝３．７Ｖ、ＶｔｈＭ２０４＝０．７Ｖ、ＶｏｖＭ２０４＝０．２Ｖの場合、第２０４のトランジスタ２４のソース電位は、４．６Ｖとなる。そして、このソース電位からＶｏｖＭ２０４＝０．２Ｖを差し引いた４．４Ｖが、第２０４のトランジスタ２４のドレイン電位となる。この４．４Ｖは、式２１でも導くことができる値である。この際、第１の抵抗器３１と第２０４のトランジスタ２４の接続点の電位、及び、第２の抵抗器３２と第２０５のトランジスタ２５の接続点の電位は、４．４Ｖより低い値とする必要がある。
以上が、式１９の意味するところである。
例えば、正電源電圧ＶＤＤ＝５Ｖ、Ｖｒｅｆ１＝３．７Ｖ、ＶｔｈＭ２０４＝０．７Ｖ、ＶｏｖＭ２０４＝０．２Ｖの場合、第２０４のトランジスタ２４のソース電位は、４．６Ｖとなる。そして、このソース電位からＶｏｖＭ２０４＝０．２Ｖを差し引いた４．４Ｖが、第２０４のトランジスタ２４のドレイン電位となる。この４．４Ｖは、式２１でも導くことができる値である。この際、第１の抵抗器３１と第２０４のトランジスタ２４の接続点の電位、及び、第２の抵抗器３２と第２０５のトランジスタ２５の接続点の電位は、４．４Ｖより低い値とする必要がある。
以上が、式１９の意味するところである。
【0132】
このように、この第１０の回路構成例は、これまでの回路構成例に比して低消費電流化が可能なものとなっている。なお、ＮＭＯＳ差動対動作時に、第２０２乃至第２０５のトランジスタ２２～２５に流れるドレイン電流ＩＭ２０２～ＩＭ２０４は、シミュレータなどを用いて入力オフセット電圧が小さくなるように調整が必要となる。
【0133】
上述の第１乃至第１０の回路構成例においては、ＣＭＯＳ素子を用いた回路構成を説明したが、本発明は、ＣＭＯＳ素子に限定されるものではなく、バイポーラ素子を用いて構成することも可能である。
図１６には、図１、図２に示された回路構成例におけるＣＭＯＳ素子であるＮＭＯＳトランジスタをＮＰＮ型バイポーラトランジスタに、同じくＰＭＯＳトランジスタをＰＮＰ型バイポーラトランジスタに、それぞれ置き換えた場合の回路図が示されている。
なお、図１等においてＣＭＯＳ素子を意味するため用いた”Ｍ”の表記を、図１６においては、”Ｑ”の表記に変えてバイポーラトランジスタを意味するものとしている。
図１６には、図１、図２に示された回路構成例におけるＣＭＯＳ素子であるＮＭＯＳトランジスタをＮＰＮ型バイポーラトランジスタに、同じくＰＭＯＳトランジスタをＰＮＰ型バイポーラトランジスタに、それぞれ置き換えた場合の回路図が示されている。
なお、図１等においてＣＭＯＳ素子を意味するため用いた”Ｍ”の表記を、図１６においては、”Ｑ”の表記に変えてバイポーラトランジスタを意味するものとしている。
【0134】
なお、具体的な回路接続については、ＭＯＳトランジスタのゲートをバイポーラトランジスタのベースに、ＭＯＳトランジスタのソースをバイポーラトランジスタのエミッタに、ＭＯＳトランジスタのドレインをバイポーラトランジスタのコレクタに、それぞれ読み替えることで先に図１、図２で説明した回路構成と基本的に同様であるので、ここでの再度の詳細な説明は省略することとする。
【産業上の利用可能性】
【0135】
従来の入力オフセット電圧の改善策に比してより確実に入力オフセット電圧の改善が所望される差動増幅器に適用できる。
【符号の説明】
【0136】
１００…オフセット調整回路
１０１…第１の差動対
１０２…第２の差動対
１０４，１０４Ａ，１０４Ｂ…テール電流供給回路
１０５，１０５Ａ，１０５Ｃ，１０５Ｄ…カレントミラー回路
１０５Ｂ－１…第１のカレントミラー回路
１０５Ｂ－２…第２のカレントミラー回路
２００…第２のオフセット調整回路
１０１…第１の差動対
１０２…第２の差動対
１０４，１０４Ａ，１０４Ｂ…テール電流供給回路
１０５，１０５Ａ，１０５Ｃ，１０５Ｄ…カレントミラー回路
１０５Ｂ－１…第１のカレントミラー回路
１０５Ｂ－２…第２のカレントミラー回路
２００…第２のオフセット調整回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】