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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023132670
(43)【公開日】2023-09-22
(54)【発明の名称】炭化珪素半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20230914BHJP
H01L 29/12 20060101ALI20230914BHJP
H01L 29/06 20060101ALI20230914BHJP
【ＦＩ】
H01L29/78 652N
H01L29/78 652T
H01L29/78 652P
H01L29/06 301V
H01L29/06 301G
H01L29/06 301M
H01L29/06 301D
H01L29/78 652H
H01L29/78 652K
H01L29/78 653A
H01L29/78 652C
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022038132
(22)【出願日】2022-03-11
(71)【出願人】
【識別番号】301021533
【氏名又は名称】国立研究開発法人産業技術総合研究所
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100104190
【弁理士】
【氏名又は名称】酒井 昭徳
(72)【発明者】
【氏名】成田 舜基
(72)【発明者】
【氏名】原田 信介
(57)【要約】
【課題】破壊耐量を向上させることができる炭化珪素半導体装置を提供すること。
【解決手段】活性領域１０およびエッジ終端領域２０におけるドリフト層は、それぞれ第１，２並列ｐｎ層３ａ，３ｂとしたＳＪ構造である。第１並列ｐｎ層３ａのｎ型カラム領域３１およびｐ型カラム領域３２は、半導体基板４０の主面に平行な第２方向Ｙにストライプ状に延在している。第２並列ｐｎ層３ｂは、第１並列ｐｎ層３ａに接して、第１並列ｐｎ層３ａの周囲を囲む。第２並列ｐｎ層３ｂは、ｎ型カラム領域３３とｐ型カラム領域３４とを活性領域１０の周囲を囲む同心状に交互に繰り返し隣接して配置してなる。半導体基板４０のおもて面と第２並列ｐｎ層３ｂとの間に、ダブルゾーンＪＴＥ構造２１が設けられている。ダブルゾーンＪＴＥ構造２１は、ｐ-型領域およびｐ--型領域を活性領域１０の周囲を囲む同心状に互いに隣接して配置してなる。
【選択図】図１
【解決手段】活性領域１０およびエッジ終端領域２０におけるドリフト層は、それぞれ第１，２並列ｐｎ層３ａ，３ｂとしたＳＪ構造である。第１並列ｐｎ層３ａのｎ型カラム領域３１およびｐ型カラム領域３２は、半導体基板４０の主面に平行な第２方向Ｙにストライプ状に延在している。第２並列ｐｎ層３ｂは、第１並列ｐｎ層３ａに接して、第１並列ｐｎ層３ａの周囲を囲む。第２並列ｐｎ層３ｂは、ｎ型カラム領域３３とｐ型カラム領域３４とを活性領域１０の周囲を囲む同心状に交互に繰り返し隣接して配置してなる。半導体基板４０のおもて面と第２並列ｐｎ層３ｂとの間に、ダブルゾーンＪＴＥ構造２１が設けられている。ダブルゾーンＪＴＥ構造２１は、ｐ-型領域およびｐ--型領域を活性領域１０の周囲を囲む同心状に互いに隣接して配置してなる。
【選択図】図１
【特許請求の範囲】
【請求項1】
炭化珪素からなる半導体基板に設けられた活性領域と、
前記活性領域の周囲を囲む終端領域と、
前記活性領域において前記半導体基板の内部に設けられた、第１の第１導電型カラム領域と第１の第２導電型カラム領域とを交互に繰り返し隣接して配置した第１並列ｐｎ層と、
前記終端領域において前記半導体基板の内部に、前記第１並列ｐｎ層に接して設けられた、第２の第１導電型カラム領域と第２の第２導電型カラム領域とを交互に繰り返し隣接して配置した第２並列ｐｎ層と、
前記半導体基板の第１主面と前記第１並列ｐｎ層との間に設けられた所定の素子構造と、
前記第１主面に設けられ、前記素子構造に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
を備え、
前記第２の第１導電型カラム領域と前記第２の第２導電型カラム領域とは前記第１並列ｐｎ層の周囲を囲む同心状に交互に繰り返し隣接して配置されていることを特徴とする炭化珪素半導体装置。
前記活性領域の周囲を囲む終端領域と、
前記活性領域において前記半導体基板の内部に設けられた、第１の第１導電型カラム領域と第１の第２導電型カラム領域とを交互に繰り返し隣接して配置した第１並列ｐｎ層と、
前記終端領域において前記半導体基板の内部に、前記第１並列ｐｎ層に接して設けられた、第２の第１導電型カラム領域と第２の第２導電型カラム領域とを交互に繰り返し隣接して配置した第２並列ｐｎ層と、
前記半導体基板の第１主面と前記第１並列ｐｎ層との間に設けられた所定の素子構造と、
前記第１主面に設けられ、前記素子構造に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
を備え、
前記第２の第１導電型カラム領域と前記第２の第２導電型カラム領域とは前記第１並列ｐｎ層の周囲を囲む同心状に交互に繰り返し隣接して配置されていることを特徴とする炭化珪素半導体装置。
【請求項2】
前記第１主面と前記第２並列ｐｎ層との間に、
前記第１電極に電気的に接続された第１の第２導電型領域と、
前記第１の第２導電型領域の外側に、前記第１の第２導電型領域に隣接して設けられた、前記第１の第２導電型領域よりも不純物濃度の低い第２の第２導電型領域と、を前記活性領域の周囲を囲む同心状に配置した耐圧構造をさらに備えることを特徴とする請求項１に記載の炭化珪素半導体装置。
前記第１電極に電気的に接続された第１の第２導電型領域と、
前記第１の第２導電型領域の外側に、前記第１の第２導電型領域に隣接して設けられた、前記第１の第２導電型領域よりも不純物濃度の低い第２の第２導電型領域と、を前記活性領域の周囲を囲む同心状に配置した耐圧構造をさらに備えることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項3】
複数の前記第２の第２導電型カラム領域のうち、前記第１の第２導電型領域と前記第２の第２導電型領域との境界に最も近い位置に配置された境界カラム領域は、
前記半導体基板の中央から外側へ向かう法線方向に前記活性領域から前記境界カラム領域の外側の側面までの距離をＤ１とし、
法線方向に前記活性領域から前記境界までの距離をＤ２とし、
法線方向に前記活性領域から前記境界カラム領域の内側の側面までの距離をＤ３としたときに、
Ｄ１≧Ｄ２＞Ｄ３を満たす位置に配置されるか、または、Ｄ２＞Ｄ１、かつ、Ｄ２－Ｄ１＜１μｍを満たす位置に配置されることを特徴とする請求項２に記載の炭化珪素半導体装置。
前記半導体基板の中央から外側へ向かう法線方向に前記活性領域から前記境界カラム領域の外側の側面までの距離をＤ１とし、
法線方向に前記活性領域から前記境界までの距離をＤ２とし、
法線方向に前記活性領域から前記境界カラム領域の内側の側面までの距離をＤ３としたときに、
Ｄ１≧Ｄ２＞Ｄ３を満たす位置に配置されるか、または、Ｄ２＞Ｄ１、かつ、Ｄ２－Ｄ１＜１μｍを満たす位置に配置されることを特徴とする請求項２に記載の炭化珪素半導体装置。
【請求項4】
前記第２の第２導電型カラム領域は、前記耐圧構造を介して前記第１電極に電気的に接続されていることを特徴とする請求項２または３に記載の炭化珪素半導体装置。
【請求項5】
前記耐圧構造の外側において前記第１主面と前記第２並列ｐｎ層との間に、前記耐圧構造に接して選択的に設けられ、前記耐圧構造よりも外側に配置されたすべての前記第２の第２導電型カラム領域を部分的に連結する第２導電型連結領域をさらに備えることを特徴とする請求項２～４のいずれか一つに記載の炭化珪素半導体装置。
【請求項6】
前記第２並列ｐｎ層は、前記第１主面まで達して前記第１主面に露出されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項7】
前記第２の第２導電型カラム領域の幅を、外側に配置された前記第２の第２導電型カラム領域ほど狭くしたことを特徴とする請求項１～６のいずれか一つに記載の炭化珪素半導体装置。
【請求項8】
互いに隣り合う前記第２の第２導電型カラム領域同士の間隔を外側へ向かうほど広くしたことを特徴とする請求項１～６のいずれか一つに記載の炭化珪素半導体装置。
【請求項9】
前記素子構造は、
前記第１主面と前記第１並列ｐｎ層との間に設けられた第２導電型の第１半導体領域と、
前記第１主面と前記第１半導体領域との間に選択的に設けられた第１導電型の第２半導体領域と、
前記第２半導体領域および前記第１半導体領域を貫通して前記第１の第１導電型カラム領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体領域と前記第１並列ｐｎ層との間において、前記トレンチの底面よりも前記第２電極側に選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型高濃度領域と、を備え、
前記第１電極は、前記第２半導体領域、前記第１半導体領域および前記第２導電型高濃度領域に電気的に接続され、
前記第２導電型高濃度領域は、前記第１主面と前記第２並列ｐｎ層との間を外側へ延在して、深さ方向に前記第２の第２導電型カラム領域に接し、かつ法線方向に前記耐圧構造に接し、
前記第２の第２導電型カラム領域は、前記第２導電型高濃度領域を介して、または前記第２導電型高濃度領域および前記耐圧構造を介して、前記第１電極に電気的に接続されていることを特徴とする請求項２～５のいずれか一つに記載の炭化珪素半導体装置。
前記第１主面と前記第１並列ｐｎ層との間に設けられた第２導電型の第１半導体領域と、
前記第１主面と前記第１半導体領域との間に選択的に設けられた第１導電型の第２半導体領域と、
前記第２半導体領域および前記第１半導体領域を貫通して前記第１の第１導電型カラム領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体領域と前記第１並列ｐｎ層との間において、前記トレンチの底面よりも前記第２電極側に選択的に設けられた、前記第１半導体領域よりも不純物濃度の高い第２導電型高濃度領域と、を備え、
前記第１電極は、前記第２半導体領域、前記第１半導体領域および前記第２導電型高濃度領域に電気的に接続され、
前記第２導電型高濃度領域は、前記第１主面と前記第２並列ｐｎ層との間を外側へ延在して、深さ方向に前記第２の第２導電型カラム領域に接し、かつ法線方向に前記耐圧構造に接し、
前記第２の第２導電型カラム領域は、前記第２導電型高濃度領域を介して、または前記第２導電型高濃度領域および前記耐圧構造を介して、前記第１電極に電気的に接続されていることを特徴とする請求項２～５のいずれか一つに記載の炭化珪素半導体装置。
【請求項10】
前記第１の第１導電型カラム領域と前記第１の第２導電型カラム領域とは、
前記第１主面に平行な第１方向に交互に繰り返し隣接して配置され、
かつ前記第１主面に平行でかつ前記第１方向と直交する第２方向にストライプ状に延在していることを特徴とする請求項１～９のいずれか一つに記載の炭化珪素半導体装置。
前記第１主面に平行な第１方向に交互に繰り返し隣接して配置され、
かつ前記第１主面に平行でかつ前記第１方向と直交する第２方向にストライプ状に延在していることを特徴とする請求項１～９のいずれか一つに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、炭化珪素半導体装置に関する。
【背景技術】
【0002】
従来、ドリフト層を、ｎ型領域とｐ型領域とを半導体基板の主面に平行な第１方向に交互に繰り返し隣接して配置してなる並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）が公知である。
【0003】
ドリフト層をＳＪ構造とすることで、ｎ-型領域のみで構成される通常のドリフト層と比べて、ドリフト層の不純物濃度を高くすることができ、オン抵抗が大幅に低減される。また、ドリフト層をＳＪ構造とすることで、高温動作時のオン抵抗増加が抑制される。高温動作時とは、高温度環境下や高電圧印加、大電流の通電等により半導体基板（半導体チップ）が高温度となっている状態で半導体装置が動作することである。
【0004】
図１１は、従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１１では、ｎ型カラム領域１３１およびｐ型カラム領域１３２の個数が簡略化され、図１２と異なっている。図１２～１４は、それぞれ図１１の切断線ＡＡ－ＡＡ’、切断線ＢＢ－ＢＢ’および切断線ＣＣ－ＣＣ’における断面構造を示す断面図である。図１１，１２，１４には、ｐ型カラム領域１３２をハッチングで示す。
【0005】
図１１～１４に示す従来の炭化珪素半導体装置１５０は、炭化珪素（ＳｉＣ）を半導体材料とした半導体基板１４０の内部に、ドリフト層となる並列ｐｎ層１０３を備えたＳＪ構造のトレンチゲート型ＳｉＣ－ＭＯＳＦＥＴである。半導体基板１４０は、ＳｉＣを半導体材料としたｎ+型出発基板１４１上に並列ｐｎ層１０３およびｐ型ベース領域１０４となる各エピタキシャル層１４２，１４３を順にエピタキシャル成長させてなる。
【0006】
並列ｐｎ層１０３は、ｎ型領域（以下、ｎ型カラム領域とする）１３１とｐ型領域（以下、ｐ型カラム領域とする）１３２とを半導体基板１４０の主面に平行な第１方向Ｘに交互に繰り返し隣接して配置してなる。ｎ型カラム領域１３１およびｐ型カラム領域１３２は、半導体基板１４０の全域にわたって、半導体基板１４０の主面に平行でかつ第１方向Ｘと直交する第２方向Ｙにストライプ状に延在する。
【0007】
活性領域１１０およびエッジ終端領域１２０ともに同一のＳＪ構造でドリフト層が構成されている。ｎ型カラム領域１３１およびｐ型カラム領域１３２ともに、略同じ幅（短手方向の幅）Ｗｎ１０１，Ｗｐ１０１であり、略同じ不純物濃度を有する。略同じ幅および略同じ不純物濃度とは、それぞれ、プロセスばらつきによる許容誤差を含む範囲で同じ幅、同じ深さおよび同じ不純物濃度であることを意味する。
【0008】
活性領域１１０およびエッジ終端領域１２０のいずれにおいても隣接するｎ型カラム領域１３１とｐ型カラム領域１３２とは概ねチャージバランスが保たれている。チャージバランスとは、ｎ型カラム領域１３１のキャリア濃度（不純物濃度）と幅Ｗｎ１０１との積で表されるチャージ量と、ｐ型カラム領域１３２のキャリア濃度と幅Ｗｐ１０１との積で表されるチャージ量と、の釣り合いの度合を示す指標である。
【0009】
エッジ終端領域１２０において、半導体基板１４０のおもて面と並列ｐｎ層１０３との間には耐圧構造が配置される。ＳｉＣ－ＭＯＳＦＥＴでは、耐圧構造として、不純物濃度の異なる２つのｐ型領域（ｐ-型領域１２２、ｐ--型領域１２３）で構成されたダブルゾーン接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造１２１が用いられることが公知である。
【0010】
ダブルゾーンＪＴＥ構造１２１は、活性領域１１０の周囲を囲む同心状に配置される。このため、ダブルゾーンＪＴＥ構造１２１には、第２方向Ｙにストライプ状に延在するｎ型カラム領域１３１およびｐ型カラム領域１３２に対して、直交する部分と、平行する部分と、が存在する。図１１には、ダブルゾーンＪＴＥ構造１２１の内側端部（ｐ-型領域１２２の内側端部）および外側端部（ｐ--型領域１２３の外側端部）を破線で示す。
【0011】
並列ｐｎ層１０３は、ダブルゾーンＪＴＥ構造１２１よりも外側まで設けられている。並列ｐｎ層１０３の第１方向Ｘに最も外側のカラム領域は、ｐ型カラム領域１３２である。半導体基板１４０と並列ｐｎ層１０３との間の部分はＳＪ構造でない通常のｎ型ドリフト領域１３５である。通常のｎ型ドリフト領域１３５は、半導体基板１４０の外周に沿って設けられ、並列ｐｎ層１０３の周囲を囲む。
【0012】
符号１０１，１０２，１０５～１０９，１１４～１１６，１２５は、それぞれｎ+型ドレイン領域、ｎ型バッファ領域、ｎ+型ソース領域、ｐ++型コンタクト領域、ゲートトレンチ、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極、ドレイン電極およびｎ+型チャネルストッパ領域である。符号１１１，１１２は、ゲートトレンチ１０７の底面のゲート絶縁膜１０８にかかる電界を緩和するためのｐ+型領域である。
【0013】
従来のＳＪ構造の縦型炭化珪素半導体装置として、半導体基板のおもて面に平行にストライプ状に延在する複数のｐ型カラム領域にまたがって形成されたｐ型リサーフ層の内部に、深さ方向にｐ型カラム領域に対向しないようにｐ+型高濃度領域を配置することで、アバランシェ降伏時にエッジ終端領域の各ｐ型カラム領域における電位バランスを均等に保持して、耐圧を確保した装置が提案されている（例えば、下記特許文献１参照。）。
【0014】
従来の別のＳＪ構造の縦型炭化珪素半導体装置として、半導体基板のおもて面に平行にストライプ状に延在する複数のｐ型カラム領域にまたがって、耐圧構造として同じ不純物濃度の複数のｐ型領域を活性領域の周囲を囲む同心状に互いに離れて、かつ法線方向にｐ型カラム領域から張り出して配置することで、エッジ終端領域での局所的な電界集中を抑制して、耐圧を向上させた装置が提案されている（例えば、下記特許文献２参照。）。
【0015】
従来の別のＳＪ構造の縦型炭化珪素半導体装置として、半導体基板のおもて面に平行にストライプ状に延在するｐ型カラム領域と、半導体基板のおもて面とＳＪ構造との間において活性領域の周囲を囲むｐ型リサーフ層と、の重なる部分を少なくして、エッジ終端領域の主要箇所でのオフ時の空乏化条件を得ることで、エッジ終端領域の耐圧マージンを確保した装置が提案されている（例えば、下記特許文献３参照。）。
【先行技術文献】
【特許文献】
【0016】
【特許文献1】国際公開第２０１７／２１２７７３号
【特許文献2】国際公開第２０１７／１８３３７５号
【特許文献3】特開２０１０－０４０９７３号公報
【発明の概要】
【発明が解決しようとする課題】
【0017】
しかしながら、上述したように、従来のＳＪ構造のＳｉＣ－ＭＯＳＦＥＴ（図１１～１４参照）では、活性領域１１０およびエッジ終端領域１２０ともに同一のＳＪ構造（ｎ型カラム領域１３１およびｐ型カラム領域１３２）でドリフト層が構成される。このため、エッジ終端領域１２０の耐圧が活性領域１１０の耐圧よりも低くなり、エッジ終端領域１２０でアバランシェ降伏しやすい。これによって、半導体基板１４０の大半の面積（表面積）を占める面積の広い活性領域１１０でアバランシェ降伏する場合と比べて破壊耐量が小さくなるという問題がある。
【0018】
この発明は、上述した従来技術による課題を解消するため、破壊耐量を向上させることができる炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0019】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板に、活性領域と、前記活性領域の周囲を囲む終端領域と、が設けられている。前記活性領域において前記半導体基板の内部に、第１並列ｐｎ層が設けられている。前記第１並列ｐｎ層は、第１の第１導電型カラム領域と第１の第２導電型カラム領域とを交互に繰り返し隣接して配置してなる。前記終端領域において前記半導体基板の内部に、前記第１並列ｐｎ層に接して、第２並列ｐｎ層が設けられている。
【0020】
前記第２並列ｐｎ層は、第２の第１導電型カラム領域と第２の第２導電型カラム領域とを交互に繰り返し隣接して配置してなる。前記半導体基板の第１主面と前記第１並列ｐｎ層との間に、所定の素子構造が設けられている。第１電極は、前記第１主面に設けられ、前記素子構造に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。前記第２の第１導電型カラム領域と前記第２の第２導電型カラム領域とは前記第１並列ｐｎ層の周囲を囲む同心状に交互に繰り返し隣接して配置されている。
【0021】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１主面と前記第２並列ｐｎ層との間に、第１の第２導電型領域と第２の第２導電型領域とを前記活性領域の周囲を囲む同心状に配置した耐圧構造をさらに備える。前記第１の第２導電型領域は、前記第１電極に電気的に接続されている。前記第２の第２導電型領域は、前記第１の第２導電型領域の外側に、前記第１の第２導電型領域に隣接して設けられている。前記第２の第２導電型領域は、前記第１の第２導電型領域よりも不純物濃度が低いことを特徴とする。
【0022】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、複数の前記第２の第２導電型カラム領域のうち、前記第１の第２導電型領域と前記第２の第２導電型領域との境界に最も近い位置に配置された境界カラム領域は、Ｄ１≧Ｄ２＞Ｄ３を満たす位置に配置されるか、または、Ｄ２＞Ｄ１、かつ、Ｄ２－Ｄ１＜１μｍを満たす位置に配置されることを特徴とする。前記半導体基板の中央から外側へ向かう法線方向に前記活性領域から前記境界カラム領域の外側の側面までの距離をＤ１とする。法線方向に前記活性領域から前記境界までの距離をＤ２とする。法線方向に前記活性領域から前記境界カラム領域の内側の側面までの距離をＤ３とする。
【0023】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２の第２導電型カラム領域は、前記耐圧構造を介して前記第１電極に電気的に接続されていることを特徴とする。
【0024】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記耐圧構造の外側において前記第１主面と前記第２並列ｐｎ層との間に、前記耐圧構造に接して選択的に設けられ、前記耐圧構造よりも外側に配置されたすべての前記第２の第２導電型カラム領域を部分的に連結する第２導電型連結領域をさらに備えることを特徴とする。
【0025】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２並列ｐｎ層は、前記第１主面まで達して前記第１主面に露出されていることを特徴とする。
【0026】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２の第２導電型カラム領域の幅を、外側に配置された前記第２の第２導電型カラム領域ほど狭くしたことを特徴とする。
【0027】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、互いに隣り合う前記第２の第２導電型カラム領域同士の間隔を外側へ向かうほど広くしたことを特徴とする。
【0028】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記素子構造は、第２導電型の第１半導体領域、第１導電型の第２半導体領域、トレンチ、ゲート電極および第２導電型高濃度領域を備える。前記第１半導体領域は、前記第１主面と前記第１並列ｐｎ層との間に設けられている。前記第２半導体領域は、前記第１主面と前記第１半導体領域との間に選択的に設けられている。前記トレンチは、前記第２半導体領域および前記第１半導体領域を貫通して前記第１の第１導電型カラム領域に達する。前記ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。
【0029】
前記第２導電型高濃度領域は、前記第１半導体領域と前記第１並列ｐｎ層との間において、前記トレンチの底面よりも前記第２電極側に選択的に設けられている。前記第２導電型高濃度領域は、前記第１半導体領域よりも不純物濃度が高い。前記第１電極は、前記第２半導体領域、前記第１半導体領域および前記第２導電型高濃度領域に電気的に接続されている。前記第２導電型高濃度領域は、前記第１主面と前記第２並列ｐｎ層との間を外側へ延在して、深さ方向に前記第２の第２導電型カラム領域に接し、かつ法線方向に前記耐圧構造に接する。前記第２の第２導電型カラム領域は、前記第２導電型高濃度領域を介して、または前記第２導電型高濃度領域および前記耐圧構造を介して、前記第１電極に電気的に接続されていることを特徴とする。
【0030】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１の第１導電型カラム領域と前記第１の第２導電型カラム領域とは、前記第１主面に平行な第１方向に交互に繰り返し隣接して配置され、かつ前記第１主面に平行でかつ前記第１方向と直交する第２方向にストライプ状に延在していることを特徴とする。
【0031】
上述した発明によれば、オフ時に終端領域にかかる電界を法線方向に活性領域の外周からの距離に応じて均等に分布させることができるため、終端領域の耐圧を向上させることができる。これによって、アバランシェ降伏の発生個所を半導体基板の大半の面積（表面積）を占める面積の広い活性領域に変更することができる。
【発明の効果】
【0032】
本発明にかかる炭化珪素半導体装置によれば、破壊耐量を向上させることができるという効果を奏する。
【図面の簡単な説明】
【0033】
【図1】実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図5】ダブルゾーンＪＴＥ構造での電界集中のメカニズムを説明する説明図である。
【図6】実施の形態１のエッジ終端領域のｐ型カラム領域とダブルゾーンＪＴＥ構造との位置関係を示す説明図である。
【図7】実施の形態２にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【図9A】実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。
【図10】実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。
【図11】従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
【発明を実施するための形態】
【0034】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【0035】
（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２～４は、それぞれ図１の切断線Ａ－Ａ’、切断線Ｂ－Ｂ’および切断線Ｃ－Ｃ’における断面構造を示す断面図である。図２～４では、ｎ型カラム領域３１，３３およびｐ型カラム領域３２，３４の個数が簡略化され、図１と異なっている。図１～４には、ｐ型カラム領域３２，３４をハッチングで示す（図７，８，９Ａ，１０においても同様）。なお、図１では、ｐ型カラム領域３２，３４の平面的な配置を明確にするために、ｐ型カラム領域３２とｐ型カラム領域３４とを異なるハッチングで示す（図７においても同様）。
実施の形態１にかかる炭化珪素半導体装置の構造について説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２～４は、それぞれ図１の切断線Ａ－Ａ’、切断線Ｂ－Ｂ’および切断線Ｃ－Ｃ’における断面構造を示す断面図である。図２～４では、ｎ型カラム領域３１，３３およびｐ型カラム領域３２，３４の個数が簡略化され、図１と異なっている。図１～４には、ｐ型カラム領域３２，３４をハッチングで示す（図７，８，９Ａ，１０においても同様）。なお、図１では、ｐ型カラム領域３２，３４の平面的な配置を明確にするために、ｐ型カラム領域３２とｐ型カラム領域３４とを異なるハッチングで示す（図７においても同様）。
【0036】
図１～４に示す実施の形態１にかかる炭化珪素半導体装置５０は、活性領域１０において、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）４０のおもて面（第１主面）側に一般的なトレンチゲート構造（素子構造）を備え、活性領域１０およびエッジ終端領域２０のドリフト層（ドリフト領域）をそれぞれ第１，２並列ｐｎ層３ａ，３ｂとしたＳＪ構造の縦型ＳｉＣ－ＭＯＳＦＥＴである。トレンチゲート構造は、活性領域１０において半導体基板４０のおもて面と第１並列ｐｎ層３ａとの間に配置されている。
【0037】
活性領域１０は、ＭＯＳＦＥＴがオン状態のときに主電流が流れる領域であり、半導体基板４０の略中央（チップ中央）に配置されている。活性領域１０には、同一のトレンチゲート構造の複数の単位セル（素子の構成単位）が隣接して配置されている。活性領域１０は、第１方向Ｘに最も外側（チップ端部側）のゲートトレンチ７（７ａ）（図２参照）の中心よりも内側（チップ中央側）で、かつ第２方向Ｙにｎ+型ソース領域５（図２参照）の端部（不図示）よりも内側の部分である。
【0038】
エッジ終端領域２０は、活性領域１０と半導体基板４０の端部（チップ端部）との間の領域であり、活性領域１０の周囲を囲む。エッジ終端領域２０は、ドリフト層の、半導体基板４０のおもて面側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、リーク電流が過度に増大せず、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域２０には、半導体基板４０のおもて面と第２並列ｐｎ層３ｂとの間に、耐圧構造としてダブルゾーン接合終端拡張（ＪＴＥ）構造２１が配置されている（図２～４参照）。
【0039】
ダブルゾーンＪＴＥ構造２１は、不純物濃度の異なる２つのｐ型領域（後述するｐ-型領域２２、ｐ--型領域２３：図２～４参照）を、活性領域１０から外側へ離れるほど不純物濃度の低いｐ型領域が配置されるように、活性領域１０の周囲を囲む同心状に互いに隣接して配置したＪＴＥ構造である。図１には、ダブルゾーンＪＴＥ構造２１の内側端部（ｐ-型領域２２の内側端部）および外側端部（ｐ--型領域２３の外側端部）を粗い破線で示し、ｐ-型領域２２とｐ--型領域２３との境界２４を細かい破線で示す。
【0040】
ダブルゾーンＪＴＥ構造２１のｐ-型領域（第１の第２導電型領域）２２およびｐ--型領域（第２の第２導電型領域）２３は、第２並列ｐｎ層３ｂの後述するｎ型カラム領域３３およびｐ型カラム領域３４の少なくとも一方に接する。ダブルゾーンＪＴＥ構造２１は設けられていなくてもよい。ダブルゾーンＪＴＥ構造２１を設けない場合、第２並列ｐｎ層３ｂは、後述するｐ+型延在部１１ａとｎ+型チャネルストッパ領域２５との間において半導体基板４０のおもて面まで達し、半導体基板４０のおもて面（後述する第２面４０ｂ）に露出される。
【0041】
活性領域１０とエッジ終端領域２０とでドリフト層のＳＪ構造を半導体基板４０のおもて面側から見たレイアウトが異なる。活性領域１０におけるドリフト層は、第１並列ｐｎ層３ａで構成されたＳＪ構造である。第１並列ｐｎ層３ａは、ｎ型領域（以下、ｎ型カラム領域（第１の第１導電型カラム領域）とする）３１とｐ型領域（以下、ｐ型カラム領域（第１の第２導電型カラム領域）とする）３２とを半導体基板４０の主面に平行な第１方向Ｘに交互に繰り返し隣接して配置してなる。
【0042】
第１並列ｐｎ層３ａのｎ型カラム領域３１およびｐ型カラム領域３２は、活性領域１０の略全域にわたって、半導体基板４０の主面に平行でかつ第１方向Ｘと直交する第２方向Ｙにストライプ状に延在している。隣接するｎ型カラム領域３１とｐ型カラム領域３２とは概ねチャージバランスが保たれている。チャージバランスとは、ｎ型カラム領域のキャリア濃度と幅との積で表されるチャージ量と、ｐ型カラム領域のキャリア濃度と幅との積で表されるチャージ量と、の釣り合いの度合を示す指標である。
【0043】
例えば、ｎ型カラム領域３１の短手方向（第１方向Ｘ）の幅Ｗｎ１と、ｐ型カラム領域３２の短手方向の幅Ｗｐ１と、は略同じであり、活性領域１０の全域にわたって一様である。ｎ型カラム領域３１の不純物濃度と、ｐ型カラム領域３２の不純物濃度と、は略同じであり、活性領域１０の全域にわたって一様である。略同じ幅および略同じ不純物濃度とは、それぞれ、プロセスばらつきによる許容誤差を含む範囲で同じ幅および同じ不純物濃度であることを意味する。
【0044】
エッジ終端領域２０におけるドリフト層は、第２並列ｐｎ層３ｂで構成されたＳＪ構造である。第２並列ｐｎ層３ｂは、第１並列ｐｎ層３ａに接して、第１並列ｐｎ層３ａの周囲を囲む。第２並列ｐｎ層３ｂは、ｎ型領域（ｎ型カラム領域（第２の第１導電型カラム領域））３３とｐ型領域（ｐ型カラム領域（第２の第２導電型カラム領域））３４とを活性領域１０の周囲を囲む同心状に交互に繰り返し隣接して配置してなる。隣接するｎ型カラム領域３３とｐ型カラム領域３４とは概ねチャージバランスが保たれている。
【0045】
例えば、ｎ型カラム領域３３の短手方向の幅Ｗｎ２と、ｐ型カラム領域３４の短手方向の幅Ｗｐ２と、は略同じであり、エッジ終端領域２０の全域にわたって一様である。ｎ型カラム領域３３の短手方向の幅Ｗｎ２をｎ型カラム領域３１の短手方向の幅Ｗｎ１と略同じとし、ｐ型カラム領域３４の短手方向の幅Ｗｐ２をｐ型カラム領域３２の短手方向の幅Ｗｐ１と略同じとしてもよい。ｎ型カラム領域３３の不純物濃度と、ｐ型カラム領域３４の不純物濃度と、は略同じであり、エッジ終端領域２０の全域にわたって一様である。
【0046】
第２並列ｐｎ層３ｂの最も内側のカラム領域は、ｎ型カラム領域３３であってもよいし、ｐ型カラム領域３４であってもよい。第２並列ｐｎ層３ｂの最も内側のカラム領域がｎ型カラム領域３３である場合、第１並列ｐｎ層３ａの第１方向Ｘに最も外側のカラム領域はｐ型カラム領域３２である（不図示）。第２並列ｐｎ層３ｂの最も内側のカラム領域がｐ型カラム領域３４である場合、第１並列ｐｎ層３ａの第１方向Ｘに最も外側のカラム領域はｎ型カラム領域３１である（図１～４参照）。
【0047】
第２並列ｐｎ層３ｂの最も内側のカラム領域は、第１方向Ｘにおいて、第１並列ｐｎ層３ａの第１方向Ｘに最も外側のカラム領域に接して当該カラム領域とのｐｎ接合を形成する。第１並列ｐｎ層３ａの第１方向Ｘに最も外側のカラム領域と、第２並列ｐｎ層３ｂの最も内側のカラム領域と、は概ねチャージバランスが保たれている。第２並列ｐｎ層３ｂの最も内側のカラム領域は、第２方向Ｙにおいて、すべてのｎ型カラム領域３１の端部およびすべてのｐ型カラム領域３２の端部に接する。
【0048】
例えば、従来構造（図１１～１４参照）では、エッジ終端領域１２０のｎ型カラム領域１３１およびｐ型カラム領域１３２がストライプ状に延在していることで、エッジ終端領域１２０は、チップ中央からチップ端部へ向かう法線方向に活性領域１１０の外周から略同じ距離の同心上で部分的に異なる構造となっている。このため、ＭＯＳＦＥＴのオフ時にエッジ終端領域１２０にかかる電界が法線方向に活性領域１１０の外周からの距離に応じて均等に分布されず、エッジ終端領域１２０の構造の異なる部分電界集中箇所となる。
【0049】
また、従来構造のダブルゾーンＪＴＥ構造１２１には、並列ｐｎ層１０３のｎ型カラム領域１３１およびｐ型カラム領域１３２に対して、直交する部分と、平行する部分と、が存在する。このため、ダブルゾーンＪＴＥ構造１２１を設けた場合、エッジ終端領域１２０は、ダブルゾーンＪＴＥ構造１２１を設けた部分でさらに、法線方向に活性領域１１０の外周から略同じ距離の同心上で部分的に異なる構造となる。このダブルゾーンＪＴＥ構造１２１の、並列ｐｎ層１０３に対して構造の異なる部分も電界集中箇所となる。
【0050】
一方、実施の形態１においては、エッジ終端領域２０にｎ型カラム領域３３およびｐ型カラム領域３４が活性領域１０の周囲を囲む同心状に配置されていることで、エッジ終端領域２０は、法線方向に活性領域１０の外周から略同じ距離の同心上で同一構造となっている。このため、エッジ終端領域２０において法線方向に活性領域１０の外周から略同じ距離の同心上に従来構造のような電界集中箇所は存在しない。したがって、ＭＯＳＦＥＴのオフ時にエッジ終端領域２０にかかる電界を法線方向に活性領域１０の外周からの距離に応じて均等に分布させることができる。
【0051】
また、実施の形態１において、ダブルゾーンＪＴＥ構造２１は、第２並列ｐｎ層３ｂのｎ型カラム領域３３およびｐ型カラム領域３４に対して平行する部分のみとなっており、第２並列ｐｎ層３ｂに対して構造の異なる部分は存在しない。このため、ダブルゾーンＪＴＥ構造２１を設けた場合であっても、エッジ終端領域２０において法線方向に活性領域１０の外周から略同じ距離の同心上に従来構造のような電界集中箇所は存在せず、ＭＯＳＦＥＴのオフ時にエッジ終端領域２０にかかる電界を法線方向に活性領域１０の外周からの距離に応じて均等に分布させることができる。
【0052】
半導体基板４０は、炭化珪素からなるｎ+型出発基板４１のおもて面上にドリフト層およびｐ型ベース領域４となる各エピタキシャル層４２，４３を順に堆積してなる。半導体基板４０は、ｐ型エピタキシャル層４３側の主面をおもて面として、ｎ+型出発基板４１側の主面を裏面（第２主面）とする。ｎ+型出発基板４１は、ｎ+型ドレイン領域１である。ドリフト層（ｎ型エピタキシャル層４２）は、ｐ型ベース領域４とｎ+型ドレイン領域１との間に、これらの領域に接して設けられている。
【0053】
第２並列ｐｎ層３ｂは、活性領域１０とエッジ終端領域２０との境界からダブルゾーンＪＴＥ構造２１よりも外側まで設けられている。第２並列ｐｎ層３ｂの最も外側のカラム領域は、ｐ型カラム領域３４である。第２並列ｐｎ層３ｂは、後述するｐ+型延在部１１ａ、ｎ+型チャネルストッパ領域２５および通常のｎ型ドリフト領域３５に接する。第２並列ｐｎ層３ｂは、ダブルゾーンＪＴＥ構造２１とｎ+型チャネルストッパ領域２５との間において半導体基板４０のおもて面（後述する第２面４０ｂ）に露出されている。
【0054】
第２並列ｐｎ層３ｂの複数のｐ型カラム領域３４のうち、ダブルゾーンＪＴＥ構造２１の直下（ｎ+型ドレイン領域１側）のｐ型カラム領域３４（後述するＪＴＥ境界ｐ型カラム領域３４ａ）は、ダブルゾーンＪＴＥ構造２１のｐ-型領域２２とｐ--型領域２３との境界２４との位置関係について後述する条件を満たすことが好ましい。半導体基板４０の側面と第２並列ｐｎ層３ｂとの間の部分はＳＪ構造でない通常のｎ型ドリフト領域３５である。通常のｎ型ドリフト領域３５の不純物濃度は、ｎ型カラム領域３１，３３の不純物濃度以下である。
【0055】
半導体基板４０のおもて面と通常のｎ型ドリフト領域３５との間に、第２並列ｐｎ層３ｂと離れて、ｎ+型チャネルストッパ領域２５が選択的に設けられている。通常のｎ型ドリフト領域３５およびｎ+型チャネルストッパ領域２５は、半導体基板４０の外周に沿って設けられ、第２並列ｐｎ層３ｂの周囲を囲む。通常のｎ型ドリフト領域３５およびｎ+型チャネルストッパ領域２５は、半導体基板４０の側面に露出されている。ｎ+型チャネルストッパ領域２５に代えて、ｐ+型チャネルストッパ領域が設けられてもよい。
【0056】
ドリフト層の、少なくとも半導体基板４０のおもて面側の表面領域は第１，２並列ｐｎ層３ａ，３ｂとしたＳＪ構造である。ドリフト層の、第１，２並列ｐｎ層３ａ，３ｂとｎ+型ドレイン領域１との間の部分は、ｎ型バッファ領域（ＳＪ構造でないｎ型領域）２であってもよい。ｎ型バッファ領域２は、第１，２並列ｐｎ層３ａ，３ｂと、ｎ+型ドレイン領域１と、ＳＪ構造でない通常のｎ型ドリフト領域３５と、に接する。ｎ型バッファ領域２の不純物濃度は、ｎ型カラム領域３１，３３の不純物濃度以下である。
【0057】
ｎ型カラム領域３１，３３およびｐ型カラム領域３２，３４は、深さ方向Ｚにｎ型バッファ領域２（ｎ型バッファ領域２を設けない場合はｎ+型ドレイン領域１）に達する。ｎ型カラム領域３１，３３およびｐ型カラム領域３２，３４ともに深さ方向Ｚの長さは略同じである。ｎ型カラム領域３１およびｐ型カラム領域３２の深さ方向Ｚの長さとは、それぞれ後述するｐ+型領域１１，１２からｎ型バッファ領域２（ｎ型バッファ領域２を設けない場合はｎ+型ドレイン領域１）までの長さである。
【0058】
ｎ型カラム領域３３およびｐ型カラム領域３４の深さ方向Ｚの長さとは、ダブルゾーンＪＴＥ構造２１または後述するｐ+型延在部１１ａからｎ型バッファ領域２（ｎ型バッファ領域２を設けない場合はｎ+型ドレイン領域１）までの長さである。ｎ型カラム領域３１の短手方向の幅Ｗｎ１は、ｐ+型領域１１の短手方向の幅よりも広い。ｎ型カラム領域３１は、ｐ+型領域１２に接していてもよい。ｐ型カラム領域３２の短手方向の幅Ｗｐ１は、ｐ+型領域１２の短手方向の幅と略同じであってもよい。
【0059】
第１並列ｐｎ層３ａのｐ型カラム領域３２は、ｐ+型領域１２、ｐ型ベース領域４およびｐ++型コンタクト領域６を介してソース電極１５に電気的に接続されている。第２並列ｐｎ層３ｂの、ダブルゾーンＪＴＥ構造２１の外側端部よりも内側に配置されたｐ型カラム領域３４は、ｐ型ベース延在部４ａおよびｐ+型延在部１１ａを介して、またはこれらの領域およびダブルゾーンＪＴＥ構造２１を介して、ソース電極１５に電気的に接続されている。第２並列ｐｎ層３ｂの、ダブルゾーンＪＴＥ構造２１よりも外側に配置されたｐ型カラム領域３４は電気的に浮遊している。
【0060】
トレンチゲート構造は、ｐ型ベース領域（第１半導体領域）４、ｎ+型ソース領域（第２半導体領域）５、ｐ++型コンタクト領域６、ゲートトレンチ（トレンチ）７、ゲート絶縁膜８およびゲート電極９で構成される。ｐ型ベース領域４は、半導体基板４０のおもて面と第１並列ｐｎ層３ａとの間に設けられている。ｐ型ベース領域４は、ｐ型エピタキシャル層４３の、ｎ+型ソース領域５およびｐ++型コンタクト領域６を除く部分である。ｐ型ベース領域４は、活性領域１０から外側へ後述する段差４４まで延在している。
【0061】
ｎ+型ソース領域５およびｐ++型コンタクト領域６は、活性領域１０において半導体基板４０のおもて面とｐ型ベース領域４との間にそれぞれ選択的に設けられている。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、ｐ型ベース領域４に接し、かつ半導体基板４０のおもて面に露出されている。ｎ+型ソース領域５およびｐ++型コンタクト領域６が半導体基板４０のおもて面に露出とは、これらの領域が半導体基板４０のおもて面の後述する第１面４０ａで後述するソース電極（第１電極）１５に接することである。
【0062】
ｎ+型ソース領域５およびｐ++型コンタクト領域６は、例えば、ゲートトレンチ７の側壁に沿って、第２方向Ｙに直線状に延在している。ｎ+型ソース領域５は、ｐ++型コンタクト領域６よりもゲートトレンチ７側に配置され、ゲートトレンチ７の側壁のゲート絶縁膜８を介してゲート電極９に対向する。ｐ++型コンタクト領域６は設けられていなくてもよい。この場合、ｐ++型コンタクト領域６に代えて、ｐ型ベース領域４が半導体基板４０のおもて面の第１面４０ａに露出される。
【0063】
ｐ型ベース領域４と第１並列ｐｎ層３ａとの間に、ｐ+型領域（第２導電型高濃度領域）１１，１２がそれぞれ選択的に設けられている。ｐ+型領域１１，１２は、ｎ型エピタキシャル層４２の内部にイオン注入により形成された拡散領域である。ｐ+型領域１１，１２は、ソース電極１５に電気的に接続され、ＭＯＳＦＥＴのオフ時に空乏化して、ゲートトレンチ７の底面付近の電界を緩和させる機能を有する。ｐ+型領域１１，１２は、ゲートトレンチ７の側壁に沿って第２方向Ｙにストライプ状に延在する。
【0064】
ｐ+型領域１１，１２間には、ｎ型カラム領域３１が延在する。ｐ+型領域１１，１２間においてｎ型カラム領域３１はｐ型ベース領域４まで延在し、ｐ型ベース領域４に接する。ｐ+型領域１１は、ｐ型ベース領域４と離れて配置され、深さ方向Ｚにゲートトレンチ７の底面に対向する。ｐ+型領域１１は、図示省略する部分でｐ+型領域１２に連結されている。ｐ+型領域１１は、深さ方向Ｚにｎ型カラム領域３１に対向して接する。ｐ+型領域１１は、ゲートトレンチ７の底面でゲート絶縁膜８に接していてもよい。
【0065】
第１方向Ｘに最も外側のｐ+型領域１１は、後述する段差４４よりも外側まで延在し、半導体基板４０のおもて面の後述する第２面４０ｂに露出される。半導体基板４０のおもて面の後述する第２，３面４０ｂ，４０ｃに露出とは、半導体基板４０のおもて面上の層間絶縁膜１４に接することである。ｐ+型領域１２は、互いに隣り合うゲートトレンチ７間においてｐ型ベース領域４に接し、ｐ+型領域１１およびゲートトレンチ７と離れて設けられている。ｐ+型領域１２は、深さ方向Ｚにｐ型カラム領域３２に対向して接する。
【0066】
互いに隣り合うゲートトレンチ７間において、ｐ+型領域１１，１２、ｐ型ベース領域４およびｎ型カラム領域３１との間に、これらの領域に接して、かつ第１方向Ｘにゲートトレンチ７の側壁に達するように、ｎ型電流拡散領域（不図示）が設けられていてもよい。ｎ型電流拡散領域は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域の不純物濃度は、ｎ型カラム領域３１の不純物濃度以上である。
【0067】
ゲートトレンチ７は、半導体基板４０のおもて面の第１面４０ａから、深さ方向Ｚにｎ+型ソース領域５およびｐ型ベース領域４を貫通してｎ型カラム領域３１（ｎ型電流拡散領域を設けた場合にはｎ型電流拡散領域）に達する。ゲートトレンチ７の底面は、ｐ+型領域１１の内部で終端してもよい。ゲートトレンチ７は、半導体基板４０のおもて面に平行な方向（ここでは第２方向Ｙ）にストライプ状に延在する。ゲートトレンチ７の内部に、ゲート絶縁膜８を介してゲート電極９が設けられている。
【0068】
層間絶縁膜１４は、半導体基板４０のおもて面の全面に設けられ、ゲート電極９を覆う。ソース電極１５は、層間絶縁膜１４のコンタクトホールにおいて半導体基板４０のおもて面の第１面４０ａにオーミック接触して、ｐ型ベース領域４、ｎ+型ソース領域５およびｐ++型コンタクト領域６に電気的に接続されている。ドレイン電極（第２電極）１６は、半導体基板４０の裏面（ｎ+型出発基板４１の裏面）の全面に設けられ、ｎ+型ドレイン領域１に電気的に接続されている。
【0069】
ｐ型エピタキシャル層４３の、エッジ終端領域２０の部分はエッチングにより除去され、半導体基板４０のおもて面に段差４４が形成されている。半導体基板４０のおもて面は、この段差４４を境にして、活性領域１０側の部分（以下、第１面とする）４０ａよりもエッジ終端領域２０側の部分（以下、第２面とする）４０ｂでｎ+型ドレイン領域１側に凹んでいる。半導体基板４０のおもて面の第２面４０ｂは、ｐ型エピタキシャル層４３が除去されることで露出されたｎ型エピタキシャル層４２の露出面である。
【0070】
半導体基板４０のおもて面の第１面４０ａと第２面４０ｂとをつなぐ部分（以下、第３面とする：段差４４のメサエッジ）４０ｃで、活性領域１０とエッジ終端領域２０とが素子分離される。エッジ終端領域２０において、半導体基板４０のおもて面と層間絶縁膜１４との間にフィールド酸化膜が設けられてもよい。エッジ終端領域２０において半導体基板４０のおもて面と第２並列ｐｎ層３ｂとの間に、活性領域１０から、ｐ型ベース領域４と、最も外側のゲートトレンチ７（７ａ）の底面に対向するｐ+型領域１１と、が延在する。
【0071】
以降、ｐ型ベース領域４およびｐ+型領域１１のエッジ終端領域２０に延在する部分を、それぞれｐ型ベース延在部４ａおよびｐ+型延在部１１ａとする。ｐ型ベース延在部４ａは、半導体基板４０のおもて面の第１面４０ａに露出されている。半導体基板４０のおもて面の第１面４０ａとｐ型ベース延在部４ａとの間に、ｐ++型外周コンタクト領域（不図示）が設けられてもよい。ｐ型ベース延在部４ａ（ｐ++型外周コンタクト領域を設けた場合はｐ++型外周コンタクト領域）は、ソース電極１５に接する。
【0072】
ｐ型ベース延在部４ａおよびｐ+型延在部１１ａは、活性領域１０とエッジ終端領域２０との境界に沿って延在して、活性領域１０の周囲を囲む。ｐ+型延在部１１ａは、ｐ型ベース延在部４ａと第２並列ｐｎ層３ｂとの間に、これらの領域に接して設けられている。ｐ+型延在部１１ａには、活性領域１０のすべてのｐ+型領域１１，１２の端部が連結されている。また、ｐ+型延在部１１ａは、半導体基板４０のおもて面の段差４４よりも外側へ延在して、半導体基板のおもて面の第２面４０ｂに露出されている。
【0073】
活性領域１０とダブルゾーンＪＴＥ構造２１との間に、ゲートランナー（不図示）が設けられている。ゲートランナーは、半導体基板４０のおもて面の第１面４０ａ上にフィールド酸化膜（不図示）を介して設けられたゲートポリシリコン配線層を含む。ゲートポリシリコン配線層は、層間絶縁膜１４に覆われている。ゲートポリシリコン配線層には、活性領域１０のすべての単位セルの各ゲート電極９が連結される。ゲートランナーは、ゲート電極９とゲートパッド（電極パッド：不図示）とを電気的に接続する。
【0074】
エッジ終端領域２０において半導体基板４０のおもて面の第２面４０ｂの表面領域には、ｎ型エピタキシャル層４２の内部に、ダブルゾーンＪＴＥ構造２１を構成する２つのｐ型領域（ｐ-型領域２２、ｐ--型領域２３）がそれぞれ選択的に設けられ、その外側にダブルゾーンＪＴＥ構造２１と離れてｎ+型チャネルストッパ領域２５が選択的に設けられている。ダブルゾーンＪＴＥ構造２１は、半導体基板４０のおもて面の第２面４０ｂと第２並列ｐｎ層３ｂとの間に、第２並列ｐｎ層３ｂに接して設けられている。
【0075】
ｐ-型領域２２は、ｐ+型延在部１１ａの外側において、ｐ+型延在部１１ａに隣接する。ｐ--型領域２３は、ｐ-型領域２２の外側において、ｐ-型領域２２に隣接する。ｐ-型領域２２およびｐ--型領域２３は、ｐ+型延在部１１ａおよびｐ型ベース延在部４ａを介してソース電極１５の電位に固定されている。ｐ-型領域２２、ｐ--型領域２３およびｎ+型チャネルストッパ領域２５はｎ型エピタキシャル層４２へのイオン注入により形成された拡散領域であり、半導体基板４０のおもて面の第２面４０ｂに露出されている。
【0076】
ｎ+型チャネルストッパ領域２５は、半導体基板４０のおもて面の第２面４０ｂと通常のｎ型ドリフト領域３５との間に設けられている。ダブルゾーンＪＴＥ構造２１とｎ+型チャネルストッパ領域２５との間において、半導体基板４０のおもて面の第２面４０ｂには、第２並列ｐｎ層３ｂおよび通常のｎ型ドリフト領域３５が露出されている。通常のｎ型ドリフト領域３５は、第２並列ｐｎ層３ｂに接し、第２並列ｐｎ層３ｂの周囲を囲む。通常のｎ型ドリフト領域３５の不純物濃度は、ｎ型カラム領域３１の不純物濃度以下である。
【0077】
エッジ終端領域２０のｐ型カラム領域３４とダブルゾーンＪＴＥ構造２１との位置関係について説明する。図５は、ダブルゾーンＪＴＥ構造での電界集中のメカニズムを説明する説明図である。図６は、実施の形態１のエッジ終端領域のｐ型カラム領域とダブルゾーンＪＴＥ構造との位置関係を示す説明図である。図５，６では、エッジ終端領域２０の複数のｐ型カラム領域３４のうち、ＪＴＥ境界ｐ型カラム領域（境界カラム領域）３４ａのみを図示し、他のｐ型カラム領域３４を図示省略する。また、図５，６では、空乏層の広がりを細かい破線で示す。２本の細かい破線間が空乏層である。
【0078】
図５に示すように、ソース電極１５に対して正の電圧（順方向電圧）がドレイン電極１６に印加された状態で、ゲート電極９にゲート閾値電圧未満の電圧が印加されると、エッジ終端領域２０において、第２並列ｐｎ層３ｂのｐ型カラム領域３４とｎ型カラム領域３３とのｐｎ接合と、ダブルゾーンＪＴＥ構造２１のｐ-型領域２２およびｐ--型領域２３と第２並列ｐｎ層３ｂのｎ型カラム領域３３とのｐｎ接合と、が逆バイアスされ、当該ｐｎ接合からｐ型カラム領域３４、ｐ-型領域２２およびｐ--型領域２３に空乏層５１が広がる。
【0079】
ダブルゾーンＪＴＥ構造２１のｐ-型領域２２およびｐ--型領域２３に空乏層５１が広がると、これらの領域のうちの外側（チップ端部側）のｐ--型領域２３の外側の下端（ｎ+型ドレイン領域１側）コーナー部で電界集中５２が起きる（図５（ａ））。ソース・ドレイン間に順方向電圧を上昇させていくと空乏化がさらに進み、ｐ--型領域２３が完全に空乏化され、ｐ--型領域２３側からｐ-型領域２２に空乏層５１が広がると、ｐ-型領域２２とｐ--型領域２３との境界２４の下端部で電界集中５３が起きる（図５（ｂ））。
【0080】
上述したようにエッジ終端領域２０のｎ型カラム領域３３およびｐ型カラム領域３４と、ダブルゾーンＪＴＥ構造２１のｐ-型領域２２およびｐ--型領域２３と、がともに活性領域１０の周囲を囲む同心状に配置されているため、エッジ終端領域２０は、法線方向に活性領域１０の外周から略同じ距離の同心上で同一構造である。ｐ--型領域２３の外側の下端コーナー部と、ｐ-型領域２２とｐ--型領域２３との境界２４の下端部と、にはダブルゾーンＪＴＥ構造２１の全周にわたって一様に電界集中５２，５３が起きる。
【0081】
したがって、エッジ終端領域２０の電界集中５２，５３の箇所で電界が緩和されるように、第２並列ｐｎ層３ｂを適宜設定することで、エッジ終端領域２０の耐圧をさらに向上させることができる。例えば、第２並列ｐｎ層３ｂの複数のｐ型カラム領域３４のうち、ダブルゾーンＪＴＥ構造２１のｐ-型領域２２とｐ--型領域２３との境界２４に最も近いｐ型カラム領域３４（以下、ＪＴＥ境界ｐ型カラム領域３４ａとする）は、当該境界２４との位置関係について図６（ａ）～６（ｃ）に示すいずれかの条件を満たすように配置されることが好ましい。
【0082】
図６（ａ）に示すように、ＪＴＥ境界ｐ型カラム領域３４ａを、ダブルゾーンＪＴＥ構造２１のｐ-型領域２２とｐ--型領域２３との境界２４の下端部の直下に、ｐ-型領域２２およびｐ--型領域２３に接して配置することがよい。また、図６（ｂ）に示すように、ＪＴＥ境界ｐ型カラム領域３４ａを、外側の側面３７が法線方向にダブルゾーンＪＴＥ構造２１のｐ-型領域２２とｐ--型領域２３との境界２４と同じ位置になるように、ｐ-型領域２２に接して配置することがよい。
【0083】
また、図６（ｃ）に示すように、ＪＴＥ境界ｐ型カラム領域３４ａを、外側の側面３７が法線方向にダブルゾーンＪＴＥ構造２１のｐ-型領域２２とｐ--型領域２３との境界２４よりも内側に位置し、かつ外側の側面３７から当該境界２４までの距離Ｄ４が１μｍ未満になるように、ｐ-型領域２２に接して配置することがよい。すなわち、ＪＴＥ境界ｐ型カラム領域３４ａは、ダブルゾーンＪＴＥ構造２１のｐ-型領域２２とｐ--型領域２３との境界２４との位置関係について、次の（１）式もしくは（２）式を満たすように配置されることがよい。
【0084】
Ｄ１≧Ｄ２＞Ｄ３ ・・・（１）
【0085】
Ｄ２＞Ｄ１、かつ、Ｄ２－Ｄ１＜１μｍ ・・・（２）
【0086】
Ｄ１は、法線方向に活性領域１０からＪＴＥ境界ｐ型カラム領域３４ａの外側の側面３７までの距離である。Ｄ２は、法線方向に活性領域１０からダブルゾーンＪＴＥ構造２１のｐ-型領域２２とｐ--型領域２３との境界２４までの距離である。したがって、（Ｄ２－Ｄ１）は、法線方向にダブルゾーンＪＴＥ構造２１のｐ-型領域２２とｐ--型領域２３との境界２４から活性領域１０からＪＴＥ境界ｐ型カラム領域３４ａの外側の側面３７までの距離である。
【0087】
Ｄ３は、法線方向に活性領域１０からＪＴＥ境界ｐ型カラム領域３４ａの内側の側面３６までの距離である。ＪＴＥ境界ｐ型カラム領域３４ａの内側の側面３６とは、ＪＴＥ境界ｐ型カラム領域３４ａと、ＪＴＥ境界ｐ型カラム領域３４ａの内側に隣接するｎ型カラム領域３３と、の界面である。ＪＴＥ境界ｐ型カラム領域３４ａの外側の側面３７とは、ＪＴＥ境界ｐ型カラム領域３４ａと、ＪＴＥ境界ｐ型カラム領域３４ａの外側に隣接するｎ型カラム領域３３と、の界面である。
【0088】
ＪＴＥ境界ｐ型カラム領域３４ａを、上記（１）式もしくは上記（２）式を満たすように、ダブルゾーンＪＴＥ構造２１のｐ-型領域２２とｐ--型領域２３との境界２４付近に配置することで、ダブルゾーンＪＴＥ構造２１のｐ-型領域２２とｐ--型領域２３との境界２４の下端部での電界集中５３（図５（ｂ））を抑制することができる。これによって、エッジ終端領域２０の耐圧をさらに向上させることができるため、破壊耐量をさらに向上させることができる。
【0089】
実施の形態にかかる炭化珪素半導体装置５０の動作について説明する。ソース電極１５に対して正の電圧（順方向電圧）がドレイン電極１６に印加された状態で、ゲート電極９にゲート閾値電圧以上の電圧が印加されると、ｐ型ベース領域４のゲートトレンチ７の側壁に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ+型ドレイン領域１からチャネルを通ってｎ+型ソース領域５へ向かって主電流（ドリフト電流）が流れ、ＳｉＣ－ＭＯＳＦＥＴ（炭化珪素半導体装置５０）がオンする。
【0090】
一方、ソース・ドレイン間に順方向電圧が印加された状態で、ゲート電極９にゲート閾値電圧未満の電圧が印加されると、ｐ+型領域１１，１２およびｐ型ベース領域４と第１並列ｐｎ層３ａのｎ型カラム領域３１とのｐｎ接合（活性領域１０の主接合）が逆バイアスされることで、主電流が流れなくなり、ＳｉＣ－ＭＯＳＦＥＴはオフ状態を維持する。活性領域１０の主接合（ｐｎ接合）が逆バイアスされることで、当該ｐｎ接合から空乏層が広がり、活性領域１０の所定耐圧が確保される。
【0091】
また、ＳｉＣ－ＭＯＳＦＥＴのオフ時、ｐ型カラム領域３２，３４とｎ型カラム領域３１，３３とのｐｎ接合が逆バイアスされ、当該ｐｎ接合から空乏層が広がることで、第１，２並列ｐｎ層３ａ，３ｂで耐圧が負担される。これによって、ドリフト層の不純物濃度（ｎ型カラム領域３１，３３）で実現可能な耐圧を超える所定耐圧が確保される。また、ダブルゾーンＪＴＥ構造２１および第２並列ｐｎ層３ｂのｐ型カラム領域３４によってエッジ終端領域２０の電界が分散されるため、エッジ終端領域２０の耐圧を向上させることができる。
【0092】
また、ＳｉＣ－ＭＯＳＦＥＴのオフ時、エッジ終端領域２０において、第２並列ｐｎ層３ｂのｐ型カラム領域３４とｎ型カラム領域３３とのｐｎ接合と、ダブルゾーンＪＴＥ構造２１のｐ-型領域２２およびｐ--型領域２３と第２並列ｐｎ層３ｂのｎ型カラム領域３３とのｐｎ接合と、が逆バイアスされ、当該ｐｎ接合からｐ型カラム領域３４、ｐ-型領域２２およびｐ--型領域２３に空乏層５１が広がる。このとき、ダブルゾーンＪＴＥ構造２１で局所的に電界集中５２，５３が起きる虞がある（図５（ａ），図５（ｂ）参照）。
【0093】
また、ＪＴＥ境界ｐ型カラム領域３４ａがダブルゾーンＪＴＥ構造２１のｐ-型領域２２とｐ--型領域２３との境界２４との位置関係について上記（１）式もしくは上記（２）式を満たしていることで、ダブルゾーンＪＴＥ構造２１のｐ-型領域２２とｐ--型領域２３との境界２４の下端部での電界集中５３を抑制することができる。これによって、ＭＯＳＦＥＴのオフ時にエッジ終端領域２０にかかる電界をさらに緩和することができるため、エッジ終端領域２０の耐圧をさらに向上させることができる。
【0094】
実施の形態１にかかる炭化珪素半導体装置５０の製造方法について説明する。まず、ｎ+型ドレイン領域１となるｎ+型出発基板（半導体ウエハ）４１のおもて面上に、第１，２並列ｐｎ層３ａ，３ｂを含むドリフト層を形成する。このとき、例えば、多段エピタキシャル方式を用いて、ドリフト層となるｎ型エピタキシャル層４２を複数段（複数回）に分けて多段にエピタキシャル成長させるごとに各ｎ型エピタキシャル層にアルミニウム（Ａｌ）等のｐ型不純物をイオン注入することで、第１，２並列ｐｎ層３ａ，３ｂのｐ型カラム領域３２，３４となる部分を選択的に形成する。
【0095】
ｎ型エピタキシャル層４２の互いに隣り合うｐ型カラム領域３２間にイオン注入されずにｎ型のまま残る部分は、第１，２並列ｐｎ層３ａ，３ｂのｎ型カラム領域３１，３３となる。ｎ型エピタキシャル層４２の、第１，２並列ｐｎ層３ａ，３ｂとｎ+型出発基板４１との間の部分の全域にイオン注入を行わずにｎ型バッファ領域２として残してもよい。以下、ｎ型バッファ領域２を設ける場合を例に説明する。第２並列ｐｎ層３ｂとチップ端部（半導体チップとなる部分の端部）との間にイオン注入されずにｎ型のまま残る部分は、通常のｎ型ドリフト領域３５となる。
【0096】
ｎ型カラム領域３１，３３をｎ型不純物のイオン注入により形成してもよい。この場合、ｎ型エピタキシャル層４２に代えて、ノンドープのエピタキシャル層やｎ-型エピタキシャル層を複数段に分けて多段にエピタキシャル成長させる。ノンドープのエピタキシャル層を多段にエピタキシャル成長させた場合、ｎ型バッファ領域２およびｎ型ドリフト領域３５はｎ型不純物のイオン注入により形成する。ｎ-型エピタキシャル層を多段にエピタキシャル成長させた場合、ｎ型カラム領域３１，３３よりも不純物濃度の低いｎ型バッファ領域２およびｎ型ドリフト領域３５を形成することができる。
【0097】
次に、イオン注入により、ｎ型エピタキシャル層４２の表面領域に、深さ方向Ｚに第１並列ｐｎ層３ａのｎ型カラム領域３１およびｐ型カラム領域３２にそれぞれ隣接してｐ+型領域１１，１２を選択的に形成する。また、ｐ+型領域１１と同時に、深さ方向Ｚに第２並列ｐｎ層３ｂに隣接してｐ+型延在部１１ａを形成する。多段にエピタキシャル成長させたｎ型エピタキシャル層４２の最上段のｎ型エピタキシャル層に、ｐ+型領域１１，１２およびｐ+型延在部１１ａのみを形成し、互いに隣り合うｐ+型領域１１，１２間にイオン注入によりｎ型電流拡散領域（不図示）を形成してもよい。
【0098】
次に、ｎ型エピタキシャル層４２の上に、ｐ型ベース領域４となるｐ型エピタキシャル層４３をエピタキシャル成長させる。これによって、ｎ+型出発基板４１上にエピタキシャル層４２，４３が順に積層され、かつｎ型エピタキシャル層４２に第１，２並列ｐｎ層３ａ，３ｂを含む半導体基板（半導体ウエハ）４０が作製される。次に、ｐ型エピタキシャル層４３の、エッジ終端領域２０の部分をエッチングにより除去して、半導体基板４０のおもて面に、活性領域１０側の部分（第１面４０ａ）よりもエッジ終端領域２０側の部分（第２面４０ｂ）で低くした段差４４を形成する。
【0099】
エッジ終端領域２０において新たに半導体基板４０のおもて面となった第２面４０ｂに、ｎ型エピタキシャル層４２が露出される。半導体基板４０のおもて面の、第１面４０ａと第２面４０ｂとの間の部分（第３面４０ｃ）は例えば第１，２面４０ａ，４０ｂに対して鈍角（傾斜面）をなしてもよいし、略直角（垂直面）をなしていてもよい。半導体基板４０のおもて面の第２，３面４０ｂ，４０ｃには、ｐ型ベース領域４およびｐ+型延在部１１ａが露出される。この段差４４を形成するエッチングにより、ｐ型エピタキシャル層４３とともにｎ型エピタキシャル層４２が若干除去されてもよい。
【0100】
次に、イオン注入により、ｎ+型ソース領域５、ｐ++型コンタクト領域６、ダブルゾーンＪＴＥ構造２１（ｐ-型領域２２、ｐ--型領域２３）およびｎ+型チャネルストッパ領域２５をそれぞれ選択的に形成する。ｎ+型ソース領域５およびｐ++型コンタクト領域６は、ｐ型エピタキシャル層４３の表面領域にそれぞれ選択的に形成する。ｐ++型コンタクト領域６と同時にｐ++型外周コンタクト領域を形成してもよい。ｐ型エピタキシャル層４３の、ｎ+型ソース領域５、ｐ++型コンタクト領域６およびｐ++型外周コンタクト領域を除く部分がｐ型ベース領域４およびｐ型ベース延在部４ａとなる。
【0101】
ダブルゾーンＪＴＥ構造２１およびｎ+型チャネルストッパ領域２５は、エッジ終端領域２０における半導体基板４０のおもて面の第２面４０ｂに露出させたｎ型エピタキシャル層４２の表面領域にそれぞれ選択的に形成する。ｎ+型ソース領域５、ｐ++型コンタクト領域６、ｐ++型外周コンタクト領域、ダブルゾーンＪＴＥ構造２１およびｎ+型チャネルストッパ領域２５の形成順序は入れ替え可能である。また、半導体基板４０のおもて面の段差４４の形成前に、ｎ+型ソース領域５、ｐ++型コンタクト領域６およびｐ++型外周コンタクト領域を形成してもよい。
【0102】
次に、エピタキシャル層４２，４３にイオン注入した不純物を活性化させるための熱処理を行う。この熱処理は、イオン注入により拡散領域を形成するごとに行ってもよい。次に、半導体基板４０のおもて面からｎ+型ソース領域５およびｐ型ベース領域４を貫通して、ｐ+型領域１１に対向するゲートトレンチ７を形成する。次に、一般的な方法により、ゲート絶縁膜８、ゲート電極９、層間絶縁膜１４、ソース電極１５およびドレイン電極１６を形成する。その後、半導体ウエハ（半導体基板４０）をダイシング（切断）して個々のチップ状に個片化することで、図１～４に示す炭化珪素半導体装置５０が完成する。
【0103】
上述した実施の形態１にかかる炭化珪素半導体装置５０の製造方法において、多段エピタキシャル方式に代えて、トレンチ埋め込みエピタキシャル方式を用いて第１，２並列ｐｎ層３ａ，３ｂを形成してもよい。トレンチ埋め込みエピタキシャル方式を用いる場合、ｎ型エピタキシャル層４２に、ｐ型カラム領域３２，３４の深さ方向Ｚの長さと同じ深さのトレンチ（ＳＪトレンチ）を形成してｎ型カラム領域３１，３３となる部分を残し、これらのＳＪトレンチをｐ型カラム領域３２，３４となるｐ型エピタキシャル層で埋め込んで第１，２並列ｐｎ層３ａ，３ｂを形成する。
【0104】
以上、説明したように、実施の形態１によれば、エッジ終端領域のｎ型カラム領域とｐ型カラム領域とが活性領域の周囲を囲む同心状に配置され、エッジ終端領域は法線方向に活性領域の外周から略同じ距離の同心上で同一構造となっている。このため、ＭＯＳＦＥＴのオフ時にエッジ終端領域にかかる電界を法線方向に活性領域の外周からの距離に応じて均等に分布させることができ、エッジ終端領域の耐圧を向上させることができる。これによって、アバランシェ降伏の発生個所を半導体基板の大半の面積（表面積）を占める面積の広い活性領域に変更することができるため、破壊耐量を向上させることができる。
【0105】
また、実施の形態１によれば、エッジ終端領域のｎ型カラム領域とｐ型カラム領域とが活性領域の周囲を囲む同心状に配置されることで、ダブルゾーンＪＴＥ構造は、エッジ終端領域のｎ型カラム領域およびｐ型カラム領域に対して平行する部分のみで構成され、エッジ終端領域の第２並列ｐｎ層に対して同一構造となっている。このため、ダブルゾーンＪＴＥ構造を設けた場合においても、ＭＯＳＦＥＴのオフ時にエッジ終端領域にかかる電界が法線方向に活性領域の外周からの距離に応じて均等に分布させることができ、エッジ終端領域の耐圧を向上させることができる。
【0106】
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図７は、実施の形態２にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図８は、図７の切断線Ｄ－Ｄ’における断面構造を示す断面図である。図７の切断線Ａ－Ａ’、切断線Ｂ－Ｂ’および切断線Ｃ－Ｃ’における断面構造はそれぞれ図２～４と同様である。図７では、ｐ型連結領域６１をｐ型カラム領域３２，３４と異なるハッチングで示す。
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図７は、実施の形態２にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図８は、図７の切断線Ｄ－Ｄ’における断面構造を示す断面図である。図７の切断線Ａ－Ａ’、切断線Ｂ－Ｂ’および切断線Ｃ－Ｃ’における断面構造はそれぞれ図２～４と同様である。図７では、ｐ型連結領域６１をｐ型カラム領域３２，３４と異なるハッチングで示す。
【0107】
実施の形態２にかかる炭化珪素半導体装置６０が実施の形態１にかかる炭化珪素半導体装置５０（図１～４参照）と異なる点は、第２並列ｐｎ層３ｂの、ダブルゾーンＪＴＥ構造２１よりも外側に配置されたすべてのｐ型カラム領域３４がｐ型領域（以下、ｐ型連結領域（第２導電型連結領域）とする）６１によって部分的に連結され、かつｐ型連結領域６１を介してソース電極１５に電気的に接続されている点である。
【0108】
実施の形態２において、ｐ型連結領域６１は、ダブルゾーンＪＴＥ構造２１とｎ+型チャネルストッパ領域２５との間に、ｎ+型チャネルストッパ領域２５と離れて設けられている。ｐ型連結領域６１は、ダブルゾーンＪＴＥ構造２１よりも外側において、半導体基板４０のおもて面の第２面４０ｂと第２並列ｐｎ層３ｂとの間に、第２並列ｐｎ層３ｂのｎ型カラム領域３３およびｐ型カラム領域３４に接して設けられている。
【0109】
ｐ型連結領域６１は、ダブルゾーンＪＴＥ構造２１のｐ--型領域２３の外側において、ｐ--型領域２３に隣接する。ｐ型連結領域６１、ダブルゾーンＪＴＥ構造２１（ｐ-型領域２２、ｐ--型領域２３）、ｐ型ベース延在部４ａおよびｐ+型延在部１１ａを介して、ダブルゾーンＪＴＥ構造２１よりも外側に配置されたすべてのｐ型カラム領域３４がソース電極１５に電気的に接続されている。
【0110】
ｐ型連結領域６１の不純物濃度は、例えば、ｐ+型延在部１１ａ、ｐ-型領域２２またはｐ--型領域２３の不純物濃度と略同じである。ｐ型連結領域６１は、ダブルゾーンＪＴＥ構造２１よりも外側に配置されたすべてのｐ型カラム領域３４を部分的に連結し、かつこれらのｐ型カラム領域３４をソース電極１５に電気的に接続していればよく、その配置および平面形状は適宜変更可能である。
【0111】
例えば、ｐ型連結領域６１は、略矩形状の平面形状の半導体基板４０の４つのコーナー部（矩形の頂点付近）にそれぞれ選択的に設けられてもよい。ｐ型連結領域６１は、ダブルゾーンＪＴＥ構造２１よりも外側に配置されたすべてのｐ型カラム領域３４に跨って法線方向に直線状に延在してもよい。ｐ型連結領域６１の外側端部は、最も外側のｐ型カラム領域３４に接するか、または最も外側のｐ型カラム領域３４の内部で終端してもよい。
【0112】
実施の形態２にかかる炭化珪素半導体装置６０の製造方法は、実施の形態１にかかる炭化珪素半導体装置５０の製造方法において、ｐ型連結領域６１を、ｐ+型延在部１１ａ、ｐ-型領域２２またはｐ--型領域２３と同時に形成すればよい。
【0113】
以上、説明したように、実施の形態２によれば、ｐ型連結領域によって、ダブルゾーンＪＴＥ構造よりも外側に配置されたすべてのｐ型カラム領域を部分的に連結することで、実施の形態１と同様の効果をさらに得ることができる。
【0114】
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図９Ａは、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。図９Ａは、図１の切断線Ａ－Ａ’における断面構造に相当する。図９Ｂは、図９Ａの第２並列ｐｎ層の法線方向のチャージバランスと耐圧との関係を示す特性図である。実施の形態３にかかる炭化珪素半導体装置７０が実施の形態１にかかる炭化珪素半導体装置５０（図１～４参照）と異なる点は、エッジ終端領域２０の第２並列ｐｎ層７１のｐ型カラム領域７２の短手方向の幅Ｗｐ１２を、外側に配置されたｐ型カラム領域７２ほど狭くした点である。
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図９Ａは、実施の形態３にかかる炭化珪素半導体装置の構造を示す断面図である。図９Ａは、図１の切断線Ａ－Ａ’における断面構造に相当する。図９Ｂは、図９Ａの第２並列ｐｎ層の法線方向のチャージバランスと耐圧との関係を示す特性図である。実施の形態３にかかる炭化珪素半導体装置７０が実施の形態１にかかる炭化珪素半導体装置５０（図１～４参照）と異なる点は、エッジ終端領域２０の第２並列ｐｎ層７１のｐ型カラム領域７２の短手方向の幅Ｗｐ１２を、外側に配置されたｐ型カラム領域７２ほど狭くした点である。
【0115】
実施の形態３においては、エッジ終端領域２０の第２並列ｐｎ層７１は、ｎ型カラム領域３３とｐ型カラム領域７２とを活性領域１０の周囲を囲む同心状に交互に繰り返し隣接して配置してなる。第２並列ｐｎ層７１は、すべてのｎ型カラム領域３３で短手方向の幅Ｗｎ２が略同じであり、外側に配置されたｐ型カラム領域７２ほど短手方向の幅Ｗｐ１２が狭くなっている。第２並列ｐｎ層７１の、ｐ型カラム領域７２の短手方向の幅Ｗｐ１２以外の構成は、実施の形態１の第２並列ｐｎ層３ｂと同様である。
【0116】
第２並列ｐｎ層７１は、内側で相対的にｐリッチとなり、外側で相対的にｎリッチとなっている。ｐリッチとは、ｐ型カラム領域のキャリア濃度と短手方向の幅との積で表されるチャージ量が、ｎ型カラム領域のキャリア濃度と短手方向の幅との積で表されるチャージ量よりも多い状態である。ｎリッチとは、ｎ型カラム領域のキャリア濃度と短手方向の幅との積で表されるチャージ量が、ｐ型カラム領域のキャリア濃度と短手方向の幅との積で表されるチャージ量よりも多い状態である。
【0117】
第２並列ｐｎ層７１を内側で相対的にｐリッチにすることで、エッジ終端領域２０の外側よりも内側で耐圧を低下させることができるため、さらに活性領域１０でアバランシェ降伏しやすい構造とすることができる。また、第２並列ｐｎ層７１を外側で相対的にｎリッチにすることで、ダブルゾーンＪＴＥ構造２１のｐ--型領域２３がより早く空乏化しやすくなり、ｐ--型領域２３の外側の下端コーナー部での電界集中５２（図５（ａ）参照）を抑制することができる。
【0118】
また、第２並列ｐｎ層７１は、内側の部分の所定の１箇所ＣＢ０でのみｎ型カラム領域とｐ型カラム領域７２とのチャージバランスが概ね保たれた状態となり、当該箇所ＣＢ０から内側へ向かうほどｐリッチとなり、外側へ向かうほどｎリッチとなる。エッジ終端領域２０の耐圧は、第２並列ｐｎ層７１の概ねチャージバランスが保たれた箇所ＣＢ０で最も高くなり、当該箇所ＣＢ０から内側（ｐリッチ側）および外側（ｎリッチ側）にそれぞれ向かうほど低下する（図９Ｂ参照）。
【0119】
そして、第２並列ｐｎ層７１の概ねチャージバランスが保たれた箇所ＣＢ０から内側（活性領域１０側）に向かってｐリッチになるにつれて、ｐ型カラム領域７２のｎ+型ドレイン領域１側の端部でのアバランシェ降伏の発生が支配的となり、当該概ねチャージバランスが保たれた箇所ＣＢ０からの耐圧低下はよりｐリッチ側へ向かうほど緩やかになる。これにより、活性領域１０の耐圧を下げすぎることなくアバランシェ降伏の発生個所が活性領域１０となるため、結果として、デバイス自体の耐圧の確保が可能となる。
【0120】
第２並列ｐｎ層７１の複数のｐ型カラム領域７２のうち、ダブルゾーンＪＴＥ構造２１のｐ-型領域２２とｐ--型領域２３との境界２４に最も近いＪＴＥ境界ｐ型カラム領域７２ａの、短手方向の幅Ｗｐ１２以外の構成は、実施の形態１のＪＴＥ境界ｐ型カラム領域３４ａと同様である。実施の形態３にかかる炭化珪素半導体装置７０に実施の形態２を適用して、ダブルゾーンＪＴＥ構造２１よりも外側に配置されたすべてのｐ型カラム領域７２をｐ型連結領域６１（図７，８参照）によって部分的に連結してもよい。
【0121】
実施の形態３にかかる炭化珪素半導体装置７０の製造方法は、実施の形態１にかかる炭化珪素半導体装置５０の製造方法において、ｐ型カラム領域３２，７２を形成するためのイオン注入マスクの開口パターンを適宜変更すればよい。
【0122】
以上、説明したように、実施の形態３によれば、第２並列ｐｎ層のｐ型カラム領域の短手方向の幅を、外側に配置されたｐ型カラム領域ほど狭くする。これによって、ダブルゾーンＪＴＥ構造での電界集中を抑制することができるため、さらに活性領域でアバランシェ降伏しやすい構造とすることができ、実施の形態１，２と同様の効果をさらに得ることができる。
【0123】
また、実施の形態３によれば、外側に配置されたｐ型カラム領域ほど短手方向の幅が狭いため、実効的に第２並列ｐｎ層のｐ型不純物濃度が外側へ向かうほど低くなる。このため、空間変調ＪＴＥ構造のような効果が期待され、外側へ向かうほど電界が抑制される。これにより、エッジ終端領域の耐圧が向上する。
【0124】
空間変調ＪＴＥ構造とは、活性領域の周囲を同心状に囲む不純物濃度の異なるｐ型領域（ｐ-型領域、ｐ--型領域）をそれぞれ、外側に配置されるほど法線方向の幅が狭く、かつ内側に隣り合うｐ型領域との間隔が広くなるように複数ずつ配置することで、外側へ向かうほどｐ型不純物濃度を段階的に低くしたＪＴＥ構造である。
【0125】
（実施の形態４）
次に、実施の形態４にかかる炭化珪素半導体装置の構造について説明する。図１０は、実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。図１０は、図１の切断線Ａ－Ａ’における断面構造に相当する。図１０の第２並列ｐｎ層の法線方向のチャージバランスと耐圧との関係は図９Ｂと同様である。実施の形態４にかかる炭化珪素半導体装置８０が実施の形態１にかかる炭化珪素半導体装置５０（図１～４参照）と異なる点は、エッジ終端領域２０の第２並列ｐｎ層８１のｎ型カラム領域８２の短手方向の幅Ｗｎ１２を、外側に配置されたｎ型カラム領域８２ほど広くした点である。
次に、実施の形態４にかかる炭化珪素半導体装置の構造について説明する。図１０は、実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。図１０は、図１の切断線Ａ－Ａ’における断面構造に相当する。図１０の第２並列ｐｎ層の法線方向のチャージバランスと耐圧との関係は図９Ｂと同様である。実施の形態４にかかる炭化珪素半導体装置８０が実施の形態１にかかる炭化珪素半導体装置５０（図１～４参照）と異なる点は、エッジ終端領域２０の第２並列ｐｎ層８１のｎ型カラム領域８２の短手方向の幅Ｗｎ１２を、外側に配置されたｎ型カラム領域８２ほど広くした点である。
【0126】
実施の形態４においては、エッジ終端領域２０の第２並列ｐｎ層８１は、ｎ型カラム領域８２とｐ型カラム領域３４とを活性領域１０の周囲を囲む同心状に交互に繰り返し隣接して配置してなる。第２並列ｐｎ層８１は、すべてのｐ型カラム領域３４で短手方向の幅Ｗｐ２が略同じであり、外側に配置されたｎ型カラム領域８２ほど短手方向の幅Ｗｎ１２が広くなっている。第２並列ｐｎ層８１の、ｎ型カラム領域８２の短手方向の幅Ｗｎ１２以外の構成は、実施の形態１の第２並列ｐｎ層３ｂと同様である。
【0127】
すなわち、互いに隣り合うｐ型カラム領域３４同士の間隔は、外側に向かうほど広くなっている。これによって、実施の形態４においても、実施の形態３の第２並列ｐｎ層７１（図９Ａ，９Ｂ参照）と同様に、第２並列ｐｎ層８１は、内側で相対的にｐリッチとなり、外側で相対的にｎリッチとなっている。このため、実施の形態３と同様に、さらに活性領域１０でアバランシェ降伏しやすい構造とすることができる。また、ｐ--型領域２３の外側の下端コーナー部での電界集中５２（図５（ａ）参照）を抑制することができる。
【0128】
外側に配置されたｐ型カラム領域３４の短手方向の幅Ｗｐ２ほど間隔が広いため、実効的に第２並列ｐｎ層８１のｐ型不純物濃度が外側へ向かうほど低くなる。このため、実施の形態３と同様に、空間変調ＪＴＥ構造のような効果が期待され、外側へ向かうほど電界が抑制される。これにより、終端領域の耐圧が向上する。
【0129】
実施の形態４にかかる炭化珪素半導体装置８０に実施の形態２を適用して、第２並列ｐｎ層８１の、ダブルゾーンＪＴＥ構造２１よりも外側に配置されたすべてのｐ型カラム領域３４を部分的に連結するｐ型連結領域６１（図７，８参照）を設けてもよい。
【0130】
実施の形態４にかかる炭化珪素半導体装置８０の製造方法は、実施の形態１にかかる炭化珪素半導体装置５０の製造方法において、ｐ型カラム領域３２，３４を形成するためのイオン注入マスクの開口パターンを適宜変更すればよい。
【0131】
以上、説明したように、実施の形態４によれば、第２並列ｐｎ層の互いに隣り合うｐ型カラム領域同士の間隔を外側に向かうほど広くすることによって、実施の形態３と同様の効果を得ることができる。このため、実施の形態１，２と同様の効果をさらに得ることができる。
【0132】
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、活性領域の第１並列ｐｎ層を半導体基板のおもて面側から見て、ｐ型カラム領域をマトリクス状に配置し、ｎ型カラム領域を複数のｐ型カラム領域の周囲を格子状に配置したレイアウトとしてもよい。また、ＭＯＳＦＥＴに限らず、ドリフト層を並列ｐｎ層としたさまざまな構成のＳＪ構造の炭化珪素半導体装置に適用可能である。また、トレンチゲート構造に代えて、半導体基板のおもて面上に平板状に絶縁ゲートを設けたプレーナゲート構造としてもよい。プレーナゲート構造とした場合、第１並列ｐｎ層のｎ型カラム領域の、互いに隣り合うｐ型ベース領域間の部分がＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）領域となる。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
【産業上の利用可能性】
【0133】
以上のように、本発明にかかる炭化珪素半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【0134】
１ ｎ+型ドレイン領域
２ ｎ型バッファ領域
３，７１，８１ 並列ｐｎ層
４ ｐ型ベース領域
４ａ ｐ型ベース延在部
５ ｎ+型ソース領域
６ ｐ++型コンタクト領域
７ ゲートトレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 活性領域
１１，１２ ｐ+型領域
１１ａ ｐ+型延在部
１４ 層間絶縁膜
１５ ソース電極
１６ ドレイン電極
２０ エッジ終端領域
２１ ダブルゾーンＪＴＥ構造
２２ ダブルゾーンＪＴＥ構造のｐ-型領域
２３ ダブルゾーンＪＴＥ構造のｐ--型領域
２４ ダブルゾーンＪＴＥ構造のｐ-型領域とｐ--型領域との境界
２５ ｎ+型チャネルストッパ領域
３１，３３，８２ ｎ型カラム領域
３２，３４，７２ ｐ型カラム領域
３４ａ，７２ａ ＪＴＥ境界ｐ型カラム領域
３５ 通常のｎ型ドリフト領域
４０ 半導体基板
４０ａ～４０ｃ 半導体基板のおもて面
４１ ｎ+型出発基板
４２ ｎ型エピタキシャル層
４３ ｐ型エピタキシャル層
４４ 半導体基板のおもて面の段差
５０，６０，７０，８０ 炭化珪素半導体装置
６１ ｐ型連結領域
Ｗｎ１，Ｗｎ２，Ｗｎ１２ ｎ型カラム領域の短手方向の幅
Ｗｐ１，Ｗｐ２，Ｗｐ１２ ｐ型カラム領域の短手方向の幅
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向
２ ｎ型バッファ領域
３，７１，８１ 並列ｐｎ層
４ ｐ型ベース領域
４ａ ｐ型ベース延在部
５ ｎ+型ソース領域
６ ｐ++型コンタクト領域
７ ゲートトレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 活性領域
１１，１２ ｐ+型領域
１１ａ ｐ+型延在部
１４ 層間絶縁膜
１５ ソース電極
１６ ドレイン電極
２０ エッジ終端領域
２１ ダブルゾーンＪＴＥ構造
２２ ダブルゾーンＪＴＥ構造のｐ-型領域
２３ ダブルゾーンＪＴＥ構造のｐ--型領域
２４ ダブルゾーンＪＴＥ構造のｐ-型領域とｐ--型領域との境界
２５ ｎ+型チャネルストッパ領域
３１，３３，８２ ｎ型カラム領域
３２，３４，７２ ｐ型カラム領域
３４ａ，７２ａ ＪＴＥ境界ｐ型カラム領域
３５ 通常のｎ型ドリフト領域
４０ 半導体基板
４０ａ～４０ｃ 半導体基板のおもて面
４１ ｎ+型出発基板
４２ ｎ型エピタキシャル層
４３ ｐ型エピタキシャル層
４４ 半導体基板のおもて面の段差
５０，６０，７０，８０ 炭化珪素半導体装置
６１ ｐ型連結領域
Ｗｎ１，Ｗｎ２，Ｗｎ１２ ｎ型カラム領域の短手方向の幅
Ｗｐ１，Ｗｐ２，Ｗｐ１２ ｐ型カラム領域の短手方向の幅
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図10】
【図11】
【図12】
【図13】
【図14】