知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023135612
(43)【公開日】2023-09-28
(54)【発明の名称】強誘電体デバイス及びその製造方法
(51)【国際特許分類】
H10B 53/30 20230101AFI20230921BHJP
H01L 29/423 20060101ALI20230921BHJP
H01L 21/336 20060101ALI20230921BHJP
H01L 21/316 20060101ALI20230921BHJP
【ＦＩ】
H10B53/30
H01L29/58 G
H01L29/78 301G
H01L21/316 X
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023017216
(22)【出願日】2023-02-08
(31)【優先権主張番号】63/319,842
(32)【優先日】2022-03-15
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/850,429
(32)【優先日】2022-06-27
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100164448
【弁理士】
【氏名又は名称】山口 雄輔
(72)【発明者】
【氏名】ゲルギオス ヴェリアニティス
【テーマコード（参考）】
4M104
5F058
5F083
5F140
【Ｆターム（参考）】
4M104AA01
4M104AA03
4M104AA04
4M104AA05
4M104BB02
4M104BB04
4M104BB14
4M104BB25
4M104BB27
4M104BB30
4M104BB32
4M104BB34
4M104CC05
4M104EE03
4M104EE12
4M104EE16
4M104GG08
4M104GG14
4M104GG16
5F058BA11
5F058BB01
5F058BC04
5F058BD06
5F058BF02
5F058BF11
5F058BF37
5F058BH02
5F058BH03
5F058BH15
5F058BJ10
5F083FR02
5F083GA27
5F083JA02
5F083JA35
5F083JA36
5F083JA38
5F083JA39
5F083JA40
5F083JA53
5F083JA60
5F083KA01
5F083KA05
5F083MA06
5F083MA16
5F083MA19
5F083PR33
5F083ZA28
5F140AB09
5F140BA01
5F140BA02
5F140BA03
5F140BA05
5F140BA06
5F140BA07
5F140BA08
5F140BB05
5F140BD01
5F140BD05
5F140BD11
5F140BD15
5F140BD17
5F140BE09
5F140BE15
5F140BE18
5F140BF06
5F140BF07
5F140BF08
5F140BF09
5F140BF10
5F140BF11
5F140BF15
5F140BF16
5F140BF17
5F140BG04
5F140BG11
5F140BJ08
5F140BK05
(57)【要約】 （修正有）
【課題】向上された強誘電性を有する強誘電体層及び改善された性能信頼性を有する該強誘電体層を備えたデバイスを提供する。
【解決手段】方法は、半導体デバイス基板のある層８０２の上にドープされた二酸化ハフニウム層を堆積することを含み、ドープされた二酸化ハフニウム層である強誘電体層８０４は、第１の酸素空孔濃度を有する。方法さらには、第１の酸素空孔濃度を第２の酸素空孔濃度へ増加させるため、ドープされた二酸化ハフニウム層上で超高真空アニールプロセスを実行し、第２の酸素空孔濃度を低下させるため、ドープされた二酸化ハフニウム層上で酸素アニールプロセスを実行することを含む。
【選択図】図８Ａ
【解決手段】方法は、半導体デバイス基板のある層８０２の上にドープされた二酸化ハフニウム層を堆積することを含み、ドープされた二酸化ハフニウム層である強誘電体層８０４は、第１の酸素空孔濃度を有する。方法さらには、第１の酸素空孔濃度を第２の酸素空孔濃度へ増加させるため、ドープされた二酸化ハフニウム層上で超高真空アニールプロセスを実行し、第２の酸素空孔濃度を低下させるため、ドープされた二酸化ハフニウム層上で酸素アニールプロセスを実行することを含む。
【選択図】図８Ａ
【特許請求の範囲】
【請求項1】
層上にドープされた二酸化ハフニウム層を堆積することであって、前記ドープされた二酸化ハフニウム層が第１の酸素空孔濃度を有することと、
前記第１の酸素空孔濃度を第２の酸素空孔濃度へ増加させるため、前記ドープされた二酸化ハフニウム層上で超高真空アニールプロセスを実行することと、
前記第２の酸素空孔濃度を低下させるため、酸素アニールプロセスを実行することと
を含む方法。
前記第１の酸素空孔濃度を第２の酸素空孔濃度へ増加させるため、前記ドープされた二酸化ハフニウム層上で超高真空アニールプロセスを実行することと、
前記第２の酸素空孔濃度を低下させるため、酸素アニールプロセスを実行することと
を含む方法。
【請求項2】
前記第１の酸素空孔濃度が約２％～約５％の範囲である、請求項１に記載の方法。
【請求項3】
前記第２の酸素空孔濃度が約５％～約１０％の範囲である、請求項２に記載の方法。
【請求項4】
前記層が第１金属層である、請求項１に記載の方法。
【請求項5】
前記酸素アニールプロセスの後に、前記ドープされた二酸化ハフニウム層上に第２金属層を形成することを更に含む、請求項４に記載の方法。
【請求項6】
前記層が、基板上に設けられた界面層である、請求項１に記載の方法。
【請求項7】
前記ドープされた二酸化ハフニウム層上にダミーゲートを形成することと、
前記ダミーゲートと前記ドープされた二酸化ハフニウム層の側部にゲートスペーサーを形成することと、
前記基板にソース／ドレイン領域を形成することと、
前記ダミーゲートを除去することと、
前記ドープされた二酸化ハフニウム層上にゲート電極を形成することと
を更に含む、請求項６に記載の方法。
前記ダミーゲートと前記ドープされた二酸化ハフニウム層の側部にゲートスペーサーを形成することと、
前記基板にソース／ドレイン領域を形成することと、
前記ダミーゲートを除去することと、
前記ドープされた二酸化ハフニウム層上にゲート電極を形成することと
を更に含む、請求項６に記載の方法。
【請求項8】
層上にドープされた二酸化ハフニウム層を堆積することであって、前記ドープされた二酸化ハフニウム層が第１の結晶相で部分的に結晶化していることと、
前記ドープされた二酸化ハフニウム層を非結晶化するため、前記ドープされた二酸化ハフニウム層上でイオン注入プロセスを実行することと、
前記ドープされた二酸化ハフニウム層を第２の結晶相で結晶化するため、前記ドープされた二酸化ハフニウム層上でアニールプロセスを実行することと
を含む方法。
前記ドープされた二酸化ハフニウム層を非結晶化するため、前記ドープされた二酸化ハフニウム層上でイオン注入プロセスを実行することと、
前記ドープされた二酸化ハフニウム層を第２の結晶相で結晶化するため、前記ドープされた二酸化ハフニウム層上でアニールプロセスを実行することと
を含む方法。
【請求項9】
前記第１の結晶相が単斜晶相であり、前記第２の結晶相が斜方晶相である、請求項８に記載の方法。
【請求項10】
前記ドープされた二酸化ハフニウム層を堆積する間に第１ドーパントが前記ドープされた二酸化ハフニウム層に導入され、第２ドーパントが前記イオン注入プロセスの間に前記ドープされた二酸化ハフニウム層に導入される、請求項８に記載の方法。
【請求項11】
前記第１ドーパントが、ジルコニウム、アルミニウム、ランタン、チタン、タンタル、シリコン、イットリウム、スカンジウム、又はガドリニウムを含み、
前記第２ドーパントが、リン、ヒ素、ホウ素、ガリウム、アンチモン、ゲルマニウム、又はシリコンを含む、請求項１０に記載の方法。
前記第２ドーパントが、リン、ヒ素、ホウ素、ガリウム、アンチモン、ゲルマニウム、又はシリコンを含む、請求項１０に記載の方法。
【請求項12】
前記層が第１金属層である、請求項８に記載の方法。
【請求項13】
前記アニールプロセスの前に、前記ドープされた二酸化ハフニウム層上に第２金属層を形成することを更に含む、請求項１２に記載の方法。
【請求項14】
前記層が基板上に設けられた界面層である、請求項８に記載の方法。
【請求項15】
前記ドープされた二酸化ハフニウム層上にダミーゲートを形成することと、
前記ダミーゲートと前記ドープされた二酸化ハフニウム層の側部にゲートスペーサーを形成することと、
前記基板にソース／ドレイン領域を形成することと、
前記ダミーゲートを除去することと
前記ドープされた二酸化ハフニウム層上にゲート電極を形成することと
を更に含む、請求項１４に記載の方法。
前記ダミーゲートと前記ドープされた二酸化ハフニウム層の側部にゲートスペーサーを形成することと、
前記基板にソース／ドレイン領域を形成することと、
前記ダミーゲートを除去することと
前記ドープされた二酸化ハフニウム層上にゲート電極を形成することと
を更に含む、請求項１４に記載の方法。
【請求項16】
基板上に設けられたトランジスタと、
前記トランジスタの上方に設けられた相互接続構造と、
前記相互接続構造に設けられた強誘電体コンデンサ（ＦｅＣＡＰ）と
を含み、
前記ＦｅＣＡＰが、
単結晶金属層である第１金属層と、
前記第１金属層上に設けられた、９０％を超える斜方晶相を含む強誘電体層と、
前記強誘電体層上に設けられた第２金属層と
を含む、
半導体デバイス構造。
前記トランジスタの上方に設けられた相互接続構造と、
前記相互接続構造に設けられた強誘電体コンデンサ（ＦｅＣＡＰ）と
を含み、
前記ＦｅＣＡＰが、
単結晶金属層である第１金属層と、
前記第１金属層上に設けられた、９０％を超える斜方晶相を含む強誘電体層と、
前記強誘電体層上に設けられた第２金属層と
を含む、
半導体デバイス構造。
【請求項17】
前記第１金属層がＮｉＡｌ層である、請求項１６に記載の半導体デバイス構造。
【請求項18】
前記強誘電体層がドープされた二酸化ハフニウム層である、請求項１７に記載の半導体デバイス構造。
【請求項19】
前記第２金属層が単結晶金属層である、請求項１８に記載の半導体デバイス構造。
【請求項20】
前記第２金属層が多結晶金属層である、請求項１８に記載の半導体デバイス構造。
【発明の詳細な説明】
【背景技術】
【0001】
多くの現代の電子機器は、データを格納するよう構成された電子メモリを含む。電子メモリは、揮発性メモリか不揮発性メモリである。揮発性メモリは電力供給されている間にデータを格納し、不揮発性メモリは電力が除かれたときでもデータを格納することができる。強誘電体メモリデバイスは、次世代不揮発性メモリのための期待される１つの候補である。例えば、強誘電体メモリデバイスは、コンデンサ型強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）と強誘電体電界効果トランジスタ（ＦｅＦＥＴ）とを含む。ＦｅＲＡＭ及びＦｅＦＥＴデバイスは、速い書き込み時間、高い耐久性、低消費電力、そして放射線による損傷を受けにくい、といった多くの利点を提供する。
【発明の概要】
【発明が解決しようとする課題】
【0002】
強誘電体層の強誘電性は、その結晶状態に依存する。強誘電体層における斜方晶相の割合が高いほど、強誘電体特性は優れる。また、ドーパント濃度と酸素空孔も強誘電体層の強誘電性に影響する。ただし、強誘電体層に斜方晶相の高い割合を形成すること、又は、ドーパントと酸素空孔との間の優れたバランスを持つ強誘電体層を形成することは難しい。
【課題を解決するための手段】
【0003】
本開示は、１つの方法を提供する。前記方法は、１つのある層上にドープされた二酸化ハフニウム層を堆積することを含み、前記ドープされた二酸化ハフニウム層は第１の酸素空孔濃度を有する。前記方法は、第１の酸素空孔濃度を第２の酸素空孔濃度まで増加させるため、前記ドープされた二酸化ハフニウム層上で超高真空アニールプロセスを実行し、第２の酸素空孔濃度を低下させるため、前記ドープされた二酸化ハフニウム層上で酸素アニールプロセスを実行することとを更に含む。
【0004】
本開示は、１つの方法を提供する。前記方法は、ある層の上にドープされた二酸化ハフニウム層を堆積することを含み、前記ドープされた二酸化ハフニウム層は第１の結晶相で部分的に結晶化されている。前記方法は、前記ドープされた二酸化ハフニウム層を非結晶化するため、前記ドープされた二酸化ハフニウム層上でイオン注入プロセスを実行し、前記ドープされた二酸化ハフニウム層を第２の結晶相で結晶化させるため、前記ドープされた二酸化ハフニウム層上でアニールプロセスを実行することとを更に含む。
【0005】
本開示は、半導体デバイス構造を提供する。前記構造は、基板の上に設けられたトランジスタと、トランジスタの上方に設けられた相互接続構造と、相互接続構造に設けられた強誘電体コンデンサ（ＦｅＣＡＰ）とを含む。ＦｅＣＡＰは第１金属層を含み、第１金属層は単結晶金属層である。前記ＦｅＣＡＰは、第１金属層上に設けられた強誘電体層を更に含み、前記強誘電体層は９０％を超える斜方晶相を含む。前記ＦｅＣＡＰは、前記強誘電体層上に設けられた第２金属層を更に含む。
【発明の効果】
【0006】
本開示は、向上された強誘電性を有する強誘電体層を提供し、該強誘電体層を備えたデバイスは改善された性能信頼性を有する。いくつかの実施形態において、強誘電体層は単結晶金属層上に設けられ、強誘電体層は９０％を超える斜方晶相を含む。いくつかの実施形態において、斜方晶相の割合を増加させるため、及び／又は、原子が移動するための層内の空間を増加させるため、強誘電体層の堆積の後にＵＨＶアニールプロセス又はイオン注入プロセスが実行される。
【図面の簡単な説明】
【0007】
本開示の態様は、添付図面と共に以下の詳細な説明を読むことで最もよく理解される。本業界の標準的な慣行に従い、様々な機能は縮尺どおりに描かれていないことに注意されたい。実際、添付図面に示される様々な機能の寸法は、説明を明確にするために任意に拡大又は縮小されている可能性がある。
【発明を実施するための形態】
【0008】
以下の実施形態は、本開示の異なる特徴を実装するための多くの異なる実施形態又は実施例を提供する。本開示を単純化するため、要素及び配置の特定の実施例を以下に説明する。当然ながら、これらは例示であり、限定することを意図していない。例えば、以下の説明における、第２の特徴の上方又は第２の特徴上の第１の特徴の構成は、第１及び第２の特徴が直接的に接触して形成される実施形態を含んでよく、また第１及び第２の特徴が直接的に接触しないように、第１と第２の特徴の間に追加的な特徴が形成された実施形態であってもよい。加えて、本開示は様々な実施例において参照符号及び／又は文字を繰り返す可能性がある。この繰り返しは単純化及び明確化の目的のためであり、それ自体は言及される様々な実施形態及び／又は構成の間の関係性を規定するものではない。
【0009】
更に、「下」、「下方」、「低い」、「上位」、「上方」、「上」、「頂部」、「上部」等といった空間的相対語は、図に表される１つの要素又は特徴の別の要素又は特徴に対する関係性を説明するための記述を容易にするために用いられ得る。空間的相対語は、図示された方向に加え、使用中又は操作中の装置の異なる方向を包含することを意図している。装置は他に方向付けられてもよく（９０度又は他の方向に回転）、ここで使用される空間的相対記述語は同様にそのように解釈されてよい。
【0010】
また更に、ある数、又は数のある範囲が、「約」、「およそ」等を用いて説明されるとき、該用語は、述べられた数字のプラス又はマイナス１０％といった、述べられた値を含む妥当な範囲内にある数、又は、当業者により理解される他の値を包含することを意図している。例えば、用語「約５ｎｍ」は、４．５ｎｍ～５．５ｎｍの範囲の寸法を包含する。
【0011】
例示的な方法及び構造のいくつかの変形が説明される。当業者は、他の実施形態の範囲内で企図される他の改変をなすことができることを容易に理解するであろう。方法の実施形態が特定の順序で説明され得るとはいえ、様々な他の方法の実施形態は任意の論理的順序で実行されることができ、ここで説明されるものよりも少ない又は多い工程を含んでよい。いくつかの図において、そこに示された構成要素又は特徴のいくつかの符号は、他の構成要素又は特徴が不明瞭となることを避けるため省略される場合があり、これは図の描写を容易にするためである。
【0012】
図１Ａは、いくつかの実施形態による、ＦｅＲＡＭセルの回路図である。図１Ａに示されるように、ＦｅＲＡＭセル１００は、トランジスタ１０４とコンデンサ１０１とを含む。ＦｅＲＡＭセル１００は、２トランジスタ２コンデンサ（２Ｔ２Ｃ）ＦｅＲＡＭセルといった他のタイプのＦｅＲＡＭセルであってよい。図１Ｂは、いくつかの実施形態による、図１ＡのＦｅＲＡＭセル１００の側面断面図である。図１Ｂに示されるように、ＦｅＲＡＭセル１００は、基板１０２の上に設けられたトランジスタ１０４を含む。トランジスタ１０４は、基板１０２に設けられたドレイン領域１０４ａとソース領域１０４ｂとを含む。基板１０２は、シリコンウェハといった半導体基板であってよい。例えば、基板１０２は、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化ケイ素（ＳｉＣ）、他の適切な半導体材料、及び／又はそれらの組合せといった、シリコンや化合物半導体を含むことができる。基板１０２は、ｎ型ドーパント又はｐ型ドーパントといったドーパントでドープされてよい。ドレイン領域１０４ａとソース領域１０４ｂは、ｎ型ドーパント又はｐ型ドーパントといったドーパントでドープされてよい。
【0013】
ゲート電極１０４ｃが、ドレイン領域１０４ａとソース領域１０４ｂとの間で基板１０２の上方に設けられる。ゲート電極１０４ｃは１つ以上の層を含んでよい。例えば、ゲート電極１０４ｃは、１つ以上の仕事関数層と、バルク層とを含んでよい。いくつかの実施形態において、仕事関数層は、ＴｉＮ、ＴａＮ、ＴａＡｌＣ、ＴｉＣ、ＴａＣ、Ｃｏ、Ａｌ、ＴｉＡｌ、ＨｆＴｉ、ＴｉＳｉ、ＴａＳｉ、又はＴｉＡｌＣの単層、又はこれら材料の２つ以上の多層といった導電性材料の１つ以上の層を含む。バルク層は、金属といった導電性材料を含んでよい。いくつかの実施形態において、バルク層はＷ、Ｃｕ、Ｔｉ、Ａｌ、又はＣｏを含む。ゲート電極１０４ｃは、接着剤層、バリア層、キャッピング層、又は任意の適切な層といった追加的な層を含んでよい。仕事関数層と追加的な層は任意的であってよい。ゲート誘電体層１０４ｄが、ゲート電極１０４ｃと基板１０２との間に設けられる。ゲート誘電体層１０４ｄは誘電体材料を含む。いくつかの実施形態において、ゲート誘電体層１０４ｄは高誘電率誘電体層を含んでよく、これら実施形態において、ゲート誘電体層１０４ｄは約７．０より高い誘電率値を有してよく、ハフニウム、アルミニウム、ジルコニウム、ランタン、マンガン、バリウム、チタン、鉛、及びそれらの組合せの金属酸化物又はケイ酸塩を含んでよい。
【0014】
トランジスタ１０４は、プレーナ型トランジスタ、ＦｉｎＦＥＴ、又は、全周ゲート型（ＧＡＡ）ＦＥＴ、ナノシートＦＥＴ、又はナノワイヤＦＥＴといったナノ構造トランジスタといった適切なトランジスタであってよい。
【0015】
図１Ｂに示されるように、いくつかの実施形態において、ゲート電極１０４ｃはワード線（ＷＬ）に電気接続されてよく、ソース領域１０４ｂはビット線（ＢＬ）に電気接続され、ドレイン領域１０４ａはコンデンサ１０１に電気接続され、コンデンサ１０１は駆動線（ＤＬ）に電気接続される。ドレイン領域１０４ａは、１つ以上の導電配線１１０と、１つ以上の導電性ビア１０８を介してコンデンサ１０１と電気接続されてよい。コンデンサ１０１、１つ以上の導電配線１１０、及び１つ以上の導電性ビア１０８は、誘電体層構造１０６に組み込まれてよい。誘電体構造１０６及びそこに形成される機能は相互接続構造であってよく、誘電体構造１０６は複数の金属間誘電体（ＩＭＤ）層を含む。
【0016】
コンデンサ１０１は、強誘電体コンデンサ（ＦｅＣＡＰ）であってよい。いくつかの実施形態において、コンデンサ１０１は、第１電極１１２と、第２電極１１６と、第１電極１１２と第２電極１１６との間に設けられた強誘電体層１１４とを含む。いくつかの実施形態において、強誘電体層１１４は、約３．９よりも高い誘電率を有する高誘電率誘電体層であってよい。例えば、強誘電体層１１４は、二酸化ハフニウム（ＨｆＯ２）といったハフニウムベースの酸化物材料といった高誘電率誘電体を含んでよい。他の適切な強誘電体材料を用いることもできる。いくつかの実施形態において、強誘電体層１１４は、例えば、ジルコニウム、アルミニウム、ランタン、チタン、タンタル、シリコン、イットリウム、スカンジウム、ガドリニウム、他の適切な元素、又はそれらの組合せといった適切な元素でドープされたハフニウムベースの層であることができる。
【0017】
いくつかの実施形態において、強誘電体層１１４は、斜方晶相を有するドープされた二酸化ハフニウム層である。ドープされた二酸化ハフニウム層の単斜晶又は正方晶相といった他の結晶相は、強誘電特性を示さない可能性がある。斜方晶相を有するドープされた二酸化ハフニウム層は、印加電界にて２つの異なる位置に移動可能な酸素原子を含み、斜方晶相を有するドープされた二酸化ハフニウム層は２つの斜方晶形状を有する。２つの斜方晶形状は、電界を印加することにより切り替わることが可能な相互変換バリアを有する。いくつかの実施形態において、ハフニウム酸化物層の格子へのドーパント原子の追加は、局所的な応力を変化させ、酸素原子に移動に十分な空間を提供することができ、強誘電性挙動をもたらす。より大きなドーパントは単斜晶構造の面をシフトさせ、原子は斜方晶構造に従って配列される傾向となる。いくつかの実施形態において、ドープされた二酸化ハフニウム層は、約４０モル％～約６０モル％の間のドーパント濃度を有するジルコニウムドーパントを含む。例えば、強誘電体層１１４は、Ｈｆ０．６Ｚｒ０．４Ｏ２～Ｈｆ０．４Ｚｒ０．６Ｏ２であってよい。いくつかの実施形態において、ジルコニウムドーパント濃度は約４０モル％～約６０モル％の外にあってよい。アルミニウム、ランタン、チタン、タンタル、シリコン、イットリウム、スカンジウム、又はガドリニウムといった他のドーパント（Ｄ）では、ドーパント濃度は約０．１モル％～約１５モル％の範囲であってよい。例えば、強誘電体層１１４は、Ｄ０．０１Ｈｆ０．９９Ｏ２～Ｄ０．１５Ｈｆ０．８５Ｏ２であってよい。ジルコニウムとハフニウムは類似の電子構造を有するため、ドーパントとしてのジルコニウムは比較的高いドーパント濃度を有することができ、ジルコニウムとハフニウムの酸化物は実質的に同一であり得る。いくつかの実施形態において、斜方晶相における結晶化は２つの状態の混合を生成する。斜方晶相は、次いで、電圧を印加することにより２つの状態のうちの１つに分極される。
【0018】
いくつかの実施形態において、堆積されるとき、ドープされた二酸化ハフニウム層は非晶状態又は部分的結晶状態にあり、斜方晶相の割合を増加させるためアニールプロセスが実行される。ドープされた二酸化ハフニウム層は多相であり、これは全ての可能な相（単斜晶、斜方晶、立方晶、正方晶）に結晶化することを意味する。強誘電体層１１４における斜方晶相の割合が大きいほど、強誘電特性が優れる。ドープされた二酸化ハフニウム層の強誘電特性は、ドーパント濃度（格子歪は電界が印加されるとき元素の移動を容易にする）、酸素空孔濃度（酸素空孔は電界が印加されたとき元素が移動するための空間を格子内に形成することを助けることが可能）、及びドーパントと酸素濃度との間の微妙なバランスにも依存する。
【0019】
本開示の様々な実施形態は、例えば、約９８％より高い又は約１００％である、約９０％よりも高いといった斜方晶相の高い割合を有するドープされた二酸化ハフニウム層を形成するための方法を提供する。方法は、図４～８Ｃにおいて詳細に説明される。
【0020】
第１電極１１２は、Ｗ、ＴａＮ、ＴｉＮ、Ｔｉ、Ｒｕ、Ｐｔ、Ｉｒ、又は他の適切な導電性材料といった導電性材料を含む。第２電極１１６は導電性材料を含む。いくつかの実施形態において、第２電極１１６は第１電極１１２と同一の材料を含む。
【0021】
図２Ａは、いくつかの実施形態による、ＦｅＦＥＴセル２００の回路図である。図２Ｂは、いくつかの実施形態による、図２ＡのＦｅＦＥＴセル２００の側面断面図である。図２Ａと２Ｂに示されるように、ＦｅＦＥＴセル２００は、基板２０２の上に設けられたＦｅＦＥＴ２０４を含む。基板２０２は、基板１０２と同一の材料を含んでよい。ＦｅＦＥＴ２０４は、ソース領域２０４ａとドレイン領域２０４ｂとを含む。ソース領域２０４ａ及びドレイン領域２０４ｂは、それぞれ、ソース領域１０４ｂ及びドレイン領域１０４ａと同一の材料を含んでよい。ゲート電極２０４ｃが基板２０２の上方に設けられ、ゲート電極２０４ｃはゲート電極１０４ｃと同一の材料を含んでよい。強誘電体層２０４ｄが、ゲート電極２０４ｃと基板２０２との間に設けられる。いくつかの実施形態において、界面層（未図示）が強誘電体層２０４ｄと基板２０２との間に設けられてよい。強誘電体層２０４ｄは、強誘電体層１１４と同一の材料を含んでよい。誘電体構造２０６がＦｅＦＥＴ２０４の上方に設けられ、ＷＬとＢＬが誘電体構造２０６に設けられる。いくつかの実施形態において、ＷＬはゲート電極２０４ｃに電気接続され、ＢＬはソース領域２０４ａに電気接続される。
【0022】
いくつかの実施形態において、強誘電体層２０４ｄはドープされた二酸化ハフニウム層である。図１Ｂに示された強誘電体層１１４に類似し、図４～８Ｃにおいて説明される方法は、強誘電体層２０４ｄの斜方晶相の割合を増加させ、これはつまり強誘電体層２０４ｄの強誘電特性を向上させる。
【0023】
図３は、いくつかの実施形態による、多結晶金属層３０４上に形成された強誘電体層３０２の側面断面図である。図３に示されるように、多結晶金属層３０４は２つ以上の結晶相３０４ａ、３０４ｂ、３０４ｃを含み、多結晶金属層３０４上に形成された強誘電体層３０２も多結晶である。強誘電体層３０２は、２つ以上の結晶相３０２ａ、３０２ｂ、３０２ｃ、３０２ｄ、３０２ｅを含んでよい。斜方晶相の割合を増加させるため、強誘電体層３０２上でアニールプロセスが実行される。多結晶金属層３０４といった多結晶金属層上に形成された強誘電体層３０２は、アニールプロセスの後、例えば約２０％という約５０％未満といった、９０％未満の斜方晶相を有する可能性がある。
【0024】
図４は、いくつかの実施形態による、単結晶金属層４０４上に形成された強誘電体層４０２の側面断面図である。図４に示されるように、単結晶金属層４０４は単一の結晶相を含み、単結晶金属層４０４上に形成された強誘電体層４０２も単一の結晶相を含む。いくつかの実施形態において、強誘電体層４０２はドープされた二酸化ハフニウム層であり、単結晶金属層４０４の格子定数（又は格子パラメータ）ａ及びｂは、斜方晶相におけるドープされた二酸化ハフニウム層の格子定数ａ及びｂと実質的に同一である。単結晶金属層４０４は、強誘電体層４０２がその上で結晶化するためのシード層として機能してよい。単結晶金属層４０４の格子定数ａ及びｂが斜方晶相のドープされた二酸化ハフニウム層の格子定数ａ及びｂと同一である場合、単結晶金属層４０４上に形成された強誘電体層４０２は斜方晶相に一致させようとする。単結晶金属層４０４の格子定数ｃは、格子定数ｃがシードとしての役割をする面以外の寸法に関するため、強誘電体層４０２の結晶化にほとんど影響しない。単結晶金属層４０４の界面特性は、単結晶金属層４０４の厚さよりも重要である。
【0025】
いくつかの実施形態において、単結晶金属層４０４は対称結晶構造を有し、格子定数ａとｂとの間の角度は約９０°である。例えば、単結晶金属層４０４の結晶構造は、立方晶、正方晶、斜方晶、又は他の適切な結晶構造であってよい。いくつかの実施形態において、単結晶金属層４０４の結晶構造は、単純立方、体心、面心、又は他の適切な構造といった、適切な立方晶構造であってよい。単結晶金属層４０４上に堆積された強誘電体層４０２は、立方晶類似の二酸化ハフニウム格子セルを単結晶金属層４０４のものと一致させようとする。格子セルが単斜晶二酸化ハフニウムよりも斜方晶二酸化ハフニウムに近い限り、完全な一致である必要はない。単結晶金属層４０４の格子定数ａ及びｂと強誘電体層４０２の格子定数ａ及びｂとの間のある程度の不一致（例えば、約５％～約１０％といった約１０％まで）は許容される。例えば、単結晶金属層４０４の格子定数ａとｂが比較的小さい場合、強誘電体層４０２の格子定数ｃは比較的大きい傾向にある。単結晶金属層４０４の格子定数ａとｂが比較的大きい場合、強誘電体層４０２の格子定数ｃは比較的小さい傾向にある。強誘電体層４０２のセルは自らのボリュームを維持する傾向にある。両ケースにおいて、強誘電体層４０２は単結晶金属層４０４の格子定数ａ及びｂに一致する格子定数ａ及びｂで結晶化される傾向にある。強誘電体層４０２の特定の物理的厚さ（例えば約１０ｎｍ）を超える、約１０％よりも大きい不一致では、格子が緩和し、層は約１０ｎｍ未満といったように薄くなり得る。
【0026】
いくつかの実施形態において、単結晶金属層４０４はＮｉＡｌ層である。ＮｉＡｌ層は立方晶構造を有し、物理気相堆積（ＰＶＤ）といった適切な方法により形成されてよい。ＮｉＡｌ層のニッケル濃度は、約４０原子％～約４５原子％といった、約４０原子％～約６０原子％の範囲であってよい。ニッケル含有量は、ＮｉＡｌ結晶のサイズと結晶化度とに影響する可能性がある。約４０原子％～約４５原子％といったようにニッケル量が低いほど、斜方晶構造のより好ましい一致につながる。例えば、Ｘ線結晶構造解析（ＸＲＤ）において、ピークは３１～３２°あたりに現れ、これは二酸化ハフニウムの斜方晶ピークに近い。４５原子％未満といったより低いニッケル濃度でピークはより強い。ＮｉＡｌは、約０．２８６ｎｍ～約０．２８９ｎｍの間といった、格子定数ａとｂが等しい立法晶である。
【0027】
いくつかの実施形態において、強誘電体層４０２の格子定数ａとｂは、それぞれ、単結晶金属層４０４の格子定数の倍であってよい。図５は、いくつかの実施形態による、図４の単結晶金属層と強誘電体層の結晶構造を表す。図５に示されるように、単結晶金属層４０４は結晶構造５０２を有するＮｉＡｌ層であってよく、強誘電体層４０２は結晶構造５０４を有するドープされた二酸化ハフニウム層であってよい。強誘電体層４０２の格子定数ａは、単結晶金属層４０４の格子定数ａ’の倍であってよい。例えば、ＮｉＡｌ層の格子定数ａ’とｂ’は共に約０．２８６ｎｍであり、強誘電体層４０２の格子定数ａとｂは、格子定数ａ’とｂ’の約２倍である約０．５７２ｎｍであってよい。約０．５７２ｎｍである格子定数ａとｂにて、強誘電体層４０２の結晶構造は実質的に斜方晶である。
【0028】
図４に戻って参照し、強誘電体層４０２は、原子層堆積（ＡＬＤ）、ＰＶＤ、又は化学気相堆積（ＣＶＤ）といった適切な方法で形成されてよい。いくつかの実施形態において、強誘電体層４０２はＡＬＤにより単結晶金属層４０４上に形成される。いくつかの実施形態において、強誘電体層４０２は、約５ｎｍ～約２０ｎｍといった、約３ｎｍ～約２０ｎｍの範囲の厚さを有する。いくつかの実施形態において、強誘電体層４０２は、約２０ｎｍよりも大きい厚さを有するか、約２５０℃～約３００℃といった約３５０℃未満の処理温度で処理されることにより形成され、そして斜方晶の割合を増加させるため追加的なアニールプロセスが実行されてよい。例えば、アニールプロセスは、酸素ガス、窒素ガス、水素ガスといった適切な環境下で、強誘電体層４０２を約２００℃～約６００℃の範囲の温度へ、１秒～３００秒の時間、加熱することを含んでよい。いくつかの実施形態において、強誘電体層４０２を形成するプロセスは、約２００℃から約６００℃へといった上昇する温度で実行されてよい。
【0029】
図４に示された強誘電体層４０２は、例えば９８％を超える斜方晶相である、９０％を超える斜方晶相といった増加された斜方晶相を有してよい。加えて、９０％の斜方晶相のうち、強誘電体層４０２の斜方晶相の８０％は水平に整列されてよく、これは強誘電性に寄与する。更には、強誘電体層４０２は、約１０ｎｍ～約２０ｎｍといった、約５ｎｍ～約２０ｎｍの範囲の結晶ドメインを含む。
【0030】
図６Ａと６Ｂは、いくつかの実施形態による、コンデンサ６００の側面断面図である。いくつかの実施形態において、図６Ａに示されるように、コンデンサ６００は単結晶金属層４０４を第１電極として、金属層６０２を第２電極として含み、強誘電体層４０２が単結晶金属層４０４と金属層６０２との間に設けられる。いくつかの実施形態において、金属層６０２は単結晶金属層であってよい。金属層６０２の金属は、単結晶金属層４０４の金属と同一であっても同一でなくてもよい。
【0031】
いくつかの実施形態において、図６Ｂに示されるように、コンデンサ６００は、単結晶金属層４０４を第１電極として、金属層６０４を第２電極として含み、強誘電体層４０２は単結晶金属層４０４と金属層６０４との間に設けられる。いくつかの実施形態において、金属層６０４は多結晶金属層であってよい。金属層６０４の金属は、単結晶金属層４０４の金属と同一であっても同一でなくてもよい。金属層６０２又は金属層６０４は、強誘電体層４０２の結晶構造に影響しない、いくつかの実施形態において、金属層６０２又は金属層６０４の形成後に任意的なアニールプロセスが実行される。図６Ａと６Ｂに示されたコンデンサ６００は、図１Ａと１Ｂに示されたコンデンサ１０１として利用されてよい。
【0032】
図７Ａ～７Ｃは、いくつかの実施形態による、強誘電体層７０４を形成する様々な段階を表す。図７Ａに示されるように、強誘電体層７０４は層７０２上に堆積される。層７０２は、図１Ｂに示された第１電極１１２といった金属層、又は、図２Ｂに示された基板２０２といった半導体層であってよい。いくつかの実施形態において、層７０２は図４に示された単結晶金属層４０４であってよい。いくつかの実施形態において、層７０２は界面層といった誘電体層であってよい。強誘電体層７０４はドープされた二酸化ハフニウム層であってよく、ＣＶＤ、ＡＬＤ、又はＰＶＤといった適切な方法で形成されてよい。強誘電体層７０４は酸素空孔７０６を含む。堆積されたときの強誘電体層７０４の酸素空孔７０６は、約２％～約５％の範囲であってよい。
【0033】
次に、図７Ｂに示されるように、強誘電体層７０４を結晶化し、酸素空孔７０６の濃度を増加させるため、超高真空（ＵＨＶ）アニールプロセスが実行される。いくつかの実施形態において、ＵＨＶアニールプロセスは、約２０℃～約４５０℃の範囲の処理温度、ｌｅ－８トール～ｌｅ－３トールといったｌｅ－３トール未満の処理圧力で実行される。ＵＨＶアニールプロセスは、強誘電体層７０４の外側の圧力を減少させ、強誘電体層７０４の酸素原子は強誘電体層７０４から離脱する。その結果得られる酸素空孔７０６濃度は、約５％～約１０％へと増加する。酸素原子の除去、又は追加的な酸素空孔の形成は、原子が強誘電体層７０４内を移動する空間を形成し、従来のアニールプロセスと比較して、上述したＵＨＶアニールプロセス条件下では増加された斜方晶相を得ることができる。いくつかの実施形態において、斜方晶相の割合は増加しないが、ＵＨＶアニールプロセスの結果として強誘電体層７０４中の残留した酸素原子が移動する余地が増加するため、強誘電性は比較的高いことが予期される。
【0034】
ＵＨＶアニールプロセスの後、強誘電体層７０４は斜方晶相を主要結晶相として結晶化される。次いで、図７Ｃに示されるように、信頼性を向上させるために酸素空孔７０６を減少させるため、強誘電体層７０４上で任意的なアニールプロセスが実行される。アニールプロセスは、酸素ガス雰囲気化で、約２０℃～約４５０℃の範囲の処理温度、約１ａｔｍ～約２０ａｔｍの範囲の処理圧力、約１分～約５時間の範囲の時間で実行されてよい。ＵＨＶアニールプロセスによる結晶化の後、強誘電体層７０４の結晶相は実質的に安定しており、任意的なアニールプロセスに続く相の変化は見られないはずである。任意的なアニールプロセスの後、酸素空孔７０６の濃度は、約２％～約５％といったＵＨＶアニールプロセス以前のレベルまで減少される。酸素空孔７０６の低下した濃度にて、デバイス信頼性が向上する。
【0035】
ＵＨＶアニールプロセスにより形成された強誘電体層７０４は、斜方晶相の増加した割合、及び／又は、強誘電体層７０４内の原子が移動するためのより多くの空間の結果、向上した強誘電性を有する。任意的なアニールプロセスは、デバイス信頼性を更に向上させる。いくつかの実施形態において、強誘電体層７０４はコンデンサ１０１内の強誘電体層１１４として利用されてよく、ＵＨＶプロセスと任意的なアニールプロセスは第２電極１１６の形成の前に実行されてよい。いくつかの実施形態において、層７０２は第１電極１１２であり、強誘電体層７０４は強誘電体層１１４である。いくつかの実施形態において、強誘電体層７０４はＦｅＦＥＴ２０４における強誘電体層２０４ｄとして利用されてよく、ＵＨＶプロセスと任意的なアニールプロセスはゲート電極２０４ｃの形成の前に実行されてよい。いくつかの実施形態において、層７０２は基板２０２（又は基板２０２上に形成された界面層）であり、強誘電体層７０４は強誘電体層２０４ｄである。
【0036】
図８Ａ～８Ｃは、いくつかの実施形態による、強誘電体層８０４を形成する様々な段階を表す。図８Ａに示されるように、強誘電体層８０４は層８０２上に堆積される。層８０２は層７０２と同一の材料を含んでよい。強誘電体層８０４はドープされた二酸化ハフニウム層であってよく、ＣＶＤ、ＡＬＤ、又はＰＶＤといった適切な方法で形成されてよい。強誘電体層８０４は酸素空孔８０６を含む。堆積されたときの強誘電体層８０４の酸素空孔８０６は、約２％～約５％の範囲であってよい。
【0037】
次いで、図８Ｂに示されるように、堆積されたときの強誘電体層８０４から結晶性を除去し、強誘電体層８０４における非結晶相を提供するため、強誘電体層８０４上でイオン注入プロセス８１０が実行される。上述したように、いくつかの実施形態において、堆積されたときのドープされた二酸化ハフニウム層は部分的に結晶化している可能性がある。堆積されたときのドープされた二酸化ハフニウム層の結晶相はほぼ単斜晶であり、これは強誘電性を示さない。イオン注入プロセス８１０は、ドープされた二酸化ハフニウム層の元素を置換するため、ドープされた二酸化ハフニウム層のドーパントとは異なってよいドーパント８０８を、堆積されたときのドープされた二酸化ハフニウム層に導入する。その結果、堆積されたときのドープされた二酸化ハフニウム層の結晶性は除去される。換言すれば、堆積されたときのドープされた二酸化ハフニウム層の結晶構造は、イオン注入プロセス８１０からのドーパント８０８により破壊され、その結果得られるドープされた二酸化ハフニウム層は非結晶層となる。
【0038】
イオン注入プロセス８１０は、約１ｋｅＶ～約１０ｋｅＶの範囲のイオンエネルギーで実行されてよい。イオンエネルギーが約１ｋｅＶ未満の場合、堆積されたときのドープされた二酸化ハフニウム層のにおける単斜晶構造は破壊されない。一方、イオンエネルギーが約１０ｋｅＶよりも大きい場合、大きな利点なしに製造コストが増加する。イオン注入プロセスのドーズ量は、約１ｅ１３／ｃｍ２～約１ｅ１５ｃｍ２の範囲であってよい。イオン注入プロセス８１０は、約１０ｎｍ以下といったシャロードープにつながってよい。いくつかの実施形態において、ドーパント８０８は、リン（Ｐ）、ヒ素（Ａｓ）、又はホウ素（Ｂ）といった、ｐ型又はｎ型ドーパントであってよい。いくつかの実施形態において、ドーパント８０８は、ガリウム（Ｇａ）、アンチモン（Ｓｂ）、ゲルマニウム（Ｇｅ）、シリコン（Ｓｉ）、又は他の適切なドーパントであってよい。堆積されたときのドープされた二酸化ハフニウム層は、ジルコニウム、アルミニウム、ランタン、チタン、タンタル、シリコン、イットリウム、スカンジウム、ガドリニウムといった、ドーパント８０８とは異なるドーパントを既に含んでいる。いくつかの実施形態において、強誘電体層８０４は２つの異なるドーパントを含む。例えば、第１のドーパントはドープされた二酸化ハフニウム層の堆積の間にその場で形成され、第２のドーパントは、ドープされた二酸化ハフニウム層の堆積の後に実行されるイオン注入プロセスにより、ドープされた二酸化ハフニウム層に導入される。
【0039】
次に、図８Ｃに示されるように、斜方晶相を形成するため強誘電体層８０４上でアニールプロセスが実行される。アニールプロセスは、約２０℃～約５５０℃の範囲の処理温度で、約１秒～約１時間の範囲の時間で実行されてよい。アニールプロセスは非結晶相を結晶相、具体的には斜方晶相へ変化させる。単斜晶相を非結晶化させるためのイオン注入プロセスなしでは、強誘電体層８０４はアニールプロセスの後に単斜晶相と斜方晶相の両方を含む可能性がある。このため、アニールプロセス実行の前に単斜晶相を除去することにより、結果として得られる強誘電体層８０４は結晶性となり、ほぼ斜方晶相を含む。
【0040】
いくつかの実施形態において、強誘電体層８０４はコンデンサ１０１における強誘電体層１１４として利用されてよく、イオン注入プロセス８１０は第２電極１１６の形成の前に実行されてよく、アニールプロセスは第２電極１１６の形成の前又は後に実行されてよい。いくつかの実施形態において、層８０２は第１電極１１２であり、強誘電体層８０４は強誘電体層１１４である。いくつかの実施形態において、強誘電体層８０４はＦｅＦＥＴ２０４における強誘電体層２０４ｄとして利用されてよく、イオン注入プロセス８１０はゲート電極２０４ｃの形成の前に実行されてよく、アニールプロセスはゲート電極２０４ｃの形成の前又は後に実行されてよい。いくつかの実施形態において、層８０２は基板２０２（又は基板２０２上に形成された界面層）であり、強誘電体層８０４は強誘電体層２０４ｄである。
【0041】
図９Ａ～９Ｇは、いくつかの実施形態による、半導体デバイス基板９００の様々な製造段階の側面断面図である。図９Ａに示されるように、半導体デバイス構造９００は、基板９０２と、基板９０２上に設けられた１つ以上のトランジスタ９０４とを含む。基板９０２は基板１０２であってよく、トランジスタ９０４は図１Ｂに示された同一のトランジスタ１０４であってよい。各トランジスタ９０４は、ドレイン領域１０４ａ、ソース領域１０４ｂ、ゲート電極１０４ｃと同一であってよいソース／ドレイン領域９０６とゲート電極９０８を含む。導電コンタクト９１０がソース／ドレイン領域９０６に電気接続される。導電コンタクト９１０は、層間誘電体（ＩＬＤ）層９１２に設けられてよい。相互接続構造９１４がトランジスタ９０４の上方に設けられる。相互接続構造９１４は、図１Ｂに示された誘電体構造１０６であってよい。導電配線９１６と導電性ビア９１８が相互接続構造９１４に形成される。導電配線９１６と導電性ビア９１８は、それぞれ、図１Ｂに示された導電配線１１０と導電性ビア１０８であってよい。
【0042】
次に、図９Ｂに示されるように、各トランジスタ９０４のソース／ドレイン領域９０６のうちの１つに電気接続された導電性ビア９１８上に導電層９２０が形成される。導電層９２０は、図１Ｂに示された第１電極１１２と同一の材料を含んでよい。いくつかの実施形態において、導電層９２０は、図４に示された単結晶金属層４０４といった単結晶金属層である。次に、図９Ｃに示されるように、強誘電体層９２２が導電層９２０上に形成される。強誘電体層９２２は、図４に示された強誘電体層４０２であってよい。いくつかの実施形態において、強誘電体層９２２は、図７Ａ～７Ｃに示された強誘電体層７０４、又は、図８Ａ～８Ｃに示された強誘電体層８０４である。次に、図９Ｄに示されるように、導電層９２４が強誘電体層９２２上に形成される。導電層９２４は、図１Ｂに示された第２電極１１６、図６Ａに示された金属層６０２、又は図６Ｂに示された金属層６０４と同一の材料を含んでよい。
【0043】
次に、図９Ｅに示されるように、コンデンサ９２６を形成するため、導電層９２０、９２４と強誘電体層９２２がパターン形成される。コンデンサ９２６は、図４～８Ｃにおいて説明されたプロセスにより形成されることのできる強誘電体層９２２を有する結果として、改善された強誘電性を有するＦｅＣＡＰであってよい。次に、図９Ｆに示されるように、コンデンサ９２６を組み込むため、誘電体層９２８が形成される。誘電体層９２８はＩＭＤ層であってよく、相互接続構造９１４の一部であってよい。コンデンサ９２６は配線工程（ＢＥＯＬ）プロセスにおいて相互接続構造９１４に形成されてよい。いくつかの実施形態において、コンデンサ９２６は基板工程（ＦＥＯＬ）又は中間工程（ＭＯＬ）プロセスにおいて形成されてよい。次に、図９Ｇに示されるように、相互接続構造９１４を完成させるため追加的なプロセスが実行される。相互接続構造９１４の頂部で、複数の再分配層（ＲＤＬ）９３０が形成され、ＲＤＬ上にコンタクトパッド９３２が形成される。半導体デバイス構造９００は、複数のＦｅＲＡＭセル（１つのトランジスタ９０４と１つのコンデンサ９２６）を含む。
【0044】
図１０は、代替的な実施形態による、図９Ｇの半導体デバイス構造９００である。図１０に示されるように、相互接続構造９１４にＦｅＲＡＭセル９５０が形成される。各ＦｅＲＡＭセル９５０は、コンデンサ９２６に電気接続されたトランジスタ９５２を含む。各トランジスタ９５２は、ＢＥＯＬプロセスにおいて形成された薄膜トランジスタ（ＴＦＴ）であってよい。各トランジスタ９５２は、ソース／ドレイン領域９５４と、金属酸化物層９５６と、ゲート誘電体層９５８と、ゲート電極９６０とを含む。ソース／ドレイン領域９５４は、金属又は金属窒化物といった導電性材料を含んでよい。いくつかの実施形態において、ソース／ドレイン領域９５４は、ＴｉＮ、ＴａＮ、Ｗ、又はＷＮを含む。金属酸化物層９５６はＴＦＴのチャネル領域としての役割を果たす。いくつかの実施形態において、金属酸化物層９５６は、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）、ドープされた亜鉛酸化物、ドープされたインジウム酸化物、ドープされたカドミウム、又は他の適切な金属酸化物半導体材料といった金属酸化物半導体材料を含む。ゲート誘電体層９５８は、図１Ｂに示されたゲート誘電体層１０４ｄと同一の材料を含んでよく、ゲート電極９６０は、図１Ｂに示されたゲート電極１０４ｃと同一の材料を含んでよい。トランジスタ９５２は、導電配線９１６と導電性ビア９１８によりコンデンサに電気接続される。
【0045】
図１１Ａ～１１Ｆは、いくつかの実施形態による、トランジスタ１００の様々な製造段階の側面断面図である。図１１Ａに示されるように、基板１１０２上に任意的な界面層１１０４が形成され、強誘電体層１１０６が界面層１１０４上に形成され、ダミーゲート１１０８が強誘電体層１１０６上に形成される。基板１１０２は図２Ｂの基板２０２と同一の材料を含んでよく、強誘電体層１１０６は、図７Ａ～７Ｃの強誘電体層７０４、又は、図８Ａ～８Ｃの強誘電体層８０４と同一の材料を含んでよい。ダミーゲート１１０８は多結晶シリコンを含んでよい。次に、図１１Ｂに示されるように、強誘電体層１１０６とダミーゲート１１０８がパターン形成される（界面層１１０４は省略）。ゲートスペーサー１１１０がダミーゲート１１０８と強誘電体層１１０６の側部に形成される。次に、図１１Ｃに示されるように、ソース／ドレイン領域１１１２がダミーゲート１１０８の両側に形成される。ソース／ドレイン領域１１１２は、図２Ｂのソース領域２０４ａとドレイン領域２０４ｂと同一の材料を含んでよい。次に、図１１Ｄに示されるように、ＩＬＤ層１１１４がソース／ドレイン領域１１１２の上方に形成される。いくつかの実施形態において、コンタクトエッチストップ層（ＣＥＳＬ）（未図示）がソース／ドレイン領域１１１２上に形成され、ＩＬＤ層１１１４はＣＥＳＬ上に形成される。次いでダミーゲート１１０８が除去され、ゲート電極１１１６が強誘電体層１１０６上に形成される。ゲート電極１１１６は、図２Ｂのゲート電極２０４ｃと同一の材料を含んでよい。
【0046】
次に、図１１Ｅに示されるように、導電コンタクト１１１８がＩＬＤ層１１１４に形成される。導電コンタクト１１１８は、ソース／ドレイン領域１１１２に電気接続される。いくつかの実施形態において、シリサイド層（未図示）が導電コンタクト１１１８とソース／ドレイン領域１１１２との間に形成される。いくつかの実施形態において、図１１Ｆに示されるように、強誘電体層１１０６はダミーゲート１１０８の除去の間に除去され、ゲート電極１１１６の形成の前にもう１つの強誘電体層１１２０が形成される。強誘電体層１１２０は、図７Ａ～７Ｃの強誘電体層７０４、又は、図８Ａ～８Ｃの強誘電体層８０４と同一の材料を含んでよい。図１１Ｆに示された実施形態において、強誘電体層１１０６は犠牲層であってよく、強誘電性を示さないｈｉｇｈ－ｋ誘電体層であってよい。
【0047】
トランジスタ１００は、強誘電体層１１０６又は強誘電体層１１２０を含むＦｅＦＥＴである。強誘電体層１１０６又は強誘電体層１１２０は、図７Ａ～７Ｃ又は図８Ａ～８Ｃにおいて説明したプロセスにより形成される。強誘電体層１１０６又は強誘電体層１１２０の強誘電性は向上され、改善されたデバイス性能及び信頼性につながる。
【0048】
図１２は、代替的な実施形態による、図９Ｇの半導体デバイス構造９００である。図１２に示されるように、相互接続構造９１４中のコンデンサ９２６に代わり、ＦｅＦＥＴセル９７０が相互接続構造９１４に形成される。ＦｅＦＥＴセル９７２は、ソース／ドレイン領域９７４と、強誘電体層９７６と、金属酸化物層９７８と、ゲート電極９８０とを含む。ソース／ドレイン領域９７４は、図１０のソース／ドレイン領域９５４と同一の材料を含んでよい。強誘電体層９７６は、図７Ａ～７Ｃの強誘電体層７０４、又は、図８Ａ～８Ｃの強誘電体層８０４と同一の材料を含んでよい。金属酸化物層９７８は図１０の金属酸化物層９５６と同一の材料を含んでよく、ゲート電極９８０はゲート電極９６０と同一の材料を含んでよい。ＦｅＦＥＴ９７２はＴＦＴであってよい。
【0049】
図１３は、代替的な実施形態による、図１２の半導体デバイス構造９００である。図１３に示されるように、ＦｅＦＥＴ９７２は、図１０に示されたトランジスタ９５２と実質的に同一であってよい。ただし、ゲート誘電体層９５８に代わり、ＦｅＦＥＴ９７２は金属酸化物層９５６とゲート電極９６０との間に設けられた強誘電体層９８２を含む。強誘電体層９８２は、図４における強誘電体層４０２、図７Ａ～７Ｃにおける強誘電体層７０４、又は図８Ａ～８Ｃにおける強誘電体層８０４と同一の材料を含んでよい。いくつかの実施形態において、ゲート電極９６０は、図４における単結晶金属層４０４と同一の材料を含んでよい。トランジスタ１１００に類似し、ＦｅＦＥＴ９７２は強誘電体層９７６又は強誘電体層９８２を含む。強誘電体層９７６又は強誘電体層９８２は、図４、図７Ａ～７Ｃ、又は図８Ａ～８Ｃにおいて説明したプロセスにより形成される。強誘電体層９７６又は強誘電体層９８２の強誘電性は向上され、改善されたデバイス性能及び信頼性につながる。
【0050】
図４、図７Ａ～７Ｃ、又は図８Ａ～８Ｃにおいて説明したプロセスにより形成された強誘電体層は、向上された強誘電性を有する。強誘電体層は、ＦｅＲＡＭ、ＦｅＦＥＴ、又は他の適切なデバイスにおいて利用されてよい。
【0051】
本開示は、向上された強誘電性を有する強誘電体層を提供する。いくつかの実施形態において、強誘電体層は単結晶金属層上に形成され、強誘電体層は９０％を超える斜方晶相を含む。いくつかの実施形態において、斜方晶相の割合を増加させるため、及び／又は、原子が移動するための層内の空間を増加させるため、強誘電体層を堆積した後に、ＵＨＶアニールプロセス又はイオン注入プロセスが実行される。いくつかの実施形態は利点を達成する。例えば、強誘電体層における向上された強誘電性は、改善されたデバイス性能及び信頼性につながる。
【0052】
１つの実施形態は方法である。前記方法は、ある層の上にドープされた二酸化ハフニウム層を堆積することを含み、前記ドープされた二酸化ハフニウム層は第１の酸素空孔濃度を有する。前記方法は、第１の酸素空孔濃度を第２の酸素空孔濃度へ増加させるため前記ドープされた二酸化ハフニウム層上で超高真空アニールプロセスを実行し、第２の酸素空孔濃度を低下させるため前記ドープされた二酸化ハフニウム層上で酸素アニールプロセスを実行することを更に含む。
【0053】
もう１つの実施形態は方法である。前記方法は、ある層の上にドープされた二酸化ハフニウム層を堆積することを含み、前記ドープされた二酸化ハフニウム層は第１の結晶相で部分的に結晶化している。前記方法は、前記ドープされた二酸化ハフニウム層を非結晶化させるため前記ドープされた二酸化ハフニウム層上でイオン注入プロセスを実行し、前記ドープされた二酸化ハフニウム層を第２の結晶相で結晶化するため前記ドープされた二酸化ハフニウム層上でアニールプロセスを実行することを更に含む。
【0054】
更なる実施形態は半導体デバイス構造である。前記構造は、基板の上に設けられたトランジスタと、前記トランジスタの上方に設けられた相互接続構造と、前記相互接続構造に設けられた強誘電体コンデンサ（ＦｅＣＡＰ）とを含む。前記ＦｅＣＡＰは第１金属層を含み、第１金属層は単結晶金属層である。前記ＦｅＣＡＰは第１金属層上に設けられた強誘電体層を更に含み、前記強誘電体層は９０％を超える斜方晶相を含む。前記ＦｅＣＡＰは、前記強誘電体層上に設けられた第２金属層を更に含む。
【0055】
上記は、当業者が本開示の態様をより好ましく理解できるように、いくつかの実施形態の特徴を概説している。当業者は、ここで紹介した実施形態と同一の目的を実行するため、及び／又は同一の利点を達成するため、他の処理及び構造を設計又は改変するための基礎として、本開示を容易に用いることができることを理解すべきである。当業者はまた、そのような均等な構造は本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく様々な改変、置き換え、及び変更を行うことができることを理解すべきである。
【産業上の利用可能性】
【0056】
本開示の強誘電体デバイス及びその形成方法は、メモリデバイス及びその製造方法において適用することができる。
【符号の説明】
【0057】
１００、２００、９５０、９７０：ＦｅＲＡＭセル
１０１、９２６：コンデンサ
１０２、２０２、９０２、１１０２：基板
１０４、９０４、９５２、１１００：トランジスタ
１０４ａ、２０４ｂ：ドレイン領域
１０４ｂ、２０４ａ：ソース領域
１０４ｃ、２０４ｃ、９０８、９６０、９８０、１１１６：ゲート電極
１０６、２０６：誘電体構造
１０８：導電性ビア
１１０：導電配線
１１２：第１電極
１１４、２０４ｄ、３０２、４０２、８０４、９２２、９７６、９８２、１１０６、１１２０：強誘電体層
１１６：第２電極
２０４、９７２：ＦｅＦＥＴ
３０４：多結晶金属層
３０２ａ、３０２ｂ、３０２ｃ、３０２ｄ、３０４ａ、３０４ｂ、３０４ｃ：結晶相
４０４：単結晶金属層
５０２、５０４：結晶構造
６００：コンデンサ
６０２、６０４：金属層
７０２、８０２：層
７０６、８０６：酸素空孔
８０８：ドーパント
９００：半導体デバイス構造
９０６、９５４、９７４、１１１２：ソース／ドレイン領域
９１０、１１１８：導電コンタクト
９１４：相互接続構造
９１６：導電配線
９１８：導電性ビア
９２０、９２４：導電層
９２８：誘電体層
９３０：再分配層（ＲＤＬ）
９３２：コンタクトパッド
９５６、９７８：金属酸化物層
９５８：ゲート誘電体層
１１０４：界面層
１１０８：ダミーゲート
１１１０：ゲートスペーサー
１１１４：ＩＬＤ層
ＢＬ：ビット線
ＤＬ：駆動線
ＷＬ：ワード線
ａ、ｂ、ｃ、ａ’、ｂ’：格子定数
１０１、９２６：コンデンサ
１０２、２０２、９０２、１１０２：基板
１０４、９０４、９５２、１１００：トランジスタ
１０４ａ、２０４ｂ：ドレイン領域
１０４ｂ、２０４ａ：ソース領域
１０４ｃ、２０４ｃ、９０８、９６０、９８０、１１１６：ゲート電極
１０６、２０６：誘電体構造
１０８：導電性ビア
１１０：導電配線
１１２：第１電極
１１４、２０４ｄ、３０２、４０２、８０４、９２２、９７６、９８２、１１０６、１１２０：強誘電体層
１１６：第２電極
２０４、９７２：ＦｅＦＥＴ
３０４：多結晶金属層
３０２ａ、３０２ｂ、３０２ｃ、３０２ｄ、３０４ａ、３０４ｂ、３０４ｃ：結晶相
４０４：単結晶金属層
５０２、５０４：結晶構造
６００：コンデンサ
６０２、６０４：金属層
７０２、８０２：層
７０６、８０６：酸素空孔
８０８：ドーパント
９００：半導体デバイス構造
９０６、９５４、９７４、１１１２：ソース／ドレイン領域
９１０、１１１８：導電コンタクト
９１４：相互接続構造
９１６：導電配線
９１８：導電性ビア
９２０、９２４：導電層
９２８：誘電体層
９３０：再分配層（ＲＤＬ）
９３２：コンタクトパッド
９５６、９７８：金属酸化物層
９５８：ゲート誘電体層
１１０４：界面層
１１０８：ダミーゲート
１１１０：ゲートスペーサー
１１１４：ＩＬＤ層
ＢＬ：ビット線
ＤＬ：駆動線
ＷＬ：ワード線
ａ、ｂ、ｃ、ａ’、ｂ’：格子定数
【図1A】
【図1B】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図9F】
【図9G】
【図10】
【図11A】
【図11B】
【図11C】
【図11D】
【図11E】
【図11F】
【図12】
【図13】
【手続補正書】
【提出日】2023-02-08
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
層上にドープされた二酸化ハフニウム層を堆積することであって、前記ドープされた二酸化ハフニウム層が第１の酸素空孔濃度を有することと、
前記第１の酸素空孔濃度を第２の酸素空孔濃度へ増加させるため、前記ドープされた二酸化ハフニウム層上で超高真空アニールプロセスを実行することと、
前記第２の酸素空孔濃度を低下させるため、酸素アニールプロセスを実行することと
を含む方法。
前記第１の酸素空孔濃度を第２の酸素空孔濃度へ増加させるため、前記ドープされた二酸化ハフニウム層上で超高真空アニールプロセスを実行することと、
前記第２の酸素空孔濃度を低下させるため、酸素アニールプロセスを実行することと
を含む方法。
【請求項2】
前記第１の酸素空孔濃度が約２％～約５％の範囲である、請求項１に記載の方法。
【請求項3】
前記第２の酸素空孔濃度が約５％～約１０％の範囲である、請求項２に記載の方法。
【請求項4】
層上にドープされた二酸化ハフニウム層を堆積することであって、前記ドープされた二酸化ハフニウム層が第１の結晶相で部分的に結晶化していることと、
前記ドープされた二酸化ハフニウム層を非結晶化するため、前記ドープされた二酸化ハフニウム層上でイオン注入プロセスを実行することと、
前記ドープされた二酸化ハフニウム層を第２の結晶相で結晶化するため、前記ドープされた二酸化ハフニウム層上でアニールプロセスを実行することと
を含む方法。
前記ドープされた二酸化ハフニウム層を非結晶化するため、前記ドープされた二酸化ハフニウム層上でイオン注入プロセスを実行することと、
前記ドープされた二酸化ハフニウム層を第２の結晶相で結晶化するため、前記ドープされた二酸化ハフニウム層上でアニールプロセスを実行することと
を含む方法。
【請求項5】
前記第１の結晶相が単斜晶相であり、前記第２の結晶相が斜方晶相である、請求項４に記載の方法。
【請求項6】
前記ドープされた二酸化ハフニウム層を堆積する間に第１ドーパントが前記ドープされた二酸化ハフニウム層に導入され、第２ドーパントが前記イオン注入プロセスの間に前記ドープされた二酸化ハフニウム層に導入される、請求項４に記載の方法。
【請求項7】
前記層が基板上に設けられた界面層である、請求項１または４に記載の方法。
【請求項8】
前記ドープされた二酸化ハフニウム層上にダミーゲートを形成することと、
前記ダミーゲートと前記ドープされた二酸化ハフニウム層の側部にゲートスペーサーを形成することと、
前記基板にソース／ドレイン領域を形成することと、
前記ダミーゲートを除去することと
前記ドープされた二酸化ハフニウム層上にゲート電極を形成することと
を更に含む、請求項７に記載の方法。
前記ダミーゲートと前記ドープされた二酸化ハフニウム層の側部にゲートスペーサーを形成することと、
前記基板にソース／ドレイン領域を形成することと、
前記ダミーゲートを除去することと
前記ドープされた二酸化ハフニウム層上にゲート電極を形成することと
を更に含む、請求項７に記載の方法。
【請求項9】
基板上に設けられたトランジスタと、
前記トランジスタの上方に設けられた相互接続構造と、
前記相互接続構造に設けられた強誘電体コンデンサ（ＦｅＣＡＰ）と
を含み、
前記ＦｅＣＡＰが、
単結晶金属層である第１金属層と、
前記第１金属層上に設けられた、９０％を超える斜方晶相を含む強誘電体層と、
前記強誘電体層上に設けられた第２金属層と
を含む、
半導体デバイス構造。
前記トランジスタの上方に設けられた相互接続構造と、
前記相互接続構造に設けられた強誘電体コンデンサ（ＦｅＣＡＰ）と
を含み、
前記ＦｅＣＡＰが、
単結晶金属層である第１金属層と、
前記第１金属層上に設けられた、９０％を超える斜方晶相を含む強誘電体層と、
前記強誘電体層上に設けられた第２金属層と
を含む、
半導体デバイス構造。
【請求項10】
前記強誘電体層がドープされた二酸化ハフニウム層である、請求項９に記載の半導体デバイス構造。
【外国語明細書】