ホーム > 特許ランキング > ＳＫ ｈｙｎｉｘ Ｉｎｃ．
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023138321
(43)【公開日】2023-10-02
(54)【発明の名称】３次元半導体装置及びその製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20230922BHJP
H01L 21/336 20060101ALI20230922BHJP
H10B 43/50 20230101ALI20230922BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
H10B43/50
【審査請求】未請求
【請求項の数】32
【出願形態】ＯＬ
(21)【出願番号】P 2023000409
(22)【出願日】2023-01-05
(31)【優先権主張番号】10-2022-0034069
(32)【優先日】2022-03-18
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】310024033
【氏名又は名称】エスケーハイニックス株式会社
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000796
【氏名又は名称】弁理士法人三枝国際特許事務所
(72)【発明者】
【氏名】安 正烈
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP76
5F083ER22
5F083GA10
5F083GA27
5F083JA04
5F083JA19
5F083JA39
5F083JA40
5F083KA01
5F083MA06
5F083MA16
5F083PR06
5F083PR09
5F101BA45
5F101BB02
5F101BC01
5F101BD16
5F101BD30
5F101BD34
5F101BH23
(57)【要約】
【課題】高集積度を有する３次元半導体装置及びその製造方法を提供する。
【解決手段】３次元半導体装置は、第１の絶縁パターン１０２、第１の絶縁パターン１０２の上部の導電パターン１２６、及び導電パターン１２６の上部表面と物理的に接するように形成され、第１の絶縁パターン１０２と異なる物性を有する第２の絶縁パターン１１８を含む積層構造体ＳＴと、積層構造体ＳＴを貫通するように形成される垂直チャンネル構造体ＣＨとを含む。
【選択図】図１Ｂ
【解決手段】３次元半導体装置は、第１の絶縁パターン１０２、第１の絶縁パターン１０２の上部の導電パターン１２６、及び導電パターン１２６の上部表面と物理的に接するように形成され、第１の絶縁パターン１０２と異なる物性を有する第２の絶縁パターン１１８を含む積層構造体ＳＴと、積層構造体ＳＴを貫通するように形成される垂直チャンネル構造体ＣＨとを含む。
【選択図】図１Ｂ
【特許請求の範囲】
【請求項1】
第１の絶縁パターン、前記第１の絶縁パターンの上部の導電パターン、及び前記導電パターンの上部表面と物理的に接するように形成され、前記第１の絶縁パターンと異なる物性を有する第２の絶縁パターンを含む積層構造体と、
前記積層構造体の内部に形成される垂直チャンネル構造体とを含む、３次元半導体装置。
前記積層構造体の内部に形成される垂直チャンネル構造体とを含む、３次元半導体装置。
【請求項2】
前記第１の絶縁パターン及び前記第２の絶縁パターンから選択される一つは、シリコン酸化膜及び金属含有酸化膜のような酸化物、シリコン窒化膜及びシリコンジル酸化膜のような窒化物、不純物を含む絶縁物及びエアギャップの少なくとも一つを含む、請求項１に記載の３次元半導体装置。
【請求項3】
前記第１の絶縁パターン及び前記第２の絶縁パターンは、化学量論比が互いに異なる同種の絶縁物質を含む、請求項１に記載の３次元半導体装置。
【請求項4】
前記第１の絶縁パターン及び前記第２の絶縁パターンは、実質的に同一の厚さを有する、請求項１に記載の３次元半導体装置。
【請求項5】
前記第１の絶縁パターン及び前記第２の絶縁パターンは、互いに同一の誘電率を有する他種の絶縁物質を含む、請求項４に記載の３次元半導体装置。
【請求項6】
前記導電パターンは、前記第１の絶縁パターンの厚さ及び前記第２の絶縁パターンの厚さよりも小さい厚さを有する、請求項１に記載の３次元半導体装置。
【請求項7】
前記導電パターンは少なくとも一つの導電薄膜を含む、請求項１に記載の３次元半導体装置。
【請求項8】
前記導電薄膜はモリブデン（Ｍｏ）を含む、請求項７に記載の３次元半導体装置。
【請求項9】
前記導電パターンはバリア膜及び導電薄膜の積層膜を含み、
前記バリア膜は前記第１の絶縁パターンと物理的にコンタクトされ、前記導電薄膜は前記第２の絶縁パターンと物理的にコンタクトされる、請求項１に記載の３次元半導体装置。
前記バリア膜は前記第１の絶縁パターンと物理的にコンタクトされ、前記導電薄膜は前記第２の絶縁パターンと物理的にコンタクトされる、請求項１に記載の３次元半導体装置。
【請求項10】
セル領域及びコンタクト領域に区分され、順次積層された第１の層間絶縁膜、下部ワードライン、第２の層間絶縁膜及び上部ワードラインを含む単位構造物が少なくとも１回積層されて構成される積層構造体と、
前記積層構造体の前記セル領域に、前記積層構造体の内部を貫通するように構成されるデータ格納膜を含む少なくとも一つの垂直チャンネル構造体とを含み、
前記第１の層間絶縁膜及び前記第２の層間絶縁膜は互いに異なる物性を有し、
前記第１の層間絶縁膜及び前記セル領域の第２の層間絶縁膜は各々第１の厚さを有する、３次元半導体装置。
前記積層構造体の前記セル領域に、前記積層構造体の内部を貫通するように構成されるデータ格納膜を含む少なくとも一つの垂直チャンネル構造体とを含み、
前記第１の層間絶縁膜及び前記第２の層間絶縁膜は互いに異なる物性を有し、
前記第１の層間絶縁膜及び前記セル領域の第２の層間絶縁膜は各々第１の厚さを有する、３次元半導体装置。
【請求項11】
前記第１の層間絶縁膜及び前記第２の層間絶縁膜の少なくとも一つは、シリコン酸化膜及び金属含有酸化膜のような酸化物、シリコン窒化膜及びシリコン窒酸化膜のような窒化物、不純物を含む絶縁物及びエアギャップの少なくとも一つを含む、請求項１０に記載の３次元半導体装置。
【請求項12】
前記第１の層間絶縁膜及び前記第２の層間絶縁膜は、互いに化学量論比が異なる同種の絶縁物質を含む、請求項１１に記載の３次元半導体装置。
【請求項13】
前記第１の層間絶縁膜及び前記第２の層間絶縁膜は、互いに誘電率が同一の他種の絶縁物質を含む、請求項１０に記載の３次元半導体装置。
【請求項14】
前記上部及び下部ワードラインの各々は、前記第１の厚さよりも小さい厚さを有する、請求項１０に記載の３次元半導体装置。
【請求項15】
前記上部及び下部ワードラインはモリブデン（Ｍｏ）薄膜を含み、
前記モリブデン薄膜の第１の表面は前記第１の層間絶縁膜とコンタクトされ、前記モリブデン薄膜の第２の表面は前記第２の層間絶縁膜とコンタクトされる、請求項１０に記載の３次元半導体装置。
前記モリブデン薄膜の第１の表面は前記第１の層間絶縁膜とコンタクトされ、前記モリブデン薄膜の第２の表面は前記第２の層間絶縁膜とコンタクトされる、請求項１０に記載の３次元半導体装置。
【請求項16】
前記上部及び下部ワードラインはバリア膜及び導電薄膜の積層膜を含み、
前記バリア膜は前記第１の層間絶縁膜とコンタクトされ、
前記導電薄膜は前記第２の層間絶縁膜とコンタクトされる、請求項１０に記載の３次元半導体装置。
前記バリア膜は前記第１の層間絶縁膜とコンタクトされ、
前記導電薄膜は前記第２の層間絶縁膜とコンタクトされる、請求項１０に記載の３次元半導体装置。
【請求項17】
前記コンタクト領域の前記第２の層間絶縁膜は、前記第１の厚さよりも大きい第２の厚さを有する、請求項１０に記載の３次元半導体装置。
【請求項18】
前記上部ワードライン及び前記下部ワードラインは、前記コンタクト領域の前記第２の層間絶縁膜の上部表面に位置するカット部により電気的に分離され、
前記下部ワードラインは、前記第２の層間絶縁膜の下部表面、側壁面及び前記第２の層間絶縁膜の上部表面の前記カット部まで延長される、請求項１７に記載の３次元半導体装置。
前記下部ワードラインは、前記第２の層間絶縁膜の下部表面、側壁面及び前記第２の層間絶縁膜の上部表面の前記カット部まで延長される、請求項１７に記載の３次元半導体装置。
【請求項19】
前記コンタクト領域に位置し、前記上部ワードラインとコンタクトされる第１のコンタクト部と、
前記コンタクト領域に位置し、前記下部ワードラインとコンタクトされる第２のコンタクト部とをさらに含み、
前記第１のコンタクト部及び前記第２のコンタクト部は同一の高さを有する、請求項１７に記載の３次元半導体装置。
前記コンタクト領域に位置し、前記下部ワードラインとコンタクトされる第２のコンタクト部とをさらに含み、
前記第１のコンタクト部及び前記第２のコンタクト部は同一の高さを有する、請求項１７に記載の３次元半導体装置。
【請求項20】
前記垂直チャンネル構造体は、前記第２の層間絶縁膜と対応する部分毎に具備される突出部をさらに含む、請求項１０に記載の３次元半導体装置。
【請求項21】
第１の層間絶縁膜及び犠牲膜を少なくとも１回交互に積層して積層構造体を形成するステップと、
前記犠牲膜を選択的に除去して、前記第１の層間絶縁膜間に開口を限定するステップと、
前記開口の内部表面に沿って導電層を形成するステップと、
前記導電層で被覆される前記開口の内部に第２の層間絶縁膜を埋め込むステップと、
前記第２の層間絶縁膜の下部表面の前記導電層及び前記第２の層間絶縁膜の上部表面の前記導電層間を分離させて、個別ワードラインを形成するステップと、
前記積層構造体の内部に垂直チャンネル構造体を形成するステップとを含む、３次元半導体装置の製造方法。
前記犠牲膜を選択的に除去して、前記第１の層間絶縁膜間に開口を限定するステップと、
前記開口の内部表面に沿って導電層を形成するステップと、
前記導電層で被覆される前記開口の内部に第２の層間絶縁膜を埋め込むステップと、
前記第２の層間絶縁膜の下部表面の前記導電層及び前記第２の層間絶縁膜の上部表面の前記導電層間を分離させて、個別ワードラインを形成するステップと、
前記積層構造体の内部に垂直チャンネル構造体を形成するステップとを含む、３次元半導体装置の製造方法。
【請求項22】
前記第１の層間絶縁膜及び前記第２の層間絶縁膜の少なくとも一つは、シリコン酸化膜及び金属含有酸化膜のような酸化物、シリコン窒化膜及びシリコン窒酸化膜のような窒化物、不純物を含む絶縁物及びエアギャップの少なくとも一つである、請求項２１に記載の３次元半導体装置の製造方法。
【請求項23】
前記第１の層間絶縁膜及び前記第２の層間絶縁膜は、互いに化学量論比が異なる同種の絶縁物質を含む、請求項２１に記載の３次元半導体装置の製造方法。
【請求項24】
前記第１の層間絶縁膜及び前記第２の層間絶縁膜は、互いに同一の誘電率を有する他種の絶縁物質を含む、請求項２１に記載の３次元半導体装置の製造方法。
【請求項25】
前記犠牲膜は、前記第１の層間絶縁膜の厚さ及び前記導電層の厚さの２倍値を加算した厚さで形成する、請求項２１に記載の３次元半導体装置の製造方法。
【請求項26】
前記導電層を形成するステップは、前記開口の内部表面に沿ってモリブデン金属膜を蒸着するステップを含む、請求項２１に記載の３次元半導体装置の製造方法。
【請求項27】
前記導電層を形成するステップは、
前記開口の内部表面に沿ってバリア膜を蒸着するステップと、
前記バリア膜の表面に沿って導電薄膜を蒸着するステップとを含む、請求項２１に記載の３次元半導体装置の製造方法。
前記開口の内部表面に沿ってバリア膜を蒸着するステップと、
前記バリア膜の表面に沿って導電薄膜を蒸着するステップとを含む、請求項２１に記載の３次元半導体装置の製造方法。
【請求項28】
前記垂直チャンネル構造体を形成するステップは、
前記積層構造体の内部を貫通するホールを形成するステップと、
前記ホール内にブロッキング絶縁膜、データ格納膜、トンネル絶縁膜及びチャンネルを順次形成するステップとを含む、請求項２１に記載の３次元半導体装置の製造方法。
前記積層構造体の内部を貫通するホールを形成するステップと、
前記ホール内にブロッキング絶縁膜、データ格納膜、トンネル絶縁膜及びチャンネルを順次形成するステップとを含む、請求項２１に記載の３次元半導体装置の製造方法。
【請求項29】
前記個別ワードラインを形成するステップは、前記ホールにより露出された前記開口の側部の前記導電層を選択的に除去するステップを含む、請求項２８に記載の３次元半導体装置の製造方法。
【請求項30】
前記積層構造体は、前記垂直チャンネル構造体を含むセル領域及び前記セル領域の外側のコンタクト領域を含み、
前記犠牲膜を形成するステップ及び前記第１の層間絶縁膜を形成するステップ間に、
前記コンタクト領域の一部領域を除いた、前記セル領域及び前記コンタクト領域の残り部分の前記犠牲膜を、所定厚さだけ除去するステップをさらに含む、請求項２１に記載の３次元半導体装置の製造方法。
前記犠牲膜を形成するステップ及び前記第１の層間絶縁膜を形成するステップ間に、
前記コンタクト領域の一部領域を除いた、前記セル領域及び前記コンタクト領域の残り部分の前記犠牲膜を、所定厚さだけ除去するステップをさらに含む、請求項２１に記載の３次元半導体装置の製造方法。
【請求項31】
前記コンタクト領域の第１の層間絶縁膜、前記導電層及び前記第２の層間絶縁膜が上部から下部へ行くほど漸進的に延長される長さを有するようにスリミング処理を遂行して、前記第２の層間絶縁膜上の前記導電層の端部を順次露出させるステップと、
前記コンタクト領域の露出された前記導電層の所定部分をエッチングして、前記第２の層間絶縁膜の上部表面から延長される上部個別ワードライン及び前記第２の層間絶縁膜の下部表面、側壁面及び上部表面に延長される下部個別ワードラインを限定するステップとをさらに含む、請求項３０に記載の３次元半導体装置の製造方法。
前記コンタクト領域の露出された前記導電層の所定部分をエッチングして、前記第２の層間絶縁膜の上部表面から延長される上部個別ワードライン及び前記第２の層間絶縁膜の下部表面、側壁面及び上部表面に延長される下部個別ワードラインを限定するステップとをさらに含む、請求項３０に記載の３次元半導体装置の製造方法。
【請求項32】
前記コンタクト領域の前記第２の層間絶縁膜の上部に、前記上部個別ワードラインとコンタクトされる第１のコンタクト部及び前記下部個別ワードラインとコンタクトされる第２のコンタクト部を形成するステップをさらに含む、請求項３１に記載の３次元半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、３次元半導体装置及びその製造方法に関する。
【背景技術】
【0002】
半導体装置の集積度は、単位メモリセルが占有する面積により主に決定される。最近、基板上に単層でメモリセルを形成する半導体装置の集積度の向上が限界に達することにより、基板上にメモリセルを積層する３次元半導体装置が提案されている。また、このような半導体装置の動作信頼性を向上させるために、様々な構造及び製造方法が開発されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の目的は、高集積度を有する３次元半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0004】
本発明の一実施例に係る３次元半導体装置は、第１の絶縁パターン、前記第１の絶縁パターンの上部の導電パターン、及び前記導電パターンの上部表面と物理的に接するように形成され、前記第１の絶縁パターンと異なる物性を有する第２の絶縁パターンを含む積層構造体と、前記積層構造体を貫通するように形成される垂直チャンネル構造体とを含むことができる。
【0005】
また、本発明の一実施例に係る３次元半導体装置は、セル領域及びコンタクト領域に区分され、順次積層された第１の層間絶縁膜、下部ワードライン、第２の層間絶縁膜及び上部ワードラインを含む単位構造物が少なくとも１回積層されて構成された積層構造体と、前記積層構造体の前記セル領域に、前記積層構造体の内部を貫通するように構成されるデータ格納膜を含む少なくとも一つの垂直チャンネル構造体とを含むことができる。前記第１の層間絶縁膜及び前記第２の層間絶縁膜は互いに異なる物性を有し、前記第１の層間絶縁膜及び前記セル領域の第２の層間絶縁膜の各々は第１の厚さを有することができる。
【0006】
前記第１の層間絶縁膜及び前記第２の層間絶縁膜の少なくとも一つは、シリコン酸化膜及び金属含有酸化膜のような酸化物、シリコン窒化膜及びシリコン窒酸化膜のような窒化物、不純物を含む絶縁物及びエアギャップ（air gap）の少なくとも一つを含むことができる。前記第１の層間絶縁膜及び第２の層間絶縁膜は、同種の層間絶縁膜を含むが、互いに化学量論比が異なることができる。前記第１の層間絶縁膜及び前記第２の層間絶縁膜は互いに他種であり、前記第１の層間絶縁膜の誘電率及び前記第２の層間絶縁膜の誘電率は実質的に同一であり得る。
【0007】
例示的な実施例として、前記ワードラインはモリブデン（Ｍｏ）薄膜を含み、前記モリブデン薄膜の第１の表面は前記第１の層間絶縁膜とコンタクトされ、前記モリブデン薄膜の第２の表面は前記第２の層間絶縁膜とコンタクトされる。
【0008】
例示的な実施例として、前記ワードラインはバリア膜及び導電薄膜の積層膜を含み、前記バリア膜は前記第１の層間絶縁膜とコンタクトされ、前記導電薄膜は前記第２の層間絶縁膜とコンタクトされる。
【0009】
本発明の一実施例に係る３次元半導体装置の製造方法は、第１の層間絶縁膜及び犠牲膜を少なくとも１回交互に積層して積層構造体を形成するステップと、前記犠牲膜を選択的に除去して、前記第１の層間絶縁膜間に開口を限定するステップと、前記開口の内部表面に沿って導電層を形成するステップと、前記導電層で被覆される前記開口の内部に第２の層間絶縁膜を埋め込むステップと、前記第２の層間絶縁膜の下部表面の前記導電層及び前記第２の層間絶縁膜の上部表面の前記導電層間を分離させて、個別ワードラインを形成するステップと、前記積層構造体を貫通するように垂直チャンネル構造体を形成するステップとを含むことができる。
【発明の効果】
【0010】
本発明の実施例によれば、絶縁パターンを被覆する予備導電パターンを部分的にエッチングして、二つの導電パターンで形成することで、簡単な工程により３次元半導体装置の集積度を向上させることができる。
【図面の簡単な説明】
【0011】
【図1A】本発明の一実施例に係る３次元半導体装置を説明するための図である。
【図1B】本発明の一実施例に係る３次元半導体装置を説明するための図である。
【図1C】本発明の一実施例に係る３次元半導体装置を説明するための図である。
【図2A】本発明の他の実施例に係る３次元半導体装置を説明するための図である。
【図2B】本発明の他の実施例に係る３次元半導体装置を説明するための図である。
【図2C】本発明の他の実施例に係る３次元半導体装置を説明するための図である。
【図3】本発明のまた他の実施例に係る３次元半導体装置を説明するための図である。
【図4A】本発明の一実施例に係る３次元半導体装置の製造方法を説明するための断面図である。
【図4B】本発明の一実施例に係る３次元半導体装置の製造方法を説明するための断面図である。
【図5】本発明の一実施例に係る３次元半導体装置の製造方法を説明するための断面図である。
【図6A】本発明の一実施例に係る３次元半導体装置の製造方法を説明するための断面図である。
【図6B】本発明の一実施例に係る３次元半導体装置の製造方法を説明するための断面図である。
【図7A】本発明の一実施例に係る３次元半導体装置の製造方法を説明するための断面図である。
【図7B】本発明の一実施例に係る３次元半導体装置の製造方法を説明するための断面図である。
【図8A】本発明の一実施例に係る３次元半導体装置の製造方法を説明するための断面図である。
【図8B】本発明の一実施例に係る３次元半導体装置の製造方法を説明するための断面図である。
【図9】本発明の一実施例に係る３次元半導体装置の製造方法を説明するための断面図である。
【図10】本発明の一実施例に係る３次元半導体装置の製造方法を説明するための断面図である。
【図11】本発明の一実施例に係る３次元半導体装置の製造方法を説明するための断面図である。
【図12A】本発明の一実施例に係る３次元半導体装置の製造方法を説明するための断面図である。
【図12B】本発明の一実施例に係る３次元半導体装置の製造方法を説明するための断面図である。
【図13】本発明の他の実施例に係る３次元半導体装置の製造方法を説明するための断面図である。
【図14】本発明の実施例に係るメモリシステムの構成を示すブロック図である。
【図15】本発明の実施例に係るメモリシステムの構成を示すブロック図である。
【図16】本発明の実施例に係るコンピューティングシステムの構成を示すブロック図である。
【図17】本発明の実施例に係るコンピューティングシステムを示すブロック図である。
【発明を実施するための形態】
【0012】
本発明の利点や特徴、そしてそれらを達成する方法は、添付図面と共に詳細に後述する実施例等を参照すれば明確になる。しかしながら、本発明は、以下で開示している実施例等に限定されず、互い異なる多様な形態で具現可能である。但し、本実施例は、本発明の開示が完全になるようにし、本発明が属する技術の分野における通常の知識を有する者に発明のカテゴリを正確に認識させるために提供されるものであり、本発明は請求の範囲のカテゴリにより定義されるだけである。図において、層及び領域の大きさ及び相対的な大きさは、説明の明瞭性のために誇張されたものであり得る。明細書の全般に渡り、同じ参照符号は同じ構成要素を称する。
【0013】
以下では、本発明の一実施例に係る３次元半導体装置を、図に基づいて詳細に説明する。
【0014】
図１ａ乃至図１ｃは本発明の一実施例に係る３次元半導体装置を説明するための図である。図１ａは本発明の一実施例に係る３次元半導体装置を説明するための平面図、図１ｂは図１ａの３次元半導体装置のＡ－Ａ’線に沿った断面図、図１ｃは図１ａの３次元半導体装置のＢ－Ｂ’線に沿った断面図である。
【0015】
【0016】
積層構造体ＳＴは、垂直積層された複数の導電パターン１２６と、複数の導電パターン１２６間を絶縁し、互いに異なる物質の絶縁パターン１０２、１１８群とを含むことができる。絶縁パターン１０２、１１８群は、第１の絶縁パターン１０２群及び第２の絶縁パターン１１８群を含むことができる。本発明の一実施例によれば、積層構造体ＳＴは、第１の絶縁パターン１０２、導電パターン１２６、第２の絶縁パターン１１８、導電パターン１２６及び第１の絶縁パターン１０２を繰り返して垂直積層された構造であり得る。このとき、垂直方向を第１の方向Ｄ１という。
【0017】
本発明の一実施例によれば、第１の絶縁パターン１０２は、第２の絶縁パターン１１８と実質的に同じ厚さを有することができる。
【0018】
本発明の一実施例によれば、第１の絶縁パターン１０２及び第２の絶縁パターン１１８は、互いに異なる物性を有する絶縁物質を含むことができる。一例として、第１の絶縁パターン１０２及び第２の絶縁パターン１１８の各々は、シリコン酸化膜及び金属含有酸化膜のような酸化物、シリコン窒化膜、シリコン窒酸化膜及びシリコン炭窒化膜（ＳｉＣＮ）のような窒化物、エアギャップ（air gap）などのような絶縁物の少なくとも一つを含むことができる。例えば、第１の絶縁パターン１０２及び第２の絶縁パターン１１８から選択される一つはシリコン酸化膜で形成され、他の一つはシリコン窒化膜又はシリコン窒酸化膜で形成されることができる。他の実施例によれば、第１の絶縁パターン１０２及び第２の絶縁パターン１１８の各々は、同種の絶縁物質であるが、化学的造成が異なる、換言すれば化学量論比が異なる物質を含むことができる。例えば、第１の絶縁パターン１０２及び第２の絶縁パターン１１８の一つは、シリコンがリッチ（rich）なシリコンリッチ窒化膜を含み、他の一つは化学量論比がマッチするか、又は、シリコン（又は窒素）がプア（poor）なシリコン窒化膜を含むことができる。また他の実施例によれば、第１の絶縁パターン１０２及び第２の絶縁パターン１１８の各々は、ｎ型不純物、ｐ型不純物、炭素（Ｃ）又は窒素（Ｎ）成分がドープした絶縁物質を含むことができる。また他の実施例によれば、第１の絶縁パターン１０２及び第２の絶縁パターン１１８は、互いに異なる誘電率を有する絶縁物質で形成されることができる。
【0019】
また、第１の絶縁パターン１０２及び第２の絶縁パターン１１８は、互いに同一の誘電率の範囲を有すると同時に、互いに他種の絶縁物質で形成されることができる。例えば、第１の絶縁パターン１０２及び第２の絶縁パターン１１８の少なくとも一つは、ＳｒＺＯ３、ＬａＡｌＯ３、ＣａＺｒＯ３及びＳｒＴｉＯ３のようなペロブスカイト（perovoskite）型３元系金属酸化膜、ＺｒＯ３、ＨｆＯ２、Ｌａ２Ｏ３及びＴａ２Ｏ５のような２元系金属膜、及びアモルファス（amorphous）型金属酸化膜の一つを含むことができる。
【0020】
また他の実施例として、第２の絶縁パターン１１８は、第１の絶縁パターン１０２よりも埋め込み特性に優れた絶縁膜であり得る。
【0021】
また他の実施例として、第１の絶縁パターン１０２及び第２の絶縁パターン１１８は、互いに異なる蒸着方式により形成できる。例えば、第１の絶縁パターン１０２を構成する絶縁膜は、ＣＶＤ（chemical vapor deposition）方式又はＡＬＤ（atomic layer deposition）方式により形成できる。第２の絶縁パターン１１８を構成する絶縁膜は、狭い空間に埋め込み特性に優れたＡＬＤ又はＰＥＡＬＤ（Plasma enhanced ALD）方式により形成できる。
【0022】
積層構造体ＳＴは、セル領域ＣＡ及びコンタクト領域ＣＴＡを含むことができる。第１の絶縁パターン１０２及び第２の絶縁パターン１１８は、セル領域ＣＡ及びコンタクト領域ＣＴＡを横切りながら提供されることができる。
【0023】
コンタクト領域ＣＴＡにおいて、第１の絶縁パターン１０２、導電パターン１２６及び第２の絶縁パターン１１８の各々は、上部から下部へ行くほど突出される階段状構造を有することができる。このような構造は、公知の「スリミング工程（slimming process）」により形成できる。そして、第２の絶縁パターン１１８群の各々の端部１１８Ｅは、他の部分よりも大きい厚さを有することができる。また、スリミング工程により、積層された導電パターン１２６の端部は、階段状に順次露出されることができる。
【0024】
導電パターン１２６群の各々は、第１の絶縁パターン１０２及び第２の絶縁パターン１１８よりも小さい厚さＴＨを有することができる。導電パターン１２６群の各々が第１の絶縁パターン１０２及び第２の絶縁パターン１１８よりも小さい厚さＴＨを有することで、３次元半導体装置の高さを減少させることができる。一方、同じ高さの３次元半導体装置により多くの導電パターン１２６を構成できるため、集積度の向上を図ることができる。一方、導電パターン１２６は少なくとも一つの導電薄膜を含むことができる。導電薄膜群の各々は、タングステン（Ｗ）やモリブデン（Ｍｏ）のような金属膜、又は、導電性不純物を含むポリシリコン膜を含むことができる。
【0025】
例示的な実施例として、導電パターン１２６はバリア膜及び導電薄膜の積層膜を含むことができる。バリア膜は、チタニウム窒化膜又はチタニウム／チタニウム窒化膜の複合膜を含むことができ、第１の絶縁パターン１０２の表面と導電薄膜との間に介在することができる。また、導電薄膜はタングステンを含むことができる。
【0026】
本実施例において、導電パターン１２６としてモリブデン（Ｍｏ）を利用する場合、別途のバリア膜が不要になる。例示的な実施例として、導電パターン１２６は、ＮＡＮＤメモリ装置のセルストリングを構成するワードラインであり得る。
【0027】
導電パターン１２６は、セル領域ＣＡ及びコンタクト領域ＣＴＡを横切りながら形成できる。セル領域ＣＡにおいて、導電パターン１２６群の各々は、垂直チャンネル構造体ＣＨ群を被覆しながら互いに平行であるように、第２の方向Ｄ２に延長できる。コンタクト領域ＣＴＡに位置した導電パターン１２６群の一つは、第２の絶縁パターン１１８の端部１１８Ｅの上部の少なくとも一部を被覆するように延長され、導電パターン１２６の一つに隣接した他の一つは、第２の絶縁パターン１１８の下部、側面及び上部の少なくとも一部を被覆するように延長されることができる。このとき、導電パターン１２６群の一つ及び導電パターン１２６群の一つに隣接した他の一つは、一つの第２の絶縁パターン１１８の上部に延長されるが、互いに電気的に分離されるように離隔して提供される。例えば、第２の絶縁パターン１１８の下部、側面及び上部表面に沿って形成された導電パターン１２６は、カット部１２７を含むことができる。カット部１２７は、コンタクト領域ＣＴＡに位置した第２の絶縁パターン１１８の上部表面の導電パターン１２６に形成される。カット部１２７により、導電パターン１２６は、第２の絶縁パターン１１８の上部の導電パターン１２６（又は上部ワードライン）と、第２の絶縁パターン１１８の下部の導電パターン１２６（又は下部ワードライン）とに電気的に分離できる。垂直チャンネル構造体ＣＨ群は、積層構造体ＳＴを第１の方向Ｄ１に貫通し、セル領域ＣＡのみに提供できる。垂直チャンネル構造体ＣＨ群の各々は円筒状構造を有し、上部から下部へ行くほどその直径が小さくなる構造を有することができる。
【0028】
平面的な観点において、すなわち、第１の方向Ｄ１に垂直な第２の方向Ｄ２及び第３の方向Ｄ３で定義された平面的な観点において、垂直チャンネル構造体ＣＨ群は、第１の列において互いに離隔配置される第１の垂直チャンネル構造体ＣＨ群と、第１の列に配置された隣接した二つの第１の垂直チャンネル構造体ＣＨ間に離隔配置される第２の列の第２の垂直チャンネル構造体ＣＨ群とを含むが、第１の垂直チャンネル構造体ＣＨ群及び第２の垂直チャンネル構造体ＣＨ群は、複数の列に沿って交互に繰り返して形成できる。しかしながら、本発明は、垂直チャンネル構造体ＣＨ群の平面配列をこれに限定するものではない。
【0029】
垂直チャンネル構造体ＣＨ群の各々は、チャンネル１３４及びチャンネル１３４を被覆するメモリ膜１２８、１３０、１３２を含むことができる。チャンネル１３４は、シリコン、ゲルマニウム、ナノ構造などの半導体物質を含むことができる。メモリ膜１２８、１３０、１３２は、チャンネルと導電パターン１２６との間に介在することができる。例えば、メモリ膜１２８、１３０、１３２は、チャンネル１３４を被覆するトンネル層間絶縁膜１３２、トンネル層間絶縁膜１３２を被覆するデータ格納膜１３０、及びデータ格納膜１３０を被覆するブロッキング層間絶縁膜１２８を含むことができる。データ格納膜１３０は、ファウラーノルドハイムトンネリング（Fowler Nordheim Tunneling）を用いて変更されるデータを格納できる物質膜として形成できる。一実施例によれば、データ格納膜１３０は電荷トラップ窒化物を含むことができる。ブロッキング層間絶縁膜１２８は電荷遮断が可能な酸化物を含むことができる。トンネル層間絶縁膜１３２は電荷トンネリングが可能なシリコン酸化物を含むことができる。
【0030】
積層構造体ＳＴが複数個の場合、隣接している二つの積層構造体ＳＴ間にはスリット構造体ＳＬにより離隔される。一実施例によれば、スリット構造体ＳＬは、ソースコンタクトプラグ１２４及びソースコンタクトプラグ１２４の側壁を被覆する絶縁スペーサ１２０、１２２を含むことができる。他の実施例によれば、スリット構造体ＳＬは絶縁物質のみを含むことができる。スリット構造体ＳＬは、ソースコンタクトプラグ１２４を含まず、絶縁スペーサ１２０、１２２のみを含むこともできる。
【0031】
コンタクトプラグＣＴ群は、コンタクト領域ＣＴＡにおいて導電パターン１２６群と各々電気的に連結されることができる。一実施例として、コンタクトプラグＣＴ群は、相対的に大きい厚さを有する第２の絶縁パターン１１８上に位置し得る。
【0032】
前述したように、カット部１２７は、第２の絶縁パターン１１８の上部の導電パターン１２６に形成されるため、第２の絶縁パターン１１８の下部表面に沿って形成される導電パターン１２６は、第２の絶縁パターン１１８の側壁及び上部表面の一部に延長されることができる。したがって、コンタクト領域ＣＴＡに位置する一つの第２の絶縁パターン１１８の上部に配置される導電パターン１２６と、第２の絶縁パターン１１８の下部表面から上部表面のカット部１２７まで延長される導電パターン１２６とは、各々異なるコンタクトプラグＣＴにより電気的に連結されることができる。第２の絶縁パターン１１８を挟んで隣接している導電パターン１２６群を電気的に連結するための二つのコンタクトプラグＣＴは、実質的に同一の高さを有することができる。
【0033】
図２ａ乃至図２ｃは、本発明の他の実施例に係る３次元半導体装置を説明するための図である。図２ａは本発明の他の実施例に係る３次元半導体装置を説明するための平面図、図２ｂは図２ａの３次元半導体装置のＡ－Ａ’線に沿った断面図、図２ｃは図２ａの３次元半導体装置のＢ－Ｂ’線に沿った断面図である。
【0034】
【0035】
積層構造体ＳＴは、垂直積層された複数の導電パターン１２６と、複数の導電パターン１２６間を絶縁し、互いに異なる物質の絶縁パターン１０２、１１８群とを含むことができる。絶縁パターン１０２、１１８群は、第１の絶縁パターン１０２群及び第２の絶縁パターン１１８群を含むことができる。積層構造体ＳＴは、第１の絶縁パターン１０２、導電パターン１２６、第２の絶縁パターン１１８、導電パターン１２６及び第１の絶縁パターン１０２が繰り返して垂直積層された構造であり得る。本発明の一実施例によれば、各々の導電パターン１２６は、バリア膜及び導電膜が積層された構造を有することができる。一例として、バリア膜は第１の層間絶縁膜１０２に接し、導電膜は第２の層間絶縁膜１１８に接する構造で積層できる。一例として、バリア膜はチタニウム窒化物（ＴｉＮ）を含み、導電膜はタングステン（Ｗ）を含むことができる。
【0036】
【0037】
図３は、本発明のまた他の実施例に係る３次元半導体装置を説明するための図である。
【0038】
図３に示す３次元半導体装置の平面は、図１ａに示す３次元半導体装置と同様であるため、図１ａのＡ－Ａ ’線に沿った図であると見なし、図３に示す３次元半導体装置のコンタクト領域は図１ｃに示すものと同様である。したがって、これに関する図面を省略する。
【0039】
図３を参照すれば、３次元半導体装置は、積層構造体ＳＴ、垂直チャンネル構造体ＣＨ群及びコンタクトプラグＣＴ群を含むことができる。
【0040】
積層構造体ＳＴは、垂直積層された複数の導電パターン１２６と、複数の導電パターン１２６間を絶縁し、互いに異なる物質の絶縁パターン１０２、１１８群とを含むことができる。絶縁パターン１０２、１１８群は、第１の絶縁パターン１０２群及び第２の絶縁パターン１１８群を含むことができる。
【0041】
本発明の一実施例によれば、一つの第１の絶縁パターン１０２は、第１の絶縁パターン１０２に隣接している（上下に隣接している）第２の絶縁パターン１１８群よりも広い幅を有することができる。すなわち、第２の絶縁パターン１１８群の各々は、第１の絶縁パターン１０２群の各々よりも狭い幅を有し、隣接している二つの第１の絶縁パターン１１８間に、第１の絶縁パターン１０２が露出された構造を有することができる。前記幅は、図の第２の方向Ｄ２に延長された長さを意味することができる。
【0042】
導電パターン１２６群の各々は、第２の絶縁パターン１１８群の幅と実質的に同じ幅を有することができる。よって、隣接している二つの第１の絶縁パターン１０２間に、凹状のリセス部分が定義されることができる。
【0043】
【0044】
垂直チャンネル構造体ＣＨ群の各々は、チャンネル１３４及びチャンネル１３４を被覆するメモリ膜１２８、１３０、１３２を含むことができる。メモリ膜１２８、１３０、１３２は、チャンネル１３４と導電パターン１２６群との間に介在することができる。例えば、メモリ膜１２８、１３０、１３２は、チャンネル１３４を被覆するトンネル層間絶縁膜１３２、トンネル層間絶縁膜１３２を被覆するデータ格納膜１３０及びデータ格納膜１３０を被覆するブロッキング層間絶縁膜１２８を含むことができる。
【0045】
垂直断面的な立場において、垂直チャンネル構造体ＣＨ群の各々は、隣接している二つの第１の絶縁パターン１０２間に定義されたリセス部分に対応する構造を有することができる。すなわち、垂直チャンネル構造体ＣＨ群の各々はリセス部分に突出された構造を有し、例えば、メモリ膜１２８、１３０、１３２の一部が突出された構造を有することができる。換言すれば、垂直チャンネル構造体ＣＨ群の各々は、第２の絶縁パターン１１８群と対応する部分に突出部を各々備えることができる。
【0046】
【0047】
以下、本発明の一実施例に係る３次元半導体装置の製造方法について、図に基づいて説明する。
【0048】
図４ａ、４ｂ、５、６ａ、６ｂ、７ａ、７ｂ、８ａ、８ｂ、９、１０、１１、１２ａ及び１２ｂは、本発明の一実施例に係る３次元半導体装置の製造方法を説明するための断面図である。図４ａ、５、６ａ、７ａ、８ａ、９、１０、１１及び１２ａは、セル領域において３次元半導体装置の製造方法を説明し、図４ｂ、６ｂ、７ｂ、８ｂ及び１２ｂは、コンタクト領域において３次元半導体装置の製造方法を説明する。
【0049】
【0050】
具体的に説明すれば、第１の絶縁パターン１０２群及び犠牲パターン１０４群を交互に積層させて積層構造体ＳＴを形成できる。積層構造体ＳＴは、セル領域ＣＡ及びコンタクト領域ＣＴＡにかけて形成できる。
【0051】
第１の絶縁パターン１０２群の各々は酸化物を含むことができる。犠牲パターン１０４群の各々は、第１の絶縁パターン１０２と一つのエッチャントに対してエッチング選択比を有する物質を含むことができる。犠牲パターン１０４は、例えば窒化物を含むことができる。
【0052】
第１の絶縁パターン１０２は第１の厚さＴ１を有し、犠牲パターン１０４は第２の厚さＴ２を有することができる。第１の厚さＴ１は第２の厚さＴ２よりも小さい厚さを有することができる。一実施例によれば、第２の厚さＴ２は、第１の厚さＴ１及び以後形成される予備導電パターンの厚さＴＨの２倍値を加算した値と同一であり得る。
【0053】
ただし、コンタクト領域ＣＴＡに形成された犠牲パターン１０４の厚さ（以下、端部１０４Ｅの厚さ）が、セル領域ＣＡの犠牲パターン１０４の厚さよりも所定厚さだけ厚く形成されることができる。一実施例として、蒸着当時犠牲膜（図示せず）は、第２の厚さＴ２よりも大きい厚さで形成され、コンタクト領域ＣＴＡを除いた領域（又はコンタクト領域ＣＴＡの端部領域を除いた領域）の犠牲パターン１０４が、第２の厚さＴ２を有するように、犠牲膜を所定厚さだけエッチングすることができる。
【0054】
続いて、積層構造体ＳＴを部分的にエッチングして、セル領域ＣＡに複数の第１のホールＨＬ１を形成できる。複数の第１のホールＨＬ１は、積層構造体ＳＴを基板表面に垂直な方向（以下、第１の方向Ｄ１）に貫通できる。また、一実施例によれば、第１のホールＨＬ１群の各々は第１の直径ＤＭ１を有することができる。このとき、第１のホールＨＬ１は下部に行くほど狭くなる直径を有し、第１の直径ＤＭ１は第１のホールの平均直径を意味する。セル領域ＣＡに複数の第１のホールＨＬ１が形成される間に、コンタクト領域ＣＴＡはマスキングされることができる。
【0055】
複数の第１のホールＨＬ１を物質膜として充填して柱パターン１１０群を形成できる。柱パターン１１０群は複数の層１０６、１０８からなることができる。例えば、物質膜１０６、１０８は、第１のホールＨＬ１内に積層構造体ＳＴの表面に沿って薄く形成される（conformally formed）第１の膜１０６と、第１の膜１０６が形成された第１のホールＨＬ１群の内部を充填する第２の膜１０８とを含むことができる。例えば、第１の膜１０６はシリコン酸化物を含み、第２の膜１０８はポリシリコンを含むことができる。
【0056】
その後、柱パターン１１０群が形成された積層構造体ＳＴ上に、積層構造体ＳＴを部分的に露出させるマスクパターン１１４を形成できる。マスクパターンは、例えば、フォトレジストを含むことができる。
【0057】
このとき、図に示すように、積層構造体ＳＴ及びマスクパターン１１４間には、層間絶縁膜１１２をさらに形成できる。層間絶縁膜１１２は、犠牲パターン１０４と一つのエッチャントに対してエッチング選択比を有する物質を含むことができる。層間絶縁膜１１２は酸化物を含むことができる。しかしながら、層間絶縁膜１１２は省略してもよい。
【0058】
図５を参照すれば、マスクパターン１１４を用いて層間絶縁膜１１２をエッチングし、マスクパターン１１４及びエッチングした層間絶縁膜１１２をエッチングマスクとして用いて積層構造体ＳＴをエッチングして、トレンチＴＲを形成できる。
【0059】
トレンチＴＲは、第３の方向Ｄ３に延長しながら、積層構造体ＳＴを第２の方向Ｄ２に二つの積層構造体ＳＴに分離できる。
【0060】
トレンチＴＲはセル領域ＣＡで形成され、トレンチＴＲを形成する工程の間に、コンタクト領域ＣＴＡはマスキングされることができる。マスクパターンは、トレンチＴＲを形成した後、除去されることができる。
【0061】
図６ａ及び図６ｂを参照すれば、外部に露出された犠牲パターン１０４群を除去して、隣接している第１の絶縁パターン１０２間に開口ＯＰを形成できる。前述したように、犠牲パターン１０４群は、第１の絶縁パターン１０２群と一つのエッチャントに対してエッチング選択比を有する物質からなることができる。したがって、一つのエッチャントを用いて犠牲パターン１０４群のみを選択的に除去できる。
【0062】
大部分の犠牲パターン１０４群の各々は、第２の厚さＴ２で形成されるため、開口ＯＰ群の各々の上下幅（すなわち、第１の方向Ｄ１への幅）は、第２の厚さＴ２と実質的に同一である。
【0063】
セル領域ＣＡ及びコンタクト領域ＣＴＡにかけて形成された犠牲パターン１０４群を全部除去できる。特に、コンタクト領域ＣＴＡに形成された犠牲パターン１０４群の各々の端部１０４Ｅが他の領域よりも大きく形成されるため、コンタクト領域ＣＴＡに形成された開口ＯＰ群の各々の端部ＯＰ＿Ｅは他の部分よりも大きい幅を有することができる。
【0064】
図７ａ及び図７ｂを参照すれば、開口ＯＰ群内に積層構造体ＳＴの各々の露出された表面に沿って連続的に薄い（conformally）導電膜１１６Ｌを形成できる。導電膜１１６Ｌは、セル領域ＣＡ及びコンタクト領域ＣＴＡに連続的に形成できる。
【0065】
導電膜１１６Ｌは、タングステンやモリブデンのような金属、又は、導電性不純物を含むポリシリコンを含むことができる。また、導電膜１１６Ｌがタングステンを含む場合、タングステンは最小形成可能な厚さで形成できる。例えば、導電膜１１６Ｌは、第２の厚さＴ２及びワードラインの抵抗を考慮して様々な厚さで設定できる。ただし、導電膜１１６Ｌの蒸着により開口ＯＰ群の内部が埋め込まれてはいけない。他の実施例として、導電膜は、バリア膜及び導電膜が積層された構造を有することができる。このとき、バリア膜はチタン窒化物を含み、導電膜はタングステンを含むことができる。
【0066】
図８ａ及び図８ｂを参照すれば、導電膜１１６Ｌが薄く形成された開口ＯＰ群を充填する第２の絶縁パターン１１８群を形成できる。第２の絶縁パターン１１８群は、セル領域ＣＡ及びコンタクト領域ＣＴＡに全部形成できる。特に、コンタクト領域ＣＴＡに形成された第２の絶縁パターン１１８群の各々は、その端部１１８Ｅの厚さが他の部分よりも大きいことができる。
【0067】
第２の絶縁パターン１１８群の各々は、第１の絶縁パターン１０２群の物質と異なる物質を含むが、例えば、酸化物、窒化物又は酸窒化物の少なくとも一つを含むことができる。本実施例において、第２の絶縁パターン１１８が酸化物を含む場合、形成方法及び含有量が第１の絶縁パターン１０２と異なることができる。
【0068】
前述したように、開口ＯＰ群の各々の幅は、第２の厚さＴ２と実質的に同一であり、開口ＯＰにより定義される積層構造体ＳＴの表面には導電膜が形成されることで、開口ＯＰ群を充填する第２の絶縁パターン１１８群の各々は、第２の厚さＴ２よりも小さい厚さ、すなわち第１の厚さＴ１を有することができる。したがって、第１の絶縁パターン１０２群及び第２の絶縁パターン１１８群の各々は、互いに同一の第１の厚さＴ１を有することができる。
【0069】
図９を参照すれば、トレンチＴＲにより露出される導電膜の部分をエッチングして、予備導電パターン１１６群を形成できる。このように、トレンチＴＲにより露出された導電膜１１６Ｌを部分的にエッチングすることで、積層構造体ＳＴを電気的に分離できる。
【0070】
予備導電パターン１１６の一つを例示的に説明すれば、予備導電パターン１１６が第２の絶縁パターン１１８の外側壁を被覆する構造を有することができる。すなわち、断面的な側面において、一つの予備導電パターン１１６が第２の絶縁パターン１１８の下部、上部及び側面を被覆するように形成できる。
【0071】
図１０を参照すれば、トレンチＴＲを充填するスリット構造体ＳＬを形成できる。一実施例では、トレンチＴＲの内部を充填しないように、連続的に薄く絶縁スペーサ１２０、１２２を形成した後、絶縁スペーサ１２０、１２２が形成されたトレンチＴＲの内部を導電物で充填して、ソースコンタクトプラグ１２４を形成できる。他の実施例では、トレンチＴＲの内部を絶縁物質で充填して、絶縁スペーサ１２０、１２２のみを形成できる。
【0072】
図１１を参照すれば、セル領域ＣＡの柱パターン１１０を除去して、積層構造体ＳＴ群の各々が第１のホールＨＬ１群を再定義できる。第１のホールＨＬ１群の各々は、前述したように第１の直径ＤＭ１を有することができる。前述したように、第１のホールＨＬ１群により露出された予備導電パターン１１６群の各々は、第２の絶縁パターン１１８の下部、上部及び側面を被覆する構造を有することができる。
【0073】
図１２ａ及び図１２ｂを参照すれば、第１のホールＨＬ１群により露出された予備導電パターン１１６群の側面をエッチングして、拡張された第２のホールＨＬ２群を形成できる。第２のホールＨＬ２群の各々は、第１の直径ＤＭ１よりも大きい第２の直径ＤＭ２を有することができる。
【0074】
第２のホールＨＬ２群を形成することで、一つの予備導電パターン１１６を上部及び下部に二つの導電パターン１２６として各々電気的に分離できる。
【0075】
セル領域ＣＡにおいて第１のホールＨＬ１群により露出された予備導電パターン１１６群の側面をエッチングする間に、コンタクト領域ＣＴＡでは第２の絶縁パターン１１８の端部１１８Ｅに形成された予備導電パターン１１６群の各々を部分的にエッチングして、二つの導電パターン１２６に電気的に分離させることができる。
【0076】
このように、予備導電パターン１１６群の各々を電気的に上部及び下部に分離して、二つの導電パターン１２６で形成することで、同一の面積に高集積度を有する３次元半導体装置を形成できる。
【0077】
再度、図１ｂを参照すれば、セル領域ＣＡでは、第２のホールＨＬ２群を各々埋め込む垂直チャンネル構造体ＣＨ群を形成できる。
【0078】
垂直チャンネル構造体ＣＨ群の各々を形成する工程をより詳細に説明すれば、第２のホールＨＬ２群の内部表面に沿って連続的に薄くメモリ膜１２８、１３０、１３２を形成できる。メモリ膜１２８、１３０、１３２は、ブロッキング層間絶縁膜１２８、データ格納膜１３０及びトンネル層間絶縁膜１３２を順次積層して形成できる。続いて、メモリ膜１２８、１３０、１３２が形成された第２のホールＨＬ２群の内部にチャンネル１３４を形成できる。
【0079】
図１ｃを参照すれば、コンタクト領域ＣＴＡには、導電パターン１２６群の各々と電気的に連結される複数のコンタクトプラグＣＴを形成できる。
【0080】
図１３は、本発明の他の実施例に係る３次元半導体装置の製造方法を説明するための断面図である。
【0081】
【0082】
図１３を参照すれば、第１のホールＨＬ１群により露出された予備導電パターン１１６群の側面をウェットエッチングして、予備導電パターン１１６群の側面の各々をエッチングできる。すなわち、ウェットエッチング時、予備導電パターン１１６群の各々は、第１の絶縁パターン１０２群及び第２の絶縁パターン１１８群により被覆される部分はエッチングせず、第１のホールＨＬ１群により露出された予備導電パターン１１６群の側面をエッチングできる。このように、予備導電パターン１１６群の側面が選択的にエッチングされることで、一つの予備導電パターン１１６を上部及び下部に二つの導電パターン１２６として各々電気的に分離できる。このように、予備導電パターン１１６群の各々を電気的に上部及び下部に分離して二つの導電パターン１２６で形成することで、同一の面積に高集積度を有する３次元半導体装置を形成できる。
【0083】
このとき、第１のホールＨＬ１の大きさは部分的に拡張されたが、全体的に第１のホールＨＬ１の大きさを維持する。
【0084】
再度、図３を参照すれば、第１のホールＨＬ１群を各々埋め込む垂直チャンネル構造体ＣＨ群を形成できる。図３に示すように、垂直チャンネル構造体ＣＨ群の各々は、第１のホールＨＬ１群の形状に対応するように形成できる。
【0085】
図１４は、本発明の実施例に係るメモリシステムの構成を示すブロック図である。
【0086】
図１４を参照すれば、本発明の実施例に係るメモリシステム１０００は、メモリ装置１２００及びコントローラ１１００を含む。
【0087】
メモリ装置１２００は、テキスト、グラフィック、ソフトウェアコードなどのような様々なデータ形態を有するデータ情報を格納するのに使用される。メモリ装置１２００は不揮発性メモリであり得る。また、メモリ装置１２００は、図１乃至図１３に示すように、絶縁パターンを被覆する予備導電パターンを用いて、ワードラインの集積密度を改善させることができる装置であり得る。
【0088】
コントローラ１１００は、ホスト及びメモリ装置１２００に連結され、ホストからの要請に応じてメモリ装置１２００をアクセスするように構成される。例えば、コントローラ１１００は、メモリ装置１２００の読み取り、書き込み、消去、背景（background）動作などを制御するように構成される。
【0089】
コントローラ１１００は、ＲＡＭ（Random Access Memory）１１１０、ＣＰＵ（Central Processing Unit）１１２０、ホストインタフェース（Host Interface）１１３０、ＥＣＣ回路（Error Correction Code Circuit）１１４０及びメモリインタフェース（Memory Interface）１１５０などを含む。
【0090】
ここで、ＲＡＭ１１１０は、ＣＰＵ１１２０の動作メモリ、メモリ装置１２００及びホスト間のキャッシュメモリ、メモリ装置１２００及びホスト間のバッファーメモリなどとして使用できる。参考として、ＲＡＭ１１１０は、ＳＲＡＭ（Static Random Access Memory）やＲＯＭ（Read Only Memory）などに代替できる。
【0091】
ＣＰＵ１１２０は、コントローラ１１００の全般的な動作を制御するように構成される。例えば、ＣＰＵ１１２０は、ＲＡＭ１１１０に格納されたフラッシュ変換階層（Flash Translation Layer、FTL）のようなファームウエアを運用するように構成される。
【0092】
ホストインタフェース１１３０は、ホストとのインタフェーシングを遂行するように構成される。例えば、コントローラ１１００は、ＵＳＢ（Universal Serial Bus）プロトコル、ＭＭＣ（Multi Media Card）プロトコル、ＰＣI（Peripheral Component Interconnection）プロトコル、ＰＣＩ－Ｅ（PCI-Express）プロトコル、ＡＴＡ（Advanced Technology Attachment）プロトコル、Ｓｅｒｉａｌ－ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ－ＡＴＡプロトコル、ＳＣＳＩ（Small Computer Small Interface）プロトコル、ＥＳＤＩ（Enhanced Small Disk Interface）プロトコル、ＩＤＥ（Integrated Drive Electronics）プロトコル、プライベート（private）プロトコルなど、様々なインタフェースプロトコルの少なくとも一つを介してホストと通信する。
【0093】
ＥＣＣ回路１１４０は、エラー訂正コード（ＥＣＣ）を用いて、メモリ装置１２００から読み取ったデータに含まれたエラーを検出及び訂正するように構成される。
【0094】
メモリインタフェース１１５０は、メモリ装置１２００とのインタフェーシングを遂行するように構成される。例えば、メモリインタフェース１１５０は、ＮＡＮＤインタフェース又はＮＯＲインタフェースを含む。
【0095】
参考として、コントローラ１１００は、データを一時格納するためのバッファーメモリ（図示せず）をさらに含むことができる。ここで、バッファーメモリは、ホストインタフェース１１３０を介して外部に伝達されるデータを一時格納したり、メモリインタフェース１１５０を介してメモリ装置１２００から伝達されるデータを一時格納したりするのに使用できる。また、コントローラ１１００は、ホストとのインタフェーシング（interfacing）のためのコードデータを格納するＲＯＭをさらに含むことができる。
【0096】
このように、本発明の実施例に係るメモリシステム１０００は、集積密度を改善させることができる積層構造体を利用することで、メモリシステム１０００の特性も向上させることができる。
【0097】
図１５は、本発明の実施例に係るメモリシステムの構成を示すブロック図である。
【0098】
図１５を参照すれば、本発明の実施例に係るメモリシステム１０００'は、メモリ装置１２００'及びコントローラ１１００を含む。また、コントローラ１１００は、 ＲＡＭ１１１０、ＣＰＵ１１２０、ホストインタフェース１１３０、ＥＣＣ回路１１４０及びメモリインタフェース１１５０などを含む。
【0099】
メモリ装置１２００'は不揮発性メモリであり得る。本発明の実施例に係るメモリ装置１２００’は、図１乃至図１３に示すように、絶縁パターンを被覆する予備導電パターンを用いて、ワードラインの集積密度を改善させることができる装置であり得る。
【0100】
また、メモリ装置１２００'は、複数のメモリチップからなるマルチ－チップパッケージであり得る。複数のメモリチップは複数のグループに分割され、複数のグループは第１乃至第ｋのチャンネルＣＨ１～ＣＨｋを介してコントローラ１１００と通信するように構成される。また、一つのグループに属するメモリチップは、共通チャンネルを介してコントローラ１１００と通信するように構成される。参考として、一つのチャンネルに一つのメモリチップが連結されるように、メモリシステム１０００'が変形されることもできる。
【0101】
このように、本発明の実施例に係るメモリシステム１０００'は、絶縁パターンを被覆する予備導電パターンを用いて、ワードラインの集積密度を改善させることができる装置を含む。
【0102】
図１６は、本発明の実施例に係るコンピューティングシステムの構成を示すブロック図である。
【0103】
図１６を参照すれば、本発明の一実施例に係るコンピューティングシステム２０００は、メモリ装置２１００、ＣＰＵ２２００、ＲＡＭ２３００、ユーザインタフェース２４００、電源２５００及びシステムバス２６００などを含む。
【0104】
メモリ装置２１００は、ユーザインタフェース２４００を介して提供されたデータ、ＣＰＵ２２００により処理されたデータなどを格納する。また、メモリ装置２１００は、システムバス２６００を介してＣＰＵ２２００、ＲＡＭ２３００、ユーザインタフェース２４００及び電源２５００などに電気的に連結される。例えば、メモリ装置２１００は、コントローラ（図示せず）を介してシステムバス２６００に連結されたり、システムバス２６００に直接連結されたりできる。メモリ装置２１００がシステムバス２６００に直接連結される場合、コントローラの機能はＣＰＵ２２００やＲＡＭ２３００などにより遂行できる。
【0105】
ここで、メモリ装置２１００は不揮発性メモリであり得る。また、メモリ装置２１００は、図１乃至図１３に示すように、絶縁パターンを被覆する予備導電パターンを用いて、ワードラインの集積密度を改善させることができる装置であり得る。また、メモリ装置２１００は、本実施例の装置からなるマルチ－チップパッケージであり得る。
【0106】
このような構成を有するコンピューティングシステム２０００は、コンピュータ、ＵＭＰＣ（Ultra-Mobile PC）、ワークステーション、ネットブック（net-book）、ＰＤＡ（Personal Digital Assistants）、ポータブルコンピュータ（portable computer）、ウェブタブレット（web tablet）、無線電話機（wireless phone）、モバイルフォン（mobile phone）、スマートフォン（smart phone）、ｅ－ブック（e-book）、ＰＭＰ（Portable Multimedia Player）、携帯用ゲーム機、ナビゲーション（navigation）装置、ブラックボックス（black box）、デジタルカメラ（digital camera）、３次元テレビ（3-dimensional television）、デジタル音声録音機（digital audio recorder）、デジタル音声再生機（digital audio player）、デジタル映像録画機（digital picture recorder）、デジタル映像再生機（digital picture player）、デジタル動画録画機（digital video recorder）、デジタル動画再生機（digital video player）、情報を無線環境において送受信できる装置、ホームネットワークを構成する多様な電子装置の一つ、コンピュータネットワークを構成する多様な電子装置の一つ、テレマティクスネットワーク（telematics network）を構成する多様な電子装置の一つ、ＲＦＩＤ装置などであり得る。
【0107】
このように、本発明の一実施例に係るコンピューティングシステム２０００は、ワードラインの集積密度を改善させることで、コンピューティングシステム２０００の特性も向上させることができる。
【0108】
図１７は、本発明の実施例に係るコンピューティングシステムを示すブロック図である。
【0109】
図１７を参照すれば、本発明の実施例に係るコンピューティングシステム３０００は、運営体制３２００、アプリケーション３１００、ファイルシステム３３００、変換階層３４００などを有するソフトウェア階層を含む。また、コンピューティングシステム３０００は、メモリ装置３５００などのハードウェア階層を含む。
【0110】
運営体制３２００は、コンピューティングシステム３０００のソフトウェアやハードウェア資源などを管理するためのものであって、中央処理処置のプログラム実行を制御できる。アプリケーション３１００は、コンピューティングシステム３０００で実施される多様な応用プログラムであって、運営体制３２００により実行されるユーティリティであり得る。
【0111】
ファイルシステム３３００は、コンピューティングシステム３０００に存在するデータやファイルなどを管理するための論理的な構造を意味し、規則によってメモリ装置３５００などに格納するファイル又はデータを組織化する。ファイルシステム３３００は、コンピューティングシステム３０００で使用される運営体制３２００によって決定できる。例えば、運営体制３２００がマイクロソフト（Microsoft）（登録商標）社のウィンドウズ（Windows）（登録商標）系列である場合、ファイルシステム３３００は、ＦＡＴ（File Allocation Table）やＮＴＦＳ（NT file system）などであり得る。また、運営体制３２００がユニックス／リナックス（Unix/Linux）（登録商標）系列である場合、ファイルシステム３３００は、ＥＸＴ（extended file system）、ＵＦＳ（Unix File System）、ＪＦＳ（Journaling File System）などであり得る。
【0112】
同図では、運営体制３２００、アプリケーション３１００及びファイルシステム３３００を別途のブロックとして示したが、アプリケーション３１００及びファイルシステム３３００は、運営体制３２００内に含まれることもできる。
【0113】
変換階層（Translation Layer）３４００は、ファイルシステム３３００からの要請に応じて、メモリ装置３５００に適合した形態でアドレスを変換する。例えば、変換階層３４００は、ファイルシステム３３００が生成したロジックアドレスをメモリ装置３５００のフィジカルアドレスに変換する。ここで、ロジックアドレス及びフィジカルアドレスのマッピング情報は、アドレス変換テーブル（address translation table）に格納できる。例えば、変換階層３４００は、フラッシュ変換階層（Flash Translation Layer、FTL）、ユニバーザルフラッシュストレージリンク階層（Universal Flash Storage Link Layer、ULL）などであり得る。
【0114】
メモリ装置３５００は、図１乃至図１３で説明された不揮発性メモリであり得る。このような構成を有するコンピューティングシステム３０００は、上位レベル領域で遂行される運営体制階層及び下位レベル領域で遂行されるコントローラ階層に区分できる。ここで、アプリケーション３１００、運営体制３２００及びファイルシステム３３００は運営体制階層に含まれ、コンピューティングシステム３０００の動作メモリにより駆動できる。また、変換階層３４００は運営体制階層に含まれたり、コントローラ階層に含まれたりできる。
【0115】
このように、本発明の一実施例に係るコンピューティングシステム３０００は、ワードラインの集積密度を改善させることができる。
【0116】
以上、本発明を好適の実施例により詳細に説明したが、本発明は、前記実施例に限定されず、本発明の技術的思想の範囲内で当該分野における通常の知識を有する者によって多様な変形が可能である。
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図2C】
【図3】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9】
【図10】
【図11】
【図12A】
【図12B】
【図13】
【図14】
【図15】
【図16】
【図17】