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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023138349
(43)【公開日】2023-10-02
(54)【発明の名称】積層型イメージセンサ及びその製造方法
(51)【国際特許分類】
H01L 27/146 20060101AFI20230922BHJP
H04N 25/79 20230101ALI20230922BHJP
H04N 25/76 20230101ALI20230922BHJP
【ＦＩ】
H01L27/146 D
H01L27/146 F
H04N25/79
H04N25/76
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023017217
(22)【出願日】2023-02-08
(31)【優先権主張番号】63/321,486
(32)【優先日】2022-03-18
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/850,734
(32)【優先日】2022-06-27
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100164448
【弁理士】
【氏名又は名称】山口 雄輔
(72)【発明者】
【氏名】鍾 積賢
(72)【発明者】
【氏名】王 子睿
(72)【発明者】
【氏名】王 銓中
(72)【発明者】
【氏名】許 慈軒
(72)【発明者】
【氏名】楊 敦年
(72)【発明者】
【氏名】趙 亦平
【テーマコード（参考）】
4M118
5C024
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118BA14
4M118BA19
4M118CA02
4M118DD04
4M118EA14
4M118GA02
4M118HA25
4M118HA30
4M118HA33
5C024CY47
5C024EX03
5C024GX03
5C024GX16
5C024GX18
5C024GY39
5C024GY41
5C024HX01
5C024HX23
5C024HX40
5C024HX47
5C024HX51
(57)【要約】 （修正有）
【課題】多くの機能を論理回路チップ上に実現する半導体素子を提供する。
【解決手段】半導体素子は、複数の感光性デバイスを含む第１チップを含み、複数の感光性デバイスは第１アレイとして形成される。半導体素子は、第１チップに接合され、複数のグループの画素トランジスタと複数の入／出力トランジスタとを含む第２チップを含み、複数のグループの画素トランジスタは第２アレイとして形成され、複数の入／出力回路は第２アレイの外側に形成される。半導体素子は、第２チップに接合され、複数の論理回路を含む第３チップを含む。
【選択図】図１
【解決手段】半導体素子は、複数の感光性デバイスを含む第１チップを含み、複数の感光性デバイスは第１アレイとして形成される。半導体素子は、第１チップに接合され、複数のグループの画素トランジスタと複数の入／出力トランジスタとを含む第２チップを含み、複数のグループの画素トランジスタは第２アレイとして形成され、複数の入／出力回路は第２アレイの外側に形成される。半導体素子は、第２チップに接合され、複数の論理回路を含む第３チップを含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１アレイとして形成された複数の感光性デバイスを含む第１チップと、
第２アレイとして形成された複数のグループの画素トランジスタと、
前記第２アレイの外側に設けられた複数の入／出力トランジスタと
を含み、前記第１チップに接合される第２チップと、
複数の論理トランジスタを含む、前記第２チップに接合される第３チップと
を含む半導体素子。
第２アレイとして形成された複数のグループの画素トランジスタと、
前記第２アレイの外側に設けられた複数の入／出力トランジスタと
を含み、前記第１チップに接合される第２チップと、
複数の論理トランジスタを含む、前記第２チップに接合される第３チップと
を含む半導体素子。
【請求項2】
前記第１アレイの各前記感光性デバイスが、前記第２アレイの前記画素トランジスタの複数のグループのうちの対応する１つに、物理的及び電気的に対応する、請求項１に記載の半導体素子。
【請求項3】
前記入／出力トランジスタが、集合的に、前記第１チップ～前記第３チップにより構成されたイメージセンサのための入／出力回路として機能する、請求項２に記載の半導体素子。
【請求項4】
前記入／出力回路が、静電気放電（ＥＳＤ）保護回路、列デコーダ、行デコーダ、レベルシフト回路、及びそれらの組合せからなる群から選択される、請求項３に記載の半導体素子。
【請求項5】
各前記感光性デバイスと、前記画素トランジスタの複数のグループのうちの対応する１つとが、イメージセンサアレイの複数の画素ユニットのうちの１つを、少なくとも部分的に形成する、請求項１に記載の半導体素子。
【請求項6】
各前記画素ユニットが、第１アレイ内に形成された転送ゲートトランジスタとキャパシタとを更に含む、請求項５に記載の半導体素子。
【請求項7】
前記画素トランジスタの複数のグループのそれぞれが、リセットトランジスタと、ソースフォロアと、行選択器とを含む、請求項１に記載の半導体素子。
【請求項8】
前記論理トランジスタが、集合的に、アナログ－デジタル変換器（ＡＤＣ）回路、デジタル－アナログ変換器（ＤＡＣ）回路、相関二重サンプリング（ＣＤＳ）回路、及びそれらの組合せからなる群から選択されたイメージシグナルプロセッシング（ＩＳＰ）回路として機能する、請求項１に記載の半導体素子。
【請求項9】
前記複数のグループの画素トランジスタと前記複数の入／出力トランジスタが第１電源電圧において動作し、
前記複数の論理トランジスタが第２電源電圧において動作し、
前記第１電源電圧が前記第２電源電圧よりも実質的に高い、請求項１に記載の半導体素子。
前記複数の論理トランジスタが第２電源電圧において動作し、
前記第１電源電圧が前記第２電源電圧よりも実質的に高い、請求項１に記載の半導体素子。
【請求項10】
前記複数のグループの画素トランジスタと前記複数の入／出力トランジスタが第１寸法で形成され、
前記複数の論理トランジスタが第２寸法で形成され、
前記第１寸法が前記第２寸法よりも実質的に大きい、請求項１に記載の半導体素子。
前記複数の論理トランジスタが第２寸法で形成され、
前記第１寸法が前記第２寸法よりも実質的に大きい、請求項１に記載の半導体素子。
【請求項11】
第１半導体基板と、
前記第１半導体基板の上に形成された複数の感光性デバイスと、
前記第１半導体基板の上に形成された複数の転送ゲートトランジスタと、
前記第１半導体基板の上に形成された複数のキャパシタと
を含む、第１チップと、
第２半導体基板と、
前記第２半導体基板の上に形成された複数のリセットトランジスタと、
前記第２半導体基板の上に形成された複数のソースフォロアと、
前記第２半導体基板の上に形成された複数の行選択器と、
前記第２半導体基板の上に形成された複数の入／出力回路と
を含む、第２チップと、
第３半導体基板と、
前記第３半導体基板の上に形成された複数の論理トランジスタと
を含む、第３チップと
を含み、
前記第１チップ～前記第３チップが、互いに垂直に接合された、半導体素子。
前記第１半導体基板の上に形成された複数の感光性デバイスと、
前記第１半導体基板の上に形成された複数の転送ゲートトランジスタと、
前記第１半導体基板の上に形成された複数のキャパシタと
を含む、第１チップと、
第２半導体基板と、
前記第２半導体基板の上に形成された複数のリセットトランジスタと、
前記第２半導体基板の上に形成された複数のソースフォロアと、
前記第２半導体基板の上に形成された複数の行選択器と、
前記第２半導体基板の上に形成された複数の入／出力回路と
を含む、第２チップと、
第３半導体基板と、
前記第３半導体基板の上に形成された複数の論理トランジスタと
を含む、第３チップと
を含み、
前記第１チップ～前記第３チップが、互いに垂直に接合された、半導体素子。
【請求項12】
前記複数のリセットトランジスタ、前記複数のソースフォロア、前記複数の行選択器、及び前記複数の入／出力トランジスタが、第１電源電圧において動作し、
前記複数の論理トランジスタが第２電源電圧において動作し、
前記第１電源電圧が前記第２電源電圧よりも実質的に高い、請求項１１に記載の半導体素子。
前記複数の論理トランジスタが第２電源電圧において動作し、
前記第１電源電圧が前記第２電源電圧よりも実質的に高い、請求項１１に記載の半導体素子。
【請求項13】
前記第１電源電圧が約２ボルトよりも高く、前記第２電源電圧が２ボルト未満である、請求項１２に記載の半導体素子。
【請求項14】
前記複数のリセットトランジスタ、前記複数のソースフォロア、前記複数の行選択器、及び前記複数の入／出力トランジスタが、第１寸法で形成され、
前記複数の論理トランジスタが第２寸法で形成され、
前記第１寸法が前記第２寸法よりも実質的に大きい、請求項１１に記載の半導体素子。
前記複数の論理トランジスタが第２寸法で形成され、
前記第１寸法が前記第２寸法よりも実質的に大きい、請求項１１に記載の半導体素子。
【請求項15】
前記第１チップが、前記第１半導体基板の前面が前記第２半導体基板の前面と面して、前記第２チップに接合され、
前記第２チップが、１つ以上の基板貫通ビア（ＴＳＶ）構造を通じて前記第３チップに接合される、請求項１１に記載の半導体素子。
前記第２チップが、１つ以上の基板貫通ビア（ＴＳＶ）構造を通じて前記第３チップに接合される、請求項１１に記載の半導体素子。
【請求項16】
前記第１チップが、前記第１半導体基板の前面が前記第２半導体基板の裏面と面して、１つ以上の基板貫通ビア（ＴＳＶ）構造を通じて前記第２チップに接合され、
前記第２チップが、１つ以上の金属パッドを通じて前記第３チップに接合される、請求項１１に記載の半導体素子。
前記第２チップが、１つ以上の金属パッドを通じて前記第３チップに接合される、請求項１１に記載の半導体素子。
【請求項17】
前記複数のリセットトランジスタ、前記複数のソースフォロア、及び前記複数の行選択器が、アレイとして形成され、前記複数の入／出力トランジスタが前記アレイの周囲に設けられた、請求項１１に記載の半導体素子。
【請求項18】
前記複数の入／出力トランジスタが、集合的に、それぞれ静電気放電（ＥＳＤ）保護回路、列デコーダ、行デコーダ、レベルシフト回路、及びそれらの組合せからなる群から選択された１つ以上の入／出力回路として機能する、請求項１１に記載の半導体素子。
【請求項19】
第１半導体基板の上に設けられた複数の感光性デバイスを含む第１チップを形成することと、
（ｉ）第２半導体基板の上に設けられた複数のリセットトランジスタと、
（ｉｉ）前記第２半導体基板の上に設けられた複数のソースフォロアと、
（ｉｉｉ）前記第２半導体基板の上に設けられた複数の行選択器と、
（ｉｖ）前記第２半導体基板の上に設けられた複数の入／出力トランジスタと
を含む、第２チップを形成することと、
前記第２チップを前記第１チップに接合することと、
第３半導体基板の上に設けられた複数の論理トランジスタを含む第３チップを形成することと、
前記第３チップを前記第２チップに接合することと
を含む、半導体素子の製造方法。
（ｉ）第２半導体基板の上に設けられた複数のリセットトランジスタと、
（ｉｉ）前記第２半導体基板の上に設けられた複数のソースフォロアと、
（ｉｉｉ）前記第２半導体基板の上に設けられた複数の行選択器と、
（ｉｖ）前記第２半導体基板の上に設けられた複数の入／出力トランジスタと
を含む、第２チップを形成することと、
前記第２チップを前記第１チップに接合することと、
第３半導体基板の上に設けられた複数の論理トランジスタを含む第３チップを形成することと、
前記第３チップを前記第２チップに接合することと
を含む、半導体素子の製造方法。
【請求項20】
前記第２半導体基板上で、前記複数のリセットトランジスタ、前記複数のソースフォロア、及び前記複数の行選択器が、アレイとして形成され、
前記複数の入／出力トランジスタが前記アレイの周囲に設けられた、請求項１９に記載の半導体素子の製造方法。
前記複数の入／出力トランジスタが前記アレイの周囲に設けられた、請求項１９に記載の半導体素子の製造方法。
【発明の詳細な説明】
【背景技術】
【0001】
技術が進化するにつれ、相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサに固有の特定の利点のため、ＣＭＯＳイメージセンサは従来の電荷結合素子（ＣＣＤ）を超えて人気を得ている。具体的には、ＣＭＯＳイメージセンサは、高い画像取得レート、低い動作電圧、低い電力消費、そしてより高いノイズ耐性を有する。加えて、ＣＭＯＳイメージセンサは論理デバイス及びメモリデバイスと同一の大量ウェハ処理ライン上で製造されることができる。その結果、ＣＭＯＳイメージチップは、イメージセンサと、増幅器やＡ／Ｄ変換器等といった全ての必要なロジックとの両方を含むことができる。
【発明の概要】
【発明が解決しようとする課題】
【0002】
テクノロジーノードがますます進歩し続けるにつれて、より進化したトランジスタをチップ上に形成することにより、より多くの機能を論理回路のチップ上に実現（例えば統合）することが望まれる可能性がある。
【課題を解決するための手段】
【0003】
本開示は、半導体素子を提供する。半導体素子は、第１チップと、第２チップと、第３チップとを含む。第１チップは複数の感光性デバイスを含む。複数の感光性デバイスは第１アレイとして形成される。第２チップは、第１チップに接合され、複数のグループの画素トランジスタと複数の入／出力トランジスタとを含む。前記複数のグループの画素トランジスタは第２アレイとして形成される。前記複数の入／出力トランジスタは第２アレイの外側に設けられる。第３チップは、第２チップに接合され、複数の論理トランジスタを含む。
【0004】
本開示は、半導体素子を提供する。半導体素子は、第１チップと、第２チップと、第３チップとを含む。第１チップは、第１半導体基板と、複数の感光性デバイスと、複数の転送ゲートトランジスタと、複数のキャパシタとを含む。前記複数の感光性デバイスは第１半導体基板の上に形成される。前記複数の転送ゲートトランジスタは第１半導体基板の上に形成される。前記複数のキャパシタは第１半導体基板の上に形成される。第２チップは、第２半導体基板と、複数のリセットトランジスタと、複数のソースフォロアと、複数の行選択器と、複数の入／出力トランジスタとを含む。前記複数のリセットトランジスタは第２半導体基板の上に形成される。前記複数のソースフォロアは第２半導体基板の上に形成される。前記複数の行選択器は第２半導体基板の上に形成される。前記複数の入／出力トランジスタは第２半導体基板の上に形成される。第３チップは、第３半導体基板と、複数の論理トランジスタとを含む。前記複数の論理トランジスタは第３半導体基板の上に形成される。前記第１～第３チップは互いに垂直に接合される。
【0005】
本開示は、半導体素子の製造方法を提供する。この方法は、第１半導体基板の上に設けられた複数の感光性デバイスを含む第１チップを形成することと、（ｉ）第２半導体基板の上に設けられた複数のリセットトランジスタと、（ｉｉ）第２半導体基板の上に設けられた複数のソースフォロアと、（ｉｉｉ）第２半導体基板の上に設けられた複数の行選択器と、（ｉｖ）第２半導体基板の上に設けられた複数の入／出力トランジスタとを含む、第２チップを形成することと、第２チップを第１チップに接合することと、第３半導体基板の上に設けられた複数の論理トランジスタを含む第３チップを形成することと、第３チップを第２チップに接合することとを含む。
【発明の効果】
【0006】
本開示は、既存の裏面照射型（ＢＳＩ）イメージセンサを超えて更なる改善を可能とする、垂直に統合されたＢＳＩイメージセンサの様々な実施形態を提供する。
【図面の簡単な説明】
【0007】
本開示の態様は、添付図面と共に以下の詳細な説明を読むことで最もよく理解される。本業界の標準的な慣行に従い、様々な機能は縮尺どおりに描かれていないことに注意されたい。実際、添付図面に示される様々な機能の寸法は、説明を明確にするために任意に拡大又は縮小されている可能性がある。
【発明を実施するための形態】
【0008】
以下の実施形態は、本開示の異なる特徴を実装するための多くの異なる実施形態又は実施例を提供する。本開示を単純化するため、要素及び配置の特定の実施例を以下に説明する。当然ながら、これらは例示であり、限定することを意図していない。例えば、以下の説明における、第２の特徴の上方又は第２の特徴上の第１の特徴の構成は、第１及び第２の特徴が直接的に接触して形成される実施形態を含んでよく、また第１及び第２の特徴が直接的に接触しないように、第１と第２の特徴の間に追加的な特徴が形成された実施形態であってもよい。加えて、本開示は様々な実施例において符号を繰り返す可能性がある。この繰り返しは単純化及び明確化の目的のためであり、それ自体は言及される様々な実施形態及び／又は構成の間の関係性を規定するものではない。
【0009】
更に、「下」、「下方」、「低い」、「上方」、「上」、「頂部」、「底部」等といった空間的相対語は、図に表される１つの要素又は特徴の別の要素又は特徴に対する関係性を説明するための記述を容易にするために用いられ得る。空間的相対語は、図示された方向に加え、使用中又は操作中の装置の異なる方向を包含することを意図している。装置は他に方向付けられてもよく（９０度又は他の方向に回転）、ここで使用される空間的相対記述語は同様にそのように解釈されてよい。
【0010】
ＣＭＯＳイメージセンサは画素化金属酸化物半導体である。ＣＭＯＳイメージセンサは、典型的に、感光性画素（画素ユニットとも呼ばれる）のアレイを含み、各感光性画素はいくつかのトランジスタ（例えば、スイッチングトランジスタとリセットトランジスタ）、キャパシタ、感光性デバイス（例えばフォトダイオード）を含む。ＣＭＯＳイメージセンサは、光子を電子に変換するために感光性ＣＭＯＳ回路を利用する。感光性ＣＭＯＳ回路は、典型的に、シリコン基板に形成されたフォトダイオードを含む。フォトダイオードが光にさらされると、フォトダイオードに電荷が誘導される。各画素は、光が被写体シーンから画素上へ入射したとき、画素上に落下した光の量に比例する電子を生成する。更に、電子は画素において電圧信号に変換され、いくつかの論理回路（例えば、アナログ－デジタル変換器（ＡＤＣ）回路、デジタル－アナログ変換器（ＤＡＣ）回路等）を通じてデジタル信号に更に変換される。複数の他の論理回路（例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）回路、コントローラ、バッファストレージ等）がデジタル信号を受け取り、被写体シーンの画像を表示するためにそれらを処理する。
【0011】
ＣＭＯＳイメージセンサは、基板の頂部上に形成された誘電体層や相互接続金属層といった複数の追加的な層を含んでよく、相互接続金属層はフォトダイオードを周辺回路と結合するために用いられる。ＣＭＯＳイメージセンサの追加的な層を有する側は一般的に前面と呼ばれ、基板を有する側は裏面と呼ばれる。光経路の差異によって、ＣＭＯＳイメージセンサは２つの主要なカテゴリ、前面照射型（ＦＳＩ）イメージセンサと裏面照射型（ＢＳＩ）イメージセンサとに更に分けられる。
【0012】
ＦＳＩイメージセンサにおいて、被写体シーンからの光はＣＭＯＳイメージセンサの前面に入射し、誘電体層と相互接続層を通過し、最後にフォトダイオード上に落ちる。光経路における追加的な層（例えば非透明な反射金属層）は、フォトダイオードにより吸収される光の量を制限し、量子効率を下げる。逆に、ＢＳＩイメージセンサにおいては追加的な層（例えば金属層）からの障害はない。光はＣＭＯＳイメージセンサの裏面に入射する。その結果、光は直通経路を通じてフォトダイオードに当たることができる。そのような直通経路は、電子に変換される光子の数を増加させる（即ち、光子捕獲におけるより高い効率）ことにより、フォトニック性能を向上させる助けとなる。
【0013】
ＢＳＩイメージセンサのフォトニック性能を更に改善するため、画素ユニットのフォトダイオードは、典型的に比較的大きな領域の上方に形成され、これは画素ユニットの対応するトランジスタが比較的小さな領域の上方に形成されることを強いる。フォトニック性能が改善され得るとはいえ、イメージセンサの全体的な性能は、（画素ユニットのトランジスタを形成するための領域縮小による）妥協された電気的性能により引き下げられる可能性がある。これは、フォトダイオードと画素ユニットのトランジスタとを分離するという提案につながる。例えば、いくつかの既存のイメージセンサにおいて、フォトダイオード、画素ユニットのトランジスタ、及び論理回路は、３つのそれぞれ異なるチップ上に形成され、これらは次いで互いに（例えば垂直に）統合される。
【0014】
テクノロジーノードがますます進歩し続けるにつれ、より進化したトランジスタをチップ上に形成することにより、より多くの機能を論理回路のチップ上に実現（例えば統合）することが望まれる可能性がある。本開示は、既存の背面照射型（ＢＳＩ）イメージセンサを超えて更なる改善を可能とする、垂直に統合されたＢＳＩイメージセンサの様々な実施形態を提供する。例えば、ここで説明されるＢＳＩイメージセンサは、（ｉ）第１アレイとして形成されたいくつかの感光性要素（例えば、それぞれのフォトダイオードと、画素ユニットの対応するスイッチングトランジスタ）を含む第１チップと、（ｉｉ）第２アレイとして形成された画素ユニットのいくつかの対応する他のトランジスタ（画素トランジスタとも呼ばれる）と、いくつかの第１論理回路とを含む第２チップと、（ｉｉｉ）いくつかの第２論理回路を含む第３チップとを含む。第１アレイと第２アレイは、画素対画素マッピングを有してよく、第１論理回路は、第２アレイから生成された電気信号を直接入力及び／又は出力するため、第２アレイの周囲に形成されてよい。従って、異なるチップ上に形成される第１論理回路と第２論理回路は、独立して製造されて動作されることができる。例えば、全ての第２論理回路は、第１論理回路を形成するためのテクノロジーノードと比較して、より進んだテクノロジーノードにおいて製造可能であり、これは第３チップ上の利用可能領域の量を大幅に分け与えることができる。更に、第２論理回路（第１アレイ及び／又は第２アレイから生成されたデータを処理するよう主に構成される）は、第１論理回路（第２アレイから生成されたデータを入／出力するよう主に構成される）を動作させる電圧と比較して、より低電圧で動作可能である。このように、開示されるイメージセンサの様々な性能（例えば、電力消費、電気/光子速度等）を相応に改善可能である。
【0015】
本開示は、特定の文脈における実施形態、垂直に統合された背面照射型イメージセンサに関して説明する。ただし、本開示の実施形態は、様々なイメージセンサ及び半導体素子にも適用されることができる。これ以降、様々な実施形態を添付図面を参照して詳細に説明する。
【0016】
図１を参照し、様々な実施形態による、互いに垂直に統合された３つのチップを含むイメージセンサ１００の例示的な概略図を図示している。例えば、イメージセンサ１００は、互いに上に積層されたこれらチップを備えた背面照射型（ＢＳＩ）イメージセンサであってよい。ただし、ＢＳＩイメージセンサ１００により用いられる積層方式は、本開示の範囲内にありつつ、前面照射型（ＦＳＩ）イメージセンサ１００にも適用されてよい。
【0017】
図示されるように、アレイ１１２（いくつかの感光性要素、例えばフォトダイオードを有する）を含む第１チップ１１０が、いくつかの入／出力回路／コンポーネント１２４と共にアレイ１２２（いくつかの画素トランジスタを有する）を含む第２チップ１２０に、例えば、金属間接合、又は、金属間接合と酸化物間接合の両方を含むハイブリッド接合を通じて接合される。いくつかの実施形態において、アレイ１１２の各フォトダイオードはアレイ１２２の対応するグループの画素トランジスタと合わせて、画素ユニットとも呼ばれてよい。第２チップ１２０は、特定用途向け集積回路（ＡＳＩＣ）チップであってよい第３チップ１３０と更に接合される。第３チップ１３０は、イメージシグナルプロセッシング（ＩＳＰ）回路１３２、１３４、１３６を含んでよく、ＢＳＩ応用に関連する他の回路を更に含んでも含んでいなくてもよい。チップ１１０、１２０、１３０の接合は、ウェハレベルであってよい。そのようなウェハレベル接合において、チップ１１０、１２０、１３０がその上に形成されるウェハ１１５、１２５、１３５がそれぞれに共に接合され、次いで図示されるようなダイ又はチップに切断される。或いは、接合はチップレベルで実行されてよい。
【0018】
イメージセンサ１００がＢＳＩイメージセンサとして実装されるとき、光はその裏面から受け取られてよい。例えば、アレイ１１２は、放射された光１５０をチップ１１０／ウェハ１１５の裏面を通じて受け取ることができる。イメージセンサ１００がＦＳＩイメージセンサとして実装されるとき、光はその前面から受け取られてよい。例えば、アレイ１１２は、放射された光１５０をチップ１３０／ウェハ１３５の前面を通じて受け取ることができる。
【0019】
図２は、様々な実施形態による、開示される画素ユニット、例えば画素ユニット２００のうちの１つの例示的な回路図を表す。図示されるように、画素ユニット２００は、チップ１１０中又は上に形成された第１部分２１０と、チップ１２０中又は上に形成された第２部分２２０とを含む。いくつかの実施形態において、第１部分２１０は、フォトダイオード２３０と、転送ゲート（スイッチング）トランジスタ２３２と、フローティング拡散キャパシタ２３４とを含み、第２部分２２０は、集合的に画素トランジスタとも呼ばれる、リセットトランジスタ２３６と、ソースフォロア２３８と、行選択器２４０とを含む。
【0020】
図２に示された画素ユニット２００の回路図は単なる例示であり、このため、各画素ユニットは、本開示の範囲内にありつつ、任意の様々な他のコンポーネントを省略又は包含することができることを理解されたい。例えば、画素ユニット２００が４トランジスタ構造に構成されているとはいえ、３トランジスタ構造、５トランジスタ構造を含むがこれに限定されない、様々な他の構造に構成可能である。
【0021】
具体的には、フォトダイオード２３０は、電気的グランドに結合されたアノードと、信号線に結合されたゲートを有する転送ゲートトランジスタ２３２のソースに結合されたカソードとを有する。信号線は図２において「ＴＲＡＮＳＦＥＲ」と標記され、転送線とも呼ばれる。画素ユニット２００の転送線は、チップ１３０上に形成されたＩＳＰ回路１３２～１３６（図１）に接続されてよい、及び／又は、制御信号を受け取るため、チップ１２０上に形成された入／出力回路１２４に接続されてよい。転送ゲートトランジスタ２３２のドレインは、リセットトランジスタ２３６のドレインと、ソースフォロア２３８のゲートとに結合されてよい。リセットトランジスタ２３６は、リセット線ＲＳＴに結合されたゲートを有し、これは更なる制御信号を受け取るためチップ１３０上に形成されたＩＳＰ回路１３２～１３６（図１）に接続されてよい。リセットトランジスタ２３６のソースは、様々な実施形態によると、２ボルト（Ｖ）よりも高い、例えば２．５Ｖ、２．８Ｖ、３．３Ｖ等の画素電源電圧ＶＤＤ１に結合されてよい。フローティング拡散キャパシタ２３４は、転送ゲートトランジスタ２３２のソース／ドレインと、ソースフォロア２３８のゲートとの間に結合されてよい。リセットトランジスタ２３６は、フローティング拡散キャパシタ２３４での電圧をＶＤＤ１にプリセットするために用いられる。ソースフォロア２３８のドレインは、同一の電源電圧ＶＤＤ１に結合される。ソースフォロア２３８のソースは、行選択器２４０に結合される。ソースフォロア２３８は、画素ユニット２００のための高インピーダンス出力を提供可能である。行選択器２４０は、それぞれの画素ユニット２００の選択トランジスタとして機能してよく、行選択器２４０のゲートは、アレイ１２２のいくつかの行のうちの１つとして形成された選択線ＳＥＬに結合される。選択線／行は、チップ１２０上に形成された入／出力回路１２４（図１）に電気的に結合されてよい（例えば、入／出力回路１２４により制御されてよい）。行選択器２４０のドレインは、アレイ１２２のいくつかの列のうちの１つとして形成された出力線に結合される。出力線／列は、フォトダイオード２３０により生成された信号を出力するため、チップ１２０上に形成された入／出力回路１２４に電気的に結合されてよい。
【0022】
画素ユニット２００の動作において、光がフォトダイオード２３０により受け取られたとき、フォトダイオード２３０は電荷を生成し、電荷の量は入射光の強度又は明るさに関連する。電荷は、転送ゲートトランジスタ２３２のゲートに印加される転送信号を通じて転送ゲートトランジスタ２３２を有効にすることにより転送される。電荷はフローティング拡散キャパシタ２３４に格納されてよい。電荷はソースフォロア２３８を有効にし、これによりフォトダイオード２３０により生成された電荷が行選択器２４０へとソースフォロア２３８を通過することを可能とする。サンプリングが望まれるとき、選択線ＳＥＬが有効にされるか、対応する行がアサートされ（例えば、入／出力回路１２４のうちの１つ以上による）、電荷が行選択器２４０の出力に結合されたデータ処理回路、例えばＩＳＰ回路１３２～１３６へと行選択器２４０及び対応する列（例えば、入／出力回路１２４のうちの１つ以上によりアサートされる）を伝導することを可能とする。
【0023】
図１を参照し、チップ１１０のアレイ１１２とチップ１２０のアレイ１２２は、画素レベルで互いに接合されてよい。アレイ１１２の各フォトダイオード（例えば２３０）は、アレイ１２２の画素トランジスタ（例えば２３６～２４０）のそれぞれのグループと一対一の物理的及び電気的対応を有する。換言すれば、異なるアレイ１１２と１２２それぞれのコンポーネントから形成された画素ユニットは、図１２に示されるように、イメージセンサアレイを均しく形成可能である。例えば、チップ１２０と１１０が互いに接合されるとき、チップ１２０の画素トランジスタの各グループ直下／直上は、チップ１１０のフォトダイオードのうちの対応する１つである。そのような画素トランジスタとフォトダイオードとの対応する対は、本実施形態によると、１つ以上のコネクタ構造を通じて互いに電気的に結合されることができる。更に、アレイ１２２の周囲では、チップ１２０はアレイ１２２の画素トランジスタに電気接続されたいくつかの入／出力トランジスタ（集合的に入／出力回路１２４として機能する）を含む。アレイ１２２の画素トランジスタと回路１２４の入／出力トランジスタは、それぞれ「アレイ内トランジスタ１２２」と「アレイ外トランジスタ１２４」とも呼ばれる。
【0024】
（アレイ内トランジスタ１２２のように）画素レベルで形成される代わりに、アレイ外トランジスタ１２４は列レベル又は行レベルで形成されてよい。例えば、アレイ内トランジスタ１２２は、互いに交差するいくつかの列といくつかの行として形成されてよい。アレイ内トランジスタ１２２の各列又は列のグループに対応する（例えば、動作的に結合される）のは、アレイ外トランジスタ１２４のそれぞれ１つ又はグループである。このように、アレイ外トランジスタ１２４の各１つ又は各グループは、アレイ内トランジスタ１２２の対応する列を制御（例えば、アクセス、出力等）可能である。もう１つの例において、アレイ内トランジスタ１２２の各行又は行のグループに対応する（例えば、動作的に結合される）のは、アレイ外トランジスタ１２４のそれぞれ１つ又はグループである。このように、アレイ外トランジスタ１２４の各１つ又は各グループは、アレイ内トランジスタ１２２の対応する行を制御（例えば、アクセス、出力等）可能である。様々な実施形態において、アレイ外トランジスタ１２４は、集合的に、次の回路のうちの少なくとも１つとして機能することができる：静電気放電（ＥＳＤ）保護回路、列制御回路（列デコーダ）、行制御回路（行デコーダ）、又はレベルシフト回路。
【0025】
図３～１１は、いくつかの例示的な実施形態による、イメージセンサ１００を形成するための様々な中間段階の断面図を表す。図３～１１に示されるイメージセンサ１００は、例示目的のため単純化されており、このため、イメージセンサデバイス１００は、本開示の範囲内にありつつ、様々な他のコンポーネントを包含可能であることを理解されたい。
【0026】
図３は、様々な実施形態による、複数のチップ１１０を含むウェハ１１５の一部であってよい、チップ１１０の例示的な断面図を表す。チップ１１０は、結晶シリコン基板又は他の半導体材料から形成された半導体基板であってよい半導体基板３０２を含む。本説明を通して、表面３０２Ａは半導体基板３０２の前面と呼ばれ、表面３０２Ｂは半導体基板３０２の裏面と呼ばれる。イメージセンサ３０４は、半導体基板３０２の前面３０２Ａで形成される。イメージセンサ３０４は、光信号（光子）を電気信号へ変換するよう構成され、感光性金属酸化物半導体（ＭＯＳ）トランジスタ又は感光性ダイオードであってよい。従って、本説明を通して、イメージセンサ３０４は、これらが他のタイプのイメージセンサである可能性があるとはいえ、互換可能にフォトダイオード２３０と呼ばれる。いくつかの実施形態において、各フォトダイオード２３０は表面３０２Ａから半導体基板３０２内へ延伸し、集合的に、図１２に示される上面図に表されるイメージセンサアレイを形成する。
【0027】
いくつかの実施形態において、各フォトダイオード２３０は、ゲート３０６を含む対応する転送ゲートトランジスタ２３２の第１ソース／ドレイン領域に電気的に結合される。転送ゲートトランジスタ２３２の第１ソース／ドレイン領域は、接続するフォトダイオード２３０により共有されてよい。フローティング拡散キャパシタ２３４が、例えば、フローティング拡散キャパシタ２３４としての役割を果たすｐ－ｎ接合を形成するため基板内に注入することを通じて、基板３０２に形成される。フローティング拡散キャパシタ２３４は、転送ゲートトランジスタ２３２の第２ソース／ドレイン領域に形成されてよく、よって、フローティング拡散キャパシタ２３４のキャパシタプレートのうちの１つは転送ゲートトランジスタ２３２の第２ソース／ドレイン領域に電気的に結合される。フォトダイオード２３０、転送ゲートトランジスタ２３２、及びフローティング拡散キャパシタ２３４は、各画素ユニット２００の（図２に示されるような）部分２１０を形成する。
【0028】
いくつかの実施形態において、チップ１１０と（該チップが形成される）ウェハ１１５は、転送ゲートトランジスタ２３２以外の追加的な論理デバイス（例えば論理トランジスタ）を備えない、又は実質的に備えない。更には、チップ１１０とウェハ１１５は、イメージセンサチップの周辺回路を備えず、この周辺回路には、例えば、アナログ－デジタル変換器（ＡＤＣ）、相関二重サンプリング（ＣＤＳ）回路、行デコーダ、列デコーダ等を含んでよいイメージシグナルプロセッサ（ＩＳＰ）回路を含む。
【0029】
図３を参照し、いくつかの前面相互接続構造３１０が半導体基板３０２の上方に形成され、チップ１１０中のデバイスを電気的に相互接続するために用いられる。前面相互接続構造３１０は、それに対応する数の金属線３１４とビア３１６が組み込まれた１つ以上の誘電体層を含む。本説明を通して、同一の誘電体層内の金属線３１４は、集合的に金属層又は金属化層と呼ばれる。相互接続構造３１０は複数の金属層を含んでよい。誘電体層３１２は、低誘電率誘電体層と、おそらく低誘電率誘電体層の上方のパッシベーション層とを含む。低誘電率誘電体層は低い誘電率値、例えば、３．０未満を有する。パッシベーション層は、３．９よりも大きい誘電率値を有する非低誘電率誘電体材料で形成されてよい。
【0030】
基板３０２の前面には、化学機械研磨（ＣＭＰ）といった平坦化プロセスにより達成された高い平面平坦性を有することのできる金属パッド３１８が存在する。金属パッド３１８の頂面は、誘電体層３１２のうちの最上のものの頂面と実質的に水平であり、ディッシングや侵食が実質的にない。金属パッド３１８は、銅、アルミニウム、及びおそらく他の金属を含んでよい。いくつかの実施形態において、転送ゲートトランジスタ２３２の各ゲート３０６は、金属パッド３１８のうちの１つに電気的に結合可能である。従って、ゲート３０６は、例えば、チップ１３０中のＩＳＰ回路１３２～１３６（図１）から、金属パッド３１８を通じて転送信号を受け取ることができる。各フローティング拡散キャパシタ２３４は、金属パッド３１８のうちの１つに電気的に結合され、拡散キャパシタ２３４に格納された電荷は、それぞれに結合する金属パッド３１８を通じて１つ以上の画素トランジスタ、例えば、ソースフォロア２３８（図２）へ放電されることができる。従って、各部分２１０（図２）は、少なくとも２つの金属パッド３１８を含んでよい。各部分２１０における金属パッド３１８の数は対応する画素ユニット２００の構成に関連することを理解されたい。従って、各部分２１０は、本開示の範囲内にありつつ、例えば、３、４、５等といった異なる数の金属パッド３１８を含んでよい。
【0031】
図４は、様々な実施形態による、チップ１２０と同一である複数の同一デバイスチップを含むウェハ１２５内にあるチップ１２０の例示的な断面図を表す。チップ１２０は、結晶シリコン基板又は他の半導体材料から形成された半導体基板であってよい半導体基板４０２を含む。基板４０２は、いくつかの実施形態においてシリコン基板である。或いは、基板４０２は、シリコンゲルマニウム、シリコン炭素、ＩＩＩ－Ｖ族化合物半導体材料等といった他の半導体材料で形成される。チップ１２０は、画素ユニット２００の部分２２０（図２）を形成する、基板４０２の前面で形成されたいくつかの画素トランジスタを更に含む。図４に示されるように、チップ１２０は、行選択器２４０、ソースフォロア２３８、及びリセットトランジスタ２３６を含む複数のトランジスタを含む。行選択器２４０、ソースフォロア２３８、及びリセットトランジスタ２３６は、複数の画素ユニット２００の部分２２０を形成してよく、各部分２２０は、行選択器２４０のうちの１つ、ソースフォロア２３８のうちの１つ、及びリセットトランジスタ２３６のうちの１つを含む。
【0032】
様々な実施形態において、チップ１２０は、集合的に入／出力回路１２４を形成する、いくつかの入／出力トランジスタ４２４を更に含む。上述したように、画素トランジスタ２３６～２４０はアレイ内トランジスタと呼ばれてよく、入／出力トランジスタ４２４はアレイ外トランジスタと呼ばれてよく、画素トランジスタ２３６～２４０（画素ユニット２００の部分２２０を形成する）は、フォトダイオード２３０、転送ゲートトランジスタ２３２、及びキャパシタ２３４（画素ユニット２００の部分２１０を形成する）と一対一に対応してよい。このように、入／出力トランジスタ４２４はアレイを形成しなくてよい。代わりに、アレイ外トランジスタ４２４は、アレイ内トランジスタ２３６～２４０により構成されるアレイの縁部又は側部に沿って形成されてよい。
【0033】
いくつかの相互接続構造４１０が部分２２０の上方に形成され、部分２２０をチップ１２０中の入／出力回路１２４、及び／又は、チップ１３０のＩＳＰ回路１３２～１３６（図１）に電気的に結合するよう構成される。相互接続構造４１０は、複数の誘電体層４１２中の複数の金属層を含む。金属線４１４とビア４１６が誘電体層４１２に設けられる。例えば、行選択器２４０のゲートは、金属線４１４とビア４１６のうちの１つ以上を通じて、入／出力トランジスタ４２４のうちの１つのソース又はドレインに電気的に結合可能であり、行選択器２４０のソースは、金属線４１４とビア４１６のうちの１つ以上を通じて、入／出力トランジスタ４２４のうちのもう１つのソース又はドレインに電気的に結合可能である。いくつかの実施形態において、誘電体層４１２は低誘電率誘電体層を含む。低誘電率誘電体層は、約３．０未満の低い誘電率値を有する。誘電体層４１２は、３．９よりも大きい誘電率値を有する非低誘電率誘電体材料で形成されたパッシベーション層を更に含んでよい。いくつかの実施形態において、パッシベーション層は、シリコン酸化物層、ドープされていないケイ酸塩ガラス層、及び／又は、類似のものを含む。
【0034】
金属パッド４１８はウェハ１２５の表面で形成され、金属パッド４１８は、最上の誘電体層４１２の頂面に対し実質的に低いディッシング又は侵食効果を有する、ＣＭＰにより達成された高い表面平坦性を有してよい。金属パッド４１８はまた、銅、アルミニウム、及び／又は他の金属を含んでよい。いくつかの実施形態において、各ソースフォロア２３８のゲートは、金属パッド４１８のうちの１つと電気的に結合可能である。従って、ソースフォロア２３８は、やはりチップ１１０にあるフォトダイオード２３０により生成された電荷が行選択器２４０へとソースフォロア２３８を通過することを可能とするため、チップ１１０中のフローティング拡散キャパシタ２３４により有効にされることが可能である。従って、各部分２２０は金属パッド４１８のうちの少なくとも１つに電気接続される。
【0035】
様々な実施形態による、チップ１１０（ウェハ１１５）とチップ１２０（ウェハ１２５）が金属パッド３１８を対応する金属パッド４１８に接合することを通じて互いに接合されたイメージセンサ１００の例示的な断面図を表す図５を参照する。該接合は、余分な圧力を加えることのない接合であってよく、室温（例えば２１℃あたり）で実行されてよい。金属パッド３１８が金属パッド４１８に接合されるとき、チップ１１０の頂部酸化物層（未図示）がチップ１２０の頂部酸化物層（未図示）に酸化物間接合を通じて接合される。接合の結果、フォトダイオード２３０、転送ゲートトランジスタ２３２、フローティング拡散キャパシタ２３４、行選択器２４０、ソースフォロア２３８、及びリセットトランジスタ２３６が、いくつかの画素ユニット２００を形成するよう結合される。いくつかの実施形態において、画素ユニット２００は、図１２に示されるように、フォトダイオード２３０のアレイに対応するイメージセンサアレイを形成可能である。従って、対応する金属パッド３１８及び４１８もまた、アレイとして配置されてよい。図１２に更に示されるように、入／出力トランジスタ４２４（集合的に入／出力回路１２４として機能する）は、画素ユニット２００のそのようなイメージセンサアレイの周囲に配置可能である。
【0036】
図５の図示された例において、チップ１１０と１２０は対面（Ｆ２Ｆ）方式で接合される、即ち、チップ１１０の前面がチップ１２０の前面に面する。そのようなＦ２Ｆ方式において接合するとき、チップ１１０及び１２０のそれぞれの金属パッドがそれぞれのコンポーネントを電気的に結合する（例えば、各画素ユニット２００の第１部分２１０をその第２部分２２０に結合する）ために利用されてよい。ただし、チップ１１０と１２０は、本開示の範囲内にありつつ、他の方式において接合可能であることを理解されたい。例えば、チップ１１０と１２０は、表裏（Ｆ２Ｂ）方式、即ち、チップ１１０の前面がチップ１２０の裏面に面するよう互いに接合されてよい。
【0037】
図６は、様々な実施形態による、チップ１１０と１２０が表裏（Ｆ２Ｂ）方式で互いに接合されたイメージセンサ１００の例示的な断面図を表す。図示されるように、チップ１１０が形成された基板３０２の前面が、チップ１２０が形成された基板４０２の裏面と面する。図示されていないとはいえ、酸化物層がチップ１１０と１２０との間に任意的に形成されてよい。チップ１１０をチップ１２０に電気的に結合するため、チップ１２０は、基板４０２を通って延伸するいくつかのシリコン／基板貫通ビア（ＴＳＶ）構造６０２を更に含んでよい。具体的には、各ＴＳＶ構造６０２は、チップ１１０の金属パッド３１８のうちの対応する１つと電気的に接触してよい。例えば、（チップ１１０の）フローティング拡散キャパシタ２３４は、金属パッド３１８のうちの少なくとも１つで、そしてＴＳＶ構造６０２のうちの少なくとも１つで、チップ１１０の１つ以上の相互接続構造（例えば図３の３１０）を通じて、（チップ１２０の）リセットトランジスタ２３６とソースフォロア２３８とに電気的に結合可能であり、これにより（図６に示されるような）画素ユニット２００のうちの対応する１つを形成する。
【0038】
明確化の目的のため、イメージセンサ１００を形成するための以下の製造段階は、Ｆ２Ｆ方式で互いに接合されたチップ１１０と１２０に基づく。これら製造段階は、本開示の範囲内にありつつ、Ｆ２Ｂ方式で互いに接合されたチップ１１０と１２０を備える完全なイメージセンサ１００を形成するためにも用いることが可能であることを理解されたい。例えば、もう１つのチップ（例えばチップ１３０）が、そのチップの金属パッド（Ｆ２Ｆ方式において）又はＴＳＶ構造６０２（Ｆ２Ｂ方式において）で、金属パッド４１８を用いてチップ１２０と接続可能である。
【0039】
様々な実施形態による、酸化物層７０２が基板４０２の裏面の上に形成されたイメージセンサ１００の例示的な断面図を表す図７を参照する。図８に示されるようなＴＳＶ構造６０２を形成するプロセスのため、基板４０２を最適化された厚さへ薄型化するプロセスが酸化物層７０２の形成前に実行されてよい。いくつかの実施形態において、酸化物層７０２の形成は基板４０２の酸化を通じて形成される。代替的な実施形態において、酸化物層７０２は基板４０２の裏面上に堆積される。酸化物層７０２は、例えばシリコン酸化物を含んでよい。
【0040】
次に、図８において、様々な実施形態による、いくつかのＴＳＶ構造８０２が形成されたイメージセンサ１００の例示的な断面図を表す。形成プロセスは、ＴＳＶ開口を形成するため、チップ１２０中に形成された酸化物層７０２、基板４０２、及び１つ以上の他の誘電体層を、金属線（又は金属パッド）４１４Ａが露出されるまでエッチングすることを含んでよい。金属パッド４１４Ａは、デバイス２３６～２４０に最も近い底部金属層に設けられてよい、又は、底部金属層よりもデバイス２３６～２４０から更に遠い金属層に設けられてよい。ＴＳＶ開口は、次いで、金属又は金属合金といった導電性材料で充填され、導電性材料の余分な部分を除去するための化学機械研磨（ＣＭＰ）が続く。ＣＭＰの結果、ＴＳＶ構造８０２の頂面は、酸化物層７０２の頂面と実質的に水平であってよく、これは、図９に示されるようなチップ１２０のチップ１３０への接合を可能とする。例えば、（図８に示されるような）ＴＳＶ構造８０２のうちの１つは、リセットトランジスタ２３６のゲートをチップ１３０の１つ以上の論理回路に電気的に結合可能である。もう１つの例において、ＴＳＶ構造８０２のうちのもう１つ（未図示）は、行選択器２４０のソースとゲートをチップ１３０の１つ以上のそれぞれの論理回路に電気的に結合可能である。
【0041】
様々な実施形態による、ウェハ１２５（チップ１２０を含む）がいくつかのチップ１３０を含むウェハ１３５に接合されたイメージセンサ１００の例示的な断面図を表す図９を参照する。ウェハ１３５は、半導体基板９０２と、半導体基板９０２の前面に隣接して形成された論理トランジスタ９１０とを含む。いくつかの実施形態において、論理トランジスタ９１０は、チップ１１０と１２０から取得されたイメージ関連信号を処理するために用いられる１つ以上ＩＳＰ回路（例えば、図１の１３２～１３６）を含む。例示的なＩＳＰ回路には、ＡＤＣ回路、ＤＡＣ回路、ＣＤＳ回路、ＳＲＡＭ回路、コントローラ、バッファストレージ、及び／又は類似のものを含む。論理トランジスタ９１０は、特定の応用のためにカスタマイズされた特定用途向け回路として機能してもよい。そのような設計を通じて、積層されたチップ１１０～１３０を含む得られたパッケージが異なる応用のために再設計される場合、チップ１１０と１２０の設計は変更する必要がなく、チップ１３０が再設計されてよい。
【0042】
いくつかの実施形態において、チップ１１０のデバイス（例えば、２３０、２３２、２３４）及びチップ１２０のデバイス（例えば、２３６、２３８、２４０、４２４）は、第１電源電圧（例えばＶＤＤ１）において動作されてよく、チップ１３０のデバイス（例えば９１０）は第１電源電圧とは異なる第２電源電圧（例えばＶＤＤ２）において動作されてよい。非限定的な例示として、ＶＤＤ１は２Ｖより高くてよく（例えば、２．５Ｖ、２．８Ｖ、３．３Ｖ等）、ＶＤＤ２は２Ｖ未満（例えば１．８Ｖ）であってよい。このように、いくつかの実施形態において、チップ１１０のデバイス（例えば、２３０、２３２、２３４）及びチップ１２０のデバイス（例えば、２３６、２３８、２４０、４２４）は、比較的薄いゲート誘電体で形成されてよく、チップ１３０のデバイス（例えば９１０）は比較的厚いゲート誘電体で形成されてよい。
【0043】
更に、それぞれのウェハ上に形成されたデバイス（例えば、ウェハ１１５上のデバイス２３０～２３４、ウェハ１２５上に形成されたデバイス２３６～２３８と４２４、ウェハ１３５上に形成されたデバイス９１０）と共に、デバイスは異なるテクノロジーノードで製造可能である。例えば、ウェハ１１５及び１２５のデバイス２３０～２３４、２３６～２３８、４２４は比較的成熟した（例えば、より大きな）テクノロジーノードで形成可能であり、ウェハ１３５上のデバイス９１０は比較的進化した（例えば、より小さな）テクノロジーノードで形成可能である。もう１つの例において、ウェハ１１５上のデバイス２３０～２３４は比較的成熟した（例えば、より大きい）テクノロジーノードで形成可能であり、ウェハ１２５及び１３５上のデバイス２３６～２３８、４２４、９１０は比較的進化した（例えば、より小さい）テクノロジーノードで形成可能である。非限定的な例示として、より大きなテクノロジーノードは、長チャネル長又は長ゲート長とも呼ばれてよい。同様に、より小さなテクノロジーノードは、短チャネル長又は短ゲート長とも呼ばれてよい。
【0044】
次に、図１０において、様々な実施形態による、半導体基板３０２を薄型化するため裏面研削が実行され、基板３０２の厚さが所望の値へ減少されたイメージセンサ１００の例示的な断面図を表す。薄い厚さを有する半導体基板３０２にて、光は裏面３０２Ｂから半導体基板３０２内へ貫通してイメージセンサ２３０へ到達することができる。薄型化プロセスにおいて、ウェハ１２５と１３５は、集合的に、ウェハ１１５に機械的支持を提供するキャリアとしての役割を果たしてよく、ウェハ１１５が薄型化プロセスの間及び後に比較的薄い厚さを有してもウェハ１１５の破損を防ぐことができる。従って、裏面研削の間、追加的なキャリアは必要とされなくてよい。
【0045】
図１０は、基板３０２のエッチング、及び電気コネクタ１００２の形成を更に表す。電気コネクタ１００２は、ボンドパッド、例えば、ワイヤボンディングを形成するために用いられるワイヤボンドパッドであってよい。電気コネクタ１００２を通じて、それぞれのチップ１１０、１２０、１３０は外部回路コンポーネント（未図示）に電気的に結合されてよい。
【0046】
図１０に示されるように、電気コネクタ１００２は、基板３０２と同一水平面で形成されてよい。いくつかの例示的な形成プロセスにおいて、基板３０２が先ずエッチングされる。例えば、基板３０２の縁部がエッチングされ、そしてイメージセンサ２３０が形成された基板３０２の中央部分はエッチングされない。その結果、図示されるように、いくつかの金属線３１４及びビア３１６は基板３０２の縁３０２Ｃを超えて延伸してよい。例示的な形成プロセスにおいて、部分的な基板３０２の除去の後、下にある誘電体層が露出される。いくつかの実施形態において、露出された誘電体層は、層間絶縁膜（ＩＬＤ）、コンタクトエッチストップ層（ＣＥＳＬ）、又は類似のものである。次に、比較的深いビア３１６がチップ１１０中の誘電体層に形成され、１つ以上の金属線３１４に電気的に結合される。形成プロセスは、開口を形成するため誘電体層をエッチングすることと、その結果得られた開口をディープビア３１６を形成するために導電性材料で充填することとを含む。次いで、電気コネクタ１００２が、例えば、後にパターン形成ステップが続く堆積ステップにより形成される。
【0047】
次に、図１１において、様々な実施形態による、基板３０２の裏面上に上部層１１０２（バッファ層とも呼ばれる）が形成されたイメージセンサ１００の例示的な断面図を表す。いくつかの例示的な実施形態において、上部層１１０２は、下層反射防止膜（ＢＡＲＣ）、シリコン酸化物層、シリコン窒化物層のうちの１つ以上を含む。後続プロセス工程において、金属グリッド（未図示）、カラーフィルタ１１０４、マイクロレンズ１１０６等といった追加的なコンポーネントが、ウェハ１１５の裏面上に更に形成される。その結果得られたウェハ１１５、１２５、１３５は、次いで、ダイに切断され、各ダイは１つのチップ１１０、１つのチップ１２０、１つのチップ１３０を含む。
【0048】
本開示の様々な実施形態によると、行選択器２４０、ソースフォロア２３８、リセットトランジスタ２３６のうちの少なくともいくつか又はおそらく全てをチップ１１０外へ移動させることにより、画素ユニット２００のフィルファクタが改善され、フィルファクタは、フォトダイオード２３０により占められたチップ面積を、それぞれの画素ユニット２００の総チップ面積で割ることにより算出されてよい。フィルファクタの改善は、画素の量子効率の増加をもたらす。更には、いくつかの論理回路、例えば、入／出力トランジスタ４２４（集合的に入／出力回路１２４として機能する）をチップ１３０からチップ１２０へ移動させることにより、いくつかの高性能論理回路（例えば、ＡＤＣ回路、ＤＡＣ回路等）の形成と、これら入／出力回路の形成とを切り離し可能である。このように、高性能論理回路と入／出力回路を独立したテクノロジーノードで形成可能であり、製造コストを大幅に削減でき、一方から他方への悪影響を最小限に抑えることができる。
【0049】
図１２は、様々な実施形態による、いくつかの画素ユニット（例えば２００）を含む例示的なイメージセンサアレイ１２００の上面図である。図示されるように、少なくともチップ１１０（ウェハ１１５）とチップ１２０（ウェハ１２５）とを互いに接合するとき、いくつか（例えば１６個）の画素ユニット２００のアレイを含むイメージセンサアレイ１２００が形成される。イメージセンサアレイ１２００において１６個の画素ユニットが示されているとはいえ、イメージセンサアレイ１２００は、本開示の範囲内にありつつ、任意の数の画素ユニットを包含可能であることを理解されたい。各画素ユニット２００は、フォトダイオード（例えば２３０）、フローティング拡散キャパシタ（例えば２３４）、及びいくつかのトランジスタ（例えば２３２～２４０）を少なくとも含む。イメージセンサアレイ１２００は、いくつかの実装によると、アレイ１１２とアレイ１２２（図１）の統合により形成されてよい。更に、様々な実施形態によると、イメージセンサアレイ１２００を囲み、集合的に入／出力回路１２４（図１）として機能するいくつかの入／出力トランジスタ（例えば４２４）が形成される。
【0050】
図１３は、本開示の様々な実施形態による、いくつかの垂直に統合されたチップを有するイメージセンサを形成するための例示的な方法１３００のフロー図を表す。方法１３００は単なる例示であり、本開示を限定することを意図していないことに注意されたい。従って、方法１３００の動作の順序は変更可能であり、追加的な動作が図１３の方法１３００の前、間、後に提供されてよく、いくつかの他の動作はここで簡述されるのみであり得ることを理解されたい。方法１３００により製造されるそのようなイメージセンサは、図１～１２に関して上述した１つ以上のコンポーネントを含んでよい。従って、方法１３００の動作は、例示として図１～１２とも併せて説明される。
【0051】
方法１３００は、いくつかの実施形態による、第１アレイとして形成されたいくつかのフォトダイオードを含む第１チップを形成する動作１３０２で始まる。例えば、第１ウェハ（例えば１１５）の上に、いくつかのフォトダイオード（例えば２３０）を含む第１アレイ（例えば１１２）をそれぞれが含むいくつかの第１チップ（例えば１１０）が形成されることができる。更に、第１アレイの各フォトダイオードに対応し、転送ゲートトランジスタ（例えば２３２）とフローティング拡散キャパシタ（例えば２３４）が形成される。換言すれば、第１ウェハの上の各第１チップは、いくつかのフォトダイオードで構成された第１アレイと、いくつかの対応する転送ゲートトランジスタ及びフローティング拡散キャパシタとを少なくとも含む。
【0052】
方法１３００は、いくつかの実施形態による、第２アレイとして形成されたいくつかの画素トランジスタと、第２アレイの外側に形成されたいくつかの入／出力トランジスタとを含む第２チップを形成する動作１３０４に続く。例えば、第２ウェハ（例えば１２５）の上にて、いくつかの画素トランジスタ（例えば２３６～２４０）を含む第２アレイ（例えば１２２）をそれぞれ含むいくつかの第２チップ（例えば１２０）が形成されることができる。更に、第２アレイの周囲で、いくつかの入／出力トランジスタ（例えば４２４）が形成されることができる。入／出力トランジスタ（画素トランジスタのアレイ内トランジスタに対して、アレイ外トランジスタとも呼ばれる）は、いくつかの実装において、集合的にイメージセンサの１つ以上の入／出力回路（例えば、静電気放電（ＥＳＤ）保護回路、列制御回路（列デコーダ）、行制御回路（行デコーダ）、レベルシフト回路）として機能することができる。
【0053】
方法１３００は、いくつかの実施形態による、第１チップを第２チップに接合する動作１３０６に続く。例えば、第１チップ１１０は、金属間接合、又は金属間接合と酸化物間接合の両方を含むハイブリッド接合を通じて第２チップに接合されることができる。ただし、第１及び第２チップは任意の様々な他の接合技術において互いに接合可能であることを理解されたい。いくつかの実施形態において、第１チップは画素レベルで第２チップに接合されてよい。具体的には、第１チップ上の第１アレイの各要素（例えば、フォトダイオードと、それに対応する転送ゲートトランジスタ及びフローティング拡散キャパシタ）は、第２チップ上の第２アレイの対応する要素（例えば、いくつかの画素トランジスタ）に、物理的及び電気的に対応することができる。更に、第１チップは、Ｆ２Ｆ方式（第１チップの前面が第２チップの前面に面する）又はＦ２Ｂ方式（第１チップの前面が第２チップの裏面に面する）において第２チップに接合されることができる。
【0054】
方法１３００は、いくつかの実施形態による、集合的にいくつかのイメージシグナルプロセッシング（ＩＳＰ）回路として機能するいくつかのトランジスタを含む第３チップを形成する動作１３０８へ続く。例えば、第３ウェハ（例えば１３５）の上で、いくつかのＩＳＰ回路（例えば１３２～１３６）をそれぞれが含むいくつかの第３チップ（例えば１３０）が形成されることができる。例示的なＩＳＰ回路には、ＡＤＣ回路、ＤＡＣ回路、ＣＤＳ回路、ＳＲＡＭ回路、コントローラ、バッファストレージ等を含むが、これに限定されない。
【0055】
方法１３００は、いくつかの実施形態による、第３チップを既に接合された第１及び第２チップに接合する動作１３１０へ続く。例えば、第１及び第２チップの接合に続き、第３チップが既に接合された第１及び第２チップに接合されることができる。第３チップは、金属間接合、又は金属間接合と酸化物間接合の両方を含むハイブリッド接合を通じて第２チップに接合されることができる。ただし、第３チップと第２チップは任意の様々な他の接合技術において互いに接合可能であることを理解されたい。いくつかの実施形態において、第１～第３チップは、第１ウェハを第２ウェハに接合し、そして第３ウェハに接合することにより互いに接合されてよく、これに第１～第３ウェハの切断が続く。
【0056】
本開示の１つの様態において、半導体素子が開示される。半導体素子は、複数の感光性デバイスを含む第１チップを含み、複数の感光性デバイスは第１アレイとして形成される。前記半導体素子は、第１チップに接合され、複数のグループの画素トランジスタと複数の入／出力トランジスタとを含む第２チップを含み、前記複数のグループの画素トランジスタが第２アレイとして形成され、前記複数の入／出力回路が第２アレイの外側に形成される。前記半導体素子は、第２チップに接合され、複数の論理回路を含む第３チップを含む。
【0057】
本開示のもう１つの様態において、半導体素子が開示される。半導体素子は、第１チップと、第２チップと、第３チップとを含む。第１チップは、第１半導体基板と、第１半導体基板の上に形成された複数の感光性デバイスと、第１半導体基板の上に形成された複数の転送ゲートトランジスタと、第１半導体基板の上に形成された複数のキャパシタとを含む。第２チップは、第２半導体基板と、第２半導体基板の上に形成された複数のリセットトランジスタと、第２半導体基板の上に形成された複数のソースフォロアと、第２半導体基板の上に形成された複数の行選択器と、第２半導体基板の上に形成された複数の入／出力トランジスタとを含む。第３チップは、第３半導体基板と、第３半導体基板の上に形成された複数の論理トランジスタとを含む。第１～第３チップは、互いに垂直に接合される。
【0058】
本開示の更にもう１つの様態において、半導体素子を製造するための方法が開示される。前記方法は、第１半導体基板の上に設けられた複数の感光性デバイスを含む第１チップを形成することを含む。前記方法は、（ｉ）第２半導体基板の上に設けられた複数のリセットトランジスタと、（ｉｉ）第２半導体基板の上に設けられた複数のソースフォロアと、（ｉｉｉ）第２半導体基板の上に設けられた複数の行選択器と、（ｉｖ）第２半導体基板の上に設けられた複数の入／出力トランジスタとを含む、第２チップを形成することを含む。前記方法は、第２チップを第１チップに接合することを含む。前記方法は、第３半導体基板の上に設けられた複数の論理トランジスタを含む第３チップを形成することを含む。前記方法は、第３チップを第２チップに接合することを含む。
【0059】
ここで用いられるとき、用語「約」及び「およそ」は、一般的に、述べられた値のプラス又はマイナス１０％を意味する。例えば、約０．５は０．４５と０．５５を含み、約１０は９～１１を含み、約１０００は９００～１１００を含む。
【0060】
上記は、当業者が本開示の態様をより好ましく理解できるように、いくつかの実施形態の特徴を概説している。当業者は、ここで紹介した実施形態と同一の目的を実行するため、及び／又は同一の利点を達成するため、他の処理及び構造を設計又は改変するための基礎として、本開示を容易に用いることができることを理解すべきである。当業者はまた、そのような均等な構造は本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく様々な改変、置き換え、及び変更を行うことができることを理解すべきである。
【産業上の利用可能性】
【0061】
本開示は、既存のＢＳＩイメージセンサを超えて更なる改善を可能とする、垂直に統合されたＢＳＩイメージセンサのいくつかの実施形態を提供する。
【符号の説明】
【0062】
１００、３０４：イメージセンサ
１１０：第１チップ
１１５、１２５、１３５：ウェハ
１２０：第２チップ
１２２：アレイ
１２４：入／出力回路
１３０：第３チップ
１３２、１３４、１３６：イメージシグナルプロセッシング回路
１５０、１６０：光
２００：画素ユニット
２１０：第１部分
２２０：第２部分
２３０：フォトダイオード
２３２：転送ゲートトランジスタ
２３４：フローティング拡散キャパシタ
２３６：リセットトランジスタ
２３８：ソースフォロア
２４０：行選択器
３０２、９０２：半導体基板
３０２Ａ：３０２の前面
３０２Ｂ：３０２の裏面
３０２Ｃ：３０２の縁
３０６：ゲート
３１０、４１０：相互接続構造
３１２、４１２：誘電体層
３１８：金属パッド
４０２：基板
４１４：金属線
４１４Ａ、４１８：金属パッド
４１６：ビア
４２４：入／出力回路
６０２、８０２：シリコン／基板貫通ビア構造
７０２：酸化物層
９１０：論理トランジスタ
１１０２：頂部層
１１０４：カラーフィルタ
１１０６：マイクロレンズ
１３００：方法
１３０２、１３０４、１３０６、１３０８、１３１０：動作
１１０：第１チップ
１１５、１２５、１３５：ウェハ
１２０：第２チップ
１２２：アレイ
１２４：入／出力回路
１３０：第３チップ
１３２、１３４、１３６：イメージシグナルプロセッシング回路
１５０、１６０：光
２００：画素ユニット
２１０：第１部分
２２０：第２部分
２３０：フォトダイオード
２３２：転送ゲートトランジスタ
２３４：フローティング拡散キャパシタ
２３６：リセットトランジスタ
２３８：ソースフォロア
２４０：行選択器
３０２、９０２：半導体基板
３０２Ａ：３０２の前面
３０２Ｂ：３０２の裏面
３０２Ｃ：３０２の縁
３０６：ゲート
３１０、４１０：相互接続構造
３１２、４１２：誘電体層
３１８：金属パッド
４０２：基板
４１４：金属線
４１４Ａ、４１８：金属パッド
４１６：ビア
４２４：入／出力回路
６０２、８０２：シリコン／基板貫通ビア構造
７０２：酸化物層
９１０：論理トランジスタ
１１０２：頂部層
１１０４：カラーフィルタ
１１０６：マイクロレンズ
１３００：方法
１３０２、１３０４、１３０６、１３０８、１３１０：動作
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【手続補正書】
【提出日】2023-02-08
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
第１アレイとして形成された複数の感光性デバイスを含む第１チップと、
第２アレイとして形成された複数のグループの画素トランジスタと、
前記第２アレイの外側に設けられた複数の入／出力トランジスタと
を含み、前記第１チップに接合される第２チップと、
複数の論理トランジスタを含む、前記第２チップに接合される第３チップと
を含む半導体素子。
第２アレイとして形成された複数のグループの画素トランジスタと、
前記第２アレイの外側に設けられた複数の入／出力トランジスタと
を含み、前記第１チップに接合される第２チップと、
複数の論理トランジスタを含む、前記第２チップに接合される第３チップと
を含む半導体素子。
【請求項2】
前記第１アレイの各前記感光性デバイスが、前記第２アレイの前記画素トランジスタの複数のグループのうちの対応する１つに、物理的及び電気的に対応する、請求項１に記載の半導体素子。
【請求項3】
各前記感光性デバイスと、前記画素トランジスタの複数のグループのうちの対応する１つとが、イメージセンサアレイの複数の画素ユニットのうちの１つを、少なくとも部分的に形成する、請求項１に記載の半導体素子。
【請求項4】
前記論理トランジスタが、集合的に、アナログ?デジタル変換器（ＡＤＣ）回路、デジタル－アナログ変換器（ＤＡＣ）回路、相関二重サンプリング（ＣＤＳ）回路、及びそれらの組合せからなる群から選択されたイメージシグナルプロセッシング（ＩＳＰ）回路として機能する、請求項１に記載の半導体素子。
【請求項5】
前記複数のグループの画素トランジスタと前記複数の入／出力トランジスタが第１電源電圧において動作し、
前記複数の論理トランジスタが第２電源電圧において動作し、
前記第１電源電圧が前記第２電源電圧よりも実質的に高い、請求項１に記載の半導体素子。
前記複数の論理トランジスタが第２電源電圧において動作し、
前記第１電源電圧が前記第２電源電圧よりも実質的に高い、請求項１に記載の半導体素子。
【請求項6】
前記複数のグループの画素トランジスタと前記複数の入／出力トランジスタが第１寸法で形成され、
前記複数の論理トランジスタが第２寸法で形成され、
前記第１寸法が前記第２寸法よりも実質的に大きい、請求項１に記載の半導体素子。
前記複数の論理トランジスタが第２寸法で形成され、
前記第１寸法が前記第２寸法よりも実質的に大きい、請求項１に記載の半導体素子。
【請求項7】
第１半導体基板と、
前記第１半導体基板の上に形成された複数の感光性デバイスと、
前記第１半導体基板の上に形成された複数の転送ゲートトランジスタと、
前記第１半導体基板の上に形成された複数のキャパシタと
を含む、第１チップと、
第２半導体基板と、
前記第２半導体基板の上に形成された複数のリセットトランジスタと、
前記第２半導体基板の上に形成された複数のソースフォロアと、
前記第２半導体基板の上に形成された複数の行選択器と、
前記第２半導体基板の上に形成された複数の入／出力回路と
を含む、第２チップと、
第３半導体基板と、
前記第３半導体基板の上に形成された複数の論理トランジスタと
を含む、第３チップと
を含み、
前記第１チップ～前記第３チップが、互いに垂直に接合された、半導体素子。
前記第１半導体基板の上に形成された複数の感光性デバイスと、
前記第１半導体基板の上に形成された複数の転送ゲートトランジスタと、
前記第１半導体基板の上に形成された複数のキャパシタと
を含む、第１チップと、
第２半導体基板と、
前記第２半導体基板の上に形成された複数のリセットトランジスタと、
前記第２半導体基板の上に形成された複数のソースフォロアと、
前記第２半導体基板の上に形成された複数の行選択器と、
前記第２半導体基板の上に形成された複数の入／出力回路と
を含む、第２チップと、
第３半導体基板と、
前記第３半導体基板の上に形成された複数の論理トランジスタと
を含む、第３チップと
を含み、
前記第１チップ～前記第３チップが、互いに垂直に接合された、半導体素子。
【請求項8】
前記第１チップが、前記第１半導体基板の前面が前記第２半導体基板の前面と面して、前記第２チップに接合され、
前記第２チップが、１つ以上の基板貫通ビア（ＴＳＶ）構造を通じて前記第３チップに接合される、請求項７に記載の半導体素子。
前記第２チップが、１つ以上の基板貫通ビア（ＴＳＶ）構造を通じて前記第３チップに接合される、請求項７に記載の半導体素子。
【請求項9】
前記第１チップが、前記第１半導体基板の前面が前記第２半導体基板の裏面と面して、１つ以上の基板貫通ビア（ＴＳＶ）構造を通じて前記第２チップに接合され、
前記第２チップが、１つ以上の金属パッドを通じて前記第３チップに接合される、請求項７に記載の半導体素子。
前記第２チップが、１つ以上の金属パッドを通じて前記第３チップに接合される、請求項７に記載の半導体素子。
【請求項10】
第１半導体基板の上に設けられた複数の感光性デバイスを含む第１チップを形成することと、
（ｉ）第２半導体基板の上に設けられた複数のリセットトランジスタと、
（ｉｉ）前記第２半導体基板の上に設けられた複数のソースフォロアと、
（ｉｉｉ）前記第２半導体基板の上に設けられた複数の行選択器と、
（ｉｖ）前記第２半導体基板の上に設けられた複数の入／出力トランジスタと
を含む、第２チップを形成することと、
前記第２チップを前記第１チップに接合することと、
第３半導体基板の上に設けられた複数の論理トランジスタを含む第３チップを形成することと、
前記第３チップを前記第２チップに接合することと
を含む、半導体素子の製造方法。
（ｉ）第２半導体基板の上に設けられた複数のリセットトランジスタと、
（ｉｉ）前記第２半導体基板の上に設けられた複数のソースフォロアと、
（ｉｉｉ）前記第２半導体基板の上に設けられた複数の行選択器と、
（ｉｖ）前記第２半導体基板の上に設けられた複数の入／出力トランジスタと
を含む、第２チップを形成することと、
前記第２チップを前記第１チップに接合することと、
第３半導体基板の上に設けられた複数の論理トランジスタを含む第３チップを形成することと、
前記第３チップを前記第２チップに接合することと
を含む、半導体素子の製造方法。
【外国語明細書】