特開 2023-139376 炭化珪素半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023139376

(43)【公開日】2023-10-04

(54)【発明の名称】炭化珪素半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230927BHJP

   H01L 29/12 20060101ALI20230927BHJP

   H01L 29/06 20060101ALI20230927BHJP

   H01L 29/739 20060101ALI20230927BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 652T

H01L29/78 653A

H01L29/78 652J

H01L29/06 301D

H01L29/06 301V

H01L29/78 655A

【審査請求】未請求

【請求項の数】16

【出願形態】ＯＬ

(21)【出願番号】P 2022044876

(22)【出願日】2022-03-22

(71)【出願人】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】馬場 正和

(72)【発明者】

【氏名】原田 信介

(57)【要約】

【課題】耐圧低下を抑制することができる炭化珪素半導体装置を提供すること。
【解決手段】並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢは、並列ｐｎ層２０の厚さＬｓｊの１／２の深さ位置Ｚ０を含む標準条件範囲２３を境に、基板おもて面側でｐリッチとなり、かつ基板おもて面側へ向かうにしたがって所定の第１勾配Ｄ₊で大きくなっているとともに、基板裏面側でｎリッチとなり、基板裏面側へ向かうにしたがって所定の第２勾配Ｄ_-で小さくなっている。並列ｐｎ層２０のｐ型領域２２のチャージ量は、標準条件範囲２３を境に、基板おもて面側で標準条件のｐ型領域２２のチャージ量よりも多く、基板裏面側で標準条件のｐ型領域２２のチャージ量よりも少なくなっている。第１勾配Ｄ₊の絶対値はｎリッチ範囲の第２勾配Ｄ_-の絶対値よりも大きい。
【選択図】図３

【特許請求の範囲】

【請求項1】

炭化珪素からなる半導体基板の内部に設けられた、第１導電型領域と第２導電型領域とを前記半導体基板の第１主面に平行な第１方向に交互に繰り返し配置した並列ｐｎ層と、
前記第１主面と前記並列ｐｎ層との間に設けられた所定の素子構造と、
前記第１主面に設けられ、前記素子構造に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
を備え、
前記並列ｐｎ層の互いに隣接する前記第１導電型領域と前記第２導電型領域とのチャージバランスは、
前記並列ｐｎ層の厚さの１／２の深さ位置において、または前記並列ｐｎ層の厚さの１／２の深さ位置を基準にして対称となる所定幅の深さ範囲において、所定の標準条件であり、
前記標準条件の部分よりも前記第１主面側での前記第２導電型領域のチャージ量が前記第１導電型領域のチャージ量よりも多く、かつ前記標準条件での前記第２導電型領域のチャージ量よりも多く、
前記標準条件の部分よりも前記第１主面側に離れるにしたがって所定の第１勾配で前記第２導電型領域のチャージ量が相対的に多くなっており、
前記標準条件の部分よりも前記第２主面側で前記第１導電型領域のチャージ量が前記第２導電型領域のチャージ量よりも多く、
前記標準条件の部分よりも前記第２主面側での前記第２導電型領域のチャージ量が前記標準条件での前記第２導電型領域のチャージ量よりも少なく、
前記標準条件の部分よりも前記第２主面側に離れるにしたがって所定の第２勾配で前記第２導電型領域のチャージ量が相対的に少なくなっていることを特徴とする炭化珪素半導体装置。

【請求項2】

前記第１勾配の絶対値は、前記第２勾配の絶対値よりも大きいことを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記チャージバランスをＣＢとし、前記第１導電型領域のキャリア濃度、幅およびチャージ量をそれぞれＮ_d、Ｗ_nおよびＱ_nとし、前記第２導電型領域のキャリア濃度、幅およびチャージ量をそれぞれＮ_a、Ｗ_pおよびＱ_pとしたときに、次の（１）式を満たし、
前記チャージバランスは、前記標準条件の部分よりも前記第１主面側で＋１６０％を上限値とし、前記標準条件の部分よりも前記第２主面側で－３０％を下限値とすることを特徴とする請求項１または２に記載の炭化珪素半導体装置。

【数1】

【請求項4】

前記標準条件の部分から第１距離だけ前記第１主面側の深さ位置における第１チャージバランス（ＣＢ１₊）と、前記標準条件の部分から前記第１距離と同じ第２距離だけ前記第２主面側の深さ位置における第２チャージバランス（ＣＢ１_-）と、は次の（２）式を満たすことを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。

【数2】

【請求項5】

前記標準条件は、最も耐圧が得られる前記チャージバランスの条件であることを特徴とする請求項１～４のいずれか一つに記載の炭化珪素半導体装置。

【請求項6】

前記第１導電型領域の不純物濃度は深さ方向に一様であり、
前記第２導電型領域は、前記チャージバランスの分布の前記第１勾配および前記第２勾配と同じ勾配で深さ方向に変化する不純物濃度分布を有することを特徴とする請求項１～５のいずれか一つに記載の炭化珪素半導体装置。

【請求項7】

前記第２主面と前記並列ｐｎ層との間に設けられた、前記第１導電型領域よりも不純物濃度の低い第１導電型のバッファ領域をさらに備え、
前記バッファ領域と前記第１導電型領域との境界は、前記バッファ領域と前記第２導電型領域との境界よりも前記第１主面側の深さ位置にあり、
前記バッファ領域と前記第１導電型領域との境界における前記チャージバランスは最小値となることを特徴とする請求項１～５のいずれか一つに記載の炭化珪素半導体装置。

【請求項8】

前記チャージバランスは、前記バッファ領域と前記第１導電型領域との境界の深さ位置から、前記バッファ領域と前記第２導電型領域との境界の深さ位置まで、深さ方向に一様であることを特徴とする請求項７に記載の炭化珪素半導体装置。

【請求項9】

前記チャージバランスは、前記バッファ領域と前記第１導電型領域との境界の深さ位置から、前記バッファ領域と前記第２導電型領域との境界の深さ位置まで、前記第２主面側へ向かうにしたがって所定の第３勾配で大きくなっていることを特徴とする請求項７に記載の炭化珪素半導体装置。

【請求項10】

前記バッファ領域と前記第１導電型領域との境界の深さ位置から、前記バッファ領域と前記第２導電型領域との境界の深さ位置までの部分において、前記バッファ領域と前記第２導電型領域との境界の深さ位置から第４距離だけ前記第１主面側の深さ位置における第４チャージバランス（ＣＢ２_-）と、
前記並列ｐｎ層の前記第１主面側の端部の深さ位置から前記第４距離と同じ第３距離だけ前記第２主面側の深さ位置における第３チャージバランス（ＣＢ２₊）と、は次の（３）式を満たすことを特徴とする請求項８または９に記載の炭化珪素半導体装置。

【数3】

【請求項11】

前記第１導電型領域の不純物濃度は深さ方向に一様であり、
前記第２導電型領域は、前記チャージバランスの分布の前記第１勾配および前記第２勾配と同じ勾配で深さ方向に変化し、かつ前記バッファ領域と前記第１導電型領域との境界の深さ位置から、前記バッファ領域と前記第２導電型領域との境界の深さ位置まで、深さ方向に一様な不純物濃度分布を有することを特徴とする請求項８に記載の炭化珪素半導体装置。

【請求項12】

前記第１導電型領域の不純物濃度は深さ方向に一様であり、
前記第２導電型領域は、前記チャージバランスの分布の前記第１勾配、前記第２勾配および前記第３勾配と同じ勾配で深さ方向に変化する不純物濃度分布を有することを特徴とする請求項９に記載の炭化珪素半導体装置。

【請求項13】

請求項１１または１２に記載の炭化珪素半導体装置の製造方法であって、
第１導電型エピタキシャル層を多段に分けてエピタキシャル成長させるごとに当該第１導電型エピタキシャル層に第２導電型不純物をイオン注入して前記第２導電型領域となる第２導電型拡散領域を形成し、前記第１導電型エピタキシャル層の、前記第２導電型拡散領域を除く部分を前記第１導電型領域として残すことで前記並列ｐｎ層を形成する多段エピタキシャル工程を含み、
多段に分けてエピタキシャル成長させる複数の前記第１導電型エピタキシャル層にそれぞれ前記イオン注入により不純物濃度の異なる前記第２導電型拡散領域を形成して、前記並列ｐｎ層の前記第２導電型領域を前記不純物濃度分布にすることを特徴とする炭化珪素半導体装置の製造方法。

【請求項14】

前記多段エピタキシャル工程では、多段に分けてエピタキシャル成長させる複数の前記第１導電型エピタキシャル層のうちの最下層を前記バッファ領域の不純物濃度でエピタキシャル成長させ、当該最下層の前記第２導電型拡散領域を除く部分を前記バッファ領域として残すことを特徴とする請求項１３に記載の炭化珪素半導体装置の製造方法。

【請求項15】

請求項１１または１２に記載の炭化珪素半導体装置の製造方法であって、
第１導電型エピタキシャル層をエピタキシャル成長させる第１工程と、
前記第１導電型エピタキシャル層にトレンチを形成して、前記第１導電型エピタキシャル層のうちの前記第１導電型領域となる部分を残す第２工程と、
前記トレンチを前記第２導電型領域となる第２導電型エピタキシャル層で埋め込む第３工程と、を行うことで、前記並列ｐｎ層を形成するトレンチ埋め込みエピタキシャル工程を含み、
前記第３工程では、前記第２導電型エピタキシャル層のエピタキシャル成長中に不純物濃度を変更して、前記並列ｐｎ層の前記第２導電型領域を前記不純物濃度分布にすることを特徴とする炭化珪素半導体装置の製造方法。

【請求項16】

前記第１工程では、前記バッファ領域の不純物濃度の第１導電型層と、前記第１導電型領域の不純物濃度の第２導電型層と、を順にエピタキシャル成長させて前記第１導電型エピタキシャル層を形成し、
前記第２工程では、前記第１導電型層の内部で終端する前記トレンチを形成して、前記第１導電型エピタキシャル層のうちの前記バッファ領域および前記第１導電型領域となる部分を残すことを特徴とする請求項１５に記載の炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置に関する。

【背景技術】

【0002】

従来、ドリフト層を、ｎ型領域とｐ型領域とを基板主面に平行な方向に交互に繰り返し隣接して配置してなる並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造の半導体装置が公知である。シリコン（Ｓｉ）を半導体材料としたＳＪ構造の半導体装置では、並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域とのチャージバランスに深さ方向に勾配をつける（チャージバランスを深さ方向に変化させる）ことで、耐圧マージンを広げることができることが開示されている（例えば、下記非特許文献１参照。）。

【0003】

下記非特許文献１では、ｎ型エピタキシャル層にトレンチ（以下、ＳＪトレンチとする）を形成して並列ｐｎ層のｎ型領域となる部分を残し、ＳＪトレンチを並列ｐｎ層のｐ型領域となるｐ型エピタキシャル層で埋め込むことでＳＪ構造を形成するトレンチ埋め込みエピタキシャル方式を用いて、ＳＪトレンチを深くなるほど幅を狭くしたテーパー状の断面形状とすることで、並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域とのチャージバランスに深さ方向に勾配をつけることが開示されている。

【0004】

チャージバランスとは、並列ｐｎ層のｎ型領域のキャリア濃度（不純物濃度）と幅との積で表されるチャージ量と、ｐ型領域のキャリア濃度と幅との積で表されるチャージ量と、の釣り合いの度合を示す指標である。並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域とのチャージバランスに深さ方向に勾配をつけるには、並列ｐｎ層のｐ型領域（またはｎ型領域）の不純物濃度を深さ方向に変化させる方法と、下記非特許文献１のように並列ｐｎ層のｎ型領域およびｐ型領域の幅を深さ方向に変化させる方法と、がある。

【0005】

また、ＳＪ構造の別の形成方法として、ｎ型エピタキシャル層を複数段（複数回）に分けて多段にエピタキシャル成長させるごとに当該ｎ型エピタキシャル層上に所定箇所を開口したイオン注入用マスクを形成し、このイオン注入用マスクをマスクとしてｐ型不純物をイオン注入することで、多段にエピタキシャル成長させた各ｎ型エピタキシャル層それぞれに、並列ｐｎ層のｎ型領域となる領域が残るように、並列ｐｎ層のｐ型領域となる領域を選択的に形成する多段エピタキシャル方式が公知である。

【0006】

従来のＳＪ構造の炭化珪素半導体装置として、プレーナゲート構造を備えた縦型半導体装置であって、ゲート電極の中央部の直下において、ゲート絶縁膜の厚さを相対的に厚くし、かつ並列ｐｎ層のｎ型領域およびｐ型領域の不純物濃度を相対的に高くすることでオン抵抗を低減するとともに、ｐ型ベース領域の直下において、並列ｐｎ層のｎ型領域およびｐ型領域の不純物濃度を相対的に低くすることで素子耐圧を維持した装置が提案されている（例えば、下記特許文献１参照。）。

【0007】

従来のＳＪ構造の別の炭化珪素半導体装置として、並列ｐｎ層のｎ型領域を埋め込むＳＪトレンチを深くなるほど幅を狭くしたテーパー状の断面形状とし、ＳＪトレンチ側壁に斜め方向から異なる角度での複数回イオン注入により並列ｐｎ層のｐ型領域を形成して、当該ｐ型領域の不純物濃度をドレイン領域側へ向かうにしたがって一定の勾配で低くすることで、並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域とのチャージバランスを深さ方向に一様に保って最大耐圧を高く維持した装置が提案されている（例えば、下記特許文献２参照。）。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２０１１－０１８８７７号公報

【特許文献2】特開２００７－０１９１４６号公報

【非特許文献】

【0009】

【非特許文献1】ティ・タマキ（Ｔ． Ｔａｍａｋｉ）、外８名、バーティカル チャージ インバランス エフェクト オン ６００Ｖ－クラス トレンチ－フィリング スーパージャンクション パワー ＭＯＳＦＥＴｓ（Ｖｅｒｔｉｃａｌ ｃｈａｒｇｅ ｉｍｂａｌａｎｃｅ ｅｆｆｅｃｔ ｏｎ ６００Ｖ－ｃｌａｓｓ ｔｒｅｎｃｈ－ｆｉｌｌｉｎｇ ｓｕｐｅｒｊｕｎｃｔｉｏｎ ｐｏｗｅｒ ＭＯＳＦＥＴｓ）、２０１１ アイ・トリプル・イー ２３ｒｄ インターナショナル シンポジウム オン パワー セミコンダクター デバイシズ アンド ＩＣ’ｓ（２０１１ ＩＥＥＥ ２３ｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ：２０１１ ＩＳＰＳＤ）、（米国）、アイ・トリプル・イー： インスティテュート オブ エレクトリカル アンド エレクトロニクス エンジニアーズ（ＩＥＥＥ：Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）、２０１１年５月、ｐ．３０８－３１１

【発明の概要】

【発明が解決しようとする課題】

【0010】

しかしながら、従来の炭化珪素半導体装置の製造方法では、並列ｐｎ層をトレンチ埋め込みエピタキシャル方式および多段エピタキシャル方式のいずれを用いて形成する場合においても、設計値（適正値）に対して並列ｐｎ層のｐ型領域（またはｎ型領域）の幅の寸法ずれが起きやすい。多段エピタキシャル方式では、イオン注入用マスクの開口精度による寸法ずれが生じやすく、特にアルミニウム（Ａｌ）をイオン注入して並列ｐｎ層のｐ型領域を形成する場合、そのｐ型領域の幅は設計値に対して最大で１μｍ程度狭くなる。

【0011】

並列ｐｎ層のｐ型領域（またはｎ型領域）の幅が標準条件からずれるほど、耐圧低下が大きくなる。標準条件とは、設計上、最も耐圧を得られる並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域とのチャージバランスの条件であり、例えば、並列ｐｎ層のｎ型領域およびｐ型領域の幅が深さ方向に略一様であるときに、並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域とのチャージバランス（均衡）が概ね保たれる条件である。幅が略一様とは、プロセスのばらつきによる許容誤差を含む範囲で同じ幅であることを意味する。

【0012】

この発明は、上述した従来技術による問題点を解消するため、耐圧低下を抑制することができる炭化珪素半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0013】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板の内部に、第１導電型領域と第２導電型領域とを前記半導体基板の第１主面に平行な第１方向に交互に繰り返し配置した並列ｐｎ層が設けられている。前記第１主面と前記並列ｐｎ層との間に、所定の素子構造が設けられている。第１電極は、前記第１主面に設けられ、前記素子構造に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。

【0014】

前記並列ｐｎ層の互いに隣接する前記第１導電型領域と前記第２導電型領域とのチャージバランスは、次の６つの特徴を有する。１つ目の特徴は、前記並列ｐｎ層の厚さの１／２の深さ位置において、または前記並列ｐｎ層の厚さの１／２の深さ位置を基準にして対称となる所定幅の深さ範囲において、所定の標準条件である。２つ目の特徴は、前記標準条件の部分よりも前記第１主面側での前記第２導電型領域のチャージ量が前記第１導電型領域のチャージ量よりも多く、かつ前記標準条件での前記第２導電型領域のチャージ量よりも多い。

【0015】

３つ目の特徴は、前記標準条件の部分よりも前記第１主面側に離れるにしたがって所定の第１勾配で前記第２導電型領域のチャージ量が相対的に多くなっている。４つ目の特徴は、前記標準条件の部分よりも前記第２主面側で前記第１導電型領域のチャージ量が前記第２導電型領域のチャージ量よりも多い。５つ目の特徴は、前記標準条件の部分よりも前記第２主面側での前記第２導電型領域のチャージ量が前記標準条件での前記第２導電型領域のチャージ量よりも少ない。６つ目の特徴は、前記標準条件の部分よりも前記第２主面側に離れるにしたがって所定の第２勾配で前記第２導電型領域のチャージ量が相対的に少なくなっている。

【0016】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１勾配の絶対値は、前記第２勾配の絶対値よりも大きいことを特徴とする。

【0017】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記チャージバランスをＣＢとし、前記第１導電型領域のキャリア濃度、幅およびチャージ量をそれぞれＮ_d、Ｗ_nおよびＱ_nとし、前記第２導電型領域のキャリア濃度、幅およびチャージ量をそれぞれＮ_a、Ｗ_pおよびＱ_pとしたときに、次の（１）式を満たす。前記チャージバランスは、前記標準条件の部分よりも前記第１主面側で＋１６０％を上限値とし、前記標準条件の部分よりも前記第２主面側で－３０％を下限値とすることを特徴とする。

【0018】

【数1】

【0019】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記標準条件の部分から第１距離だけ前記第１主面側の深さ位置における第１チャージバランス（ＣＢ１₊）と、前記標準条件の部分から前記第１距離と同じ第２距離だけ前記第２主面側の深さ位置における第２チャージバランス（ＣＢ１_-）と、は次の（２）式を満たすことを特徴とする。

【0020】

【数2】

【0021】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記標準条件は、最も耐圧が得られる前記チャージバランスの条件であることを特徴とする。

【0022】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１導電型領域の不純物濃度は深さ方向に一様である。前記第２導電型領域は、前記チャージバランスの分布の前記第１勾配および前記第２勾配と同じ勾配で深さ方向に変化する不純物濃度分布を有することを特徴とする。

【0023】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第２主面と前記並列ｐｎ層との間に設けられた、前記第１導電型領域よりも不純物濃度の低い第１導電型のバッファ領域をさらに備える。前記バッファ領域と前記第１導電型領域との境界は、前記バッファ領域と前記第２導電型領域との境界よりも前記第１主面側の深さ位置にある。前記バッファ領域と前記第１導電型領域との境界における前記チャージバランスは最小値となることを特徴とする。

【0024】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記チャージバランスは、前記バッファ領域と前記第１導電型領域との境界の深さ位置から、前記バッファ領域と前記第２導電型領域との境界の深さ位置まで、深さ方向に一様であることを特徴とする。

【0025】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記チャージバランスは、前記バッファ領域と前記第１導電型領域との境界の深さ位置から、前記バッファ領域と前記第２導電型領域との境界の深さ位置まで、前記第２主面側へ向かうにしたがって所定の第３勾配で大きくなっていることを特徴とする。

【0026】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記バッファ領域と前記第１導電型領域との境界の深さ位置から、前記バッファ領域と前記第２導電型領域との境界の深さ位置までの部分において、前記バッファ領域と前記第２導電型領域との境界の深さ位置から第４距離だけ前記第１主面側の深さ位置における第４チャージバランス（ＣＢ２_-）と、前記並列ｐｎ層の前記第１主面側の端部の深さ位置から前記第４距離と同じ第３距離だけ前記第２主面側の深さ位置における第３チャージバランス（ＣＢ２₊）と、は次の（３）式を満たすことを特徴とする。

【0027】

【数3】

【0028】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１導電型領域の不純物濃度は深さ方向に一様である。前記第２導電型領域は、前記チャージバランスの分布の前記第１勾配および前記第２勾配と同じ勾配で深さ方向に変化し、かつ前記バッファ領域と前記第１導電型領域との境界の深さ位置から、前記バッファ領域と前記第２導電型領域との境界の深さ位置まで、深さ方向に一様な不純物濃度分布を有することを特徴とする。

【0029】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１導電型領域の不純物濃度は深さ方向に一様である。前記第２導電型領域は、前記チャージバランスの分布の前記第１勾配、前記第２勾配および前記第３勾配と同じ勾配で深さ方向に変化する不純物濃度分布を有することを特徴とする。

【0030】

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、上述した炭化珪素半導体装置の製造方法であって、次の特徴を有する。第１導電型エピタキシャル層を多段に分けてエピタキシャル成長させるごとに当該第１導電型エピタキシャル層に第２導電型不純物をイオン注入して前記第２導電型領域となる第２導電型拡散領域を形成し、前記第１導電型エピタキシャル層の、前記第２導電型拡散領域を除く部分を前記第１導電型領域として残すことで前記並列ｐｎ層を形成する多段エピタキシャル工程を行う。多段に分けてエピタキシャル成長させる複数の前記第１導電型エピタキシャル層にそれぞれ前記イオン注入により不純物濃度の異なる前記第２導電型拡散領域を形成して、前記並列ｐｎ層の前記第２導電型領域を前記不純物濃度分布にする。

【0031】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記多段エピタキシャル工程では、多段に分けてエピタキシャル成長させる複数の前記第１導電型エピタキシャル層のうちの最下層を前記バッファ領域の不純物濃度でエピタキシャル成長させ、当該最下層の前記第２導電型拡散領域を除く部分を前記バッファ領域として残すことを特徴とする。

【0032】

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、上述した炭化珪素半導体装置の製造方法であって、次の特徴を有する。前記並列ｐｎ層を形成するトレンチ埋め込みエピタキシャル工程は、第１～３工程を行う。前記第１工程では、第１導電型エピタキシャル層をエピタキシャル成長させる。前記第２工程では、前記第１導電型エピタキシャル層にトレンチを形成して、前記第１導電型エピタキシャル層のうちの前記第１導電型領域となる部分を残す。前記第３工程では、前記トレンチを前記第２導電型領域となる第２導電型エピタキシャル層で埋め込む。前記第３工程では、前記第２導電型エピタキシャル層のエピタキシャル成長中に不純物濃度を変更して、前記並列ｐｎ層の前記第２導電型領域を前記不純物濃度分布にする。

【0033】

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第１工程では、前記バッファ領域の不純物濃度の第１導電型層と、前記第１導電型領域の不純物濃度の第２導電型層と、を順にエピタキシャル成長させて前記第１導電型エピタキシャル層を形成する。前記第２工程では、前記第１導電型層の内部で終端する前記トレンチを形成して、前記第１導電型エピタキシャル層のうちの前記バッファ領域および前記第１導電型領域となる部分を残すことを特徴とする。

【発明の効果】

【0034】

本発明にかかる炭化珪素半導体装置によれば、並列ｐｎ層の第２導電型領域の幅の変化に対する耐圧低下を抑制することができるという効果を奏する。

【図面の簡単な説明】

【0035】

【図1】実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。

【図2】図１の並列ｐｎ層の任意の互いに隣接するｎ型領域およびｐ型領域を示す断面図である。

【図3】図２の並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域との深さ方向のチャージバランス分布を示す分布図である。

【図4】図１の並列ｐｎ層の任意の互いに隣接するｎ型領域およびｐ型領域の別例を示す断面図である。

【図5】図４の並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域との深さ方向のチャージバランス分布を示す分布図である。

【図6】実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

【図7】図６の並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域との深さ方向のチャージバランス分布の例を示す分布図である。

【図8】実施例の耐圧と並列ｐｎ層のｐ型領域の幅との関係を示す特性図である。

【図9】従来例の耐圧と並列ｐｎ層のｐ型領域の幅との関係を示す特性図である。

【図10】実施例および従来例の良品率と並列ｐｎ層のｐ型領域の幅との関係を示す特性図である。

【発明を実施するための形態】

【0036】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0037】

（実施の形態）
実施の形態にかかる炭化珪素半導体装置の構造について、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１には、活性領域に配置される同一構造の複数の単位セル（素子の構成単位）のうちの一部の単位セルを示す。

【0038】

図１に示す実施の形態にかかる炭化珪素半導体装置１０は、活性領域において、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）３０のおもて面（第１主面）側に一般的なトレンチゲート構造（素子構造）を備え、ドリフト層（ドリフト領域）２を並列ｐｎ層２０としたＳＪ構造の縦型ＭＯＳＦＥＴである。活性領域は、ＭＯＳＦＥＴがオン状態のときに主電流が流れる領域であり、半導体基板３０の中央に配置されている。エッジ終端領域（不図示）は、活性領域と半導体基板３０の端部との間の領域であり、活性領域の周囲を囲む。

【0039】

エッジ終端領域は、活性領域におけるドリフト層２の、半導体基板３０のおもて面側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、リーク電流が過度に増大せず、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域には、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）や接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造等の耐圧構造が配置される。

【0040】

半導体基板３０は、炭化珪素からなるｎ⁺型出発基板３１のおもて面上にドリフト層２、ｎ型電流拡散領域３およびｐ型ベース領域４となる各エピタキシャル層３２～３４を順に堆積してなる。半導体基板３０のｐ型エピタキシャル層３４側の主面をおもて面として、ｎ⁺型出発基板３１側の主面（ｎ⁺型出発基板３１の裏面）を裏面（第２主面）とする。ｎ⁺型出発基板３１は、ｎ⁺型ドレイン領域１である。ドリフト層２（ｎ型エピタキシャル層（第１導電型エピタキシャル層）３２）は、ｐ型ベース領域４とｎ⁺型ドレイン領域１との間でｎ⁺型ドレイン領域１に接する。

【0041】

ドリフト層２の、少なくともｎ⁺型ソース領域５側（半導体基板３０のおもて面側）の表面領域が並列ｐｎ層２０である。並列ｐｎ層２０は、ｎ型領域（第１導電型領域）２１とｐ型領域（第２導電型領域）２２とを半導体基板３０のおもて面に平行な第１方向Ｘに交互に繰り返し隣接して配置したＳＪ構造である。ドリフト層２の、並列ｐｎ層２０とｎ⁺型ドレイン領域１との間の部分は、ｎ型バッファ領域（ＳＪ構造でないｎ型領域）２ａであってもよい。ｎ型バッファ領域２ａの不純物濃度は、並列ｐｎ層２０のｎ型領域２１の不純物濃度以下である。

【0042】

並列ｐｎ層２０の厚さＬｓｊは、並列ｐｎ層２０のｐ型領域２２の厚さで決まる。ｎ型バッファ領域２ａを有する場合、並列ｐｎ層２０のｐ型領域２２は、深さ方向Ｚにｎ型領域２１よりもｎ⁺型ドレイン領域１側（半導体基板３０の裏面側）に深い位置に達していてもよい。この場合、並列ｐｎ層２０の互いに隣り合うｐ型領域２２間に、ｎ⁺型ドレイン領域１側からｎ型バッファ領域２ａが所定長さで延在する。ｎ型バッファ領域２ａの、互いに隣り合うｐ型領域２２間の部分は並列ｐｎ層２０として機能する。

【0043】

並列ｐｎ層２０のｎ型領域２１およびｐ型領域２２の各幅（第１方向Ｘの幅）Ｗ_n，Ｗ_pは深さ方向Ｚに略一様である。並列ｐｎ層２０のｎ型領域２１の不純物濃度は、深さ方向Ｚに略一様である。並列ｐｎ層２０のｐ型領域２２の不純物濃度は、並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランス分布と同じ不純物濃度分布で深さ方向Ｚに変化している。ｎ型領域２１に対してｐ型領域２２の不純物濃度を高くすると、より本実施の形態の効果が得られる。並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランス分布については後述する。

【0044】

チャージバランスとは、並列ｐｎ層２０のｎ型領域２１のキャリア濃度（不純物濃度）と幅Ｗ_nとの積で表されるチャージ量と、ｐ型領域２２のキャリア濃度と幅Ｗ_pとの積で表されるチャージ量と、の釣り合いの度合を示す指標である。幅および不純物濃度が略一様とは、プロセスのばらつきによる許容誤差を含む範囲で同じ幅および同じ不純物濃度であることを意味する。並列ｐｎ層２０のｎ型領域２１およびｐ型領域２２のキャリア濃度および幅Ｗ_n，Ｗ_pは適宜設定され、略同じであってもよいし、異なっていてもよい。

【0045】

図示省略するが、並列ｐｎ層２０は、半導体基板３０のおもて面側からみて、例えば、半導体基板３０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙにストライプ状にｎ型領域２１およびｐ型領域２２を延在させたレイアウトを有していてもよい。または、並列ｐｎ層２０は、半導体基板３０のおもて面側からみて、例えば、ｐ型領域２２をマトリクス状（ドット状）に配置し、これら複数のｐ型領域２２の周囲を囲む格子状にｎ型領域２１を配置したレイアウトを有していてもよい。

【0046】

トレンチゲート構造は、ｐ型ベース領域４、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６、ゲートトレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。ｐ型ベース領域４は、半導体基板３０のおもて面とドリフト層２との間に設けられている。ｐ型ベース領域４は、ｐ型エピタキシャル層３４の、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６を除く部分である。ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、半導体基板３０のおもて面とｐ型ベース領域４との間にそれぞれ選択的に設けられている。

【0047】

ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、ｐ型ベース領域４に接し、かつ半導体基板３０のおもて面に露出されている。半導体基板３０のおもて面に露出とは、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６が半導体基板３０のおもて面で後述するソース電極（第１電極）１４に接することである。ｐ⁺⁺型コンタクト領域６は設けられていなくてもよい。この場合、ｐ⁺⁺型コンタクト領域６に代えて、ｐ型ベース領域４が半導体基板３０のおもて面に露出される。

【0048】

ｐ型ベース領域４と並列ｐｎ層２０（ドリフト層２）との間に、ｎ型電流拡散領域３およびｐ⁺型領域１１，１２がそれぞれ選択的に設けられている。ｎ型電流拡散領域３は、ｎ型エピタキシャル層３３のｐ⁺型領域１１，１２を除く部分である。ｐ⁺型領域１１，１２は、ｎ型エピタキシャル層３３の内部にイオン注入により形成された拡散領域である。ｎ型電流拡散領域３およびｐ⁺型領域１１，１２は、ゲートトレンチ７の底面よりもｎ⁺型ドレイン領域１側に深い位置に達する。

【0049】

ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域３は、互いに隣り合うゲートトレンチ７間において、ｐ⁺型領域１１，１２、ｐ型ベース領域４および並列ｐｎ層２０のｎ型領域２１に接するとともに、第１方向Ｘに延在してゲートトレンチ７の側壁に達する。ｎ型電流拡散領域３の不純物濃度は、並列ｐｎ層２０のｎ型領域２１の不純物濃度以上である。

【0050】

ｐ⁺型領域１１，１２は、ソース電極１４に電気的に接続され、ＭＯＳＦＥＴのオフ時に空乏化して、ゲートトレンチ７の底面付近の電界を緩和させる機能を有する。ｐ⁺型領域１１は、ｐ型ベース領域４と離れて配置され、深さ方向Ｚにゲートトレンチ７の底面に対向する。ｐ⁺型領域１１は、図示省略する部分でｐ⁺型領域１２に連結されている。ｐ⁺型領域１１は、深さ方向Ｚにｎ型電流拡散領域３に対向する。ｐ⁺型領域１１は、深さ方向Ｚにｎ型電流拡散領域３に接してもよい。

【0051】

ｐ⁺型領域１２は、互いに隣り合うゲートトレンチ７間においてｐ型ベース領域４に接し、ｐ⁺型領域１１およびゲートトレンチ７と離れて設けられている。ｐ⁺型領域１２は、深さ方向Ｚにｐ型領域２２に対向する。ｐ⁺型領域１２は、深さ方向Ｚに対向するｐ型領域２２に接してもよい。ゲートトレンチ７は、深さ方向Ｚにｎ⁺型ソース領域５およびｐ型ベース領域４を貫通してｎ型電流拡散領域３に達する。ゲートトレンチ７は、半導体基板３０のおもて面に平行な方向（ここでは第２方向Ｙ）にストライプ状に延在する。

【0052】

ゲートトレンチ７の内部に、ゲート絶縁膜８を介してゲート電極９が設けられている。ゲートトレンチ７、ゲート絶縁膜８およびゲート電極９でトレンチゲート構造のＭＯＳゲートが構成される。層間絶縁膜１３は、半導体基板３０のおもて面の全面に設けられ、ゲート電極９を覆う。ソース電極１４は、層間絶縁膜１３のコンタクトホールにおいて、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６に電気的に接続されている。ドレイン電極（第２電極）１５は、半導体基板３０の裏面の全面に設けられている。

【0053】

並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランス分布について説明する。図２は、図１の並列ｐｎ層の任意の互いに隣接するｎ型領域およびｐ型領域を示す断面図である。図２には、並列ｐｎ層２０の互いに隣接するｎ型領域２１およびｐ型領域２２の第１方向Ｘの幅Ｗ_n，Ｗ_pの中心間の部分（ｎ型領域２１およびｐ型領域２２ともに幅Ｗ_n，Ｗ_pの１／２の部分）を示す（後述する図４においても同様）。図３は、図２の並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域との深さ方向のチャージバランス分布を示す分布図である。

【0054】

図３のチャージバランスＣＢ（Ｃｈａｒｇｅ Ｂａｌａｎｃｅ）の分布は、並列ｐｎ層２０のすべての互いに隣接するｎ型領域２１およびｐ型領域２２に適用される。図３の横軸には、半導体基板３０のおもて面からの深さ［ａ．ｕ．（ａｒｂｉｔｒａｒｙ ｕｎｉｔ：任意単位）］を示す。図３の縦軸には、並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢ［％］を、ｐリッチ範囲でプラス（＋）側に示し、ｎリッチ範囲でマイナス（－）側に示している。これら図３のチャージバランスＣＢ、横軸および縦軸の条件は、後述する図５においても同様に適用される。

【0055】

並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢは、並列ｐｎ層２０の厚さＬｓｊの１／２（＝Ｌｓｊ／２）の深さ位置（以下、中心位置とする）Ｚ０を境に、ｎ⁺型ソース領域５側（半導体基板３０のおもて面側）でｐリッチ（図３のプラス値）となり、ｎ⁺型ドレイン領域１側（半導体基板３０の裏面側）でｎリッチ（図３のマイナス値）となっている。並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢは中心位置Ｚ０で標準条件である。

【0056】

並列ｐｎ層２０のｐ型領域２２のチャージ量は、中心位置Ｚ０を境に、ｎ⁺型ソース領域５側で標準条件のｐ型領域２２のチャージ量よりも多く、ｎ⁺型ドレイン領域１側で標準条件のｐ型領域２２のチャージ量よりも少なくなっている。ｐリッチとは、ｐ型領域２２のチャージ量がｎ型領域２１との隣接箇所で当該ｎ型領域２１のチャージ量よりも多いことである。ｎリッチとは、ｎ型領域２１のチャージ量がｐ型領域２２との隣接箇所で当該ｐ型領域２２のチャージ量よりも多いことである。

【0057】

標準条件とは、設計上、最も耐圧を得られる並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスの条件であり、図３のチャージバランスＣＢ０に相当する。具体的には、標準条件は、例えば、並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランス（均衡）が概ね保たれる条件（後述する（４）式で算出されるチャージバランスＣＢが０％）であり、（４）式で算出されるチャージバランスＣＢが－１５％以上０％未満程度となるｎリッチな条件であってもよい。

【0058】

並列ｐｎ層２０は、深さ方向Ｚに中心位置Ｚ０を含む所定の厚さ範囲（以下、標準条件範囲とする）２３で標準条件となっていてもよい。標準条件範囲２３は、並列ｐｎ層２０の厚さＬｓｊよりも薄く、かつ中心位置Ｚ０を基準にして深さ方向Ｚに対称となる所定幅Ｌ０を有する。標準条件範囲２３は、中心位置Ｚ０からｎ⁺型ソース領域５側の端部２３ａまでの距離と、中心位置Ｚ０からｎ⁺型ドレイン領域１側の端部２３ｂまでの距離とが略同じ（幅Ｌ０の１／２）である。略同じ距離とは、プロセスのばらつきによる許容誤差を含む範囲で同じ距離であることを意味する。

【0059】

並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢは、ｐ型領域２２の不純物濃度を深さ方向Ｚに所定の不純物濃度分布で変化させることで調整されている。上述したように並列ｐｎ層２０のｎ型領域２１およびｐ型領域２２の各幅Ｗ_n，Ｗ_pが深さ方向Ｚに略一様であり、ｎ型領域２１の不純物濃度が深さ方向Ｚに略一様であるため、並列ｐｎ層２０のｐ型領域２２の不純物濃度分布が並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢの分布となる。

【0060】

例えば、後述するように、並列ｐｎ層２０は、ドリフト層２となるｎ型エピタキシャル層３２を複数段（複数回）に分けて多段にエピタキシャル成長させるごとに、深さ方向Ｚにｐ型領域２２の所定の不純物濃度分布が形成されるように、各段のｎ型エピタキシャル層（後述する図６のｎ型エピタキシャル層（第１導電型エピタキシャル層）４９～４１に相当）にそれぞれｐ型不純物（第２導電型不純物）をイオン注入してｐ型領域２２となる部分（第２導電型拡散領域）をそれぞれ異なる不純物濃度で選択的に形成し、ｎ型エピタキシャル層３２のイオン注入せずにｎ型のまま残した部分をｎ型領域２１とすることで形成される。

【0061】

このとき、ｎ型エピタキシャル層３２として多段にエピタキシャル成長させた略同じ厚さの複数段のエピタキシャル層のうち、少なくとも中段（総段数が奇数の場合は１段、偶数の場合は２段）のエピタキシャル層を標準条件範囲２３としてもよい。標準条件範囲２３の幅Ｌ０を増やすには、中段のエピタキシャル層の上段および下段にそれぞれ隣接するエピタキシャル層を同じ段数分ずつ標準条件範囲２３とすればよい。略同じ厚さとは、プロセスのばらつきによる許容誤差を含む範囲で同じ厚さであることを意味する。

【0062】

具体的には、並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢ［％］は、並列ｐｎ層２０のｎ型領域２１のチャージ量Ｑ_nおよびｐ型領域２２のチャージ量Ｑ_pに基づいて、次の（４）式で算出される。下記（４）式において、Ｎ_a，Ｗ_pはそれぞれ並列ｐｎ層２０のｐ型領域２２のキャリア濃度（正孔濃度）および第１方向Ｘの幅である。Ｎ_d，Ｗ_nはそれぞれ並列ｐｎ層２０のｎ型領域のキャリア濃度（電子濃度）および第１方向Ｘの幅である。

【0063】

【数4】

【0064】

上記（４）式に基づいて算出すると、並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢ［％］は、中心位置Ｚ０（標準条件範囲２３を有する場合は標準条件範囲２３のｎ⁺型ソース領域５側の端部２３ａの深さ位置Ｚ３）からｎ⁺型ソース領域５側（ｐリッチ範囲）でプラス値となり、かつｎ⁺型ソース領域５側へ向かうにしたがって所定の第１勾配Ｄ₊で大きくなっている（ｐ型領域２２のチャージ量が標準条件のｐ型領域２２のチャージ量よりも多くなっている）。

【0065】

上記（４）式に基づいて算出すると、並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢ［％］は、中心位置Ｚ０（標準条件範囲２３を有する場合は標準条件範囲２３のｎ⁺型ドレイン領域１側の端部２３ｂの深さ位置Ｚ４）からｎ⁺型ドレイン領域１側（ｎリッチ範囲）でマイナス値となり、かつｎ⁺型ドレイン領域１側へ向かうにしたがって所定の第２勾配Ｄ_-で小さくなっている（ｐ型領域２２のチャージ量が標準条件のｐ型領域２２のチャージ量よりも少なくなっている）。

【0066】

並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢは、中心位置Ｚ０よりもｎ⁺型ソース領域５側（ｐリッチ範囲）で上限値（並列ｐｎ層２０のｎ⁺型ソース領域５側の端部２０ａの深さ位置Ｚ１でのプラス値）を＋１６０％とし、中心位置Ｚ０よりもｎ⁺型ドレイン領域１側（ｎリッチ範囲）で下限値（並列ｐｎ層２０のｎ⁺型ドレイン領域１側の端部２０ｂの深さ位置Ｚ２でのマイナス値）を－３０％とすることがよい。並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢにおいて、ｐリッチ範囲の第１勾配Ｄ₊の絶対値はｎリッチ範囲の第２勾配Ｄ_-の絶対値よりも大きくなっていることがよい（｜Ｄ₊｜＞｜Ｄ_-｜）。

【0067】

並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２との第１勾配Ｄ₊にしたがって増加するチャージバランスＣＢ（プラス値）は、中心位置Ｚ０側からｎ⁺型ソース領域５側へ線形状に増加してもよいし（図３）、階段状に増加してもよい（不図示）。並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２との第２勾配Ｄ_-にしたがって減少するチャージバランスＣＢ（マイナス値）は、中心位置Ｚ０側からｎ⁺型ドレイン領域１側へ線形状に減少してもよいし（図３）、階段状に減少してもよい（不図示）。

【0068】

また、並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢにおいて、中心位置Ｚ０（標準条件範囲２３を有する場合は深さ位置Ｚ３）から第１距離ｈ１₊だけｎ⁺型ソース領域５側の所定の深さ位置Ｚ５₊におけるｐリッチ範囲の第１チャージバランスＣＢ１₊と、中心位置Ｚ０（標準条件範囲２３を有する場合は深さ位置Ｚ４）から上記第１距離ｈ１₊と略同じ第２距離ｈ１_-だけｎ⁺型ドレイン領域１側の所定の深さ位置Ｚ５_-におけるｎリッチ範囲の第２チャージバランスＣＢ１_-と、は次の（５）式を満たすことがよい。

【0069】

【数5】

【0070】

実施の形態にかかる炭化珪素半導体装置１０の別例について説明する。図４は、図１の並列ｐｎ層の任意の互いに隣接するｎ型領域およびｐ型領域の別例を示す断面図である。図５は、図４の並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域との深さ方向のチャージバランス分布を示す分布図である。図５には、ｎ型バッファ領域２ａの不純物濃度が並列ｐｎ層２０のｎ型領域２１の不純物濃度未満である場合における、並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２との深さ方向Ｚのチャージバランス分布を示す。

【0071】

ｎ型バッファ領域２ａの不純物濃度が並列ｐｎ層２０のｎ型領域２１の不純物濃度と略同じである場合、上述した図３に示す並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２との深さ方向Ｚのチャージバランス分布となる。略同じ不純物濃度とは、プロセスのばらつきによる許容誤差を含む範囲で同じ不純物濃度であることを意味する。ｎ型バッファ領域２ａの不純物濃度が並列ｐｎ層２０のｎ型領域２１の不純物濃度未満である場合、並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２との深さ方向Ｚのチャージバランス分布は、上述した条件に加えて、次の２つの相違点を満たす。

【0072】

１つ目の相違点は、並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢがｎ型バッファ領域２ａと並列ｐｎ層２０のｎ型領域２１との境界２０ｃの深さ位置Ｚ６_-で最もｎリッチとなる点である。すなわち、上記（４）式に基づいて算出すると、並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢ［％］は、中心位置Ｚ０（標準条件範囲２３を有する場合は深さ位置Ｚ４）からｎ⁺型ドレイン領域１側へ向かうにしたがって所定の第２勾配Ｄ_-で小さくなり、ｎ型バッファ領域２ａと並列ｐｎ層２０のｎ型領域２１との境界２０ｃの深さ位置Ｚ６_-で最小値となる。

【0073】

並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢは、ｎ型バッファ領域２ａと並列ｐｎ層２０のｐ型領域２２とが第１方向Ｘに隣接する部分２４で、深さ方向Ｚに一定であってもよいし（不図示）、ｎ⁺型ドレイン領域１側へ向かうにしたがって所定の第３勾配Ｄ_bufで大きくなっていてもよい（図５）。ｎ型バッファ領域２ａと並列ｐｎ層２０のｐ型領域２２とが第１方向Ｘに隣接する部分２４とは、ｎ型バッファ領域２ａと並列ｐｎ層２０のｎ型領域２１との境界２０ｃの深さ位置Ｚ６_-から、並列ｐｎ層２０のｎ⁺型ドレイン領域１側の端部２０ｂ（ｎ型バッファ領域２ａと並列ｐｎ層２０のｐ型領域２２との境界）の深さ位置Ｚ２までのｎリッチ範囲である。

【0074】

２つ目の相違点は、並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢが次の（６）式を満たすことがよい点である。具体的には、ｎ型バッファ領域２ａと並列ｐｎ層２０のｐ型領域２２とが第１方向Ｘに隣接する部分２４におけるｎリッチ範囲には、所定の深さ位置Ｚ７_-で第４チャージバランスＣＢ２_-となる第３勾配Ｄ_bufのチャージバランス分布が形成される。この部分２４の厚さＬ_-と略同じ厚さＬ₊だけ、並列ｐｎ層２０のｎ⁺型ソース領域５側の端部２０ａの深さ位置Ｚ１からｎ⁺型ドレイン領域１側の深さ位置Ｚ６₊までのｐリッチ範囲には、所定の深さ位置Ｚ７₊で第３チャージバランスＣＢ２₊となる第１勾配Ｄ₊のチャージバランス分布が形成される。

【0075】

ｎ型バッファ領域２ａと並列ｐｎ層２０のｐ型領域２２とが第１方向Ｘに隣接する部分２４において並列ｐｎ層２０のｎ⁺型ドレイン領域１側の端部２０ｂの深さ位置Ｚ２から所定の第４距離ｈ２_-だけｎ⁺型ソース領域５側の深さ位置Ｚ７_-における第４チャージバランスＣＢ２_-と、並列ｐｎ層２０のｎ⁺型ソース領域５側の端部２０ａの深さ位置Ｚ１から第４距離ｈ２_-と略同じ第３距離ｈ２₊だけｎ⁺型ドレイン領域１側の深さ位置Ｚ７₊における第３チャージバランスＣＢ２₊と、は次の（６）式を満たす。所定の深さ位置Ｚ７₊，Ｚ５₊でそれぞれ第３チャージバランスＣＢ２₊，ＣＢ１₊となる各チャージバランス分布は深さ位置Ｚ６₊を境に同じ第１勾配Ｄ₊で連続する。

【0076】

【数6】

【0077】

中心位置Ｚ０（標準条件範囲２３を有する場合は深さ位置Ｚ３）から、並列ｐｎ層２０のｎ⁺型ソース領域５側の端部２０ａの深さ位置Ｚ１から第３距離ｈ２₊だけｎ⁺型ドレイン領域１側の深さ位置Ｚ６₊までのｐリッチ範囲には、図３と同様に所定の深さ位置Ｚ５₊で上記（５）式を満たす第１チャージバランスＣＢ１₊となる第１勾配Ｄ₊のチャージバランス分布が形成される。中心位置Ｚ０（標準条件範囲２３を有する場合は深さ位置Ｚ４）から、ｎ型バッファ領域２ａと並列ｐｎ層２０のｎ型領域２１との境界２０ｃの深さ位置Ｚ６_-までのｎリッチ範囲には、所定の深さ位置Ｚ５_-で図３と同様に上記（５）式を満たす第２チャージバランスＣＢ１_-となる第２勾配Ｄ_-のチャージバランス分布が形成される。

【0078】

実施の形態にかかる炭化珪素半導体装置１０の製造方法について説明する。図６は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、ｎ⁺型ドレイン領域１となるｎ⁺型出発基板（半導体ウエハ）３１のおもて面上に、並列ｐｎ層２０を含むドリフト層２を形成する。このとき、多段エピタキシャル方式を用いて、ドリフト層２となるｎ型エピタキシャル層３２を複数段に分けて多段にエピタキシャル成長させるごとに当該ｎ型エピタキシャル層３２にアルミニウム（Ａｌ）等のｐ型不純物をイオン注入することで、並列ｐｎ層２０のｐ型領域２２となる部分を選択的に形成する。

【0079】

ｎ型エピタキシャル層３２の互いに隣り合うｐ型領域２２間にイオン注入されずにｎ型のまま残る部分は、並列ｐｎ層２０のｎ型領域２１となる。図６には、ドリフト層２となるｎ型エピタキシャル層３２を例えば９段に分けて多段にエピタキシャル成長させる場合を示し、これら９段のｎ型エピタキシャル層に上層側（ｎ⁺型ソース領域５側）から順に符号４１～４９を付す。ｎ型エピタキシャル層３２の、並列ｐｎ層２０とｎ⁺型出発基板３１との間の部分の全域にイオン注入を行わずにｎ型バッファ領域２ａとして残してもよい。以下、ｎ型バッファ領域２ａを設ける場合を例に説明する。

【0080】

ｎ型エピタキシャル層３２となる最下層のｎ型エピタキシャル層４９は、ｎ型バッファ領域２ａの不純物濃度および厚さＬｂｕｆで形成する。このｎ型エピタキシャル層４９の表面領域にアルミニウム等のｐ型不純物をイオン注入してｐ型領域２２となる部分を選択的に形成する。このｐ型領域２２となる部分と、ｎ型エピタキシャル層４９の表面領域のｐ型領域２２間にイオン注入されずにｎ型のまま残る部分と、で並列ｐｎ層２０を構成する最下層の部分ＳＪ９が形成される。ｎ型エピタキシャル層４９中のｐ型領域２２を除く部分がｎ型バッファ領域２ａとなり、最下層の部分ＳＪ９の互いに隣り合うｐ型領域２２間には、ｎ型エピタキシャル層４９の表面までｎ型バッファ領域２ａが達する。

【0081】

ｎ型エピタキシャル層４９の上には、並列ｐｎ層２０のｎ型領域２１の不純物濃度で、ｎ型エピタキシャル層３２となる残り８段のｎ型エピタキシャル層４８～４１を順にエピタキシャル成長させる。部分ＳＪ９と、８段のｎ型エピタキシャル層４８～４１と、の総厚さが並列ｐｎ層２０の厚さＬｓｊである。ｎ型エピタキシャル層４８～４１には、深さ方向Ｚに連続するｎ型エピタキシャル層４９～４１にわたって深さ方向Ｚにｐ型領域２２の所定の不純物濃度分布が形成されるように、それぞれ異なる条件でアルミニウム等のｐ型不純物をイオン注入してｐ型領域２２となる部分を選択的に形成する。

【0082】

ｎ型エピタキシャル層４８～４１の互いに隣り合うｐ型領域２２間にイオン注入されずにｎ型のまま残る部分は、並列ｐｎ層２０のｎ型領域２１となる。これによって、８段のｎ型エピタキシャル層４８～４１に、それぞれ並列ｐｎ層２０を構成する部分ＳＪ８～ＳＪ１が形成される。部分ＳＪ９～ＳＪ１のｐ型領域２２の不純物濃度は、並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢが上述した条件となるように調整する（図３および上記（５）式、もしくは図５および上記（６）式等を参照）。図７は、図６の並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域との深さ方向のチャージバランス分布の例を示す分布図である。

【0083】

ｎ型バッファ領域２ａの不純物濃度が並列ｐｎ層２０のｎ型領域２１の不純物濃度未満で（図５参照）、かつ中段の部分ＳＪ５を標準条件範囲２３とした場合の並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢをシミュレーションした結果を図７に示す（以下、実施例とする）。図７には、比較として、従来例の並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域との深さ方向のチャージバランス分布を示す。従来例が実施例と異なる点は、並列ｐｎ層のｐ型領域の不純物濃度が深さ方向に略一様であり、並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域との深さ方向のチャージバランス分布に勾配がなく、すべての部分ＳＪで標準条件（図３のチャージバランスＣＢ０となる条件）になっている点である。

【0084】

実施例において、部分ＳＪ９～ＳＪ１を０．６５μｍの厚さで形成し、並列ｐｎ層２０の厚さＬｓｊを５．８５μｍ（＝０．６５μｍ×９）とした。標準条件の並列ｐｎ層２０のｎ型領域２１およびｐ型領域２２の不純物濃度をそれぞれ３×１０¹⁶／ｃｍ³および６×１０¹⁶／ｃｍ³とした。すなわち、並列ｐｎ層２０のｎ型領域２１の不純物濃度は深さ方向Ｚに一様に３×１０¹⁶／ｃｍ³である。標準条件範囲２３とした中段の部分ＳＪ５のｐ型領域２２の不純物濃度は６×１０¹⁶／ｃｍ³である。ｎ型バッファ領域２ａの厚さＬｂｕｆおよび不純物濃度をそれぞれ４．４μｍおよび１．８×１０¹⁶／ｃｍ³とした。

【0085】

実施例の耐圧は１２００Ｖに設定した。この場合に、図７に示すように、並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢは、部分ＳＪ９～ＳＪ１のｐ型領域２２の不純物濃度を調整して、例えば、上層側の部分ＳＪ１，ＳＪ２で＋１５０％程度、その下層の部分ＳＪ３，ＳＪ４で＋７０％程度のｐリッチとし、中段の部分ＳＪ５で標準条件とし、その下層の部分ＳＪ６，ＳＪ７で－３０％程度、その下層の部分ＳＪ８で－５０％程度、その下層の部分ＳＪ９で－５％程度のｎリッチとしてもよい。図７の横軸のＳＪ段数として記載した「１」～「９」がそれぞれ部分ＳＪ１～ＳＪ９に対応する。

【0086】

並列ｐｎ層２０のｎ型領域２１およびｐ型領域２２の幅Ｗ_n，Ｗ_pは深さ方向Ｚに一様であり、並列ｐｎ層２０のｎ型領域２１の不純物濃度は深さ方向Ｚに一様である。このため、部分ＳＪ９～ＳＪ１のｐ型領域２２の不純物濃度を調整することで、並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢを、標準条件の部分（部分ＳＪ５）よりもｎ⁺型ソース領域５側でｐリッチとなり、ｎ⁺型ソース領域５側へ向かうにしたがって第１勾配Ｄ₊で大きくなり、かつ部分ＳＪ５よりもｎ⁺型ドレイン領域１側でｎリッチとなり、ｎ⁺型ドレイン領域１側へ向かうにしたがって第２勾配Ｄ_-で小さくすることができる（図３，５参照）。

【0087】

次に、ｎ型エピタキシャル層３２の上（部分ＳＪ１の上）に、ｎ型電流拡散領域３となるｎ型エピタキシャル層３３をエピタキシャル成長させる。次に、イオン注入により、ｎ型エピタキシャル層３３の内部にｐ⁺型領域１１，１２を選択的に形成する。ｎ型エピタキシャル層３３のイオン注入されずにｎ型のまま残る部分がｎ型電流拡散領域３となる。ｎ型電流拡散領域３の不純物濃度よりも低い不純物濃度でｎ型エピタキシャル層３３をエピタキシャル成長させて、当該ｎ型エピタキシャル層３３にイオン注入によりｎ型電流拡散領域３を形成してもよい。

【0088】

次に、ｎ型エピタキシャル層３３の上に、ｐ型ベース領域４となるｐ型エピタキシャル層３４をエピタキシャル成長させる。これによって、ｎ⁺型出発基板３１上にエピタキシャル層３２～３４が順に積層され、かつエピタキシャル層３２に並列ｐｎ層２０を含む半導体基板（半導体ウエハ）３０が作製される。次に、イオン注入により、ｐ型エピタキシャル層３４の表面領域に、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６をそれぞれ選択的に形成する。ｐ型エピタキシャル層３４の、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６を除く部分がｐ型ベース領域４となる。

【0089】

次に、エピタキシャル層３２～３４にイオン注入した不純物を活性化させるための熱処理（以下、活性化アニールとする）を行う。次に、半導体基板３０のおもて面からｎ⁺型ソース領域５およびｐ型ベース領域４を貫通して、ｎ型電流拡散領域３の内部においてｐ⁺型領域１１に対向するゲートトレンチ７を形成する。次に、一般的な方法により、ゲート絶縁膜８、ゲート電極９、層間絶縁膜１３、ソース電極１４およびドレイン電極１５を形成する。その後、半導体ウエハ（半導体基板３０）をダイシング（切断）して個々のチップ状に個片化することで、図１～３に示す炭化珪素半導体装置１０が完成する。

【0090】

上述した実施の形態にかかる炭化珪素半導体装置１０の製造方法において、多段エピタキシャル方式に代えて、トレンチ埋め込みエピタキシャル方式を用いて、並列ｐｎ層２０を形成してもよい。トレンチ埋め込みエピタキシャル方式を用いる場合、ｎ型エピタキシャル層（第１導電型エピタキシャル層）３２にトレンチ（ＳＪトレンチ）を形成してｎ型領域２１となる部分を残し、このＳＪトレンチをｐ型領域２２となるｐ型エピタキシャル層（第２導電型エピタキシャル層）で埋め込むことで並列ｐｎ層２０を形成する。

【0091】

ＳＪトレンチに埋め込むｐ型領域２２は、ｐ型領域２２となるｐ型エピタキシャル層のエピタキシャル成長中に不純物濃度を適宜変更して所定の不純物濃度分布にすればよい。ｎ型バッファ領域２ａの不純物濃度を並列ｐｎ層２０のｎ型領域２１の不純物濃度未満とする場合、ｎ型バッファ領域２ａとなる部分（第１半導体層）と、並列ｐｎ層２０のｎ型領域２１となる部分（第２半導体層）と、の２層構造のｎ型エピタキシャル層３２を形成し、ｎ型バッファ領域２ａとなる部分の内部で終端するＳＪトレンチを形成すればよい。

【0092】

以上、説明したように、実施の形態によれば、並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域とのチャージバランスを、並列ｐｎ層の厚さの１／２の深さ位置を中心位置とし、この中心位置または当該中心位置を含む所定幅の深さ範囲で標準条件とし、この標準条件の部分よりもｎ⁺型ソース領域側でｐリッチとし、かつｎ⁺型ソース領域側へ向かうにしたがって第１勾配で大きくするとともに、標準条件の部分よりもｎ⁺型ドレイン領域側でｎリッチとし、かつｎ⁺型ドレイン領域側へ向かうにしたがって第２勾配で小さくする。これによって、並列ｐｎ層のｐ型領域の幅の変化に対する耐圧低下を抑制することができ、並列ｐｎ層のｐ型領域の幅の寸法ずれに対するプロセスマージンを広げることができる。

【0093】

また、実施の形態によれば、並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域とのチャージバランスを、並列ｐｎ層のｐ型領域の深さ方向の不純物濃度分布を調整することで行うことができる。このため、並列ｐｎ層のｐ型領域が深さ方向に所定の不純物濃度分布となるように、多段エピタキシャル方式を用いて並列ｐｎ層を形成するにあたってｐ型領域を形成するためのイオン注入条件を適宜変更したり、トレンチ埋め込みエピタキシャル方式を用いて並列ｐｎ層を形成するにあたってＳＪトレンチに埋め込むｐ型エピタキシャル層のエピタキシャル成長中に成長条件を適宜変更したりすればよい。このため、実施の形態によれば、既存の製造ラインに容易に適用することができる。

【0094】

（実験例）
実施の形態にかかる炭化珪素半導体装置１０の並列ｐｎ層２０のｐ型領域２２の幅Ｗ_pのプロセスマージンについて検証した。図８は、実施例の耐圧と並列ｐｎ層のｐ型領域の幅との関係を示す特性図である。図９は、従来例の耐圧と並列ｐｎ層のｐ型領域の幅との関係を示す特性図である。図１０は、実施例および従来例の良品率と並列ｐｎ層のｐ型領域の幅との関係を示す特性図である。上述した実施例（図６，７参照）の耐圧について並列ｐｎ層２０のｐ型領域２２の幅Ｗ_pの異なる複数条件それぞれで複数回ずつシミュレーションした結果を図８に示す。実施例の設定耐圧を１２００Ｖとした。

【0095】

図８の縦軸は耐圧（ＢＶ：Ｂｒｅａｋｄｏｗｎ Ｖｏｌｔａｇｅ）である。図８の横軸は並列ｐｎ層２０のｐ型領域２２の幅Ｗ_pの標準条件（ΔＷ_p＝０％）からの増減幅の比率ΔＷ_p（％）であり、「ΔＷ_p＝（シミュレーション条件のｐ型領域２２の幅Ｗ_p－標準条件のｐ型領域２２の幅Ｗ_p）／標準条件のｐ型領域２２の幅Ｗ_p」として算出している。図８において、ΔＷ_p＜０％の場合およびΔＷ_p＞０％の場合は、それぞれ、標準条件の並列ｐｎ層２０のｐ型領域２２の幅Ｗｐに対して、並列ｐｎ層２０のｐ型領域２２の幅Ｗ_pを狭くした場合および広くした場合である。

【0096】

比較として、上述した従来例（図７参照）の耐圧についての結果を図９に示す。すなわち、図９は、並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域とのチャージバランスは深さ方向に一様に標準条件とした場合である。ここでは、標準条件を、上記（４）式で算出されるチャージバランスＣＢが－１５％程度となるｎリッチな条件とした。従来例の設定耐圧およびシミュレーション条件は、実施例と同じである。図９の横軸ΔＷ_p（％）および縦軸ＢＶ（Ｖ）はそれぞれ図８の横軸および縦軸と同じである。これら実施例および従来例の良品率をシミュレーションした結果を図１０に示す。

【0097】

図８，９に示す結果から、実施例においては、並列ｐｎ層２０のｐ型領域２２の幅Ｗ_pの標準条件からの減少の比率ΔＷ_pが－２０％以上の範囲において、従来例と比べて耐圧低下を緩和することができることが確認された（図８，９の枠５１，５２で囲む部分を比較）。実施例のように並列ｐｎ層２０の互いに隣接するｎ型領域２１とｐ型領域２２とのチャージバランスＣＢに上記第１，２勾配Ｄ₊，Ｄ_-をつけることで、並列ｐｎ層２０のｐ型領域２２の幅Ｗ_pの変化に対する耐圧低下が抑制され、並列ｐｎ層２０のｐ型領域２２の幅Ｗ_pの寸法ずれに対するプロセスマージンを広げることができることが確認された。

【0098】

図１０に示す結果から、実施例においては、並列ｐｎ層２０のｐ型領域２２の幅Ｗ_pの標準条件からの減少の比率ΔＷ_pが－２０％以上１０％以下の範囲で良品率を８０％程度にすることができることが確認された。並列ｐｎ層２０のｐ型領域２２の幅Ｗ_pの標準条件からの減少の比率ΔＷ_pが－３０％であったとしても、従来例と比べて良品率を２倍以上にすることができることが確認された。ここでは、耐圧ＢＶが１２００Ｖ以上で、かつドレイン・ソース間電流Ｉｄｓｓが１ｍＡ未満である場合を良品とした。ドレイン・ソース間電流Ｉｄｓｓの上限値は耐圧１２００Ｖの場合の電流値である。

【0099】

ｎ型バッファ領域２ａの不純物濃度が並列ｐｎ層２０のｎ型領域２１の不純物濃度と略同じである場合（図３参照）においても実施例とほぼ同様の結果が得られる。

【0100】

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、ＭＯＳＦＥＴに限らず、ドリフト層を並列ｐｎ層としたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等のＭＯＳ型半導体装置に本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

【産業上の利用可能性】

【0101】

以上のように、本発明にかかる炭化珪素半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用されるＳＪ構造のパワー半導体装置に有用であり、特に、多段エピタキシャル方式を用いて並列ｐｎ層を形成する際に並列ｐｎ層のｐ型領域をイオン注入により形成する場合に適している。

【符号の説明】

【0102】

１ ｎ⁺型ドレイン領域
２ ドリフト層
２ａ ｎ型バッファ領域
３ ｎ型電流拡散領域
４ ｐ型ベース領域
５ ｎ⁺型ソース領域
６ ｐ⁺⁺型コンタクト領域
７ ゲートトレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 炭化珪素半導体装置
１１，１２ ｐ⁺型領域
１３ 層間絶縁膜
１４ ソース電極
１５ ドレイン電極
２０ 並列ｐｎ層
２０ａ 並列ｐｎ層のｎ⁺型ソース領域側の端部
２０ｂ 並列ｐｎ層のｎ⁺型ドレイン領域側の端部
２０ｃ ｎ型バッファ領域と並列ｐｎ層のｎ型領域との境界
２１ 並列ｐｎ層のｎ型領域
２２ 並列ｐｎ層のｐ型領域
２３ 標準条件範囲
２３ａ 標準条件範囲のｎ⁺型ソース領域側の端部
２３ｂ 標準条件範囲のｎ⁺型ドレイン領域側の端部
２４ ｎ型バッファ領域と並列ｐｎ層のｐ型領域とが第１方向Ｘに隣接する部分
３０ 半導体基板
３１ ｎ⁺型出発基板
３２，３３，４１～４９ ｎ型エピタキシャル層
３４ ｐ型エピタキシャル層
Ｄ₊，Ｄ_-，Ｄ_buf 並列ｐｎ層の互いに隣接するｎ型領域とｐ型領域とのチャージバランスの勾配
ｈ１₊，ｈ１_-，ｈ２₊，ｈ２_- 深さ方向の距離
Ｌｓｊ 並列ｐｎ層の厚さ
Ｌｂｕｆ ｎ型バッファ領域の厚さ
Ｌ０ 標準条件範囲の幅
Ｌ₊ 所定範囲の厚さ
Ｌ_- ｎ型バッファ領域と並列ｐｎ層のｐ型領域とが第１方向Ｘに隣接する部分の厚さ
Ｗ_n 並列ｐｎ層のｎ型領域の幅
Ｗ_p 並列ｐｎ層のｐ型領域の幅
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行で第１方向と直交する方向（第２方向）
Ｚ 深さ方向
Ｚ０ 並列ｐｎ層の厚さの１／２の深さ位置
Ｚ１ 並列ｐｎ層のｎ⁺型ソース領域側の端部の深さ位置
Ｚ２ 並列ｐｎ層のｎ⁺型ドレイン領域側の端部の深さ位置
Ｚ３ 標準条件範囲のｎ⁺型ソース領域側の端部の深さ位置
Ｚ４ 標準条件範囲のｎ⁺型ドレイン領域側の端部の深さ位置
Ｚ５₊，Ｚ５_-，Ｚ６₊，Ｚ７₊，Ｚ７_- 所定の深さ位置
Ｚ６_- ｎ型バッファ領域と並列ｐｎ層のｎ型領域との境界の深さ位置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】