特開 2023-139378 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023139378

(43)【公開日】2023-10-04

(54)【発明の名称】炭化珪素半導体装置および炭化珪素半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230927BHJP

   H01L 29/06 20060101ALI20230927BHJP

   H01L 21/76 20060101ALI20230927BHJP

   H01L 29/12 20060101ALI20230927BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 653A

H01L29/78 652J

H01L29/78 652D

H01L29/78 652P

H01L29/78 652R

H01L29/06 301V

H01L29/06 301G

H01L29/06 301M

H01L29/78 652F

H01L29/78 652S

H01L29/78 652Q

H01L29/78 652T

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022044878

(22)【出願日】2022-03-22

(71)【出願人】

【識別番号】301021533

【氏名又は名称】国立研究開発法人産業技術総合研究所

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】馬場 正和

(72)【発明者】

【氏名】原田 信介

(57)【要約】

【課題】ｎリッチ側にチャージバランスがずれた際に、炭化珪素半導体装置の全体の耐圧低下を抑制することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供する。
【解決手段】活性領域に第１の第１導電型領域５２と第１の第２導電型領域５３とを交互に繰り返し配置した第１並列ｐｎ層５１と、終端領域に第２の第１導電型領域５５と第２の第２導電型領域５６とを交互に繰り返し配置した第２並列ｐｎ層５４と、終端領域に耐圧構造を構成する第２導電型の第１半導体領域３２と、活性領域に設けられた第２導電型の第２半導体領域１３を備え、第１の第１導電型領域５２および第２の第１導電型領域５５は、第１並列ｐｎ層５１上および第２並列ｐｎ層５４上に設けられた第２導電型の領域１３、３２の不純物濃度が低いほど、不純物濃度が低くなっている。
【選択図】図６

【特許請求の範囲】

【請求項1】

炭化珪素からなる半導体基板と、
活性領域において前記半導体基板の内部に設けられた、第１の第１導電型領域と第１の第２導電型領域とを前記半導体基板の第１主面に平行な第１方向に交互に繰り返し配置した第１並列ｐｎ層と、
前記活性領域の周囲を囲む終端領域において前記半導体基板の内部に設けられた、第２の第１導電型領域と第２の第２導電型領域とを前記第１方向に交互に繰り返し配置した第２並列ｐｎ層と、
前記活性領域において前記半導体基板の第１主面と前記第１並列ｐｎ層との間に設けられた所定の素子構造と、
前記半導体基板の第１主面に設けられ、前記素子構造に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
前記終端領域において前記半導体基板の第１主面と前記第２並列ｐｎ層との間に選択的に設けられ、前記活性領域の周囲を囲み、前記第１電極に電気的に接続されて耐圧構造を構成する第２導電型の第１半導体領域と、
前記活性領域において前記第１並列ｐｎ層上に設けられた、前記第１半導体領域より不純物濃度が高い第２導電型の第２半導体領域と、
を備え、
前記第１の第１導電型領域および前記第２の第１導電型領域は、前記第１並列ｐｎ層上および前記第２並列ｐｎ層上に設けられた第２導電型の領域の不純物濃度が低いほど、不純物濃度が低くなっていることを特徴とする炭化珪素半導体装置。

【請求項2】

前記第１の第２導電型領域と前記第２の第２導電型領域とは、同じ不純物濃度であり、
前記第１の第１導電型領域および前記第２の第１導電型領域の不純物濃度が低いほど、前記第１の第２導電型領域および前記第２の第２導電型領域の幅を狭くすることでチャージバランスを取っていることを特徴とする請求項１に記載の炭化珪素半導体装置。

【請求項3】

前記第１半導体領域は、前記活性領域側の第１の第１半導体領域と、前記第１の第１半導体領域より不純物濃度が低い第２の第１半導体領域とから構成され、
前記第１の第１導電型領域、前記第１の第１半導体領域と対向する位置に設けられた前記第２の第１導電型領域、前記第２の第１半導体領域と対向する位置に設けられた前記第２の第１導電型領域の順で不純物濃度が低くなっていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。

【請求項4】

前記第１の第２導電型領域と、当該第１の第２導電型領域と隣接する２つの前記第１の第１導電型領域の半分とから構成される領域、および、
前記第２の第２導電型領域と、当該第２の第２導電型領域と隣接する２つの前記第２の第１導電型領域の半分とから構成される領域で、チャージバランスが取られていることを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置。

【請求項5】

前記第１半導体領域内に、前記第１半導体領域の不純物濃度分布を外側へ向って減少させる空間変調領域を有していることを特徴とする請求項１～４のいずれか一つに記載の炭化珪素半導体装置。

【請求項6】

活性領域において炭化珪素からなる半導体基板の内部に、第１の第１導電型領域と第１の第２導電型領域とを前記半導体基板の第１主面に平行な第１方向に交互に繰り返し配置した第１並列ｐｎ層と、前記活性領域の周囲を囲む終端領域において前記半導体基板の内部に、第２の第１導電型領域と第２の第２導電型領域とを前記第１方向に交互に繰り返し配置した第２並列ｐｎ層と、を形成する第１工程と、
前記活性領域において前記半導体基板の第１主面と前記第１並列ｐｎ層との間に所定の素子構造を形成する第２工程と、
前記半導体基板の第１主面に、前記素子構造に電気的に接続された第１電極を形成する第３工程と、
前記半導体基板の第２主面に第２電極を形成する第４工程と、
前記終端領域において、前記半導体基板の第１主面と前記第２並列ｐｎ層との間に選択的に、前記活性領域の周囲を囲み、前記第１電極に電気的に接続されて耐圧構造を構成する第２導電型の第１半導体領域を形成する第５工程と、
前記活性領域において前記第１並列ｐｎ層上に、前記第１半導体領域より不純物濃度が高い第２導電型の第２半導体領域を形成する第６工程と、
を含み、
前記第１工程では、前記第１の第１導電型領域および前記第２の第１導電型領域を形成後、前記第１の第１導電型領域および前記第２の第１導電型領域に第１導電型となる不純物を選択的にイオン注入することで、前記第１の第１導電型領域および前記第２の第１導電型領域を、前記第１並列ｐｎ層および前記第２並列ｐｎ層上に設けられた第２導電型の領域の不純物濃度が低いほど、不純物濃度を低く形成することを特徴とする炭化珪素半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、ドリフト層を、ｎ型領域とｐ型領域とを基板主面に平行な方向に交互に繰り返し隣接して配置してなる並列ｐｎ層とした超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造の半導体装置が公知である。並列ｐｎ層を構成するｎ型領域およびｐ型領域は、半導体基板（半導体チップ）の主面に平行にストライプ状に延在する。並列ｐｎ層を構成するｎ型領域およびｐ型領域は、半導体基板の中央（チップ中央）の活性領域から半導体基板の端部（チップ端部）にわたって、半導体基板の略全体に略均一に設けられている。

【0003】

従来のＳＪ構造の炭化珪素半導体装置の構造について、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）を例に説明する。図１２は、従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１３、図１４は、それぞれ図１２の切断線ＡＡ－ＡＡ’および切断線ＢＢ－ＢＢ’における断面構造を示す断面図である。

【0004】

図１２～図１４に示す従来の炭化珪素半導体装置１５０は、炭化珪素からなる半導体基板（半導体チップ）１４０の活性領域１１０に一般的なトレンチゲート構造を備え、ドリフト層１０２を並列ｐｎ層１５１としたＳＪ構造の縦型ＭＯＳＦＥＴである。半導体基板１４０は、矩形状の平面形状を有する。活性領域１１０は、略矩形状の平面形状を有し、半導体基板１４０の中央（チップ中央）に設けられている。活性領域１１０の周囲は、中間領域１２０を介してエッジ終端領域１３０に囲まれている。

【0005】

中間領域１２０には、ゲートランナー等のゲート配線層（不図示）が配置される。エッジ終端領域１３０は、中間領域１２０と半導体基板１４０の端部（チップ端部）との間の領域である。エッジ終端領域１３０には、耐圧構造として、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造１３２と、ｎ⁺型チャネルストッパ領域１３４と、が配置されている。ＪＴＥ構造１３２は、中間領域１２０を介して活性領域１１０の周囲を囲む。

【0006】

ｎ⁺型チャネルストッパ領域１３４は、ＪＴＥ構造１３２よりも外側（チップ端部側）に、ＪＴＥ構造１３２と離れて配置され、半導体基板１４０の端部に達する。ｎ⁺型チャネルストッパ領域１３４は、半導体基板１４０の端部に沿って延在し、ＪＴＥ構造１３２の周囲を囲む。図１２には、ｎ⁺型チャネルストッパ領域１３４の内周を破線１３４ａで示す。ｎ⁺型チャネルストッパ領域１３４は破線１３４ａから外側の全域に設けられており、ｎ⁺型チャネルストッパ領域１３４の外周は半導体基板１４０の端部である。

【0007】

並列ｐｎ層１５１は、活性領域１１０からエッジ終端領域１３０にわたって半導体基板１４０の略全体に一様に設けられている。並列ｐｎ層１５１は、ｎ型領域１５２とｐ型領域１５３とを半導体基板１４０のおもて面に平行な第１方向Ｘに交互に繰り返し隣接して配置したＳＪ構造である。並列ｐｎ層１５１のｎ型領域１５２およびｐ型領域１５３は、半導体基板１４０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙにストライプ状に延在する。図１２には、ｐ型領域１５３をハッチングで示す。

【0008】

並列ｐｎ層１５１のｎ型領域１５２およびｐ型領域１５３は、ＪＴＥ構造１３２およびｎ⁺型チャネルストッパ領域１３４の直下（ｎ⁺型ドレイン領域１０１（図１３、図１４参照）側）においてエッジ終端領域１３０の略全域に配置される。並列ｐｎ層１５１は、ＪＴＥ構造１３２およびｎ⁺型チャネルストッパ領域１３４の全周で深さ方向ＺにＪＴＥ構造１３２およびｎ⁺型チャネルストッパ領域１３４に隣接し、ＪＴＥ構造１３２とｎ⁺型チャネルストッパ領域１３４との間で半導体基板１４０のおもて面に達する。

【0009】

従来の炭化珪素半導体装置１５０の断面構造について説明する。半導体基板１４０は、炭化珪素からなるｎ⁺型出発基板１４１にドリフト層１０２およびｐ型ベース領域１０４となる各エピタキシャル層１４２，１４３を順に積層させてなる。半導体基板１４０のｐ型エピタキシャル層１４３側の主面をおもて面とし、ｎ⁺型ドレイン領域１０１であるｎ⁺型出発基板１４１側の主面を裏面とする。エピタキシャル層１４２はドリフト層（ドリフト領域）１０２となる部分であり、並列ｐｎ層１５１を含む。

【0010】

ｐ型エピタキシャル層１４３の、エッジ終端領域１３０の部分はエッチングにより除去され、半導体基板１４０のおもて面に段差１３１が形成されている。半導体基板１４０のおもて面は、段差１３１を境にして、活性領域１１０側の部分（以下、第１面とする）１４０ａよりもエッジ終端領域１３０側の部分（以下、第２面とする）１４０ｂでｎ⁺型ドレイン領域１０１側に凹んでいる。符号１４０ｃは、半導体基板１４０のおもて面の第１面１４０ａと第２面１４０ｂとをつなぐ部分（以下、第３面とする）である。

【0011】

エッジ終端領域１３０において半導体基板１４０のおもて面の第２面１４０ｂに、ｎ^-型エピタキシャル層１４２が露出されている。半導体基板１４０のおもて面の第２面１４０ｂの表面領域においてｎ^-型エピタキシャル層１４２の内部に、ＪＴＥ構造１３２を構成する複数のｐ型領域と、ｎ⁺型チャネルストッパ領域１３４と、がそれぞれ選択的に設けられている。図１２、図１３には、活性領域１１０の周囲を囲む同心状に隣接して配置されてＪＴＥ構造１３２を構成する複数のｐ型領域を一つのｐ^-型領域１３３で示す。

【0012】

ＪＴＥ構造１３２のｐ^-型領域１３３は、活性領域１１０から段差１３１よりも外側まで延在するｐ⁺型外周領域１１３を介してソース電極（不図示）の電位に固定されている。ｐ⁺型外周領域１１３の段差１３１よりも外側の部分と、ＪＴＥ構造１３２のｐ^-型領域１３３と、ｎ⁺型チャネルストッパ領域１３４と、は半導体基板１４０のおもて面の第２面１４０ｂに露出されている。半導体基板１４０のおもて面の第２面１４０ｂに露出とは、当該第２面１４０ｂ上のフィールド絶縁膜１３５に接することである。

【0013】

並列ｐｎ層１５１のｎ型領域１５２およびｐ型領域１５３は、活性領域１１０からエッジ終端領域１３０にわたって半導体基板１４０の略全体に等間隔に配置されている。並列ｐｎ層１５１のｎ型領域１５２およびｐ型領域１５３は、中間領域１２０においてｐ⁺型外周領域１１３の直下に配置され、エッジ終端領域１３０においてｐ^-型領域１３３およびｎ⁺型チャネルストッパ領域１３４の直下に配置されて、深さ方向Ｚにｐ⁺型外周領域１１３、ｐ^-型領域１３３およびｎ⁺型チャネルストッパ領域１３４に接する。

【0014】

並列ｐｎ層１５１のｎ型領域１５２およびｐ型領域１５３は、ＪＴＥ構造１３２のｐ^-型領域１３３とｎ⁺型チャネルストッパ領域１３４との間で半導体基板１４０のおもて面の第２面１４０ｂに露出されている。並列ｐｎ層１５１の隣接するｎ型領域１５２とｐ型領域１５３とでチャージバランスがとれるように、並列ｐｎ層１５１のｎ型領域１５２およびｐ型領域１５３それぞれのキャリア濃度（不純物濃度）および幅（第１方向Ｘの幅）Ｗｎ，Ｗｐが設定される。

【0015】

チャージバランスがとれているとは、ｎ型領域１５２のキャリア濃度と幅Ｗｎとの積で表されるチャージ量と、ｐ型領域１５３のキャリア濃度と幅Ｗｐとの積で表されるチャージ量と、がプロセスのばらつきによる許容誤差を含む範囲で略同じであることを意味する。符号１０２ａは、並列ｐｎ層１５１とｎ⁺型ドレイン領域１０１との間のＳＪ構造でない通常のｎ型ドリフト領域である。符号１１４，１１６，１３６は、それぞれ層間絶縁膜、ドレイン電極およびパッシベーション膜である。

【0016】

従来のＳＪ構造の炭化珪素半導体装置として、活性領域におけるｎ型カラム領域の幅とｐ型カラム領域の幅を、エッジ終端領域におけるｎ型カラム領域の幅とｐ型カラム領域の幅より広くし、エッジ終端領域における第２並列ｐｎ構造の不純物濃度を、活性領域における第１並列ｐｎ領域の不純物濃度よりも低くさせることで、エッジ終端領域の耐圧を活性領域の耐圧よりも高くすることができる炭化珪素半導体装置が知られている（例えば、下記特許文献１参照。）。

【0017】

また、従来のＳＪ構造の炭化珪素半導体装置として、活性領域での並列ｐｎ領域を構成するｐ型カラム領域の幅およびｎ型カラム領域の幅を終端領域より広くする炭化珪素半導体装置が知られている（例えば、下記特許文献２、３参照。）。

【先行技術文献】

【特許文献】

【0018】

【特許文献1】特開２０２０－１７４１７０号公報

【特許文献2】特開２０１９－１０２７６１号公報

【特許文献3】特開２０１９－０２１７８８号公報

【発明の概要】

【発明が解決しようとする課題】

【0019】

ここで、従来の並列ｐｎ層１５１では、ドリフト層１０２のｎ型領域１５２は、チップ全域（活性領域１１０、中間領域１２０およびエッジ終端領域１３０）で同じ高不純物濃度となっている。このため、ｎ型領域１５２のキャリア濃度と幅Ｗｎとの積で表されるチャージ量が、ｐ型領域１５３のキャリア濃度と幅Ｗｐとの積で表されるチャージ量より大きくなる状態（以下、ｎリッチと称する。）にチャージバランス（ＣＢ：Ｃｈａｒｇｅ Ｂａｌａｎｃｅ）がずれた際に、並列ｐｎ層１５１（ＳＪ領域）が空乏化した後に余剰キャリアによる電荷が残留する。

【0020】

エッジ終端領域１３０のＪＴＥ構造１３２の不純物濃度は外側ほど濃度が低く設計されており、ｎリッチの条件では、ＳＪ領域が空乏化した後の残留電荷量が高く、外側ほど想定よりも早くＪＴＥ構造１３２内の空乏化が進む。このため、所望の耐圧が得られる前にＪＴＥ構造１３２が空乏化してしまい耐圧が低下するという課題がある。

【0021】

この発明は、上述した従来技術による問題点を解消するため、ｎリッチ側にチャージバランスがずれた際に、炭化珪素半導体装置の全体の耐圧低下を抑制することができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0022】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。活性領域において、炭化珪素からなる半導体基板の内部に、第１の第１導電型領域と第１の第２導電型領域とを前記半導体基板の第１主面に平行な第１方向に交互に繰り返し配置した第１並列ｐｎ層が設けられる。前記活性領域の周囲を囲む終端領域において前記半導体基板の内部に、第２の第１導電型領域と第２の第２導電型領域とを前記第１方向に交互に繰り返し配置した第２並列ｐｎ層が設けられる。前記活性領域において前記半導体基板の第１主面と前記第１並列ｐｎ層との間に所定の素子構造が設けられる。前記半導体基板の第１主面に、前記素子構造に電気的に接続された第１電極が設けられる。前記半導体基板の第２主面に第２電極が設けられる。前記終端領域において前記半導体基板の第１主面と前記第２並列ｐｎ層との間に選択的に、前記活性領域の周囲を囲み、前記第１電極に電気的に接続されて耐圧構造を構成する第２導電型の第１半導体領域が設けられる。前記活性領域において前記第１並列ｐｎ層上に、前記第１半導体領域より不純物濃度が高い第２導電型の第２半導体領域が設けられる。前記第１の第１導電型領域および前記第２の第１導電型領域は、前記第１並列ｐｎ層上および前記第２並列ｐｎ層上に設けられた第２導電型の領域の不純物濃度が低いほど、不純物濃度が低くなっている。

【0023】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１の第２導電型領域と前記第２の第２導電型領域とは、同じ不純物濃度であり、前記第１の第１導電型領域および前記第２の第１導電型領域の不純物濃度が低いほど、前記第１の第２導電型領域および前記第２の第２導電型領域の幅を狭くすることでチャージバランスを取っていることを特徴とする。

【0024】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体領域は、前記活性領域側の第１の第１半導体領域と、前記第１の第１半導体領域より不純物濃度が低い第２の第１半導体領域とから構成され、前記第１の第１導電型領域、前記第１の第１半導体領域と対向する位置に設けられた前記第２の第１導電型領域、前記第２の第１半導体領域と対向する位置に設けられた前記第２の第１導電型領域の順で不純物濃度が低くなっていることを特徴とする。

【0025】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１の第２導電型領域と、当該第１の第２導電型領域と隣接する２つの前記第１の第１導電型領域の半分とから構成される領域、および、前記第２の第２導電型領域と、当該第２の第２導電型領域と隣接する２つの前記第２の第１導電型領域の半分とから構成される領域で、チャージバランスが取られていることを特徴とする。

【0026】

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１半導体領域内に、前記第１半導体領域の不純物濃度分布を外側へ向って減少させる空間変調領域を有していることを特徴とする。

【0027】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、活性領域において炭化珪素からなる半導体基板の内部に、第１の第１導電型領域と第１の第２導電型領域とを前記半導体基板の第１主面に平行な第１方向に交互に繰り返し配置した第１並列ｐｎ層と、前記活性領域の周囲を囲む終端領域において前記半導体基板の内部に、第２の第１導電型領域と第２の第２導電型領域とを前記第１方向に交互に繰り返し配置した第２並列ｐｎ層と、を形成する第１工程を行う。次に、前記活性領域において前記半導体基板の第１主面と前記第１並列ｐｎ層との間に所定の素子構造を形成する第２工程を行う。次に、前記半導体基板の第１主面に、前記素子構造に電気的に接続された第１電極を形成する第３工程を行う。次に、前記半導体基板の第２主面に第２電極を形成する第４工程を行う。次に、前記終端領域において、前記半導体基板の第１主面と前記第２並列ｐｎ層との間に選択的に、前記活性領域の周囲を囲み、前記第１電極に電気的に接続されて耐圧構造を構成する第２導電型の第１半導体領域を形成する第５工程を行う。次に、前記活性領域において前記第１並列ｐｎ層上に、前記第１半導体領域より不純物濃度が高い第２導電型の第２半導体領域を形成する第６工程を行う。前記第１工程では、前記第１の第１導電型領域および前記第２の第１導電型領域を形成後、前記第１の第１導電型領域および前記第２の第１導電型領域に第１導電型となる不純物を選択的にイオン注入することで、前記第１の第１導電型領域および前記第２の第１導電型領域を、前記第１並列ｐｎ層および前記第２並列ｐｎ層上に設けられた第２導電型の領域の不純物濃度が低いほど、不純物濃度を低く形成する。

【0028】

上述した発明によれば、活性領域から外側に行くほどｎ型領域（第１の第１導電型領域、第２の第１導電型領域）のキャリア濃度を低くしているため、表面のｐ型領域（第２導電型の第１半導体領域、第２導電型の第２半導体領域）の濃度が薄い領域ほどｎ型領域のキャリア濃度が薄くなっている。これにより、チャージバランスがｎリッチになった際、表面のｐ型領域の濃度が低い領域ほどドリフト層内の残留電荷量が少なくなり、所望の耐圧が得られるようにＪＴＥ領域（第２導電型の第１半導体領域）の空乏化が進む。このため、ｎリッチにチャージバランスがずれた際の耐圧低下を抑制することができる。

【発明の効果】

【0029】

本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、ｎリッチ側にチャージバランスがずれた際に、炭化珪素半導体装置の全体の耐圧低下を抑制することができるという効果を奏する。

【図面の簡単な説明】

【0030】

【図1】実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図2】図１の活性領域の断面構造を示す断面図である。

【図3】図１の切断線Ａ１－Ａ２における断面構造を示す断面図である。

【図4】図１の切断線Ａ２－Ａ３における断面構造を示す断面図である。

【図5】実施の形態１にかかる炭化珪素半導体装置のｎ型領域のキャリア濃度分布を示す平面図である。

【図6】実施の形態１にかかる炭化珪素半導体装置のｎ型領域のキャリア濃度とＪＴＥ構造の関係を示す断面図である。

【図7】実施の形態１にかかる炭化珪素半導体装置のｎ型領域のキャリア濃度、ｐ型領域の幅およびＪＴＥ構造のキャリア濃度の関係を示す平面図である。

【図8】実施の形態１にかかる炭化珪素半導体装置のＪＴＥ構造の製造途中の状態を示す断面図である（その１）。

【図9】実施の形態１にかかる炭化珪素半導体装置のＪＴＥ構造の製造途中の状態を示す断面図である（その２）。

【図10】実施の形態１にかかる炭化珪素半導体装置のＪＴＥ構造の製造途中の状態を示す断面図である（その３）。

【図11】実施の形態２にかかる炭化珪素半導体装置のＪＴＥ構造の詳細を示す断面図である。

【図12】従来の炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図13】図１２の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である。

【図14】図１２の切断線ＢＢ－ＢＢ’における断面構造を示す断面図である。

【発明を実施するための形態】

【0031】

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0032】

（実施の形態１）
実施の形態１にかかる炭化珪素半導体装置の構造についてＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１には、例えば３ｍｍ²角の半導体基板４０のレイアウトを示す。図１では、第１，２並列ｐｎ層５１，５４のｎ型領域（第１，２の第１導電型領域）５２，５５およびｐ型領域（第１，２の第２導電型領域）５３，５６の個数が簡略化され、図２～図４と異なる。

【0033】

図２は、図１の活性領域の断面構造を示す断面図である。図２には、活性領域１０に配置される同一構造の複数の単位セル（素子の構成単位）のうちの１つの単位セルを示す。図３，図４は、それぞれ図１の切断線Ａ１－Ａ２および切断線Ａ２－Ａ３における断面構造を示す断面図である。図３には、中間領域２０との境界付近から、中間領域２０とエッジ終端領域３０との境界付近までを示す。図４には、中間領域２０とエッジ終端領域３０との境界付近から半導体基板４０の端部（チップ端部）までを示す。

【0034】

図１～図４に示す実施の形態１にかかる炭化珪素半導体装置５０は、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）４０に活性領域１０、中間領域２０およびエッジ終端領域３０を備え、活性領域１０からエッジ終端領域３０にわたってドリフト層（ドリフト領域）２を並列ｐｎ層（第１，２並列ｐｎ層５１，５４）としたＳＪ構造のトレンチゲート構造（素子構造）の縦型ＭＯＳＦＥＴである。活性領域１０は、ＭＯＳＦＥＴがオン状態のときに主電流が流れる領域であり、半導体基板４０の中央（チップ中央）に配置されている。

【0035】

中間領域２０は、活性領域１０に隣接して、活性領域１０の周囲を囲む。エッジ終端領域３０は、中間領域２０と半導体基板４０の端部との間の領域であり、中間領域２０を介して活性領域１０の周囲を囲む。活性領域１０および中間領域２０は、ドリフト層２を第１並列ｐｎ層５１としたＳＪ構造である。エッジ終端領域３０は、ドリフト層２を第２並列ｐｎ層５４としたＳＪ構造である。

【0036】

活性領域１０と中間領域２０との境界は、後述する少数キャリア（正孔）引き抜きのためのｐ⁺⁺型外周コンタクト領域２１（図３参照）の内側端部（内周）である。中間領域２０とエッジ終端領域３０との境界は、後述するＪＴＥ構造３２の内側端部（内周）である。ＪＴＥ構造３２の内側端部とは、ＪＴＥ構造３２を構成する複数のｐ型領域（図４では、ｐ^-型領域３２ａとその外側のｐ^--型領域３２ｂ）のうちの最も内側のｐ型領域（図４ではｐ^-型領域３２ａ）の内側端部であり、中間領域２０の後述するｐ⁺型外周領域１３（図４参照、第２導電型の第２半導体領域）との接合部（界面）である。

【0037】

エッジ終端領域３０は、活性領域１０および中間領域２０におけるドリフト層２の、半導体基板４０のおもて面（第１主面）側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、リーク電流が過度に増大せず、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域３０には、耐圧構造として、ｐ^-型領域（第１の第１半導体領域）３２ａとその外側のｐ^--型領域（第２の第１半導体領域）３２ｂから構成される接合終端拡張（ＪＴＥ）構造３２（第２導電型の第１半導体領域）と、ｎ⁺型チャネルストッパ領域３４と、が配置されている。ＪＴＥ構造３２は、中間領域２０を介して活性領域１０の周囲を囲む。

【0038】

ＪＴＥ構造３２は、複数のｐ型領域を、活性領域１０から離れるにしたがって不純物濃度の低いｐ型領域が配置されるように、中間領域２０を介して活性領域１０の周囲を囲む同心状に隣接して配置した構造である。ＪＴＥ構造３２により、中間領域２０よりも外側の電界集中が緩和され、所定電圧（エッジ終端領域３０の耐圧）未満の電圧印加による素子破壊を防止することができる。

【0039】

ｎ⁺型チャネルストッパ領域３４は、ＪＴＥ構造３２よりも外側に、ＪＴＥ構造３２と離れて配置され、例えば半導体基板４０の端部の４辺（直線部）で半導体基板４０の端部に達する。ｎ⁺型チャネルストッパ領域３４は、半導体基板４０の端部に沿って延在して、ＪＴＥ構造３２の周囲を囲む。図１には、ｎ⁺型チャネルストッパ領域３４の内周を破線３４ａで示す。ｎ⁺型チャネルストッパ領域３４は破線３４ａから外側の全域に設けられており、ｎ⁺型チャネルストッパ領域３４の外周は略矩形状の平面形状の半導体基板４０の端部である。

【0040】

第１並列ｐｎ層５１は、ｎ型領域５２とｐ型領域５３とを半導体基板４０のおもて面に平行な第１方向Ｘに交互に繰り返し隣接して配置したＳＪ構造である。第１並列ｐｎ層５１のｎ型領域５２およびｐ型領域５３は、半導体基板４０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙにストライプ状に中間領域２０の端部付近まで延在している。

【0041】

また、第１並列ｐｎ層５１は、第１方向Ｘに活性領域１０および中間領域２０に配置されている。したがって、第１並列ｐｎ層５１と第２並列ｐｎ層５４との境界は中間領域２０端部に位置する。第１並列ｐｎ層５１は、活性領域１０および中間領域２０を通るｎ型領域５２およびｐ型領域５３を有する。

【0042】

第１並列ｐｎ層５１のｎ型領域５２およびｐ型領域５３は、深さ方向Ｚに、中間領域２０のｐ⁺型外周領域１３に接する。第１並列ｐｎ層５１のｐ型領域５３は、ｐ⁺型外周領域１３を介してソース電極１５（図２，図３参照）の電位に固定されている。

【0043】

第２並列ｐｎ層５４は、ｎ型領域５５とｐ型領域５６とを半導体基板４０のおもて面に平行な第１方向Ｘに交互に繰り返し隣接して配置したＳＪ構造である。第２並列ｐｎ層５４のｎ型領域５５およびｐ型領域５６は、第１並列ｐｎ層５１のｎ型領域５２およびｐ型領域５３に平行して第２方向Ｙにストライプ状に延在する。第２並列ｐｎ層５４は、第２方向Ｙに活性領域１０および中間領域２０の第１並列ｐｎ層５１の両側にそれぞれ接続して、エッジ終端領域３０にのみ配置されている。第２並列ｐｎ層５４は、第１方向Ｘに第１並列ｐｎ層５１の両側にそれぞれ隣接して、エッジ終端領域３０にのみ配置されている。第２並列ｐｎ層５４は、第１並列ｐｎ層５１の第１方向Ｘに最も外側のｐ型領域５３に第１方向Ｘに外側にｎ型領域５５が隣接するように配置される。また、第２並列ｐｎ層５４は、第１方向ＸにＪＴＥ構造３２の外側端部（外周）よりも外側に少なくとも１つのｐ型領域５６が配置されるように、第１方向ＸにＪＴＥ構造３２の外側端部よりも外側まで配置されている。

【0044】

第２並列ｐｎ層５４のｐ型領域５６を第１方向ＸにＪＴＥ構造３２の外側端部よりも外側まで配置することで、ＭＯＳＦＥＴのオフ時にＪＴＥ構造３２の外側端部への電界集中を抑制することができる。ＪＴＥ構造３２の外側端部とは、ＪＴＥ構造３２を構成する複数のｐ型領域のうちの最も内側のｐ型領域の外側端部である。また、第２並列ｐｎ層５４は、第１方向ＸにＪＴＥ構造３２の外側端部から例えば１０μｍ以下程度の範囲まで配置されてもよい。

【0045】

第２並列ｐｎ層５４を配置する範囲を第１方向ＸにＪＴＥ構造３２の外側端部から上記範囲内として、エッジ終端領域３０に配置されるフローティングのｐ型領域５６の個数を少なくする。これによって、ＭＯＳＦＥＴのスイッチング等によりエッジ終端領域３０に蓄積されて外部へ吐き出されずに残る少数キャリア（正孔）の蓄積電荷量を低減させることができる。このため、第１方向ＸにＪＴＥ構造３２の外側端部よりも外側に配置されるｐ型領域５６の個数は少ないことが好ましい。

【0046】

第２並列ｐｎ層５４は、第１方向ＸにＪＴＥ構造３２の外側端部から上記範囲内であれば、第１方向Ｘにｎ⁺型チャネルストッパ領域３４の直下（ｎ⁺型ドレイン領域１側）まで配置されてもよい。第１方向Ｘに第２並列ｐｎ層５４と半導体基板４０の端部との間に後述する通常のｎ^-型ドリフト領域２ｂ（図４参照）が配置されてもよい。この通常のｎ^-型ドリフト領域２ｂを設けないか、またはこの通常のｎ^-型ドリフト領域２ｂの幅を狭くするほど、半導体基板４０を小型化することができる。

【0047】

第２並列ｐｎ層５４のｎ型領域５５およびｐ型領域５６は、深さ方向Ｚに、ＪＴＥ構造３２に接する。第２並列ｐｎ層５４のｐ型領域５６は、ＪＴＥ構造３２と接するｐ⁺型外周領域１３を介してソース電極１５（図２，図３参照）の電位に固定されている。

【0048】

図５は、実施の形態１にかかる炭化珪素半導体装置のｎ型領域のキャリア濃度分布を示す平面図である。実施の形態１では、活性領域１０と中間領域２０、ＪＴＥ構造３２の領域（ｐ^-型領域３２ａとｐ^--型領域３２ｂ）ごとにｎ型領域５２、５５のキャリア濃度を個別に設定し、活性領域１０から外側に行くほどｎ型領域５２、５５のキャリア濃度を低くしている。

【0049】

具体的には、活性領域１０と中間領域２０のｎ型領域５２のキャリア濃度をｎ₁として、ＪＴＥ構造３２のｐ^-型領域３２ａの下部（ｐ^-型領域３２ａよりドレイン電極１６側の領域）のｎ型領域５５のキャリア濃度をｎ₂として、ＪＴＥ構造３２のｐ^--型領域３２ｂの下部のｎ型領域５５のキャリア濃度をｎ₃とすると、ｎ₁≧ｎ₂≧ｎ₃が成り立つ。

【0050】

図６は、実施の形態１にかかる炭化珪素半導体装置のｎ型領域のキャリア濃度とＪＴＥ構造の関係を示す断面図である。図７は、実施の形態１にかかる炭化珪素半導体装置のｎ型領域のキャリア濃度、ｐ型領域の幅およびＪＴＥ構造のキャリア濃度の関係を示す平面図である。図６は、図１の切断線Ａ２－Ａ３における断面構造を示す断面図である。図６、図７に示すように、ｎ型領域５２、５５は、第１並列ｐｎ層５１、第２並列ｐｎ層５４上に設けられたｐ型領域（ｐ⁺型外周領域１３、ｐ^-型領域３２ａ、ｐ^--型領域３２ｂ）のキャリア濃度が低いほど、キャリアが低くなっている。また、ｎ型領域５２、５５のキャリア濃度の切り替わりは表面のｐ型領域のキャリア濃度が変わる位置と重なっている。

【0051】

一方、ｐ型領域５３、５６のキャリア濃度は、活性領域１０、ＪＴＥ構造３２の全領域で同一となっており、ｐ型領域５３、５６の幅を、外側になるほどｐ型領域５３、５６の幅を狭く伸縮することでチャージバランス（ＣＢ）が全領域でとれている。チャージバランスがとれているとは、並列ｐｎ層のｎ型領域のキャリア濃度（不純物濃度）と幅との積で表されるチャージ量と、ｐ型領域のキャリア濃度と幅との積で表されるチャージ量と、がプロセスのばらつきによる許容誤差を含む範囲で略同じであることを意味する。

【0052】

具体的には、活性領域１０と中間領域２０のｐ型領域５３の幅をＷ_p1として、ＪＴＥ構造３２のｐ^-型領域３２ａの下部のｐ型領域５６の幅をＷ_p2として、ＪＴＥ構造３２のｐ^--型領域３２ｂの下部のｐ型領域５６の幅をＷ_p3とすると、Ｗ_p1≧Ｗ_p2≧Ｗ_p3が成り立つ。

【0053】

また、各領域でセルピッチＷ_cは同じであり、Ｗ_n1＋Ｗ_p1＝Ｗ_n2＋Ｗ_p2＝Ｗ_n3＋Ｗ_p3＝Ｗ_cが成り立つ。ここで、Ｗ_n1は、活性領域１０と中間領域２０のｎ型領域５２の幅であり、Ｗ_n2は、ＪＴＥ構造３２のｐ^-型領域３２ａの下部のｎ型領域５５の幅であり、Ｗ_n3は、ＪＴＥ構造３２のｐ^--型領域３２ｂの下部のｐ型領域５５の幅である。セルピッチＷ_cとは、１つのｐ型領域５３、５６と当該ｐ型領域５３、５６に隣接する２つのｎ型領域５２、５５の半分とから構成される領域の幅である。各セルピッチＷ_cに対して、いずれの領域でもｐ型領域５３、５６のキャリア濃度ｐ、ｎ型領域５２、５５のキャリア濃度、ｐ型領域５３、５６の幅から算出されるチャージバランスは、ジャストバランス（０）相当になるようにｐ型領域５３、５６の幅は設計されている。

【数1】

【0054】

つまり、上記式が成り立つ。

【0055】

ここで、表面のｐ型領域（ｐ⁺型外周領域１３、ｐ^-型領域３２ａ、ｐ^--型領域３２ｂ）のキャリア濃度が変化する境界（ａ）、（ｂ）と、境界（ａ）、（ｂ）に最も近いｐ型領域５３、５６との距離は、それぞれの領域（活性領域１０と中間領域２０、ＪＴＥ構造３２のｐ^-型領域３２ａ、ＪＴＥ構造３２のｐ^--型領域３２ｂ）におけるｎ型領域５２、５５の幅の１／２となっている。このようにすることで、各セルピッチＷ_cに対して、チャージバランスを、ジャストバランス（０）相当にすることができる。これにより、局所的にチャージバランスがずれることを防ぎ、空乏層を均一に広げることができる。

【0056】

このように、実施の形態１では、表面のｐ型領域の濃度が薄い領域ほどｎ型領域５２、５５のキャリア濃度が薄くなっている。これにより、チャージバランスがｎリッチになった際、表面のｐ型領域の濃度が低い領域ほどドリフト層２内の残留電荷量が少なくなり、所望の耐圧が得られるようにＪＴＥ領域３２の空乏化が進む。このため、ｎリッチにチャージバランスがずれた際の耐圧低下を抑制することができる。

【0057】

実施の形態１にかかる炭化珪素半導体装置５０の断面構造について説明する。図２に示すように、活性領域１０において半導体基板４０のおもて面側に一般的なトレンチゲート構造が設けられている。トレンチゲート構造は、ｐ型ベース領域４、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６、ゲートトレンチ７、ゲート絶縁膜８およびゲート電極９で構成される。半導体基板４０は、炭化珪素からなるｎ⁺型出発基板４１のおもて面上にドリフト層２およびｐ型ベース領域４となる各エピタキシャル層４２，４３を順に堆積してなる。

【0058】

半導体基板４０のｐ型エピタキシャル層４３側の主面をおもて面として、ｎ⁺型出発基板４１側の主面を裏面（第２主面）とする。ｎ⁺型出発基板４１は、ｎ⁺型ドレイン領域１である。ｐ型エピタキシャル層４３の、エッジ終端領域３０の部分はエッチングにより除去され、半導体基板４０のおもて面に段差３１が形成されている。半導体基板４０のおもて面は、段差３１を境にして、活性領域１０側の部分（第１面）４０ａよりもエッジ終端領域３０側の部分（第２面）４０ｂでｎ⁺型ドレイン領域１側に凹んでいる。

【0059】

半導体基板４０のおもて面の第２面４０ｂは、ｐ型エピタキシャル層４３が除去されることで露出されたｎ^-型エピタキシャル層４２の露出面である。半導体基板４０のおもて面の第１面４０ａと第２面４０ｂとをつなぐ部分（第３面：段差３１のメサエッジ）４０ｃで、活性領域１０および中間領域２０とエッジ終端領域３０と素子分離される。ゲートトレンチ７は、深さ方向Ｚに半導体基板４０のおもて面の第１面４０ａからｐ型エピタキシャル層４３を貫通してｎ^-型エピタキシャル層４２内に達する。

【0060】

ゲートトレンチ７は、例えば、半導体基板４０のおもて面に平行な方向に（ここでは第２方向Ｙに）ストライプ状に延在する。ゲートトレンチ７の内部に、ゲート絶縁膜８を介してゲート電極９が設けられている。ｐ型ベース領域４、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、互いに隣り合うゲートトレンチ７間にそれぞれ選択的に設けられている。ｐ型ベース領域４は、ｐ型エピタキシャル層４３の、ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６を除く部分である。

【0061】

ｐ型ベース領域４は、活性領域１０から外側（チップ端部側）へ延在して、半導体基板４０のおもて面の第３面４０ｃに達する。ｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６は、半導体基板４０のおもて面の第１面４０ａとｐ型ベース領域４との間に、ｐ型ベース領域４に接してそれぞれ選択的に設けられ、かつ半導体基板４０のおもて面の第１面４０ａに露出されている。半導体基板４０のおもて面の第１面４０ａに露出とは、層間絶縁膜１４のコンタクトホールにおいてソース電極１５に接することである。

【0062】

ｐ⁺⁺型コンタクト領域６は、ｎ⁺型ソース領域５よりもゲートトレンチ７から離れて配置されている。ｎ^-型エピタキシャル層４２の、後述するｎ型電流拡散領域３、ｐ⁺型領域１１，１２、ｐ⁺型外周領域１３、ｐ^-型領域３２ａ、ｐ^--型領域３２ｂおよびｎ⁺型チャネルストッパ領域３４を除く部分がＭＯＳＦＥＴのドリフト領域として機能するドリフト層２であり、第１，２並列ｐｎ層５１，５４を含む。ドリフト層２の、第１，２並列ｐｎ層５１，５４とｎ⁺型出発基板４１との間の部分がＳＪ構造でない通常のｎ型ドリフト領域２ａであってもよい。

【0063】

第１，２並列ｐｎ層５１，５４は、ｎ^-型エピタキシャル層４２の内部の上述した所定位置に設けられている。第１，２並列ｐｎ層５１，５４は、例えば、ドリフト層２となるｎ^-型エピタキシャル層４２を複数回に分けて多段にエピタキシャル成長させるごとに当該ｎ^-型エピタキシャル層４２に深さ方向Ｚに同導電型領域同士が隣接するようにイオン注入によりｎ型領域５２，５５およびｐ型領域５３，５６となる各領域をそれぞれ選択的に形成する多段エピタキシャル方式を用いて形成される。

【0064】

また、第１，２並列ｐｎ層５１，５４は、例えば、ｎ型エピタキシャル層にトレンチ（以下、ＳＪトレンチとする）を形成してｎ型領域５２，５５となる部分を残し、ＳＪトレンチをｐ型領域５３，５６となるｐ型エピタキシャル層で埋め込むトレンチ埋め込みエピタキシャル方式を用いて形成されてもよい。

【0065】

活性領域１０においてｐ型ベース領域４と第１並列ｐｎ層５１（ドリフト層２）との間に、ｎ型電流拡散領域３およびｐ⁺型領域１１，１２がそれぞれ選択的に設けられている。ｎ型電流拡散領域３およびｐ⁺型領域１１，１２は、例えば、ｎ^-型エピタキシャル層４２の内部にイオン注入により形成された拡散領域である。ｎ型電流拡散領域３およびｐ⁺型領域１１，１２は、ゲートトレンチ７の底面よりもｎ⁺型ドレイン領域１側に深い位置に配置され、ゲートトレンチ７に平行して第２方向Ｙに直線状に延在している。

【0066】

ｎ型電流拡散領域３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域３は、互いに隣り合うゲートトレンチ７間において、ｐ⁺型領域１１，１２、ｐ型ベース領域４および第１並列ｐｎ層５１のｎ型領域５２に接し、ゲートトレンチ７の底面よりもｎ⁺型ドレイン領域１側に深い位置に達する。ｎ型電流拡散領域３に代えて、ｎ^-型エピタキシャル層４２のイオン注入されない部分が配置されてもよい。

【0067】

ｐ⁺型領域１１，１２は、ゲートトレンチ７の底面にかかる電界を緩和する機能を有する。ｐ⁺型領域１１，１２は、深さ方向Ｚにそれぞれ第１並列ｐｎ層５１の異なるｐ型領域５３に接する。ｐ⁺型領域１１は、ｐ型ベース領域４と離れて配置され、深さ方向Ｚにゲートトレンチ７の底面に対向する。ｐ⁺型領域１２は、互いに隣り合うゲートトレンチ７間において、ｐ型ベース領域４に接して、かつｐ⁺型領域１１およびゲートトレンチ７と離れて設けられている。

【0068】

層間絶縁膜１４は、活性領域１０のコンタクト部および後述する中間領域２０の外周コンタクト部を除いて、半導体基板４０のおもて面の全面を覆う。活性領域１０のコンタクト部は、ソース電極１５とｎ⁺型ソース領域５およびｐ⁺⁺型コンタクト領域６とのオーミックコンタクト部である。中間領域２０の外周コンタクト部は、ソース電極１５と後述するｐ⁺⁺型外周コンタクト領域２１（ｐ⁺⁺型外周コンタクト領域２１を設けない場合はｐ型ベース領域４）とのオーミックコンタクト部である。

【0069】

中間領域２０において半導体基板４０のおもて面側には、活性領域１０から、ｐ型ベース領域４と、第１方向Ｘに最も外側のゲートトレンチ７の底面に対向するｐ⁺型領域１１（以下、ｐ⁺型外周領域１３とする）と、が延在している。中間領域２０のｐ型ベース領域４は、活性領域１０の周囲を囲む。中間領域２０において、半導体基板４０のおもて面の第１面４０ａとｐ型ベース領域４との間に、ｐ⁺⁺型コンタクト領域（以下、ｐ⁺⁺型外周コンタクト領域）２１が選択的に設けられている。

【0070】

ｐ⁺⁺型外周コンタクト領域２１は、ＭＯＳＦＥＴのスイッチング等によりエッジ終端領域３０に蓄積された少数キャリア（正孔）を、ＭＯＳＦＥＴのオフ時にｐ⁺型外周領域１３およびｐ型ベース領域４を介してソース電極１５へ引き抜くためのソース電極１５との外周コンタクト部である。ｐ⁺⁺型外周コンタクト領域２１は、活性領域１０の周囲を囲む。ｐ⁺⁺型外周コンタクト領域２１は、ソース電極１５の中間領域に延在する部分にオーミック接触している。

【0071】

ｐ⁺型外周領域１３は、活性領域１０と中間領域２０との境界に沿って延在して、活性領域１０の周囲を囲む。ｐ⁺型外周領域１３には、活性領域１０のすべてのｐ⁺型領域１１，１２の端部が連結されている。また、ｐ⁺型外周領域１３は、半導体基板４０のおもて面の段差３１よりも外側へ延在して、半導体基板のおもて面の第２面４０ｂに露出されている。半導体基板４０のおもて面の第２面４０ｂに露出とは、当該第２面４０ｂ上の後述するフィールド酸化膜３５に接することである。

【0072】

中間領域２０およびエッジ終端領域３０において半導体基板４０のおもて面の上には、ｐ⁺⁺型外周コンタクト領域２１よりも外側の全面に、フィールド酸化膜３５および層間絶縁膜１４を順に積層した絶縁層が設けられている。中間領域２０においてフィールド酸化膜３５上には、ｐ⁺⁺型外周コンタクト領域２１よりも外側に、ゲート電極９とゲートパッド（不図示）とを電気的に接続するゲートランナーとなるポリシリコン（ｐｏｌｙ－Ｓｉ）層２２および金属配線層２３が順に積層されている。

【0073】

半導体基板４０のおもて面の第２面４０ｂの表面領域においてｎ^-型エピタキシャル層４２の内部に、ＪＴＥ構造３２を構成する複数のｐ型領域が選択的に設けられ、その外側にＪＴＥ構造３２と離れてｎ⁺型チャネルストッパ領域３４が選択的に設けられている。ＪＴＥ構造３２を構成する複数のｐ型領域のうちの最も内側のｐ型領域は、半導体基板４０のおもて面に平行な方向にｐ⁺型外周領域１３に接する。ＪＴＥ構造３２を構成する複数のｐ型領域は、ｐ⁺型外周領域１３を介してソース電極１５の電位に固定されている。

【0074】

ＪＴＥ構造３２とｎ⁺型チャネルストッパ領域３４との間はＳＪ構造でない通常のｎ^-型ドリフト領域２ｂである。ＪＴＥ構造３２を構成する複数のｐ型領域（ｐ^-型領域３２ａ、ｐ^--型領域３２ｂ）とｎ⁺型チャネルストッパ領域３４とはｎ^-型エピタキシャル層４２へのイオン注入により形成された拡散領域であり、半導体基板４０のおもて面の第２面４０ｂに露出されている。通常のｎ^-型ドリフト領域２ｂは、ｎ^-型エピタキシャル層４２の表面領域にイオン注入されずに残る部分であり、半導体基板４０のおもて面の第２面４０ｂに露出されている。

【0075】

第１並列ｐｎ層５１のｎ型領域５２およびｐ型領域５３は、中間領域２０において深さ方向Ｚにｐ⁺型外周領域１３に隣接する。第２並列ｐｎ層５４のｎ型領域５５およびｐ型領域５６は、深さ方向ＺにＪＴＥ構造３２のｐ^-型領域３２ａ、ｐ^--型領域３２ｂに対向する。第２並列ｐｎ層５４のｎ型領域５５およびｐ型領域５６は、エッジ終端領域３０において深さ方向Ｚにｐ⁺型外周領域１３に隣接する。

【0076】

第２並列ｐｎ層５４とＪＴＥ構造３２のｐ^-型領域３２ａ、ｐ^--型領域３２ｂとの間はＳＪ構造でない通常のｎ^-型ドリフト領域２ｂである。第２並列ｐｎ層５４と半導体基板４０の端部との間にＳＪ構造でない通常のｎ^-型ドリフト領域２ｃが配置されてもよい。通常のｎ^-型ドリフト領域２ｃは、ｎ^-型エピタキシャル層４２の、第２並列ｐｎ層５４と半導体基板４０の端部との間にイオン注入されずに残る部分である。

【0077】

半導体基板４０のおもて面の第２，３面４０ｂ，４０ｃは、上述したようにフィールド酸化膜３５および層間絶縁膜１４を順に積層した絶縁層で覆われている。パッシベーション膜３６は、半導体基板４０のおもて面の全面を覆って、半導体基板４０のおもて面を保護する。ソース電極１５の、パッシベーション膜３６の開口部から露出する部分はソースパッドとして機能する。半導体基板４０の裏面（ｎ⁺型出発基板４１の裏面）の全面に、ドレイン電極（第２電極）１６が設けられている。

【0078】

次に、実施の形態１にかかる炭化珪素半導体装置５０の製造方法について説明する。まず、ｎ⁺型ドレイン領域１となるｎ⁺型出発基板（半導体ウエハ）４１のおもて面上に、第１，２並列ｐｎ層５１，５４を含むドリフト層２を形成する。例えば多段エピタキシャル方式を用いる場合、ドリフト層２となるｎ^-型エピタキシャル層４２を複数回に分けて多段（例えば９段）にエピタキシャル成長させるごとに当該ｎ^-型エピタキシャル層４２に深さ方向Ｚに同導電型領域同士が隣接するようにイオン注入によりｎ型領域５２、５５およびｐ型領域５３、５６となる各領域をそれぞれ選択的に形成する。また、ｎ型領域５２、５５およびｐ型領域５３、５６は、トレンチ埋め込みエピタキシャル方式で形成してもよい。

【0079】

ここで、図８～図１０は、実施の形態１にかかる炭化珪素半導体装置のＪＴＥ構造の製造途中の状態を示す断面図である。図８に示すように、多段エピタキシャル方式でも、トレンチ埋め込みエピタキシャル方式でも、最初は、ｎ型領域５２、５５のキャリア濃度を最もキャリア濃度が低いｎ₃で形成し、ｐ型領域５３、５６のキャリア濃度をｐで形成する。

【0080】

次に、図９に示すように、活性領域１０と中間領域２０のｎ型領域５２、ＪＴＥ構造３２のｐ^-型領域３２ａの下部のｎ型領域５５にｎ型のイオンを注入して、キャリア濃度を高くしてｎ₂とする。次に、図１０に示すように、活性領域１０と中間領域２０のｎ型領域５２にｎ型のイオンを注入して、キャリア濃度を高くしてｎ₁とする。このようにして、活性領域１０から外側に行くほどｎ型領域５２、５５のキャリア濃度を低く形成することができる。

【0081】

次に、イオン注入により、第１並列ｐｎ層５１の表面領域に、ｎ型電流拡散領域３、ｐ⁺型領域１１，１２およびｐ⁺型外周領域１３を形成する。活性領域１０および中間領域においてｎ^-型エピタキシャル層４２の最上段に第１並列ｐｎ層５１を形成せずに、ｎ型電流拡散領域３、ｐ⁺型領域１１，１２およびｐ⁺型外周領域１３を形成してもよい。ｎ型電流拡散領域３、ｐ⁺型領域１２およびｐ⁺型外周領域１３は下部および上部の２段に分けてｎ^-型エピタキシャル層４２をエピタキシャル成長させるごとに形成し、ｐ⁺型領域１１はｐ⁺型領域１２およびｐ⁺型外周領域１３の下部と同時に形成してもよい。

【0082】

次に、ｎ^-型エピタキシャル層４２の上に、ｐ型ベース領域４となるｐ型エピタキシャル層４３をエピタキシャル成長させる。これによって、ｎ⁺型出発基板４１上にエピタキシャル層４２，４３が順に積層され、かつｎ型エピタキシャル層４２に第１，２並列ｐｎ層５１，５４を含む半導体基板（半導体ウエハ）４０が作製される。次に、ｐ型エピタキシャル層４３の、エッジ終端領域３０側の部分をエッチングにより除去して、半導体基板４０のおもて面に、活性領域１０側の部分（第１面４０ａ）よりもエッジ終端領域３０側の部分（第２面４０ｂ）で低くした段差３１を形成する（図３，４参照）。

【0083】

エッジ終端領域３０において新たに半導体基板４０のおもて面となった第２面４０ｂに、ｎ型電流拡散領域（第１導電型の第３半導体領域）３が露出される。半導体基板４０のおもて面の、第１面４０ａと第２面４０ｂとの間の部分（第３面４０ｃ）は例えば第１，２面４０ａ，４０ｂに対して鈍角（傾斜面）をなしてもよいし、略直角（垂直面）をなしていてもよい。半導体基板４０のおもて面の第２，３面４０ｂ，４０ｃには、ｐ型ベース領域４およびｐ⁺型外周領域１３が露出される。この段差３１を形成するエッチングにより、ｐ型エピタキシャル層４３とともにｎ^-型エピタキシャル層４２が若干除去されてもよい。

【0084】

次に、イオン注入により、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６、ｐ⁺⁺型外周コンタクト領域２１、ＪＴＥ構造３２の複数のｐ型領域（ｐ^-型領域３２ａ、ｐ^--型領域３２ｂ）、およびｎ⁺型チャネルストッパ領域３４をそれぞれ選択的に形成する。ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６およびｐ⁺⁺型外周コンタクト領域２１は、ｐ型エピタキシャル層４３の表面領域にそれぞれ形成する。ｐ型エピタキシャル層４３の、ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６およびｐ⁺⁺型外周コンタクト領域２１を除く部分がｐ型ベース領域４となる。

【0085】

ＪＴＥ構造３２のｐ^-型領域３２ａ、ｐ^--型領域３２ｂおよびｎ⁺型チャネルストッパ領域３４は、エッジ終端領域３０における半導体基板４０のおもて面の第２面４０ｂに露出するｎ^-型エピタキシャル層４２の表面領域にそれぞれ選択的に形成する。ｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６、ｐ⁺⁺型外周コンタクト領域２１、ＪＴＥ構造３２の複数のｐ型領域（ｐ^-型領域３２ａ、ｐ^--型領域３２ｂ）、およびｎ⁺型チャネルストッパ領域３４の形成順序は入れ替え可能である。段差３１の形成前にｎ⁺型ソース領域５、ｐ⁺⁺型コンタクト領域６およびｐ⁺⁺型外周コンタクト領域２１を形成してもよい。

【0086】

次に、エピタキシャル層４２，４３にイオン注入した不純物を活性化させるための熱処理（以下、活性化アニールとする）を行う。次に、半導体基板４０のおもて面からｎ⁺型ソース領域５およびｐ型ベース領域４を貫通して、ｎ型電流拡散領域３の内部においてｐ⁺型領域１１に対向するゲートトレンチ７を形成する。次に、半導体基板４０のおもて面およびゲートトレンチ７の内壁に沿ってゲート絶縁膜８を形成する。次に、ゲートトレンチ７の内部に埋め込むように半導体基板４０のおもて面上に堆積したポリシリコン層をエッチバックして、ゲート電極９となる部分をゲートトレンチ７の内部に残す。

【0087】

中間領域２０およびエッジ終端領域３０において半導体基板４０のおもて面にフィールド酸化膜３５を形成する。中間領域２０においてフィールド酸化膜３５上に、ゲートランナーとなるポリシリコン層２２を形成する。このポリシリコン層２２は、ゲート電極９の形成時に半導体基板４０のおもて面上に堆積したポリシリコン層の一部で形成してもよい。次に、半導体基板４０のおもて面の全面に層間絶縁膜１４を形成する。次に、一般的な方法により半導体基板４０の両面にそれぞれ表面電極（ソース電極１５、ゲートパッド、金属配線層２３およびドレイン電極１６）を形成する。

【0088】

次に、半導体基板４０のおもて面の、ソース電極１５の一部（ソースパッドとなる部分）と、ゲートパッドと、金属配線層２３と、を除く部分をパッシベーション膜３６で覆って保護する。その後、半導体ウエハ（半導体基板４０）をダイシング（切断）して個々のチップ状に個片化することで、図１～４に示す炭化珪素半導体装置５０が完成する。

【0089】

以上、説明したように、実施の形態１によれば、活性領域から外側に行くほどｎ型領域のキャリア濃度を低くしているため、表面のｐ型領域の濃度が薄い領域ほどｎ型領域のキャリア濃度が薄くなっている。これにより、チャージバランスがｎリッチになった際、表面のｐ型領域の濃度が低い領域ほどドリフト層内の残留電荷量が少なくなり、所望の耐圧が得られるようにＪＴＥ領域の空乏化が進む。このため、ｎリッチにチャージバランスがずれた際の耐圧低下を抑制することができる。

【0090】

（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図１１は、実施の形態２にかかる炭化珪素半導体装置のＪＴＥ構造の詳細を示す断面図である。実施の形態２にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトおよび活性領域の断面構造は、実施の形態１と同じであるため、記載を省略する（図１、図２参照）。図１１は、図１の切断線Ａ２－Ａ３における断面構造を示す断面図である。

【0091】

実施の形態２にかかる炭化珪素半導体装置は、ＪＴＥ構造３２が、空間変調ＪＴＥ構造３９となっている。空間変調ＪＴＥ構造３９は、ＪＴＥ構造３２を構成する互いに隣り合うｐ型領域（ｐ^-型領域３２ａ、ｐ^--型領域３２ｂ）に、これら２つの領域の中間の不純物濃度と空間的に等価な不純物濃度分布を有する空間変調領域３９ａを配置して、ＪＴＥ構造３２全体の不純物濃度分布を外側（チップ端部側）へ向って緩やかに減少させた構造である。図１１では、空間変調領域３９ａをｐ^-型領域３２ａに配置した例を示す。空間変調領域３９ａは、ｐ^--型領域３２ｂに配置されていてもよく、ｐ^-型領域３２ａとｐ^--型領域３２ｂとの両方に配置されていてもよく、ｐ^-型領域３２ａとｐ^--型領域３２ｂとの間に配置されていてもよい。

【0092】

空間変調ＪＴＥ構造３９を構成する空間変調領域３９ａは、自身の両側それぞれに隣接する領域と略同じ不純物濃度の２つの小領域を所定パターンで交互に繰り返し隣接して配置してなる。図１１の例では、ｐ^-型領域３２ａ内にｐ⁺型外周領域１３と略同じ不純物濃度の領域を、外側に行くほど間を空けて複数配置している。空間変調領域３９ａ全体の空間的な不純物濃度分布は２つの小領域の幅および不純物濃度比で決まる。空間変調ＪＴＥ構造３９は、空間変調領域３９ａを有していない一般的なＪＴＥ構造３２と比べて、所定耐圧をより安定して確保可能である。

【0093】

実施の形態２にかかる炭化珪素半導体装置の製造方法は、実施の形態１にかかる炭化珪素半導体装置の製造方法において、ｐ^-型領域３２ａ、ｐ^--型領域３２ｂから構成されるＪＴＥ構造３２を形成後、イオン注入によりＪＴＥ構造３２内に空間変調領域３９ａを形成することで、空間変調ＪＴＥ構造３９を形成すればよい。

【0094】

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を奏する。また、実施の形態２によれば、ＪＴＥ構造内に空間変調領域を有している。このため、空間変調領域を有していない一般的なＪＴＥ構造と比べて、所定耐圧をより安定して確保可能である。

【0095】

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態において、並列ｐｎ層とｎ⁺型出発基板との間のＳＪ構造でない通常のｎ型ドリフト領域の不純物濃度が並列ｐｎ層のｎ型領域の不純物濃度よりも高くてもよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

【産業上の利用可能性】

【0096】

以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるＳＪ構造のパワー半導体装置に有用である。

【符号の説明】

【0097】

１ ｎ⁺型ドレイン領域
２ ドリフト層
２ａ 第１，２並列ｐｎ層とｎ⁺型出発基板との間のＳＪ構造でない通常のｎ型ドリフト領域
３ ｎ型電流拡散領域
４ ｐ型ベース領域
５ ｎ⁺型ソース領域
６ ｐ⁺⁺型コンタクト領域
７ ゲートトレンチ
８ ゲート絶縁膜
９ ゲート電極
１０ 活性領域
１１，１２ ｐ⁺型領域
１３ ｐ⁺型外周領域
１４ 層間絶縁膜
１５ ソース電極
１６ ドレイン電極
２０ 中間領域
２１ ｐ⁺⁺型外周コンタクト領域
２２ ポリシリコン層（ゲートランナー）
２３ 金属配線層（ゲートランナー）
３０ エッジ終端領域
３１ 半導体基板のおもて面の段差
３２ ＪＴＥ構造
３２ａ ＪＴＥ構造のｐ^-型領域
３２ｂ ＪＴＥ構造のｐ^--型領域
３４ ｎ⁺型チャネルストッパ領域
３５ フィールド酸化膜
３６ パッシベーション膜
３９ 空間変調ＪＴＥ構造
３９ａ 空間変調領域
４０ 半導体基板
４０ａ 半導体基板のおもて面の活性領域側の部分（第１面）
４０ｂ 半導体基板のおもて面のエッジ終端領域側の部分（第２面）
４０ｃ 半導体基板のおもて面の、第１面と第２面とをつなぐ部分（第３面）
４１ ｎ⁺型出発基板
４２ ｎ^-型エピタキシャル層
４３ ｐ型エピタキシャル層
５０ 炭化珪素半導体装置
５１ 第１並列ｐｎ層
５２ 第１並列ｐｎ層のｎ型領域
５３ 第１並列ｐｎ層のｐ型領域
５４ 第２並列ｐｎ層
５５ 第２並列ｐｎ層のｎ型領域
５６ 第２並列ｐｎ層のｐ型領域
Ｗ_n1 第１並列ｐｎ層のｎ型領域の幅
Ｗ_p1 第１並列ｐｎ層のｐ型領域の幅
Ｗ_n2、Ｗ_n3 第２並列ｐｎ層のｎ型領域の幅
Ｗ_p2、Ｗ_p3 第２並列ｐｎ層のｐ型領域の幅
Ｗ_c セルピッチ
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行で第１方向と直交する方向（第２方向）
Ｚ 深さ方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】