特開 2023-147215 メモリユニット及びそのレイアウト

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023147215

(43)【公開日】2023-10-12

(54)【発明の名称】メモリユニット及びそのレイアウト

(51)【国際特許分類】

   H10B 12/00 20230101AFI20231004BHJP

   G11C 11/405 20060101ALI20231004BHJP

【ＦＩ】

H10B12/00 801

G11C11/405

H10B12/00 671Z

【審査請求】有

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023032970

(22)【出願日】2023-03-03

(31)【優先権主張番号】63/362,050

(32)【優先日】2022-03-29

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/664,465

(32)【優先日】2022-05-23

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】500262038

【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司

【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ

(74)【代理人】

【識別番号】100165157

【弁理士】

【氏名又は名称】芝 哲央

(74)【代理人】

【識別番号】100182143

【弁理士】

【氏名又は名称】赤川 誠一

(72)【発明者】

【氏名】劉 仁傑

(72)【発明者】

【氏名】呉 瑞仁

(72)【発明者】

【氏名】柯 文昇

(72)【発明者】

【氏名】呂 易倫

(72)【発明者】

【氏名】張 孟凡

【テーマコード（参考）】

5F083

5M024

【Ｆターム（参考）】

5F083AD69

5F083GA01

5F083GA05

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083ZA28

5M024AA62

5M024BB02

5M024CC02

5M024CC03

5M024LL04

5M024LL05

5M024PP03

5M024PP04

(57)【要約】      （修正有）

【課題】データアクセスの非効率性を克服するメモリデバイスを提供する。
【解決手段】メモリユニットＭＣ０、ＭＣ１と、を備えるメモリユニットペアを含む装置は、第１方向に延在する書き込みビット線ＷＢＬ及び読み取りビット線と、前記第１方向に垂直な第２方向に延在する書き込みワード線ＷＷＬ０、ＷＷＬ１及び読み取りワード線ＲＷＬ０、ＲＷＬ１と、書き込みワード線に接続される第１ゲート電極、書き込みビット線に接続される第１ソース電極／ドレイン電極及びデータ記憶ノードＮＳ０、ＮＳ１に接続される第２ソース電極／ドレイン電極を含む書き込みトランジスタＭＷ０、ＭＷ１と、データ記憶ノードに接続される第２ゲート電極、読み取りビット線に接続される第３ソース電極／ドレイン電極及び読み取りワード線に接続される第４ソース電極／ドレイン電極を含む読み取りトランジスタＭＲ０、ＭＲ１と、を含む。
【選択図】図２Ａ

【特許請求の範囲】

【請求項1】

第１方向に延在する書き込みビット線及び読み取りビット線と、
前記第１方向に垂直な第２方向に延在する第１書き込みワード線及び第１読み取りワード線と、
前記第１書き込みワード線に接続される第１ゲート電極、前記書き込みビット線に接続される第１ソース電極／ドレイン電極、及び第１データ記憶ノードに接続される第２ソース電極／ドレイン電極を含む第１書き込みトランジスタと、前記第１データ記憶ノードに接続される第２ゲート電極、前記読み取りビット線に接続される第３ソース電極／ドレイン電極、及び前記第１読み取りワード線に接続される第４ソース電極／ドレイン電極を含む第１読み取りトランジスタと、を含む第１メモリユニットと、
を備えるメモリデバイス。

【請求項2】

前記第２方向に延在する第２書き込みワード線及び第２読み取りワード線と、
前記第１メモリユニットと同じ構造を有し、前記書き込みビット線、前記読み取りビット線、前記第２書き込みワード線及び前記第２読み取りワード線に接続され、且つ前記第１メモリユニットと組み合わせられて第１メモリユニットペアとして形成される第２メモリユニットと、
前記第１メモリユニットペアと隣接する第２メモリユニットペアと、
前記第１メモリユニットペアと前記第２メモリユニットペアとの間に接続されるダミートランジスタと、
を更に備える請求項１に記載のメモリデバイス。

【請求項3】

前記ダミートランジスタは、
前記第１メモリユニットペア内の前記第１メモリユニットの前記第１データ記憶ノードに接続される第１ソース電極／ドレイン電極領域と、
前記第２メモリユニットペア内の前記第２メモリユニットの第２データ記憶ノードに接続される第２ソース電極／ドレイン電極領域と、
を含む請求項２に記載のメモリデバイス。

【請求項4】

前記ダミートランジスタは、
前記第１メモリユニットペア内の前記第１メモリユニットの前記第１読み取りワード線に接続される第１ソース電極／ドレイン電極領域と、
前記第２メモリユニットペア内の前記第２メモリユニットの前記第２読み取りワード線に接続される第２ソース電極／ドレイン電極領域と、
を含む請求項２に記載のメモリデバイス。

【請求項5】

前記第１書き込みワード線に接続され、正電源電圧より低い非ゼロ電圧を出力するための電圧源回路を更に備える請求項１～４の何れか１項に記載のメモリデバイス。

【請求項6】

複数行及び複数列に配列される複数のメモリユニットペアを含むメモリアレイを備えるメモリデバイスであって、
前記メモリユニットペア内の各々は、
第１書き込み信号に応答して第１入力データを第１データ記憶ノードに書き込む第１書き込みトランジスタと、前記第１データ記憶ノード上の前記第１入力データ及び第１読み取り信号に応答して第１出力データを読み取りビット線に出力するための第１読み取りトランジスタと、を含む第１メモリユニットと、
第２書き込み信号に応答して第２入力データを第２データ記憶ノードに書き込むための第２書き込みトランジスタと、前記第２データ記憶ノード上の前記第２入力データ及び第２読み取り信号に応答して第２出力データを前記読み取りビット線に出力するための第２読み取りトランジスタと、を含む第２メモリユニットと、
を備えるメモリデバイス。

【請求項7】

正電源電圧ノードと、
前記第１データ記憶ノードに接続されるソース電極／ドレイン電極領域を含み、前記正電源電圧ノードに接続されるゲート電極を含むｐ型ダミートランジスタと、
を更に備える請求項６に記載のメモリデバイス。

【請求項8】

電源電圧ノードと、
前記第１データ記憶ノードに接続されるソース電極／ドレイン電極領域を含み、前記電源電圧ノードに接続されるゲート電極を含むｎ型ダミートランジスタと、
を更に備える請求項６に記載のメモリデバイス。

【請求項9】

前記読み取りビット線に接続され、前記読み取りビット線の電流を検出するための電流検出回路を更に備える請求項６～８の何れか１項に記載のメモリデバイス。

【請求項10】

第１方向に延在する書き込みビット線及び読み取りビット線と、
前記第１方向に垂直な第２方向に延在する書き込みワード線及び読み取りワード線と、
前記書き込みワード線に接続される第１ゲート電極、前記書き込みビット線に接続される第１ソース電極／ドレイン電極、及びデータ記憶ノードに接続される第２ソース電極／ドレイン電極を含む書き込みトランジスタと、前記データ記憶ノードに接続される第２ゲート電極、前記読み取りビット線に接続される第３ソース電極／ドレイン電極、及び前記読み取りワード線に接続される第４ソース電極／ドレイン電極を含む読み取りトランジスタと、を含むメモリユニットと、
正電源電圧ノード又は電源電圧ノードである電源ノードと、
前記電源ノードに接続される第３ゲート電極と、前記データ記憶ノードに接続される第５ソース電極／ドレイン電極と、を含むダミートランジスタと、
を備えるメモリデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、メモリユニット及びそのレイアウトに関し、特に、メモリユニットを備えるメモリユニット及びそのレイアウトに関する。

【背景技術】

【0002】

集積回路プロセッサは、メモリからデータを取得する必要がある。一般的に、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ－Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；ＤＲＡＭ）が使用される。しかしながら、ＤＲＡＭはアクセス速度及び電力消費の面で効率が十分ではない。データアクセスの非効率性は「メモリ・ウォール」（ｍｅｍｏｒｙ ｗａｌｌ）と呼ばれる。高性能演算プロセッサに用いられる場合、「メモリ・ウォール」を克服しなければならない。

【発明の概要】

【0003】

本願の一実施例では、第１方向に延在する書き込みビット線及び読み取りビット線と、第１方向に垂直な第２方向に延在する第１書き込みワード線及び第１読み取りワード線と、第１書き込みワード線に接続される第１ゲート電極、書き込みビット線に接続される第１ソース電極／ドレイン電極、及び第１データ記憶ノードに接続される第２ソース電極／ドレイン電極を含む第１書き込みトランジスタと、第１データ記憶ノードに接続される第２ゲート電極、読み取りビット線に接続される第３ソース電極／ドレイン電極、及び第１読み取りワード線に接続される第４ソース電極／ドレイン電極を含む第１読み取りトランジスタと、を含む第１メモリユニットと、を備えるメモリデバイスを提供する。

【0004】

本願の一実施例では、複数行及び複数列に配列される複数のメモリユニットペアを含むメモリアレイを備えるメモリデバイスであって、各メモリユニットペア内の各々は、第１書き込み信号に応答して第１入力データを第１データ記憶ノードに書き込むための第１書き込みトランジスタと、第１データ記憶ノード上の第１入力データ及び第１読み取り信号に応答して第１出力データを読み取りビット線に出力するための第１読み取りトランジスタと、を含む第１メモリユニットと、第２書き込み信号に応答して第２入力データを第２データ記憶ノードに書き込むための第２書き込みトランジスタと、第２データ記憶ノード上の第２入力データ及び第２読み取り信号に応答して第２出力データを読み取りビット線に出力するための第２読み取りトランジスタと、を含む第２メモリユニットと、を備えるメモリデバイスを提供する。

【0005】

本願の一実施例は、第１方向に延在する書き込みビット線及び読み取りビット線と、第１方向に垂直な第２方向に延在する書き込みワード線及び読み取りワード線と、書き込みワード線に接続される第１ゲート電極、書き込みビット線に接続される第１ソース電極／ドレイン電極、及びデータ記憶ノードに接続される第２ソース電極／ドレイン電極を含む書き込みトランジスタと、データ記憶ノードに接続される第２ゲート電極、読み取りビット線に接続される第３ソース電極／ドレイン電極、及び読み取りワード線に接続される第４ソース電極／ドレイン電極を含む読み取りトランジスタと、を含むメモリユニットと、正電源電圧ノード又は電源電圧ノードである電源ノードと、電源ノードに接続される第３ゲート電極と、データ記憶ノードに接続される第５ソース電極／ドレイン電極と、を含むダミートランジスタと、を備えるメモリデバイスを提供する。

【図面の簡単な説明】

【0006】

本開示内容の各態様は、図面を参照しながら、以下の詳細な説明に基づいて最もよく理解することができる。各特徴は、業界の標準的な実務に応じて比例的に描かれていないことに注意すべきである。実際には、議論を明確にするために、様々な特徴のサイズは任意に増加又は減少することができる。

【図1】いくつかの実施例によるメモリアレイを示す模式図である。

【図2A】いくつかの実施例によるメモリユニットペアの回路図である。

【図2B】いくつかの実施例による隣接する列における複数のメモリユニットペアの回路図である。

【図3】いくつかの実施例によるダミートランジスタを含むメモリユニットペアのレイアウトである。

【図4】いくつかの実施例によるメモリユニットペアの書き込み操作である。

【図5】いくつかの実施例によるメモリユニットペアの書き込み操作である。

【図6】いくつかの実施例によるメモリユニットペアの読み取り操作である。

【図7】いくつかの実施例によるダミートランジスタを含むメモリユニットペアの回路図を示す。

【図8】いくつかの実施例によるダミートランジスタを共有する２つの隣接するメモリユニットペアの回路図を示す。

【図9A】いくつかの実施例によるダミートランジスタを共有する単一フィンメモリユニットペア及び複数フィンメモリユニットペアを含むレイアウトである。

【図9B】いくつかの実施例によるダミートランジスタを共有する単一フィンメモリユニットペア及び複数フィンメモリユニットペアを含むレイアウトである。

【図10】いくつかの実施例による細長いゲート電極を含むメモリユニットペアのレイアウトである。

【図11】いくつかの実施例によるｎ型トランジスタを用いて形成されたメモリユニットペアの回路図である。

【図12】いくつかの実施例によるｎ型トランジスタを用いて形成されたメモリユニットペアのレイアウトである。

【図13】いくつかの実施例によるｎ型トランジスタを用いて形成されたメモリユニットペアの書き込み操作及び読み取り操作である。

【図14】いくつかの実施例によるｎ型トランジスタを用いて形成されたメモリユニットペアの書き込み操作及び読み取り操作である。

【図15】いくつかの実施例によるｎ型トランジスタを用いて形成された複数フィンメモリユニットペアのレイアウトである。

【発明を実施するための形態】

【0007】

以下の開示内容は、発明の異なる特徴を実現するためのいくつかの異なる実施例又は例を提供する。構成要素及び構成を説明する以下の特定の例は、本開示内容を簡略化するためのものである。もちろん、これらは例に過ぎず、制限を意図するものではない。例えば、以下の説明において、第２特徴の上方又はその上に第１特徴を形成することは、第１特徴と第２特徴が直接接触して形成される実施例を含んでもよく、第１特徴と第２特徴が直接接触しないように、第１特徴と第２特徴との間に追加的な特徴が形成される実施例を含んでもよい。また、本開示内容は、各例において構成要素の符号又は文字を繰り返すことができる。この繰り返しは、簡潔化と明確化を目的として、それ自体は、議論された様々な実施例又は配置間の関係を特定するものではない。

【0008】

また、容易に説明するために、図に示すような１つの構成要素又は特徴と別の構成要素又は特徴との関係について、本明細書において「…の下方」、「…の下」、「下方」、「…の上方」、「上方」のような空間的相対用語を用いて説明することができる。図に示される方向に加えて、空間的相対用語は、装置の使用中又は動作中の異なる方向をカバーすることを意図している。装置は、別の方法で方向づけられてもよく（９０度回転するか、又は別の方向に応じる）、且つ本明細書で使用される空間的相対記述も、それに対応して解釈されてもよい。

【0009】

メモリユニット、対応するメモリユニットペア及びメモリアレイを提供する。本開示内容のいくつかの実施例によると、メモリユニットであって、書き込み信号に応答して入力データをデータ記憶ノードに書き込むための書き込みトランジスタと、データ記憶ノードに記憶されたデータ及び読み取り信号に応答して出力データを出力するための読み取りトランジスタと、を含む。書き込みトランジスタは、書き込みビット線に接続される第１ソース電極／ドレイン電極領域（ソース電極領域又はドレイン電極領域であってもよい）、及びデータ記憶ノードに接続される第２ソース電極／ドレイン電極領域を有する。書き込みトランジスタの第１ゲート電極は、書き込みワード線に接続される。読み取りトランジスタは、データ記憶ノードに接続される第２ゲート電極、読み取りワード線に接続される第３ソース電極／ドレイン電極領域、及び読み取りビット線に接続される第４ソース電極／ドレイン電極領域を有する。メモリユニットは、ダミートランジスタを含んでも含まなくてもよい。トランジスタの数が少ない（２個以下）ため、メモリユニットは高い動作速度及び小寸法を有する。本明細書で論じた実施例は、本開示内容の目的を達成又は使用するための例を提供し、且つ異なる実施例の予期される範囲内に維持されると同時に可能な修正を当業者が容易に理解する。様々な図及び例示的な実施例では、同じ符号は、同じ構成要素を示すために用いられる。方法実施例は、特定の順序で実行されるように討議されてもよいが、他の方法実施例は、任意の論理順序で実行されてもよい。

【0010】

図１を参照して、メモリアレイ２０が形成される。メモリアレイ２０は、複数のメモリユニットペア（ｍｅｍｏｒｙ ｃｅｌｌ ｐａｉｒ、ＭＣＰ）を含み、これらのＭＣＰは、複数列及び複数行に割り当てられる。メモリユニットペアの総列数はｍであり、整数である。そのため、メモリユニットペアの列は、Ｒｏｗ－１、Ｒｏｗ－２……Ｒｏｗ－ｍと表される。整数ｍは、２の倍数としてもよく、且つ６４、１２８、２５６、５１２、１０２４等から選択される数としてもよい。これらのメモリユニットペアＭＣＰのうちの各々は、２つのメモリユニットを含むため、メモリアレイ内のメモリユニットの総数は２＊ｍに等しい。

【0011】

メモリユニットペアの総行数はｎであり、整数である。そのため、メモリユニットペアの行は、Ｃｏｌ－１、Ｃｏｌ－２……Ｃｏｌ－ｎと表される。整数ｎは、２の倍数であってもよく、且つ６４、１２８、２５６、５１２、１０２４等から選択される数であってもよい。メモリユニットペアＭＣＰの位置は、その対応する列番号の後に行番号が続くことによって示される。例えば、ｍ列のｎ行目のメモリユニットペアは、メモリユニットペアＭＣＰｍｎ（又はＭＣＰｍ＿ｎ）のように表記される。列番号及び行番号のうちの一方又は両方が複数の桁を含む時に、列番号及び行番号は、符号「＿」で区切られてもよいことに注意すべきである。例えば、１０列の１２行目のメモリユニットＭＣＰは、ＭＣＰ１０１２ではなく、ＭＣＰ１０＿１２と呼ばれてもよい。そのため、メモリユニットペアの総数は、（ｍ×ｎ）に等しく、メモリアレイ２０内のメモリユニットの総数は、（２×ｍ×ｎ）に等しい。

【0012】

図２Ａはいくつかの実施例による２トランジスタ（ｔｗｏ－ｔｒａｎｓｉｓｔｏｒ；２Ｔ）メモリユニットペアＭＣＰの回路図を示す。メモリユニットペアＭＣＰは、メモリユニットＭＣ０及びメモリユニットＭＣ１を含む。メモリユニットＭＣ０とＭＣ１は、互いに反転してミラーリングすることができる。そのため、メモリユニットＭＣ０とＭＣ１は、相互線対称と呼ばれることもある。いくつかの実施例によると、メモリユニットＭＣ０とＭＣ１の各々は、２つのトランジスタを含むため、対応するメモリユニットＭＣ０とＭＣ１は、２Ｔ利得ユニットと呼ばれる。代替実施例によると、メモリユニットＭＣ０とＭＣ１の各々は、２．５個のトランジスタ、３個のトランジスタ等、２個を超えるトランジスタを含んでもよい。

【0013】

メモリユニットＭＣ０は、書き込みトランジスタＭＷ０及び読み取りトランジスタＭＲ０を含む。メモリユニットＭＣ１は、書き込みトランジスタＭＷ１及び読み取りトランジスタＭＲ１を含む。書き込みトランジスタＭＷ０の第１端（例えば、ソース電極）は、書き込みビット線ＷＢＬにカップリングされる（且つ直接接続されてもよい）。書き込みトランジスタＭＷ０の第２端（例えば、ドレイン電極）は、データ記憶ノードＮＳ０にカップリングされる（且つ直接接続されてもよい）。書き込みトランジスタＭＷ０の制御端（ゲート電極）は、書き込みワード線ＷＷＬ０にカップリングされる（且つ直接接続されてもよい）。

【0014】

読み取りトランジスタＭＲ０の第１端（例えば、ソース電極）は、読み取りビット線ＲＢＬにカップリングされる（且つ直接接続されてもよい）。読み取りトランジスタＭＲ０の第２端（例えば、ドレイン電極）は、読み取りワード線ＲＷＬ０にカップリングされる（且つ直接接続されてもよい）。読み取りトランジスタＭＲ０の制御端（ゲート電極）は、データ記憶ノードＮＳ０にカップリングされる（且つ直接接続されてもよい）。

【0015】

メモリユニットＭＣ１は、書き込みトランジスタＭＷ１及び読み取りトランジスタＭＲ１を含む。書き込みトランジスタＭＷ１の第１端（例えば、ソース電極）は、書き込みビット線ＷＢＬにカップリングされる。書き込みトランジスタＭＷ１の第２端（例えば、ドレイン電極）は、データ記憶ノードＮＳ１にカップリングされる。書き込みトランジスタＭＷ１の制御端（ゲート電極）は、書き込みワード線ＷＷＬ１にカップリングされる。

【0016】

読み取りトランジスタＭＲ１の第１端（例えば、ソース電極）は、読み取りビット線ＲＢＬにカップリングされる。読み取りトランジスタＭＲ１の第２端（例えば、ドレイン電極）は、読み取りワード線ＲＷＬ１にカップリングされる。第１読み取りトランジスタＭＲ１の制御端（ゲート電極）は、データ記憶ノードＮＳ１にカップリングされる。

【0017】

いくつかの実施例によると、書き込みトランジスタＭＷ０及び読み取りトランジスタＭＲ０の、読み取りビット線、書き込みビット線、読み取りワード線、書き込みビット線等への接続は、抵抗器、コンデンサ等の付加装置を含まない直接接続である。代替実施例によると、書き込みトランジスタＭＷ０及び読み取りトランジスタＭＲ０の、読み取りビット線、書き込みビット線、読み取りワード線、書き込みビット線等へのいくつかの接続は、抵抗器、コンデンサ等の付加装置を含んでもよい間接的接続である。

【0018】

いくつかの実施例によると、メモリユニットペアＭＣＰ内の全てのトランジスタ（書き込みトランジスタＭＷ０とＭＷ１、及び読み取りトランジスタＭＲ０とＭＲ１を含む）は、ｐ型（ｐ型ソース電極及びドレイン電極領域を有する）又はｎ型（ｎ型ソース電極及びドレイン電極領域を有する）のような同じタイプである。また、メモリユニットペア内の全てのトランジスタは、平面トランジスタ構造、フィン電界効果トランジスタ（Ｆｉｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＦｉｎＦＥＴ）構造、全周ゲート電極（Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ、ＧＡＡ）トランジスタ構造等の同じ構造を有してもよい。

【0019】

図２Ｂはいくつかの実施例による同一の行における複数の隣接する２トランジスタ（ｔｗｏ－ｔｒａｎｓｉｓｔｏｒ、２Ｔ）メモリユニットペアＭＣＰの回路図を示す。これらのメモリユニットペアＭＣＰは、同一の書き込みビット線ＷＢＬ及び同一の読み取りビット線ＲＢＬを共有し、且つ別々の書き込みビット線及び読み取りビット線を有する。

【0020】

いくつかの実施例によると、隣接する列のメモリユニットペアＭＣＰは、ダミートランジスタＭＤ１及び／又はＭＤ２によって互いに分離されてもよい。ダミートランジスタＭＤ１とＭＤ２は、全機能トランジスタであり、且つメモリアレイ２０の動作中にオフ状態に維持される。ダミートランジスタＭＤ１とＭＤ２がｐ型トランジスタであるいくつかの実施例によると、高電圧（例えば、ＶＤＤ）は、ダミートランジスタＭＤ１とＭＤ２のゲート電極に接続されて、これらのトランジスタをオフにすることができる。ダミートランジスタＭＤ１とＭＤ２のソース電極及びドレイン電極領域は、隣接するメモリユニットペアＭＣＰ内のデータ記憶ノードＮＳ０とＮＳ１に接続される。ダミートランジスタＭＤ１とＭＤ２の機能は、図３の後続の説明において見出すことができる。ダミートランジスタＭＤ１とＭＤ２の導電タイプは、書き込みトランジスタＭＷ０とＭＷ１、及び読み取りトランジスタＭＲ０とＭＲ１の導電タイプと同じであっても異なってもよい。

【0021】

図３は図２Ｂに示される実施例の例示的なレイアウトを示す。図３に示されるレイアウト（及び他の図中のレイアウト）は、物理的ウェハ（例えば、シリコンウェハ）上に形成されるメモリデバイスの上面図でもあることを理解すべきである。説明されるレイアウトは、例としてＦｉｎＦＥＴを使用し、他のタイプのトランジスタを使用してもよい。

【0022】

複数の（半導体）フィン（ＦＩＮと表記され、フィンＦＩＮ０とＦＩＮ１を含む）は、互いに平行に形成され、且つＹ方向に延在する。複数のゲート電極スタック（ゲート電極）は、Ｘ方向に延在する。ゲート電極スタックは、ゲート電極スタックＧＤを含み、これらのゲート電極スタックＧＤは、ダミートランジスタＭＤ１とＭＤ２のゲート電極スタックである。ダミートランジスタＭＤ１とＭＤ２がｐ型トランジスタである場合に、ゲート電極スタックＧＤは、正電源電圧ＶＤＤに接続されてもよく、且つダミートランジスタＭＤ１とＭＤ２がｎ型トランジスタである場合に、ゲート電極スタックＧＤは、電源電圧ＶＳＳに（電気的接続）接続されてもよい。ゲート電極スタックは、ゲート電極スタックＧＦを更に含み、これらのゲート電極スタックＧＦは、機能トランジスタのゲート電極スタックとなり、書き込みトランジスタＭＷ０とＭＷ１を含み、且つ読み取りトランジスタは、ＭＲ０とＭＲ１を含む。

【0023】

データ記憶ノードＮＳ０とＮＳ１は、隣接するゲート電極スタックＧＦとＧＤとの間に形成されてもよい。いくつかの実施例によると、データ記憶ノードＮＳ０とＮＳ１、読み取りワード線ＲＷＬ０とＲＷＬ１、読み取りビット線ＲＢＬと書き込みビット線ＷＢＬは、ソース電極／ドレイン電極領域及び対応するソース電極／ドレイン電極コンタクトプラグを含んでもよい。

【0024】

図３に示すように、３つのメモリユニットペアＭＣＰ１１、ＭＣＰ２１及びＭＣＰ３１は、隣接する列にある。メモリユニットペアＭＣＰ１１、ＭＣＰ２１及びＭＣＰ３１の各々において、メモリユニットＭＣ０とＭＣ１は、対応するメモリユニットペアの中間部に位置し、且つＸ方向に延在する直線に対して互いに線対称となる。例えば、メモリユニットペアＭＣＰ１１内のメモリユニットＭＣ０とＭＣ１は、直線２６と線対称となる。又は、各メモリユニットペア内のメモリユニットＭＣ０とＭＣ１は、対応するメモリユニットペアの中間部の第１直線に対して反転し、前記直線はＸ方向に延在する。

【0025】

いくつかの実施例によると、同一の行における全てのメモリユニットペアの書き込みトランジスタＭＷ０とＭＷ１は、同一の半導体フィン（例えば、ＦＩＮ０）を共有し、前記半導体フィンは、選択された位置でオフになってもよい。同一の行における全てのメモリユニットペアの読み取りトランジスタＭＲ０とＭＲ１は、同一の半導体フィン（例えば、半導体フィンＦＩＮ１）を共有する。また、半導体フィンＦＩＮ０は、書き込みビット線ＷＢＬに接続され、且つ同一の行における全てのメモリユニットまで延在する。半導体フィンＦＩＮ１は、読み取りビット線ＲＢＬに接続され、且つ同一の行における全てのメモリユニットまで延在する。

【0026】

図３に示すように、メモリユニットペアの寸法がコンパクトであるため、メモリユニットペアＭＣＰ１１内のデータ記憶ノードＮＳ０とメモリユニットペアＭＣＰ２１内のデータ記憶ノードＮＳ１との隣接距離は小さい。ダミートランジスタＭＤ１は、隣接するデータ記憶ノードＮＳ０とＮＳ１との間に形成される。ダミートランジスタＭＤ１がｐ型トランジスタであるいくつかの実施例によると、電圧ＶＤＤは、ダミートランジスタＭＤ１のゲート電極ＧＤに印加される。ダミートランジスタＭＤ１がオフになることにより、メモリユニットペアＭＣＰ１１内のデータ記憶ノードＮＳ０とメモリユニットペアＭＣＰ２１内のデータ記憶ノードＮＳ１は、電気的及び信号的に切断される。

【0027】

代替実施例によると、２つの隣接するデータ記憶ノードＮＳ０とＮＳ１をダミートランジスタＭＤ１によって電気的に切断する代わりに、フィンＦＩＮ０は、隣接するデータ記憶ノードＮＳ０とＮＳ１が物理的に（電気的にも）互いに分離されるように、ゲート電極ＧＤの位置で実体的に切断してもよい。この場合、ダミートランジスタＭＤ１のダミーゲート電極ＧＤは形成されない。対応する回路図は、ダミートランジスタＭＤ１が形成されない点を除いて、図２Ｂに示される回路図と同様である。

【0028】

同様に、メモリユニットペアの寸法がコンパクトであるため、メモリユニットペアＭＣＰ１１内の読み取りワード線ＲＷＬ０とメモリユニットペアＭＣＰ２１内の読み取りワード線ＲＷＬ１との隣接距離は小さい。ダミートランジスタＭＤ２は、隣接する読み取りワード線ＲＷＬ０とＲＷＬ１との間に形成される。ダミートランジスタＭＤ２がｐ型トランジスタであるいくつかの実施例によると、電圧ＶＤＤは、ダミートランジスタＭＤ２のゲート電極ＧＤに印加される。ダミートランジスタＭＤ２がオフになり、且つメモリユニットペアＭＣＰ１１内の読み取りワード線ＲＷＬ０とメモリユニットペアＭＣＰ２１内の読み取りワード線ＲＷＬ１は、電気的及び信号的に切断される。

【0029】

代替実施例によると、２つの隣接する読み取りワード線ＲＷＬ０とＲＷＬ１をダミートランジスタＭＤ２によって電気的に切断する代わりに、フィンＦＩＮ１は、隣接する読み取りワード線ＲＷＬ０とＲＷＬ１が物理的に（電気的にも）互いに分離されるように、ゲート電極ＧＤの位置でソリッドに切断してもよい。この場合、ダミートランジスタＭＤ２のダミーゲート電極ＧＤは形成されない。対応する回路図は、ダミートランジスタＭＤ２が形成されない点を除いて、図２Ｂに示される回路図と同様である。

【0030】

以下に、いくつかの実施例による例示的な書き込み操作について図４及び図５を参照しながら説明する。図４は書き込み操作に用いられる対応する信号を示し、図５はメモリユニットペアＭＣＰ内の線、ノード及び書き込み操作中の対応する信号／電圧を示す表を示す。図４を参照して説明した例示的なトランジスタは、ｐ型トランジスタである。

【0031】

図４を参照し、ある時点でメモリユニットＭＣ０に書き込みたいと仮定すると、書き込みトランジスタＭＷ０は、図５に示すように、書き込み信号ＳＷ０によって選択され、前記書き込み信号ＳＷ０は、電圧ＶＳＳに等しくてもよい。そのため、書き込みトランジスタＭＷ０は、オンになる。書き込みトランジスタＭＷ０は、書き込みビット線ＷＢＬ上の第１入力データＤＩＮ０をデータ記憶ノードＮＳ０に書き込む。そのため、データ記憶ノードＮＳ０上の論理値を書き込み、前記論理値は、第１入力データＤＩＮ０の論理値と同じである。記憶されたデータは、それぞれ高電圧信号（例えば、ＶＤＤ）及び低電圧信号（例えば、ＶＳＳ）に対応する「Ｈ」（高）又は「Ｌ」（低）であってもよい。

【0032】

書き込み操作を実行する時に、読み取りワード線ＲＷＬ０上の読み取り信号ＤＲ０（図４）は、低電圧ＶＳＳに等しくなる。そのため、データ記憶ノードＮＳ０上の論理値（高い又は低く、図５に示す）にかかわらず、読み取りビット線ＲＢＬ上には電流がない。そのため、書き込み操作中の電力消費を低減させる。

【0033】

いくつかの実施例による例示的な読み取り操作について図４及び図６を組み合わせて説明する。図４は読み取り操作に用いられる対応する信号を示し、図６は読み取り操作中の線、ノード及び対応する信号を示す表を示す。ある時点でメモリユニットＭＣ０を読み取りたいと仮定すると、書き込みトランジスタＭＷ０は、書き込みワード線ＷＷＬ０上の第１書き込み信号ＳＷ０（ＳＷ０＝ＶＤＤ）によって選択される。そのため、書き込みトランジスタＭＷ０は、オフになる。データノードＮＳ０は、現在浮動ノードである。読み取り信号ＤＲ０は、読み取りワード線ＲＷＬ０に印加される。読み取り信号ＤＲ０は、読み取り電圧Ｖｒｅａｄに等しく、非ゼロ電圧である。読み取り電圧Ｖｒｅａｄは、ＶＳＳより大きい電圧であり、且つ電圧ＶＤＤ以下であってもよい。読み取り電圧Ｖｒｅａｄは、電圧源２２によって生成されてもよい。

【0034】

データ記憶ノードＮＳ０にデータ「Ｈ」が記憶されている場合に、読み取りトランジスタＭＲ０はオフになる（図６）。そのため、読み取りビット線ＲＢＬ上の出力データは、読み取りビット線ＲＢＬ上の「無電流」に関連付けられる。逆に、データ記憶ノードＮＳ０にデータ「Ｌ」が記憶されている場合に、読み取りトランジスタＭＲ０はオンになる（図６）。そのため、読み取りビット線ＲＢＬ上の出力データは、読み取りビット線ＲＢＬ上の「読み取り電流」に関連付けられる。読み取りビット線ＲＢＬ上の電流は、読み取りビット線ＲＢＬに接続される電流検出回路２４によって検出可能である。「読み取り電流」は、電圧Ｖｒｅａｄに依存し、且つ電圧Ｖｒｅａｄが高いほど、読み取りビット線ＲＢＬ上の電流が大きい。電力消費を低減させるために、電流検出回路が、生成された電流を確実に検出できる限り、電圧Ｖｒｅａｄを低減させる。例えば、いくつかの実施例によると、電圧Ｖｒｅａｄは、約（１／５）＊ＶＤＤとＶＤＤとの間に範囲内であってもよく、且つ約（１／５）＊ＶＤＤと約（４／５）＊ＶＤＤとの間の範囲内であってもよい。メモリユニットＭＣ１の動作は、メモリユニットＭＣ０と実質的に同じである。

【0035】

図１に戻って参照し、制御回路２８は、メモリアレイ２０に接続され、且つメモリアレイ２０の動作を制御する。例えば、メモリアレイ２０の書き込み操作及び読み取り操作は、制御回路２８によって制御される。制御回路２８は、ワード線コントローラ、ビット線コントローラ、電圧源（図４における電圧源２２）、図４における電流検出回路２４、ダミートランジスタのオフ等を含んでもよい。制御回路２８は、メモリアレイ２０の書き込み操作及び読み取り操作を制御して同期させることができる。

【0036】

図７は３トランジスタ（ｔｈｒｅｅ－ｔｒａｎｓｉｓｔｏｒ、３Ｔ）メモリユニットペアＭＣＰを示し、メモリユニットＭＣ０とＭＣ１の各々は、書き込みトランジスタ（ＭＷ０又はＭＷ１）、読み取りトランジスタ（ＭＲ０又はＭＲ１）、及びダミートランジスタ（ＭＤ０又はＭＤ１）を含む。ダミートランジスタＭＤ０とＭＤ１のゲート電極は、電圧ＶＤＤ等の高電圧に接続される。そのため、メモリアレイ２０の全動作中、ダミートランジスタＭＤ０とＭＤ１は、常に電圧ＶＤＤによってオフにされる。ダミートランジスタＭＤ０とＭＤ１は、メモリユニット及び／又はメモリユニットペア中のノード（例えば、データ記憶ノードＮＳ０及びデータ記憶ノードＮＳ１）が隣接するメモリユニット又はメモリユニットペアによって干渉されることを防止するように機能する。書き込みトランジスタＭＷ０とＭＷ１、及び読み取りトランジスタＭＲ０とＭＲ１について、読み取り操作及び書き込み操作中の動作は、図４、図５及び図６を参照して説明した動作と同じであり、ここでは詳細な説明を省略する。

【0037】

図８はいくつかの実施例による隣接するメモリユニットペア（隣接する列）に位置するメモリユニットペアＭＣＰＡとＭＣＰＢの一部の回路図を示す。これらの実施例は、各メモリユニットＭＣ０とＭＣ１に専用のダミートランジスタがなく、２つのダミートランジスタＭＤ１とＭＤ２が形成され、各ダミートランジスタが隣接するメモリユニットペアＭＣＰＡとＭＣＰＢによって共有される点を除いて、図７に示される実施例と同様である。各メモリユニットＭＣは、各ダミートランジスタＭＤ１とＭＤ２の半分を有すると考えられてもよい。そのため、各メモリユニットＭＣは、書き込みトランジスタ、読み取りトランジスタ及び２つのダミートランジスタＭＤ１とＭＤ２のそれぞれの半分を含む平均３つのトランジスタを有する。同様に、書き込みワード線ＷＷＬは、書き込みトランジスタＭＷのゲート電極に接続される。書き込みビット線ＷＢＬは、書き込みトランジスタＭＷのソース電極／ドレイン電極領域に接続される。読み取りビット線ＲＢＬは、読み取りトランジスタＭＲのソース電極／ドレイン電極領域に接続される。読み取りワード線ＲＷＬは、読み取りトランジスタＭＲのソース電極／ドレイン電極領域に接続される。

【0038】

メモリユニット及び対応するメモリアレイ２０（図１）の全動作中、ダミートランジスタＭＤ１とＭＤ２もオフになる。いくつかの実施例によると、ダミートランジスタＭＤ１とＭＤ２は、ｐ型トランジスタであり、且つ高電圧ＶＤＤは、ｐ型ダミートランジスタＭＤ１とＭＤ２のゲート電極に接続されてそれをオフにしてもよい。代替実施例によると、２つのｎ型ダミートランジスタＭＤ１とＭＤ２が形成され、且つこれらのｎ型ダミートランジスタＭＤ１とＭＤ２のゲート電極は、ｎ型ダミートランジスタＭＤ１とＭＤ２をオフにするように電圧ＶＳＳに接続される。ダミートランジスタＭＤ１のソース電極／ドレイン電極領域は、隣接するメモリユニットペアＭＣＰＡとＭＣＰＢ内の隣接するデータ記憶ノードＮＳに接続されるため、隣接するデータ記憶ノードＮＳを互いに電気的及び信号的にデカップリングする。ダミートランジスタＭＤ２のソース電極／ドレイン電極領域は、読み取りワード線ＲＷＬ０とＲＷＬ１に接続されるため、隣接するメモリユニットペアＭＣＰＡとＭＣＰＢ内の読み取りワード線ＲＷＬ０とＲＷＬ１を互いに電気的及び信号的にデカップリングする。

【0039】

図９Ａは図８に示されるレイアウトを示す。ダミートランジスタＭＤ１のゲート電極ＧＤは半導体フィンＦＩＮ１上に延在することが分かる。メモリユニットペアＭＣＰＡでの半導体フィンＦＩＮ１の部分は、データ記憶ノードＮＳ（ＮＳＡと表記）に接続される。メモリユニットペアＭＣＰＢでの半導体フィンＦＩＮ１の部分は、データ記憶ノードＮＳ（ＮＳＢと表記）に接続される。そのため、ダミートランジスタＭＤ１は、データ記憶ノードＮＳＡとＮＳＢを互いに電気的にデカップリングする。ダミートランジスタＭＤ２のゲート電極ＧＤは、半導体フィンＦＩＮ０上に位置する。メモリユニットペアＭＣＰＡでの半導体フィンＦＩＮ０の部分は、読み取りワード線ＲＷＬ（ＲＷＬＡと表記）に接続される。メモリユニットペアＭＣＰＢでの半導体フィンＦＩＮ１の部分は、読み取りワード線ＲＷＬ（ＲＷＬＢと表記）に接続される。そのため、ダミートランジスタＭＤ２は、読み取りワード線ＲＷＬＡとＲＷＬＢを互いに電気的にデカップリングする。いくつかの実施例によると、同一の列におけるダミートランジスタＭＤ１とＭＤ２は同一のゲート電極ＧＤを共有し、前記ゲート電極ＧＤは、メモリアレイ２０の全ての行まで延在する長いゲート電極である。

【0040】

図９Ｂは図８に示される回路のレイアウトを示す。前記レイアウトは、図９Ａに示されるレイアウトと同様であるが、図９Ｂは複数フィントランジスタを示すのに対して、図９Ａは単一フィントランジスタを示す点で異なる。また、図９Ｂでは、複数の半導体フィンＦＩＮ２は、１行における書き込みビット線ＷＢＬに接続され、且つそのために用いられる。複数の半導体フィンＦＩＮ３は、１行における読み取りビット線ＲＢＬに接続され、且つそのために用いられる。メモリユニットの応答速度及び出力電流値は、半導体フィンの数の増加につれて増加する。いくつかの実施例によると、フィンＦＩＮ０とＦＩＮ１に基づくメモリユニットペアは、フィンＦＩＮ２とＦＩＮ３に基づくメモリユニットペアと線対称となる。

【0041】

図１０はメモリユニットペアＭＣＰ１１とＭＣＰ２１のレイアウトを示す。これらの実施例によると、メモリユニットペアＭＣＰ２１内の単一ゲート電極スタックＧＤは、半導体フィンＦＩＮ０とＦＩＮ１の両方まで延在し、また、そのためダミートランジスタＭＤ１とＭＤ２の両方は形成される。

【0042】

図１１はいくつかの実施例によるメモリユニットペアＭＣＰＡとＭＣＰＢの部分を示す。これらの実施例は、図８に示される実施例と同様であるが、ｐ型トランジスタの代わりに、ｎ型トランジスタを用いてメモリユニットＭＣ及びＭＣＰペアであるＭＣＰＡとＭＣＰＢを形成する点で異なる。説明された部分は、メモリユニットペアＭＣＰＡの半分及びメモリユニットペアＭＣＰＢの半分を含む。各メモリユニットペアＭＣＰＡとＭＣＰＢの構造全体は、図２Ａ、図２Ｂ及び図４に示されるメモリユニットペアと同様であり、トランジスタはｎ型トランジスタに変更される。

【0043】

いくつかの実施例によると、２つのｎ型ダミートランジスタＭＤ１とＭＤ２は形成され、各ｎ型ダミートランジスタは、２つのメモリユニットペアＭＣＰＡとＭＣＰＢによって共有される。各メモリユニットＭＣは、各ダミートランジスタＭＤ１とＭＤ２の半分を有すると考えられてもよい。そのため、各メモリユニットＭＣは、書き込みトランジスタ、読み取りトランジスタ及び２つのダミートランジスタＭＤ１とＭＤ２のそれぞれの半分を含む平均３つのトランジスタを有する。同様に、書き込みワード線ＷＷＬは、書き込みトランジスタＭＷのゲート電極に接続される。書き込みビット線ＷＢＬは、書き込みトランジスタＭＷのソース電極／ドレイン電極領域に接続される。読み取りビット線ＲＢＬは、読み取りトランジスタＭＲのソース電極／ドレイン電極領域に接続される。読み取りワード線ＲＷＬは、読み取りトランジスタＭＲのソース電極／ドレイン電極領域に接続される。

【0044】

メモリユニット及び対応するメモリアレイ２０の全動作中、ダミートランジスタＭＤ１とＭＤ２もオフになる。いくつかの実施例によると、ｎ型ダミートランジスタＭＤ１とＭＤ２を用いて、且つ低電圧（例えば、電圧ＶＳＳ）は、ｎ型ダミートランジスタＭＤ１とＭＤ２のゲート電極に接続されてそれをオフにしてもよい。ダミートランジスタＭＤ１のソース電極／ドレイン電極領域は、隣接するメモリユニットペアＭＣＰＡとＭＣＰＢ内の隣接するデータ記憶ノードＮＳに接続されるため、隣接するデータ記憶ノードＮＳを互いに電気的及び信号的にデカップリングする。ダミートランジスタＭＤ２のソース電極／ドレイン電極領域は、隣接する読み取りワード線ＲＷＬに接続されるため、隣接するメモリユニットペアＭＣＰＡとＭＣＰＢ内の読み取りワード線ＲＷＬを互いに電気的及び信号的にデカップリングする。代替実施例によると、２つのｐ型ダミートランジスタＭＤ１とＭＤ２は、図１１に示される構造に使用されてもよく、且つｐ型ダミートランジスタＭＤ１とＭＤ２のゲート電極は、電圧ＶＤＤ等の高電圧に接続され、ｐ型ダミートランジスタＭＤ１とＭＤ２をオフにする。

【0045】

図１２は図１１に示される回路のレイアウトを示す。ダミートランジスタＭＤ１のゲート電極ＧＤは半導体フィンＦＩＮ１上に延在することが分かる。メモリユニットペアＭＣＰＡでの半導体フィンＦＩＮ１の部分は、データ記憶ノードＮＳ（ＮＳＡと表記）に接続される。メモリユニットペアＭＣＰＢでの半導体フィンＦＩＮ１の部分は、データ記憶ノードＮＳ（ＮＳＢと表記）に接続される。そのため、ダミートランジスタＭＤ１は、データ記憶ノードＮＳＡとＮＳＢを互いに電気的にデカップリングする。ダミートランジスタＭＤ２のゲート電極ＧＤは半導体フィンＦＩＮ０上に延在する。メモリユニットペアＭＣＰＡでの半導体フィンＦＩＮ０の部分は、読み取りワード線ＲＷＬ（ＲＷＬＡと表記）に接続される。メモリユニットペアＭＣＰＢでの半導体フィンＦＩＮ１の部分は、読み取りワード線ＲＷＬ（ＲＷＬＢと表記）に接続される。そのため、ダミートランジスタＭＤ２は、読み取りワード線ＲＷＬＡとＲＷＬＢを互いに電気的にデカップリングする。

【0046】

いくつかの実施例によると、以下に、ｎ型トランジスタ（図１１）から構成されるＭＣＰユニットの例示的な書き込み操作を説明する。図１３はメモリユニットペアＭＣＰ内の線、ノード及び書き込み操作中の対応する信号を示す表を示す。

【0047】

ある時点でメモリユニットＭＣに書き込みたいと仮定すると、書き込みトランジスタＭＷは、図１３に示すように、書き込み信号ＳＷによって選択され、前記書き込み信号ＳＷは、電圧ＶＤＤに等しくてもよい。そのため、書き込みトランジスタＭＷは、オンになる。書き込みトランジスタＭＷは、書き込みビット線ＷＢＬ上の入力データを対応するデータ記憶ノードＮＳに書き込む。そのため、データ記憶ノードＮＳ上の論理値を書き込み、前記論理値は、入力データの論理値と同じである。記憶されたデータは、それぞれ高電圧信号（例えば、電圧ＶＤＤ）及び低電圧信号（例えば、電圧ＶＳＳ）に対応する「Ｈ」（高）又は「Ｌ」（低）であってもよい。

【0048】

書き込み操作を実行する時に、対応する読み取りワード線ＲＷＬ上の読み取り信号ＤＲは、低電圧（例えば、電圧ＶＳＳ）に等しい。そのため、データ記憶ノードＮＳ上の論理値（高い又は低く、図５に示す）にかかわらず、読み取りビット線ＲＢＬ上には電流がない。そのため、書き込み操作中の電力消費を低減させる。

【0049】

図１４はいくつかの実施例による例示的な読み取り操作を示す。図１４は読み取り操作中の対応するメモリユニット内の線及びノードを示す表を示す。ある時点でメモリユニットＭＣ（図１１）を読み取りたいと仮定すると、書き込みトランジスタＭＷは、信号ＳＷによって選択され、前記信号ＳＷは低電圧ＶＳＳである。そのため、書き込みトランジスタＭＷは、オフになる。データノードＮＳは、現在浮動ノードである。読み取り信号ＤＲは、読み取りワード線ＲＷＬに印加される。読み取り信号は、読み取り電圧Ｖｒｅａｄに等しく、非ゼロ電圧である。読み取り電圧Ｖｒｅａｄは、ＶＳＳより大きい電圧であり、且つ電圧ＶＤＤ以下であってもよい。読み取り電圧Ｖｒｅａｄは、制御回路２８（図１）に位置する電圧源２５（図１１）によって生成されてもよい。

【0050】

データ記憶ノードＮＳにデータ「Ｌ」が記憶されている場合に、読み取りトランジスタＭＲはオフになる（図１１）。そのため、読み取りビット線ＲＢＬ上の出力データは、読み取りビット線ＲＢＬ上の「無電流」に関連付けられる。逆に、データ記憶ノードＮＳにデータ「Ｈ」が記憶されている場合に、読み取りトランジスタＭＲはオンになる（図１１）。そのため、読み取りビット線ＲＢＬ上の出力データは、読み取りビット線ＲＢＬ上の「読み取り電流」に関連付けられ、前記「読み取り電流」は、読み取りビット線ＲＢＬに接続される電流検出回路２４（図１１）によって検出可能である。「読み取り電流」は、電圧Ｖｒｅａｄに依存し、且つ電圧Ｖｒｅａｄが高いほど、読み取りビット線ＲＢＬ上で生成された電流が大きい。電力消費を低減させるために、電流検出回路が、生成された電流を確実に検出できる限り、電圧Ｖｒｅａｄは低く維持される。例えば、いくつかの実施例では、電圧Ｖｒｅａｄは、約（１／５）＊ＶＤＤとＶＤＤの間の範囲内であってもよく、且つ約（１／５）＊ＶＤＤと約（４／５）＊ＶＤＤの間の範囲内であってもよい。

【0051】

図１５は図１１に示される回路のレイアウトを示す。前記レイアウトは、図９Ｂに示されるレイアウトと同様であるが、トランジスタのソース電極／ドレイン電極領域はｎ型ドーパントがドーピングされたｎ型ソース電極／ドレイン電極領域である点で異なる。メモリユニット内のトランジスタは、複数フィントランジスタである。そのため、メモリユニットの応答速度及び出力電流値は、半導体フィンの数の増加につれて増加する。

【0052】

本開示の実施例はいくつかの有利な特徴を有する。本開示の実施例によるメモリユニットは、少量のトランジスタを有する。対応するメモリアレイの動作速度が高められる。メモリアレイの密度が増加する。そのため、メモリアレイは、高性能演算プロセッサの高速メモリとして用いられることができる。

【0053】

本開示のいくつかの実施例によると、装置であって、第１方向に延在する書き込みビット線及び読み取りビット線と、第１方向に垂直な第２方向に延在する第１書き込みワード線及び第１読み取りワード線と、第１書き込みワード線に接続される第１ゲート電極、書き込みビット線に接続される第１ソース電極／ドレイン電極、及び第１データ記憶ノードに接続される第２ソース電極／ドレイン電極を含む第１書き込みトランジスタ、及び第１データ記憶ノードに接続される第２ゲート電極、読み取りビット線に接続される第３ソース電極／ドレイン電極、及び第１読み取りワード線に接続される第４ソース電極／ドレイン電極を含む第１読み取りトランジスタを含む第１メモリユニットと、を含む。実施例において、第１ゲート電極と第１書き込みワード線は直接接続され、第１ソース電極／ドレイン電極と書き込みビット線は直接接続され、第２ゲート電極と第１データ記憶ノードは直接接続され、且つ第３ソース電極／ドレイン電極と読み取りビット線は直接接続される。

【0054】

実施例において、第１メモリユニット内のトランジスタの総数は２つである。実施例において、第１書き込みトランジスタ及び第１読み取りトランジスタは、何れもｐ型トランジスタである。実施例において、第１書き込みトランジスタ及び第１読み取りトランジスタは、何れもｎ型トランジスタである。実施例において、前記装置は、第２方向に延在する第２書き込みワード線及び第２読み取りワード線と、第１メモリユニットと同じ構造を有する第２メモリユニットと、を更に含み、第２メモリユニットは、書き込みビット線、読み取りビット線、第２書き込みワード線、及び第２読み取りワード線に接続され、且つ第１メモリユニットと第２メモリユニットは、組み合わせられて第１メモリユニットペアとして形成される。実施例において、前記装置は、第１メモリユニットペアと隣接する第２メモリユニットペアと、第１メモリユニットペアと第２メモリユニットペアとの間に接続されるダミートランジスタと、を更に含む。

【0055】

実施例において、ダミートランジスタは、第１メモリユニットペア内の第１メモリユニットの第１データ記憶ノードに接続される第１ソース電極／ドレイン電極領域と、第２メモリユニットペア内の第２メモリユニットの第２データ記憶ノードに接続される第２ソース電極／ドレイン電極領域と、を含む。実施例において、ダミートランジスタは、第１メモリユニットペア内の第１メモリユニットの第１読み取りワード線に接続される第１ソース電極／ドレイン電極領域と、第２メモリユニットペア内の第２メモリユニットの第２読み取りワード線に接続される第２ソース電極／ドレイン電極領域と、を含む。実施例において、前記装置は、読み取りビット線に接続される電流検出回路を更に備える。実施例において、前記装置は、第１書き込みワード線に接続され、正電源電圧ＶＤＤより小さい非ゼロ電圧を出力するための電圧源回路を更に備える。

【0056】

本開示のいくつかの実施例によると、装置は、複数行及び複数列に配列される複数のメモリユニットペアを含むメモリアレイを含み、これらのメモリユニットペアのうちの各々は、第１書き込み信号に応答して第１入力データを第１データ記憶ノードに書き込むための第１書き込みトランジスタと、第１データ記憶ノード上の第１入力データ及び第１読み取り信号に応答して第１出力データを読み取りビット線に出力するための第１読み取りトランジスタと、を含む第１メモリユニットと、第２書き込み信号に応答して第２入力データを第２データ記憶ノードに書き込むための第２書き込みトランジスタと、第２データ記憶ノード上の第２入力データ及び第２読み取り信号に応答して読み取りビット線に第２出力データを出力するための第２読み取りトランジスタと、を含む第２メモリユニットと、を含む。実施例において、第１メモリユニット及び第２メモリユニットは、メモリアレイの隣接する列に位置する。

【0057】

実施例において、前記装置は、ＶＤＤ電圧ノードと、ＶＤＤ電圧ノードに接続されるゲート電極を含み、第１データ記憶ノードに接続されるソース電極／ドレイン電極領域を含むｐ型ダミートランジスタと、を更に含む。実施例において、前記装置は、ＶＳＳ電圧ノードと、ＶＳＳ電圧ノードに接続されるゲート電極を含み、第１データ記憶ノードに接続されるソース電極／ドレイン電極領域を含むｎ型ダミートランジスタと、を更に含む。実施例において、前記装置は、読み取りビット線に接続され、読み取りビット線の電流を検出するための電流検出回路を更に備える。

【0058】

本開示のいくつかの実施例によると、装置は、第１方向に延在する書き込みビット線及び読み取りビット線と、第１方向に垂直な第２方向に延在する書き込みワード線及び読み取りワード線と、書き込みワード線に接続される第１ゲート電極、書き込みビット線に接続される第１ソース電極／ドレイン電極、及びデータ記憶ノードに接続される第２ソース電極／ドレイン電極を含む書き込みトランジスタと、データ記憶ノードに接続される第２ゲート電極、読み取りビット線に接続される第３ソース電極／ドレイン電極、及び読み取りワード線に接続される第４ソース電極／ドレイン電極を含む読み取りトランジスタと、を含むメモリユニットと、ＶＤＤノード又はＶＳＳノードである電源ノードと、電源ノードに接続される第３ゲート電極、及びデータ記憶ノードに接続される第５ソース電極／ドレイン電極を含むダミートランジスタと、を更に含む。実施例において、ダミートランジスタは、ｐ型トランジスタであり、且つ電源ノードは、ＶＤＤノードである。実施例において、ダミートランジスタは、ｎ型トランジスタであり、且つ電源ノードは、ＶＳＳノードである。実施例において、メモリユニットは、２トランジスタユニットである。

【0059】

いくつかの実施例の特徴は、当業者が本開示内容の各態様をよりよく理解するために、以上で概説された。当業者は、本明細書に記載された実施例と同じ目的及び／又は同じ利点を実現するために、他の工程及び構造を設計又は修正する基礎として本開示の内容を容易に用いることができることを当業者であれば理解すべきである。これらの等価構造は、本開示の精神及び範囲から逸脱しないものであり、且つ本開示の精神及び範囲から逸脱しない限り、様々な変更、代替、及び変更を行うことができることを当業者にも認識すべきである。

【符号の説明】

【0060】

２０ メモリアレイ
２２、２５ 電圧源
２４ 電流検出回路
２６ 直線
２８ 制御回路
Ｃｏｌ－１～Ｃｏｌ－ｎ 行
ＤＩＮ０ 第１入力データ
ＤＲ０ 読み取り信号
ＦＩＮ０～ＦＩＮ３ フィン
ＧＤ、ＧＦ ゲート電極スタック
Ｈ 高
Ｌ 低
ＭＣ、ＭＣ０、ＭＣ１ メモリユニット
ＭＣＰ、ＭＣＰ１１、ＭＣＰ２１、ＭＣＰ３１、ＭＣＰＡ、ＭＣＰＢ、ＭＣＰｍｎ メモリユニットペア
ＭＤ０、ＭＤ１、ＭＤ２ ダミートランジスタ
ＭＲ、ＭＲ０、ＭＲ１ 読み取りトランジスタ
ＭＷ、ＭＷ０、ＭＷ１ 書き込みトランジスタ
ＮＳ、ＮＳ０、ＮＳ１、ＮＳＡ、ＮＳＢ データ記憶ノード
ＲＢＬ 読み取りビット線
Ｒｏｗ－１～Ｒｏｗ－ｍ 列
ＲＷＬ、ＲＷＬ０、ＲＷＬ１、ＲＷＬＡ、ＲＷＬＢ 読み取りワード線
ＳＷ、ＳＷ０ 書き込み信号
ＶＤＤ 正電源電圧
ＶＳＳ 電源電圧
ＷＢＬ 書き込みビット線
ＷＷＬ、ＷＷＬ０、ＷＷＬ１ 書き込みワード線
Ｘ、Ｙ 方向

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9A】

【図9B】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】