特開 2023-148529 検査装置、および検査方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023148529

(43)【公開日】2023-10-13

(54)【発明の名称】検査装置、および検査方法

(51)【国際特許分類】

   G01R 31/28 20060101AFI20231005BHJP

   H01L 21/66 20060101ALI20231005BHJP

【ＦＩ】

G01R31/28 Y

H01L21/66 B

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022056608

(22)【出願日】2022-03-30

(71)【出願人】

【識別番号】000219967

【氏名又は名称】東京エレクトロン株式会社

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(72)【発明者】

【氏名】成川 健一

【テーマコード（参考）】

2G132

4M106

【Ｆターム（参考）】

2G132AA01

2G132AB01

2G132AC03

2G132AD06

2G132AE11

2G132AE14

2G132AE23

2G132AF02

2G132AG01

2G132AH01

2G132AL09

2G132AL26

4M106AA01

4M106DD03

4M106DD10

4M106DD23

4M106DJ03

4M106DJ27

(57)【要約】

【課題】複数の検査対象デバイスの電気的検査を効率的に行うことができる技術を提供する。
【解決手段】検査装置は、複数の検査対象デバイスの電気的検査を行う。検査装置は、複数の前記検査対象デバイスの各々に接続され、複数の前記検査対象デバイスが出力するデバイス信号を保持する複数の信号保持回路と、複数の前記信号保持回路による前記デバイス信号の保持動作を制御するように構成された読取用制御部と、複数の前記信号保持回路に保持された前記デバイス信号に関わる情報をまとめて記憶する読取用記憶部と、を備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数の検査対象デバイスの電気的検査を行う検査装置であって、
複数の前記検査対象デバイスの各々に接続され、複数の前記検査対象デバイスが出力するデバイス信号を保持する複数の信号保持回路と、
複数の前記信号保持回路による前記デバイス信号の保持動作を制御するように構成された読取用制御部と、
複数の前記信号保持回路に保持された前記デバイス信号に関わる情報をまとめて記憶する読取用記憶部と、を備える、
検査装置。

【請求項2】

前記読取用記憶部が記憶している前記デバイス信号に関わる情報をまとめて取得し、複数の前記検査対象デバイスの異常の有無を判定するメイン制御部を備える、
請求項１に記載の検査装置。

【請求項3】

複数の前記検査対象デバイスが並列に接続されるデジタルファンクションと、
前記デジタルファンクションの所定のＩ／Ｏピンに接続される共通信号ラインと、
前記共通信号ラインから分岐して複数の前記検査対象デバイスに接続される分岐ラインと、
前記分岐ラインの途中位置に設けられる抵抗素子と、を含み、
複数の前記信号保持回路は、前記抵抗素子と前記検査対象デバイスの間の前記分岐ラインに接続されている、
請求項１または２に記載の検査装置。

【請求項4】

前記読取用制御部は、前記デジタルファンクションから出力されるクロック信号を受信することに基づき、前記信号保持回路に対する制御クロックの出力を制御する、
請求項３に記載の検査装置。

【請求項5】

複数の前記信号保持回路は、前記読取用制御部に対して並列に接続され、
前記読取用制御部から出力される前記制御クロックに基づき、複数の前記検査対象デバイスの前記デバイス信号を同時に保持する、
請求項４に記載の検査装置。

【請求項6】

前記読取用記憶部は、前記読取用制御部から読取指令を受信していない状態で前記信号保持回路の前記デバイス信号に関わる情報を記憶しない一方で、
前記読取用制御部から前記読取指令を受信したことに基づき前記信号保持回路からの前記デバイス信号に関わる情報を記憶する、
請求項１乃至５のいずれか１項に記載の検査装置。

【請求項7】

複数の前記信号保持回路は、Ｄフリップフロップ回路であり、
複数の前記検査対象デバイスは、複数の前記Ｄフリップフロップ回路のＤ端子に各々接続されている、
請求項１乃至６のいずれか１項に記載の検査装置。

【請求項8】

複数の前記Ｄフリップフロップ回路のＣＫ端子は、前記読取用制御部に対して並列に接続され、
複数の前記Ｄフリップフロップ回路のＱ端子は、前記読取用記憶部に各々接続されている、
請求項７に記載の検査装置。

【請求項9】

複数の前記信号保持回路は、ＦＥＴスイッチと、コンデンサとを有するサンプルホールド回路であり、
複数の前記検査対象デバイスは、複数の前記ＦＥＴスイッチのソースに各々接続され、
前記読取用制御部は、複数の前記ＦＥＴスイッチのゲートに接続され、
前記読取用記憶部は、複数の前記ＦＥＴスイッチのドレインに接続され、
前記コンデンサは、複数の前記ＦＥＴスイッチのドレインと前記読取用記憶部の間に接続される、
請求項１乃至６のいずれか１項に記載の検査装置。

【請求項10】

複数の前記検査対象デバイスは、１つの基板に形成されたものであり、
前記検査装置は、前記基板を三次元方向に移動して複数の前記検査対象デバイスと複数のプローブとを接触させることで、複数の前記検査対象デバイスの各々と複数の前記信号保持回路の各々とを導通させて、複数の前記検査対象デバイスの電気的検査を行う、
請求項１乃至９のいずれか１項に記載の検査装置。

【請求項11】

複数の検査対象デバイスの電気的検査を行う検査方法であって、
読取用制御部による保持動作に基づき、複数の前記検査対象デバイスの各々に接続される複数の信号保持回路において、複数の前記検査対象デバイスが出力するデバイス信号を保持する工程と、
複数の前記信号保持回路に保持された前記デバイス信号に関わる情報を読取用記憶部にまとめて記憶する工程と、を有する、
検査方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、検査装置、および検査方法に関する。

【背景技術】

【0002】

特許文献１には、半導体ウエハに形成された集積回路、半導体メモリ等の複数の検査対象デバイス（ＤＵＴ：Device Under Test）に対して電気的検査を行う検査装置が開示されている。この検査装置は、複数のＤＵＴが並列に接続されるコンパレータを有し、またコンパレータと各ＤＵＴの間の配線に抵抗素子およびスイッチを備える。

【0003】

検査装置は、電気的検査において複数のＤＵＴ毎の出力を読み取る際に、読み取り対象のＤＵＴのスイッチのみをオン状態とし、他のＤＵＴのスイッチをオフ状態とする。そして、検査装置は、オン状態のスイッチを順次切り替えながら並列に接続された全ＤＵＴの出力を読み取る処理を行う。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１８‐１９４３５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本開示は、複数の検査対象デバイスの電気的検査を効率的に行うことができる技術を提供する。

【課題を解決するための手段】

【0006】

本開示の一態様によれば、複数の検査対象デバイスの電気的検査を行う検査装置であって、複数の前記検査対象デバイスの各々に接続され、複数の前記検査対象デバイスが出力するデバイス信号を保持する複数の信号保持回路と、複数の前記信号保持回路による前記デバイス信号の保持動作を制御するように構成された読取用制御部と、複数の前記信号保持回路に保持された前記デバイス信号に関わる情報をまとめて記憶する読取用記憶部と、を備える、検査装置が提供される。

【発明の効果】

【0007】

一態様によれば、複数の検査対象デバイスの電気的検査を効率的に行うことができる。

【図面の簡単な説明】

【0008】

【図1】一実施形態に係る検査装置の構成を示す概略縦断面図である。

【図2】本実施形態に係るテスタと、ウエハの各ＤＵＴとの接触状態における等価回路を示す概略説明図である。

【図3】メイン制御部および読取用制御部の機能を示すブロック図である。

【図4】本実施形態に係る検査方法のフロー図である。

【図5】第１変形例に係るテスタと、ウエハの各ＤＵＴとの接触状態における等価回路を示す概略説明図である。

【図6】第２変形例に係るテスタと、ウエハの各ＤＵＴとの接触状態における等価回路を示す概略説明図である。

【図7】第３変形例に係るテスタと、ウエハの各ＤＵＴとの接触状態における等価回路を示す概略説明図である。

【発明を実施するための形態】

【0009】

以下、図面を参照して本開示を実施するための形態について説明する。各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。

【0010】

図１は、一実施形態に係る検査装置１の構成を示す概略縦断面図である。図１に示すように、一実施形態に係る検査装置１は、基板の一例であるウエハＷの電気的検査を行う。ウエハＷ上には、検査対象デバイス（Device Under Test：以下、ＤＵＴともいう）として複数の半導体デバイスが形成されており、検査では、半導体デバイスの良／不良、異常の有無等をテストする。なお、基板は、ウエハＷに限定されず、半導体デバイスが配置されたキャリア、ガラス基板、チップ単体、電子回路基板等でもよい。

【0011】

検査装置１は、ウエハＷを搬送するローダ１０と、ローダ１０に隣接して配置される筐体２０と、筐体２０の上方に配置されるテスタ３０と、筐体２０内に収容されるステージ４０と、検査装置１の各構成を制御するコントローラ５０と、を備える。

【0012】

ローダ１０は、図示しないＦＯＵＰ（Front Opening Unified Pod）からウエハＷを取り出して、筐体２０内を移動したステージ４０へ載置する。また、ローダ１０は、検査後のウエハＷをステージ４０から取り出してＦＯＵＰへ収容する。

【0013】

筐体２０は、略直方状の箱体に形成され、ウエハＷを検査する検査空間２１を内部に有する。検査空間２１の下方側には、ウエハＷを搬送するステージ４０が設置されている。検査空間２１においてローダ１０からステージ４０に載置されたウエハＷが、ステージ４０の動作によって、３次元方向（Ｘ軸方向、Ｙ軸方向、Ｚ軸方向）に移動する。

【0014】

筐体２０の上方部には、インタフェース３１を介してプローブカード３２が保持されている。インタフェース３１は、図示しないパフォーマンスボードや多数の接続端子を有し、テストヘッド（不図示）を介してテスタ３０と電気的に接続されている。テスタ３０は、検査装置１のコントローラ５０に接続され、コントローラ５０の指令下にウエハＷの検査を行う。

【0015】

プローブカード３２は、検査空間２１の下方に向かって突出する複数のプローブ３３（探針）を有する。各プローブ３３は、検査装置１の検査において、ステージ４０により適宜の３次元座標位置に移動したウエハＷの各ＤＵＴ１００（図２参照）のパッドや半田バンプに接触する。この接触状態で、テスタ３０は各ＤＵＴ１００の検査を行う。また、コントローラ５０は、ステージ４０によりＸ軸方向、Ｙ軸方向、Ｚ軸方向に移動してウエハＷ上の位置をずらしながら各ＤＵＴ１００の検査を順次繰り返すことで、各ＤＵＴ１００を全数検査する。

【0016】

ステージ４０は、Ｘ軸方向、Ｙ軸方向およびＺ軸方向に移動可能な移動部４１（Ｘ軸移動機構４２、Ｙ軸移動機構４３、Ｚ軸移動機構４４）、載置台４５およびステージ制御部４９を含む。筐体２０は、ステージ４０の移動部４１および載置台４５と、ステージ制御部４９と、を上下二段で支持するフレーム構造２２を備える。移動部４１は、ステージ制御部４９からの電力供給に基づきＸ軸方向、Ｙ軸方向およびＺ軸方向に載置台４５を移動させる。なお、移動部４１は、Ｘ軸方向、Ｙ軸方向およびＺ軸方向に載置台４５を移動させる他に、軸回り（θ方向）に載置台４５を回転させる構成を備えてもよい。

【0017】

載置台４５は、ウエハＷが直接載置される装置であり、適宜の保持手段によりウエハＷを載置面４５ｓに保持する。例えば、ウエハＷを真空吸着する場合、保持手段は、載置台４５内に吸引用の吸引通路を有し、また吸引通路に接続される配管および吸引ポンプを適宜の箇所に備える。

【0018】

ステージ制御部４９は、コントローラ５０に接続され、コントローラ５０の指令に基づき、ステージ４０の動作を制御する。ステージ制御部４９は、例えば、ステージ４０全体の動作を制御する統合制御部、移動部４１の動作を制御するＰＬＣやモータドライバ、照明制御部、電源ユニット等を有する（共に不図示）。

【0019】

コントローラ５０は、検査装置１全体を制御する制御本体５１と、制御本体５１に接続されるユーザインタフェース５５と、を有する。制御本体５１は、コンピュータや制御用回路基板等により構成される。

【0020】

例えば、制御本体５１は、プロセッサ５２、メモリ５３、図示しない入出力インタフェースおよび電子回路を有する。プロセッサ５２は、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field-Programmable Gate Array）、複数のディスクリート半導体からなる回路等のうち１つまたは複数を組み合わせたものである。メモリ５３は、揮発性メモリ、不揮発性メモリ（例えば、コンパクトディスク、ＤＶＤ（Digital Versatile Disc）、ハードディスク、フラッシュメモリ等）を適宜組み合わせたものである。

【0021】

一方、ユーザインタフェース５５は、ユーザがコマンドの入力操作等を行うキーボード、検査装置１の稼働状況を可視化して表示するディスプレイを適用することができる。あるいは、ユーザインタフェース５５は、タッチパネル、マウス、マイク、スピーカ等の機器を適用してもよい。

【0022】

以上の検査装置１のコントローラ５０は、各プローブ３３と各ＤＵＴ１００との接触状態で、テスタ３０の動作を制御して各ＤＵＴ１００の検査を行う。テスタ３０は、各ＤＵＴ１００の回路構成に対応する１以上のテストボード（不図示）を有する。検査においてテストボードに形成された適宜の回路が、プローブ３３を介してウエハＷの各ＤＵＴ１００に電気的に接続される。テスタ３０は、図示しないテストヘッドからウエハＷの各ＤＵＴ１００に電気信号を送信して、各ＤＵＴ１００から応答されたデバイス信号を受信することで、各ＤＵＴ１００の異常の有無等を判定する。

【0023】

図２は、本実施形態に係るテスタ３０と、ウエハＷの各ＤＵＴ１００との接触状態における等価回路を示す概略説明図である。図２に示すように、テスタ３０は、メイン制御部６０と、複数のデジタルファンクション（ＤＦＣ）６１と、読取用制御部６２と、読取用記憶部６３と、を備える。さらに、テスタ３０は、各ＤＵＴ１００との間で信号を送受信するための信号入出力回路６４を備える。例えば、メイン制御部６０は、テスタ３０の制御用ボードに搭載され、複数のデジタルファンクション６１、読取用制御部６２、読取用記憶部６３および信号入出力回路６４は、同じテストボードに搭載される。また、テスタ３０のテストヘッドは、各ＤＵＴ１００を検査するための試験信号を生成するタイミングジェネレータ６８（図３参照）を備える。

【0024】

複数のデジタルファンクション６１は、複数のＩ／Ｏピンを有するＩＣチップにより構成される。各デジタルファンクション６１は、タイミングジェネレータ６８の試験信号を保持し、クロック信号と同期して各ＤＵＴ１００に試験信号を出力するドライバの機能を有する。また、各デジタルファンクション６１は、デバイス信号の読み取りを制御するためのクロック信号を読取用制御部６２に出力する機能を有する。なお、テスタ３０は、各ＤＵＴ１００に接続される図示しない複数の信号入力ラインを有し、図示しないパターンジェネレータから各ＤＵＴ１００に試験信号（波形パターン）を直接送信する構成でもよい。

【0025】

信号入出力回路６４は、デジタルファンクション６１から延在する共通信号ライン６５と、共通信号ライン６５の終端（分岐点）から各ＤＵＴ１００のＩ／Ｏピンに接触するために複数に分岐した分岐ライン６６と、を備える。分岐ライン６６は、プローブ３３に接続されている。このため、プローブ３３の接触状態で、各ＤＵＴ１００は、各デジタルファンクション６１に対して並列に接続される。

【0026】

また、信号入出力回路６４は、分岐点から各ＤＵＴ１００までの各分岐ライン６６に、抵抗素子６７を有すると共に、各分岐ライン６６からさらに分岐して接続された信号保持回路７０を有する。各抵抗素子６７は、各ＤＵＴ１００の内部抵抗（出力インピーダンス）よりも大きな抵抗値を有している。各信号保持回路７０は、対応する各抵抗素子６７と各ＤＵＴ１００の間に接続される。

【0027】

デジタルファンクション６１からの試験信号は、ハイインピーダンスで出力され、共通信号ライン６５、各分岐ライン６６を介して各ＤＵＴ１００に入力される。試験信号が入力されたＤＵＴ１００は、ＤＵＴ１００の回路構造に応じた適宜のデバイス信号をＩ／Ｏピンに出力する。デバイス信号は、ローインピーダンスであり、分岐ライン６６の抵抗素子６７により遮断されることで、信号保持回路７０に導かれる。また、抵抗素子６７は、他の分岐ライン６６からのデバイス信号の回り込みを遮断する。

【0028】

信号保持回路７０は、読取用制御部６２からの指令（制御クロック）に基づき、ＤＵＴ１００から出力されたデバイス信号を一時的に保持する保持動作を行う。信号保持回路７０としては、例えば、Ｄフリップフロップ回路７１を適用することができる。Ｄフリップフロップ回路７１は、入力端子としてＤ端子およびＣＫ(クロック)端子を有すると共に、出力端子としてＱ端子およびＮＯＴＱ端子（不図示）を有する。また、Ｄフリップフロップ回路７１は、ＣＫ端子に入力されるクロック信号の立ち上がりエッジのタイミングで、Ｄ端子の値を取り込んでその値を保持する立ち上がりタイプのフリップフロップ回路である。

【0029】

Ｄ端子は、保持回路入力ライン７２を介して抵抗素子６７とＤＵＴ１００との間の分岐ライン６６に接続されている。各Ｄフリップフロップ回路７１は、分岐ライン６６を介して接続されたＤＵＴ１００のデバイス信号について、保持回路入力ライン７２およびＤ端子を通して取り込む。

【0030】

ＣＫ端子は、クロックライン７３を介して読取用制御部６２に接続されている。各Ｄフリップフロップ回路７１のクロックライン７３は、途中位置において合流して読取用制御部６２の１つの出力端子に接続されている。すなわち、各Ｄフリップフロップ回路７１のＣＫ端子は、読取用制御部６２に対して並列に接続されている。

【0031】

Ｑ端子は、保持回路出力ライン７４を介して読取用記憶部６３に接続されている。各Ｄフリップフロップ回路７１の保持回路出力ライン７４は、読取用記憶部６３の複数の入力端子にそれぞれ接続されている。

【0032】

以上のように構成されたＤフリップフロップ回路７１は、読取用制御部６２からのクロック信号の入力タイミングに応じて、読取用記憶部６３にデバイス信号を取り込むまでの間、ＤＵＴ１００のデバイス信号を保持することができる。また、読取用記憶部６３は、読取用制御部６２からの指令に基づき、Ｄフリップフロップ回路７１のＱ端子の出力（Ｑ値：デバイス信号に関わる情報）を読み取る動作を行う。

【0033】

読取用制御部６２は、図示しないプロセッサ、メモリ、入出力インタフェースおよび電子回路を有する制御用回路により構成される。この読取用制御部６２は、デジタルファンクション６１からクロック信号を受信して、Ｄフリップフロップ回路７１および読取用記憶部６３へ送信する制御クロックのタイミングを制御する。これにより、読取用制御部６２は、Ｄフリップフロップ回路７１のデバイス信号を保持するタイミング、およびＤフリップフロップ回路７１のＱ値を読取用記憶部６３が読み取るタイミングを制御できる。

【0034】

読取用記憶部６３は、揮発性メモリまたは不揮発性メモリ等の記憶機能を有するデバイスを適用することができる。なお、読取用記憶部６３は、読取用制御部６２のメモリ（またはプロセッサのキャッシュメモリ）を適用してもよい。

【0035】

読取用記憶部６３の内部には、複数のＤフリップフロップ回路７１毎のＱ値を記憶するためのレジスタ（不図示）が形成されている。読取用記憶部６３は、読取用制御部６２からの指令（制御クロック）を受信した場合に、各Ｄフリップフロップ回路７１のＱ端子から出力されるＱ値をレジスタに記憶する。この際、読取用記憶部６３は、複数のＤフリップフロップ回路７１毎のＱ値をまとめて記憶することができる。

【0036】

テスタ３０のメイン制御部６０は、図示しないプロセッサ、メモリ、入出力インタフェースおよび電子回路を有するテスタ制御用のコンピュータを適用し得る。なお、テスタ３０は、上記の読取用制御部６２や読取用記憶部６３の機能をメイン制御部６０が備えていてもよい。また、メイン制御部６０は、検査装置１のコントローラ５０が兼ねてもよい。

【0037】

メイン制御部６０は、テスタ３０の各構成（例えば、タイミングジェネレータ６８、各デジタルファンクション６１等）を制御する。また、メイン制御部６０は、各ＤＵＴ１００の良否を判定するために、読取用記憶部６３のレジスタに記憶されたコードに基づき各ＤＵＴ１００の異常の有無等を判定する。このコードは、複数のＤフリップフロップ回路７１毎のＱ値（すなわち、各ＤＵＴ１００のデバイス信号のサンプリング）が一括的に記述されたものであり、以下、応答結果コードという。

【0038】

図３は、メイン制御部６０および読取用制御部６２の機能を示すブロック図であり、各デジタルファンクション６１、信号入出力回路６４の関係を示している。図３に示すように、メイン制御部６０は、信号制御部６０１、記憶読出部６０２および判定部６０３を備える。一方、読取用制御部６２は、クロック取得部６２１、保持回路出力制御部６２２および記憶部出力制御部６２３を備える。各制御部の機能ブロックは、メモリに記憶されたプログラムをプロセッサが実行することで動作する。

【0039】

読取用制御部６２のクロック取得部６２１は、デジタルファンクション６１からのクロック信号を取得する。検査において、デジタルファンクション６１は、タイミングジェネレータ６８が生成する試験信号に応じたクロック信号を出力する。

【0040】

保持回路出力制御部６２２は、クロック取得部６２１が取得したクロック信号に基づき、各Ｄフリップフロップ回路７１に出力する制御クロックの出力タイミングや波形を調整して、各Ｄフリップフロップ回路７１に出力する。

【0041】

記憶部出力制御部６２３は、クロック取得部６２１が取得したクロック信号に基づき、読取用記憶部６３に対して指令を出力することで、各Ｄフリップフロップ回路７１が保持しているＱ値を読取用記憶部６３にて読み取らせる。例えば、記憶部出力制御部６２３が出力する読取指令は、保持回路出力制御部６２２が出力する制御クロックよりも僅かに遅い制御クロックとして出力される。

【0042】

一方、メイン制御部６０の信号制御部６０１は、タイミングジェネレータ６８に対して生成するクロック信号およびデータ信号の種類、生成／停止などの指令を含む制御信号を送信して、タイミングジェネレータ６８による試験信号の生成を制御する。

【0043】

記憶読出部６０２は、適宜のタイミングで読取用記憶部６３にアクセスして、読取用記憶部６３のレジスタに記憶された応答結果コードを読み出し、メイン制御部６０に記憶する。

【0044】

判定部６０３は、応答結果コードに基づき、各ＤＵＴ１００が要求仕様を満たしているか否か（すなわち、各ＤＵＴ１００の異常の有無）を判定する。例えば、判定部６０３は、取得した応答結果コードと、パターンジェネレータの試験信号に基づく入力コードとを比較して、応答結果コードと入力コードが一致の場合に各ＤＵＴ１００の正常を判定し、応答結果コードと入力コードが不一致の場合に各ＤＵＴ１００のいずれかの異常（故障）を判定する。また不一致の場合に、判定部６０３は、応答結果コードに基づき故障が生じている各ＤＵＴ１００を特定する。

【0045】

本実施形態に係る検査装置１は、基本的には以上のように構成されるものであり、以下その動作（検査方法）について、図４を参照して説明する。図４は、本実施形態に係る検査方法のフロー図である。

【0046】

検査装置１は、コントローラ５０の制御下に、ウエハＷを載置したステージ４０を移動させて、プローブカード３２の各プローブ３３にウエハＷの各ＤＵＴ１００を接触させる。テスタ３０のメイン制御部６０は、各プローブ３３と各ＤＵＴ１００の接触後に、コントローラ５０からのテスト指令を受けることで、本実施形態に係る検査方法を開始する。

【0047】

検査の開始において、メイン制御部６０の信号制御部６０１は、タイミングジェネレータ６８を制御して試験信号を生成することで、タイミングジェネレータ６８から各デジタルファンクション６１に試験信号を送信させる（ステップＳ１）。なお、図４中では図示の便宜のために、タイミングジェネレータ６８の記載を省略している。

【0048】

デジタルファンクション６１は、試験信号を受信すると、信号入出力回路６４の共通信号ライン６５および各分岐ライン６６を介して、並列に接続されている各ＤＵＴ１００に試験信号を送信する（ステップＳ２）。また、デジタルファンクション６１は、試験信号に基づくクロック信号を読取用制御部６２に送信する（ステップＳ３）。これにより、読取用制御部６２のクロック取得部６２１は、デジタルファンクション６１から送信されるクロック信号を受信する。

【0049】

読取用制御部６２の保持回路出力制御部６２２は、受信したクロック信号に基づき信号入出力回路６４の各Ｄフリップフロップ回路７１に送信する制御クロックの送信タイミングを制御して、制御クロックを送信する（ステップＳ４）。この際、読取用制御部６２は、並列接続されている各Ｄフリップフロップ回路７１のＣＫ端子に対して、制御クロックを同時に送信することができる。

【0050】

一方、各ＤＵＴ１００は、デジタルファンクション６１から試験信号を受信すると、内部の回路構造に基づき試験信号に応じたデバイス信号を、各ＤＵＴ１００のＩ／Ｏピンから出力する（ステップＳ５）。デバイス信号は、分岐ライン６６および保持回路入力ライン７２を介してＤフリップフロップ回路７１のＤ端子に入力される。そして、Ｄフリップフロップ回路７１は、ＣＫ端子に入力される読取用制御部６２の制御クロックの立ち上がりタイミングに応じて、デバイス信号の値を保持する（ステップＳ６）。

【0051】

また、読取用制御部６２の記憶部出力制御部６２３は、読取用記憶部６３に各Ｄフリップフロップ回路７１のＱ値を読み取る指令（制御クロック）を送信する（ステップＳ７）。これにより、読取用記憶部６３には、各Ｄフリップフロップ回路７１のＱ値が同時に取り込まれる（ステップＳ８）。読取用記憶部６３は、当該各Ｄフリップフロップ回路７１のＱ値をレジスタに記憶する。

【0052】

その後、メイン制御部６０の記憶読出部６０２は、適宜のタイミングで読取用記憶部６３にアクセスし、読取用記憶部６３のレジスタに記憶された応答結果コードを読み出す（ステップＳ９）。

【0053】

そして、メイン制御部６０の判定部６０３は、読み出した応答結果コードに基づき各ＤＵＴ１００に異常が生じているか否かを判定する（ステップＳ１０）。各ＤＵＴ１００が正常の場合、判定部６０３は、今回のＤＵＴ１００が正常である旨の情報をメモリに記憶する。一方、いずれかのＤＵＴ１００に異常が生じている場合、判定部６０３は、そのＤＵＴ１００を特定して異常を示すコードをメモリに記憶する。

【0054】

以上のフローが終了すると、コントローラ５０は、ウエハＷの複数のＤＵＴ１００全てについて検査を行ったか否かを判定する。ウエハＷ上のＤＵＴ１００のうち未検査のＤＵＴ１００がある場合には、コントローラ５０は、プローブカード３２と相対的にウエハＷの位置を移動し、その後に上記の動作を繰り返すことで、ウエハＷの検査を継続する。一方、ウエハＷ上の全てのＤＵＴ１００を検査した場合には、ウエハＷをローダ１０に搬出して検査を終了する。

【0055】

以上のように、検査装置１および検査方法は、各ＤＵＴ１００に接続される各信号保持回路７０により各ＤＵＴ１００のデバイス信号を保持することで、信号入出力回路６４の各分岐ライン６６にスイッチを設ける必要がなくなる。すなわち、各信号保持回路７０は、対応するＤＵＴ１００のデバイス信号を一時的に保持して、その情報（Ｑ値）を読取用記憶部６３にまとめて送信できる。このため、検査装置１は、スイッチの順次切り替えを不要としつつ、デバイス信号に関わる情報を短時間にまとめて得ることができ、テストの効率化を促すことができる。また、検査装置１は、各分岐ライン６６のスイッチを省くことで回路規模を削減することが可能となる。

【0056】

なお、本開示に係る検査装置１および検査方法は、上記の実施形態に限定されず、種々の変形例をとり得る。例えば、検査装置１は、複数のテスタ３０を備え、複数のテスタ３０毎にウエハＷを搬送して、ウエハＷの各ＤＵＴ１００の検査を行う装置であってもよい。また以下、図５～図７を参照して、幾つかの変形例について説明していく。

【0057】

図５は、第１変形例に係るテスタ３０Ａと、ウエハＷの各ＤＵＴ１００との接触状態における等価回路を示す概略説明図である。図５に示すように、第１変形例に係るテスタ３０Ａは、信号保持回路７０として、Ｄフリップフロップ回路７１に代えてサンプルホールド回路７５を適用した点で、上記の実施形態に係るテスタ３０と異なる。

【0058】

このサンプルホールド回路７５は、１つのＦＥＴスイッチ７６と、コンデンサ７７とを有する。このＦＥＴスイッチ７６のソースには、保持回路入力ライン７２が接続され、各ＤＵＴ１００から出力されるデバイス信号が入力される。ＦＥＴスイッチ７６のゲートには、クロックライン７３が接続され、読取用制御部６２から送信される制御クロックが入力される。ＦＥＴスイッチ７６のドレインには、保持回路出力ライン７４が接続される。このＦＥＴスイッチ７６には、高速な応答性を有するトランジスタを適用することが好ましい。

【0059】

コンデンサ７７は、保持回路出力ライン７４に接続された一端と、接地された他端とを有し、ＦＥＴスイッチ７６から出力されたデバイス信号を保持（ラッチ）する。このように構成されたサンプルホールド回路７５は、ＦＥＴスイッチ７６のゲートに入力された制御クロックの立下り時におけるデバイス信号の電圧を保持することができる。そのため、テスタ３０は、読取用記憶部６３によりコンデンサ７７に保持された電圧値を読み取りおよび記憶することで、上記のテスタ３０と同様に、各ＤＵＴ１００のデバイス信号の情報を取り込むことができる。したがって、第１変形例に係るテスタ３０Ａでも、上記のテスタ３０と同様の効果を得ることができる。

【0060】

図６は、第２変形例に係るテスタ３０Ｂと、ウエハＷの各ＤＵＴ１００との接触状態における等価回路を示す概略説明図である。第２変形例に係るテスタ３０Ｂは、信号入出力回路６４の複数の分岐ライン６６毎にスイッチ構造８０を設けた点で、上記のテスタ３０、３０Ａとは異なる。

【0061】

具体的には、各スイッチ構造８０は、保持回路入力ライン７２の接続点とＤＵＴ１００の間に設けられて、分岐ライン６６の接続（オン）および遮断（オフ）を切り替える。各スイッチ構造８０は、メイン制御部６０（または読取用制御部６２）の制御下に、オン／オフの切り替え動作を行う。なお、スイッチ構造８０は、共通信号ライン６５の終端（分岐点）と抵抗素子６７との間に設けられてもよい。あるいは、スイッチ構造８０は、抵抗素子６７と保持回路入力ライン７２の接続点との間に設けられてもよい。

【0062】

メイン制御部６０は、各ＤＵＴ１００から信号保持回路７０へのデバイス信号の読取時に、各スイッチ構造８０のオン／オフを切り替えることで、選択した各ＤＵＴ１００のデバイス信号を読み取ることができる。例えば、メイン制御部６０は、各ＤＵＴ１００のうちいずれか１つをオンする一方で他をオフする動作を、１個ずつ順に行うことで、各ＤＵＴ１００のデバイス信号を順に読み取ることが可能となる。

【0063】

このように、テスタ３０Ｂは、スイッチ構造８０を備えることで、信号保持回路７０を有する構成でも、従来のプログラムを変えることなく、各ＤＵＴ１００のテストを行うことができる。また、テスタ３０Ｂは、全てのスイッチ構造８０をオンにすれば、上記の実施形態と同じ動作を行うことができる。

【0064】

図７は、第３変形例に係るテスタ３０Ｃと、ウエハＷの各ＤＵＴ１００との接触状態における等価回路を示す概略説明図である、第３変形例に係るテスタ３０Ｃは、保持回路入力ライン７２においてＤフリップフロップ回路７１の近傍位置にバッファ８５を備えた点で、上記のテスタ３０、３０Ａ、３０Ｃと異なる。

【0065】

バッファ８５は、ＤＵＴ１００とＤフリップフロップ回路７１の間の配線が長い箇所に設けられ、ＤＵＴ１００のデバイス信号の電圧を一旦補正して、Ｄフリップフロップ回路７１への誤入力を防止する。なお、図７では、Ｄフリップフロップ回路７１毎にバッファ８５を設置しているが、バッファ８５は、配線の長さに応じて適宜設けられればよい。したがって、テスタ３０Ｃは、バッファ８５を備えるＤフリップフロップ回路７１と、バッファ８５を備えないＤフリップフロップ回路７１とがあってもよい。

【0066】

以上の実施形態で説明した本開示の技術的思想および効果について以下に記載する。

【0067】

本開示の第１の態様は、複数の検査対象デバイス（ＤＵＴ１００）の電気的検査を行う検査装置１であって、複数の検査対象デバイスの各々に接続され、複数の検査対象デバイスが出力するデバイス信号を保持する複数の信号保持回路７０と、複数の信号保持回路７０によるデバイス信号の保持動作を制御するように構成された読取用制御部６２と、複数の信号保持回路７０に保持されたデバイス信号に関わる情報をまとめて記憶する読取用記憶部６３と、を備える。

【0068】

上記によれば、検査装置１は、信号保持回路７０において複数の検査対象デバイス（ＤＵＴ１００）のデバイス信号をそれぞれ保持して、各デバイス信号に関わる情報を読取用記憶部６３にまとめて記憶することができる。これにより、検査装置１は、複数の検査対象デバイス毎にデバイス信号を読み取らなくてもよくなるため、各検査対象デバイスの電気的検査を効率的に行うことが可能となる。

【0069】

また、読取用記憶部６３が記憶しているデバイス信号に関わる情報をまとめて取得し、複数の検査対象デバイス（ＤＵＴ１００）の電気的検査を行うメイン制御部６０を備える。これにより、検査装置１は、メイン制御部６０において各検査対象デバイスの異常の有無をスムーズに検査することができる。

【0070】

また、複数の検査対象デバイス（ＤＵＴ１００）が並列に接続されるデジタルファンクション６１と、デジタルファンクション６１の所定のＩ／Ｏピンに接続される共通信号ライン６５と、共通信号ライン６５から分岐して複数の検査対象デバイスに接続される分岐ライン６６と、分岐ライン６６の途中位置に設けられる抵抗素子６７と、を含み、複数の信号保持回路７０は、抵抗素子６７と検査対象デバイスの間の分岐ライン６６に接続されている。これにより、検査装置１は、複数の検査対象デバイスから各分岐ライン６６に出力されるデバイス信号が他の分岐ライン６６に向かうことを抵抗素子６７によって防いで、適宜の信号保持回路７０にデバイス信号を確実に導くことができる。

【0071】

また、読取用制御部６２は、デジタルファンクション６１から出力されるクロック信号を受信することに基づき、信号保持回路７０に対する制御クロックの出力を制御する。これにより、検査装置１は、信号保持回路７０による検査対象デバイス（ＤＵＴ１００）のデバイス信号の保持動作を精度よく制御することができる。

【0072】

また、複数の信号保持回路７０は、読取用制御部６２に対して並列に接続され、読取用制御部６２から出力される制御クロックに基づき、複数の検査対象デバイス（ＤＵＴ１００）のデバイス信号を同時に保持する。これにより、検査装置１は、各信号保持回路７０によるデバイス信号の保持を短時間に行うことができ、テストを一層高速化することが可能となる。

【0073】

また、読取用記憶部６３は、読取用制御部６２から読取指令を受信していない状態で信号保持回路７０のデバイス信号に関わる情報を記憶しない一方で、読取用制御部６２から読取指令を受信したことに基づき信号保持回路７０からのデバイス信号に関わる情報を記憶する。これにより、検査装置１は、信号保持回路７０のデバイス信号に関わる情報を適切なタイミングで記憶することができる。

【0074】

また、複数の信号保持回路７０は、Ｄフリップフロップ回路７１であり、複数の検査対象デバイス（ＤＵＴ１００）は、複数のＤフリップフロップ回路７１のＤ端子に各々接続されている。このように、Ｄフリップフロップ回路７１を適用することで、検査装置１は、各検査対象デバイスのデバイス信号を簡単に保持することができる。

【0075】

また、複数のＤフリップフロップ回路７１のＣＫ端子は、読取用制御部６２に対して並列に接続され、複数のＤフリップフロップ回路７１のＱ端子は、読取用記憶部６３に各々接続されている。これにより、各Ｄフリップフロップ回路７１は、読取用制御部６２からの制御クロックに応じて各検査対象デバイス（ＤＵＴ１００）のデバイス信号を保持し、また保持したデバイス信号に関わる情報を読取用記憶部６３に記憶させることができる。

【0076】

また、複数の信号保持回路７０は、ＦＥＴスイッチ７６と、コンデンサ７７とを有するサンプルホールド回路７５であり、複数の検査対象デバイス（ＤＵＴ１００）は、複数のＦＥＴスイッチ７６のソースに各々接続され、読取用制御部６２は、複数のＦＥＴスイッチ７６のゲートに接続され、読取用記憶部６３は、複数のＦＥＴスイッチ７６のドレインに接続され、コンデンサ７７は、複数のＦＥＴスイッチ７６のドレインと読取用記憶部６３の間に接続される。このように、サンプルホールド回路７５を適用することでも、検査装置１は、各検査対象デバイスのデバイス信号を保持することができる。

【0077】

また、複数の検査対象デバイス（ＤＵＴ１００）は、１つの基板（ウエハＷ）に形成されたものであり、検査装置１は、基板を三次元方向に移動して複数の検査対象デバイスと複数のプローブ３３とを接触させることで、複数の検査対象デバイスの各々と複数の信号保持回路７０の各々とを導通させて、複数の検査対象デバイスの電気的検査を行う。これにより、検査装置１は、基板上の複数の検査対象デバイスを効率的に検査できる。

【0078】

また、本開示の第２の態様は、複数の検査対象デバイス（ＤＵＴ１００）の電気的検査を行う検査方法であって、読取用制御部６２による保持動作に基づき、複数の検査対象デバイスの各々に接続される複数の信号保持回路７０において、複数の検査対象デバイスが出力するデバイス信号を保持する工程と、複数の信号保持回路７０に保持されたデバイス信号に関わる情報を読取用記憶部６３にまとめて記憶する工程と、を有する。この場合でも、検査方法は、各検査対象デバイスの電気的検査を効率的に行うことができる。

【0079】

今回開示された実施形態に係る検査装置１および検査方法は、すべての点において例示であって制限的なものではない。実施形態は、添付の請求の範囲およびその主旨を逸脱することなく、様々な形態で変形および改良が可能である。上記複数の実施形態に記載された事項は、矛盾しない範囲で他の構成も取り得ることができ、また、矛盾しない範囲で組み合わせることができる。

【符号の説明】

【0080】

１ 検査装置
６２ 読取用制御部
６３ 読取用記憶部
７０ 信号保持回路
１００ 検査対象デバイス（ＤＵＴ）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】