特開 2023-153181 複数の部分を含み、プログラム妨害を低減するために使用されるメモリ、およびそのプログラム方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023153181

(43)【公開日】2023-10-17

(54)【発明の名称】複数の部分を含み、プログラム妨害を低減するために使用されるメモリ、およびそのプログラム方法

(51)【国際特許分類】

   G11C 16/34 20060101AFI20231005BHJP

   G11C 16/04 20060101ALI20231005BHJP

   G11C 16/08 20060101ALI20231005BHJP

   H10B 43/40 20230101ALI20231005BHJP

   H10B 43/27 20230101ALI20231005BHJP

   H01L 21/336 20060101ALI20231005BHJP

   H10B 41/27 20230101ALI20231005BHJP

   H10B 41/40 20230101ALI20231005BHJP

【ＦＩ】

G11C16/34 116

G11C16/04 170

G11C16/08 130

H10B43/40

H10B43/27

H01L29/78 371

H10B41/27

H10B41/40

【審査請求】有

【請求項の数】16

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2023123481

(22)【出願日】2023-07-28

(62)【分割の表示】P 2022503862の分割

【原出願日】2020-02-10

(71)【出願人】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】ヤリ・ソン

(72)【発明者】

【氏名】シャンナン・ジャオ

(72)【発明者】

【氏名】イン・クイ

(57)【要約】

【課題】メモリおよびプログラム方法に関する。
【解決手段】メモリは、第1の部分、第2の部分、およびコントローラを含む。第1の部分は、第1のワードラインからk番目のワードラインまでを含む。第2の部分は、第1の部分の上に形成され、(k+1)番目のワードラインからm番目のワードラインまでを含む。プログラム動作を実行するためにx番目のワードラインが使用される場合、コントローラは、第1の電圧を第1のワードラインから(x-2)番目のワードラインに、第2の電圧を(x-1)番目のワードラインに、および第3の電圧を(x+1)番目のワードラインに印加するために使用される。x、k、およびmは正の整数である。
【選択図】図1

【特許請求の範囲】

【請求項1】

下から上に向かって、第1のワードラインからk番目のワードラインまでを備える第1の部分と、
前記第1の部分の上に形成され、下から上に向かって、(k+1)番目のワードラインからm番目のワードラインまでを備える第2の部分と、
プログラム動作を実行するためにx番目のワードラインが使用される場合、第1の電圧を前記第1のワードラインから(x-2)番目のワードラインに、第2の電圧を(x-1)番目のワードラインに、および第3の電圧を(x+1)番目のワードラインに印加するように構成されるコントローラと
を備え、
x、k、およびmが正の整数であり、1<k<mであり、3≦xである、メモリ。

【請求項2】

前記プログラム動作を実行するために前記x番目のワードラインが使用される場合、前記コントローラが、第4の電圧を(x+2)番目のワードラインから前記m番目のワードラインに印加するようにさらに構成され、x<(m-1)である、請求項1に記載のメモリ。

【請求項3】

前記第2の部分の上に形成され、下から上に向かって、(m+1)番目のワードラインからn番目のワードラインまでを備える第3の部分をさらに備え、
前記コントローラが、前記プログラム動作を実行するために前記x番目のワードラインが使用される場合、第4の電圧を(x+2)番目のワードラインから前記n番目のワードラインに印加するようにさらに構成され、m<nであり、x<(n-1)である、請求項1に記載のメモリ。

【請求項4】

前記x番目のワードラインが前記第1の部分にある場合、前記第1の電圧が第1のレベルを有し、
前記x番目のワードラインが前記第2の部分にある場合、前記第1の電圧が第2のレベルを有し、
前記x番目のワードラインが前記第3の部分にある場合、前記第1の電圧が第3のレベルを有し、
前記第1のレベルが前記第2のレベルより低く、前記第2のレベルが前記第3のレベルより低い、請求項3に記載のメモリ。

【請求項5】

前記x番目のワードラインが前記第1の部分にある場合、前記第1の電圧が第1のレベルを有し、
前記x番目のワードラインが前記第2の部分にある場合、前記第1の電圧が第2のレベルを有し、
前記第1のレベルが前記第2のレベルよりも低い、請求項1に記載のメモリ。

【請求項6】

前記第1の部分の上に形成された下部ダミーワードラインと、
前記第2の部分の下に形成された上部ダミーワードラインと、
前記下部ダミーワードラインと前記上部ダミーワードラインとの間に形成された接合酸化物層と
をさらに備え、
前記メモリが2デッキ構造を有する、請求項1に記載のメモリ。

【請求項7】

下から上に向かって、(m+1)番目のワードラインからn番目のワードラインまでを備える第1の部分と、
前記第1の部分の下に形成され、下から上に向かって、(k+1)番目のワードラインからm番目のワードラインまでを備える第2の部分と、
プログラム動作を実行するためにx番目のワードラインが使用される場合、第1の電圧を(x+2)番目のワードラインから前記n番目のワードラインに、第2の電圧を(x+1)番目のワードラインに、第3の電圧を(x-1)番目のワードラインに、第4の電圧を前記(m+1)番目のワードラインから(x-2)番目のワードラインに、および第5の電圧を前記(k+1)番目のワードラインから前記m番目のワードラインに印加するように構成される、コントローラと
を備え、
x、k、およびmが整数であり、0≦k<mであり、(m+2)<x<(n-1)であり、前記第5の電圧が前記第4の電圧よりも低い、メモリ。

【請求項8】

前記第2の部分の下に形成された第3の部分をさらに備え、下から上に向かって、第1のワードラインからk番目のワードラインまでを備え、
前記コントローラが、前記プログラム動作を実行するために前記x番目のワードラインが使用される場合、第6の電圧を前記第1のワードラインから前記k番目のワードラインに印加するようにさらに構成され、0<kであり、前記第6の電圧が前記第5の電圧より低い、請求項7に記載のメモリ。

【請求項9】

前記第1の部分の上に形成される第3の部分をさらに備え、複数のワードラインを備え、
前記コントローラが、前記プログラム動作を実行するために前記x番目のワードラインが使用される場合、前記第1の電圧を前記複数のワードラインに印加するようにさらに構成される、請求項7に記載のメモリ。

【請求項10】

前記第1の部分の下に形成された上部ダミーワードラインと、
前記第2の部分の上に形成された下部ダミーワードラインと、
前記上部ダミーワードラインと前記下部ダミーワードラインとの間に形成された接合酸化物層と
をさらに備え、
前記メモリが2デッキ構造を有する、請求項7に記載のメモリ。

【請求項11】

メモリのプログラム方法であって、前記メモリが第1の部分および第2の部分を備え、前記第1の部分が、下から上に向かって、第1のワードラインからk番目のワードラインまでを備え、前記第2の部分が前記第1の部分の上に形成され、下から上に向かって、(k+1)番目のワードラインからm番目のワードラインまでを備え、前記プログラム方法が、
プログラム動作を実行するためにx番目のワードラインが使用される場合、第1の電圧を、前記第1のワードラインから(x-2)番目のワードラインに印加するステップと、
第2の電圧を(x-1)番目のワードラインに印加するステップと、
第3の電圧を(x+1)番目のワードラインに印加するステップと
を備え、
x、k、およびmが正の整数であり、1<k<mであり、3≦xである、プログラム方法。

【請求項12】

第4の電圧を(x+2)番目のワードラインから前記m番目のワードラインに印加するステップをさらに備え、
x<(m-1)である、請求項11に記載のプログラム方法。

【請求項13】

前記メモリが、前記第2の部分の上に形成される第3の部分をさらに備え、前記第3の部分が、下から上に向かって、(m+1)番目のワードラインからn番目のワードラインまでを備え、前記プログラム方法が、
第4の電圧を(x+2)番目のワードラインから前記n番目のワードラインに印加するステップをさらに備え、
m<nであり、x<(n-1)である、請求項11に記載のプログラム方法。

【請求項14】

前記x番目のワードラインが前記第1の部分にある場合、前記第1の電圧が第1のレベルを有し、
前記x番目のワードラインが前記第2の部分にある場合、前記第1の電圧が第2のレベルを有し、
前記x番目のワードラインが前記第3の部分にある場合、前記第1の電圧が第3のレベルを有し、
前記第1のレベルが前記第2のレベルより低く、前記第2のレベルが前記第3のレベルより低い、請求項13に記載のプログラム方法。

【請求項15】

前記x番目のワードラインが前記第1の部分にある場合、前記第1の電圧が第1のレベルを有し、
前記x番目のワードラインが前記第2の部分にある場合、前記第1の電圧が第2のレベルを有し、
前記第1のレベルが前記第2のレベルよりも低い、請求項11に記載のプログラム方法。

【請求項16】

前記メモリが、
前記第1の部分の上に形成された下部ダミーワードラインと、
前記第2の部分の下に形成された上部ダミーワードラインと、
前記下部ダミーワードラインと前記上部ダミーワードラインとの間に形成された接合酸化物層と
をさらに備え、
前記メモリが2デッキ構造を有する、請求項11に記載のプログラム方法。

【請求項17】

メモリのプログラム方法であって、前記メモリが、第1の部分、および前記第1の部分の下に形成された第2の部分を備え、前記第1の部分が、下から上に向かって、(m+1)番目のワードラインからn番目のワードラインまでを備え、前記第2の部分が、下から上に向かって、(k+1)番目のワードラインからm番目のワードラインまでを備え、前記プログラム方法が、
プログラム動作を実行するためにx番目のワードラインが使用される場合、第1の電圧を、(x+2)番目のワードラインから前記n番目のワードラインに印加するステップと、
第2の電圧を(x+1)番目のワードラインに印加するステップと、
第3の電圧を(x-1)番目のワードラインに印加するステップと、
第4の電圧を前記(m+1)番目のワードラインから(x-2)番目のワードラインに印加するステップと、
第5の電圧を前記(k+1)番目のワードラインから前記m番目のワードラインに印加するステップと
を備え、
x、k、およびmが整数であり、0≦k<mであり、(m+2)<x<(n-1)であり、前記第5の電圧が前記第4の電圧よりも低い、プログラム方法。

【請求項18】

前記メモリが、前記第2の部分の下に形成された第3の部分をさらに備え、前記第3の部分が、下から上に向かって、第1のワードラインからk番目のワードラインまでを備え、前記プログラム方法が、
第6の電圧を前記第1のワードラインから前記k番目のワードラインに印加するステップをさらに備え、
0<kであり、前記第6の電圧が前記第5の電圧より低い、請求項17に記載のプログラム方法。

【請求項19】

前記メモリが、前記第1の部分の上に形成された第3の部分をさらに備え、前記第3の部分が複数のワードラインを備え、前記プログラム方法が、
前記第1の電圧を前記第3の部分の前記複数のワードラインに印加するステップをさらに備える、請求項17に記載のプログラム方法。

【請求項20】

前記メモリが、
前記第1の部分の下に形成された上部ダミーワードラインと、
前記第2の部分の上に形成された下部ダミーワードラインと、
前記上部ダミーワードラインと前記下部ダミーワードラインとの間に形成された接合酸化物層と
をさらに備え、
前記メモリが2デッキ構造を有する、請求項17に記載のプログラム方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、メモリおよびプログラム方法に、より詳細には、複数の部分を含み、プログラム妨害(program disturbance)を低減するために使用されるメモリ、およびそのプログラム方法に関する。

【背景技術】

【0002】

メモリの容量を増やすために、3次元構造のメモリが開発された。たとえば、現在、3次元スタックNANDフラッシュメモリを利用することができる。

【0003】

メモリの3次元構造は、同じ領域により多くのデータを記憶するために、複数の層を含むことができる。この構造は、メモリの容量を増やすために効果的であることが証明されている。

【0004】

しかしながら、層数を増やすと、プログラム妨害がより顕著になる。プログラム妨害は、メモリのプログラミングの失敗率を高める。また、複数層のメモリを使用する場合にも通過電圧妨害が発生する。

【発明の概要】

【発明が解決しようとする課題】

【0005】

したがって、3次元メモリを動作する際のプログラム妨害と通過電圧妨害を低減するためのソリューションが当分野で必要とされている。

【課題を解決するための手段】

【0006】

一実施形態は、第1の部分、第2の部分、およびコントローラを含むメモリを提供する。第1の部分は、下から上に向かって、第1のワードラインからk番目のワードラインまでを含む。第2の部分は、第1の部分の上に形成され、下から上に向かって、(k+1)番目のワードラインからm番目のワードラインまでを含む。プログラム動作を実行するためにx番目のワードラインが使用される場合、コントローラは、第1の電圧を第1のワードラインから(x-2)番目のワードラインに、第2の電圧を(x-1)番目のワードラインに、および第3の電圧を(x+1)番目のワードラインに印加するために使用される。x、k、およびmは正の整数である。

【0007】

一実施形態は、第1の部分、第2の部分、およびコントローラを含むメモリを提供する。第1の部分は、下から上に向かって、(m+1)番目のワードラインからn番目のワードラインまでを含む。第2の部分は、第1の部分の下に形成され、下から上に向かって、(k+1)番目のワードラインからm番目のワードラインまでを含む。プログラム動作を実行するためにx番目のワードラインが使用される場合、コントローラは、第1の電圧を(x+2)番目のワードラインからn番目のワードラインに、第2の電圧を(x+1)番目のワードラインに、第3の電圧を(x-1)番目のワードラインに、第4の電圧を(m+1)番目のワードラインから(x-2)番目のワードラインに、および第5の電圧を(k+1)番目のワードラインからm番目のワードラインに印加するために使用される。x、k、およびmは整数である。第5の電圧は第4の電圧よりも低い。

【0008】

一実施形態は、メモリを動作するために使用されるプログラム方法を提供する。メモリは、第1の部分および第2の部分を含む。第1の部分は、下から上に向かって、第1のワードラインからk番目のワードラインまでを含む。第2の部分は、第1の部分の上に形成され、下から上に向かって、(k+1)番目のワードラインからm番目のワードラインまでを含む。プログラム動作を実行するためにx番目のワードラインが使用される場合、プログラム方法は、第1の電圧を、第1のワードラインから(x-2)番目のワードラインに印加するステップと、第2の電圧を(x-1)番目のワードラインに印加するステップと、第3の電圧を(x+1)番目のワードラインに印加するステップとを含む。

【0009】

一実施形態は、メモリを動作するために使用されるプログラム方法を提供する。メモリは、第1の部分、および第1の部分の下に形成された第2の部分を含む。第1の部分は、下から上に向かって、(m+1)番目のワードラインからn番目のワードラインまでを含む。第2の部分は、下から上に向かって、(k+1)番目のワードラインからm番目のワードラインまでを含む。本プログラム方法は、プログラム動作を実行するためにx番目のワードラインが使用される場合、第1の電圧を、(x+2)番目のワードラインからn番目のワードラインに印加するステップと、第2の電圧を(x+1)番目のワードラインに印加するステップと、第3の電圧を(x-1)番目のワードラインに印加するステップと、第4の電圧を(m+1)番目のワードラインから(x-2)番目のワードラインに印加するステップと、第5の電圧を(k+1)番目のワードラインからm番目のワードラインに印加するステップとを含む。x、k、およびmは整数である。第5の電圧は第4の電圧よりも低い。

【0010】

本発明のこれらおよび他の目的は、様々な図および図面に示されている好ましい実施形態の以下の詳細な説明を読んだ後、当業者には間違いなく明らかになるであろう。

【図面の簡単な説明】

【0011】

【図1】一実施形態によるメモリを示す図である。

【図2】別の条件において動作する図1のメモリを示す図である。

【図3】別の実施形態によるメモリを示す図である。

【図4】他の条件において動作する図3のメモリを示す図である。

【図5】他の条件において動作する図3のメモリを示す図である。

【図6】別の実施形態によるメモリを示す図である。

【図7】別の実施形態によるメモリを示す図である。

【図8】別の条件において動作する図7のメモリを示す図である。

【図9】別の実施形態によるメモリを示す図である。

【図10】別の条件において動作する図9のメモリを示す図である。

【図11】別の実施形態によるメモリを示す図である。

【図12】一実施形態によるプログラム方法のフローチャートを示す図である。

【図13】別の実施形態によるプログラム方法のフローチャートを示す図である。

【発明を実施するための形態】

【0012】

図1は、一実施形態によるメモリ100を示している。メモリ100は、第1の部分110、第2の部分120、およびコントローラ190を含み得る。第1の部分110は、下から上に向かって、第1のワードラインWL1からk番目のワードラインWLkまでを含み得る。第2の部分120は、第1の部分110の上に形成され得、下から上に向かって、(k+1)番目のワードラインWL(k+1)からm番目のワードラインWLmまでを含む。

【0013】

本文において、ワードラインがプログラムされていると言われる場合、それは、ワードラインがプログラム動作を実行するために使用されることを意味し得る。本文において述べられているプログラム動作は、たとえば、トランジスタのセットを使用して形成されたメモリセルをプログラミングするための動作であり得る。

【0014】

プログラム動作を実行するためにx番目のワードラインWLxが使用される場合、コントローラ190は、プログラム電圧Vpgmをx番目のワードラインWLxに印加し得、コントローラ190は、第1の電圧V1を第1のワードラインWL1から(x-2)番目のワードラインWL(x-2)までに印加し得、コントローラ190は、第2の電圧V2を(x-1)番目のワードラインWL(x-1)に印加し得、コントローラ190は、第3の電圧V3を (x+1)番目のワードラインWL(x+1)に印加し得る。x、k、およびmは正の整数であり、1<k<mであり、3≦xである。

【0015】

図1に示されるように、コントローラ190は、プログラム動作を実行するためにx番目のワードラインWLxが使用される場合、第4の電圧V4を(x+2)番目のワードラインWL(x+2)からm番目のワードラインWLmまでに印加し得、x<m-1である。

【0016】

図1において、例として、x番目のワードラインWLxは、第1の部分110に配置されている。しかしながら、x番目のワードラインWLxは、別の条件において第2の部分120に配置され得る。

【0017】

図2は、別の条件において動作する図1のメモリ100を示している。図2において、x番目のワードラインWLxは、第2の部分120に配置されている。印加される電圧に関して、図2は、図1と同様であり得るが、繰り返し説明されていない。

【0018】

図1および図2は単なる例であり、上記のワードラインWL(x-2)、WL(x-1)、WL(x+1)、およびWL(x+2)の各々は、第1の部分110または第2の部分120に配置することができる。

【0019】

メモリ100に関して、第1の電圧V1は、x番目のワードラインWLxが第1の部分110にある場合に第1のレベルを有し得、x番目のワードラインWLxが第2の部分120にある場合に第2のレベルを有し得、第1のレベルは第2のレベルより低くなり得る。たとえば、図1における第1の電圧V1は、図2における第1の電圧V1よりも低い値を有し得る。

【0020】

図3は、別の実施形態によるメモリ300を示している。メモリ100および300に関して、メモリ300は、第1の部分110および第2の部分120に加えて、第3の部分130を含み得る。

【0021】

第3の部分130は、第2の部分120の上に形成され得、下から上に向かって、(m+1)番目のワードラインWL(m+1)からn番目のワードラインWLnまでを含む。図3に示されるように、コントローラ190は、プログラム動作を実行するためにx番目のワードラインWLxが使用される場合、第4の電圧V4を(x+2)番目のワードラインWL(x+2)からn番目のワードラインWLnまでに印加し得、m<nであり、x<(n-1)である。

【0022】

図4および図5は、他の条件において動作する図3のメモリ300を示している。図3において、プログラム動作を実行するために使用されるx番目のワードラインWLxは、第1の部分110にある。図4および図5において、x番目のワードラインWLxは、それぞれ第2の部分120および第3の部分130にある。

【0023】

図3から図5は単なる例であり、上記のワードラインWL(x-2)、WL(x-1)、WL(x+1)、およびWL(x+2)の各々は、第1の部分110、第2の部分120、または第3の部分130に配置することができる。

【0024】

メモリ300に関して、第1の電圧V1は、x番目のワードラインWLxが第1の部分110にある場合に第1のレベルを有し得、x番目のワードラインWLxが第2の部分120にある場合に第2のレベルを有し得、x番目のワードラインWLxが第3の部分130にある場合に第3のレベルを有し得、第1のレベルは第2のレベルより低くなり得、第2のレベルは第3のレベルより低くなり得る。たとえば、図3における第1の電圧V1は、図4における第1の電圧V1よりも低い値を有し得、図4における第1の電圧V1は、図5における第1の電圧V1よりも低い値を有し得る。

【0025】

図6は、別の実施形態によるメモリ600を示している。メモリ600は、図1および図2のメモリ100と同様であり得る。しかしながら、図1および図2の構造は、ただ1つのデッキを含み得、メモリ600は、2つのデッキの構造を有し得る。言い換えれば、メモリ100は1デッキ構造を有し得、メモリ600は2デッキ構造を有し得る。図6に示されるように、第1の部分110はデッキDECK1のものであり、第2の部分120はデッキDECK2のものである。2つのデッキDECK1およびDECK2は、接合酸化物層OLによって分離され得る。メモリ600は、下部ダミーワードラインDL、上部ダミーワードラインDU、および接合酸化物層OLを含み得る。下部ダミーワードラインDLは、第1の部分110の上に形成され得る。上部ダミーワードラインDUは、第2の部分120の下に形成され得る。接合酸化物層OLは、下部ダミーワードラインDLと上部ダミーワードラインDUとの間に形成され得る。1デッキ構造に印加される電圧は、実施形態による2デッキ構造に印加される電圧のようであり得る。たとえば、メモリ600のワードラインに印加される電圧は、図1および図2のメモリ100のワードラインに印加される電圧のようであり得、繰り返し説明されていない。

【0026】

図7および図8は、別の実施形態による2つの条件で動作するメモリ700を示している。メモリ700は、第1の部分710、第2の部分720、およびコントローラ190を含み得る。第1の部分710は、下から上に向かって、(m+1)番目のワードラインWL(m+1)からn番目のワードラインWLnまでを含み得る。第2の部分720は第1の部分710の下に形成され得、下から上に向かって、(k+1)番目のワードラインWL(k+1)からm番目のワードラインWLmまでを含む。

【0027】

プログラム動作を実行するためにx番目のワードラインが使用される場合、コントローラ190は、第1の電圧V71を(x+2)番目のワードラインWL(x+2)からn番目のワードラインWLnまでに印加し得、コントローラ190は、第2の電圧V72を(x+1)番目のワードラインWL(x+1)に印加し得、コントローラ190は、第3の電圧V73を(x-1)番目のワードラインWL(x-1)に印加し得る。

【0028】

図7に示されるように、ワードラインWLxが第2の部分720に配置されている場合、プログラム動作を実行するためにx番目のワードラインが使用される場合、コントローラ190は第5の電圧V75を(k+1)番目のワードラインWL(k+1)から(x-2)番目のワードラインWL(x-2)に印加し得る。図7において、x、k、およびmは整数であり、(k+2)<x<(m+1)である。図7の状態は、図1の状態と実質的に同様であり得る。しかしながら、図7は、図8から図11を導入するために提供されている。

【0029】

図8に示されるように、プログラム動作を実行するために使用されるワードラインWLxが第1の部分710に配置される場合、第1の電圧V71、第2の電圧V72、および第3の電圧V73は、図7に示されるようにコントローラ190によって印加され得る。しかしながら、コントローラ190は、第4の電圧V74を(m+1)番目のワードラインWL(m+1)から(x-2)番目のワードラインWL(x-2)までに印加し得る。コントローラ190は、第5の電圧V75を(k+1)番目のワードラインWL(k+1)からm番目のワードラインWLmまでに印加することができる。図8において、x、k、およびmは整数であり、0≦k<mであり、(m+2)<x<(n-1)である。第5の電圧V75は第4の電圧V74より低くなり得る。

【0030】

別の実施形態によれば、図6に示されるように、図7および図8に示される第1の部分710および第2の部分720は、それぞれ2つのデッキのものであり得、2つのデッキは、接合酸化物層によって分離され得る。図6に示されるように、2つのデッキは、それぞれ、上部ダミーワードラインおよび下部ダミーワードラインを有し得る。

【0031】

図9は、別の実施形態によるメモリ900を示している。図10は、別の条件において動作する図9のメモリ900を示している。

【0032】

図9に示されるように、メモリ900は、3つの部分910、920、および930を有し得る。第1の部分910および第2の部分920は、図7に示される部分710および720と同様であり得る。第3の部分930は、第1の部分910の上に形成され得、下から上に向かって、複数のワードラインWL(n+1)からWLqまでを含む。図9の条件は、プログラム動作を実行するために使用されるワードラインWLxが最下部920に配置されている図7と同様であり得る。コントローラ190は、図9の複数のワードラインWL(n+1)からWLqまでに第1の電圧V71を印加し得る。変数qは整数であり、q>(n+1)である。

【0033】

図10のメモリ900は、図9に示されるものと同じ構造を有し得る。図10の条件は、プログラム動作を実行するために使用されるワードラインWLxが最下部920の上の部分910に配置されている図8と同様であり得る。部分910および920に印加される電圧は、図8の部分710および720に印加される電圧のようであり得る。図9に示されるように、コントローラ190は、部分930の複数のワードラインWL(n+1)からWLqまでに第1の電圧V71を印加し得る。

【0034】

図11は、別の実施形態によるメモリ1100を示している。メモリ1100の第1の部分1110および第2の部分1120は、図8の部分710および720のようであり得、メモリ1100は、第2の部分1120の下に形成された第3の部分1130をさらに含み得る。同様に、プログラム動作を実行するためにx番目のワードラインWLxが使用され得る。したがって、メモリ1100は、3つの部分を含み得、図9および図10のメモリ900のような構造を有することができる。図11に示されるように、第3の部分1130は、下から上に向かって、第1のワードラインWL1からk番目のワードラインWLkまでを含み得る。コントローラ190は、第6の電圧V76を第1のワードラインWL1からk番目のワードラインWLkまでに印加し得る。0<kであり、第6の電圧V76は第5の電圧V75よりも低い。

【0035】

部分とワードラインの番号付けは同じではないが、図9から図11に示されるメモリ900および1100は、異なる条件において動作する同じメモリと見なされ得る。

【0036】

図9において、プログラム動作を実行するために使用されるワードライン(たとえば、WLx)は、3つの部分の最下部に配置される。

【0037】

図10において、プログラム動作を実行するために使用されるワードライン(たとえば、WLx)は、3つの部分の2番目に低い部分に配置される。

【0038】

図11において、プログラム動作を実行するために使用されるワードライン(たとえば、WLx)は、3つの部分の最上部に配置される。

【0039】

図9から図11に示されるように、プログラム動作を実行するために使用されるワードラインWLxが異なる部分に配置されている場合、対応する部分に従って、ワードラインWLxの下のワードラインに異なる電圧が印加され得る。

【0040】

図9から図11の例において、電圧間の関係は、V76<V75<V74である可能性がある。言い換えれば、プログラム動作を実行するために使用されるワードライン(たとえば、WLx)に対応する部分の下に配置された同じ部分のワードラインに同じ電圧が印加され得、より低い位置に配置される部分のワードラインには、より低い電圧が印加され得る。

【0041】

図12は、一実施形態によるプログラム方法1200のフローチャートを示している。プログラム方法1200は、図1および図2のメモリ100、ならびに図3から図5のメモリ300を動作させるために使用され得る。方法1200は以下のステップを含み得る。
ステップ1210:プログラム動作を実行するためにx番目のワードラインWLxが使用される場合、プログラム方法は、第1の電圧V1を、第1のワードラインWL1から(x-2)番目のワードラインWL(x-2)に印加する、
ステップ1220:第2の電圧V2を(x-1)番目のワードラインWL(x-1)に印加する、
ステップ1230:第3の電圧V3を(x+1)番目のワードラインWL(x+1)に印加する。

【0042】

ステップ1210からステップ1230は、プログラム動作を実行するためにx番目のワードラインWLxが使用される場合に実行され得る。さらに、プログラム動作を実行するためにx番目のワードラインWLxが使用される場合、第4の電圧V4は、図1から図5に示されるように、そして上記のように印加され得る。図1から図5に示される電圧(たとえば、V1、V2、V3、およびV4)間の関係は、上記のようであり得る。

【0043】

図13は、一実施形態によるプログラム方法1300のフローチャートを示している。プログラム方法1300は、図8のメモリ700、図9および図10のメモリ900、ならびに図11のメモリ1100を動作させるために使用され得る。方法1300は以下のステップを含み得る。
ステップ1310:プログラム動作を実行するためにx番目のワードラインWLxが使用される場合、第1の電圧V71を(x+2)番目のワードラインWL(x+2)からn番目のワードラインWLnまでに印加する、
ステップ1320:第2の電圧V72を(x+1)番目のワードラインWL(x+1)に印加する、
ステップ1330:第3の電圧V73を(x-1)番目のワードラインWL(x-1)に印加する、
ステップ1340:第4の電圧V74を(m+1)番目のワードラインWL(m+1)から(x-2)番目のワードラインWL(x-2)までに印加する、
ステップ1350:第5の電圧V75を(k+1)番目のワードラインWL(k+1)からm番目のワードラインWLmまでに印加する。

【0044】

ステップ1310からステップ1350は、プログラム動作を実行するためにx番目のワードラインWLxが使用される場合に実行され得る。さらに、プログラム動作を実行するためにx番目のワードラインWLxが使用される場合、第6の電圧V76は、図11に示されるように、そして上記のように印加され得る。図7から図11に示される電圧(たとえば、V71、V72、V73、V74、V75、およびV76)間の関係は、上記のようであり得る。

【0045】

要約すると、複数の部分を有するように区分されたメモリを使用し、部分に応じてメモリのワードラインに電圧を印加することによって、シミュレーションおよび実験に従って、プログラム妨害および通過電圧妨害が低減され得る。さらに、同じ部分のワードラインまたは異なる部分のワードラインに電圧を印加するために同じ電圧源を使用することによって、必要な電圧源が少なくなり、システムの面積が小さくなる可能性がある。したがって、当分野の問題を低減することができる。

【0046】

当業者は、本発明の教示を保持しながら、デバイスおよび方法の多数の修正および変更が行われ得ることを容易に観察するであろう。したがって、上記の開示は、添付の請求項の境界および範囲によってのみ制限されると解釈されるべきである。

【符号の説明】

【0047】

100 メモリ
110 第1の部分
120 第2の部分
130 第3の部分
190 コントローラ
300 メモリ
600 メモリ
700 メモリ
710 第1の部分
720 第2の部分
900 メモリ
910 第1の部分
920 第2の部分
1100 メモリ
1110 第1の部分
1120 第2の部分
1130 第3の部分
1200 プログラム方法
1300 プログラム方法

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【手続補正書】

【提出日】2023-08-25

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

下から上に向かって、(m+1)番目のワードラインからn番目のワードラインまでを備える第1の部分と、
前記第1の部分の下に形成され、下から上に向かって、(k+1)番目のワードラインからm番目のワードラインまでを備える第2の部分と、
プログラム動作を実行するためにx番目のワードラインが使用される場合、第1の電圧を(x+2)番目のワードラインから前記n番目のワードラインに、第2の電圧を(x+1)番目のワードラインに、第3の電圧を(x-1)番目のワードラインに、第4の電圧を前記(m+1)番目のワードラインから(x-2)番目のワードラインに、および第5の電圧を前記(k+1)番目のワードラインから前記m番目のワードラインに印加するように構成される、コントローラと
を備え、
x、k、およびmが整数であり、0≦k<mであり、(m+2)<x<(n-1)であり、前記第5の電圧が前記第4の電圧よりも低い、メモリ。

【請求項2】

前記第1の部分と前記第2の部分との間の接合酸化物層をさらに備える、請求項1に記載のメモリ。

【請求項3】

前記第1の部分と前記接合酸化物層との間の上部ダミーワードラインと、
前記接合酸化物層と前記第2の部分との間の下部ダミーワードラインと
をさらに備える、請求項2に記載のメモリ。

【請求項4】

前記メモリが、2デッキ構造を有し、
前記第1の部分は、前記2デッキ構造の第1のデッキのものであり、
前記第2の部分は、前記2デッキ構造の第2のデッキのものである、請求項1に記載のメモリ。

【請求項5】

前記第1のデッキおよび前記第2のデッキは、接合酸化物層を介して隣接する、請求項4に記載のメモリ。

【請求項6】

k=0である、請求項1に記載のメモリ。

【請求項7】

前記第2の部分の下に形成された第3の部分をさらに備え、下から上に向かって、第1のワードラインからk番目のワードラインまでを備え、
前記コントローラが、前記プログラム動作を実行するために前記x番目のワードラインが使用される場合、第6の電圧を前記第1のワードラインから前記k番目のワードラインに印加するようにさらに構成され、0<kであり、前記第6の電圧が前記第5の電圧より低い、請求項1に記載のメモリ。

【請求項8】

前記第1の部分の上に形成される第3の部分をさらに備え、複数のワードラインを備え、
前記コントローラが、前記プログラム動作を実行するために前記x番目のワードラインが使用される場合、前記第1の電圧を前記複数のワードラインに印加するようにさらに構成される、請求項1に記載のメモリ。

【請求項9】

メモリのプログラム方法であって、前記メモリが、第1の部分、および前記第1の部分の下に形成された第2の部分を備え、前記第1の部分が、下から上に向かって、(m+1)番目のワードラインからn番目のワードラインまでを備え、前記第2の部分が、下から上に向かって、(k+1)番目のワードラインからm番目のワードラインまでを備え、前記プログラム方法が、
プログラム動作を実行するためにx番目のワードラインが使用される場合、第1の電圧を、(x+2)番目のワードラインから前記n番目のワードラインに印加するステップと、
第2の電圧を(x+1)番目のワードラインに印加するステップと、
第3の電圧を(x-1)番目のワードラインに印加するステップと、
第4の電圧を前記(m+1)番目のワードラインから(x-2)番目のワードラインに印加するステップと、
第5の電圧を前記(k+1)番目のワードラインから前記m番目のワードラインに印加するステップと
を備え、
x、k、およびmが整数であり、0≦k<mであり、(m+2)<x<(n-1)であり、前記第5の電圧が前記第4の電圧よりも低い、プログラム方法。

【請求項10】

前記メモリが、
前記第1の部分と前記第2の部分との間の接合酸化物層をさらに備える、請求項9に記載のプログラム方法。

【請求項11】

前記メモリが、
前記第1の部分と前記接合酸化物層との間の上部ダミーワードラインと、
前記接合酸化物層と前記第2の部分との間の下部ダミーワードラインと
をさらに備る、請求項10に記載のプログラム方法。

【請求項12】

前記メモリが、2デッキ構造を有し、
前記第1の部分は、前記2デッキ構造の第1のデッキのものであり、
前記第2の部分は、前記2デッキ構造の第2のデッキのものである、請求項9に記載のプログラム方法。

【請求項13】

前記第1のデッキおよび前記第2のデッキは、接合酸化物層を介して隣接する、請求項12に記載のプログラム方法。

【請求項14】

k=0である、請求項9に記載のプログラム方法。

【請求項15】

前記メモリが、前記第2の部分の下に形成された第3の部分をさらに備え、前記第3の部分が、下から上に向かって、第1のワードラインからk番目のワードラインまでを備え、前記プログラム方法が、
第6の電圧を前記第1のワードラインから前記k番目のワードラインに印加するステップをさらに備え、
0<kであり、前記第6の電圧が前記第5の電圧より低い、請求項9に記載のプログラム方法。

【請求項16】

前記メモリが、前記第1の部分の上に形成された第3の部分をさらに備え、前記第3の部分が複数のワードラインを備え、前記プログラム方法が、
前記第1の電圧を前記第3の部分の前記複数のワードラインに印加するステップをさらに備える、請求項9に記載のプログラム方法。

【外国語明細書】