特開 2023-154329 スイッチング素子の駆動回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023154329

(43)【公開日】2023-10-19

(54)【発明の名称】スイッチング素子の駆動回路

(51)【国際特許分類】

   H03K 17/08 20060101AFI20231012BHJP

   H02H 7/12 20060101ALI20231012BHJP

   G01R 31/00 20060101ALI20231012BHJP

【ＦＩ】

H03K17/08 Z

H02H7/12 B

G01R31/00

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022063595

(22)【出願日】2022-04-06

(71)【出願人】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110000785

【氏名又は名称】ＳＳＩＰ弁理士法人

(72)【発明者】

【氏名】宮島 一之

【テーマコード（参考）】

2G036

5G053

5J055

【Ｆターム（参考）】

2G036AA22

2G036BB06

2G036BB10

5G053AA02

5G053BA04

5G053CA01

5G053EC03

5J055AX34

5J055BX16

5J055CX07

5J055DX09

5J055DX55

5J055EY01

5J055EY12

5J055EY21

5J055EZ10

5J055EZ31

5J055FX05

5J055FX12

5J055FX13

(57)【要約】

【課題】出力負荷の短絡と、ゲート－エミッタ間の短絡とを区別して判定可能な保護回路を含むスイッチング素子の駆動回路を提供する。
【解決手段】駆動回路は、第１端子及び第２端子間の導通状態を制御端子に入力される制御信号に応じて切り替えることにより駆動可能なスイッチング素子を駆動する。本回路は、第１端子にダイオードを介して接続される端子の電圧である第１電圧を第１基準電圧と比較するとともに、制御端子に対応する第２電圧を第２基準電圧と比較し、これらの比較結果に基づいて、スイッチング素子の異常を示すエラー信号として、前記負荷の短絡に対応する第１エラー信号、又は、前記制御端子の第２端子への短絡に対応し、第１エラー信号とは異なる第２エラー信号を生成する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１端子及び第２端子間の導通状態を制御端子に入力される制御信号に応じて切り替えることにより駆動可能なスイッチング素子の駆動回路であって、
前記第１端子にダイオードのカソードが接続され、前記ダイオードのアノードが接続される端子の電圧である第１電圧を、前記第１端子に接続された負荷の短絡による前記第１電圧の変化を判定するための第１基準電圧と比較する第１コンパレータと、
前記制御端子の電圧に対応する第２電圧を、前記制御端子が前記第２端子に短絡することによる前記第２電圧の変化を判定するための第２基準電圧と比較する第２コンパレータと、
前記第１コンパレータ及び前記第２コンパレータの比較結果に基づいて、前記スイッチング素子の異常を示すエラー信号として、前記負荷の短絡に対応する第１エラー信号、又は、前記制御端子の前記第２端子への短絡に対応し、前記第１エラー信号とは異なる第２エラー信号を生成するエラー信号生成部と、
を備える、スイッチング素子の駆動回路。

【請求項2】

前記エラー信号生成部は、
前記第１コンパレータによって、前記第１電圧が前記第１基準電圧を超えたと判定され、且つ、前記第２コンパレータによって前記第２電圧が前記第２基準電圧を超えたと判定された場合、前記エラー信号として前記第１エラー信号を生成し、
前記第１コンパレータによって、前記第１電圧が前記第１基準電圧を超えたと判定され、且つ、前記第２コンパレータによって前記第２電圧が前記第２基準電圧以下であると判定された場合、前記エラー信号として前記第２エラー信号を生成する、請求項１に記載のスイッチング素子の駆動回路。

【請求項3】

前記第１電圧を検出するための端子と、前記第２端子との間に接続された容量素子と、前記容量素子に充電電流を供給する電流源を備える、請求項１又は２に記載のスイッチング素子の駆動回路。

【請求項4】

前記第１エラー信号及び前記第２エラー信号は互いに異なる時間幅を有するパルス信号である、請求項１から３のいずれか一項に記載のスイッチング素子の駆動回路。

【請求項5】

前記エラー信号生成部は、前記第１電圧と、前記スイッチング素子の駆動回路の電源電圧との電圧差が所定値以下になった場合に、前記第１コンパレータの比較結果に関わらず、前記第２コンパレータの比較結果に基づいて、前記エラー信号を生成する、請求項１から４のいずれか一項に記載のスイッチング素子の駆動回路。

【請求項6】

前記第２電圧が、前記スイッチング素子の駆動回路の電源電圧との電圧差が所定値以下になった場合に、前記容量素子への電流供給量を増加するように構成される、請求項３から５のいずれか一項に記載のスイッチング素子の駆動回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、スイッチング素子の駆動回路に関する。

【背景技術】

【0002】

第１端子及び第２端子間の導通状態を制御端子に入力される制御信号に応じて切り替えることにより駆動可能なスイッチング素子が知られている。この種のスイッチング素子として、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）がある。絶縁ゲート型バイポーラトランジスタ（以下、適宜「ＩＧＢＴ」と称する）は、第１端子、第２端子及び制御端子として、それぞれコレクタ端子、エミッタ端子及びゲート端子を備え、ゲート端子に与えられる制御信号に応じて、コレクタ端子及びエミッタ端子間の導通状態を切替可能である。

【0003】

ＩＧＢＴのようなスイッチング素子は、例えば、インバータのような電力変換装置に用いられる。このような電力変換装置では、ＩＧＢＴが導通状態（オン状態）にある場合に、出力負荷が接続されるコレクタ端子（出力端子）に天絡等の故障が生じると、コレクタ端子とエミッタ端子との間に過大な電流が流れ、場合によっては、スイッチング素子の破損等の不具合を招くおそれがある。

【0004】

スイッチング素子の駆動回路には、このような不具合を防止するための保護回路を含むものがある。例えば特許文献１には、出力端子の天絡や地絡等の故障からスイッチング素子を保護するための回路を備えるスイッチング素子の駆動回路の一例が開示されている。この文献では、ＩＧＢＴが導通状態（オン状態）にある場合に、コレクタ－エミッタ間の電位差を検出し、当該電位差が一定値以上であるか否かに基づいて、ＩＧＢＴの過電流状態を検出する、いわゆるＤＥＳＡＴ回路を含む駆動回路が提案されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００２－２０８８４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

ところでＩＧＢＴのようなスイッチング素子では、前述した出力端子の天絡等の故障の他に、ゲート－エミッタ間に短絡が生じることがある。このようなゲート－エミッタ間の短絡もまた、ＩＧＢＴにおいて、コレクタ－エミッタ間の電位差の増加をもたらす。そのため、コレクタ－エミッタ間の電位差に基づいて異常判定を行う前述のＤＥＳＡＴ回路では、出力負荷の短絡による出力端子の天絡と、ゲート－エミッタ間の短絡とを区別して判定することができない。

【0007】

本実施形態の少なくとも一実施形態は上述の事情に鑑みなされたものであり、出力負荷の短絡と、ゲート－エミッタ間の短絡とを区別して判定可能な保護回路を含むスイッチング素子の駆動回路を提供することを目的とする。

【課題を解決するための手段】

【0008】

（１）本実施形態の少なくとも一実施形態に係るスイッチング素子の駆動回路は、上記課題を解決するために、
第１端子及び第２端子間の導通状態を制御端子に入力される制御信号に応じて切り替えることにより駆動可能なスイッチング素子の駆動回路であって、
前記第１端子にダイオードのカソードが接続され、前記ダイオードのアノードが接続される端子の電圧である第１電圧を、前記第１端子に接続された負荷の短絡による前記第１電圧の変化を判定するための第１基準電圧と比較する第１コンパレータと、
前記制御端子の電圧に対応する第２電圧を、前記制御端子が前記第２端子に短絡することによる前記第２電圧の変化を判定するための第２基準電圧と比較する第２コンパレータと、
前記第１コンパレータ及び前記第２コンパレータの比較結果に基づいて、前記スイッチング素子の異常を示すエラー信号として、前記負荷の短絡に対応する第１エラー信号、又は、前記制御端子の前記第２端子への短絡に対応し、前記第１エラー信号とは異なる第２エラー信号を生成するエラー信号生成部と、
を備える。

【0009】

上記（１）の態様によれば、第１コンパレータにおいて、負荷が接続された第１端子にダイオードを介して接続される端子の電圧である第１電圧が第１基準電圧と比較されるとともに、第２コンパレータにおいて、制御端子の電圧に対応する第２電圧が第２基準電圧と比較される。エラー信号生成部では、第１コンパレータ及び第２コンパレータの比較結果に基づいて、スイッチング素子の異常を示すエラー信号として、負荷の短絡に対応する第１エラー信号、又は、制御端子の第２端子への短絡に対応する第２エラー信号のいずれかを生成する。第１エラー信号及び第２エラー信号は互いに異なる態様で生成されることで、生成されたエラー信号が、第１エラー信号又は第２エラー信号のいずれかに基づいて、スイッチング素子で生じた異常が、負荷の短絡であるか、制御端子の第２端子への短絡であるかを区別可能である。

【0010】

（２）他の態様では、上記（１）の態様において、
前記エラー信号生成部は、
前記第１コンパレータによって、前記第１電圧が前記第１基準電圧を超えたと判定され、且つ、前記第２コンパレータによって前記第２電圧が前記第２基準電圧を超えたと判定された場合、前記エラー信号として前記第１エラー信号を生成し、
前記第１コンパレータによって、前記第１電圧が前記第１基準電圧を超えたと判定され、且つ、前記第２コンパレータによって前記第２電圧が前記第２基準電圧以下であると判定された場合、前記エラー信号として前記第２エラー信号を生成する。

【0011】

上記（２）の態様によれば、第１コンパレータによって、第１電圧が第１基準電圧を超えたと判定され、且つ、第２コンパレータによって第２電圧が第２基準電圧を超えたと判定された場合には、エラー信号として第１エラー信号が生成される。また第１コンパレータによって、第１電圧が第１基準電圧を超えたと判定され、且つ、第２コンパレータによって第２電圧が第２基準電圧以下であると判定された場合には、エラー信号として第２エラー信号が生成される。このように第１コンパレータ及び第２コンパレータの比較結果に応じたエラー信号を生成することで、スイッチング素子で生じた異常が、負荷の短絡であるか、制御端子の第２端子への短絡であるかを区別可能である。

【0012】

（３）他の態様では、上記（１）又は（２）の態様において、
前記第１電圧を検出するための端子と、前記第２端子との間に接続された容量素子と、前記容量素子に充電電流を供給する電流源を備える。

【0013】

上記（３）の態様によれば、スイッチング素子で負荷の短絡や制御端子の第２端子への短絡が生じることで、第１電圧が上昇して第１基準電圧に達するまでの遅延時間を、容量素子の大きさによって調整できる。このような容量素子の大きさの調整は、例えば、スイッチング素子をオフ状態からオン状態に切り替える際に、第１電圧が第１基準電圧に到達することで誤検知が行われないように行うことができ、容量素子をスイッチング素子の駆動回路のパッケージに対して外付配置することで、容量素子を変更することによって、遅延時間の調整を容易に行うことができる。

【0014】

（４）他の態様では、上記（１）から（３）のいずれか一態様において、
前記第１エラー信号及び前記第２エラー信号は互いに異なる時間幅を有するパルス信号である。

【0015】

上記（４）の態様によれば、第１エラー信号及び第２エラー信号を互いに異なる時間幅を有するパルス信号として生成することで、エラー信号の受信側はパルス信号の時間幅に基づいて、第１エラー信号及び第２エラー信号を好適に区別できる。

【0016】

（５）他の態様では、上記（１）から（４）のいずれか一態様において、
前記エラー信号生成部は、前記第１電圧と、前記スイッチング素子の駆動回路の電源電圧との電圧差が所定値以下になった場合に、前記第１コンパレータの比較結果に関わらず、前記第２コンパレータの比較結果に基づいて、前記エラー信号を生成する。

【0017】

上記（５）の態様によれば、第１電圧と電源電圧との電圧差に基づいてエラー信号が生成されることにより、何らかの要因によって電源電圧が低下した場合においても、第１電圧の上昇を検知することで負荷の短絡等が生じた場合に的確な異常判定が行うことができる。

【0018】

（６）他の態様では、上記（３）から（５）のいずれか一態様において、
前記第２電圧が、前記スイッチング素子の駆動回路の電源電圧との電圧差が所定値以下になった場合に、前記容量素子への電流供給量を増加するように構成される。

【0019】

上記（６）の態様によれば、第２電圧がスイッチング素子の電源電圧との電圧差が所定値以下になったか否かによってスイッチング素子のオン状態への切替動作が完了したと判断された後に、第１電圧を検出する端子を介して容量素子への電流供給量を増加することで、負荷の短絡等が生じた際に第１電圧が第１基準電圧に達するまでの遅延時間を短縮できる。これにより、遅延期間の間にスイッチング素子に過大な電流が流れる期間を短くすることで、スイッチング素子の破損等の不具合発生を好適に抑制できる。

【発明の効果】

【0020】

本実施形態の少なくとも一実施形態によれば、出力端子の天絡や地絡等と、ゲート－エミッタ間の短絡とを区別して判定可能な保護回路を含むスイッチング素子の駆動回路を提供できる。

【図面の簡単な説明】

【0021】

【図1】第１実施形態に係るスイッチング素子の駆動回路を示す回路図である。

【図2】図１のエラーパルス生成回路の構成の一例である。

【図3A】図１の駆動回路においてＩＧＢＴのオフ状態からオン状態への切替時及びＤＥＳＡＴ回路の動作時の各部の電圧及び電流の時間変化を示すタイムチャートである。

【図3B】図１の駆動回路においてＩＧＢＴのオフ状態からオン状態への切替時及びＤＥＳＡＴ回路の動作時の各部の電圧及び電流の時間変化を示すタイムチャートである。

【図4】第２実施形態に係るスイッチング素子の駆動回路を示す回路図である。

【図5】第３実施形態に係るスイッチング素子の駆動回路を示す回路図である。

【図6】図５の駆動回路においてＩＧＢＴのオフ状態からオン状態への切替時及びＤＥＳＡＴ回路の動作時の各部の電圧及び電流の時間変化を示すタイムチャートである。

【図7】参考技術に係るスイッチング素子の駆動回路の回路図である。

【図8】図７の駆動回路においてＩＧＢＴのオフ状態からオン状態への切替時及びＤＥＳＡＴ回路の動作時の各部の電圧及び電流の時間変化を示すタイムチャートである。

【図9】他の参考技術に係るスイッチング素子の駆動回路１´´の回路図である。

【発明を実施するための形態】

【0022】

以下、添付図面を参照して本開示の幾つかの実施形態について説明する。ただし、実施形態として記載されている又は図面に示されている構成要素の寸法、材質、形状、その相対的配置等は、本開示の範囲をこれに限定する趣旨ではなく、単なる説明例にすぎない。

【0023】

（参考技術）
まず本発明の幾つかの実施形態の前提となる参考技術について説明する。図７は参考技術に係るスイッチング素子の駆動回路１´の回路図であり、図８は図７の駆動回路１´においてＩＧＢＴのオフ状態からオン状態への切替（ターンオン）時及びＤＥＳＡＴ回路の動作時の各部の電圧及び電流の時間変化を示すタイムチャートである。

【0024】

駆動回路１´は、駆動対象として、第１端子及び第２端子間の導通状態を制御端子に入力される制御信号に応じて切り替えることにより駆動可能なスイッチング素子を有する。この例では、スイッチング素子はＩＧＢＴであり、第１端子、第２端子及び制御端子として、それぞれコレクタ端子、エミッタ端子及びゲート端子を備え、ゲート端子に与えられる制御信号に応じて、コレクタ端子及びエミッタ端子間の導通状態を切替可能である。

【0025】

ＩＧＢＴのコレクタ端子には、負荷電源ＶＬＯＡＤによって駆動可能な負荷Ｌが接続される。駆動回路１´には、外部からゲート駆動信号が入力され、ゲート駆動信号に応じてＩＧＢＴが駆動される。具体的には、ゲート駆動信号に応じてトランジスタＭＰ１がオン状態となると、電源ＶＳＵＰの出力電圧がＰＧ端子から抵抗Ｒ１を介して、ＩＧＢＴのゲート端子に印加されることで、ＩＧＢＴがオン状態に切り替えられる。

【0026】

ここでＩＧＢＴがオン状態である場合において、負荷Ｌの両端が短絡する事象（故障）が生じると、ＩＧＢＴのコレクタ－エミッタ間電圧Ｖｃｅが上昇し、ＩＧＢＴのコレクタ－エミッタ間に過大な電流が流れるおそれがある。そこで駆動回路１´は、当該事象を検出するとともに、ＩＧＢＴをオフ状態に切り替えることで過電流状態を解消するための保護回路として、ＤＥＳＡＴ回路を含む。

【0027】

駆動回路１´は、ＩＧＢＴのコレクタ端子にダイオードＤ１を介して接続されたＤＥＳＡＴ端子を有する。通常、負荷電源ＶＬＯＡＤは電源ＶＳＵＰより大きな電圧を供給するように構成される。そのため、ＤＥＳＡＴ端子に対して過大な電圧が印加されないようにダイオードＤ１が設けられている。ＤＥＳＡＴ端子の電圧（第１電圧Ｖ１）は、第１コンパレータＣＯＭＰ１において、第１基準電圧ＶＲＥＦ１と比較される。第１コンパレータＣＯＭＰ１は、ＤＥＳＡＴ端子の第１電圧Ｖ１と第１基準電圧ＶＲＥＦ１との比較結果に対応する出力信号を、エラーパルス生成回路２´に入力する。具体的には第１コンパレータＣＯＭＰ１の出力信号は、第１電圧Ｖ１が第１基準電圧ＶＲＥＦ１より大きい場合にはＨレベルとなり、第１電圧Ｖ１が第１基準電圧ＶＲＥＦ１以下である場合にはＬレベルとなる。

【0028】

尚、ＤＥＳＡＴ端子及びエミッタ端子間に設けられた容量素子Ｃ１は、ＤＥＳＡＴ端子の第１電圧Ｖ１が上昇する際に遅延時間を設定するための素子である。図８に示すように、時刻ｔ０にＩＮ端子にゲート駆動信号ＶＩＮが入力され、時刻ｔ１にＩＧＢＴのゲート－エミッタ間電圧ＶｇｅがＩＧＢＴの閾値電圧に達する。時刻ｔ１～ｔ３の期間ｔｏｎにおいてＩＧＢＴがオフ状態からオン状態に切り替えられる（ターンオン）際に、容量素子Ｃ１による遅延時間を設定することで、ＩＧＢＴが完全にオン状態に切り替えられる前にＤＥＳＡＴ回路が動作してしまうことが防止される。図７の例では、容量素子Ｃ１は電流源Ｉ１によって充電されることで、ＤＥＳＡＴ端子の第１電圧Ｖ１が第１基準電圧ＶＲＥＦ１に達するまでの遅延時間を生成している。

【0029】

ＤＥＳＡＴ回路では、通常動作においては、時刻ｔ１にＩＧＢＴがオン状態になるとコレクタ－エミッタ間電圧Ｖｃｅが下がることで、ダイオードＤ１がオン状態になるため、時刻ｔ２にＤＥＳＡＴ端子の第１電圧Ｖ１は一定値に維持（クランプ）され、第１基準電圧ＶＲＥＦ以下になる（このとき第１コンパレータＣＯＭＰ１の出力信号はＬレベルとなる）。一方で、ＩＧＢＴがオン状態になった後、時刻ｔ３以降の時刻ｔｓで負荷Ｌの両端が短絡する事象が生じたとすると、ＩＧＢＴのコレクタ－エミッタ間電圧Ｖｃｅが上昇し、これに伴い、ＤＥＳＡＴ端子の第１電圧Ｖ１も上昇する。ここでＤＥＳＡＴ端子の第１電圧Ｖ１は、ＤＥＳＡＴ端子とエミッタ端子との間に接続された容量素子Ｃ１の容量値に対応する遅延時間を有するように、次第に上昇する振る舞いを示す。第１コンパレータＣＯＭＰ１では、ＤＥＳＡＴ端子の第１電圧Ｖ１が第１基準電圧ＶＲＥＦ１に達すると、出力信号がＬレベルからＨレベルに切り替わることで、時刻ｔ４に負荷Ｌの両端に短絡が発生したことを検出する。

【0030】

第１コンパレータＣＯＭＰ１の出力信号は、エラーパルス生成回路２´に入力される。エラーパルス生成回路２´は、第１コンパレータＣＯＭＰ１からの入力レベルに対応して、所定のＨレベル時間幅を有するパルス（電圧信号）を発生させる。エラーパルス生成回路２´から出力されるパルス信号は、ＲＳ－ＦＦ回路４のＳ端子に入力され、ＲＳ－ＦＦ回路４のＱ端子の出力をＨレベルにラッチさせる。その結果、反転回路ＩＮＶ１の出力はＨレベルに切り替わり、トランジスタＭＰ１がオフ状態になるとともに、トランジスタＭＮ１がオン状態になることでＩＧＢＴのゲート電圧Ｖｇｅを引き下げることでＩＧＢＴをオフ状態にし、ＩＧＢＴの過電流状態が解消される。

【0031】

一方、エラーパルス生成回路から出力されるパルス信号は、トランジスタＭＮ２を一定時間（パルスのＨレベル時間幅）オン状態にして、ＦＬＴ端子電圧をＬレベルに切り替える。ＦＬＴ端子電圧は、エラー信号として、外部のコントロール用のマイコン等（不図示）に入力される。コントロール側では、当該エラー信号を受信することにより、ＤＥＳＡＴ回路が動作したことを把握可能である。

【0032】

上記構成を有する駆動回路１´では、ＩＧＢＴ側に電流を検出するための端子がない場合や、エミッタ端子側に電流検出用の抵抗を設ける必要がない点で有利ではある。しかしながら、直接ＩＧＢＴに流れる電流を検出している訳ではないため、仮にＩＧＢＴのゲート－エミッタ端子との間に短絡が生じることでＩＧＢＴがオフ状態になってしまった場合においても、前述のように負荷Ｌに短絡が生じた場合と同様に、ＤＥＳＡＴ端子の第１電圧Ｖ１が第１基準電圧ＶＲＥＦ１を超える動作となる。すなわち、第１コンパレータＣＯＭＰ１において第１電圧Ｖ１と第１基準電圧ＶＲＥＦ１との比較結果に基づいて異常判定を行う前述のＤＥＳＡＴ回路では、出力端子の天絡による異常と、ゲート－エミッタ間の短絡に関する異常とを区別して判定することができない。このような課題は、以下に説明する各実施形態によって好適に解消可能である。

【0033】

（第１実施形態）
図１は第１実施形態に係るスイッチング素子の駆動回路１Ａを示す回路図であり、図２は図１のエラーパルス生成回路２の構成の一例である。
尚、以降の実施形態では、前述の参考技術に対応する構成については共通の符号を付すこととし、特段の記載がない限りにおいて、重複する説明は省略する。

【0034】

図１に示す駆動回路１Ａは、ＩＧＢＴのゲート端子の電圧をプルダウンするために、ゲート端子に対して抵抗Ｒ２を介して接続されるＮＧ端子を有する。ＮＧ端子の電圧（第２電圧Ｖ２）は、第２コンパレータＣＯＭＰ２において第２基準電圧ＶＲＥＦ２と比較される。具体的には、第２コンパレータＣＯＭＰ２の出力信号は、第２電圧Ｖ２が第２基準電圧ＶＲＥＦ２以下である場合にはＨレベルとなり、第２電圧Ｖ２が第２基準電圧ＶＲＥＦ２より大きい場合にはＬレベルとなる。

【0035】

第２コンパレータＣＯＭＰ２の出力信号は、エラーパルス生成回路２に入力される。エラーパルス生成回路２は、図２に示すように、第１コンパレータＣＯＭＰ１の出力信号が入力される第１入力端子ＯＵＴ＿ＣＯＭＰ１と、第２コンパレータＣＯＭＰ２の出力信号が入力される第２入力端子ＯＵＴ＿ＣＯＭＰ２とを備える。またエラーパルス生成回路２は、論理回路ＡＮＤ１、ＡＮＤ２の出力信号の立ち上がりエッジをそれぞれ検出してパルス信号を発生させる第１パルス発生器６Ａ及び第２パルス発生器６Ｂを備える。第１パルス発生器６Ａが発生させる第１パルス信号Ｐ１と、第２パルス発生器６Ｂが発生させる第２パルス信号Ｐ２は、互いに異なる。本実施形態では、第１パルス信号Ｐ１及び第２パルス信号Ｐ２は互いに異なる時間幅Ｔ１，Ｔ２を有するが、例えば周波数や振幅など他のパラメータを異ならせてもよい。第１パルス発生器６Ａ及び第２パルス発生器６Ｂで発生された第１パルス信号Ｐ１及び第２パルス信号Ｐ２はそれぞれ論理回路ＯＲに入力され、その論理和が、エラーパルス生成回路２の出力信号ＰＯＵＴとして出力される。

【0036】

続いて上記構成を有する駆動回路１Ａの具体的な動作について説明する。図３Ａ及び図３Ｂは図１の駆動回路１ＡにおいてＩＧＢＴのオフ状態からオン状態への切替（ターンオン）時及びＤＥＳＡＴ回路の動作時の各部の電圧及び電流の時間変化を示すタイムチャートである。なお、図３Ａ及び図３Ｂでは、ＮＧ端子電圧Ｖ２とＩＧＢＴのゲート電圧ＶＮＧを同一波形として示している。厳密には、ＩＧＢＴのゲート端子の電圧をプルダウンする際に、抵抗Ｒ２に発生する電位差による差異は発生することとなる。

【0037】

図３Ａ及び図３Ｂでは、時刻ｔ０において、駆動回路１ＡのＩＮ端子に外部から入力されるゲート駆動信号ＶＩＮがＬレベルからＨレベルに切り替わることによりＩＧＢＴのオフ状態からオン状態への切替が開始される。駆動回路１ＡのＩＮ端子に入力されるゲート駆動信号がＬレベルからＨレベルに切り替わると、トランジスタＭＰ１がオン状態となり、トランジスタＭＮ１及びＭＮ３はオフ状態となる。これにより、ＩＧＢＴのゲート電圧ＶＮＧが立ち上がると共にＤＥＳＡＴ端子の第１電圧Ｖ１も上昇する。そして時刻ｔ１においてゲート電圧ＶＮＧがＩＧＢＴの閾値電圧（第２基準電圧ＶＲＥＦ２）になると、ＩＧＢＴはオン状態となり、コレクタ－エミッタ間電圧Ｖｃｅは減少する（ダイオードＤ１がオンすることで、時刻ｔ２にＤＥＳＡＴ端子の第１電圧Ｖ１は一定値に維持（クランプ）される）。その後、時刻ｔ３にＩＧＢＴのゲート容量への充電が完了し、ＩＧＢＴは完全にオン状態となる。

【0038】

図３Ａでは、このようにＩＧＢＴがオン状態になった後、時刻ｔｓにおいて、負荷Ｌの両端が短絡する事象が生じることにより、コレクタ－エミッタ間電圧Ｖｃｅが急激に上昇する。これにより、ＤＥＳＡＴ端子の第１電圧Ｖ１は、容量素子Ｃ１に対応する遅延時間を経て、時刻ｔ４に第１基準電圧ＶＲＥＦ１に到達する。このときＮＧ端子の第２電圧Ｖ２は第２基準電圧Ｖ２より大きくなっているため、第２コンパレータＣＯＭＰ２の出力信号はＬレベルとなる。このためエラーパルス生成回路２では、図２に示すように、パルス発生器Ｐ１の入力がＨレベルに切り替わり、ＰＯＵＴ端子から時間幅Ｔ１を有する第１パルス信号Ｐ１が出力される。このようにエラーパルス生成回路２から出力される第１パルス信号Ｐ１は、ＲＳ－ＦＦ回路４のＳ端子に入力され、ＲＳ－ＦＦ回路４のＱ端子の出力をＨレベルに切り替えることで、トランジスタＭＰ１をオフ状態にするとともに、トランジスタＭＮ１及びＭＮ３をオン状態にし、ＩＧＢＴをオフ状態にして過電流状態を解消し、ＤＥＳＡＴ端子の第１電圧Ｖ１をグランドレベルまで引き下げる。

【0039】

またエラーパルス生成回路２から出力される第１パルス信号Ｐ１はトランジスタＭＮ２を時間幅Ｔ１の間ＯＮ状態にすることで、ＦＬＴ端子からは時間幅Ｔ１を有するエラー信号が出力される。これにより、外部にあるコントローラ側では、受信したエラー信号の時間幅Ｔ１に基づいて、時刻ｔｓにおいて、負荷Ｌの両端が短絡する事象が生じたことを把握することができる。

【0040】

一方の図３Ｂでは、このようにＩＧＢＴがオン状態になった後、時刻ｔｓにおいて、ＩＧＢＴのゲート－エミッタ間が短絡する事象が生じることによりＩＧＢＴはオフ状態となり、コレクタ－エミッタ間電圧Ｖｃｅが上昇する。これにより、ＤＥＳＡＴ端子の第１電圧Ｖ１は、容量素子Ｃ１に対応する遅延時間を経て、時刻ｔ４に第１基準電圧ＶＲＥＦ１に到達する。このときＩＧＢＴのゲート－エミッタ間短絡によりゲート電圧ＶＮＧはグランド電圧付近まで引き下げられており、ＮＧ端子の第２電圧Ｖ２は第２基準電圧ＶＲＥＦ２以下になっているため、第２コンパレータＣＯＭＰ２の出力信号はＨレベルである。このためエラーパルス生成回路２では、図２に示すように、パルス発生器Ｐ２の入力がＨレベルに切り替わり、ＰＯＵＴ端子から時間幅Ｔ２（＞Ｔ１）を有する第２パルス信号が出力される。このときＩＧＢＴは図３Ａに示す場合と同様にオフ状態となり、エラーパルス生成回路２から出力される第２パルス信号Ｐ２は、トランジスタＭＮ２を時間幅Ｔ２の間ＯＮ状態にすることで、ＦＬＴ端子からは時間幅Ｔ２を有するエラー信号が出力される。これにより、外部にあるコントローラ側では、受信したエラー信号の時間幅Ｔ２に基づいて、時刻ｔｓにおいて、ＩＧＢＴのゲート－エミッタ間が短絡する事象が生じたことを把握することができる。

【0041】

このようにＦＬＴ端子から出力されるエラー信号は、ＩＧＢＴで生じた事象の種類に応じた時間幅を有するため、外部にあるコントローラ側では、受信したエラー信号の種類（本実施形態では時間幅）に基づいて、ＩＧＢＴでどのような事象が生じたのかを的確に把握することが可能となる。

【0042】

ここで図９は他の参考技術に係るスイッチング素子の駆動回路１´´の回路図である。この駆動回路１´´では、ＩＧＢＴのゲート－エミッタ間の短絡を検出するために、ゲート端子に電流を供給するＰＧ端子に接続されるトランジスタＭＰ１のソース電流を測定するための抵抗ＲＳが設けられている。そして抵抗ＲＳの両端間の電位差を、コンパレータＣＯＭＰで基準電圧ＶＲＥＦと比較することにより、トランジスタＭＰ１に過大な電流が流れているか否かを判定できる。

【0043】

このような駆動回路１´´においてＩＧＢＴのゲート電圧が立ち上がる際には、図３Ｂの時刻ｔ０～ｔ１に示すように、ＰＧ端子の電流ＩＰＧが一時的に過大となる。そのため、コンパレータＣＯＭＰの出力側に遅延回路８を設けることで、ゲート電圧が立ち上がっている間、コンパレータＣＯＭＰからの信号を無効にするための遅延期間を設定する必要がある。このような遅延期間は、ＩＧＢＴのゲート容量に依存するため、ゲート容量に応じて調整しなければならない（遅延期間の調整が適切でないと、ＩＧＢＴの通常動作中にコンパレータＣＯＭＰの出力が切り替わり、ＩＧＢＴのゲート－エミッタ間に短絡が生じたと誤検知してしまうおそれがある）。従って、図９に示す構成のように、駆動回路１´´が集積回路化されている場合には、遅延期間を調整するために容量等が交換可能なように容量等を接続するための端子を増設しなければならない。

【0044】

それに対して本実施形態（図１～図３を参照）に示す駆動回路１Ａでは、前述したように、ＤＥＳＡＴ端子の第１電圧Ｖ１が第１基準電圧ＶＲＥＦ１まで上昇したタイミングで、ＮＧ端子の第２電圧Ｖ２によってＩＧＢＴのゲート電圧を検出して第２基準電圧ＶＲＥＦ２と比較した結果に基づいて、ＩＧＢＴのゲート－エミッタ間に短絡が生じているか否かを判定できる。通常、ＤＥＳＡＴ端子に接続される容量素子Ｃ１はＩＧＢＴのゲート立ち上がり時間に合わせて設定されるため（容量素子Ｃ１の大きさは、前述のようにオフ状態からオン状態への切替時に第１電圧Ｖ１が第１基準電圧ＶＲＥＦ１を超えて誤検知が生じないように調整される）、ゲート容量が大きくゲート立ち上がりに時間がかかる場合は、ＤＥＳＡＴ端子に接続された容量素子Ｃ１を大きくすることで対応可能である。このように既存構成である容量素子Ｃ１で対応可能となるため、図９に示す参考技術のような端子の増設を不要とすることができる。

【0045】

また図９に示す参考技術では、ＰＧ端子に流れる電流ＩＰＧに基づいてＩＧＢＴのゲート－エミッタ間の短絡状態を判定するが、電流ＩＰＧはＰＧ端子電圧が電源ＶＳＵＰの出力電圧付近まで上昇するまで流れ続け、その値はＰＧ端子とＩＧＢＴのゲート端子との間に設けられた抵抗Ｒ１の抵抗値に依存する。そのため遅延回路の遅延時間や抵抗Ｒ１の抵抗値の設定によっては、ＩＧＢＴが正常にオン状態にあるにも関わらず、ＩＧＢＴのゲート－エミッタ間が短絡していると判定されるおそれがある。

【0046】

それに対して本実施形態（図１～図３を参照）に示す駆動回路１Ａでは、ＩＧＢＴが正常にオン状態にあれば、ＤＥＳＡＴ端子の第１電圧Ｖ１は第１基準電圧ＶＲＥＦ１まで上昇しないため、このような誤検出が生じず、またゲート電圧の立ち上がり時にはトランジスタＭＮ１はオフ状態にあるため、抵抗Ｒ２には電位差が生じず、ＩＧＢＴのゲート電圧を正確に測定する事ができる。

【0047】

（第２実施形態）
図４は第２実施形態に係るスイッチング素子の駆動回路１Ｂを示す回路図である。

【0048】

前述の駆動回路１Ａでは、第１コンパレータＣＯＭＰ１においてＤＥＳＡＴ端子の第１電圧Ｖ１の比較対象となる第１基準電圧ＶＲＥＦ１は、電源ＶＳＵＰの出力電圧に応じて設定されるが、例えば電源ＶＳＵＰの出力電圧が１５Ｖの場合に６Ｖ程度に設定される場合が多い。ここで何らかの原因でＶＤＤ端子に接続された電源ＶＳＵＰの出力電圧が６Ｖ以下まで低下している状況では、仮にＩＧＢＴの負荷Ｌが短絡したとしても、ＤＥＳＡＴ端子の第１電圧Ｖ１が第１基準電圧ＶＲＥＦ１まで上昇せず、当該故障を検出することができないおそれがある。

【0049】

典型的には、この種の駆動回路では、電源ＶＳＵＰの出力電圧を監視するためのＵＶＬＯ（低減圧誤動作防止器機能）回路を備え、電源ＶＳＵＰの出力電圧の低下を検出してＩＧＢＴをオフ状態に切り替える制御が行われる。しかしながら、このようなＵＶＬＯ回路は、ゲート駆動時に電源ＶＳＵＰの出力電圧に生じる一時的な変動等で動作しないように、数μｓ程度の遅延時間を有する。この遅延時間がＤＥＳＡＴ回路の検出時間（図３Ａ及び図３Ｂにおいて時刻ｔｓから時刻ｔ４の第１電圧Ｖ１が第１基準電圧ＶＲＥＦ１に達するまでの時間）よりも長い場合は、この間、ＩＧＢＴに過大な電流が流れ続けてしまう。

【0050】

それに対して駆動回路１Ｂでは、エラーパルス生成回路２において、ＤＥＳＡＴ端子の第１電圧Ｖ１と、電源ＶＳＵＰの出力電圧との電圧差が所定値（第３基準電圧ＶＲＥＦ３）以下になった場合に、第１コンパレータＣＯＭＰ１の比較結果に関わらず、第２コンパレータＣＯＭＰ２の比較結果に基づいてエラー信号が生成されるように構成される。図４では、このような駆動回路１Ｂの構成例として、ＤＥＳＡＴ端子の第１電圧Ｖ１と、第３基準電圧ＶＲＥＦ３とを比較する第３コンパレータＣＯＭＰ３を備える。第３基準電圧ＶＲＥＦ３は、ＶＤＤ端子を介して電源ＶＳＵＰに接続されるため、第３コンパレータＣＯＭＰ３の反転入力端子に入力される電圧は電源ＶＳＵＰの出力電圧に依存する。

【0051】

何らかの要因によって電源ＶＳＵＰの出力電圧が低下した場合には、第３コンパレータＣＯＭＰ３の反転入力端子に入力される電圧は、第１基準電圧ＶＲＥＦ１より低くなる。そのため、負荷Ｌの両端が短絡した場合には、第１コンパレータＣＯＭＰ１において第１電圧Ｖ１が第１基準電圧ＶＲＥＦ１に達することができない場合であっても、第３コンパレータＣＯＭＰ３において第１電圧Ｖ１と電源ＶＳＵＰの出力電圧との電圧差を監視することで、Ｈレベルの出力信号をＯＲ回路を介してエラーパルス生成回路２に与えることができる。

【0052】

このように駆動回路１Ｂでは、電源ＶＳＵＰの出力電圧が低下した場合においても、異常に起因するＤＥＳＡＴ端子の第１電圧Ｖ１の上昇に基づく故障判定が可能となる。そのため、ＵＶＬＯ回路によってＩＧＢＴをオフ状態に切り替える制御に比べてＩＧＢＴに過大な電流が流れる時間が大幅に短縮され、ＩＧＢＴが損傷することを効果的に防止できる。

【0053】

（第３実施形態）
図５は第３実施形態に係るスイッチング素子の駆動回路１Ｃを示す回路図であり、図６は図５の駆動回路１ＣにおいてＩＧＢＴのオフ状態からオン状態への切替（ターンオン）時及びＤＥＳＡＴ回路の動作時の各部の電圧及び電流の時間変化を示すタイムチャートである。

【0054】

負荷Ｌの両端の短絡、又は、ゲート－エミッタ間の短絡が生じた場合に、ＤＥＳＡＴ端子の第１電圧Ｖ１が上昇して第１基準電圧ＶＲＥＦ１に達するまでの遅延時間は、前述したように、ＩＧＢＴがオフ状態からオン状態に切り替えられるターンオン時の第１電圧Ｖ１が第１基準電圧ＶＲＥＦ１に達しないように設定される。一方で図３を参照して上記したように、ＮＧ端子の第２電圧Ｖ２がＩＧＢＴをオン電圧まで上昇することでＩＧＢＴが完全にオン状態になった後は、ターンオン時の制約がなくなるため、遅延時間をより短く設定することで、より迅速な異常検知が可能となる。

【0055】

このような課題を解決するために、駆動回路１Ｃでは、ＮＧ端子の第２電圧Ｖ２と、電源ＶＳＵＰの出力電圧との電圧差が所定値以下になった場合に、第１電圧Ｖ１を検出するＤＥＳＡＴ端子に対する電流供給量（ソース電流ＩＤＥＳＡＴ）を増加し、すなわち容量素子Ｃ１への電流供給量を増加するように構成される。図５では、このような駆動回路１Ｃの構成例として、ＮＧ端子の第２電圧Ｖ２と、電源ＶＳＵＰの出力電圧とを比較する第４コンパレータＣＯＭＰ４を備える。第４コンパレータＣＯＭＰ４によって第２電圧Ｖ２と電源ＶＳＵＰの出力電圧との電圧差が第４基準電圧ＶＲＥＦ４以下になったことが検知されると、ＲＳ－ＦＦ回路１２によって電流源Ｉ２に接続されるスイッチＳＷをＯＮに切り替えることで、ＤＥＳＡＴ端子に対する電流供給量をＩ１＋Ｉ２に増加させる。これにより、図６に示すように、時刻ｔ３’においてＩＧＢＴが完全にＯＮ状態になった後に、時刻ｔｓにおいて負荷Ｌの両端が短絡したり、又は、ゲート－エミッタ間の短絡が生じること（天絡発生）で、ＤＥＳＡＴ端子の第１電圧Ｖ１が上昇する際に、第１基準電圧ＶＲＥＦ１に達するまでの遅延時間（時刻ｔｓ～ｔ４’）を短くできる。その結果、ＩＧＢＴに過大な電流が流れる時間がさらに短縮され、ＩＧＢＴが損傷することを効果的に防止できる。

【0056】

また、このような構成を有する駆動回路１Ｃでは、ＩＧＢＴが完全にオン状態になったことを、ＮＧ端子の第２電圧Ｖ２が電源ＶＳＵＰの出力電圧との電圧差が第４基準電圧ＶＲＥＦ４まで上昇したことを条件に判定している。ＩＧＢＴの容量が大きい場合、ＩＧＢＴが完全にオン状態になるまでの立ち上がり時間が伸び、第４コンパレータＣＯＭＰ４の出力が切り替わるまでの遅延時間は長くなり、ＩＧＢＴが完全にオン状態になる前にＤＥＳＡＴ端子へのソース電流を増加して、第１電圧Ｖ１が第１基準電圧ＶＲＥＦ１に達するまでの遅延時間が設定した値よりも短くなることを防ぐことができる。

【符号の説明】

【0057】

１Ａ－１Ｃ 駆動回路
２ エラーパルス生成回路
４ ＲＳ－ＦＦ回路
８ 遅延回路
１２ ＲＳ－ＦＦ回路
Ｃ１ 容量素子
ＣＯＭＰ１ 第１コンパレータ
ＣＯＭＰ２ 第２コンパレータ
ＣＯＭＰ３ 第３コンパレータ
ＣＯＭＰ４ 第４コンパレータ
Ｄ１ ダイオード
Ｉ１ 電流源
Ｉ２ 電流源
ＩＧＢＴ スイッチング素子
Ｌ 負荷
ＳＷ スイッチ
ＶＲＥＦ１ 第１基準電圧
ＶＲＥＦ２ 第２基準電圧
ＶＲＥＦ３ 第３基準電圧
ＶＲＥＦ４ 第４基準電圧
Ｖ１ 第１電圧
Ｖ２ 第２電圧
ＶＳＵＰ 電源

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】