ホーム > 特許ランキング > ＳＫ ｈｙｎｉｘ Ｉｎｃ．
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023158620
(43)【公開日】2023-10-30
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20231023BHJP
H10B 43/50 20230101ALI20231023BHJP
H10B 41/27 20230101ALI20231023BHJP
H10B 41/50 20230101ALI20231023BHJP
H01L 21/336 20060101ALI20231023BHJP
【ＦＩ】
H01L27/11582
H01L27/11575
H01L27/11556
H01L27/11548
H01L29/78 371
【審査請求】未請求
【請求項の数】34
【出願形態】ＯＬ
(21)【出願番号】P 2022141823
(22)【出願日】2022-09-07
(31)【優先権主張番号】10-2022-0047605
(32)【優先日】2022-04-18
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】310024033
【氏名又は名称】エスケーハイニックス株式会社
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000796
【氏名又は名称】弁理士法人三枝国際特許事務所
(72)【発明者】
【氏名】キム ジェ ホ
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP01
5F083EP22
5F083EP76
5F083ER21
5F083GA10
5F083JA39
5F083JA56
5F083MA06
5F083MA16
5F083MA19
5F083PR33
5F101BA00
5F101BB02
5F101BD16
5F101BD30
5F101BD34
5F101BE07
5F101BH13
5F101BH16
(57)【要約】
【課題】安定した構造および改善された特性を有する半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置は、第１プレーンエッジ領域ＰＥ１、第２プレーンエッジ領域ＰＥ２、および第１プレーンエッジ領域ＰＥ１と第２プレーンエッジ領域ＰＥ２との間に位置したコンタクト領域ＣＴＲを含む積層物と、第１プレーンエッジ領域ＰＥ１を貫通する第１部分Ｐ１、第２プレーンエッジ領域ＰＥ２を貫通する第２部分Ｐ２、およびコンタクト領域ＣＴＲを貫通する第３部分Ｐ３を含み、平面において第１部分Ｐ１が第１曲線エッジＣＥ１を含む第１絶縁構造ＩＳ１とを含むことができる。
【選択図】図３Ｃ
【解決手段】半導体装置は、第１プレーンエッジ領域ＰＥ１、第２プレーンエッジ領域ＰＥ２、および第１プレーンエッジ領域ＰＥ１と第２プレーンエッジ領域ＰＥ２との間に位置したコンタクト領域ＣＴＲを含む積層物と、第１プレーンエッジ領域ＰＥ１を貫通する第１部分Ｐ１、第２プレーンエッジ領域ＰＥ２を貫通する第２部分Ｐ２、およびコンタクト領域ＣＴＲを貫通する第３部分Ｐ３を含み、平面において第１部分Ｐ１が第１曲線エッジＣＥ１を含む第１絶縁構造ＩＳ１とを含むことができる。
【選択図】図３Ｃ
【特許請求の範囲】
【請求項1】
第１プレーンエッジ領域、第２プレーンエッジ領域、および前記第１プレーンエッジ領域と前記第２プレーンエッジ領域との間に位置したコンタクト領域を含む積層物と、
前記積層物の前記第１プレーンエッジ領域内に位置した第１部分、前記積層物の前記第２プレーンエッジ領域内に位置した第２部分、および前記積層物の前記コンタクト領域内に位置した第３部分を含み、平面において前記第１部分が第１曲線エッジを含む第１絶縁構造と
を含む半導体装置。
前記積層物の前記第１プレーンエッジ領域内に位置した第１部分、前記積層物の前記第２プレーンエッジ領域内に位置した第２部分、および前記積層物の前記コンタクト領域内に位置した第３部分を含み、平面において前記第１部分が第１曲線エッジを含む第１絶縁構造と
を含む半導体装置。
【請求項2】
前記平面において、前記第１曲線エッジは、円または楕円の一部である、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記第１絶縁構造の前記第３部分と交差し、前記第１曲線エッジから離隔したスリット構造
をさらに含む、請求項１に記載の半導体装置。
をさらに含む、請求項１に記載の半導体装置。
【請求項4】
前記スリット構造は、ソースコンタクト構造を含む、
請求項３に記載の半導体装置。
請求項３に記載の半導体装置。
【請求項5】
前記積層物の前記第１プレーンエッジ領域または前記第１絶縁構造を貫通する第１支持体
をさらに含む、請求項１に記載の半導体装置。
をさらに含む、請求項１に記載の半導体装置。
【請求項6】
前記平面において、前記第１絶縁構造の前記第２部分が第２曲線エッジを含む、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項7】
前記第１絶縁構造の前記第３部分と交差し、前記第２曲線エッジから離隔したスリット構造
をさらに含む、請求項６に記載の半導体装置。
をさらに含む、請求項６に記載の半導体装置。
【請求項8】
前記第３部分の底面は、階段構造を含む、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項9】
前記積層物の前記第１プレーンエッジ領域は、交互に積層された第１犠牲膜および第１絶縁膜を含み、
前記積層物の前記第２プレーンエッジ領域は、交互に積層された第２犠牲膜および第２絶縁膜を含み、
前記積層物の前記コンタクト領域は、交互に積層された導電膜および第３絶縁膜を含む、
請求項１に記載の半導体装置。
前記積層物の前記第２プレーンエッジ領域は、交互に積層された第２犠牲膜および第２絶縁膜を含み、
前記積層物の前記コンタクト領域は、交互に積層された導電膜および第３絶縁膜を含む、
請求項１に記載の半導体装置。
【請求項10】
前記積層物の前記コンタクト領域は、階段構造を含む、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項11】
前記積層物は、前記第１プレーンエッジ領域と前記第２プレーンエッジ領域との間に位置したセル領域を含み、
前記積層物の前記セル領域を貫通するチャネル構造をさらに含む、
請求項１に記載の半導体装置。
前記積層物の前記セル領域を貫通するチャネル構造をさらに含む、
請求項１に記載の半導体装置。
【請求項12】
前記絶縁構造を貫通し、前記積層物の前記コンタクト領域に電気的に連結されたコンタクトプラグ
をさらに含む、請求項１に記載の半導体装置。
をさらに含む、請求項１に記載の半導体装置。
【請求項13】
前記第１絶縁構造と異なる深さで前記積層物内に位置し、前記第１プレーンエッジ領域または前記第２プレーンエッジ領域において曲線エッジを含む第２絶縁構造
をさらに含む、請求項１に記載の半導体装置。
をさらに含む、請求項１に記載の半導体装置。
【請求項14】
前記コンタクト領域の断面において、前記第１絶縁構造は、第１レベルに位置した階段構造を含み、前記第２絶縁構造は、前記第１レベルと異なる第２レベルに位置した階段構造を含む、
請求項１３に記載の半導体装置。
請求項１３に記載の半導体装置。
【請求項15】
第１プレーンエッジ領域、第２プレーンエッジ領域、および前記第１プレーンエッジ領域と前記第２プレーンエッジ領域との間に位置したコンタクト領域を含む積層物と、
前記積層物の前記第１プレーンエッジ領域内に位置し、半円柱形状を有する第１部分、前記積層物の前記第２プレーンエッジ領域内に位置した第２部分、および前記積層物の前記コンタクト領域内に位置した階段構造を含む第３部分を含む絶縁構造と
を含む半導体装置。
前記積層物の前記第１プレーンエッジ領域内に位置し、半円柱形状を有する第１部分、前記積層物の前記第２プレーンエッジ領域内に位置した第２部分、および前記積層物の前記コンタクト領域内に位置した階段構造を含む第３部分を含む絶縁構造と
を含む半導体装置。
【請求項16】
前記絶縁構造の前記第３部分と交差し、前記絶縁構造の前記第１部分から離隔したスリット構造
をさらに含む、請求項１５に記載の半導体装置。
をさらに含む、請求項１５に記載の半導体装置。
【請求項17】
前記絶縁構造の前記第２部分は、半円柱形状を有する、
請求項１５に記載の半導体装置。
請求項１５に記載の半導体装置。
【請求項18】
前記絶縁構造の前記第３部分を貫通し、前記絶縁構造の前記第２部分から離隔したスリット構造
をさらに含む、請求項１７に記載の半導体装置。
をさらに含む、請求項１７に記載の半導体装置。
【請求項19】
第１プレーンエッジ領域、第２プレーンエッジ領域、および前記第１プレーンエッジ領域と前記第２プレーンエッジ領域との間に位置したコンタクト領域を含む積層物を形成するステップと、
前記積層物の前記第１プレーンエッジ領域内に位置した第１部分、前記積層物の前記第２プレーンエッジ領域内に位置した第２部分、および前記積層物の前記コンタクト領域内に位置した第３部分を含み、平面において前記第１部分が第１曲線エッジを含む第１トレンチを形成するステップと、
前記第１トレンチ内に第１絶縁構造を形成するステップと
を含む半導体装置の製造方法。
前記積層物の前記第１プレーンエッジ領域内に位置した第１部分、前記積層物の前記第２プレーンエッジ領域内に位置した第２部分、および前記積層物の前記コンタクト領域内に位置した第３部分を含み、平面において前記第１部分が第１曲線エッジを含む第１トレンチを形成するステップと、
前記第１トレンチ内に第１絶縁構造を形成するステップと
を含む半導体装置の製造方法。
【請求項20】
前記平面において、前記第１曲線エッジは、円または楕円の一部である、
請求項１９に記載の半導体装置の製造方法。
請求項１９に記載の半導体装置の製造方法。
【請求項21】
前記第１絶縁構造と交差し、前記第１曲線エッジから離隔したスリット構造を形成するステップ
をさらに含む、請求項１９に記載の半導体装置の製造方法。
をさらに含む、請求項１９に記載の半導体装置の製造方法。
【請求項22】
前記積層物の前記第１プレーンエッジ領域または前記第１絶縁構造を貫通する第１支持体を形成するステップ
をさらに含む、請求項１９に記載の半導体装置の製造方法。
をさらに含む、請求項１９に記載の半導体装置の製造方法。
【請求項23】
前記平面において、前記第１トレンチの前記第２部分が第２曲線エッジを含む、
請求項１９に記載の半導体装置の製造方法。
請求項１９に記載の半導体装置の製造方法。
【請求項24】
前記第１絶縁構造を貫通し、前記第２曲線エッジから離隔したスリット構造を形成するステップ
をさらに含む、請求項２３に記載の半導体装置の製造方法。
をさらに含む、請求項２３に記載の半導体装置の製造方法。
【請求項25】
前記積層物の前記コンタクト領域に階段構造を形成するステップ
をさらに含む、請求項１９に記載の半導体装置の製造方法。
をさらに含む、請求項１９に記載の半導体装置の製造方法。
【請求項26】
前記第１トレンチを形成するステップは、
前記積層物をエッチングして前記階段構造を下部に転写させる、
請求項２５に記載の半導体装置の製造方法。
前記積層物をエッチングして前記階段構造を下部に転写させる、
請求項２５に記載の半導体装置の製造方法。
【請求項27】
前記第１絶縁構造を貫通して前記積層物の前記コンタクト領域に電気的に連結されたコンタクトプラグを形成するステップ
をさらに含む、請求項１９に記載の半導体装置の製造方法。
をさらに含む、請求項１９に記載の半導体装置の製造方法。
【請求項28】
前記第１トレンチと異なる深さで前記積層物内に位置し、前記第１プレーンエッジ領域または前記第２プレーンエッジ領域において曲線エッジを含む第２トレンチを形成するステップと、
前記第２トレンチ内に第２絶縁構造を形成するステップと
をさらに含む、請求項１９に記載の半導体装置の製造方法。
前記第２トレンチ内に第２絶縁構造を形成するステップと
をさらに含む、請求項１９に記載の半導体装置の製造方法。
【請求項29】
前記コンタクト領域の断面において、前記第１絶縁構造は、第１レベルに位置した階段構造を含み、前記第２絶縁構造は、前記第１レベルと異なる第２レベルに位置した階段構造を含む、
請求項２８に記載の半導体装置の製造方法。
請求項２８に記載の半導体装置の製造方法。
【請求項30】
第１プレーンエッジ領域、第２プレーンエッジ領域、および前記第１プレーンエッジ領域と前記第２プレーンエッジ領域との間に位置したコンタクト領域を含む積層物を形成するステップと、
前記積層物の前記コンタクト領域内に階段構造を定義する第１トレンチを形成するステップと、
前記積層物の前記第１プレーンエッジ領域内に位置し、半円柱形状を有する第１部分、前記積層物の前記第２プレーンエッジ領域内に位置した第２部分、および前記積層物の前記コンタクト領域内に位置し、前記階段構造が転写された第３部分を含む第２トレンチを形成するステップと、
前記第２トレンチ内に絶縁構造を形成するステップと
を含む半導体装置の製造方法。
前記積層物の前記コンタクト領域内に階段構造を定義する第１トレンチを形成するステップと、
前記積層物の前記第１プレーンエッジ領域内に位置し、半円柱形状を有する第１部分、前記積層物の前記第２プレーンエッジ領域内に位置した第２部分、および前記積層物の前記コンタクト領域内に位置し、前記階段構造が転写された第３部分を含む第２トレンチを形成するステップと、
前記第２トレンチ内に絶縁構造を形成するステップと
を含む半導体装置の製造方法。
【請求項31】
前記絶縁構造と交差し、前記第１部分から離隔したスリット構造を形成するステップ
をさらに含む、請求項３０に記載の半導体装置の製造方法。
をさらに含む、請求項３０に記載の半導体装置の製造方法。
【請求項32】
前記積層物の前記第１プレーンエッジ領域または前記絶縁構造を貫通する第１支持体を形成するステップ
をさらに含む、請求項３０に記載の半導体装置の製造方法。
をさらに含む、請求項３０に記載の半導体装置の製造方法。
【請求項33】
前記絶縁構造の前記第２部分は、半円柱形状を有する、
請求項３０に記載の半導体装置の製造方法。
請求項３０に記載の半導体装置の製造方法。
【請求項34】
前記絶縁構造と交差し、前記第２部分から離隔したスリット構造を形成するステップ
をさらに含む、請求項３２に記載の半導体装置の製造方法。
をさらに含む、請求項３２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電子装置に関し、より詳しくは、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体装置の集積度は、単位メモリセルの占める面積によって主に決定される。最近、基板上に単層でメモリセルを形成する半導体装置の集積度の向上が限界に達したことを受け、基板上にメモリセルを積層する３次元半導体装置が提案されている。また、このような半導体装置の動作信頼性を向上させるために、多様な構造および製造方法が開発されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の実施例は、安定した構造および改善された特性を有する半導体装置および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【0004】
本発明の実施例による半導体装置は、第１プレーンエッジ領域、第２プレーンエッジ領域、および前記第１プレーンエッジ領域と前記第２プレーンエッジ領域との間に位置したコンタクト領域を含む積層物と、前記積層物の前記第１プレーンエッジ領域内に位置した第１部分、前記積層物の前記第２プレーンエッジ領域内に位置した第２部分、および前記積層物の前記コンタクト領域内に位置した第３部分を含み、平面において前記第１部分が第１曲線エッジを含む第１絶縁構造とを含むことができる。
【0005】
本発明の一実施例による半導体装置は、第１プレーンエッジ領域、第２プレーンエッジ領域、および前記第１プレーンエッジ領域と前記第２プレーンエッジ領域との間に位置したコンタクト領域を含む積層物と、前記積層物の前記第１プレーンエッジ領域内に位置し、半円柱形状を有する第１部分、前記積層物の前記第２プレーンエッジ領域内に位置した第２部分、および前記積層物の前記コンタクト領域内に位置した階段構造を含む第３部分を含む絶縁構造とを含むことができる。
【0006】
本発明の一実施例による半導体装置の製造方法は、第１プレーンエッジ領域、第２プレーンエッジ領域、および前記第１プレーンエッジ領域と前記第２プレーンエッジ領域との間に位置したコンタクト領域を含む積層物を形成するステップと、前記積層物の前記第１プレーンエッジ領域内に位置した第１部分、前記積層物の前記第２プレーンエッジ領域内に位置した第２部分、および前記積層物の前記コンタクト領域内に位置した第３部分を含み、平面において前記第１部分が第１曲線エッジを含む第１トレンチを形成するステップと、前記第１トレンチ内に第１絶縁構造を形成するステップとを含むことができる。
【0007】
本発明の一実施例による半導体装置の製造方法は、第１プレーンエッジ領域、第２プレーンエッジ領域、および前記第１プレーンエッジ領域と前記第２プレーンエッジ領域との間に位置したコンタクト領域を含む積層物を形成するステップと、前記積層物の前記コンタクト領域内に階段構造を定義する第１トレンチを形成するステップと、前記積層物の前記第１プレーンエッジ領域に位置し、半円柱形状を有する第１部分、前記積層物の前記第２プレーンエッジ領域内に位置した第２部分、および前記積層物の前記コンタクト領域内に位置し、前記階段構造が転写された第３部分を含む第２トレンチを形成するステップと、前記第２トレンチ内に絶縁構造を形成するステップとを含むことができる。
【発明の効果】
【0008】
メモリセルを３次元に積層することにより、半導体装置の集積度を向上させることができる。また、安定した構造を有し、信頼性が向上した半導体装置を提供することができる。
【図面の簡単な説明】
【0009】
【図1A】本発明の一実施例による半導体装置の構造を示す図である。
【図1B】本発明の一実施例による半導体装置の構造を示す図である。
【図1C】本発明の一実施例による半導体装置の構造を示す図である。
【図2A】本発明の一実施例による半導体装置の構造を示す図である。
【図2B】本発明の一実施例による半導体装置の構造を示す図である。
【図2C】本発明の一実施例による半導体装置の構造を示す図である。
【図2D】本発明の一実施例による半導体装置の構造を示す図である。
【図3A】本発明の一実施例による半導体装置の構造を示す図である。
【図3B】本発明の一実施例による半導体装置の構造を示す図である。
【図3C】本発明の一実施例による半導体装置の構造を示す図である。
【図4A】本発明の一実施例による半導体装置の構造を示す図である。
【図4B】本発明の一実施例による半導体装置の構造を示す図である。
【図5】本発明の一実施例による半導体装置の構造を示す図である。
【図6A】本発明の一実施例による半導体装置の構造を示す図である。
【図6B】本発明の一実施例による半導体装置の構造を示す図である。
【図7A】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図7B】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図8A】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図8B】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図9A】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図9B】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図10A】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図10B】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図11A】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【図11B】本発明の一実施例による半導体装置の製造方法を説明するための図である。
【発明を実施するための形態】
【0010】
以下、添付した図面を参照して、本発明の技術的思想による実施例を説明する。
【0011】
【0012】
図１Ａを参照すれば、半導体装置は、プレーンＰＬを含むことができる。半導体装置は、複数のプレーンＰＬを含むことができる。実施例として、プレーンＰＬが第１方向Ｉに配列されるか、第１方向Ｉと交差した第２方向ＩＩに配列されるか、第１方向Ｉおよび第２方向ＩＩに配列される。
【0013】
プレーンＰＬは、メモリブロックを含むことができる。ここで、メモリブロックそれぞれは、メモリセルを含むことができ、メモリブロック単位でデータが消去される。メモリブロックは、プレーンＰＬ内に第１方向Ｉに配列されるか、第２方向ＩＩに配列されるか、第１方向Ｉおよび第２方向ＩＩに配列される。
【0014】
プレーンＰＬは、第１エッジＥ１、第２エッジＥ２、第３エッジＥ３、および第４エッジＥ４を含むことができる。第１エッジＥ１と第２エッジＥ２とが対向して位置し、第３エッジＥ３と第４エッジＥ４とが対向して位置してもよい。プレーンＰＬの第１～第４エッジＥ１～Ｅ４に沿って所定幅でプレーンエッジ領域ＰＥが定義される。プレーンエッジ領域ＰＥは、均一な幅を有するか、位置に応じて異なる幅を有してもよい。プレーンエッジ領域ＰＥは、プレーンＰＬの周りに沿って連続的に定義されるか、不連続的に定義される。
【0015】
プレーンＰＬのうちプレーンエッジ領域ＰＥを除いた残りの領域がプレーンセンター領域ＰＣであってもよい。メモリブロックは、プレーンセンター領域ＰＣに位置し、プレーンエッジ領域(PE)に位置しなくてもよい。
【0016】
図１Ａおよび図１Ｂを参照すれば、半導体装置は、積層物ＳＴと、絶縁構造ＩＳとを含むことができる。積層物ＳＴは、交互に積層された第１物質膜および第２物質膜を含むことができる。プレーンエッジ領域ＰＥおよびプレーンセンター領域ＰＣに積層物ＳＴが位置してもよい。
【0017】
積層物ＳＴは、第１プレーンエッジ領域ＰＥ１、第２プレーンエッジ領域ＰＥ２、およびコンタクト領域ＣＴＲを含むことができる。第１プレーンエッジ領域ＰＥ１と第２プレーンエッジ領域ＰＥ２との間にコンタクト領域ＣＴＲが位置してもよい。第１プレーンエッジ領域ＰＥ１および第２プレーンエッジ領域ＰＥ２は、プレーンエッジ領域ＰＥに対応できる。コンタクト領域ＣＴＲは、プレーンセンター領域ＰＣに対応できる。
【0018】
絶縁構造ＩＳは、積層物ＳＴ内に位置し、第１部分Ｐ１、第２部分Ｐ２、および第３部分Ｐ３を含むことができる。第１部分Ｐ１は、積層物ＳＴの第１プレーンエッジ領域ＰＥ１内に位置してもよい。第２部分Ｐ２は、積層物ＳＴの第２プレーンエッジ領域ＰＥ２内に位置してもよい。第３部分Ｐ３は、積層物ＳＴのコンタクト領域ＣＴＲ内に位置してもよい。
【0019】
第１部分Ｐ１と第３部分Ｐ３との境界は、第１プレーンエッジ領域ＰＥ１とコンタクト領域ＣＴＲとの境界と一致するか、異なっていてもよい。実施例として、第１部分Ｐ１と第３部分Ｐ３との境界が第１プレーンエッジ領域ＰＥ１内に位置してもよい。第２部分Ｐ２と第３部分Ｐ３との境界と、第２プレーンエッジ領域ＰＥ２とコンタクト領域ＣＴＲとの境界とは一致するか、異なっていてもよい。実施例として、第２部分Ｐ２と第３部分Ｐ３との境界が第２プレーンエッジ領域ＰＥ２内に位置してもよい。
【0020】
絶縁構造ＩＳは、第１プレーンエッジ領域ＰＥ１と第２プレーンエッジ領域ＰＥ２が隣り合う方向と実質的に同一の方向に拡張される。実施例として、第１プレーンエッジ領域ＰＥ１と第２プレーンエッジ領域ＰＥ２が第２方向ＩＩに隣り合い、絶縁構造ＩＳが第２方向ＩＩに拡張される。あるいは、第１プレーンエッジ領域ＰＥ１と第２プレーンエッジ領域ＰＥ２が第１方向Ｉに隣り合い、絶縁構造ＩＳが第１方向Ｉに拡張されてもよい。
【0021】
絶縁構造ＩＳの第１部分Ｐ１は、第１方向Ｉおよび第２方向ＩＩに定義された平面において第１曲線エッジＣＥ１を含むことができる。絶縁構造ＩＳの第２部分Ｐ２は、平面において第２曲線エッジＣＥ２を含むことができる。図１Ｃを参照すれば、第１曲線エッジＣＥ１または第２曲線エッジＣＥ２は、円または楕円の一部であってもよい。実施例として、第１曲線エッジＣＥ１または第２曲線エッジＣＥ２は、平面において半円形状を有することができる。
【0022】
絶縁構造ＩＳの第３部分Ｐ３は、第１直線エッジＳＥ１および第２直線エッジＳＥ２を含むことができる。第１直線エッジＳＥ１と第２直線エッジＳＥ２とは、第１方向に対向し、第２方向ＩＩに拡張される。絶縁構造ＩＳは、第１曲線エッジＣＥ１と第２曲線エッジＣＥ２を両方とも含むか、両方のうち一方だけを含んでもよい。
【0023】
前述のような構造によれば、平面において絶縁構造ＩＳの終端が曲線形状を有する。曲線形状によってストレスが分散するので、絶縁構造ＩＳが安定した構造を有することができる。
【0024】
図２Ａ～図２Ｄは、本発明の一実施例による半導体装置の構造を示す図である。図２Ａは、絶縁構造のレイアウトを示す平面図であり、図２Ｂは、図２ＡのＡ－Ａ’断面図であり、図２Ｃは、図２ＡのＢ－Ｂ’断面図である。図２Ｄは、絶縁構造の斜視図である。以下、先に説明された内容と重複した内容は省略して説明する。
【0025】
図２Ａ～図２Ｄを参照すれば、絶縁構造ＩＳは、第１～第３部分Ｐ１～Ｐ３を含むことができる。絶縁構造ＩＳは、第３方向ＩＩＩに定義された高さを有し、部分に応じて異なる高さを有してもよい。ここで、第３方向ＩＩＩは、第１方向Ｉおよび第２方向ＩＩに定義された平面から突出した方向であってもよい。実施例として、第３方向ＩＩＩは、第１方向Ｉおよび第２方向ＩＩと直交できる。
【0026】
第１部分Ｐ１は、第１高さＨ１を有し、第２部分Ｐ２は、第２高さＨ２を有し、第３部分Ｐ３は、第３高さＨ３を有してもよい。第３高さＨ３は、第１高さＨ１または第２高さＨ２と異なっていてもよい。実施例として、第３高さＨ３は、第１高さＨ１または第２高さＨ２に比べて大きくてもよい。第１高さＨ１と第２高さＨ２とは、実質的に同一でも異なっていてもよい。ここで、「実質的に同一」は、２つの測定値が同一であるか、工程上の誤差を含む範囲内に属することを意味する。
【0027】
絶縁構造ＩＳは、一部に階段構造を含むことができる。絶縁構造ＩＳは、第３部分Ｐ３に階段構造を含み、第１部分Ｐ１および第２部分Ｐ２に階段構造を含まなくてもよい。第３部分Ｐ３は、第１部分Ｐ１と第２部分Ｐ２との間に位置したボディ部Ｐ３＿Ｂと、階段構造を含む階段部Ｐ３＿Ｓとを含むことができる。ボディ部Ｐ３＿Ｂは、階段部Ｐ３＿Ｓと実質的に同一の高さを有するか、異なる高さを有してもよい。実施例として、ボディ部Ｐ３＿Ｂの高さＨ３２が階段部Ｐ３＿Ｓの高さＨ３１に比べて大きくてもよい。半導体装置が複数の絶縁構造ＩＳを含む場合、複数の絶縁構造ＩＳの階段部Ｐ３＿Ｓの高さＨ３１は、実質的に同一でもよく、ボディ部Ｐ３＿Ｂの高さは、異なっていてもよい。
【0028】
第１方向Ｉおよび第３方向ＩＩＩに定義された断面または第２方向ＩＩおよび第３方向ＩＩＩに定義された断面において、第３部分Ｐ３の下部面ＬＳ＿Ｐ３は、階段形状を有することができる。階段形状によって、第３部分Ｐ３の下部面ＬＳ＿Ｐ３は、第３方向ＩＩＩに突出した形状を有することができる。第３部分Ｐ３の上部面ＵＳ＿Ｐ３は、第１部分Ｐ１の上部面または第２部分Ｐ２の上部面と実質的に同一の平面に位置してもよい。
【0029】
参照として、上部と下部は相対的な概念であり、絶縁構造ＩＳが逆転して位置することも可能である。実施例として、絶縁構造ＩＳの上部面が階段構造を含むことができる。この場合、第３部分Ｐ３の下部面が第１部分Ｐ１の下部面または第２部分Ｐ２の下部面と実質的に同一の平面に位置してもよい。
【0030】
絶縁構造ＩＳの第１部分Ｐ１は、円柱の一部であってもよい。絶縁構造ＩＳの第２部分Ｐ２は、円柱の一部であってもよい。実施例として、第１部分Ｐ１または第２部分Ｐ２は、半円柱形状を有することができる。第２部分Ｐ２は、第１部分Ｐ１に対して対称の形状を有するか、非対称の形状を有することができる。
【0031】
前述のような構造によれば、絶縁構造ＩＳの第１部分Ｐ１または第２部分Ｐ２が円または楕円のような曲線の形状を有することができ、角張ったエッジを含まない。したがって、曲線形状によってストレスが分散することができ、絶縁構造ＩＳが安定した構造を有することができる。
【0032】
【0033】
図３Ａおよび図３Ｂを参照すれば、半導体装置は、積層物ＳＴ、貫通構造ＰＳ、第１支持体ＳＰ１、第２支持体ＳＰ２、第３支持体ＳＰ３、コンタクトプラグＣＴ、第１スリット構造ＳＬ１、または第２スリット構造ＳＬ２を含むか、これらを組み合わせて含むことができる。
【0034】
積層物ＳＴは、第１プレーンエッジ領域ＰＥ１およびコンタクト領域ＣＴＲを含むことができる。積層物ＳＴは、第２プレーンエッジ領域ＰＥ２、セル領域ＣＲ、またはダミー領域ＤＭをさらに含むか、これらを組み合わせてさらに含むことができる。セル領域ＣＲは、積層されたメモリセルが位置した領域であってもよい。コンタクト領域ＣＴＲは、バイアス印加のためのパッドおよびインターコネクションが位置した領域であってもよい。インターコネクションは、配線、コンタクトプラグなどを含むことができる。ダミー領域ＤＭは、セル領域ＣＲに隣接して位置し、支持体、ダミー構造などが位置してもよい。
【0035】
第１プレーン領域ＰＥ１と第２プレーン領域ＰＥ２とは、第２方向ＩＩに対向できる。第１プレーン領域ＰＥ１と第２プレーン領域ＰＥ２との間にセル領域ＣＲ、コンタクト領域ＣＴＲ、またはダミー領域ＤＭが位置してもよい。セル領域ＣＲ、コンタクト領域ＣＴＲ、またはダミー領域ＤＭは、第１方向Ｉに隣り合ってもよい。実施例として、ダミー領域ＤＭとコンタクト領域ＣＴＲとの間にセル領域ＣＲが位置してもよい。
【0036】
積層物ＳＴは、部分に応じて形状が異なっていてもよい。積層物ＳＴのコンタクト領域ＣＴＲは、階段構造を含むことができる。第１プレーンエッジ領域ＰＥ１は、階段構造を含まないか、一部に限って階段構造を含むことができる。第２プレーンエッジ領域ＰＥ２は、階段構造を含まないか、一部に限って階段構造を含むことができる。セル領域ＣＲまたはダミー領域ＤＭは、階段構造を含まなくてもよい。
【0037】
積層物ＳＴは、交互に積層された第１物質膜および第２物質膜を含むことができる。ここで、第１物質膜は、導電物質を含むか、犠牲物質を含むことができる。第２物質膜は、絶縁物質を含むことができる。犠牲物質は、製造過程で導電物質に代替されずに残留したものであってもよい。
【0038】
積層物ＳＴの第１プレーンエッジ領域ＰＥ１は、交互に積層された第１犠牲膜Ｓ１および第１絶縁膜Ｉ１を含むことができる。積層物ＳＴの第２プレーンエッジ領域ＰＥ２は、交互に積層された第２犠牲膜Ｓ２および第２絶縁膜Ｉ２を含むことができる。積層物ＳＴのセル領域ＣＲ、コンタクト領域ＣＴＲ、またはダミー領域ＤＭは、交互に積層された導電膜Ｃおよび第３絶縁膜Ｉ３を含むことができる。ここで、実質的に同一のレベルに位置した第１絶縁膜Ｉ１、第２絶縁膜Ｉ２、第３絶縁膜Ｉ３は、相互連結された単一膜であってもよい。
【0039】
参照として、積層物ＳＴの第１プレーンエッジ領域ＥＰ１のうち第２スリット構造ＳＬ２と隣接した部分は、第１犠牲膜Ｓ１の代わりに導電膜Ｃを含むことができる。ダミー領域ＤＭの導電膜Ｃが、第１プレーンエッジ領域ＥＰ１のうち第２スリット構造ＳＬ２と隣接した部分まで拡張される。積層物ＳＴの第２プレーンエッジ領域ＥＰ２のうち第２スリット構造ＳＬ２と隣接した部分は、第２犠牲膜Ｓ２の代わりに導電膜Ｃを含むことができる。ダミー領域ＤＭの導電膜Ｃが、第２プレーンエッジ領域ＥＰ２のうち第２スリット構造ＳＬ２と隣接した部分まで拡張される。
【0040】
貫通構造ＰＳは、積層物ＳＴのセル領域ＣＲを貫通できる。導電膜Ｃと貫通構造ＰＳとが交差する領域にメモリセルが位置してもよい。貫通構造ＰＳに沿ってメモリセルが積層される。
【0041】
コンタクトプラグＣＴは、積層物ＳＴのコンタクト領域ＣＴＲに電気的に連結可能である。積層物ＳＴのコンタクト領域ＣＴＲに位置した階段構造によって導電膜がそれぞれ露出できる。コンタクトプラグＣＴが露出した導電膜にそれぞれ連結される。
【0042】
第１支持体ＳＰ１は、積層物ＳＴの第１プレーンエッジ領域ＰＥ１を貫通できる。第２支持体ＳＰ２は、積層物ＳＴの第２プレーンエッジ領域ＰＥ２を貫通できる。第１支持体ＳＰ１または第２支持体ＳＰ２は、第２スリット構造ＳＬ２と隣接して位置してもよい。実施例として、第１支持体ＳＰ１または第２支持体ＳＰ２は、導電膜Ｃを貫通できる。第３支持体ＳＰ３は、積層物ＳＴのダミー領域ＤＭを貫通できる。第１支持体ＳＰ１、第２支持体ＳＰ２、または第３支持体ＳＰ３は、貫通構造ＰＳまたはコンタクトプラグＣＴと類似の構造を有することができる。
【0043】
第１スリット構造ＳＬ１は、積層物ＳＴのコンタクト領域ＣＴＲと交差できる。第１スリット構造ＳＬ１は、製造過程で支持体として用いられる。第１スリット構造ＳＬ１は、酸化物、窒化物、エアギャップなどの絶縁物質を含むことができる。第１スリット構造ＳＬ１の内部において、積層物ＳＴは、導電膜Ｃの代わりに第３犠牲膜を含むことができる。また、第１スリット構造ＳＬ１の内部に積層物ＳＴを貫通するコンタクトプラグが位置することも可能である。
【0044】
第２スリット構造ＳＬ２は、積層物ＳＴと交差し、第１方向Ｉに拡張される。製造過程で積層物ＳＴ内の犠牲膜を導電膜に代替する通路としてスリットを用いることができ、当該スリット内に第２スリット構造ＳＬ２が形成される。第２スリット構造ＳＬ２は、導電物質を含むか、絶縁物質を含むか、これらを組み合わせて含むことができる。実施例として、第２スリット構造ＳＬ２は、ソースコンタクト構造および絶縁スペーサを含むことができる。
【0045】
第２スリット構造ＳＬ２は、セル領域ＣＲの内部に位置し、ダミー領域ＤＭまたはコンタクト領域ＣＴＲに拡張される。第２スリット構造ＳＬ２は、セル領域ＣＲと第１プレーンエッジ領域ＰＥ１との境界に位置し、コンタクト領域ＣＴＲと第１プレーンエッジ領域ＰＥ１との境界、またはダミー領域ＤＭと第１プレーンエッジ領域ＰＥ１との境界に沿って拡張される。第２スリット構造ＳＬ２は、セル領域ＣＲと第２プレーンエッジ領域ＰＥ２との境界に位置し、コンタクト領域ＣＴＲと第２プレーンエッジ領域ＰＥ２との境界、またはダミー領域ＤＭと第２プレーンエッジ領域ＰＥ２との境界に沿って拡張される。
【0046】
このような構造によれば、半導体装置は、複数のメモリブロックＭＢを含むことができる。メモリブロックＭＢのうち第１プレーンエッジ領域ＰＥ１または第２プレーンエッジ領域ＰＥ２と隣接したメモリブロックは、ダミーメモリブロックＤ＿ＭＢであってもよい。ダミーメモリブロックＤ＿ＭＢは、メモリブロックＭＢと同一または類似の構造を有することができる。ダミーメモリブロックＤ＿ＭＢは、データを記憶しなくてもよい。あるいは、ダミーメモリブロックＤ＿ＭＢは、リダンダンシーメモリブロックであってもよく、リペア動作のためのリダンダンシーメモリセルを含むことができる。
【0047】
図３Ｃを参照すれば、半導体装置は、少なくとも１つの絶縁構造ＩＳまたは少なくとも１つのダミー絶縁構造Ｄ＿ＩＳをさらに含むか、これを組み合わせてさらに含むことができる。
【0048】
絶縁構造ＩＳは、積層物ＳＴ内に位置し、第２方向ＩＩに拡張される。実施例として、絶縁構造ＩＳは、コンタクト領域ＣＴＲに位置し、第１プレーンエッジ領域ＰＥ１まで拡張されるか、第２プレーンエッジ領域ＰＥ２まで拡張されるか、第１プレーンエッジ領域ＰＥ１および第２プレーンエッジ領域ＰＥ２まで拡張される。
【0049】
第２スリット構造ＳＬ２は、第１方向Ｉに拡張され、絶縁構造ＩＳまたはダミー絶縁構造Ｄ＿ＩＳと交差できる。第２スリット構造ＳＬ２は、絶縁構造ＩＳの第３部分と交差し、第１部分Ｐ１または第２部分Ｐ２から離隔することができる。製造過程で、絶縁構造ＩＳを形成した後に、第２スリット構造ＳＬ２を形成することができる。実施例として、絶縁構造ＩＳおよび積層物ＳＴをエッチングしてスリットを形成した後に、スリット内に第２スリット構造ＳＬ２を形成することができる。この時、スリットが第１曲線エッジＣＥ１または第２曲線エッジＣＥ２と重なると、重なった部分が相対的に狭い幅に形成されうるので、第１曲線エッジＣＥ１または第２曲線エッジＣＥ２から離隔するように第２スリット構造ＳＬ２を形成することができる。
【0050】
ダミー絶縁構造Ｄ＿ＩＳは、絶縁構造ＩＳと類似の構造を有することができる。ダミー絶縁構造Ｄ＿ＩＳは、積層物ＳＴ内に位置し、第２方向ＩＩに拡張される。ダミー絶縁構造Ｄ＿ＩＳは、ダミー領域ＤＭに位置し、第１プレーンエッジ領域ＰＥ１まで拡張されるか、第２プレーンエッジ領域ＰＥ２まで拡張されるか、第１プレーンエッジ領域ＰＥ１および第２プレーンエッジ領域ＰＥ２まで拡張される。ダミー絶縁構造Ｄ＿ＩＳは、積層物ＳＴに含まれた導電膜Ｃを貫通する深さを有してもよい。ダミー領域ＤＭにダミー絶縁構造Ｄ＿ＩＳを形成することにより、積層物ＳＴに含まれた犠牲膜を導電膜Ｃに代替する過程で導電膜Ｃの間にブリッジが誘発されることを最小化または防止することができる。
【0051】
コンタクトプラグＣＴは、積層物ＳＴまたは絶縁構造ＩＳを貫通できる。第１スリット構造ＳＬ１は、積層物ＳＴ内に位置し、絶縁構造ＩＳと交差できる。第２スリット構造ＳＬ２は、積層物ＳＴ内に位置し、絶縁構造ＩＳまたはダミー絶縁構造Ｄ＿ＩＳと交差できる。第３支持体ＳＰ３は、積層物ＳＴまたはダミー絶縁構造Ｄ＿ＩＳを貫通できる。
【0052】
第１支持体ＳＰ１のうち少なくとも１つの第１支持体ＳＰ１は、積層物ＳＴの第１プレーンエッジ領域ＰＥ１を貫通できる。第１支持体ＳＰ１のうち少なくとも１つの第１支持体ＳＰ１は、絶縁構造ＩＳの第３部分Ｐ３またはダミー絶縁構造Ｄ＿ＩＳの第３部分Ｐ３を貫通できる。参照として、第１支持体ＳＰ１が絶縁構造ＩＳまたはダミー絶縁構造Ｄ＿ＩＳの第１部分Ｐ１を貫通することも可能である。
【0053】
同様に、第２支持体ＳＰ２のうち少なくとも１つの第２支持体ＳＰ２は、積層物ＳＴの第２プレーンエッジ領域ＰＥ２を貫通できる。第２支持体ＳＰ２のうち少なくとも１つの第２支持体ＳＰ２は、絶縁構造ＩＳの第３部分Ｐ３またはダミー絶縁構造Ｄ＿ＩＳの第３部分Ｐ３を貫通できる。参照として、第２支持体ＳＰ２が絶縁構造ＩＳまたはダミー絶縁構造Ｄ＿ＩＳの第２部分Ｐ２を貫通することも可能である。
【0054】
積層物ＳＴの第１プレーンエッジ領域ＰＥ１は、第１部分ＰＥ１＿Ｐ１および第２部分ＰＥ１＿Ｐ２を含むことができる。第１部分ＰＥ１＿Ｐ１が、第２部分ＰＥ１＿Ｐ２に比べてプレーンエッジに近く位置してもよい。実施例として、第１部分ＰＥ１＿Ｐ１は、交互に積層された第１犠牲膜Ｓ１および第１絶縁膜Ｉ１を含むことができる。第２部分ＰＥ１＿Ｐ２は、交互に積層された導電膜Ｃおよび第３絶縁膜Ｉ３を含むことができる。
【0055】
第１プレーンエッジ領域ＰＥ１は、階段構造を含まないか、コンタクト領域ＣＴＲと隣接した部分に限って階段構造を含むことができる。実施例として、第１プレーンエッジ領域ＰＥ１において、第１部分ＰＥ１＿Ｐ１は、階段構造を含まず、第２部分ＰＥ１＿Ｐ２は、階段構造を含むことができる。
【0056】
絶縁構造ＩＳの第１部分Ｐ１は、第１プレーンエッジ領域ＰＥ１の第１部分ＰＥ１＿Ｐ１に位置してもよい。絶縁構造ＩＳの第３部分Ｐ３は、第１プレーンエッジ領域ＰＥ１の第２部分ＰＥ１＿Ｐ２に位置してもよい。第１支持体ＳＰ１は、第１部分ＰＥ１＿Ｐ１、第２部分ＰＥ１＿Ｐ２、または第３部分Ｐ３を貫通できる。
【0057】
同様に、積層物ＳＴの第２プレーンエッジ領域ＰＥ２は、第１部分ＰＥ２＿Ｐ１および第２部分ＰＥ２＿Ｐ２を含むことができる。第１部分ＰＥ２＿Ｐ１が、第２部分ＰＥ２＿Ｐ２に比べてプレーンエッジに近く位置してもよい。実施例として、第１部分ＰＥ２＿Ｐ１は、交互に積層された第２犠牲膜Ｓ２および第２絶縁膜Ｉ２を含むことができる。第２部分ＰＥ２＿Ｐ２は、交互に積層された導電膜Ｃおよび第３絶縁膜Ｉ３を含むことができる。
【0058】
第２プレーンエッジ領域ＰＥ２は、階段構造を含まないか、コンタクト領域ＣＴＲと隣接した部分に限って階段構造を含むことができる。実施例として、第２プレーンエッジ領域ＰＥ２において、第１部分ＰＥ２＿Ｐ１は、階段構造を含まず、第２部分ＰＥ２＿Ｐ２は、階段構造を含むことができる。
【0059】
絶縁構造ＩＳの第２部分Ｐ２は、第２プレーンエッジ領域ＰＥ２の第１部分ＰＥ２＿Ｐ１に位置してもよい。第２支持体ＳＰ２は、第１部分ＰＥ２＿Ｐ１、第２部分ＰＥ２＿Ｐ２、または第３部分Ｐ３を貫通できる。
【0060】
図４Ａおよび図４Ｂは、本発明の一実施例による半導体装置の構造を示す図である。図４Ａは、図３ＣのＣ－Ｃ’断面図であり、図４Ｂは、図３ＣのＤ－Ｄ’断面図である。以下、先に説明された内容と重複した内容は省略して説明する。
【0061】
図４Ａおよび図４Ｂを参照すれば、半導体装置は、積層物ＳＴと、絶縁構造ＩＳとを含むことができる。積層物ＳＴは、交互に積層された第１物質膜および第２物質膜を含むことができる。積層物ＳＴは、部分に応じて膜の構成が異なっていてもよい。
【0062】
図４Ａを参照すれば、積層物の第１部分ＰＥ１＿Ｐ１は、交互に積層された犠牲膜４３および絶縁膜４２を含むことができる。図４Ｂを参照すれば、積層物ＳＴのコンタクト領域ＣＴＲは、交互に積層された導電膜４１および絶縁膜４２を含むことができる。導電膜４１は、ワードライン、ビットライン、選択ラインなどであってもよい。導電膜４１は、ポリシリコン、タングステン、モリブデン、金属などの導電物質を含むことができる。絶縁膜４２は、積層された導電膜４１を相互絶縁させるためのものであってもよい。絶縁膜４２は、酸化物、窒化物、エアギャップなどを含むことができる。
【0063】
絶縁構造ＩＳの第１部分Ｐ１は、第１深さＤ１で積層物ＳＴ内に位置してもよい。絶縁構造ＩＳの第３部分Ｐ３は、第２深さＤ２で積層物ＳＴ内に位置してもよい。第２深さＤ２は、第１深さＤ１に比べて大きくてもよい。
【0064】
積層物ＳＴは、コンタクト領域ＣＴＲに階段構造を含むことができる。絶縁構造ＩＳの底面がコンタクト領域ＣＴＲの階段構造に当接し、コンタクト領域ＣＴＲの階段構造に対応する階段形状を有することができる。第１部分Ｐ１の底面は、階段構造を含まないか、コンタクト領域ＣＴＲと隣接した部分に限って階段構造を含むことができる。第３部分Ｐ３の底面は、階段構造を含むことができる。
【0065】
絶縁構造ＩＳの第２部分Ｐ２は、第１部分Ｐ１と類似の構造を有することができる。第２部分Ｐ２は、第３部分Ｐ３に比べて浅い深さで積層物ＳＴ内に位置してもよい。第２部分Ｐ２は、階段構造を含まないか、コンタクト領域ＣＴＲと隣接した部分に限って階段構造を含むことができる。
【0066】
【0067】
図５を参照すれば、半導体装置は、積層物ＳＴと、貫通構造ＰＳとを含むことができる。半導体装置は、第２スリット構造ＳＬ２またはベース５０をさらに含むか、これらを組み合わせてさらに含むことができる。
【0068】
ベース５０上に積層物ＳＴが位置してもよい。ベース５０は、半導体基板であるか、ポリシリコン、金属などを含むソース構造であってもよい。半導体基板がソース領域を含むことも可能である。
【0069】
積層物ＳＴは、交互に積層された導電膜５１および絶縁膜５２を含むことができる。貫通構造ＰＳは、積層物ＳＴを貫通し、ベース５０まで拡張される。貫通構造ＰＳと導電膜５１との交差領域にメモリセルが位置してもよい。貫通構造ＰＳに沿ってメモリセルが積層される。
【0070】
実施例として、貫通構造ＰＳは、チャネル構造であってもよい。チャネル構造は、積層物ＳＴを貫通するチャネル膜５３を含むことができる。チャネル構造は、チャネル膜５３の外壁を取り囲むメモリ膜５４またはチャネル膜５３内の絶縁コア５５をさらに含むことができる。メモリ膜５４は、トンネリング膜、データ記憶膜、またはブロッキング膜を含むか、これらを組み合わせて含むことができる。チャネル構造は、積層物ＳＴを貫通してソース構造またはソース領域に連結される。実施例として、チャネル膜５３がソース構造と直接連結されるか、エピタキシャル方式で成長した半導体パターンを介してソース構造と連結される。
【0071】
実施例として、貫通構造ＰＳは、電極構造であってもよい。電極構造は、積層物ＳＴを貫通する電極膜を含むことができ、電極膜の外壁または内壁を取り囲むメモリ膜をさらに含むことができる。メモリ膜は、可変抵抗物質を含むことができる。
【0072】
第２スリット構造ＳＬ２は、積層物ＳＴを貫通し、ベース５０まで拡張される。第２スリット構造ＳＬ２は、ソース構造と電気的に連結されたソースコンタクト構造５７と、ソースコンタクト構造５７の側壁を取り囲む絶縁スペーサ５６とを含むことができる。ソースコンタクト構造５７は、ポリシリコン、タングステン、モリブデン、金属などの導電物質を含むことができる。ソースコンタクト構造５７は、ソース構造またはソース領域に電気的に連結可能である。
【0073】
図６Ａおよび図６Ｂは、本発明の一実施例による半導体装置の構造を示す図である。図６Ａおよび図６Ｂは、図３Ｃのコンタクト領域ＣＴＲの断面図である。以下、先に説明された内容と重複した内容は省略して説明する。
【0074】
図６Ａを参照すれば、半導体装置は、積層物ＳＴと、第１絶縁構造ＩＳ１および第２絶縁構造ＩＳ２とを含むことができる。半導体装置は、第１コンタクトプラグＣＴ１または第２コンタクトプラグＣＴ２をさらに含むか、これらを組み合わせてさらに含むことができる。
【0075】
積層物ＳＴは、交互に積層された導電膜６１および絶縁膜６２を含むことができる。第１トレンチＴ１は、積層物ＳＴを一部深さ貫通し、第１トレンチＴ１内に第１絶縁構造ＩＳ１が位置してもよい。第１トレンチＴ１によってコンタクト領域ＣＴＲに階段構造が定義され、階段構造によって導電膜６１がそれぞれ露出できる。第１絶縁構造ＩＳ１の底面は、コンタクト領域ＣＴＲの階段構造から転写された階段構造を含むことができる。第１コンタクトプラグＣＴ１は、第１絶縁構造を貫通して導電膜６１にそれぞれ連結される。
【0076】
第２トレンチＴ２は、第１トレンチＴ１と異なる深さで積層物ＳＴを貫通できる。第２トレンチＴ２内に第２絶縁構造ＩＳ２が位置してもよい。第２トレンチＴ２によってコンタクト領域ＣＴＲに階段構造が定義され、階段構造によって導電膜６１がそれぞれ露出できる。第１トレンチＴ１の階段構造と第２トレンチＴ２の階段構造とは、互いに異なるレベルに位置してもよい。第２絶縁構造ＩＳ２の底面は、コンタクト領域ＣＴＲの階段構造から転写された階段構造を含むことができる。第２絶縁構造ＩＳ２の階段構造と第１絶縁構造ＩＳ１の階段構造とは、互いに異なるレベルに位置してもよい。第２コンタクトプラグＣＴ２は、第２絶縁構造ＩＳ２を貫通して導電膜６１にそれぞれ連結される。
【0077】
図６Ａを参照すれば、階段構造が左右対称である実施例が示されたが、階段構造が左右非対称であることも可能である。図６Ｂを参照すれば、第３トレンチＴ３は、左側と右側の階段形状が異なっていてもよい。左側階段の各段の幅Ｗまたは高さＨが、右側階段の各段の幅Ｗ’または高さＨ’と異なっていてもよい。第３トレンチＴ３内に第３絶縁構造ＩＳ３が位置してもよい。第３絶縁構造ＩＳ３の底面は、第３トレンチＴ３から転写された非対称の階段構造を含むことができる。第３コンタクトプラグＣＴ３は、第３絶縁構造ＩＳ３を貫通して導電膜６１にそれぞれ連結される。
【0078】
図７Ａ～図１１Ａおよび図７Ｂ～図１１Ｂは、本発明の一実施例による半導体装置の製造方法を説明するための図である。図７Ａおよび図７Ｂは、コンタクト領域の断面図である。図８Ａ～図１１Ａは、平面図であり、図８Ｂ～図１１Ｂは、図８Ａ～図１１ＡのＥ－Ｅ’断面図である。以下、先に説明された内容と重複した内容は省略して説明する。
【0079】
図７Ａを参照すれば、ベース８０上に積層物ＳＴを形成することができる。積層物ＳＴは、第１プレーンエッジ領域、第２プレーンエッジ領域の間に位置したコンタクト領域を含むことができる。積層物ＳＴは、第３方向ＩＩＩに積層された膜８１を含むことができる。それぞれの膜８１は、少なくとも１つの第１物質膜および少なくとも１つの第２物質膜を含むことができる。第１物質膜は、導電物質を含むか、犠牲物質を含むことができる。第２物質膜は、絶縁物質を含むことができる。
【0080】
次いで、本図面には示さないが、積層物ＳＴを貫通する貫通構造、第１スリット構造、支持体などを形成することができる。実施例として、積層物ＳＴを貫通する第１スリットを形成した後に、第１スリット内に第１スリット構造を形成することができる。
【0081】
次いで、積層物ＳＴ内に第１トレンチＴ１を形成することができる。第１トレンチＴ１は、第１方向Ｉに隣り合ってもよい。実施例として、積層物ＳＴ上に第１マスクパターン７１を形成した後、第１マスクパターン７１をエッチングバリアとして積層物ＳＴをエッチングする。次いで、第１マスクパターン７１を縮小させた後、積層物ＳＴをエッチングする。このように、第１マスクパターン７１を縮小させ、積層物ＳＴをエッチングする過程を繰り返し行うことにより、第１トレンチＴ１を形成することができる。第１トレンチＴ１によって積層物ＳＴ内に第１方向Ｉに伸びる階段構造が定義される。第１トレンチＴ１それぞれの底面に一対の階段構造が定義され、両側の階段構造が対称形状を有することができる。第１トレンチＴ１は、同一の幅を有するか、異なる幅を有してもよい。次いで、第１マスクパターン７１を除去することができる。
【0082】
図７Ｂを参照すれば、積層物ＳＴ内に第２トレンチＴ２を形成することができる。実施例として、積層物ＳＴ上に第２マスクパターン７２を形成する。第２マスクパターン７２は、第１トレンチＴ１に対応して位置した開口部を含むことができる。次いで、第２マスクパターン７２をエッチングバリアとして積層物ＳＴをエッチングする。また、第２マスクパターン７２を縮小させた後、積層物ＳＴをエッチングする過程を繰り返し行う。これにより、第１レベルＬＶ１に位置した階段構造を形成することができる。第２トレンチＴ２は、第１トレンチＴ１を下部に拡張させた形状を有することができる。次いで、第２マスクパターン７２を除去することができる。
【0083】
参照として、第２トレンチＴ２のそれぞれの底面に一対の階段構造が定義され、両側の階段構造が対称形状または非対称形状を有することができる。第２マスクパターン７２の開口部の中心と第１トレンチＴ１の中心とが整列されると、対称形状の階段構造が形成される。第２マスクパターン７２の開口部の中心と第１トレンチＴ１の中心とが誤整列されると、非対称形状の階段構造が形成される。また、第１トレンチＴ１のうち少なくとも１つの第１トレンチＴ１は、開口部に露出せず、第１トレンチＴ１の形状をそのまま維持することができる。
【0084】
図８Ａおよび図８Ｂを参照すれば、積層物ＳＴ上に第３マスクパターン７３を形成することができる。第３マスクパターン７３は、第２トレンチＴ２のうち少なくとも１つの第２トレンチＴ２を露出させる少なくとも１つの開口部を含むことができる。次いで、第３マスクパターン７３をエッチングバリアとして積層物ＳＴをエッチングして第３トレンチＴ３を形成することができる。積層物ＳＴがエッチングされた深さだけ第２トレンチＴ２が下部に拡張され、階段構造が下部に転写される。これにより、第２レベルＬＶ２に位置した少なくとも１つの階段構造を形成することができる。次いで、第３マスクパターン７３を除去することができる。
【0085】
第３マスクパターン７３の開口部は、コンタクト領域ＣＴＲに位置してもよい。開口部は、第１プレーンエッジ領域ＰＥ１まで拡張され、第１プレーンエッジ領域ＰＥ１に位置した第１曲線エッジを含むことができる。開口部は、第２プレーンエッジ領域ＰＥ２まで拡張され、第２プレーンエッジ領域ＰＥ２に位置した第２曲線エッジを含むことができる。
【0086】
第３トレンチＴ３は、第３マスクパターン７３の開口部に対応する形状を有することができる。第３トレンチＴ３は、コンタクト領域ＣＴＲに位置してもよい。第３トレンチＴ３は、第１プレーンエッジ領域ＰＥ１まで拡張され、第１プレーンエッジ領域ＰＥ１に位置した第１曲線エッジＣＥ１を含むことができる。第３トレンチＴ３は、第２プレーンエッジ領域ＰＥ２まで拡張され、第２プレーンエッジ領域ＰＥ２に位置した第２曲線エッジＣＥ２を含むことができる。
【0087】
図９Ａおよび図９Ｂを参照すれば、積層物ＳＴ上に第４マスクパターン７４を形成することができる。第４マスクパターン７４は、少なくとも１つの第２トレンチＴ２および少なくとも１つの第３トレンチＴ３を露出させる開口部を含むことができる。次いで、第４マスクパターン７４をエッチングバリアとして積層物ＳＴをエッチングして第４トレンチＴ４または第５トレンチＴ５を形成することができる。積層物ＳＴがエッチングされた深さだけ第２トレンチＴ２が下部に拡張され、階段構造が下部に転写される。これにより、第３レベルＬＶ３に位置した階段構造が形成される。また、積層物ＳＴがエッチングされた深さだけ第３トレンチＴ３が下部に拡張され、階段構造が下部に転写される。これにより、第４レベルＬＶ４に位置した階段構造が形成される。次いで、第４マスクパターン７４を除去することができる。
【0088】
第４マスクパターン７４の開口部は、コンタクト領域ＣＴＲに位置してもよい。開口部は、第１プレーンエッジ領域ＰＥ１まで拡張され、第１プレーンエッジ領域ＰＥ１に位置した第１曲線エッジを含むことができる。開口部は、第２プレーンエッジ領域ＰＥ２まで拡張され、第２プレーンエッジ領域ＰＥ２に位置した第２曲線エッジを含むことができる。
【0089】
第４トレンチＴ４または第５トレンチＴ５は、第４マスクパターン７４の開口部に対応する形状を有することができる。第４トレンチＴ４または第５トレンチＴ５は、コンタクト領域ＣＴＲに位置し、第１プレーンエッジ領域ＰＥ１または第２プレーンエッジ領域ＰＥ２まで拡張される。第４トレンチＴ４または第５トレンチＴ５は、第１プレーンエッジ領域ＰＥ１に位置した第１曲線エッジＣＥ１または第２プレーンエッジ領域ＰＥ２に位置した第２曲線エッジＣＥ２を含むことができる。
【0090】
図１０Ａおよび図１０Ｂを参照すれば、積層物ＳＴ上に第５マスクパターン７５を形成することができる。第５マスクパターン７５は、少なくとも１つの第４トレンチＴ４および少なくとも１つの第５トレンチＴ５を露出させる開口部を含むことができる。次いで、第５マスクパターン７５をエッチングバリアとして積層物ＳＴをエッチングして第６トレンチＴ６または第７トレンチＴ７を形成することができる。積層物ＳＴがエッチングされた深さだけ第４トレンチＴ４が下部に拡張され、階段構造が下部に転写される。これにより、第５レベルＬＶ５に位置した階段構造が形成される。また、積層物ＳＴがエッチングされた深さだけ第５トレンチＴ５が下部に拡張され、階段構造が下部に転写される。これにより、第６レベルＬＶ６に位置した階段構造が形成される。次いで、第５マスクパターン７５を除去することができる。
【0091】
第５マスクパターン７５の開口部は、コンタクト領域ＣＴＲに位置してもよい。開口部は、第１プレーンエッジ領域ＰＥ１まで拡張され、第１プレーンエッジ領域ＰＥ１に位置した第１曲線エッジを含むことができる。開口部は、第２プレーンエッジ領域ＰＥ２まで拡張され、第２プレーンエッジ領域ＰＥ２に位置した第２曲線エッジを含むことができる。
【0092】
第６トレンチＴ６または第７トレンチＴ７は、第５マスクパターン７５の開口部に対応する形状を有することができる。第６トレンチＴ６または第７トレンチＴ７は、コンタクト領域ＣＴＲに位置し、第１プレーンエッジ領域ＰＥ１または第２プレーンエッジ領域ＰＥ２まで拡張される。第６トレンチＴ６または第７トレンチＴ７は、第１プレーンエッジ領域ＰＥ１に位置した第１曲線エッジＣＥ１または第２プレーンエッジ領域ＰＥ２に位置した第２曲線エッジＣＥ２を含むことができる。
【0093】
図１１Ａおよび図１１Ｂを参照すれば、積層物ＳＴが第１～第７トレンチＴ１～Ｔ７を含む。第１～第７トレンチＴ１～Ｔ７は、互いに異なる深さを有してもよい。また、第１～第７トレンチＴ１～Ｔ７によって互いに異なるレベルに位置した階段構造がそれぞれ定義される。第１～第７トレンチＴ１～Ｔ７のうち相対的にアスペクト比が大きいトレンチは、第１プレーンエッジ領域ＰＥ１または第２プレーンエッジ領域ＰＥ２に位置した曲線エッジを含むことができる。実施例として、第３～第７トレンチＴ３～Ｔ７は、曲線エッジを含むことができる。
【0094】
第１～第７トレンチＴ１～Ｔ７内に第１～第７絶縁構造８５Ａ～８５Ｇをそれぞれ形成することができる。実施例として、第１～第７トレンチＴ１～Ｔ７を含む積層物ＳＴ上に絶縁膜を形成する。絶縁物質を蒸着した後に、熱処理工程を行って絶縁膜を形成することができる。次いで、積層物ＳＴの表面が露出するまで絶縁膜を平坦化することにより、第１～第７絶縁構造８５Ａ～８５Ｇを形成することができる。絶縁膜は、酸化物、窒化物などの絶縁物質を含むことができる。
【0095】
第１～第７絶縁構造８５Ａ～８５Ｇを形成する過程で、第１～第７トレンチＴ１～Ｔ７の形状、深さなどによって絶縁物質が異常に満たされたり、後続の工程でストレスが誘発されることがある。例えば、トレンチの終端に角張った角を含んだり、丸まった角の曲率が十分でないことがある。この場合、トレンチ内に絶縁物質が異常に蒸着されうる。絶縁物質を蒸着した後に、熱処理工程などを行う時、角にストレスが集中し、絶縁膜内にクラックが誘発されうる。相対的にアスペクト比が大きい第３～第７トレンチＴ３～Ｔ７の場合、このような現象が深刻になりうる。したがって、相対的にアスペクト比が大きい第３～第７トレンチＴ３～Ｔ７は、平面において曲線エッジを含むことができる。第３～第７トレンチＴ３～Ｔ７が曲線エッジを含む場合、絶縁物質が正常に蒸着される。また、曲線エッジによってストレスが分散するので、絶縁膜内にクラックが誘発されることを防止または最小化することができる。
【0096】
第１方向Ｉおよび第２方向ＩＩに定義された平面において、第１～第７絶縁構造８５Ａ～８５Ｇは、第１方向Ｉの幅を有し、第２方向ＩＩの長さを有してもよい。第１～第７絶縁構造８５Ａ～８５Ｇは、実質的に同一の幅を有するか、異なる幅を有してもよい。第１～第７絶縁構造８５Ａ～８５Ｇは、実質的に同一の長さを有するか、異なる長さを有してもよい。第１方向Ｉおよび第３方向ＩＩＩに定義された断面において、第１～第７絶縁構造８５Ａ～８５Ｇは、第３方向ＩＩＩの高さを有してもよい。第１～第７絶縁構造８５Ａ～８５Ｇは、実質的に同一の高さを有するか、異なる高さを有してもよい。第１～第７絶縁構造８５Ａ～８５Ｇの底面は、互いに異なるレベルに位置してもよい。第１～第７絶縁構造８５Ａ～８５Ｇは、互いに異なるレベルに位置した階段構造をそれぞれ含むことができる。
【0097】
次いで、本図面には示さないが、貫通構造、第１スリット構造、第２スリット構造、支持体、コンタクトプラグなどを形成するための工程が追加的に行われてもよい。実施例として、積層物を貫通する第２スリットを形成した後に、第２スリットを介して第１物質膜を導電膜に代替可能である。次いで、第２スリット内に第２スリット構造を形成することができる。
【0098】
一方、積層物ＳＴに形成されるトレンチの個数、深さ、階段構造などは、必要に応じて変更可能である。トレンチは、コンタクト領域だけでなく、ダミー領域にも形成される。ダミー領域に位置したトレンチは、コンタクト領域に位置したトレンチとともに形成されるか、別の工程で形成されてもよい。
【0099】
以上、添付した図面を参照して、本発明の技術的思想による実施例を説明したが、これは本発明の概念による実施例を説明するためのものに過ぎず、本発明は上記の実施例に限定されない。特許請求の範囲に記載の本発明の技術的思想を逸脱しない範囲内で、本発明の属する技術分野における通常の知識を有する者によって実施例に対する多様な形態の置換、変形および変更が可能であり、これも本発明の範囲に属する。
【符号の説明】
【0100】
ＰＬ：プレーン ＰＥ：プレーンエッジ領域
ＰＣ：プレーンセンター領域 Ｅ１：第１エッジ
Ｅ２：第２エッジ Ｅ３：第３エッジ
Ｅ４：第４エッジ ＰＥ１：第１プレーンエッジ領域
ＰＥ２：第２プレーンエッジ領域 ＣＴＲ：コンタクト領域
ＣＥ１：第１曲線エッジ ＣＥ２：第２曲線エッジ
ＳＴ：積層物 ＩＳ：絶縁構造
ＩＳ１：第１絶縁構造 ＩＳ２：第２絶縁構造
ＳＥ１：第１直線エッジ ＳＥ２：第２直線エッジ
ＣＲ：セル領域 ＤＭ：ダミー領域
ＣＴＲ：コンタクト領域 ＰＳ：貫通構造
ＳＰ１：第１支持体 ＳＰ２：第２支持体
ＳＰ３：第３支持体 ＣＴ：コンタクトプラグ
ＣＴ１：第１コンタクトプラグ ＣＴ２：第２コンタクトプラグ
ＣＴ３：第３コンタクトプラグ ＳＬ１：第１スリット構造
ＳＬ２：第２スリット構造 Ｄ＿ＭＢ：ダミーメモリブロック
ＭＢ：メモリブロック Ｃ：導電膜
Ｓ１：第１犠牲膜 Ｓ２：第２犠牲膜
Ｉ１：第１絶縁膜 Ｉ２：第２絶縁膜
Ｉ３：第３絶縁膜 Ｔ１：第１トレンチ
Ｔ２：第２トレンチ Ｔ３：第３トレンチ
Ｔ４：第４トレンチ Ｔ５：第５トレンチ
Ｔ６：第６トレンチ Ｔ７：第７トレンチ
Ｄ＿ＩＳ：ダミー絶縁構造 ４１：導電膜
４２：絶縁膜 ４３：犠牲膜
５０：ベース ５１：導電膜
５２：絶縁膜 ５３：チャネル膜
５４：メモリ膜 ５５：絶縁コア
６１：導電膜 ６２：絶縁膜
７１：第１マスクパターン ７２：第２マスクパターン
７３：第３マスクパターン ７４：第４マスクパターン
８５Ａ：第１絶縁構造 ８５Ｂ：第２絶縁構造
８５Ｃ：第３絶縁構造 ８５Ｄ：第４絶縁構造
８５Ｅ：第５絶縁構造 ８５Ｆ：第６絶縁構造
８５Ｇ：第７絶縁構造
ＰＣ：プレーンセンター領域 Ｅ１：第１エッジ
Ｅ２：第２エッジ Ｅ３：第３エッジ
Ｅ４：第４エッジ ＰＥ１：第１プレーンエッジ領域
ＰＥ２：第２プレーンエッジ領域 ＣＴＲ：コンタクト領域
ＣＥ１：第１曲線エッジ ＣＥ２：第２曲線エッジ
ＳＴ：積層物 ＩＳ：絶縁構造
ＩＳ１：第１絶縁構造 ＩＳ２：第２絶縁構造
ＳＥ１：第１直線エッジ ＳＥ２：第２直線エッジ
ＣＲ：セル領域 ＤＭ：ダミー領域
ＣＴＲ：コンタクト領域 ＰＳ：貫通構造
ＳＰ１：第１支持体 ＳＰ２：第２支持体
ＳＰ３：第３支持体 ＣＴ：コンタクトプラグ
ＣＴ１：第１コンタクトプラグ ＣＴ２：第２コンタクトプラグ
ＣＴ３：第３コンタクトプラグ ＳＬ１：第１スリット構造
ＳＬ２：第２スリット構造 Ｄ＿ＭＢ：ダミーメモリブロック
ＭＢ：メモリブロック Ｃ：導電膜
Ｓ１：第１犠牲膜 Ｓ２：第２犠牲膜
Ｉ１：第１絶縁膜 Ｉ２：第２絶縁膜
Ｉ３：第３絶縁膜 Ｔ１：第１トレンチ
Ｔ２：第２トレンチ Ｔ３：第３トレンチ
Ｔ４：第４トレンチ Ｔ５：第５トレンチ
Ｔ６：第６トレンチ Ｔ７：第７トレンチ
Ｄ＿ＩＳ：ダミー絶縁構造 ４１：導電膜
４２：絶縁膜 ４３：犠牲膜
５０：ベース ５１：導電膜
５２：絶縁膜 ５３：チャネル膜
５４：メモリ膜 ５５：絶縁コア
６１：導電膜 ６２：絶縁膜
７１：第１マスクパターン ７２：第２マスクパターン
７３：第３マスクパターン ７４：第４マスクパターン
８５Ａ：第１絶縁構造 ８５Ｂ：第２絶縁構造
８５Ｃ：第３絶縁構造 ８５Ｄ：第４絶縁構造
８５Ｅ：第５絶縁構造 ８５Ｆ：第６絶縁構造
８５Ｇ：第７絶縁構造
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】