(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023160728
(43)【公開日】2023-11-02
(54)【発明の名称】イメージセンサ構造およびその形成方法
(51)【国際特許分類】
H01L 27/146 20060101AFI20231026BHJP
H01L 31/10 20060101ALI20231026BHJP
【ＦＩ】
H01L27/146 A
H01L31/10 A
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023020399
(22)【出願日】2023-02-14
(31)【優先権主張番号】63/333,440
(32)【優先日】2022-04-21
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/835,049
(32)【優先日】2022-06-08
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100164448
【弁理士】
【氏名又は名称】山口 雄輔
(72)【発明者】
【氏名】陳 祥麟
(72)【発明者】
【氏名】江 欣益
(72)【発明者】
【氏名】黄陳 嵩文
(72)【発明者】
【氏名】廖 英凱
(72)【発明者】
【氏名】林 榮義
(72)【発明者】
【氏名】朱 怡欣
(72)【発明者】
【氏名】黄 冠傑
【テーマコード（参考）】
4M118
5F849
【Ｆターム（参考）】
4M118AA05
4M118AB01
4M118BA09
4M118CA03
4M118CA18
4M118CB01
4M118EA01
4M118EA14
4M118EA15
4M118FA26
4M118FA33
4M118GC07
4M118GD04
4M118HA25
4M118HA30
5F849AA04
5F849AB03
5F849AB17
5F849BA05
5F849BB03
5F849CB10
5F849DA25
5F849EA04
5F849JA01
5F849JA10
5F849XB15
5F849XB37
(57)【要約】 （修正有）
【課題】暗電流を大幅に減らすイメージセンサ及びその形成方法を提供する。
【解決手段】方法は、ワークピース２００の基板２０２内にディープウェル２０４を形成し、基板を通って部分的に延伸し、ディープウェルに到達する第１注入領域２０６を形成し、第１注入領域に高濃度ｎドープ領域２０８を形成し、キャビティの一部がディープウェル２０４の真上になるように、基板内のキャビティをエッチングし、キャビティの下表面とディープウェルの間に第２注入領域２１８を形成し、キャビティの表面に沿って界面注入領域２２２を形成し、キャビティ内にゲルマニウム層２２４を形成し、ゲルマニウム層の上にキャップ層２２６を形成し、キャップ層を通って、ゲルマニウム層の中に高濃度ｐドープ領域２２８を形成し、ワークピースの上に誘電体層２３０を形成し、誘電体層内にコンタクト特徴を形成して、高濃度ｎドープ領域及び高濃度ｐドープ領域に結合する。
【選択図】図１０
【解決手段】方法は、ワークピース２００の基板２０２内にディープウェル２０４を形成し、基板を通って部分的に延伸し、ディープウェルに到達する第１注入領域２０６を形成し、第１注入領域に高濃度ｎドープ領域２０８を形成し、キャビティの一部がディープウェル２０４の真上になるように、基板内のキャビティをエッチングし、キャビティの下表面とディープウェルの間に第２注入領域２１８を形成し、キャビティの表面に沿って界面注入領域２２２を形成し、キャビティ内にゲルマニウム層２２４を形成し、ゲルマニウム層の上にキャップ層２２６を形成し、キャップ層を通って、ゲルマニウム層の中に高濃度ｐドープ領域２２８を形成し、ワークピースの上に誘電体層２３０を形成し、誘電体層内にコンタクト特徴を形成して、高濃度ｎドープ領域及び高濃度ｐドープ領域に結合する。
【選択図】図１０
【特許請求の範囲】
【請求項1】
シリコン基板と、
前記シリコン基板内に配置されたゲルマニウム領域と、
前記シリコン基板と前記ゲルマニウム領域の間に配置されたドープ半導体隔離層と、
前記ゲルマニウム領域に配置された高濃度ｐドープ領域と、
前記シリコン基板に配置された高濃度ｎドープ領域と、
前記ゲルマニウム領域の下方に直接配置された第１ｎ型ウェルと、
前記高濃度ｎドープ領域の下方に直接配置された第２ｎ型ウェルと、
前記第１ｎ型ウェルおよび前記第２ｎ型ウェルの下方に配置され、且つこれらに接触するディープｎ型ウェルと、
を含むイメージセンサ。
前記シリコン基板内に配置されたゲルマニウム領域と、
前記シリコン基板と前記ゲルマニウム領域の間に配置されたドープ半導体隔離層と、
前記ゲルマニウム領域に配置された高濃度ｐドープ領域と、
前記シリコン基板に配置された高濃度ｎドープ領域と、
前記ゲルマニウム領域の下方に直接配置された第１ｎ型ウェルと、
前記高濃度ｎドープ領域の下方に直接配置された第２ｎ型ウェルと、
前記第１ｎ型ウェルおよび前記第２ｎ型ウェルの下方に配置され、且つこれらに接触するディープｎ型ウェルと、
を含むイメージセンサ。
【請求項2】
前記ドープ半導体隔離層が、シリコンおよびｐ型ドーパントを含む請求項１に記載のイメージセンサ。
【請求項3】
前記ゲルマニウム領域に配置された半導体キャップ層をさらに含む請求項１に記載のイメージセンサ。
【請求項4】
前記半導体キャップ層および前記シリコン基板の上表面が、実質的に同一平面上にある請求項３に記載のイメージセンサ。
【請求項5】
前記高濃度ｐドープ領域が、前記半導体キャップ層を通って延伸する請求項３に記載のイメージセンサ。
【請求項6】
前記ゲルマニウム領域が、
前記第１ｎ型ウェルに配置された第１ｐ型ウェルと、
前記第１ｐ型ウェルを取り囲む第２ｐ型ウェルと、
を含む請求項１に記載のイメージセンサ。
前記第１ｎ型ウェルに配置された第１ｐ型ウェルと、
前記第１ｐ型ウェルを取り囲む第２ｐ型ウェルと、
を含む請求項１に記載のイメージセンサ。
【請求項7】
前記第１ｐ型ウェルおよび前記第２ｐ型ウェルが、ｐ型ドーパントを含み、
前記第１ｐ型ウェルにおける前記ｐ型ドーパントの濃度が、前記第２ｐ型ウェルにおける前記ｐ型ドーパントの濃度よりも低い請求項６に記載のイメージセンサ。
前記第１ｐ型ウェルにおける前記ｐ型ドーパントの濃度が、前記第２ｐ型ウェルにおける前記ｐ型ドーパントの濃度よりも低い請求項６に記載のイメージセンサ。
【請求項8】
前記高濃度ｎドープ領域が、前記シリコン基板の一部によって前記ゲルマニウム領域から間隔を空ける請求項１に記載のイメージセンサ。
【請求項9】
シリコン基板と、
前記シリコン基板内に配置されたゲルマニウム領域と、
前記ゲルマニウム領域に配置された高濃度ｐドープ領域と、
前記ゲルマニウム領域の下方に直接配置されたｎ型ウェルと、
前記シリコン基板に延伸する金属コンタクト特徴と、
前記ｎ型ウェルおよび前記金属コンタクト特徴の両方の下方に配置され、且つこれらに接触するディープｎ型ウェルと、
を含むイメージセンサ構造。
前記シリコン基板内に配置されたゲルマニウム領域と、
前記ゲルマニウム領域に配置された高濃度ｐドープ領域と、
前記ゲルマニウム領域の下方に直接配置されたｎ型ウェルと、
前記シリコン基板に延伸する金属コンタクト特徴と、
前記ｎ型ウェルおよび前記金属コンタクト特徴の両方の下方に配置され、且つこれらに接触するディープｎ型ウェルと、
を含むイメージセンサ構造。
【請求項10】
前記シリコン基板と前記ゲルマニウム領域の間に配置されたドープ半導体隔離層をさらに含む請求項９に記載のイメージセンサ構造。
【請求項11】
前記ドープ半導体隔離層が、ボロンドープシリコン（Ｓｉ：Ｂ）を含む請求項１０に記載のイメージセンサ構造。
【請求項12】
前記ゲルマニウム領域に配置された半導体キャップ層をさらに含む請求項９に記載のイメージセンサ構造。
【請求項13】
前記半導体キャップ層が、シリコンを主成分とする請求項１２に記載のイメージセンサ構造。
【請求項14】
前記高濃度ｐドープ領域が、前記半導体キャップ層を通って、前記ゲルマニウム領域の中に部分的に延伸する請求項１２に記載のイメージセンサ構造。
【請求項15】
前記ディープｎ型ウェルの下方に配置された底部隔離ｐ型ウェルをさらに含む請求項９に記載のイメージセンサ構造。
【請求項16】
シリコン基板内にディープｎ型ウェルを形成することと、
前記シリコン基板を通って前記ディープｎ型ウェルに到達する第１ｎ型ウェルを形成することと、
前記第１ｎ型ウェルに高濃度ｎドープ領域を形成することと、
前記キャビティの少なくとも一部が前記ディープｎ型ウェルの上に直接配置され、且つ前記キャビティが前記第１ｎ型ウェルから間隔を空けるように、前記シリコン基板内にキャビティを形成することと、
前記キャビティの下表面と前記ディープｎ型ウェルの間に第２ｎ型ウェルを形成することと、
前記キャビティの表面にｐ型隔離層を形成することと、
前記ｐ型隔離層を形成した後に、前記キャビティ内にゲルマニウム層を堆積させることと、
前記ゲルマニウム層の上表面の上にシリコンキャップを形成することと、
前記シリコンキャップを通って前記ゲルマニウム層内で終了する高濃度ｐドープ領域を形成することと、
を含む方法。
前記シリコン基板を通って前記ディープｎ型ウェルに到達する第１ｎ型ウェルを形成することと、
前記第１ｎ型ウェルに高濃度ｎドープ領域を形成することと、
前記キャビティの少なくとも一部が前記ディープｎ型ウェルの上に直接配置され、且つ前記キャビティが前記第１ｎ型ウェルから間隔を空けるように、前記シリコン基板内にキャビティを形成することと、
前記キャビティの下表面と前記ディープｎ型ウェルの間に第２ｎ型ウェルを形成することと、
前記キャビティの表面にｐ型隔離層を形成することと、
前記ｐ型隔離層を形成した後に、前記キャビティ内にゲルマニウム層を堆積させることと、
前記ゲルマニウム層の上表面の上にシリコンキャップを形成することと、
前記シリコンキャップを通って前記ゲルマニウム層内で終了する高濃度ｐドープ領域を形成することと、
を含む方法。
【請求項17】
前記高濃度ｐドープ領域および前記高濃度ｎドープ領域の上に誘電体層を堆積させることと、
前記誘電体層を通って前記高濃度ｐドープ領域および前記高濃度ｎドープ領域にそれぞれ接触する第１コンタクト特徴および第２コンタクト特徴を形成することと、
をさらに含む請求項１６に記載の方法。
前記誘電体層を通って前記高濃度ｐドープ領域および前記高濃度ｎドープ領域にそれぞれ接触する第１コンタクト特徴および第２コンタクト特徴を形成することと、
をさらに含む請求項１６に記載の方法。
【請求項18】
前記第２ｎ型ウェルを形成することが、
第１パターン化フォトレジスト層を形成して、前記キャビティの前記下表面の第１部分を覆い、前記キャビティの前記下表面の第２部分を露出することと、
前記第１パターン化フォトレジスト層をインプランテーションマスクとして使用して、前記第２部分にｎ型ドーパントを注入することと、
を含む請求項１６に記載の方法。
第１パターン化フォトレジスト層を形成して、前記キャビティの前記下表面の第１部分を覆い、前記キャビティの前記下表面の第２部分を露出することと、
前記第１パターン化フォトレジスト層をインプランテーションマスクとして使用して、前記第２部分にｎ型ドーパントを注入することと、
を含む請求項１６に記載の方法。
【請求項19】
前記ｐ型隔離層を形成することが、
前記第１パターン化フォトレジスト層を除去することと、
第２パターン化フォトレジスト層を形成して、前記キャビティの前記下表面の前記第２部分を覆い、前記キャビティの前記下表面の前記第１部分を露出することと、
前記第２パターン化フォトレジスト層をインプランテーションマスクとして使用して、前記第１部分にｐ型ドーパントを注入することと、
を含む請求項１８に記載の方法。
前記第１パターン化フォトレジスト層を除去することと、
第２パターン化フォトレジスト層を形成して、前記キャビティの前記下表面の前記第２部分を覆い、前記キャビティの前記下表面の前記第１部分を露出することと、
前記第２パターン化フォトレジスト層をインプランテーションマスクとして使用して、前記第１部分にｐ型ドーパントを注入することと、
を含む請求項１８に記載の方法。
【請求項20】
前記ディープｎ型ウェルが、引き伸ばされ、第１末端部分、第２末端部分、および前記第１末端部分と前記第２末端部分の間に挟まれた中間部分を含み、
前記ゲルマニウム層が、前記中間部分の上に直接配置されるが、前記第１末端部分および前記第２末端部分を覆わない請求項１６に記載の方法。
前記ゲルマニウム層が、前記中間部分の上に直接配置されるが、前記第１末端部分および前記第２末端部分を覆わない請求項１６に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
エレクトロニクス産業は、複雑で高度な多くの機能を同時にサポートすることのできる電子機器の小型化・高速化への絶え間ない要求を経験している。そのため、半導体産業には、低コスト、高性能、および低電力の集積回路（integrated circuit, IC）を製造するための継続的な流れが存在する。これまでのところ、これらの目標は、主に、半導体ＩＣ寸法（例えば、最小形状）をスケーリングすることによって達成され、それにより、生産効率が向上し、関連コストが削減される。しかしながら、このようなスケーリングによって、半導体製造プロセスに対する複雑性も増大するため、ＩＣにおける継続的な進歩を実現することにより、半導体製造プロセスおよび技術においても同様の進歩を求めることができる。
【0002】
１つの例として、半導体センサは、物理的、化学的、生物学的、および／または環境的パラメータを測定するための様々な応用に幅広く使用される。いくつかの特殊な半導体センサは、ガスセンサ、圧力センサ、温度センサ、およびイメージセンサ等を含む。イメージセンサについては、暗電流が、性能と信頼性に対する重大な問題となっている。暗電流は、光がない時に流れる電流であり、より一般的には、イメージセンサに存在する漏れ電流と言われる。低バンドギャップ半導体材料を使用する少なくともある場合において、低バンドギャップ半導体材料またはその基板との界面は、顕著な暗電流をもたらす可能性がある。現存の光学イメージセンサおよびその製造方法は、通常、それらが意図した目的にとっては十分であるが、あらゆる点において申し分がないと言えるものではない。
【発明の概要】
【発明が解決しようとする課題】
【0003】
いくつかのイメージセンサまたは感光デバイスは、第１半導体材料とは異なる第２半導体材料の半導体基板内に配置された第１半導体材料の半導体構造を含む。ほとんどの場合、第１半導体材料は、第２半導体材料よりも小さいバンドギャップを有し、または第２半導体材料よりも入射光に対する感度が高い。その感光性および半導体基板との接合点によって、暗電流レベルがより高くなり、信号雑音比（signal-to-noise ratio, SNR）を減らすことができる。
【課題を解決するための手段】
【0004】
本発明は、電場を生成して光子電子を動かす金属接続が異なる半導体領域に配置されたイメージセンサ構造を提供する。１つの構造例において、ゲルマニウム（Ｇｅ）光感知領域は、シリコン（Ｓｉ）基板内に配置される。ディープウェル（deep well）は、シリコン基板内に配置され、ゲルマニウム光感知領域の下方に少なくとも部分的に延伸する。第１金属接続は、ゲルマニウム光感知領域に対して作られるが、第２金属接続は、シリコン基板を通ってディープウェルに対して直接作られる。つまり、第１金属接続と第２金属接続の全てが直接ゲルマニウム光感知領域に対して作られるという訳ではない。２つの金属接続は、異なる半導体領域に対して作られるため、電子伝達経路がゲルマニウム光感知領域からさらに遠くに離れ、暗電流を大幅に減らすことができる。
【0005】
１つの態様において、イメージセンサを提供する。イメージセンサは、シリコン基板、シリコン基板内に配置されたゲルマニウム領域、シリコン基板とゲルマニウム領域の間に配置されたドープ半導体隔離層、ゲルマニウム領域に配置された高濃度ｐドープ領域、シリコン基板に配置された高濃度ｎドープ領域、ゲルマニウム領域の下方に直接配置された第１ｎ型ウェル、高濃度ｎドープ領域の下方に直接配置された第２ｎ型ウェル、および第１ｎ型ウェルおよび第２ｎ型ウェルの下方に配置され、且つこれらに接触するディープｎ型ウェルを含む。
【0006】
いくつかの実施形態において、ドープ半導体隔離層は、シリコンおよびｐ型ドーパントを含む。いくつかの実施形態において、イメージセンサは、さらに、ゲルマニウム領域に配置された半導体キャップ層を含む。いくつかの例において、半導体キャップ層とシリコン基板の上表面は、同一平面上にある。いくつかの実施形態において、高濃度ｐドープ領域は、半導体キャップ層を通って延伸する。いくつかの実装において、ゲルマニウム領域は、第１ｎ型ウェルに配置された第１ｐ型ウェル、および第１ｐ型ウェルを取り囲む第２ｐ型ウェルを含む。いくつかの例において、第１ｐ型ウェルおよび第２ｐ型ウェルは、ｐ型ドーパントを含み、第１ｐ型ウェルにおけるｐ型ドーパントの濃度は、第２ｐ型ウェルにおけるｐ型ドーパントの濃度よりも低い。いくつかの実施形態において、高濃度ｎドープ領域は、シリコン基板の一部によってゲルマニウム領域から間隔を空ける。
【0007】
別の態様において、イメージセンサ構造を提供する。イメージセンサ構造は、シリコン基板、シリコン基板内に配置されたゲルマニウム領域、ゲルマニウム領域に配置された高濃度ｐドープ領域、ゲルマニウム領域の下方に直接配置されたｎ型ウェル、シリコン基板に延伸する金属コンタクト特徴、およびｎ型ウェルおよび金属コンタクト特徴の両方の下方に配置され、且つこれらに接触するディープｎ型ウェルを含む。
【0008】
いくつかの実施形態において、イメージセンサ構造は、さらに、シリコン基板とゲルマニウム領域の間に配置されたドープ半導体隔離層を含む。いくつかの実装において、ドープ半導体隔離層は、ボロンドープシリコン（boron-doped silicon, Si:B）を含む。いくつかの実施形態において、イメージセンサ構造は、さらに、ゲルマニウム領域に配置された半導体キャップ層を含む。いくつかの例において、半導体キャップ層は、シリコンを主成分とする。いくつかの実施形態において、高濃度ｐドープ領域は、半導体キャップ層を通って延伸し、且つゲルマニウム領域の中に部分的に延伸する。いくつかの実施形態において、イメージセンサ構造は、さらに、ディープｎ型ウェルの下方に配置された底部隔離ｐ型ウェルを含む。
【0009】
さらに別の態様において、方法を提供する。方法は、シリコン基板内にディープｎ型ウェルを形成することと、シリコン基板を通ってディープｎ型ウェルに到達する第１ｎ型ウェルを形成することと、第１ｎ型ウェルに高濃度ｎドープ領域を形成することと、キャビティの少なくとも一部がディープｎ型ウェルの上に直接配置され、且つキャビティが第１ｎ型ウェルから間隔を空けるように、シリコン基板内にキャビティを形成することと、キャビティの下表面とディープｎ型ウェルの間に第２ｎ型ウェルを形成することと、キャビティの表面にｐ型隔離層を形成することと、ｐ型隔離層を形成した後に、キャビティ内にゲルマニウム層を堆積させることと、ゲルマニウム層の上表面の上にシリコンキャップを形成することと、シリコンキャップを通ってゲルマニウム層内で終了する高濃度ｐドープ領域を形成することと、を含む。
【0010】
いくつかの実施形態において、方法は、さらに、高濃度ｐドープ領域および高濃度ｎドープ領域の上に誘電体層を堆積させることと、誘電体層を通って高濃度ｐドープ領域および高濃度ｎドープ領域にそれぞれ接触する第１コンタクト特徴および第２コンタクト特徴を形成することと、を含む。いくつかの実装において、第２ｎ型ウェルを形成することは、第１パターン化フォトレジスト層を形成して、キャビティの下表面の第１部分を覆い、キャビティの下表面の第２部分を露出することと、第１パターン化フォトレジスト層をインプランテーションマスク（implantation mask）として使用して、第２部分にｎ型ドーパントを注入することと、を含む。いくつかの例において、ｐ型隔離層を形成することは、第１パターン化フォトレジスト層を除去することと、第２パターン化フォトレジスト層を形成して、キャビティの下表面の第２部分を覆い、キャビティの下表面の第１部分を露出することと、第２パターン化フォトレジスト層をインプランテーションマスクとして使用して、第１部分にｐ型ドーパントを注入することと、を含む。いくつかの実施形態において、ディープｎ型ウェルは、引き伸ばされ、第１末端部分、第２末端部分、および第１末端部分と第２末端部分の間に挟まれた中間部分を含む。ゲルマニウム層は、中間部分の上に直接配置されるが、第１末端部分および第２末端部分を覆わない。
【発明の効果】
【0011】
本発明のイメージセンサ構造は、電子伝達経路がゲルマニウム光感知領域からさらに遠くに離れ、暗電流を大幅に減らすことができる。
【図面の簡単な説明】
【0012】
添付図面は、本発明の原理がさらに理解されるために含まれており、本明細書に組み込まれ、且つその一部を構成するものである。図面は、本発明の実施形態を例示しており、説明とともに、本発明の原理を説明する役割を果たしている。
【0013】
【発明を実施するための形態】
【0014】
以下の開示は、提供される主題の異なる特徴を実施するための多くの異なる実施形態または例を提供する。本開示を単純化するために、構成要素および配置の具体例を以下に記載する。これらはもちろん単なる例であり、限定することを意図しない。例えば、以下の説明における第１の特徴の上または第２の特徴の上への形成は、第１および第２の特徴が直接接触するように形成される実施形態を含み、また、第１と第２の特徴は直接接触せずに、追加の特徴が第１の特徴と第２の特徴との間に形成されるような実施形態も含み得る。さらに、本開示は、様々な例において参照番号および／または文字を繰り返すことがある。この繰り返しは、単純さと明瞭さの目的のためであって、それ自体は、議論された様々な実施形態間および／または構成間の関係を指示するものではない。
【0015】
さらに、「下に」、「下方に」、「下位に」、「上方に」、「上位に」などの空間的に相対的な用語は、図に示されるような１つの要素または特徴の別の要素または特徴に対する関係を記載するために、説明を容易にするためにここでは使用され得る。空間的に相対的な用語は、図に示されている方向に加えて、使用中または動作中の装置の異なる向きを包含することを意図している。装置は他の方向を向いていてもよく（９０度または他の方向に回転される）、本明細書で使用される空間的に相対的な記述はそれに応じて同様に解釈され得る。
【0016】
さらに、数値または数値の範囲を「約（about）」、「およそ（approximate）」で記載した時、当業者であれば理解できるように、この用語は、製造中に本質的に起こる変化を考慮した合理的な範囲内の数値を含むことを意図する。例えば、数値または数値の範囲は、数値に関連する特性を有する特徴の製造に関連する周知の製造公差に基づいて、記載された数値を含む合理的な範囲、例えば、記載された数値の±１０％以内を含む。例えば、「約５ｎｍ」の厚さを有する材料層は、材料層の堆積に関連する製造交差が±１５％であることが当業者に知られているため、４．２５ｎｍ～５．７５ｎｍの寸法範囲を含む。さらに、本発明は、様々な例において参照番号および／または文字を繰り返すことができる。この繰り返しは、簡素化および明確化を目的としたものであり、言及した様々な実施形態および／または構成間の関係を本質的に支持するものではない。
【0017】
いくつかのイメージセンサまたは感光デバイスは、第１半導体材料とは異なる第２半導体材料の半導体基板に配置された第１半導体材料の半導体構造を含む。ほとんどの場合、第１半導体材料は、第２半導体材料よりも小さいバンドギャップを有し、または第２半導体材料よりも入射光に対する感度が高い。その感光性および半導体基板との接合点によって、暗電流レベルがより高くなり、信号雑音比（ＳＮＲ）を減らすことができる。
【0018】
本発明は、電場を生成して光子電子を動かす金属接続が異なる半導体領域に配置されたイメージセンサ構造を提供する。１つの構造例において、ゲルマニウム（Ｇｅ）光感知領域は、シリコン（Ｓｉ）基板内に配置される。ディープウェルは、シリコン基板内に配置され、ゲルマニウム光感知領域の下方に少なくとも部分的に延伸する。第１金属接続は、ゲルマニウム光感知領域に対して作られるが、第２金属接続は、シリコン基板を通ってディープウェルに対して直接作られる。つまり、第１金属接続と第２金属接続の全てが直接ゲルマニウム光感知領域に対して作られるのではない。２つの金属接続は、異なる半導体領域に作られるため、電子伝達経路がゲルマニウム光感知領域からさらに遠くに離れ、暗電流を大幅に減らすことができる。
【0019】
ここで、本発明の様々な態様について、図面を参照しながらさらに詳しく説明する。図１および図１８は、イメージセンサ構造を形成する方法１００および方法３００のフローチャートを示したものである。方法１００および３００は、単なる例であり、本発明を本明細書において明示した内容に限定する意図はない。方法１００および３００の前、間、および後に追加のステップを提供してもよく、方法の追加した実施形態については、記載したいくつかのステップを置き換える、省略する、または移動させることができる。簡素化するため、全てのステップが本明細書に記載されている訳ではない。以下、図２～図１１と合わせて、方法１００について説明し、これらの図は、方法１００の実施形態に係る製造の異なる段階におけるワークピース２００の断片的な断面図を示したものである。図１２～図１４は、図１０に示したワークピース２００の代替の実施形態を提供する。図１５～図１７は、ワークピース２００の概略的平面図を示したものであり、電子伝達効率を向上させるための様々な構成例を示している。以下、図１９～図２６と合わせて、方法３００について説明し、これらの図は、方法３００の実施形態に係る製造の異なる段階においけるワークピース２００の断片的な断面図を示したものである。図２７～図２９は、図２４に示したワークピース２００の代替の実施形態を提供する。図３０～図３２は、ワークピース２００の概略的平面図を示したものであり、電子伝達効率を向上させるための様々な構成例を示している。図３３および図３４は、感光画素設計の断片的な概略的平面図を示したものである。感光デバイスまたはイメージセンサ構造は、ワークピース２００から形成されるため、ワークピース２００は、文脈上、感光デバイス２００、イメージセンサ２００、またはイメージセンサ構造２００と称してもよい。図２～図１７および図１９～図３４を通して、Ｘ方向、Ｙ方向、およびＺ方向は、互いに垂直であり、一貫して使用される。例えば、１つの図におけるＸ方向は、別の図において、Ｘ方向に対して平行である。また、本発明を通して、類似する特徴は、類似する参照番号を使用して表示する。
【0020】
図１、図２、および図３を参照すると、方法１００は、ワークピース２００の基板２０２内にディープウェル２０４を形成するブロック１０２を含む。ブロック１０２の操作は、基板２０２を受け取ることと（図２に示す）、基板２０２内にディープウェル２０４を形成することと（図３に示す）、を含む。基板２０２の上または中には、さらに多くの層および特徴が形成されるため、基板２０２およびその上に形成される全ての特徴は、通常、ワークピース２００と称される。図２を参照すると、基板２０２を受け取る。基板２０２は、シリコン（Ｓｉ）基板であってもよい。いくつかの代替の実施形態において、基板２０２は、埋め込み酸化物（buried oxide, BOX）層を有するシリコン・オン・インシュレーター（silicon-on-insulator, SOI）基板であってもよい。図３を参照すると、基板２０２内にディープウェル２０４を形成する。図に示したいくつかの実施形態において、ディープウェル２０４は、ｎ型ウェルである。ディープウェル２０４は、基板２０２内に形成されるため、ディープシリコンｎウェル（deep silicon n-well, DSNW）２０４またはディープｎウェル（deep n-well, DNW）２０４と称される。プロセスの一例において、まず、基板２０２の上にスクリーン酸化物層（明白に示さず）を堆積させ、スクリーン酸化物層の上にパターン化フォトレジスト層を形成して、ワークピース２００の注入されない領域を覆う。パターン化フォトレジスト層が所定の位置にある状態で、ワークピース２００にｎ型ドーパント、例えば、燐（Ｐ）または砒素（Ａｓ）を注入する。注入後、アニールプロセスにより、ｎ型ドーパントをさらに基板２０２に熱駆動させる。いくつかの例において、ディープウェル２０４は、約１×１０１６ｃｍ－３～約９×１０１８ｃｍ－３の間のドーパント濃度を含むことができる。後述するが、図１５、図１６、または図１７において、Ｘ方向に沿って縦方向に延伸する細長い形状が示されている。ディープウェル２０４は、収集した光子電子の伝導路の一部として使用される。
【0021】
図１および図４を参照すると、方法１００は、基板２０２を通って部分的に延伸し、ディープウェル２０４に到達する第１注入領域２０６を形成するブロック１０４を含む。図示された実施形態において、第１注入領域２０６は、基板２０２の上表面から垂直に下向きに延伸し、ディープウェル２０４の一端に結合される、またはディープウェル２０４の一端と重複する。ディープウェル２０４と同様に、第１注入領域２０６は、ディープウェル２０４から基板２０２の上表面に垂直な伝導路を提供し、且つ収集した光子電子の伝導路の一部でもある。第１注入領域２０６は、シリコンｎウェル（silicon n-well, SNW）またはｎウェル（n-well, NW）とも称される。プロセスの一例において、まず、基板２０２の上にスクリーン酸化物層（明白に示さず）を堆積させ、スクリーン酸化物層の上にパターン化フォトレジスト層を形成して、ワークピース２００の注入されない領域を覆う。パターン化フォトレジスト層が所定の位置にある状態で、ワークピース２００にｎ型ドーパント、例えば、燐（Ｐ）または砒素（Ａｓ）を注入する。注入している間、アニールプロセスにより、ｎ型ドーパントをさらに基板２０２に熱駆動させて、ディープウェル２０４に到達させる。いくつかの例において、第１注入領域２０６は、約１×１０１６ｃｍ－３～約９×１０１８ｃｍ－３の間のドーパント濃度を含むことができる。ディープウェル２０４とは異なり、第１注入領域２０６は、基板２０２の上表面に対して垂直な垂直方向に沿って延伸する。
【0022】
図１および図４を参照すると、方法１００は、第１注入領域２０６に高濃度ｎドープ領域２０８を形成するブロック１０６を含む。高濃度ｎドープ領域２０８は、金属コンタクト特徴とインターフェースで接続した時の接触抵抗を減らすために使用される。高濃度ｎドープ領域２０８は、イオン注入により形成してもよい。いくつかの実施形態において、高濃度ｎドープ領域２０８は、ｎ型ドーパント、例えば、燐（Ｐ）または砒素（Ａｓ）を含む。その名称が示しているように、高濃度ｎドープ領域２０８のドーパント濃度は、第１注入領域２０６のドーパント濃度よりも高い。いくつかの実装において、高濃度ｎドープ領域２０８のドーパント濃度は、約１×１０１７ｃｍ－３～約９×１０２０ｃｍ－３の間である。図４に示すように、高濃度ｎドープ領域２０８は、第１注入領域２０６と垂直に重複し、基板２０２の上表面に隣接して配置される。
【0023】
図１および図５を参照すると、方法１００は、キャビティ２１０の一部がディープウェル２０４の真上になるように、基板２０２内のキャビティ２１０をエッチングするブロック１０８を含む。図面には明示していないが、フォトリソグラフィおよびエッチングプロセスを使用して、基板２０２内にキャビティ２１０を形成してもよい。プロセスの一例において、ＣＶＤまたは適切な堆積法を使用して、基板２０２の上にハードマスク層を堆積させる。そして、フォトリソグラフィプロセスを行って、ハードマスク層の上にパターン化フォトレジスト層を形成する。その後、パターン化フォトレジストをエッチングマスクとして使用して、ハードマスクをエッチングし、パターン化ハードマスクを形成する。それから、パターン化ハードマスクをエッチングマスクとして応用して基板２０２をエッチングし、キャビティ２１０を形成する。ハードマスクは、基板２０２と異なる材料で形成される。いくつかの例において、ハードマスクは、酸化ケイ素、窒化ケイ素、またはその組み合わせを含むことができる。図５に示すように、キャビティ２１０は、Ｚ方向に沿って深さＤを有し、Ｘ方向に沿って上部幅Ｗを有することができる。いくつかの実施形態において、深さＤは、約９００ｎｍ～約２１００ｎｍである。いくつかの実施形態において、上部幅Ｗは、約２０００ｎｍ～約１００００ｎｍである。キャビティ２１０を形成するための適切なエッチングプロセスは、ドライエッチングプロセス、ウェットエッチングプロセス、またはその組み合わせであってもよい。
【0024】
図１および図６を参照すると、方法１００は、キャビティ２１０の下表面とディープウェル２０４の間に第２注入領域２１８を形成するブロック１１０を含む。第２注入領域２１８は、キャビティ２１０の下表面とディープウェル２０４の間の光子電子の伝導路として使用される。図６に示すように、第１注入領域２０６および第２注入領域２１８の両方は、ディープウェル２０４に結合される、またはディープウェル２０４と重複する。図６に示したいくつかの実施形態において、第１注入領域２０６および第２注入領域２１８は、いずれもｎ型ドーパントでドープされる。いくつかの実装において、第２注入領域２１８および第１注入領域２０６は、同じドーパント濃度を有する。第２注入領域２１８を形成するプロセスの一例において、まず、キャビティ２１０の上を含むワークピース２００の上に第１パターン化インプランテーションマスク２１２を形成する。図６に示すように、第１パターン化インプランテーションマスク２１２は、ブロック１０１のインプランテーション領域を露出する開口２１４を有する。いくつかの例において、第１パターン化インプランテーションマスク２１２は、フォトレジスト層または底部反射防止コーティング（bottom antireflective coating, BARC）層であってもよい。図示された実施形態において、第１パターン化インプランテーションマスク２１２は、フォトレジスト層である。第１パターン化インプランテーションマスク２１２が所定の位置にある状態で、イオン注入プロセスを行って、第２注入領域２１８を形成する。第２注入領域２１８を形成した後、アッシング（ashing）または選択的エッチングにより、第１パターン化インプランテーションマスク２１２を除去する。
【0025】
図６に示したいくつかの実施形態において、第２注入領域２１８を熱駆動し、キャビティ２１０の下表面からわずかに除去する。このようにして、後続のプロセスまたは熱サイクルにおいて形成される予定のゲルマニウム層２２４（図９に示す）に過度のｎ型ドーパントが拡散されるのを防ぐ。ゲルマニウム層２２４へのいくらかのｎ型ドーパント拡散は、光子電子の収集を容易にすることができるが、暗電流を増やす可能性がある。制御されたｎ型ドーパントをゲルマニウム層２２４に拡散するのは、接触面積を増やすためのゲルマニウム層２２４をディープウェル２０４に直接置くことはしない原因でもある。より大きな接触面積は、過剰なｎ型ドーパント拡散をもたらすため、望ましくないレベルの暗電流を発生させる。図６には明示していないが、第２注入領域２１８は、キャビティ２１０の小さな中心領域の下方にのみ直接配置される。ゲルマニウム層２２４と第２注入領域２１８の間の係合領域が小さく、且つ制御されていると、ゲルマニウム層２２４へのｎ型ドーパント拡散を減らし、過剰の暗電流が増えるのを防ぐことができる。
【0026】
図１、図７、および図８を参照すると、方法１００は、キャビティ２１０の表面に沿って界面注入領域２２２を形成するブロック１１２を含む。界面注入領域２２２は、少なくとも２つの機能を持つ。まず、界面注入領域２２２は、基板２０２内のシリコンと形成される予定のゲルマニウム層２２４（図９に示す）の間の格子不整合を埋める（bridge）ことができる。シリコンの格子とゲルマニウムの格子の間の格子不整合は４．２％であるため、線欠陥等の格子不整合欠陥がＳｉ－Ｇｉ界面付近で始まり、ゲルマニウム層２２４を通り抜けて、追加の暗電流を生じさせる可能性がある。Ｓｉ－Ｇｉ界面付近にｐドープ領域を形成することによって、格子不整合の影響を大幅に減少できることがわかる。次に、界面注入領域２２２は、光子電子のトラップとして動作し、光子電子が基板２０２内に入るのを防ぐことができる。界面注入領域２２２を形成するプロセスの一例において、ワークピース２００の上に第２パターン化インプランテーションマスク２２０を形成し、基板２０２の上表面および第２注入領域２１８を保護する。第２パターン化インプランテーションマスク２２０は、第１パターン化インプランテーションマスク２１２に類似する特性を共有するため、ここでは詳しい説明を省略する。イオン注入プロセスを行って、ｐ型ドーパント、例えば、ホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）でキャビティ２１０の覆われていない表面をドープし、界面注入領域２２２を形成する。いくつかの実施形態において、第２パターン化インプランテーションマスク２２０を使用したにも関わらず、界面注入領域２２２は、キャビティ２１０の下表面および第２注入領域２１８に少なくとも部分的に延伸することができる。他のドープ領域と比較して、界面注入領域２２２は、非常に薄く、約２０ｎｍ～約１００ｎｍの間の厚さを有する。界面注入領域２２２は、約５×１０１６ａｔｏｍｓ／ｃｍ３（ｃｍ-３）～約１×１０１９ｃｍ-３の間のドーパント濃度を有することができる。図８に示すように、第２注入領域２１８および界面注入領域２２２を形成した後、アッシングまたは選択的エッチングにより、第２パターン化インプランテーションマスク２２０を除去する。
【0027】
図１および図９を参照すると、方法１００は、キャビティ２１０内にゲルマニウム層２２４を形成するブロック１１４を含む。界面注入領域２２２を形成した後、ゲルマニウム層２２４を形成して、キャビティ２１０の残りを充填する。ゲルマニウム層２２４は、界面注入領域２２２に直接形成され、界面注入領域２２２によって基板２０２から間隔を空ける。界面注入領域２２２は、キャビティ２１０内の空間をあまり取らないため、ゲルマニウム層２２４は、キャビティ２１０と類似する深さＤおよび上部幅Ｗを有することができる。つまり、ゲルマニウム層２２４は、約９００ｎｍ～約２１００ｎｍの間の深さＤおよび約２０００ｎｍ～約１００００ｎｍの間の上部幅Ｗを有することができる。いくつかの実施形態において、ゲルマニウム層２２４は、ドープされない（undoped）（または、意図せずドープされる（unintentionally doped, UID））（つまり、ゲルマニウム層２２４は、実質的に、ドーパントがない）。いくつかの実施形態において、ゲルマニウム層２２４は、ドープされていないと見なされるドーパント濃度を有する。いくつかの代替の実施形態において、ゲルマニウム層２２４は、シリコンよりも小さいバンドギャップを有する、または直接バンドギャップ（direct bandgap）を有する他の半導体材料に置き換えることができる。例えば、ゲルマニウム層２２４は、ガリウムアンチモン（gallium antimony, GaSb）層、セレン化鉛（lead selenide, PbSe）層、テルル化鉛（lead telluride, PbTe）層、硫化鉛（lead sulfide, PbS）層、リン化インジウム（indium phosphide, InP）層、ガリウム砒素（gallium arsenide, GaAs）層、テルル化カドミウム（cadmium telluride CdTe）層、またはセレン化カドミウム（cadmium selenide, CdSe）層に置き換えることができる。
【0028】
いくつかの実施形態において、ゲルマニウム層２２４は、基板２０２の上表面に形成されたパターン化誘電体層にゲルマニウムを成長させずに、界面注入領域２２２にゲルマニウムを選択的に成長させる堆積プロセスによって形成される。例えば、ゲルマニウム層２２４は、界面注入領域２２２からゲルマニウムをエピタキシャルに成長させることによって形成されるが、パターン化誘電体層にはゲルマニウムをほとんど、または全くエピタキシャルに堆積させない。いくつかの例において、パターン化誘電体層は、酸化ケイ素を含むことができる。ゲルマニウム層２２４を形成するためのエピタキシープロセスは、ＣＶＤ堆積技術（例えば、ＶＰＥ、ＵＨＶ－ＣＶＤ、ＬＰＣＶＤ、および／またはＰＥＣＶＤ）、分子ビームエピタキシー、他の適切なＳＥＧプロセス、またはその組み合わせを実施することができる。エピタキシープロセスは、ガスおよび／または液体の前駆体を使用することができる。例えば、エピタキシープロセスは、ゲルマニウム含有前駆体（例えば、ゲルマン（germane, GeH4）、ジゲルマン（digermane, Ge2H6）、四塩化ゲルマニウム（germanium tetrachloride, GeCl4）、二塩化ゲルマニウム（germanium dichloride, GeCl2）、他のゲルマニウム含有前駆体、またはその組み合わせ）およびキャリア前駆体（例えば、水素前駆体（例えば、Ｈ２）、アルゴン前駆体（例えば、Ａｒ）、ヘリウム前駆体（例えば、Ｈｅ）、窒素前駆体（例えば、Ｎ２）、キセノン前駆体、他の適切な不活性前駆体、またはその組み合わせ）を使用する。いくつかの実施形態において、エピタキシープロセスは、エピタキシャルに成長したゲルマニウムが実質的にキャビティ２１０を充填するまで行われる。平坦化プロセス、例えば、化学機械研磨（chemical mechanical polishing, CMP）を行って、エピタキシャルに成長した余剰のゲルマニウムを除去し、平坦な上表面を提供することができる。
【0029】
図１および図９を参照すると、方法１００は、ゲルマニウム層２２４の上にキャップ層２２６を形成するブロック１１６を含む。図面には明示していないが、ブロック１１４で行ったＣＭＰプロセスは、比較的早い速度でゲルマニウム層２２４を除去し、それにより、ゲルマニウム層２２４の上に直接凹部を形成することができる。つまり、ＣＭＰプロセスの後、ゲルマニウム層２２４の上表面は、基板２０２の上表面よりも低い。ブロック１１６において、ゲルマニウム層２２４の上にドープされていない（またはＵＩＤ）キャップ層２２６を形成する。図示された実施形態において、キャップ層２２６は、ドープされていないシリコン層（つまり、実質的にドーパント（例えば、ｎ型ドーパント（例えば、燐）またはｐ型ドーパント（例えば、ホウ素）等）のないシリコン層）である。いくつかの実施形態において、キャップ層２２６は、ドープされていないとみなされるドーパント濃度を有する。プロセスの一例において、キャップ層２２６は、ゲルマニウム層２２４の上にシリコンを選択的に成長させ、同時に、パターン化誘電体層で基板２０２を覆う堆積プロセスによって形成される。ブロック１１６で使用されるパターン化誘電体層は、ブロック１１４で使用したパターン化誘電体層と異なっていてもよく、または同じであってもよい。例えば、キャップ層２２６は、ゲルマニウム層２２４からシリコンをエピタキシャルに成長させることによって形成される。キャップ層２２６を形成するためのエピタキシープロセスは、ＣＶＤ堆積技術（例えば、ＶＰＥ、ＵＨＶ－ＣＶＤ、ＬＰＣＶＤ、および／またはＰＥＣＶＤ）、分子ビームエピタキシー、他の適切なＳＥＧプロセス、またはその組み合わせを実施することができる。エピタキシープロセスは、ガスおよび／または液体の前駆体、例えば、本明細書で説明したシリコン含有前駆体およびキャリア前駆体を使用することができる。いくつかの実施形態において、平坦化プロセス、例えば、ＣＭＰを選択的に行って、余剰のキャップ層２２６を除去し、平坦な上表面を提供してもよい。
【0030】
図９に示すように、ゲルマニウム層２２４を形成している間に生成された熱エネルギーは、第２注入領域２１８におけるｎ型ドーパントをゲルマニウム層２２４に拡散させて、ｎ型拡散領域２１９を形成することができる。ｎ型拡散領域２１９のドーパント濃度は、第２注入領域２１８のドーパント濃度よりも低い。ｎ型拡散領域２１９は、ゲルマニウム層２２４に生成された光子電子の収集を容易にすることができる。
【0031】
図１および図１０を参照すると、方法１００は、キャップ層２２６を通って、ゲルマニウム層２２４の中に高濃度ｐドープ領域２２８を形成するブロック１１８を含む。高濃度ｐドープ領域２２８は、上方から接近する金属コンタクト特徴とインターフェースで接続した時の接触抵抗を減らすために使用される。高濃度ｐドープ領域２２８は、イオン注入により形成することができる。いくつかの実施形態において、高濃度ｐドープ領域２２８は、ｐ型ドーパント、例えば、ホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）を含む。その名称が示しているように、高濃度ｐドープ領域２２８のドーパント濃度は、界面注入領域２２２のドーパント濃度よりも高い。いくつかの実装において、高濃度ｐドープ領域２２８のドーパント濃度は、約１×１０１７ｃｍ－３～約１×１０２１ｃｍ－３の間である。図１０に示すように、高濃度ｐドープ領域２２８は、キャップ層２２６を完全に通過して延伸し、ゲルマニウム層２２４内で終了する。
【0032】
図１０に示すように、高濃度ｐドープ領域２２８は、Ｘ方向に沿って幅ＷＰを有し、Ｚ方向に沿って深さＤＰを有する。キャビティ２１０またはゲルマニウム層２２４の幅Ｗと比較して、幅ＷＰは、Ｗの約０．３倍～Ｗの約１．５倍の間であってもよい。つまり、幅Ｗに対する幅ＷＰの比率は、約０．３～の約１．５の間であってもよい。図面には明示していないが、ゲルマニウム層２２４の全体が高濃度ｐドープ領域２２８の下方に配置されるよう、高濃度ｐドープ領域２２８は、ゲルマニウム層２２４よりも広い幅および大きな面積を有することができる。この幅の比率範囲は、重要である。比率が０．３よりも小さくなると、高濃度ｐドープ領域２２８は、第２注入領域２１８に向かって光子電子を適切に駆動することのできる電場を生成することができない。比率が１．５よりも大きくなると、高濃度ｐドープ領域２２８は、画素サイズを増やすためにスペースを取りすぎる可能性がある。キャビティ２１０またはゲルマニウム層２２４の深さＤと比較して、深さＤＰは、Ｄの約０．１倍～Ｄの約０．５倍の間であってもよい。つまり、深さＤに対する深さＤＰの比率は、約０．１～の約０．５の間であってもよい。深さの比率範囲も重要である。比率が０．１よりも小さくなると、高濃度ｐドープ領域２２８は、第２注入領域２１８に向かって光子電子を適切に駆動することのできる十分に強い電場を生成することができない。比率が０．５よりも大きくなると、高濃度ｐドープ領域２２８は、第２注入領域２１８に接近し過ぎるため、全ての電場線が高濃度ｐドープ領域２２８と第２注入領域２１８の間に集中する。その結果、余剰の高濃度ｐドープ領域２２８は、ゲルマニウム層２２４全体にわたって分布する光子電子を駆動することができない。
【0033】
図１および図１０を参照すると、方法１００は、ワークピース２００の上に誘電体層２３０を形成するブロック１２０を含む。いくつかの実施形態において、誘電体層２３０は、化学蒸着（chemical vapor deposition, CVD）、流動性 ＣＶＤ（flowable CVD）、スピンオンコーティング、または適切な堆積法を使用して堆積させる層間絶縁（interlayer dielectric, ILD）層であってもよい。誘電体層２３０は、酸化テトラエチルオルトシリケート（tetraethylorthosilicate, TEOS）、ドープされていないケイ酸塩ガラス、またはドープされた酸化ケイ素、例えば、ホウリンケイ酸ガラス（borophosphosilicate glass, BPSG）、溶融石英ガラス（fused silica glass, FSG）、リンケイ酸ガラス（phosphosilicate glass, PSG）、ホウ素ドープシリコンガラスboron doped silicon glass, BSG）等の材料、および／または他の適切な誘電材料を含むことができる。図面には明示していないが、誘電体層２３０を堆積する前に、コンタクトエッチストップ層（contact etch stop layer, CESL）をワークピース２００の上に堆積させてもよい。ＣＥＳＬは、窒化ケイ素、酸窒化ケイ素、または誘電体層２３０とは異なるエッチング特性を有する他の誘電材料を含むことができる。
【0034】
図１および図１１を参照すると、方法１００は、誘電体層２３０内にコンタクト特徴を形成して、高濃度ｎドープ領域２０８および高濃度ｐドープ領域２２８に結合するブロック１２２を含む。図１１に示すように、このようなコンタクト特徴は、高濃度ｎドープ領域２０８に配置された第１コンタクトビア２３２、第１コンタクトビア２３２に配置された第１金属線２３４、高濃度ｐドープ領域２２８に配置された第２コンタクトビア２３６、および第２コンタクトビア２３６に配置された第２金属線２３８を含むことができる。プロセスの一例において、デュアルダマシン（dual-damascene）工程を行って、コンタクトビアおよび金属線の開口を形成した後、ビアおよび線の開口内に金属充填層を堆積させて、コンタクトビアおよび金属線を形成することができる。いくつかの実施形態において、金属充填層は、銅（Ｃｕ）、窒化チタン（ＴｉＮ）、ドープポリシリコン、コバルト（Ｃｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）を含むことができる。金属充填層が銅（Ｃｕ）を含む時、開口の側壁に沿ってバリア層を堆積させて、誘電体層２３０における銅および酸素の直接接触を防ぐことができる。バリア層は、窒化チタン、窒化タンタル、窒化マンガン、または他の遷移金属窒化物を含むことができる。図面には明示していないが、金属充填層と高濃度ｐドープ領域２２８の間に選択的な金属シリサイド特徴を形成してもよい。金属シリサイド特徴は、接触抵抗をさらに減らす機能を有し、チタンシリサイド、ニッケルシリサイド、コバルトシリサイド、またはタングステンシリサイドを含むことができる。
【0035】
図１２、図１３、および図１４は、同様に、方法１００を使用して形成することのできる代替の実施形態の例を示したものである。図１２は、ゲルマニウム層２２４内に複数のｐ型ウェルを形成して、電子移動効率を高める第１代替イメージセンサ２００-１を示したものである。図示された実施形態において、ゲルマニウム層２２４内に中心ｐウェル２４０および周囲ｐウェル２４２が形成される。いくつかの実施形態において、周囲ｐウェル２４２は、中心ｐウェル２４０よりも高濃度にドープされる。いくつかの例において、周囲ｐウェル２４２内のドーパント濃度は、約１×１０１８ｃｍ－３～約１×１０２０ｃｍ－３の間であり、中心ｐウェル２４０内のドーパント濃度は、約１×１０１５ｃｍ－３～約９×１０１７ｃｍ－３の間である。ｐ型ドーパント勾配により、入射光子によって生成された電子を周囲ｐウェル２４２から中心ｐウェルに向かって案内することができる。そこから、光子電子は、伝導路（第２注入領域２１８、ディープウェル２０４、第１注入領域２０６）に沿って、高濃度ｎドープ領域２０８に向かって移動することができる。
【0036】
図１３は、ｐウェル隔離特徴を含む第２代替イメージセンサ２００-２を示したものである。ｐウェル隔離特徴は、底部隔離ｐウェル２５０および側壁隔離ｐウェル２５２を含む。側壁隔離ｐウェル２５２は、ゲルマニウム層２２４の周りを完全に囲むように延伸する。第２代替イメージセンサ２００-２は、底部隔離ｐウェル２５０および側壁隔離ｐウェル２５２によって取り囲まれた、または閉じ込められた図１１のイメージセンサ２００とみなしてもよい。底部隔離ｐウェル２５０および側壁隔離ｐウェル２５２は、ｐ型ドーパント、例えば、ホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）を含み、約５×１０１６ａｔｏｍｓ／ｃｍ３（ｃｍ-３）～約５×１０１８ｃｍ-３の間のドーパント濃度を有する。
【0037】
図１４は、ハイブリッド隔離構造を含む第３代替イメージセンサ２００-３を示したものである。ハイブリッド隔離構造は、底部隔離ｐウェル２５０および側壁隔離構造２６２を含む。側壁隔離構造２６２は、ゲルマニウム層２２４の周りを完全に囲むように延伸する。第３代替イメージセンサ２００-３は、底部隔離ｐウェル２５０および側壁隔離構造２６２によって取り囲まれた、または閉じ込められた図１１のイメージセンサ２００とみなしてもよい。底部隔離ｐウェル２５０は、ｐ型ドーパント、例えば、ホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）を含み、約５×１０１６ａｔｏｍｓ／ｃｍ３（ｃｍ-３）～約５×１０１８ｃｍ-３の間のドーパント濃度を有する。側壁隔離構造２６２は、誘電材料または金属で形成されてもよい。例えば、側壁隔離構造２６２は、酸化ケイ素、窒化ケイ素、窒化チタン、銅、またはアルミニウムを含むことができる。
【0038】
図１５、図１６、および図１７は、方法１００を使用して形成されたイメージセンサ２００の概略的平面図を提供する。図示しやすいよう、図１５、図１６、および図１７は、ゲルマニウム層２２４、高濃度ｐドープ領域２２８、ディープウェル２０４、および高濃度ｎドープ領域２０８のみを示す。図１５、図１１、図１２、図１３、および図１４に示したいくつかの実施形態において、ディープウェル２０４は、Ｘ方向に沿って引き伸ばされ、単一の高濃度ｎドープ領域２０８のみ高濃度ｐドープ領域２２８とを電気接続する。ディープウェル２０４は、ゲルマニウム層２２４の一側から始まり、ゲルマニウム層２２４の下方に延伸して、ゲルマニウム層２２４の真下で終了する。図１６に示したいくつかの実施形態において、ディープウェル２０４は、Ｘ方向に沿って長く延伸するため、ゲルマニウム層２２４は、ディープウェル２０４の中間部分を垂直に重複し、２つの末端部分は、ゲルマニウム層２２４の垂直投射部の外側にある。図１６のディープウェル２０４は、高濃度ｐドープ領域２２８を第１高濃度ｎドープ領域２０８-１および第２高濃度ｎドープ領域２０８-２に電気接続する。図１７に示した他のいくつかの実施形態において、ディープウェル２０４は、十字形であるか、４つのアームを有するプラス記号形状を有する。ゲルマニウム層２２４は、十字形のディープウェル２０４の中心接続部分の上に配置され、４つのアームは、ゲルマニウム層２２４の垂直投射領域の向こうに到達する。図１７の十字形のディープウェル２０４は、高濃度ｐドープ領域２２８を第１高濃度ｎドープ領域２０８-１、第２高濃度ｎドープ領域２０８-２、第３高濃度ｎドープ領域２０８-３、および第４高濃度ｎドープ領域２０８-４に電気接続する。図１５の実施形態と比較して、図１６および図１７に示した実施形態は、画素サイズを犠牲にして、収集した光子電子により大きな伝導路を提供することができる。
【0039】
ここで、図１８を参照すると、代替の方法３００のフローチャートが示されている。方法３００は、いくつかの共通の操作を方法１００と共有するが、方法３００は、第１注入領域２０６および高濃度ｎドープ領域２０８を延伸ビア２３２０（図２６に示す）に置き換えた点で、方法１００と異なる。
【0040】
図１８、図２、および図３を参照すると、方法３００は、ワークピース２００の基板２０２内にディープウェル２０４を形成するブロック３０２を含む。ブロック３０２の操作は、実質的に、ブロック１０２の操作に類似する。そのため、ブロック３０２の操作については、詳しい説明を省略する。
【0041】
図１８および図１９を参照すると、方法３００は、キャビティ２１０の一部がディープウェル２０４の真上になるように、基板２０２内のキャビティ２１０をエッチングするブロック３０４を含む。ブロック３０４の操作は、実質的に、ブロック１０８の操作に類似する。そのため、ブロック３０４の操作については、詳しい説明を省略する。ブロック３０４は、少なくとも３０４においてワークピース２００が基板２０２内に形成される第１注入領域２０６および高濃度ｎドープ領域２０８と同等のものを含まない点で、ブロック１０８と異なる。これは、方法３００がキャビティ２１０を形成する前に第１注入領域２０６および高濃度ｎドープ領域２０８と同等のものを形成する操作を含まないからである。
【0042】
図１８および図２０を参照すると、方法３００は、キャビティ２１０の下表面とディープウェル２０４の間に第２注入領域２１８を形成するブロック３０６を含む。ブロック３０６の操作は、実質的に、ブロック１１０の操作に類似する。そのため、ブロック３０６の操作については、詳しい説明を省略する。
【0043】
図１８、図２１、および図２２を参照すると、方法３００は、キャビティ２１０の表面に沿って界面注入領域２２２を形成するブロック３０８を含む。ブロック３０８の操作は、実質的に、ブロック１１２の操作に類似する。そのため、ブロック３０８の操作については、詳しい説明を省略する。
【0044】
図１８および図２３を参照すると、方法３００は、キャビティ２１０内にゲルマニウム層２２４を形成するブロック３１０を含む。ブロック３１０の操作は、実質的に、ブロック１１４の操作に類似する。そのため、ブロック３１０の操作については、詳しい説明を省略する。
【0045】
図１８および図２３を参照すると、方法３００は、ゲルマニウム層２２４の上にキャップ層２２６を形成するブロック３１２を含む。ブロック３１２の操作は、実質的に、ブロック１１６の操作に類似する。そのため、ブロック３１２の操作については、詳しい説明を省略する。
【0046】
図１８および図２４を参照すると、方法３００は、キャップ層２２６を介してゲルマニウム層２２４に高濃度ｐドープ領域２２８を形成するブロック３１４を含む。ブロック３１４の操作は、実質的に、ブロック１１８の操作に類似する。そのため、ブロック３１４の操作については、詳しい説明を省略する。
【0047】
図１８および図２５を参照すると、方法３００は、ワークピース２００の上に誘電体層２３０を形成するブロック３１６を含む。ブロック３１６の操作は、実質的に、ブロック１２０の操作に類似する。そのため、ブロック３１６の操作については、詳しい説明を省略する。
【0048】
図１８および図２６を参照すると、方法３００は、誘電体層２３０内にコンタクト特徴を形成して、ディープウェル２０４および高濃度ｐドープ領域２２８に結合するブロック３１８を含む。図２６に示すように、このようなコンタクト特徴は、ディープウェル２０４に配置された延長コンタクトビア２３２０、延長コンタクトビア２３２０に配置された第１金属線２３４、高濃度ｐドープ領域２２８に配置された第２コンタクトビア２３６、第２コンタクトビア２３６に配置された第２金属線２３８を含むことができる。プロセスの一例において、デュアルダマシン工程を行って、コンタクトビアおよび金属線の開口を形成した後、ビアおよび線の開口内に金属充填層を堆積させて、コンタクトビアおよび金属線を形成することができる。いくつかの代替の実施形態において、延長コンタクトビア２３２０および第２コンタクトビア２３６は、別々に形成される。延長コンタクトビア２３２０は、第２コンタクトビア２３６がゲルマニウム層２２４の中に延伸するよりも深く基板２０２の中に延伸するため、ビア開口を同時にエッチングすることにより、高濃度ｐドープ領域２２８あるいはゲルマニウム層２２４の実質的なオーバーエッチング（over-etching）をもたらす可能性がある。これらの代替の実施形態において、延長コンタクトビア２３２０および第２コンタクトビア２３６のうちの一方を他方の前に形成して、ゲルマニウム層２２４に対するオーバーエッチングおよび損傷を回避する。いくつかの実施形態において、金属充填層は、銅（Ｃｕ）、窒化チタン（ＴｉＮ）、ドープポリシリコン、コバルト（Ｃｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）を含むことができる。金属充填層が銅（Ｃｕ）を含む時、開口の側壁に沿ってバリア層を堆積させて、誘電体層２３０における銅および酸素の直接接触を防ぐことができる。バリア層は、窒化チタン、窒化タンタル、窒化マンガン、または他の遷移金属窒化物を含むことができる。図面には明示していないが、金属充填層と高濃度ｎドープ領域２０８または高濃度ｐドープ領域２２８の間に選択的な金属シリサイド特徴を形成してもよい。金属シリサイド特徴は、接触抵抗をさらに減らす機能を有し、チタンシリサイド、ニッケルシリサイド、コバルトシリサイド、またはタングステンシリサイドを含むことができる。
【0049】
図２６に示すように、延長コンタクトビア２３２０は、第１注入領域２０６、高濃度ｎドープ領域２０８、および第１コンタクトビア２３２に取って代わる。それらの特徴と同様に、延長コンタクトビア２３２０も収集した光子電子の伝導路の一部として使用される。延長コンタクトビア２３２０は、第１注入領域２０６または高濃度ｎドープ領域２０８よりも明確に定義されるため、それを使用することによって、画素サイズを減らすことができる。再度図１１を参照すると、高濃度ｎドープ領域２０８は、第１間隔Ｓ１によりゲルマニウム層２２４から間隔を空けることができる。図２６に示すように、延長コンタクトビア２３２０は、第２間隔Ｓ２によりゲルマニウム層２２４から間隔を空けることができる。第２間隔Ｓ２は、第１間隔Ｓ１よりも小さい。
【0050】
図２７、図２８、および図２９は、同様に、方法３００を使用して形成することのできる代替の実施形態の例を示したものである。図２７は、ゲルマニウム層２２４内に複数のｐ型ウェルを形成して、電子移動効率を高める第４代替イメージセンサ２００-４を示したものである。図示された実施形態において、ゲルマニウム層２２４内に中心ｐウェル２４０および周囲ｐウェル２４２が形成される。いくつかの実施形態において、周囲ｐウェル２４２は、中心ｐウェル２４０よりも高濃度にドープされる。いくつかの例において、周囲ｐウェル２４２内のドーパント濃度は、約１×１０１８ｃｍ－３～約１×１０２０ｃｍ－３の間であり、中心ｐウェル２４０内のドーパント濃度は、約１×１０１５ｃｍ－３～約９×１０１７ｃｍ－３の間である。ｐ型ドーパント勾配により、入射光子により生成された電子を周囲ｐウェル２４２から中心ｐウェル２４０に向かって案内することができる。そこから、光子電子は、伝導路（第２注入領域２１８およびディープウェル２０４）に沿って、延長コンタクトビア２３２０に向かって移動することができる。
【0051】
図２８は、ｐウェル隔離特徴を含む第５代替イメージセンサ２００-５を示したものである。ｐウェル隔離特徴は、底部隔離ｐウェル２５０および側壁隔離ｐウェル２５２を含む。側壁隔離ｐウェル２５２は、ゲルマニウム層２２４の周りを完全に囲むように延伸する。第５代替イメージセンサ２００-５は、底部隔離ｐウェル２５０および側壁隔離ｐウェル２５２によって取り囲まれた、または閉じ込められた図２６のイメージセンサ２００とみなしてもよい。底部隔離ｐウェル２５０および側壁隔離ｐウェル２５２は、ｐ型ドーパント、例えば、ホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）を含み、約５×１０１６ａｔｏｍｓ／ｃｍ３（ｃｍ-３）～約５×１０１８ｃｍ-３の間のドーパント濃度を有する。
【0052】
図２９は、ハイブリッド隔離構造を含む第６代替イメージセンサ２００-６を示したものである。ハイブリッド隔離構造は、底部隔離ｐウェル２５０および側壁隔離構造２６２を含む。側壁隔離構造２６２は、ゲルマニウム層２２４の周りを完全に囲むように延伸する。第６代替イメージセンサ２００-６は、底部隔離ｐウェル２５０および側壁隔離構造２６２によって取り囲まれた、または閉じ込められた図２６のイメージセンサ２００とみなしてもよい。底部隔離ｐウェル２５０は、ｐ型ドーパント、例えば、ホウ素（Ｂ）または二フッ化ホウ素（ＢＦ２）を含み、約５×１０１６ａｔｏｍｓ／ｃｍ３（ｃｍ-３）～約５×１０１８ｃｍ-３の間のドーパント濃度を有する。側壁隔離構造２６２は、誘電材料または金属で形成されてもよい。例えば、側壁隔離構造２６２は、酸化ケイ素、窒化ケイ素、窒化チタン、銅、またはアルミニウムを含むことができる。
【0053】
図３０、図３１、および図３２は、方法３００を使用して形成されたイメージセンサ２００の概略的平面図を提供する。図示しやすいよう、図３０、図３１、および図３２は、ゲルマニウム層２２４、高濃度ｐドープ領域２２８、ディープウェル２０４、および延長コンタクトビア２３２０のみを示す。図３０、図２６、図２７、図２８、および図２９に示したいくつかの実施形態において、ディープウェル２０４は、Ｘ方向に沿って引き伸ばされ、単一の延長コンタクトビア２３２０のみ高濃度ｐドープ領域２２８とを電気接続する。ディープウェル２０４は、ゲルマニウム層２２４の一側から始まり、ゲルマニウム層２２４の下方に延伸して、ゲルマニウム層２２４の真下で終了する。図３１に示したいくつかの実施形態において、ディープウェル２０４は、Ｘ方向に沿って長く延伸するため、ゲルマニウム層２２４は、ディープウェル２０４の中間部分を垂直に重複し、２つの末端部分は、ゲルマニウム層２２４の垂直投射部の外側にある。図３１のディープウェル２０４は、高濃度ｐドープ領域２２８を第１延長コンタクトビア２３２０-１および第２延長コンタクトビア２３２０-２に電気接続する。図３２に示した他のいくつかの実施形態において、ディープウェル２０４は、十字形であるか、４つのアームを有するプラス記号形状を有する。ゲルマニウム層２２４は、十字形のディープウェル２０４の中心接続部分の上に配置され、４つのアームは、ゲルマニウム層２２４の垂直投射領域の向こうに到達する。図３２の十字形のディープウェル２０４は、高濃度ｐドープ領域２２８を第１延長コンタクトビア２３２０-１、第２延長コンタクトビア２３２０-２、第３延長コンタクトビア２３２０-３、および第４延長コンタクトビア２３２０-４に電気接続する。図３０の実施形態と比較して、図３１および図３２に示した実施形態は、画素サイズを犠牲にして、収集した光子電子により大きな伝導路を提供することができる。
【0054】
図１１、図１２、図１３、図１４、図２６、図２７、図２８、および図２９に示したイメージセンサは、それぞれイメージセンシングアレイ内に画素ユニットを構成してもよく、またはマクロ画素として機能するよう相互接続されてもよい。ここで、図３３および図３４を参照すると、図３３は、複数の画素ユニット４０２を含むイメージセンシングアレイ４００の一例を示したものである。図３３において、複数の画素ユニット４０２のそれぞれは、図１１、図１２、図１３、図１４、図２６、図２７、図２８、および図２９に示したイメージセンサ２００に類似するイメージセンサを使用して実施することができる。各画素ユニット４０２は、光子電子を収集し、信号線４０４で信号を送信することができる。各画素ユニット４０２は、入射電磁波を個別に感知するため、画素ユニット４０２間の隔離が重要になる。したがって、図１３の第２代替イメージセンサ２００-２、図１４の第３代替イメージセンサ２００-３、図２８の第５代替イメージセンサ２００-５、および図２９の第６代替イメージセンサ２００-６は、様々な隔離構造を含むため、画素ユニット４０２を実施するのに特に適切ということになる。図３４は、複数の画素ユニット５０２を含むマクロ画素５００の一例を示したものである。図３４において、画素ユニット５０２は、図１１、図１２、図１３、図１４、図２６、図２７、図２８、および図２９に示したイメージセンサ２００に類似するイメージセンサを使用して実施することができる。画素ユニット５０２は、光子電子を収集し、マクロ画素として信号をまとめて送信することができる。画素ユニット５０２からの信号は、信号線５０４を相互接続することによってひとまとめにされるため、画素ユニット５０２は、画素ユニット５０２間の画素間隔離をあまり必要としない。したがって、図１１または図２６のイメージセンサ２００、図１２の第１代替イメージセンサ２００-１、または図２７の第４代替イメージセンサ２００-４は、隔離構造を含まず、よりコンパクトに作られるため、マクロ画素５００を実施するのに特に適切ということになる。
【0055】
図３５は、イメージセンサ２００のアレイを含む積層型イメージセンサ６００の一例を示したものである。理解すべきこととして、図３５の各イメージセンサ２００は、図１１に示したイメージセンサ２００、図１２に示した第１代替イメージセンサ２００-１、図１３に示した第２代替イメージセンサ２００-２、図１４に示した第３代替イメージセンサ２００-３、図２７に示した第４代替イメージセンサ２００-４、図２８に示した第５代替イメージセンサ２００-５、または図２９に示した第６代替イメージセンサ２００-６であってもよい。図３５を参照すると、積層型イメージセンサ６００は、特定用途向け集積回路（application-specific integrated circuit, ASIC）ダイ６２０、およびＡＳＩＣダイ６２０の上に配置され、且つＡＳＩＣダイ６２０に接合されたイメージセンサダイ６５０を含む。ＡＳＩＣダイ６２０は、第１基板６０２、および第１基板６０２に配置された第１相互接続構造６３０を含む。イメージセンサダイ６５０は、第２相互接続構造６６０、および第２相互接続構造６６０に配置され、且つ第２相互接続構造６６０に接合された第２基板６４２を含む。第１基板６０２は、その上に形成された複数のトランジスタ６１０を含む。トランジスタ６１０は、平面デバイスであっても、またはマルチゲート（multi-gate）デバイスであってもよい。マルチゲートデバイスは、通常、ゲート構造またはその一部がチャネル領域の複数の側に配置されたデバイスを意味する。フィン状電界効果トランジスタ（fin-like field effect transistors, FinFET）およびマルチブリッジチャネル（multi-bridge-channel, MBC）トランジスタは、広く知られているマルチゲートデバイスの例であり、高性能および低漏洩アプリケーションの有力な候補である。ＦｉｎＦＥＴは、複数の側にあるゲートによって包まれた高架チャネルを有する（例えば、ゲートは、基板から延伸する半導体材料の「フィン」の上部および側壁を包み込む）。ＭＢＣトランジスタは、チャネル領域の周りを部分的に、または完全に取り囲むように延伸することのできるゲート構造を有し、２つ以上の側にあるチャネル領域へのアクセスを提供する。ゲート構造は、チャネル領域を取り囲むため、ＭＢＣトランジスタは、サラウンディングゲートトランジスタ（surrounding gate transistor, SGT）または全周ゲート型（gate-all-around,GAA）トランジスタとも称される。
【0056】
第１相互接続構造６３０および第２相互接続構造６６０のそれぞれは、複数の金属間誘電（intermetal dielectric IMD）層に埋め込まれた複数の導電性特徴を含む。導電性特徴は、金属線およびコンタクトビアを含む。金属線は、水平信号伝送を提供し、コンタクトビアは、垂直接続を提供する。導電性特徴は、銅（Ｃｕ）を含むことができ、且つバリア層によってＩＭＤ層から間隔を空けることができる。バリア層は、金属窒化物、例えば、窒化チタンを含むことができる。図示しやすいよう、金属線のみを示す。第１相互接続構造６３０および第２相互接続構造６６０は、図においてそれぞれ４層の金属化層を含んでいるが、それぞれ４層～１９層の金属化層を含んでもよい。イメージセンサダイ６５０およびＡＳＩＣダイ６２０は、垂直に並べられた接合パッドを含む接合層を含む接合構造６４０により接合される。
【0057】
イメージセンサダイ６５０は、さらに、イメージセンサ２００の上を含む第２基板６４２の上に配置された金属格子６４４を含む。図３５には明示していないが、第２基板６４２は、異なるイメージセンサ２００に仕切りを提供する深トレンチ隔離（deep trench isolation, DTI）特徴を含むことができる。金属格子６４４は、パッシベーション構造６４６内に配置され、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはその組み合わせを含むことができる。イメージセンサダイ６５０は、パッシベーション構造６４６に配置されたカラーフィルタアレイ６４８、およびカラーフィルタアレイ６４８に配置されたマイクロレンズ特徴６５２も含む。イメージセンサダイ６５０は、イメージセンサダイ６５０のスクライブライン（scribe line）に沿って形成されたパッド構造６５４も含む。
【0058】
１つの態様において、イメージセンサを提供する。イメージセンサは、シリコン基板、シリコン基板内に配置されたゲルマニウム領域、シリコン基板とゲルマニウム領域の間に配置されたドープ半導体隔離層、ゲルマニウム領域に配置された高濃度ｐドープ領域、シリコン基板に配置された高濃度ｎドープ領域、ゲルマニウム領域の下方に直接配置された第１ｎ型ウェル、高濃度ｎドープ領域の下方に直接配置された第２ｎ型ウェル、および第１ｎ型ウェルおよび第２ｎ型ウェルの下方に配置され、且つこれらに接触するディープｎ型ウェルを含む。
【0059】
いくつかの実施形態において、ドープ半導体隔離層は、シリコンおよびｐ型ドーパントを含む。いくつかの実施形態において、イメージセンサは、さらに、ゲルマニウム領域に配置された半導体キャップ層を含む。いくつかの例において、半導体キャップ層とシリコン基板の上表面は、同一平面上にある。いくつかの実施形態において、高濃度ｐドープ領域は、半導体キャップ層を通って延伸する。いくつかの実装において、ゲルマニウム領域は、第１ｎ型ウェルに配置された第１ｐ型ウェル、および第１ｐ型ウェルを取り囲む第２ｐ型ウェルを含む。いくつかの例において、第１ｐ型ウェルおよび第２ｐ型ウェルは、ｐ型ドーパントを含み、第１ｐ型ウェルにおけるｐ型ドーパントの濃度は、第２ｐ型ウェルにおけるｐ型ドーパントの濃度よりも低い。いくつかの実施形態において、高濃度ｎドープ領域は、シリコン基板の一部によってゲルマニウム領域から間隔を空ける。
【0060】
別の態様において、イメージセンサ構造を提供する。イメージセンサ構造は、シリコン基板、シリコン基板内に配置されたゲルマニウム領域、ゲルマニウム領域に配置された高濃度ｐドープ領域、ゲルマニウム領域の下方に直接配置されたｎ型ウェル、シリコン基板に延伸する金属コンタクト特徴、およびｎ型ウェルおよび金属コンタクト特徴の両方の下方に配置され、且つこれらに接触するディープｎ型ウェルを含む。
【0061】
いくつかの実施形態において、イメージセンサ構造は、さらに、シリコン基板とゲルマニウム領域の間に配置されたドープ半導体隔離層を含む。いくつかの実装において、ドープ半導体隔離層は、ボロンドープシリコン（Ｓｉ：Ｂ）を含む。いくつかの実施形態において、イメージセンサ構造は、さらに、ゲルマニウム領域に配置された半導体キャップ層を含む。いくつかの例において、半導体キャップ層は、シリコンを主成分とする。いくつかの実施形態において、高濃度ｐドープ領域は、半導体キャップ層を通って、ゲルマニウム領域の中に部分的に延伸する。いくつかの実施形態において、イメージセンサ構造は、さらに、ディープｎ型ウェルの下方に配置された底部隔離ｐ型ウェルを含む。
【0062】
さらに別の態様において、方法を提供する。方法は、シリコン基板内にディープｎ型ウェルを形成することと、シリコン基板を通ってディープｎ型ウェルに到達する第１ｎ型ウェルを形成することと、第１ｎ型ウェルに高濃度ｎドープ領域を形成することと、キャビティの少なくとも一部がディープｎ型ウェルの上に直接配置され、且つキャビティが第１ｎ型ウェルから間隔を空けるように、シリコン基板内にキャビティを形成することと、キャビティの下表面とディープｎ型ウェルの間に第２ｎ型ウェルを形成することと、キャビティの表面にｐ型隔離層を形成することと、ｐ型隔離層を形成した後に、キャビティ内にゲルマニウム層を堆積させることと、ゲルマニウム層の上表面の上にシリコンキャップを形成することと、シリコンキャップを通ってゲルマニウム層内で終了する高濃度ｐドープ領域を形成することと、を含む。
【0063】
いくつかの実施形態において、方法は、さらに、高濃度ｐドープ領域および高濃度ｎドープ領域の上に誘電体層を堆積させることと、誘電体層を通って高濃度ｐドープ領域および高濃度ｎドープ領域にそれぞれ接触する第１コンタクト特徴および第２コンタクト特徴を形成することと、を含む。いくつかの実装において、第２ｎ型ウェルを形成することは、第１パターン化フォトレジスト層を形成して、キャビティの下表面の第１部分を覆い、キャビティの下表面の第２部分を露出することと、第１パターン化フォトレジスト層をインプランテーションマスクとして使用して、第２部分にｎ型ドーパントを注入することと、を含む。いくつかの例において、ｐ型隔離層を形成することは、第１パターン化フォトレジスト層を除去することと、第２パターン化フォトレジスト層を形成して、キャビティの下表面の第２部分を覆い、キャビティの下表面の第１部分を露出することと、第２パターン化フォトレジスト層をインプランテーションマスクとして使用して、第１部分にｐ型ドーパントを注入することと、を含む。いくつかの実施形態において、ディープｎ型ウェルは、引き伸ばされ、第１末端部分、第２末端部分、および第１末端部分と第２末端部分の間に挟まれた中間部分を含む。ゲルマニウム層は、中間部分の上に直接配置されるが、第１末端部分および第２末端部分を覆わない。
【0064】
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【産業上の利用可能性】
【0065】
本発明は、イメージセンサ構造およびイメージセンサ構造の形成方法に関する。
【符号の説明】
【0066】
１００ 方法
１０２、１０４、１０６、１０８、１１０、１１２、１１４、１１６、１１８、１２０、１２２ ブロック
２００ ワークピース
２００－１、２００－２、２００－３、２００－４、２００－５、２００－６ イメージセンサ
２０２ 基板
２０４ ディープウェル
２０６ 第１注入領域
２０８、２０８－１、２０８－２、２０８－３、２０８－４ 高濃度ｎドープ領域
２１０ キャビティ
２１２ 第１パターン化インプランテーションマスク
２１４ 開口
２１８ 第２注入領域
２１９ ｎ型拡散領域
２２０ 第２パターン化インプランテーションマスク
２２２ 界面注入領域
２２４ ゲルマニウム層
２２６ キャップ層
２２８ 高濃度ｐドープ領域
２３０ 誘電体層
２３２ 第１コンタクトビア
２３２０、２３２０－１、２３２０－２、２３２０－３、２３２０－４ 延長ビア
２３４ 第１金属線
２３６ 第２コンタクトビア
２３８ 第２金属線
２４０ 中心ｐウェル
２４２ 周囲ｐウェル
２５０ 底部隔離ｐウェル
２５２ 側壁隔離ｐウェル
２６２ 側壁隔離特徴
３００ 方法
３０２、３０４、３０６、３０８、３１０、３１２、３１４、３１６、３１８ ブロック
４００ イメージセンシングアレイ
４０２ 画素ユニット
４０４ 信号線
５００ マクロ画素
５０２ 画素ユニット
５０４ 信号線
６００ 積層型イメージセンサ
６０２ 第１基板
６１０ トランジスタ
６２０ ＡＳＩＣダイ
６３０ 第１相互接続構造
６４０ 接合構造
６４２ 第２基板
６４４ 金属格子
６４６ パッシンベーション構造
６４８ カラーフィルタアレイ
６５０ イメージセンサダイ
６５２ マイクロレンズ特徴
６５４ パッド構造
Ｄ 深さ
ＤＰ 深さ
Ｗ 幅
ＷＰ 幅
１０２、１０４、１０６、１０８、１１０、１１２、１１４、１１６、１１８、１２０、１２２ ブロック
２００ ワークピース
２００－１、２００－２、２００－３、２００－４、２００－５、２００－６ イメージセンサ
２０２ 基板
２０４ ディープウェル
２０６ 第１注入領域
２０８、２０８－１、２０８－２、２０８－３、２０８－４ 高濃度ｎドープ領域
２１０ キャビティ
２１２ 第１パターン化インプランテーションマスク
２１４ 開口
２１８ 第２注入領域
２１９ ｎ型拡散領域
２２０ 第２パターン化インプランテーションマスク
２２２ 界面注入領域
２２４ ゲルマニウム層
２２６ キャップ層
２２８ 高濃度ｐドープ領域
２３０ 誘電体層
２３２ 第１コンタクトビア
２３２０、２３２０－１、２３２０－２、２３２０－３、２３２０－４ 延長ビア
２３４ 第１金属線
２３６ 第２コンタクトビア
２３８ 第２金属線
２４０ 中心ｐウェル
２４２ 周囲ｐウェル
２５０ 底部隔離ｐウェル
２５２ 側壁隔離ｐウェル
２６２ 側壁隔離特徴
３００ 方法
３０２、３０４、３０６、３０８、３１０、３１２、３１４、３１６、３１８ ブロック
４００ イメージセンシングアレイ
４０２ 画素ユニット
４０４ 信号線
５００ マクロ画素
５０２ 画素ユニット
５０４ 信号線
６００ 積層型イメージセンサ
６０２ 第１基板
６１０ トランジスタ
６２０ ＡＳＩＣダイ
６３０ 第１相互接続構造
６４０ 接合構造
６４２ 第２基板
６４４ 金属格子
６４６ パッシンベーション構造
６４８ カラーフィルタアレイ
６５０ イメージセンサダイ
６５２ マイクロレンズ特徴
６５４ パッド構造
Ｄ 深さ
ＤＰ 深さ
Ｗ 幅
ＷＰ 幅
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【手続補正書】
【提出日】2023-02-14
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
シリコン基板と、
前記シリコン基板内に配置されたゲルマニウム領域と、
前記シリコン基板と前記ゲルマニウム領域の間に配置されたドープ半導体隔離層と、
前記ゲルマニウム領域に配置された高濃度ｐドープ領域と、
前記シリコン基板に配置された高濃度ｎドープ領域と、
前記ゲルマニウム領域の下方に直接配置された第１ｎ型ウェルと、
前記高濃度ｎドープ領域の下方に直接配置された第２ｎ型ウェルと、
前記第１ｎ型ウェルおよび前記第２ｎ型ウェルの下方に配置され、且つこれらに接触するディープｎ型ウェルと、
を含むイメージセンサ。
前記シリコン基板内に配置されたゲルマニウム領域と、
前記シリコン基板と前記ゲルマニウム領域の間に配置されたドープ半導体隔離層と、
前記ゲルマニウム領域に配置された高濃度ｐドープ領域と、
前記シリコン基板に配置された高濃度ｎドープ領域と、
前記ゲルマニウム領域の下方に直接配置された第１ｎ型ウェルと、
前記高濃度ｎドープ領域の下方に直接配置された第２ｎ型ウェルと、
前記第１ｎ型ウェルおよび前記第２ｎ型ウェルの下方に配置され、且つこれらに接触するディープｎ型ウェルと、
を含むイメージセンサ。
【請求項2】
前記ドープ半導体隔離層が、シリコンおよびｐ型ドーパントを含む請求項１に記載のイメージセンサ。
【請求項3】
前記ゲルマニウム領域に配置された半導体キャップ層をさらに含む請求項１に記載のイメージセンサ。
【請求項4】
前記ゲルマニウム領域が、
前記第１ｎ型ウェルに配置された第１ｐ型ウェルと、
前記第１ｐ型ウェルを取り囲む第２ｐ型ウェルと、
を含む請求項１に記載のイメージセンサ。
前記第１ｎ型ウェルに配置された第１ｐ型ウェルと、
前記第１ｐ型ウェルを取り囲む第２ｐ型ウェルと、
を含む請求項１に記載のイメージセンサ。
【請求項5】
シリコン基板と、
前記シリコン基板内に配置されたゲルマニウム領域と、
前記ゲルマニウム領域に配置された高濃度ｐドープ領域と、
前記ゲルマニウム領域の下方に直接配置されたｎ型ウェルと、
前記シリコン基板に延伸する金属コンタクト特徴と、
前記ｎ型ウェルおよび前記金属コンタクト特徴の両方の下方に配置され、且つこれらに接触するディープｎ型ウェルと、
を含むイメージセンサ構造。
前記シリコン基板内に配置されたゲルマニウム領域と、
前記ゲルマニウム領域に配置された高濃度ｐドープ領域と、
前記ゲルマニウム領域の下方に直接配置されたｎ型ウェルと、
前記シリコン基板に延伸する金属コンタクト特徴と、
前記ｎ型ウェルおよび前記金属コンタクト特徴の両方の下方に配置され、且つこれらに接触するディープｎ型ウェルと、
を含むイメージセンサ構造。
【請求項6】
前記シリコン基板と前記ゲルマニウム領域の間に配置されたドープ半導体隔離層をさらに含む請求項５に記載のイメージセンサ構造。
【請求項7】
前記ゲルマニウム領域に配置された半導体キャップ層をさらに含む請求項５に記載のイメージセンサ構造。
【請求項8】
前記ディープｎ型ウェルの下方に配置された底部隔離ｐ型ウェルをさらに含む請求項５に記載のイメージセンサ構造。
【請求項9】
シリコン基板内にディープｎ型ウェルを形成することと、
前記シリコン基板を通って前記ディープｎ型ウェルに到達する第１ｎ型ウェルを形成することと、
前記第１ｎ型ウェルに高濃度ｎドープ領域を形成することと、
前記キャビティの少なくとも一部が前記ディープｎ型ウェルの上に直接配置され、且つ前記キャビティが前記第１ｎ型ウェルから間隔を空けるように、前記シリコン基板内にキャビティを形成することと、
前記キャビティの下表面と前記ディープｎ型ウェルの間に第２ｎ型ウェルを形成することと、
前記キャビティの表面にｐ型隔離層を形成することと、
前記ｐ型隔離層を形成した後に、前記キャビティ内にゲルマニウム層を堆積させることと、
前記ゲルマニウム層の上表面の上にシリコンキャップを形成することと、
前記シリコンキャップを通って前記ゲルマニウム層内で終了する高濃度ｐドープ領域を形成することと、
を含む方法。
前記シリコン基板を通って前記ディープｎ型ウェルに到達する第１ｎ型ウェルを形成することと、
前記第１ｎ型ウェルに高濃度ｎドープ領域を形成することと、
前記キャビティの少なくとも一部が前記ディープｎ型ウェルの上に直接配置され、且つ前記キャビティが前記第１ｎ型ウェルから間隔を空けるように、前記シリコン基板内にキャビティを形成することと、
前記キャビティの下表面と前記ディープｎ型ウェルの間に第２ｎ型ウェルを形成することと、
前記キャビティの表面にｐ型隔離層を形成することと、
前記ｐ型隔離層を形成した後に、前記キャビティ内にゲルマニウム層を堆積させることと、
前記ゲルマニウム層の上表面の上にシリコンキャップを形成することと、
前記シリコンキャップを通って前記ゲルマニウム層内で終了する高濃度ｐドープ領域を形成することと、
を含む方法。
【請求項10】
前記高濃度ｐドープ領域および前記高濃度ｎドープ領域の上に誘電体層を堆積させることと、
前記誘電体層を通って前記高濃度ｐドープ領域および前記高濃度ｎドープ領域にそれぞれ接触する第１コンタクト特徴および第２コンタクト特徴を形成することと、
をさらに含む請求項９に記載の方法。
前記誘電体層を通って前記高濃度ｐドープ領域および前記高濃度ｎドープ領域にそれぞれ接触する第１コンタクト特徴および第２コンタクト特徴を形成することと、
をさらに含む請求項９に記載の方法。
【外国語明細書】