(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023163870
(43)【公開日】2023-11-10
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/8234 20060101AFI20231102BHJP
H01L 29/78 20060101ALI20231102BHJP
H01L 29/12 20060101ALI20231102BHJP
H01L 21/822 20060101ALI20231102BHJP
H01L 27/06 20060101ALI20231102BHJP
【ＦＩ】
H01L27/06 102A
H01L29/78 653A
H01L29/78 652J
H01L29/78 656D
H01L29/78 652T
H01L27/04 F
H01L27/06 311A
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022075073
(22)【出願日】2022-04-28
【新規性喪失の例外の表示】新規性喪失の例外適用申請有り
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和２年度、国立研究開発法人新エネルギー・産業技術総合開発機構「エネルギー・環境新技術先導研究プログラム／高品質、高信頼性を実現する先進パワーモジュール技術／高速スイッチング可能でタフなＳｉＣモジュール技術開発」委託研究、産業技術力強化法（平成１２年法律第４４号）第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】301021533
【氏名又は名称】国立研究開発法人産業技術総合研究所
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】八尾 惇
(72)【発明者】
【氏名】岡本 光央
(72)【発明者】
【氏名】加藤 史樹
(72)【発明者】
【氏名】佐藤 弘
(72)【発明者】
【氏名】原田 信介
(72)【発明者】
【氏名】宝藏寺 裕之
(72)【発明者】
【氏名】佐藤 伸二
【テーマコード（参考）】
5F038
5F048
【Ｆターム（参考）】
5F038AR01
5F038AR07
5F038AR28
5F038AV06
5F038BH16
5F038CA08
5F048AA05
5F048AB10
5F048AC06
5F048AC10
5F048BA01
5F048BA02
5F048BA14
5F048BA15
5F048BB06
5F048BB19
5F048BC03
5F048BD07
5F048BF02
5F048CC02
5F048CC09
(57)【要約】
【課題】温度変化によるスイッチング時間の変動を抑制する。
【解決手段】スイッチング制御部２００でスイッチング制御されるパワートランジスタ１００のゲート電流の温度依存性と逆特性を有する抵抗成分２０をスイッチング制御部２００に設けて、温度変化に伴うゲート電流の変化が温度変化に伴う上述した抵抗成分２０の変化で抑制される。
【選択図】図３
【解決手段】スイッチング制御部２００でスイッチング制御されるパワートランジスタ１００のゲート電流の温度依存性と逆特性を有する抵抗成分２０をスイッチング制御部２００に設けて、温度変化に伴うゲート電流の変化が温度変化に伴う上述した抵抗成分２０の変化で抑制される。
【選択図】図３
【特許請求の範囲】
【請求項1】
シリコンよりもバンドギャップの大きな半導体材料を用いたパワートランジスタと、
前記パワートランジスタのスイッチングを制御するスイッチング制御部と、
を備える、半導体装置であって、
前記スイッチング制御部は、
シリコンよりもバンドギャップの大きな半導体材料を用いたＣＭＯＳトランジスタと、
前記ＣＭＯＳトランジスタと電気的に接続された抵抗成分と、
を含み、
温度変化に伴う前記パワートランジスタのスイッチング時間の変化が前記抵抗成分の温度変化に伴う抵抗値の変化で抑制される、半導体装置。
前記パワートランジスタのスイッチングを制御するスイッチング制御部と、
を備える、半導体装置であって、
前記スイッチング制御部は、
シリコンよりもバンドギャップの大きな半導体材料を用いたＣＭＯＳトランジスタと、
前記ＣＭＯＳトランジスタと電気的に接続された抵抗成分と、
を含み、
温度変化に伴う前記パワートランジスタのスイッチング時間の変化が前記抵抗成分の温度変化に伴う抵抗値の変化で抑制される、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記スイッチング時間とは、前記パワートランジスタのターンオン時間であり、
温度上昇に伴う前記パワートランジスタの前記ターンオン時間の減少が、温度上昇に対して抵抗値が増加する前記抵抗成分の変化で抑制される、半導体装置。
前記スイッチング時間とは、前記パワートランジスタのターンオン時間であり、
温度上昇に伴う前記パワートランジスタの前記ターンオン時間の減少が、温度上昇に対して抵抗値が増加する前記抵抗成分の変化で抑制される、半導体装置。
【請求項3】
請求項２に記載の半導体装置において、
前記ＣＭＯＳトランジスタは、
電源電位と接続されたｐチャネル型電界効果トランジスタと、
基準電位と接続されたｎチャネル型電界効果トランジスタと、
を有し、
前記ｐチャネル型電界効果トランジスタのドレインと前記ｎチャネル型電界効果トランジスタのドレインとの接続ノードが前記パワートランジスタのゲートと接続され、
前記ｐチャネル型電界効果トランジスタのゲートと前記ｎチャネル型電界効果トランジスタのゲートとが電気的に接続され、
前記スイッチング制御部に含まれる前記抵抗成分には、前記ｐチャネル型電界効果トランジスタと電気的に接続された金属配線の配線抵抗またはｎ型抵抗素子の抵抗が含まれている、半導体装置。
前記ＣＭＯＳトランジスタは、
電源電位と接続されたｐチャネル型電界効果トランジスタと、
基準電位と接続されたｎチャネル型電界効果トランジスタと、
を有し、
前記ｐチャネル型電界効果トランジスタのドレインと前記ｎチャネル型電界効果トランジスタのドレインとの接続ノードが前記パワートランジスタのゲートと接続され、
前記ｐチャネル型電界効果トランジスタのゲートと前記ｎチャネル型電界効果トランジスタのゲートとが電気的に接続され、
前記スイッチング制御部に含まれる前記抵抗成分には、前記ｐチャネル型電界効果トランジスタと電気的に接続された金属配線の配線抵抗またはｎ型抵抗素子の抵抗が含まれている、半導体装置。
【請求項4】
請求項２に記載の半導体装置において、
前記ターンオン時間は、数ｎｓ以下である、半導体装置。
前記ターンオン時間は、数ｎｓ以下である、半導体装置。
【請求項5】
請求項２に記載の半導体装置において、
前記半導体装置の温度が２５℃から３００℃の範囲において前記ターンオン時間の変動が１８％以内である、半導体装置。
前記半導体装置の温度が２５℃から３００℃の範囲において前記ターンオン時間の変動が１８％以内である、半導体装置。
【請求項6】
請求項１に記載の半導体装置において、
前記スイッチング時間とは、前記パワートランジスタのターンオフ時間であり、
温度上昇に伴う前記パワートランジスタの前記ターンオフ時間の減少が、温度上昇に対して抵抗値が増加する前記抵抗成分の変化で抑制される、半導体装置。
前記スイッチング時間とは、前記パワートランジスタのターンオフ時間であり、
温度上昇に伴う前記パワートランジスタの前記ターンオフ時間の減少が、温度上昇に対して抵抗値が増加する前記抵抗成分の変化で抑制される、半導体装置。
【請求項7】
請求項６に記載の半導体装置において、
前記ＣＭＯＳトランジスタは、
電源電位と接続されたｐチャネル型電界効果トランジスタと、
基準電位と接続されたｎチャネル型電界効果トランジスタと、
を有し、
前記ｐチャネル型電界効果トランジスタのドレインと前記ｎチャネル型電界効果トランジスタのドレインとの接続ノードが前記パワートランジスタのゲートと接続され、
前記ｐチャネル型電界効果トランジスタのゲートと前記ｎチャネル型電界効果トランジスタのゲートとが電気的に接続され、
前記スイッチング制御部に含まれる前記抵抗成分には、前記ｎチャネル型電界効果トランジスタと接続される金属配線の配線抵抗またはｎ型抵抗素子の抵抗が含まれている、半導体装置。
前記ＣＭＯＳトランジスタは、
電源電位と接続されたｐチャネル型電界効果トランジスタと、
基準電位と接続されたｎチャネル型電界効果トランジスタと、
を有し、
前記ｐチャネル型電界効果トランジスタのドレインと前記ｎチャネル型電界効果トランジスタのドレインとの接続ノードが前記パワートランジスタのゲートと接続され、
前記ｐチャネル型電界効果トランジスタのゲートと前記ｎチャネル型電界効果トランジスタのゲートとが電気的に接続され、
前記スイッチング制御部に含まれる前記抵抗成分には、前記ｎチャネル型電界効果トランジスタと接続される金属配線の配線抵抗またはｎ型抵抗素子の抵抗が含まれている、半導体装置。
【請求項8】
請求項１に記載の半導体装置において、
前記スイッチング時間とは、前記パワートランジスタのターンオフ時間であり、
温度上昇に伴う前記パワートランジスタの前記ターンオフ時間の増加が、温度上昇に対して抵抗値が減少する前記抵抗成分の変化で抑制される、半導体装置。
前記スイッチング時間とは、前記パワートランジスタのターンオフ時間であり、
温度上昇に伴う前記パワートランジスタの前記ターンオフ時間の増加が、温度上昇に対して抵抗値が減少する前記抵抗成分の変化で抑制される、半導体装置。
【請求項9】
請求項８に記載の半導体装置において、
前記ＣＭＯＳトランジスタは、
電源電位と接続されたｐチャネル型電界効果トランジスタと、
基準電位と接続されたｎチャネル型電界効果トランジスタと、
を有し、
前記ｐチャネル型電界効果トランジスタのドレインと前記ｎチャネル型電界効果トランジスタのドレインとの接続ノードが前記パワートランジスタのゲートと接続され、
前記ｐチャネル型電界効果トランジスタのゲートと前記ｎチャネル型電界効果トランジスタのゲートとが電気的に接続され、
前記スイッチング制御部に含まれる前記抵抗成分には、前記ｎチャネル型電界効果トランジスタと電気的に接続されたｐ型抵抗素子の抵抗が含まれている、半導体装置。
前記ＣＭＯＳトランジスタは、
電源電位と接続されたｐチャネル型電界効果トランジスタと、
基準電位と接続されたｎチャネル型電界効果トランジスタと、
を有し、
前記ｐチャネル型電界効果トランジスタのドレインと前記ｎチャネル型電界効果トランジスタのドレインとの接続ノードが前記パワートランジスタのゲートと接続され、
前記ｐチャネル型電界効果トランジスタのゲートと前記ｎチャネル型電界効果トランジスタのゲートとが電気的に接続され、
前記スイッチング制御部に含まれる前記抵抗成分には、前記ｎチャネル型電界効果トランジスタと電気的に接続されたｐ型抵抗素子の抵抗が含まれている、半導体装置。
【請求項10】
請求項６～９のいずれか一つに記載の半導体装置において、
前記ターンオフ時間は、数十ｎｓのオーダである、半導体装置。
前記ターンオフ時間は、数十ｎｓのオーダである、半導体装置。
【請求項11】
請求項１～９のいずれか一つに記載の半導体装置において、
前記パワートランジスタは、第１半導体チップに形成され、
前記ＣＭＯＳトランジスタは、第２半導体チップに形成され、
前記半導体材料は、炭化珪素である、半導体装置。
前記パワートランジスタは、第１半導体チップに形成され、
前記ＣＭＯＳトランジスタは、第２半導体チップに形成され、
前記半導体材料は、炭化珪素である、半導体装置。
【請求項12】
請求項１～９のいずれか一つに記載の半導体装置において、
前記パワートランジスタと前記ＣＭＯＳトランジスタとは、１つの半導体チップに形成され、
前記半導体材料は、炭化珪素である、半導体装置。
前記パワートランジスタと前記ＣＭＯＳトランジスタとは、１つの半導体チップに形成され、
前記半導体材料は、炭化珪素である、半導体装置。
【請求項13】
請求項１～９のいずれか一つに記載の半導体装置において、
前記パワートランジスタは、パワーＭＯＳＦＥＴまたはＩＧＢＴであり、
前記半導体材料は、炭化珪素である、半導体装置。
前記パワートランジスタは、パワーＭＯＳＦＥＴまたはＩＧＢＴであり、
前記半導体材料は、炭化珪素である、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、シリコンよりもバンドギャップの大きな半導体材料を用いた相補型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下、ＣＭＯＳトランジスタと言う）を含む半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
特開２００９－８９５４４号公報（特許文献１）には、スイッチングパワーモジュールとゲート駆動回路の出力を供給するゲート抵抗の温度変化を連動させて、スイッチングパワーモジュールが発熱によって例えば摂氏２０度から１００度に温度が上昇した場合もサージ電圧がスイッチングパワーモジュールの耐圧以内に収まるようにする技術が記載されている。
【0003】
非特許文献１には、炭化珪素を用いたＣＭＯＳトランジスタを含むゲートドライバが形成された第１半導体チップと、炭化珪素を用いたパワートランジスタが形成された第２半導体チップと、炭化珪素を用いたダイオードが形成された第３半導体チップを１枚のＰＣＢ配線基板にマルチチップ実装した技術が記載されている。
【0004】
非特許文献２には、炭化珪素を用いたＣＭＯＳトランジスタと、炭化珪素を用いたパワートランジスタとを炭化珪素基板にモノリシックに集積した半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２００９－８９５４４号公報
【非特許文献】
【0006】
【非特許文献1】M. Barlow et. al., IEEE TRANSACTIONS ON POWER ELECTRONICS, VOL. 34, NO. 11, NOVEMBER 2019
【非特許文献2】M. Okamoto, A. Yao, H. Sato, and S. Harada, 2021 33rd International Symposium on Power Semiconductor Devices and ICs (ISPSD). IEEE, 2021, pp. 71-74.
【発明の概要】
【発明が解決しようとする課題】
【0007】
パワー半導体装置に使用するパワートランジスタのスイッチング時間は、温度変化に伴って変化する。この場合、スイッチング時間などの制御パラメータを室温で最適値に調整したとしても、温度変化に伴って制御パラメータが最適値から外れる結果、パワートランジスタの特性変動や制御性の低下に繋がるおそれがある。また、例えば、温度上昇に伴ってスイッチング時間が最適値よりも短くなる場合、電圧変化率または電流変化率が大きくなることから、サージやリンギングの発生によって予期しない故障に繋がる可能性がある。また、例えば、温度下降に伴ってスイッチング時間が最適値よりも長くなる場合、電圧変化率または電流変化率が小さくなることから、スイッチング損失が増大して予期しない故障に繋がる可能性がある。したがって、温度変化によるスイッチング時間の変動を抑制するための工夫が望まれている。
【課題を解決するための手段】
【0008】
一実施の形態における半導体装置は、シリコンよりもバンドギャップの大きな半導体材料を用いたパワートランジスタと、パワートランジスタのスイッチングを制御するスイッチング制御部と、を備える。ここで、スイッチング制御部は、シリコンよりもバンドギャップの大きな半導体材料を用いたＣＭＯＳトランジスタと、ＣＭＯＳトランジスタと電気的に接続された抵抗成分と、を含む。このとき、温度変化に伴うパワートランジスタのスイッチング時間の変化が抵抗成分の温度変化に伴う抵抗値の変化で抑制される。
【発明の効果】
【0009】
一実施の形態によれば、温度変化によるスイッチング時間の変動を抑制できる。
【図面の簡単な説明】
【0010】
【図1】炭化珪素パワー半導体装置を使用した回路構成例を示す図である。
【図2】本発明者が着目した改善の余地を説明する図である。
【図3】「ターンオン時間」の温度依存性を抑制する基本思想を説明する図である。
【図4】「ターンオフ時間」の温度依存性を抑制する基本思想を説明する図である。
【図5】（ａ）は、炭化珪素パワー半導体装置の実際のレイアウトを示す写真であり、（ｂ）は、炭化珪素パワー半導体装置のレイアウトを模式的に示す図である。
【図6】スイッチング制御部を構成するＣＭＯＳトランジスタが形成されている半導体チップのレイアウトを示す図である。
【図9】「ターンオン時間」の温度依存性を示すグラフである。
【図10】変形例１におけるデバイス構造を示す図である。
【図11】変形例２におけるデバイス構造を示す図である。
【図12】具現化態様２におけるデバイス構造を示す図である。
【図13】具現化態様３における半導体チップのレイアウトを示す図である。
【発明を実施するための形態】
【0011】
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0012】
＜ワイドバンドギャップ半導体の優位性＞
パワー半導体装置には、例えば、高耐圧の他に低オン抵抗や低スイッチング損失であることが要求される。ここで、パワー半導体装置の現在の主流は、シリコンを主成分とする半導体基板に形成された電界効果トランジスタであるが、このパワー半導体装置は、理論的な性能限界に近づいている。
パワー半導体装置には、例えば、高耐圧の他に低オン抵抗や低スイッチング損失であることが要求される。ここで、パワー半導体装置の現在の主流は、シリコンを主成分とする半導体基板に形成された電界効果トランジスタであるが、このパワー半導体装置は、理論的な性能限界に近づいている。
【0013】
この点に関し、シリコンよりもバンドギャップの大きな半導体材料を主成分とする半導体基板に形成された電界効果トランジスタを含む半導体装置（以下では、ワイドバンドギャップパワー半導体装置と呼ぶ）が注目されている。
【0014】
なぜなら、バンドギャップが大きいということは、高い絶縁破壊強度を有していることを意味するから高耐圧を実現しやすくなるからである。
【0015】
そして、半導体材料自体が高い絶縁破壊強度を有していると、耐圧を保持するドリフト層を薄くしても耐圧を確保できることから、例えば、ドリフト層を薄くするとともに、不純物濃度を高くすることにより、パワー半導体装置のオン抵抗を低減することができる。
【0016】
すなわち、ワイドバンドギャップパワー半導体装置は、互いにトレードオフの関係にある耐圧の向上とオン抵抗の低減とを両立できる点で優れている。このような利点を有するワイドバンドギャップパワー半導体装置においては、さらに、バンドギャップが大きいことに起因して高温動作や高速スイッチング動作も可能となる利点がある。
【0017】
本実施の形態における技術的思想は、シリコンよりもバンドギャップの大きな半導体材料を使用したワイドバンドギャップパワー半導体装置に関する技術的思想である。シリコンよりもバンドギャップの大きな半導体材料としては、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）に代表される化合物半導体を挙げることができる。ただし、本実施の形態における技術的思想は、これらに限らず、シリコンよりもバンドギャップの大きな半導体材料を使用したワイドバンドギャップパワー半導体装置に幅広く適用することができる。
【0018】
以下では、特に、ワイドバンドギャップパワー半導体装置として、炭化珪素を使用したワイドバンドギャップパワー半導体装置を例に挙げて説明する。
【0019】
炭化珪素は、シリコンと比較して絶縁破壊電界強度が約１桁大きいことから、耐圧を確保するためのドリフト層を約１／１０に薄くし、かつ、不純物濃度を約１００倍高くすることによって、オン抵抗（素子抵抗）を理論上３桁以上低減することができる。また、シリコンよりもバンドギャップが約３倍大きいことから高温動作も可能であり、炭化珪素を使用したワイドバンドギャップパワー半導体装置（以下では、炭化珪素パワー半導体装置と呼ぶ）は、シリコンパワー半導体装置を超える性能が得られるとして期待されている。
【0020】
＜炭化珪素パワー半導体装置の回路構成＞
以下では、まず、炭化珪素パワー半導体装置の回路構成例について説明する。
以下では、まず、炭化珪素パワー半導体装置の回路構成例について説明する。
【0021】
図１は、炭化珪素パワー半導体装置１を使用した回路構成例を示す図である。
【0022】
図１において、炭化珪素パワー半導体装置１は、パワートランジスタ１００と、ショットキーバリアダイオード１１０と、スイッチング制御部２００とを有している。パワートランジスタ１００としては、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）を挙げることができる。なお、パワートランジスタ１００、ショットキーバリアダイオード１１０およびスイッチング制御部２００は、炭化珪素を使用して形成されている。そして、炭化珪素パワー半導体装置１は、負荷１２０と外部電源１３０と接続されている。
【0023】
具体的に電源電位Ｖｄと基準電位Ｖｓとの間に外部電源１３０が接続されており、外部電源１３０と直列にパワートランジスタ１００とショットキーバリアダイオード１１０が接続されている。そして、ショットキーバリアダイオード１１０と並列に負荷１２０が接続されている。この負荷１２０は、例えば、モータであり、インダクタンスを含む。
【0024】
パワートランジスタ１００のゲートには、スイッチング制御部２００が接続されており、このスイッチング制御部２００によって、パワートランジスタのスイッチングが制御される。スイッチング制御部２００は、ＣＭＯＳトランジスタを含んでおり、このＣＭＯＳトランジスタは、電源電位Ｖｄｄと基準電位Ｖｓｓとの間に直列接続されたｐチャネル型電界効果トランジスタ１０Ａとｎチャネル型電界効果トランジスタ１０Ｂから構成されている。以下の説明では、ｐチャネル型電界効果トランジスタをｐＦＥＴ、ｎチャネル型電界効果トランジスタをｎＦＥＴと省略して呼ぶことにする。このとき、ｐＦＥＴ１０ＡのゲートとｎＦＥＴ１０Ｂのゲートとは電気的に接続されている。
【0025】
ここで、スイッチング制御部２００の入力は、互いに電気的に接続されたｐＦＥＴ１０ＡのゲートとｎＦＥＴ１０Ｂのゲートである。一方、スイッチング制御部２００の出力は、ｐＦＥＴ１０ＡのドレインとｎＦＥＴ１０Ｂのドレインとの接続ノードであり、この接続ノードは、パワートランジスタ１００のゲートと電気的に接続されている。以上のように構成されている回路では、スイッチング制御部２００の入力に入力される制御信号に基づいて、パワートランジスタ１００のスイッチングが制御され、これによって、負荷１２０を流れる電流が制御される。
【0026】
続いて、スイッチング制御部２００によってパワートランジスタ１００のスイッチングを制御する動作について説明する。図１において、スイッチング制御部２００の入力にローレベル信号（例えば、Ｖｓｓ）が入力されるとする。この場合、スイッチング制御部２００を構成するｐＦＥＴ１０Ａのゲートと、スイッチング制御部２００を構成するｎＦＥＴ１０Ｂのゲートに「Ｖｓｓ」が印加される。この結果、ｐＦＥＴ１０Ａはオンする一方、ｎＦＥＴ１０Ｂはオフする。このため、スイッチング制御部２００の出力からは、ハイレベル信号（例えば、Ｖｄｄ）が出力される。
【0027】
具体的には、ｐＦＥＴ１０Ａがオンすると、電源電位Ｖｄｄ→ｐＦＥＴ１０Ａのソース→ｐＦＥＴ１０Ａのドレイン→スイッチング制御部２００の出力→パワートランジスタ１００のゲートの経路で電流が流れる。そして、この電流によって、パワートランジスタ１００のゲート－ドレイン間容量に電荷が蓄積される結果、最終的に、パワートランジスタのゲート電圧が「Ｖｄｄ」となって、パワートランジスタがオンする。これにより、負荷１２０に電流が流れて負荷を駆動することができる。
【0028】
一方、図１において、スイッチング制御部２００の入力にハイレベル信号（例えば、Ｖｄｄ）が入力されるとする。この場合、スイッチング制御部２００を構成するｐＦＥＴ１０Ａのゲートと、スイッチング制御部２００を構成するｎＦＥＴ１０Ｂのゲートに「Ｖｄｄ」が印加される。この結果、ｐＦＥＴ１０Ａはオフする一方、ｎＦＥＴ１０Ｂはオンする。このため、スイッチング制御部２００の出力からは、ローレベル信号（例えば、Ｖｓｓ）が出力される。このことから、ｎＦＥＴ１０Ｂがオンすると、パワートランジスタ１００のゲート－ドレイン間容量に蓄積されている電荷が放電して、パワートランジスタ１００のゲート→スイッチング制御部２００の出力→ｎＦＥＴ１０Ｂのドレイン→ｎＦＥＴ１０Ｂのソース→基準電位Ｖｓｓの経路で電流が流れる結果、最終的に、パワートランジスタ１００のゲート電圧が「Ｖｓｓ」となって、パワートランジスタ１００がオフする。これにより、負荷１２０を流れる電流が遮断される。このとき、負荷１２０にはインダクタンスが含まれていることから、負荷１２０に流れる電流が遮断されると、インダクタンスには電流を流し続けようとする逆起電力が発生する。この逆起電力に基づく電流は、ショットキーバリアダイオード１１０を流れる。すなわち、負荷１２０とショットキーバリアダイオード１１０で構成される閉ループに還流電流が流れる。
【0029】
以上のようにして、スイッチング制御部２００によってパワートランジスタ１００のスイッチング動作が制御されることにより、負荷１２０を駆動することができる。
【0030】
＜改善の検討＞
次に、本発明者が着目した改善の余地について説明する。
次に、本発明者が着目した改善の余地について説明する。
【0031】
図２は、本発明者が着目した改善の余地を説明する図である。
【0032】
図２において、今までの研究によると、スイッチング時間は、以下に示す（数式１）で近似することができることが知られている。
【0033】
ｔｓｗ ≒ ０．８×Ｑｇｄ／Ｉｇ ・・・（数式１）
ｔｓｗ：スイッチング時間
Ｑｇｄ：パワートランジスタのゲート－ドレイン間容量に蓄積される電荷量
Ｉｇ：ゲート電流
ｔｓｗ：スイッチング時間
Ｑｇｄ：パワートランジスタのゲート－ドレイン間容量に蓄積される電荷量
Ｉｇ：ゲート電流
【0034】
ここで、「ターンオン時間」において、ゲート電流Ｉｇは、「Ａ」の経路で流れるｐＦＥＴ１０Ａのドレイン電流と同等である。一方、「ターンオフ時間」において、ゲート電流Ｉｇは、「Ｂ」の経路で流れるｎＦＥＴ１０Ｂのドレイン電流と同等である。
【0035】
本明細書において、「スイッチング時間」とは、パワートランジスタがオフ状態からオン状態に遷移する「ターンオン時間」と、パワートランジスタがオン状態からオフ状態に遷移する「ターンオフ時間」の両方を含む概念として使用する。
【0036】
「ターンオン時間」とは、パワートランジスタのオフ時のドレイン－ソース間電圧（Ｖｄｓ）を１００％とした場合、ドレイン－ソース間電圧の９０％からドレイン－ソース間電圧の１０％まで変化するために要する時間として定義される。例えば、オフ時のドレイン－ソース間電圧（Ｖｄｓ）が６００Ｖの場合、５４０Ｖから６０Ｖに遷移する時間が「ターンオン時間」として定義される。
【0037】
「ターンオフ時間」とは、パワートランジスタのオフ時のドレイン－ソース間電圧（Ｖｄｓ）を１００％とした場合、ドレイン－ソース間電圧の１０％からドレイン－ソース間電圧の９０％まで変化するために要する時間として定義される。例えば、オフ時のドレイン－ソース間電圧（Ｖｄｓ）が６００Ｖの場合、６０Ｖから５４０Ｖに遷移する時間が「ターンオフ時間」として定義される。
【0038】
ここで、スイッチング制御部２００を構成するｐＦＥＴ１０ＡおよびｎＦＥＴ１０Ｂにおいては、温度変化に伴って導通時のドレイン電流が変化する。この点に関し、上述した（数式１）を考慮すると、ｐＦＥＴ１０ＡあるいはｎＦＥＴ１０Ｂのドレイン電流（パワートランジスタ１００のゲート電流Ｉｇ）が温度変化に伴って変化するということは、温度変化に伴って、パワートランジスタ１００のスイッチング時間ｔｓｗが変化することを意味する。ここで、温度変化によるパワートランジスタの特性変動や制御性の低下を抑制する観点から、パワートランジスタ１００のスイッチング時間ｔｓｗは、温度が変化しても一定であることが望ましい。このことから、図２に示すスイッチング制御部２００の回路構成は、パワートランジスタ１００のスイッチング時間ｔｓｗを温度が変化しても一定にする観点から改善の余地が存在することがわかる。
【0039】
そこで、本実施の形態では、上述した改善の余地を克服するための工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。
【0040】
＜実施の形態における基本思想＞
本実施の形態における基本思想は、例えば、スイッチング制御部を構成するＣＭＯＳトランジスタのドレイン電流の温度依存性をスイッチング制御部に含まれる抵抗成分の温度依存性で補償する思想である。言い換えれば、基本思想は、スイッチング制御部でスイッチング制御されるパワートランジスタのゲート電流の温度依存性と逆特性を有する抵抗成分をスイッチング制御部に設けて、温度変化に伴うゲート電流の変化が温度変化に伴う上述した抵抗成分の変化で抑制される思想ということもできる。
本実施の形態における基本思想は、例えば、スイッチング制御部を構成するＣＭＯＳトランジスタのドレイン電流の温度依存性をスイッチング制御部に含まれる抵抗成分の温度依存性で補償する思想である。言い換えれば、基本思想は、スイッチング制御部でスイッチング制御されるパワートランジスタのゲート電流の温度依存性と逆特性を有する抵抗成分をスイッチング制御部に設けて、温度変化に伴うゲート電流の変化が温度変化に伴う上述した抵抗成分の変化で抑制される思想ということもできる。
【0041】
このような基本思想によれば、ゲート電流の変化を抵抗成分の変化で補償することができる結果、ゲート電流の温度依存性を小さくすることができる。このことは、上述した（数式１）を考慮すると、スイッチング時間の温度依存性を小さくできることを意味する。したがって、基本思想によれば、スイッチング時間の温度依存性を小さくすることができる結果、炭化珪素パワー半導体装置の性能を向上することができる。
【0042】
＜＜「ターンオン時間」に対する基本思想＞＞
図３は、「ターンオン時間」の温度依存性を抑制する基本思想を説明する図である。
図３は、「ターンオン時間」の温度依存性を抑制する基本思想を説明する図である。
【0043】
図３において、「ターンオン時間」では、ｐＦＥＴ１０Ａを流れるドレイン電流がパワートランジスタ１００のゲートに流れ込むゲート電流に相当する。そして、ｐＦＥＴ１０Ａを流れるドレイン電流は温度変化に伴って変化することから、ゲート電流は温度変化に伴って変化する。
【0044】
特に、ｐＦＥＴ１０Ａを流れるドレイン電流は、温度上昇に伴って増加するものとして取り扱う。この場合、パワートランジスタ１００のゲートに流れ込むゲート電流は温度上昇に伴って増加する。
【0045】
この点に関し、図３において、基本思想は、スイッチング制御部２００を構成するｐＦＥＴ１０Ａのドレインと、パワートランジスタ１００のゲートとの間にスイッチング制御部２００に含まれる抵抗成分２０を設ける思想である。特に、この抵抗成分２０は、ｐＦＥＴ１０Ａのドレイン電流の温度依存性と逆特性を有する抵抗成分から構成される。これにより、ｐＦＥＴ１０Ａのドレイン電流の変化が抵抗成分２０の変化によって抑制される。例えば、ｐＦＥＴ１０Ａのドレイン電流が温度上昇に伴って増加することから、抵抗成分２０は、温度上昇に伴って抵抗値が増加する特性を有する抵抗成分から構成される。この結果、ｐＦＥＴ１０Ａのドレイン電流の増加が抵抗成分２０の抵抗値の増加によって抑制される。
【0046】
具体的に、数式を使用して説明する。
【0047】
本発明者は、ゲート電流を（数式２）で表すことを検討している。
【0048】
Ｉｇ＝（Ｖｄｄ－Ｖｇ（Ｔ））／（Ｒｐｆ（Ｔ）＋Ｒｐｗ（Ｔ））・・・（数式２）
Ｉｇ：ゲート電流
Ｖｄｄ：スイッチング制御部の電源電位
Ｖｇ（Ｔ）：ゲート電圧（＝ミラープラトー電圧）
Ｒｐｆ（Ｔ）：ｐＦＥＴ１０Ａの配線抵抗を除く等価抵抗
Ｒｐｗ（Ｔ）：抵抗成分（配線抵抗）
Ｔ：温度
Ｉｇ：ゲート電流
Ｖｄｄ：スイッチング制御部の電源電位
Ｖｇ（Ｔ）：ゲート電圧（＝ミラープラトー電圧）
Ｒｐｆ（Ｔ）：ｐＦＥＴ１０Ａの配線抵抗を除く等価抵抗
Ｒｐｗ（Ｔ）：抵抗成分（配線抵抗）
Ｔ：温度
【0049】
ここで、（数式２）は、「ターンオン時間」におけるパワートランジスタ１００のゲート電流Ｉｇを表す式であり、このゲート電流Ｉｇは、ｐＦＥＴ１０Ａのドレイン電流とも言える。
【0050】
Ｖｇ（Ｔ）は、ミラープラトー電圧であり、温度が増加するとその値は減少する。ここで、ミラープラトー電圧Ｖｇ（Ｔ）とは、スイッチング時において、ミラー容量の充放電が始まるゲート電圧値である。主に温度上昇に伴うパワートランジスタ１００のしきい値電圧の低下により、ミラープラトー電圧Ｖｇ（Ｔ）は温度が上昇すると低下する。
【0051】
Ｒｐｆ（Ｔ）は、ｐＦＥＴ１０Ａの配線抵抗を除く等価抵抗を意味し、代表的にはチャネル抵抗であり、温度が上昇するとその抵抗値は減少する。つまり温度上昇に対して、ｐＦＥＴ１０Ａのドレイン電流が増加する特性を表している。
【0052】
Ｒｐｗ（Ｔ）は、代表的にはｐＦＥＴ１０Ａの配線抵抗であるが、ｐＦＥＴ１０Ａのドレイン端及び／またはソース端に接続された抵抗であっても良い。Ｒｐｗ（Ｔ）は、図３の抵抗成分２０に対応する。
【0053】
（数式１）において、Ｑｇｄは温度によってほとんど変化しないので、温度変化に対するゲート電流Ｉｇの変動を抑制できれば、「ターンオン時間」の温度変動を抑制できことになる。（数式２）において、Ｒｐｆ（Ｔ）及びＶｇ（Ｔ）はその値が減少するとＩｇを増加させ、Ｒｐｗ（Ｔ）はその値が増大するとＩｇを減少させる関係にある。温度Ｔが上昇するとＲｐｆ（Ｔ）は減少し、かつＶｇ（Ｔ）も減少するので、（数式２）においてゲート電流Ｉｇの変動をキャンセルするには温度Ｔの上昇に際して、Ｉｇの変動分を補償するようにＲｐｗ（Ｔ）が大きくなるようにすればよいことが分かる。
【0054】
以上のことから、「ターンオン時間」に対する基本思想は、スイッチング制御部２００の抵抗成分Ｒｐｗ（Ｔ）（抵抗成分２０）の温度依存性が、温度上昇に伴って抵抗値が増加する温度依存性であると、温度上昇に伴うパワートランジスタ１００のゲート電流Ｉｇの変化を小さくすることができるという思想である。この場合、（数式１）に基づくと、温度変化に伴う「ターンオン時間」の変化を小さくすることができる。
【0055】
なお、図３では、ｐＦＥＴ１０Ａのドレイン側に抵抗成分２０を設ける例について説明しているが、「ターンオン時間」に対する基本思想は、これに限らず、例えば、ｐＦＥＴ１０Ａのソース側に抵抗成分２０を設けてもよいし、ドレイン側とソース側の両方に抵抗成分２０を設けてもよい。
【0056】
＜＜「ターンオフ時間」に対する基本思想＞＞
図４は、「ターンオフ時間」の温度依存性を抑制する基本思想を説明する図である。
図４は、「ターンオフ時間」の温度依存性を抑制する基本思想を説明する図である。
【0057】
図４において、「ターンオフ時間」では、ｎＦＥＴ１０Ｂを流れるドレイン電流がパワートランジスタ１００のゲートから流れ出るゲート電流に相当する。そして、ｎＦＥＴ１０Ｂを流れるドレイン電流は温度変化に伴って変化することから、ゲート電流は温度変化に伴って変化する。特に、ｎＦＥＴ１０Ｂを流れるドレイン電流は、温度上昇に伴って増加するものとして取り扱う。この場合、パワートランジスタ１００のゲート電流は温度上昇に伴って増加する。
【0058】
この点に関し、図４において、基本思想は、スイッチング制御部２００を構成するｎＦＥＴ１０Ｂのドレインと、パワートランジスタ１００のゲートとの間にスイッチング制御部２００に含まれる抵抗成分３０を設ける思想である。特に、この抵抗成分３０は、ｎＦＥＴ１０Ｂのドレイン電流の温度依存性と逆特性を有する抵抗成分から構成される。これにより、ｎＦＥＴ１０Ｂのドレイン電流の変化が抵抗成分３０の変化によって抑制される。例えば、ｎＦＥＴ１０Ｂのドレイン電流が温度上昇に伴って増加することから、抵抗成分３０は、温度上昇に伴って抵抗値が増加する特性を有する抵抗成分から構成される。この結果、ｎＦＥＴ１０Ｂのドレイン電流の増加が抵抗成分３０の抵抗値の増加によって抑制される。
【0059】
ただし、詳細には場合分けが必要であり、この点について数式を使用して説明する。
【0060】
本発明者は、ゲート電流を（数式３）で表すことを検討している。
【0061】
Ｉｇ＝（Ｖｇ（Ｔ）－Ｖｓｓ）／（Ｒｎｆ（Ｔ）＋Ｒｎｗ（Ｔ））・・・（数式３）
Ｉｇ：ゲート電流
Ｖｓｓ：スイッチング制御部の基準電位
Ｖｇ（Ｔ）：ゲート電圧（＝ミラープラトー電圧）
Ｒｎｆ（Ｔ）：ｎＦＥＴ１０Ａの配線抵抗を除く等価抵抗
Ｒｎｗ（Ｔ）：抵抗成分（配線抵抗）
Ｔ：温度
Ｉｇ：ゲート電流
Ｖｓｓ：スイッチング制御部の基準電位
Ｖｇ（Ｔ）：ゲート電圧（＝ミラープラトー電圧）
Ｒｎｆ（Ｔ）：ｎＦＥＴ１０Ａの配線抵抗を除く等価抵抗
Ｒｎｗ（Ｔ）：抵抗成分（配線抵抗）
Ｔ：温度
【0062】
Ｖｇ（Ｔ）は、ミラープラトー電圧であり、温度が増加するとその値は減少する。
【0063】
Ｒｎｆ（Ｔ）は、ｎＦＥＴ１０Ｂの配線抵抗を除く等価抵抗を意味し、代表的にはチャネル抵抗であり、温度が増加するとその抵抗値は減少する。つまり温度上昇に対して、ｎＦＥＴ１０Ｂのドレイン電流が増加する特性を表している。
【0064】
Ｒｎｗ（Ｔ）は、代表的にはｎＦＥＴ１０Ｂの配線抵抗であるが、ｎＦＥＴ１０Ｂのドレイン端及び／またはソース端に接続された抵抗であっても良い。Ｒｎｗ（Ｔ）は、図４の抵抗成分３０に対応する。
【0065】
（数式１）において、Ｑｇｄは温度によってほとんど変化しないので、温度変化に対するゲート電流Ｉｇの変動を抑制できれば、「ターンオフ時間」の温度変動を抑制できことになる。（数式３）において、Ｒｎｆ（Ｔ）はその値が減少するとＩｇを増加させ、Ｒｎｗ（Ｔ）はその値が増大するとＩｇを減少させる関係にある。また（数式３）ではＶｇ（Ｔ）はその値が増大するとＩｇを増大させ、（数式２）とは逆の関係にある。温度Ｔが上昇するとＲｎｆ（Ｔ）が減少しＩｇを増大させるが、Ｖｇ（Ｔ）が減少するのでＩｇを減少させ、両者はＩｇに対して逆の作用をする。従って以下の３つの場合が考えられる。
【0066】
（１）温度上昇に伴う、Ｒｎｆ（Ｔ）によるＩｇの増大の方がＶｇ（Ｔ）によるＩｇの減少よりも大きい場合。この場合には（数式３）に従い、Ｒｎｆ（Ｔ）とＶｇ（Ｔ）の関係でキャンセルしきれなかったＩｇの増大をキャンセルするように、Ｒｎｗ（Ｔ）を増大させてＩｇを減少させる。
【0067】
（２）温度上昇に伴う、Ｒｎｆ（Ｔ）によるＩｇの増大の方がＶｇ（Ｔ）によるＩｇの減少よりも小さい場合。この場合には（数式３）に従い、Ｒｎｆ（Ｔ）とＶｇ（Ｔ）の関係で生ずるＩｇの減少をキャンセルするよう、Ｒｎｗ（Ｔ）を減少させてＩｇを増大させる。
【0068】
（３）温度上昇に伴う、Ｒｎｆ（Ｔ）によるＩｇの増大と、Ｖｇ（Ｔ）によるＩｇの減少とがほぼ等しい場合。この場合には（数式３）に従い、Ｒｎｗ（Ｔ）は温度に対して変動しないようにする。
【0069】
以上のことから、「ターンオフ時間」に対する基本思想は、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合と、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性よりも影響が大きい場合とに分ける必要がある。
【0070】
そして、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合において、「ターンオフ時間」に対する基本思想は、スイッチング制御部２００の抵抗成分Ｒｎｗ（Ｔ）（抵抗成分３０）の温度依存性が、温度上昇に伴って抵抗値が増加する温度依存性であると、温度上昇に伴うゲート電流Ｉｇの変化を小さくすることができるという思想である。この場合、（数式１）に基づくと、温度変化に伴う「ターンオフ時間」の変化を小さくすることができる。
【0071】
一方、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性よりも影響が大きい場合において、「ターンオフ時間」に対する基本思想は、スイッチング制御部２００の抵抗成分Ｒｎｗ（Ｔ）（抵抗成分３０）の温度依存性が、温度上昇に伴って抵抗値が減少する温度依存性であると、温度上昇に伴うゲート電流Ｉｇの変化を小さくすることができるという思想である。この場合、（数式１）に基づくと、温度変化に伴う「ターンオフ時間」の変化を小さくすることができる。
【0072】
なお、図４では、ｎＦＥＴ１０Ｂのドレイン側に抵抗成分３０を設ける例について説明しているが、「ターンオフ時間」に対する基本思想は、これに限らず、例えば、ｎＦＥＴ１０Ｂのソース側に抵抗成分３０を設けてもよいし、ドレイン側とソース側の両方に抵抗成分３０を設けてもよい。
【0073】
以下では、上述した基本思想を具現化した具現化態様について説明する。
【0074】
＜具現化態様１＞
＜＜炭化珪素パワー半導体装置のレイアウト＞＞
図５は、炭化珪素パワー半導体装置１のレイアウトを示す図である。特に、図５（ａ）
は、炭化珪素パワー半導体装置１の実際のレイアウト例を示す写真であり、図５（ｂ）は、炭化珪素パワー半導体装置１のレイアウトを模式的に示す図である。
＜＜炭化珪素パワー半導体装置のレイアウト＞＞
図５は、炭化珪素パワー半導体装置１のレイアウトを示す図である。特に、図５（ａ）
は、炭化珪素パワー半導体装置１の実際のレイアウト例を示す写真であり、図５（ｂ）は、炭化珪素パワー半導体装置１のレイアウトを模式的に示す図である。
【0075】
図５（ｂ）において、炭化珪素パワー半導体装置１は、配線基板ＷＢを有している。この配線基板ＷＢには、導体領域となる端子ＴＥ１～ＴＥ６が形成されている。配線基板ＷＢは、特に限定されないが、放熱性の向上や半導体チップとの熱膨張係数の整合のため、例えばＳｉＮ―ＡＭＣ（窒化シリコン－活性金属銅回路）基板と、その下面に接合されたＣｕ－Ｍｏ－Ｃｕ（ＣＭＣ）複合材料からなるベース基板を採用すると良い。
【0076】
炭化珪素パワー半導体装置１全体として見れば、端子ＴＥ６が信号入力ノード（図１のＩＮ）となり、端子ＴＥ２が出力ノード（パワートランジスタのドレイン）となる。その他の端子ＴＥ１、ＴＥ３～ＴＥ５は電源ノードとなる。
【0077】
端子ＴＥ１には、図１に示す基準電位Ｖｓが印加されるとともに、端子ＴＥ３には、図１に示す電源電位Ｖｄが印加される。また、端子ＴＥ４には、図１に示す基準電位Ｖｓｓが印加されるとともに、端子ＴＥ５には、図１に示す電源電位Ｖｄｄが印加される。
【0078】
端子ＴＥ２上には、パワートランジスタが形成された半導体チップＣＨＰ１が搭載されており、端子ＴＥ３上には、ショットキーバリアダイオードが形成された半導体チップＣＨＰ３が搭載されている。また、端子ＴＥ４上には、スイッチング制御部を構成するＣＭＯＳトランジスタが形成された半導体チップＣＨＰ２が搭載されている。
【0079】
そして、端子ＴＥ１は、半導体チップＣＨＰ１に形成されているパワートランジスタのソースとワイヤで接続されている。また、端子ＴＥ２は、半導体チップＣＨＰ３に形成されているショットキーバリアダイオードのアノードとワイヤで接続されている。
【0080】
端子ＴＥ４は、半導体チップＣＨＰ２に形成されているＣＭＯＳトランジスタを構成するｎＦＥＴのソースとワイヤで接続されている。また、端子ＴＥ５は、ＣＭＯＳトランジスタを構成するｐＦＥＴのソースとワイヤで接続されている。さらに、端子ＴＥ６は、互いに電気的に接続されているｐＦＥＴのゲートおよびｎＦＥＴのゲートとワイヤで接続されている。つまり、端子ＴＥ６は、スイッチング制御部を構成するＣＭＯＳトランジスタの入力とワイヤで接続されている。一方、半導体チップＣＨＰ１と半導体チップＣＨＰ２とは、ワイヤで接続されている。具体的には、半導体チップＣＨＰ１に形成されているパワートランジスタのゲートと、半導体チップＣＨＰ２に形成されているＣＭＯＳトランジスタの出力とがワイヤで接続されている。
【0081】
このようにレイアウトされている炭化珪素パワー半導体装置１では、半導体チップＣＨＰ１と半導体チップＣＨＰ２とが近接して配置されている。このことは、半導体チップＣＨＰ２に形成されているＣＭＯＳトランジスタの出力と、半導体チップＣＨＰ１に形成されているパワートランジスタのゲートとが長さの短いワイヤで接続されることを意味する。この結果、ワイヤの寄生インダクタンスを小さくすることができるので、高速スイッチング動作が可能となる。例えば、図５に示すレイアウトを有する炭化珪素パワー半導体装置１では、数ｎｓのスイッチング時間を実現することができる。言い換えれば、数ｎｓ以下の「ターンオン時間」および「ターンオフ時間」を実現することができる。
【0082】
また、パワートランジスタチップ（半導体チップＣＨＰ１）とＣＭＯＳトランジスタチップ（半導体ｃヒップＣＨＰ２）が、前述したような高熱伝導率の配線基板ＷＢ上で近接して配置されている。このため、パワートランジスタチップによる発熱は、ＣＭＯＳトランジスタチップの温度と連動するようになる。このようにチップ間の熱的結合を強くするため、具体的には２つのチップ間の最短距離は０．８ｍｍとして実験をしたが、０～５ｍｍ位の範囲になることが望ましい。
【0083】
＜＜半導体チップのレイアウト＞＞
次に、スイッチング制御部を構成するＣＭＯＳトランジスタが形成されている半導体チップＣＨＰ２のレイアウトについて説明する。
次に、スイッチング制御部を構成するＣＭＯＳトランジスタが形成されている半導体チップＣＨＰ２のレイアウトについて説明する。
【0084】
図６は、スイッチング制御部を構成するＣＭＯＳトランジスタが形成されている半導体チップＣＨＰ２のレイアウトを示す図である。図６において、半導体チップＣＨＰ２の表面には、複数のパッドが形成されている。具体的に、半導体チップＣＨＰ２には、ＣＭＯＳトランジスタの入力パッド（Ｉｎ）と、電源電位パッド（Ｖｄｄ）と、基準電位パッド（Ｖｓｓ）と、ＣＭＯＳトランジスタの出力パッド（Ｏｕｔ）が形成されている。
【0085】
図７は、図６の領域ＲＡを拡大して示す拡大図である。図７に示すように、金属配線ＷＬ１～ＷＬ５がｙ方向に並んで配置されており、金属配線ＷＬ１～ＷＬ５のそれぞれは、ｘ方向に延在している。これらの金属配線ＷＬ１～ＷＬ５のそれぞれは、例えば、アルミニウムを主成分とするアルミニウム配線から構成されている。
【0086】
ここで、「主成分」とは、最も多く含まれている成分のことをいい、その他の成分も含まれていることを排除するものではないことを示すために使用している。例えば、「アルミニウムを主成分とする」とは、アルミニウムを最も多く含んでいることを意味している。
【0087】
金属配線ＷＬ１は、ＣＭＯＳトランジスタの入力配線（Ｉｎ）であり、金属配線ＷＬ２は、基準電位（Ｖｓｓ）が印加される基準配線である。また、金属配線ＷＬ３は、ＣＭＯＳトランジスタの出力配線（Ｏｕｔ）であり、金属配線ＷＬ４は、電源電位（Ｖｄｄ）が印加される電源配線である。さらに、金属配線ＷＬ５は、ＣＭＯＳトランジスタの入力配線（Ｉｎ）である。このように構成されている金属配線ＷＬ１～ＷＬ５において、金属配線ＷＬ２と金属配線ＷＬ３との間には、ＣＭＯＳトランジスタを構成するｎＦＥＴ１０Ｂが複数形成されており、複数のｎＦＥＴ１０Ｂは、ｘ方向に並ぶように配置されている。これらの複数のｎＦＥＴ１０Ｂのそれぞれは、ソース電極ＳＥ１とドレイン電極ＤＥ１を有するとともに、ソース電極ＳＥ１とドレイン電極ＤＥ１の間に配置されたゲート電極ＧＮを有する。そして、ソース電極ＳＥ１は、金属配線ＷＬ２と電気的に接続されている一方、ドレイン電極ＤＥ１は、金属配線ＷＬ３と電気的に接続されている。また、ゲート電極ＧＮは、金属配線ＷＬ１と電気的に接続されている。
【0088】
一方、金属配線ＷＬ３と金属配線ＷＬ４との間には、ＣＭＯＳトランジスタを構成するｐＦＥＴ１０Ａが複数形成されており、複数のｐＦＥＴ１０Ａは、ｘ方向に並ぶように配置されている。これらの複数のｐＦＥＴ１０Ａのそれぞれは、ソース電極ＳＥ２とドレイン電極ＤＥ２を有するとともに、ソース電極ＳＥ２とドレイン電極ＤＥ２の間に配置されたゲート電極ＧＰを有する。そして、ソース電極ＳＥ２は、金属配線ＷＬ４と電気的に接続されている一方、ドレイン電極ＤＥ２は、金属配線ＷＬ３と電気的に接続されている。また、ゲート電極ＧＰは、金属配線ＷＬ５と電気的に接続されている。
【0089】
ソース電極ＳＥ1及びソース電極ＳＥ２、ドレイン電極ＤＥ１及びドレイン電極ＤＥ２、金属配線ＷＬ２、金属配線ＷＬ３および金属配線ＷＬ４は、同じ層のアルミニウム配線で形成され、フォトリソグラフィ技術によりパターニング形成されている。
【0090】
以上のようにして、半導体チップＣＨＰ２がレイアウト構成されている。
【0091】
＜＜ＣＭＯＳトランジスタのデバイス構造＞＞
続いて、ＣＭＯＳトランジスタを構成するｎＦＥＴのデバイス構造について説明した後、ＣＭＯＳトランジスタを構成するｐＦＥＴのデバイス構造について説明する。
続いて、ＣＭＯＳトランジスタを構成するｎＦＥＴのデバイス構造について説明した後、ＣＭＯＳトランジスタを構成するｐＦＥＴのデバイス構造について説明する。
【0092】
【0093】
図８（ａ）において、例えば、ｐ型炭化珪素基板ＳＵＢ内にｎ型拡散層からなるドレイン領域ＤＲＮとｎ型拡散層からなるソース領域ＳＲＮが離間して形成されている。そして、ソース領域ＳＲＮと接するようにｐ型ボディコンタクト領域ＢＣＰが形成されている。一方、ソース領域ＳＲＮとドレイン領域ＤＲＮに挟まれた領域がチャネル形成領域であり、このチャネル形成領域上にゲート絶縁膜ＧＯＸ１が形成されている。そして、ゲート絶縁膜ＧＯＸ１上にゲート電極ＧＮが形成されている。
【0094】
続いて、ゲート電極ＧＮを覆うｐ型炭化珪素基板ＳＵＢの表面には、絶縁層ＩＬが形成されており、この絶縁層ＩＬを貫通するようにドレイン電極ＤＥ１およびソース電極ＳＥ１が形成されている。ドレイン電極ＤＥ１は、絶縁層ＩＬを貫通してドレイン領域ＤＲＮに達するように形成されており、ドレイン領域ＤＲＮと電気的に接続されている。一方、ソース電極ＳＥ１は、絶縁層ＩＬを貫通してソース領域ＳＲＮおよびｐ型ボディコンタクト領域ＢＣＰの両方に達するように形成されており、ソース領域ＳＲＮおよびｐ型ボディコンタクト領域ＢＣＰと電気的に接続されている。
【0095】
【0096】
このようにして、ｎＦＥＴ１０Ｂが構成されている。
【0097】
【0098】
図８（ｂ）において、例えば、ｐ型炭化珪素基板ＳＵＢ内にｎ型ウェルＮＷＬが形成されており、このｎ型ウェルＮＷＬ内にｐ型拡散層からなるドレイン領域ＤＲＰとｐ型拡散層からなるソース領域ＳＲＰが離間して形成されている。そして、ソース領域ＳＲＰと接するようにｎ型ボディコンタクト領域ＢＣＮが形成されている。一方、ソース領域ＳＲＰとドレイン領域ＤＲＰに挟まれた領域に空乏化したｐ型埋め込み領域ＰＬが形成されており、このｐ型埋め込み領域ＰＬ上にゲート絶縁膜ＧＯＸ２が形成されている。そして、ゲート絶縁膜ＧＯＸ２上にゲート電極ＧＰが形成されている。
【0099】
続いて、ゲート電極ＧＰを覆うｐ型炭化珪素基板ＳＵＢの表面には、絶縁層ＩＬが形成されており、この絶縁層ＩＬを貫通するようにドレイン電極ＤＥ２およびソース電極ＳＥ２が形成されている。ドレイン電極ＤＥ２は、絶縁層ＩＬを貫通してドレイン領域ＤＲＰに達するように形成されており、ドレイン領域ＤＲＰと電気的に接続されている。一方、ソース電極ＳＥ２は、絶縁層ＩＬを貫通してソース領域ＳＲＰおよびｎ型ボディコンタクト領域ＢＣＮの両方に達するように形成されており、ソース領域ＳＲＰおよびｎ型ボディコンタクト領域ＢＣＮと電気的に接続されている。
【0100】
【0101】
このようにして、ｐＦＥＴ１０Ａが構成されている。
【0102】
ここで、ｐＦＥＴ１０Ａにおいては、チャネル形成領域に空乏化したｐ型埋め込み領域ＰＬが形成されている。この結果、ｐＦＥＴ１０Ａにおいては、ｐ型埋め込み領域ＰＬの下層にチャネルが形成される、いわゆる「埋め込みチャネル構造」が採用されている。この理由は、以下の通りである。
【0103】
炭化珪素基板に形成した電界効果トランジスタはＭＯＳ界面に界面準位が高密度に存在するためチャネル移動度が低下し、オン抵抗が高くなることが知られている。この界面準位は、例えば、ゲート絶縁膜を形成する際の熱処理工程で発生し、特に、ｐＦＥＴのしきい値電圧が大きくなるという点で顕在化する。
【0104】
この点に関し、検討結果によれば、バンドギャップの中央付近にドナーライクなトラップ（ホールトラップ）が存在しており、一旦正孔（ホール）をトラップすると炭化珪素の大きなバンドギャップのために熱エネルギーではデトラップしなくなる。トラップされた正孔は実効的な正の固定電荷として振る舞う結果、ｐＦＥＴ１０Ａのしきい値電圧を負にシフトさせる。つまり、ｐＦＥＴ１０Ａのしきい値電圧が大きくなる。ここで、ｎＦＥＴ１０Ｂにも、このホールトラップは存在しており、負にゲートバイアスをかけると実効的な正の固定電荷が発生する。しかしながら、ゲートバイアスを正に印加してチャネルに反転層を誘起させると、反転層を構成する電子とホールトラップの正孔とが再結合して電気的に中性にもどり、電気特性に影響を与えない。このように、ホールトラップの影響は、ｎＦＥＴ１０Ｂでは受けにくい一方、ｐＦＥＴ１０Ａで顕在化する。
【0105】
そこで、ｐＦＥＴ１０Ａでは、界面準位の影響を受けないように「表面チャネル構造」ではなく、「埋め込みチャネル構造」を採用している。
【0106】
ここで、イオン注入法を用いて「埋め込みチャネル構造」を形成することが考えられる。しかしながら、炭化珪素基板にアルミニウムなどのｐ型不純物をイオン注入すると、注入欠陥が発生し、チャネル移動度が低下する副作用が発生してしまう。このことから、具現化態様１では、「埋め込みチャネル構造」をエピタキシャル層で形成している。これにより、イオン注入で不純物を注入しないことから、ｐＦＥＴ１０Ａのオン抵抗を低減することができるとともに、しきい値電圧を低減することができる。
【0107】
なお、図８ではｐ型炭化珪素基板ＳＵＢにｐＦＥＴ１０ＡやｎＦＥＴ１０Ｂを形成する構造を示したが、ｐ型炭化珪素基板ＳＵＢが利用しにくい場合は、ｎ型炭化珪素基板、または半絶縁性炭化珪素基板の上にｐ型炭化珪素層をエピタキシャル成長しても同様の構造を形成することができる。図１４において後述するＣＭＯＳ領域ＡＲ１の構造をそのまま利用することもできる。ｐ型炭化珪素基板ＳＵＢの代替については、後述する図１０、図１１および図１２でも同様である。
【0108】
＜＜具現化態様１における特徴＞＞
続いて、具現化態様１における特徴点について説明する。
続いて、具現化態様１における特徴点について説明する。
【0109】
基本思想は、温度変化に伴うパワートランジスタのスイッチング時間の変化が、ＣＭＯＳトランジスタと電気的に接続された抵抗成分の温度変化に伴う抵抗値の変化で抑制されるという思想である。ここで、具現化態様１における特徴点は、例えば、図７に示すように、ＣＭＯＳトランジスタと電気的に接続された抵抗成分として、金属配線ＷＬ２～ＷＬ４を使用する点にある。具体的には、金属配線ＷＬ２～ＷＬ４を意図的にｘ方向に延在させることにより、金属配線ＷＬ２～ＷＬ４の配線抵抗を上述した抵抗成分として利用する点に具現化態様１における特徴点がある。
【0110】
例えば、スイッチング時間のうち、「ターンオン時間」に着目すると、温度上昇に伴う「ターンオン時間」の変化は、スイッチング制御部の抵抗成分Ｒｐｗ（Ｔ）の温度依存性が、温度上昇に伴って抵抗値が増加する温度依存性であると、小さくすることができる。特に、ｐＦＥＴ１０Ａと電気的に接続される抵抗成分として、温度上昇に伴って抵抗値が増加する温度依存性を有する抵抗成分を使用することによって、「ターンオン時間」の変化を抑制することができる。
【0111】
この点に関し、具現化態様１では、例えば、図７に示すように、ｐＦＥＴ１０Ａと電気的に接続される抵抗成分として、ｐＦＥＴ１０Ａのドレイン電極ＤＥ２と電気的に接続される金属配線ＷＬ３の配線抵抗と、ｐＦＥＴ１０Ａのソース電極ＳＥ２と電気的に接続される金属配線ＷＬ４を使用している。このとき、金属配線ＷＬ３および金属配線ＷＬ４は、アルミニウムを主成分とする配線から構成されており、温度上昇に伴って抵抗値が増加する特性を有する。したがって、具現化態様１によれば、「ターンオン時間」の変化が金属配線ＷＬ３の配線抵抗の変化および金属配線ＷＬ４の配線抵抗の変化によって抑制される結果、温度上昇によらず「ターンオン時間」をほぼ一定に保持することができる。
【0112】
一方、スイッチング時間のうち、「ターンオフ時間」に着目すると、温度上昇に伴う「ターンオフ時間」の変化は、条件によって異なる。すなわち、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合と、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性よりも影響が大きい場合とに分ける必要がある。
【0113】
そして、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合に着目すると、スイッチング制御部の抵抗成分Ｒｎｗ（Ｔ）の温度依存性が、温度上昇に伴って抵抗値が増加する温度依存性であると、「ターンオフ時間」の変化を小さくすることができる。特に、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、温度上昇に伴って抵抗値が増加する特性を有する抵抗成分を使用することによって、「ターンオフ時間」の変化を抑制することができる。
【0114】
この点に関し、具現化態様１では、例えば、図７に示すように、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、ｎＦＥＴ１０Ｂのドレイン電極ＤＥ１と電気的に接続される金属配線ＷＬ３の配線抵抗と、ｎＦＥＴ１０Ｂのソース電極ＳＥ１と電気的に接続される金属配線ＷＬ２を使用している。このとき、金属配線ＷＬ２および金属配線ＷＬ３は、アルミニウムを主成分とする配線から構成されており、温度上昇に伴って抵抗値が増加する特性を有する。したがって、具現化態様１によれば、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい条件の場合、「ターンオフ時間」の変化が金属配線ＷＬ２の配線抵抗の変化および金属配線ＷＬ３の配線抵抗の変化によって抑制される結果、温度上昇によらず「ターンオフ時間」をほぼ一定に保持することができる。
【0115】
次に、検証結果について説明する。
【0116】
図９は、「ターンオン時間」の温度依存性を示すグラフである。図９において、横軸が温度（℃）であり、縦軸が「ターンオン時間」（ｎｓ）である。黒丸のプロットが実験データである一方、白丸のプロットが計算データである。
【0117】
図９において、実験データに着目すると、室温付近（２５℃）の「ターンオン時間」は、８．５ｎｓであり、温度が２００℃付近まで上昇すると、一旦「ターンオン時間」は、７ｎｓまで減少する。その後、温度が２００℃付近から３００℃付近まで上昇すると、「ターンオン時間」は増加する。このような挙動は、例えば、以下のようにして定性的に説明することができる。すなわち、まず、２００℃以下においては、温度上昇とともに、ゲート電圧（ミラープラトー電圧）が減少するとともに、ｐＦＥＴ１０Ａのドレイン電流が増加する。この結果、例えば、（数式２）に基づくと、パワートランジスタ１００のゲート電流が増加することから、（数式１）より「ターンオン時間」が減少する。このことは、実験データにおいて、「ターンオン時間」が８．５ｎｓから７ｎｓに減少することを説明できることを意味する。続いて、２００℃以上となると、具現化態様１では、ｐＦＥＴ１０Ａのドレイン電流の増加が金属配線ＷＬ３の配線抵抗の増加および金属配線ＷＬ４の配線抵抗の増加によって抑制される。この結果、パワートランジスタ１００のゲート電流が減少することになり、これによって、（数式１）より「ターンオン時間」が増加する。言い換えれば、金属配線ＷＬ３の配線抵抗の増加および金属配線ＷＬ４の配線抵抗の増加によって、「ターンオフ時間」の減少が抑制される。
【0118】
以上のようにして、実験データの挙動が説明される。この実験データに基づくと、上述した挙動によって、炭化珪素パワー半導体装置１の温度が２５℃から３００℃の範囲において「ターンオン時間」の変動が１８％以内に抑えられることになる。
【0119】
したがって、具現化態様１によれば、温度変化に伴うパワートランジスタ１００の「ターンオン時間」の減少が、ＣＭＯＳトランジスタと電気的に接続された抵抗成分（金属配線ＷＬ３の配線抵抗および金属配線ＷＬ４の配線抵抗）の温度変化に伴う抵抗値の増加で抑制されることが裏付けられていることになる。
【0120】
なお、「ターンオフ時間」については、スイッチング時間が数ｎｓという高速スイッチング動作では、温度が変化してもほとんど変化しない。なぜなら、スイッチング時間がパワートランジスタ１００とショットキーバリアダイオード１１０の出力容量に電荷を蓄積する充電時間よりも速いため、充電時間で「ターンオフ時間」が律速されてしまうからである。すなわち、例えば、図５に示すように、具現化態様１における炭化珪素パワー半導体装置１では、パワートランジスタ１００が形成された半導体チップＣＨＰ１と、ＣＭＯＳトランジスタが形成された半導体チップＣＨＰ２が近接配置されている結果、高速スイッチング動作（数ｎｓ）が可能となる。この場合、「ターンオフ時間」はほとんど温度依存性を有しないため、「ターンオフ時間」の変化が金属配線ＷＬ２の配線抵抗の変化および金属配線ＷＬ３の配線抵抗の変化によって抑制されるという基本思想を採用しなくてもよいと言える。
【0121】
ここで、「高速スイッチング動作」とは、スイッチング時間が数ｎｓ（例えば、９ｎｓ以下）以下であるスイッチング動作として定義される。例えば、７ｎｓ以上８ｎｓ以下のスイッチング時間を挙げることができる。一方、「低速スイッチング動作」とは、「高速スイッチング動作」よりも遅いスイッチング時間のスイッチング動作として定義することができる。例えば、スイッチング時間が数十ｎｓ（例えば、１０ｎｓ以上９９ｎｓ以下）のオーダであるスイッチング動作を挙げることができる。
【0122】
なお、スイッチング時間が数十ｎｓとなる場合は、「ターンオフ時間」も電荷量の放電時間よりも遅いため、放電時間に律速されずに温度依存性を有すると考えられる。ここで、特に、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい条件が実現されている場合を考える。この場合、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、ｎＦＥＴ１０Ｂのドレイン電極ＤＥ１と電気的に接続される金属配線ＷＬ３の配線抵抗と、ｎＦＥＴ１０Ｂのソース電極ＳＥ１と電気的に接続される金属配線ＷＬ２を使用する具現化態様１の構成は、温度上昇によらず「ターンオフ時間」をほぼ一定に保持することができる点で有用である。
【0123】
＜＜変形例１＞＞
図１０は、変形例１におけるデバイス構造を示す図である。図１０において、ｐ型炭化珪素基板ＳＵＢには、ｐＦＥＴ１０Ａとともに、ｎ型抵抗素子ＲＤが設けられている。このとき、ｎ型抵抗素子ＲＤは、ｐ型炭化珪素基板ＳＵＢ内に形成されたｎ型半導体領域ＲＮと、このｎ型半導体領域ＲＮと電気的に接続された一対の電極ＥＡおよび電極ＥＢを有している。そして、ｐＦＥＴ１０Ａのドレイン電極ＤＥ２とｎ型抵抗素子ＲＤの電極ＥＡとが配線で電気的に接続される。
図１０は、変形例１におけるデバイス構造を示す図である。図１０において、ｐ型炭化珪素基板ＳＵＢには、ｐＦＥＴ１０Ａとともに、ｎ型抵抗素子ＲＤが設けられている。このとき、ｎ型抵抗素子ＲＤは、ｐ型炭化珪素基板ＳＵＢ内に形成されたｎ型半導体領域ＲＮと、このｎ型半導体領域ＲＮと電気的に接続された一対の電極ＥＡおよび電極ＥＢを有している。そして、ｐＦＥＴ１０Ａのドレイン電極ＤＥ２とｎ型抵抗素子ＲＤの電極ＥＡとが配線で電気的に接続される。
【0124】
このようにして、本変形例１では、例えば、ｐＦＥＴ１０Ａと電気的に接続される抵抗成分として、ｎ型抵抗素子ＲＤを構成するｎ型半導体領域ＲＮの抵抗を使用している。この点に関し、炭化珪素半導体において、ｎ型半導体領域ＲＮは、温度上昇に伴って抵抗値が増加する特性を有している。
【0125】
このことから、本変形例１によれば、ｎ型抵抗素子ＲＤを構成するｎ型半導体領域ＲＮの温度上昇に伴う抵抗値の増加によって、パワートランジスタ１００における「ターンオン時間」の温度上昇に伴う減少を抑制することができる。
【0126】
なお、本変形例１では、ｐＦＥＴ１０Ａのドレイン電極ＤＥ２と電気的に接続されるようにｎ型抵抗素子ＲＤを設ける例について説明した。ただし、本変形例１における構成は、これに限らず、ｐＦＥＴ１０Ａのソース電極ＳＥ２と電気的に接続されるようにｎ型抵抗素子ＲＤを設けてもよい。さらには、ドレイン電極ＤＥ２と電気的に接続されるｎ型抵抗素子ＲＤと、ソース電極ＳＥ２と電気的に接続されるｎ型抵抗素子ＲＤを設けるように構成してもよい。
【0127】
また、図示はしないが、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、ｎ型抵抗素子ＲＤを構成するｎ型半導体領域ＲＮの抵抗を使用することもできる。このとき、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい条件が満たされていると、ｎ型抵抗素子ＲＤを構成するｎ型半導体領域ＲＮの温度上昇に伴う抵抗値の増加によって、パワートランジスタ１００における「ターンオフ時間」の温度上昇に伴う減少が抑制される。
【0128】
＜＜変形例２＞＞
ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい条件において、「ターンオフ時間」に関する基本思想は、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、温度上昇に伴って抵抗値が増加する特性を有する抵抗成分を使用するという思想である。この点に関し、例えば、上述した変形例１のように、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、ｎ型抵抗素子ＲＤを用いることができる。
ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい条件において、「ターンオフ時間」に関する基本思想は、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、温度上昇に伴って抵抗値が増加する特性を有する抵抗成分を使用するという思想である。この点に関し、例えば、上述した変形例１のように、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、ｎ型抵抗素子ＲＤを用いることができる。
【0129】
ただし、ｎＦＥＴ１０Ｂにおいては、ソース領域ＳＲＮおよびドレイン領域ＤＲＮがｎ型半導体領域から構成されている。したがって、ソース領域ＳＲＮおよびドレイン領域ＤＲＮのサイズを調整して抵抗成分を持たせることによっても、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、温度上昇に伴って抵抗値が増加する特性を有する抵抗成分（ｎ型半導体領域）を使用するという基本思想を実現することができる。
【0130】
具体的に、図１１は、変形例２におけるデバイス構造を示す図である。
【0131】
図１１に示すように、本変形例２におけるｎＦＥＴ１０Ｂでは、ソース領域ＳＲＮのサイズを大きくするとともに、ドレイン領域ＤＲＮのサイズを大きくしている。言い換えれば、ソース領域ＳＲＮのｘ方向の幅およびドレイン領域ＤＲＮのｘ方向の幅を長くしている。これにより、ｎ型半導体領域であるソース領域ＳＲＮおよびドレイン領域ＤＲＮの寄生抵抗成分を調整することができる。このことから、本変形例２によれば、ソース領域ＳＲＮおよびドレイン領域ＤＲＮにｎ型半導体領域からなる抵抗成分を持たせることが可能となり、これによって、温度上昇に伴って抵抗値が増加する特性を有する抵抗成分を設けることができる。この結果、パワートランジスタ１００における「ターンオフ時間」の温度上昇に伴う減少を抑制することができる。
【0132】
＜具現化態様２＞
「ターンオフ時間」に着目すると、上述した具現化態様１では、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合を想定している。
「ターンオフ時間」に着目すると、上述した具現化態様１では、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合を想定している。
【0133】
この場合、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、温度上昇に伴って抵抗値が増加する特性を有する抵抗成分を使用することによって、パワートランジスタ１００における「ターンオフ時間」の温度上昇に伴う減少を抑制することができる。これに対し、具現化態様１の構成では、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方よりも影響が大きい場合においては、「ターンオフ時間」の温度上昇に伴う増加を抑制することが困難となる。
【0134】
そこで、具現化態様２では、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方よりも影響が大きい場合を想定して、「ターンオフ時間」の温度上昇に伴う増加を抑制するための工夫点について説明する。
【0135】
この点に関し、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性の方よりも影響が大きい場合には、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、温度上昇に伴って抵抗値が減少する特性を有する抵抗成分を使用することによって、パワートランジスタ１００における「ターンオフ時間」の温度上昇に伴う増加を抑制することができる（基本思想）。
【0136】
以下では、この基本思想を具現化した例を説明する。
【0137】
図１２は、具現化態様２におけるデバイス構造を示す図である。図１２において、ｐ型炭化珪素基板ＳＵＢには、ｎＦＥＴ１０Ｂとともに、ｐ型抵抗素子ＲＤ２が設けられている。このとき、ｐ型抵抗素子ＲＤ２は、ｐ型炭化珪素基板ＳＵＢ内に形成されたｎ型ウェルＮＷＬに内包されるｐ型半導体領域ＲＰと、このｐ型半導体領域ＲＰと電気的に接続された一対の電極ＥＡ２および電極ＥＢ２を有している。そして、ｎＦＥＴ１０Ｂのドレイン電極ＤＥ１とｐ型抵抗素子ＲＤ２の電極ＥＡ２とが配線で電気的に接続される。
【0138】
このようにして、具現化態様２では、例えば、ｎＦＥＴ１０Ｂと電気的に接続される抵抗成分として、ｐ型抵抗素子ＲＤ２を構成するｐ型半導体領域ＲＰの抵抗を使用している。この点に関し、炭化珪素半導体において、ｐ型半導体領域ＲＰは、温度上昇に伴って抵抗値が減少する特性を有している。
【0139】
炭化珪素半導体において、ｐ型ドーパントにはアルミニウム（Ａｌ）が利用されるが、Ａｌは室温付近の低温側ではイオン化率が低いのに対して、温度が上昇するにつれてイオン化率が上昇して正孔キャリアが増加して抵抗値が減少する。なお、炭化珪素半導体のｎ型ドーパントである窒素（Ｎ）やリン（Ｐ）は、室温でも十分イオン化して電子を放出するのでＡｌドーパントのような振る舞いはしない。
【0140】
このことから、具現化態様２によれば、ｐ型抵抗素子ＲＤ２を構成するｐ型半導体領域ＲＰの温度上昇に伴う抵抗値の減少によって、パワートランジスタ１００における「ターンオン時間」の温度上昇に伴う増加を抑制することができる。
【0141】
なお、具現化態様２では、ｎＦＥＴ１０Ｂのドレイン電極ＤＥ１と電気的に接続されるようにｐ型抵抗素子ＲＤ２を設ける例について説明した。ただし、具現化態様２における構成は、これに限らず、ｎＦＥＴ１０Ｂのソース電極ＳＥ１と電気的に接続されるようにｐ型抵抗素子ＲＤ２を設けてもよい。さらには、ドレイン電極ＤＥ１と電気的に接続されるｐ型抵抗素子ＲＤ２と、ソース電極ＳＥ１と電気的に接続されるｐ型抵抗素子ＲＤ２を設けるように構成してもよい。
【0142】
＜具現化態様３＞
具現化態様３では、１つの半導体チップにパワートランジスタ１００とスイッチング制御部２００（ＣＭＯＳトランジスタ）とが形成された半導体装置に実施の形態における基本思想を適用する例について説明する。
具現化態様３では、１つの半導体チップにパワートランジスタ１００とスイッチング制御部２００（ＣＭＯＳトランジスタ）とが形成された半導体装置に実施の形態における基本思想を適用する例について説明する。
【0143】
図１３は、具現化態様３における半導体チップＣＨＰのレイアウトを示す図である。
【0144】
図１３において、半導体チップＣＨＰは、入力信号端子ＴＶｉｎ、ＣＭＯＳ基準電位端子ＴＶＳＳ、ＣＭＯＳ電源電位端子ＴＶＤＤ、パワーソース端子ＴＶｓ、ＣＭＯＳ領域ＡＲ１（スイッチング制御部領域）およびパワートランジスタ領域ＢＲ１を含む。
【0145】
図１３のｘ方向において、半導体チップＣＨＰの中央部にＣＭＯＳ領域ＡＲ１が配置されており、ＣＭＯＳ領域ＡＲ１の一方の側（左側）に入力信号端子ＴＶｉｎ、ＣＭＯＳ基準電位端子ＴＶＳＳおよびＣＭＯＳ電源電位端子ＴＶＤＤが配置されている。一方、ＣＭＯＳ領域ＡＲ１の他方の側（右側）にパワートランジスタ領域ＢＲ１が配置されている。なお、パワーソース端子ＴＶｓはパワートランジスタ領域ＢＲ１内であって、パワートランジスタの上方に配置されている。
【0146】
図１４は、図１３のＡ－Ａ線、Ｂ－Ｂ線およびＣ－Ｃ線のそれぞれで切断した断面図をまとめて示す図であり、それぞれの領域における単位トランジスタのデバイス構造が示されている。特に、図１４において、領域ＮＡＲは、スイッチング制御部（ＣＭＯＳトランジスタ）を構成するｎＦＥＴ１０Ｂが形成されている領域であり、Ａ－Ａ断面図に対応する。一方、領域ＰＡＲは、スイッチング制御部（ＣＭＯＳトランジスタ）を構成するｐＦＥＴ１０Ａが形成されている領域であり、Ｂ－Ｂ断面図に対応する。また、領域ＢＲ１は、パワートランジスタ１００が形成されている領域であり、Ｃ－Ｃ断面図に対応する。
【0147】
＜＜パワートランジスタ１００のデバイス構造＞＞
図１４に示すように、半導体チップＣＨＰは、パワートランジスタ領域ＢＲ１とＣＭＯＳ領域ＡＲ１を備える。そして、パワートランジスタ領域ＢＲ１には、パワートランジスタ１００が形成されている一方、ＣＭＯＳ領域ＡＲ１のうちの領域ＮＡＲにはｎＦＥＴ１０Ｂが形成されている。また、ＣＭＯＳ領域ＡＲ１のうちの領域ＰＡＲにはｐＦＥＴ１０Ａが形成されている。
図１４に示すように、半導体チップＣＨＰは、パワートランジスタ領域ＢＲ１とＣＭＯＳ領域ＡＲ１を備える。そして、パワートランジスタ領域ＢＲ１には、パワートランジスタ１００が形成されている一方、ＣＭＯＳ領域ＡＲ１のうちの領域ＮＡＲにはｎＦＥＴ１０Ｂが形成されている。また、ＣＭＯＳ領域ＡＲ１のうちの領域ＰＡＲにはｐＦＥＴ１０Ａが形成されている。
【0148】
パワートランジスタ１００は、ゲート、ソースおよびドレインを有するトレンチゲート型パワーＭＯＳＦＥＴから構成されている。これに対し、ｎＦＥＴ１０Ｂは、ゲート、ソースおよびドレインを有する表面チャネル型ＭＯＳＦＥＴから構成され、ｐＦＥＴ１０Ａは、ゲート、ソースおよびドレインを有する埋め込みチャネル型ＭＯＳＦＥＴから構成されている。
【0149】
パワートランジスタ１００、ｎＦＥＴ１０ＢおよびｐＦＥＴ１０Ａは、積層半導体基板ＳＢに形成されている。
【0150】
積層半導体基板ＳＢは、半導体基板ＳＵＢ１上に形成されたドリフト層（ｎ型半導体層）ＤＬと、ドリフト層ＤＬ上に形成された埋め込みベース層（ｐ型半導体層）ＢＢＬと、埋め込みベース層ＢＢＬ上に形成されたベース層（ｐ型半導体層）ＢＬを有している。
【0151】
半導体基板ＳＵＢ１は、ｎ型炭化珪素基板であり、例えば、そのポリタイプは４Ｈである。つまり、半導体基板ＳＵＢ１は、ｎ型４Ｈ‐ＳｉＣ基板から構成されている。
【0152】
ドリフト層ＤＬは、ｎ型半導体層であり、エピタキシャル成長法を用いて半導体基板ＳＵＢ１上に形成されたエピタキシャル層から構成される。
【0153】
埋め込みベース層ＢＢＬは、ドリフト層ＤＬ上にエピタキシャル成長法およびイオン注入法を用いて形成されたｐ型半導体層である。埋め込みベース層ＢＢＬの膜厚は、１μｍ程度である。埋め込みベース層ＢＢＬは、埋め込みベース層ＢＢＬ１と埋め込みベース層ＢＢＬ２との積層構造で構成されており、埋め込みベース層ＢＢＬ１および埋め込みベース層ＢＢＬ２の膜厚は、それぞれ０．５μｍ程度である。
【0154】
ベース層ＢＬは、ｐ型半導体層であり、例えば、エピタキシャル成長法を用いて埋め込みベース層ＢＢＬ上に形成されたエピタキシャル層である。ベース層ＢＬの膜厚は、埋め込みベース層ＢＢＬの膜厚よりも厚い。そして、ベース層ＢＬのｐ型不純物濃度は、埋め込みベース層ＢＢＬのｐ型不純物濃度よりも低い。ベース層ＢＬには、パワートランジスタ領域ＢＲ１においては、パワートランジスタ１００のチャネル形成領域が形成される一方、ＣＭＯＳ領域ＡＲ１においては、ｎＦＥＴ１０ＢおよびｐＦＥＴ１０Ａが形成される。
【0155】
ベース層ＢＬをエピタキシャル成長法で形成したエピタキシャル層とすることにより、ＭｅＶ級のイオン注入エネルギーを出力可能な特別なイオン注入装置を使用することなく、比較的厚い膜厚を有するベース層ＢＬを形成することができる。これにより、ＣＭＯＳ領域ＡＲ１における耐圧設計等の自由度を向上させることができる。
【0156】
半導体基板ＳＵＢ１とドリフト層ＤＬとベース層ＢＬは、パワートランジスタ領域ＢＲ１とＣＭＯＳ領域ＡＲ１の全域にわたって設けられている。埋め込みベース層ＢＢＬは、ＣＭＯＳ領域ＡＲ１では全域に設けられている一方、パワートランジスタ領域ＢＲ１では選択的に設けられている。トレンチ溝ＴＧの底部にはトレンチ保護領域（ｐ型半導体領域）ＴＰＲが設けられ、トレンチ溝ＴＧおよびトレンチ保護領域ＴＰＲの周囲にはＪＦＥＴ層（ｎ型半導体層）ＤＬＳ１およびＪＦＥＴ層（ｎ型半導体層）ＤＬＳ２が設けられている。
【0157】
パワートランジスタ領域ＢＲ１において、埋め込みベース層ＢＢＬは、トレンチ保護領域ＴＰＲ、ＪＦＥＴ層ＤＬＳ１およびＪＦＥＴ層ＤＬＳ２が設けられた領域以外の領域に配置されている。また、半導体基板ＳＵＢ１の裏面には、パワートランジスタ領域ＢＲ１とＣＭＯＳ領域ＡＲ１の全域にわたってドレイン電極ＥＤが形成されている。
【0158】
パワートランジスタ領域ＢＲ１には、積層半導体基板ＳＢの表面からソース領域ＲＳＵおよびベース層ＢＬを貫通するトレンチ溝ＴＧが形成されており、トレンチ溝ＴＧ内にはゲート絶縁膜ＧＩＵおよびゲート電極ＥＧＵが形成されている。
【0159】
ゲート絶縁膜ＧＩＵは、例えば、ＣＶＤ法を用いて形成された酸化シリコン膜である。ゲート電極ＥＧＵは、ｎ型不純物を含有するポリシリコン膜から形成されている。
【0160】
ベース層ＢＬにはソース領域（ｎ型半導体領域）ＲＳＵとｐ型領域（ｐ型半導体領域）ＲＰＵが形成されている。ソース領域ＲＳＵは、トレンチ溝ＴＧを挟むように、トレンチ溝ＴＧの両側に配置されている。ｐ型領域（ｐ型半導体領域）ＲＰＵは、ソース領域ＲＳＵに対してトレンチ溝ＴＧまたはゲート電極ＥＧＵの反対側に配置されている。言い換えると、ｐ型領域ＲＰＵは、隣接する単位トランジスタのソース領域ＲＳＵ間に配置されているとも言える。そして、ソース領域ＲＳＵおよびｐ型領域ＲＰＵは、ソース電極ＥＳＵと電気的に接続されている。
【0161】
トレンチ溝ＴＧの底部に設けられたトレンチ保護領域（ｐ型半導体領域）ＴＰＲのｐ型不純物濃度は、埋め込みベース層ＢＢＬのｐ型不純物濃度と等しく、ベース層ＢＬのｐ型不純物濃度よりも高い。トレンチ保護領域（ｐ型半導体領域）ＴＰＲは、電界緩和層である。このトレンチ保護領域ＴＰＲは、トレンチ溝ＴＧの底部のゲート絶縁膜ＧＩＵに電界が集中するのを緩和するために、トレンチ溝ＴＧの底部において、トレンチ溝ＴＧがトレンチ保護領域ＴＰＲに食い込んだ構造から構成されている。つまり、トレンチ溝ＴＧの深さは、ベース層ＢＬと埋め込みベース層ＢＢＬ２との合計膜厚よりも大きく、ベース層ＢＬと埋め込みベース層ＢＢＬの合計膜厚よりも小さい。
【0162】
ドリフト層ＤＬとベース層ＢＬ間の領域において、トレンチ保護領域ＴＰＲはＪＦＥＴ層（ｎ型半導体層）ＤＬＳ１に挟まれており、トレンチ溝ＴＧはＪＦＥＴ層（ｎ型半導体層）ＤＬＳ２に挟まれている。トレンチ溝ＴＧの底部において、ゲート絶縁膜ＧＩＵがトレンチ保護領域ＴＰＲで覆われていることから、ゲート絶縁膜ＧＩＵの絶縁破壊を防止することができる。また、ＪＦＥＴ層ＤＬＳ１およびＪＦＥＴ層ＤＬＳ２のｎ型不純物濃度を最適化することにより、ＪＦＥＴ抵抗を増加させることなく、ゲート絶縁膜ＧＩＵの絶縁破壊を防止することができる。
【0163】
さらに、ドリフト層ＤＬとベース層ＢＬとの間に、ベース層ＢＬのｐ型不純物濃度よりも高いｐ型不純物濃度をもつ埋め込みベース層ＢＢＬを設けたことにより、パワートランジスタ１００のドレイン・ソース間耐圧を向上させることができる。
【0164】
また、パワートランジスタ１００のチャネルが形成されるベース層ＢＬを低不純物濃度のエピタキシャル層で形成したことにより、高いチャネル移動度を確保でき、これによって、パワートランジスタ１００のオン抵抗を低減することができる。すなわち、ｐ型不純物濃度の異なる埋め込みベース層ＢＢＬとベース層ＢＬとを設けたことにより、互いに影響されることなく、ドレイン・ソース間の耐圧向上とオン抵抗の低減を実現できる。
【0165】
以上のようにして、パワートランジスタ１００が構成されている。
【0166】
＜＜ＣＭＯＳトランジスタのデバイス構造＞＞
ｎＦＥＴ１０Ｂは、ベース層ＢＬ内に形成されたソース領域（ｎ型半導体領域）ＲＳＮおよびドレイン領域（ｎ型半導体領域）ＲＤＮと、ソース領域ＲＳＮとドレイン領域ＲＤＮとの間に設けられたチャネル領域ＲＣＮと、チャネル領域ＲＣＮ上にゲート絶縁膜ＧＩＮを介して形成されたゲート電極ＥＧＮと、を有する。
ｎＦＥＴ１０Ｂは、ベース層ＢＬ内に形成されたソース領域（ｎ型半導体領域）ＲＳＮおよびドレイン領域（ｎ型半導体領域）ＲＤＮと、ソース領域ＲＳＮとドレイン領域ＲＤＮとの間に設けられたチャネル領域ＲＣＮと、チャネル領域ＲＣＮ上にゲート絶縁膜ＧＩＮを介して形成されたゲート電極ＥＧＮと、を有する。
【0167】
ｎＦＥＴ１０Ｂは、表面チャネル型ＭＯＳＦＥＴであり、ゲート電極ＥＧＮに所望のゲート電圧を印加すると、ベース層ＢＬとゲート絶縁膜ＧＩＮとの界面直下のチャネル領域ＲＣＮにチャネルが形成される。ｎＦＥＴ１０Ｂのソース領域ＲＳＮとドレイン領域ＲＤＮとの間に設けられたチャネル領域ＲＣＮは、ｐ型のベース層ＢＬの一部分であり、チャネル領域ＲＣＮには、しきい値電圧調整用の不純物のイオン注入はされていないので、チャネル領域ＲＣＮのｐ型不純物濃度は、ベース層ＢＬのｐ型不純物濃度と等しい。
【0168】
ｐＦＥＴ１０Ａは、ベース層ＢＬ内に形成されたｎ型ウェル領域（ｎ型半導体領域）ＮＷ内に形成されている。ｐＦＥＴ１０Ａは、ｎ型ウェル領域ＮＷ内に形成されたソース領域（ｐ型半導体領域）ＲＳＰおよびドレイン領域（ｐ型半導体領域）ＲＤＰと、積層半導体基板ＳＢの表面上にゲート絶縁膜ＧＩＰを介して形成されたゲート電極ＥＧＰと、を有する。
【0169】
ｐＦＥＴ１０Ａは、埋め込みチャネル型ＭＯＳＦＥＴであり、積層半導体基板ＳＢの表面から厚さ０．２μｍ程度の埋め込みチャネル領域ＥＢＣを有する。埋め込みチャネル領域ＥＢＣは、ｐ型半導体領域であり、ｎ型ウェルＮＷ内であるが、ｎ型不純物が実質的にイオン注入されていない領域である。ゲート電極ＥＧＰに所望の電圧を印加すると、埋め込みチャネル領域ＥＢＣとゲート絶縁膜ＧＩＰとの界面直下ではなく、界面より深い位置にチャネルが形成される。
【0170】
ｎ型ウェル領域ＮＷは、ｎ型ウェル層（ｎ型半導体層）ＮＷ１、ｎ型ウェル層（ｎ型半導体層）ＮＷ２およびｎ型ウェル層（ｎ型半導体層）ＮＷ３で構成されている。
【0171】
ｎ型ウェル層ＮＷ１は、積層半導体基板ＳＢの表面から比較的深い位置に設けられており、ｎ型ウェル層ＮＷ１の上にｎ型ウェル層２ＮＷ２が設けられている。ｎ型ウェル層ＮＷ１およびｎ型ウェル層ＮＷ２は、例えば、窒素イオンをベース層ＢＬにイオン注入して形成される。埋め込みチャネル領域ＥＢＣのｐ型不純物濃度は、ベース層ＢＬのｐ型不純物濃度と等しい。なお、ベース層ＢＬのｐ型不純物濃度とは、例えば、パワートランジスタ１００のチャネル形成領域におけるｐ型不純物濃度を意味する。
【0172】
以上のようにして、ＣＭＯＳトランジスタが構成されている。
【0173】
＜＜基本思想の適用＞＞
上述した構成を有する具現化態様３における半導体装置においても、基本思想を適用することができる。例えば、ＣＭＯＳトランジスタと電気的に接続された抵抗成分として、金属配線を使用することができる。具体的には、金属配線を意図的に延在させることにより、金属配線の配線抵抗をＣＭＯＳトランジスタと電気的に接続される抵抗成分として利用することにより、スイッチング制御部を構成するＣＭＯＳトランジスタのドレイン電流の温度依存性をスイッチング制御部に含まれる抵抗成分の温度依存性で補償するすることができる結果、スイッチング時間の温度依存性を小さくすることができる。
上述した構成を有する具現化態様３における半導体装置においても、基本思想を適用することができる。例えば、ＣＭＯＳトランジスタと電気的に接続された抵抗成分として、金属配線を使用することができる。具体的には、金属配線を意図的に延在させることにより、金属配線の配線抵抗をＣＭＯＳトランジスタと電気的に接続される抵抗成分として利用することにより、スイッチング制御部を構成するＣＭＯＳトランジスタのドレイン電流の温度依存性をスイッチング制御部に含まれる抵抗成分の温度依存性で補償するすることができる結果、スイッチング時間の温度依存性を小さくすることができる。
【0174】
さらに、具現化態様３においても、上述した変形例１や変形例２のように、金属配線の配線抵抗ではなく、炭化珪素半導体のｎ型半導体領域やｐ型半導体領域の抵抗を利用することもできる。例えば、具現化態様３において基本思想を具現化する構成として、ＣＭＯＳトランジスタと接続されるｎ型抵抗素子やｐ型抵抗素子を設けることもできる。
【0175】
＜基本思想の拡張＞
上述した具現化態様では、ＣＭＯＳトランジスタを構成するｐＦＥＴ１０ＡとｎＦＥＴ１０Ｂにおいて、ドレイン電流の温度依存性を温度上昇とともにドレイン電流が増加する特性であることを前提として基本思想および基本思想を具現化した具現化態様を説明している。
上述した具現化態様では、ＣＭＯＳトランジスタを構成するｐＦＥＴ１０ＡとｎＦＥＴ１０Ｂにおいて、ドレイン電流の温度依存性を温度上昇とともにドレイン電流が増加する特性であることを前提として基本思想および基本思想を具現化した具現化態様を説明している。
【0176】
ただし、ＣＭＯＳトランジスタの製造条件によっては、ドレイン電流の温度依存性が温度上昇とともに増加する特性ではなく、温度上昇とともに減少する特性である場合も想定される。この場合であっても、基本思想を拡張して適用することができる。
【0177】
例えば、スイッチング時間のうち、「ターンオン時間」に着目する。
【0178】
パワートランジスタ１００の「ターンオン時間」において、パワートランジスタ１００のゲート電流は、上述した（数式２）で表される。ここで、（数式２）に示されるゲート電流Ｉｇは、ｐＦＥＴ１０Ａのドレイン電流に相当し、ｐＦＥＴ１０Ａを流れるドレイン電流は、温度上昇に伴って減少する。一方、（数式２）には、ゲート電圧（ミラープラトー電圧）Ｖｇが含まれており、このゲート電圧Ｖｇは、温度上昇に伴って減少する。
【0179】
このように、（数式２）に示されるゲート電流Ｉｇの温度依存性は、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性と、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の両方を考慮する必要がある。
【0180】
この点に関し、ｐＦＥＴ１０Ａを流れるドレイン電流は、温度上昇に伴って減少する一方、パワートランジスタ１００のゲート電圧Ｖｇも、温度上昇に伴って減少する。したがって、ドレイン電流の温度依存性は、温度上昇に伴ってゲート電流Ｉｇを減少させる方向に働く。一方、（数式３）に基づくと、ゲート電圧Ｖｇの温度依存性は、温度上昇に伴ってゲート電流Ｉｇを増加させる方向に働く。すなわち、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性と、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性とは、逆特性となる。
【0181】
したがって、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合、温度上昇に伴ってゲート電流Ｉｇは減少する方向に変化する。
【0182】
これに対し、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性よりも影響が大きい場合、温度上昇に伴ってゲート電流Ｉｇは増加する方向に変化する。
【0183】
このことから、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合、スイッチング制御部２００の抵抗成分Ｒｐｗ（Ｔ）（抵抗成分２０）の温度依存性が、温度上昇に伴って抵抗値が減少する温度依存性であると、温度上昇に伴うゲート電流Ｉｇの変化を小さくすることができる。
【0184】
一方、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性よりも影響が大きい場合、スイッチング制御部２００の抵抗成分Ｒｐｗ（Ｔ）（抵抗成分２０）の温度依存性が、温度上昇に伴って抵抗値が増加する温度依存性であると、温度上昇に伴うゲート電流Ｉｇの変化を小さくすることができる。
【0185】
以上のことから、「ターンオン時間」に対する基本思想（拡張）として、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合と、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性よりも影響が大きい場合とに分ける必要がある。
【0186】
そして、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性の方が、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性よりも影響が大きい場合において、「ターンオン時間」に対する基本思想（拡張）は、スイッチング制御部２００の抵抗成分Ｒｐｗ（Ｔ）（抵抗成分２０）の温度依存性が、温度上昇に伴って抵抗値が減少する温度依存性であると、温度上昇に伴うゲート電流Ｉｇの変化を小さくすることができるという思想である。この場合、（数式１）に基づくと、温度変化に伴う「ターンオン時間」の変化を小さくすることができる。
【0187】
一方、パワートランジスタ１００のゲート電圧Ｖｇの温度依存性の方が、ｐＦＥＴ１０Ａを流れるドレイン電流の温度依存性よりも影響が大きい場合において、「ターンオン時間」に対する基本思想（拡張）は、スイッチング制御部２００の抵抗成分Ｒｐｗ（Ｔ）（抵抗成分２０）の温度依存性が、温度上昇に伴って抵抗値が増加する温度依存性であると、温度上昇に伴うゲート電流Ｉｇの変化を小さくすることができるという思想である。この場合、（数式１）に基づくと、温度変化に伴う「ターンオン時間」の変化を小さくすることができる。
【0188】
続いて、スイッチング時間のうち、「ターンオフ時間」に着目する。
【0189】
（数式３）に示されるパワートランジスタ１００のゲート電流Ｉｇは、ｎＦＥＴ１０Ｂのドレイン電流に相当し、このドレイン電流は、温度上昇に伴って減少する。また、（数式３）には、ゲート電圧（ミラープラトー電圧）Ｖｇが含まれており、このゲート電圧Ｖｇは、温度上昇に伴って減少する。
【0190】
このように、（数式３）に示されるゲート電流Ｉｇの温度依存性は、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性と、パワートランジスタ１００におけるゲート電圧Ｖｇの温度依存性の両方を考慮する必要がある。
【0191】
この点に関し、ｎＦＥＴ１０Ｂを流れるドレイン電流は、温度上昇に伴って減少する一方、パワートランジスタ１００のゲート電圧Ｖｇも、温度上昇に伴って減少する。したがって、（数式３）に基づくと、ｎＦＥＴ１０Ｂを流れるドレイン電流の温度依存性とパワートランジスタ１００のゲート電圧Ｖｇの温度依存性とは、どちらとも、温度上昇に伴ってパワートランジスタ１００のゲート電流Ｉｇを減少させる方向に寄与する。このことから、ドレイン電流の温度依存性だけでなく、ゲート電圧Ｖｇの温度依存性を考慮したとしても、スイッチング制御部２００の抵抗成分Ｒｎｗ（Ｔ）（抵抗成分３０）の温度依存性が、温度上昇に伴って抵抗値が減少する温度依存性であると、温度上昇に伴うゲート電流Ｉｇの変化を小さくできる。
【0192】
以上のことから、「ターンオフ時間」に対する基本思想は、スイッチング制御部２００の抵抗成分Ｒｎｗ（Ｔ）（抵抗成分３０）の温度依存性が、温度上昇に伴って抵抗値が減少する温度依存性であると、温度上昇に伴うパワートランジスタ１００のゲート電流Ｉｇの変化を小さくすることができるという思想である。この場合、（数式１）に基づくと、温度変化に伴う「ターンオフ時間」の変化を小さくすることができる。
【0193】
以上のことから、スイッチング制御部２００を構成するＣＭＯＳトランジスタのドレイン電流の温度依存性が温度上昇とともに増加する特性ではなく、温度上昇とともに減少する特性である場合であっても、基本思想を拡張して適用することができる。
【0194】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0195】
実施の形態は、以下の形態を含む。
【0196】
（付記１）
シリコンよりもバンドギャップの大きな半導体材料を用いたパワートランジスタと、
前記パワートランジスタのスイッチングを制御するスイッチング制御部と、
を備える、半導体装置であって、
前記スイッチング制御部は、
シリコンよりもバンドギャップの大きな半導体材料を用いたＣＭＯＳトランジスタと、
前記ＣＭＯＳトランジスタと電気的に接続された抵抗成分と、
を含み、
温度変化に伴う前記パワートランジスタのスイッチング時間の変化が前記抵抗成分の温度変化に伴う抵抗値の変化で抑制される、半導体装置。
シリコンよりもバンドギャップの大きな半導体材料を用いたパワートランジスタと、
前記パワートランジスタのスイッチングを制御するスイッチング制御部と、
を備える、半導体装置であって、
前記スイッチング制御部は、
シリコンよりもバンドギャップの大きな半導体材料を用いたＣＭＯＳトランジスタと、
前記ＣＭＯＳトランジスタと電気的に接続された抵抗成分と、
を含み、
温度変化に伴う前記パワートランジスタのスイッチング時間の変化が前記抵抗成分の温度変化に伴う抵抗値の変化で抑制される、半導体装置。
【0197】
（付記２）：基本思想の拡張に対応
付記１に記載の半導体装置において、
前記スイッチング時間とは、前記パワートランジスタのターンオン時間であり、
温度上昇に伴う前記パワートランジスタの前記ターンオン時間の増加が、温度上昇に対して抵抗値が減少する前記抵抗成分の変化で抑制される、半導体装置。
付記１に記載の半導体装置において、
前記スイッチング時間とは、前記パワートランジスタのターンオン時間であり、
温度上昇に伴う前記パワートランジスタの前記ターンオン時間の増加が、温度上昇に対して抵抗値が減少する前記抵抗成分の変化で抑制される、半導体装置。
【0198】
（付記３）：基本思想の拡張に対応
付記１に記載の半導体装置において、
前記スイッチング時間とは、前記パワートランジスタのターンオン時間であり、
温度上昇に伴う前記パワートランジスタの前記ターンオン時間の減少が、温度上昇に対して抵抗値が増加する前記抵抗成分の変化で抑制される、半導体装置。
付記１に記載の半導体装置において、
前記スイッチング時間とは、前記パワートランジスタのターンオン時間であり、
温度上昇に伴う前記パワートランジスタの前記ターンオン時間の減少が、温度上昇に対して抵抗値が増加する前記抵抗成分の変化で抑制される、半導体装置。
【0199】
（付記４）：基本思想の拡張に対応
付記１に記載の半導体装置において、
前記スイッチング時間とは、前記パワートランジスタのターンオフ時間であり、
温度上昇に伴う前記パワートランジスタの前記ターンオフ時間の増加が、温度上昇に対して抵抗値が減少する前記抵抗成分の変化で抑制される、半導体装置。
付記１に記載の半導体装置において、
前記スイッチング時間とは、前記パワートランジスタのターンオフ時間であり、
温度上昇に伴う前記パワートランジスタの前記ターンオフ時間の増加が、温度上昇に対して抵抗値が減少する前記抵抗成分の変化で抑制される、半導体装置。
【符号の説明】
【0200】
１ 炭化珪素パワー半導体装置
１０Ａ ｐＦＥＴ
１０Ｂ ｎＦＥＴ
２０ 抵抗成分
３０ 抵抗成分
１００ パワートランジスタ
１１０ ショットキーバリアダイオード
１２０ 負荷
１３０ 外部電源
２００ スイッチング制御部
ＡＲ１ ＣＭＯＳ領域
ＢＢＬ 埋め込みベース層
ＢＢＬ１ 埋め込みベース層
ＢＢＬ２ 埋め込みベース層
ＢＣＰ ｐ型ボディコンタクト領域
ＢＣＮ ｎ型ボディコンタクト領域
ＢＬ ベース層
ＢＲ１ パワートランジスタ領域
ＣＨＰ 半導体チップ
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＤＥ１ ドレイン電極
ＤＥ２ ドレイン電極
ＤＬ ドリフト層
ＤＬＳ１ ＪＦＥＴ層
ＤＬＳ２ ＪＦＥＴ層
ＤＲＮ ドレイン領域
ＤＲＰ ドレイン領域
ＥＡ 電極
ＥＡ２ 電極
ＥＢ 電極
ＥＢ２ 電極
ＥＢＣ 埋め込みチャネル領域
ＥＤ ドレイン電極
ＥＧＵ ゲート電極
ＥＧＮ ゲート電極
ＥＧＰ ゲート電極
ＧＮ ゲート電極
ＧＩＮ ゲート絶縁膜
ＧＩＰ ゲート絶縁膜
ＧＩＵ ゲート絶縁膜
ＧＯＸ１ ゲート絶縁膜
ＧＯＸ２ ゲート絶縁膜
ＧＰ ゲート電極
ＩＬ 絶縁層
ＮＷ ｎ型ウェル領域
ＮＷ１ ｎ型ウェル層
ＮＷ２ ｎ型ウェル層
ＮＷ３ ｎ型ウェル層
ＮＷＬ ｎ型ウェル
ＰＬ ｐ型埋め込み領域
ＲＡ 領域
ＲＣＮ チャネル領域
ＲＤ ｎ型抵抗素子
ＲＤ２ ｐ型抵抗素子
ＲＤＮ ドレイン領域
ＲＤＰ ドレイン領域
ＲＮ ｎ型半導体領域
ＲＰ ｐ型半導体領域
ＲＰＵ ｐ型領域
ＲＳＮ ソース領域
ＲＳＰ ソース領域
ＲＳＵ ソース領域
ＳＢ 積層半導体基板
ＳＥ１ ソース電極
ＳＥ２ ソース電極
ＳＲＮ ソース領域
ＳＲＰ ソース領域
ＳＵＢ ｐ型炭化珪素基板
ＳＵＢ１ 半導体基板
ＴＥ１ 端子
ＴＥ２ 端子
ＴＥ３ 端子
ＴＥ４ 端子
ＴＥ５ 端子
ＴＥ６ 端子
ＴＧ トレンチ溝
ＴＰＲ トレンチ保護領域
ＷＢ 配線基板
ＷＬ１ 金属配線
ＷＬ２ 金属配線
ＷＬ３ 金属配線
ＷＬ４ 金属配線
ＷＬ５ 金属配線
１０Ａ ｐＦＥＴ
１０Ｂ ｎＦＥＴ
２０ 抵抗成分
３０ 抵抗成分
１００ パワートランジスタ
１１０ ショットキーバリアダイオード
１２０ 負荷
１３０ 外部電源
２００ スイッチング制御部
ＡＲ１ ＣＭＯＳ領域
ＢＢＬ 埋め込みベース層
ＢＢＬ１ 埋め込みベース層
ＢＢＬ２ 埋め込みベース層
ＢＣＰ ｐ型ボディコンタクト領域
ＢＣＮ ｎ型ボディコンタクト領域
ＢＬ ベース層
ＢＲ１ パワートランジスタ領域
ＣＨＰ 半導体チップ
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＤＥ１ ドレイン電極
ＤＥ２ ドレイン電極
ＤＬ ドリフト層
ＤＬＳ１ ＪＦＥＴ層
ＤＬＳ２ ＪＦＥＴ層
ＤＲＮ ドレイン領域
ＤＲＰ ドレイン領域
ＥＡ 電極
ＥＡ２ 電極
ＥＢ 電極
ＥＢ２ 電極
ＥＢＣ 埋め込みチャネル領域
ＥＤ ドレイン電極
ＥＧＵ ゲート電極
ＥＧＮ ゲート電極
ＥＧＰ ゲート電極
ＧＮ ゲート電極
ＧＩＮ ゲート絶縁膜
ＧＩＰ ゲート絶縁膜
ＧＩＵ ゲート絶縁膜
ＧＯＸ１ ゲート絶縁膜
ＧＯＸ２ ゲート絶縁膜
ＧＰ ゲート電極
ＩＬ 絶縁層
ＮＷ ｎ型ウェル領域
ＮＷ１ ｎ型ウェル層
ＮＷ２ ｎ型ウェル層
ＮＷ３ ｎ型ウェル層
ＮＷＬ ｎ型ウェル
ＰＬ ｐ型埋め込み領域
ＲＡ 領域
ＲＣＮ チャネル領域
ＲＤ ｎ型抵抗素子
ＲＤ２ ｐ型抵抗素子
ＲＤＮ ドレイン領域
ＲＤＰ ドレイン領域
ＲＮ ｎ型半導体領域
ＲＰ ｐ型半導体領域
ＲＰＵ ｐ型領域
ＲＳＮ ソース領域
ＲＳＰ ソース領域
ＲＳＵ ソース領域
ＳＢ 積層半導体基板
ＳＥ１ ソース電極
ＳＥ２ ソース電極
ＳＲＮ ソース領域
ＳＲＰ ソース領域
ＳＵＢ ｐ型炭化珪素基板
ＳＵＢ１ 半導体基板
ＴＥ１ 端子
ＴＥ２ 端子
ＴＥ３ 端子
ＴＥ４ 端子
ＴＥ５ 端子
ＴＥ６ 端子
ＴＧ トレンチ溝
ＴＰＲ トレンチ保護領域
ＷＢ 配線基板
ＷＬ１ 金属配線
ＷＬ２ 金属配線
ＷＬ３ 金属配線
ＷＬ４ 金属配線
ＷＬ５ 金属配線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】