(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023016734
(43)【公開日】2023-02-02
(54)【発明の名称】半導体メモリ構造、および、その形成方法
(51)【国際特許分類】
H10B 51/20 20230101AFI20230126BHJP
【ＦＩ】
H01L27/11597
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022114263
(22)【出願日】2022-07-15
(31)【優先権主張番号】63/224,113
(32)【優先日】2021-07-21
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/667,873
(32)【優先日】2022-02-09
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】110003063
【氏名又は名称】弁理士法人牛木国際特許事務所
(72)【発明者】
【氏名】鄭 智軒
(72)【発明者】
【氏名】陳 介方
(72)【発明者】
【氏名】王 聖禎
(72)【発明者】
【氏名】沈 杰一
(72)【発明者】
【氏名】賈 漢中
(72)【発明者】
【氏名】朱 峯慶
(72)【発明者】
【氏名】林 孟漢
(72)【発明者】
【氏名】楊 豐誠
(72)【発明者】
【氏名】林 佑明
(72)【発明者】
【氏名】林 仲▲徳▼
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FR06
5F083GA10
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083JA60
5F083PR03
5F083PR05
5F083PR21
5F083PR22
5F083PR40
(57)【要約】
【課題】半導体メモリ構造、および、その形成方法を提供する。
【解決手段】半導体メモリ構造、および、その形成方法を提供し、形成方法は、基板上に、スタックを形成する工程を有し、スタックは、垂直に交互に配列される第一誘電体層、および、第二誘電体層を有する。本方法は、さらに、スタックを通過する第一誘電体ピラーを形成するとともに、スタックをエッチングして、第一トレンチを形成する工程を有する。第一誘電体ピラーの側壁が、第一トレンチから露出する。本方法は、さらに、第一誘電体ピラーを除去して、スルーホールを形成する工程と、スタックの第二誘電体層を除去して、第一誘電体層間にギャップを形成する工程、および、ギャップ中に、第一導電ラインを形成する工程、を有する。
【選択図】図１Ｎ
【解決手段】半導体メモリ構造、および、その形成方法を提供し、形成方法は、基板上に、スタックを形成する工程を有し、スタックは、垂直に交互に配列される第一誘電体層、および、第二誘電体層を有する。本方法は、さらに、スタックを通過する第一誘電体ピラーを形成するとともに、スタックをエッチングして、第一トレンチを形成する工程を有する。第一誘電体ピラーの側壁が、第一トレンチから露出する。本方法は、さらに、第一誘電体ピラーを除去して、スルーホールを形成する工程と、スタックの第二誘電体層を除去して、第一誘電体層間にギャップを形成する工程、および、ギャップ中に、第一導電ラインを形成する工程、を有する。
【選択図】図１Ｎ
【特許請求の範囲】
【請求項1】
半導体メモリ構造を形成する方法であって、
基板上に、スタックを形成し、前記スタックが、垂直に交互に配列される第一誘電体層、および、第二誘電体層を有する工程と、
前記スタックを通過する第一誘電体ピラーを形成する工程と、
前記スタックをエッチングして、第一トレンチを形成し、前記第一誘電体ピラーの側壁が、前記第一トレンチから露出する工程と、
前記第一誘電体ピラーを除去して、スルーホールを形成する工程と、
前記スタックの前記第二誘電体層を除去して、前記第一誘電体層間にギャップを形成する工程と、
前記ギャップ中に、第一導電ラインを形成する工程と、
を有することを特徴とする方法。
基板上に、スタックを形成し、前記スタックが、垂直に交互に配列される第一誘電体層、および、第二誘電体層を有する工程と、
前記スタックを通過する第一誘電体ピラーを形成する工程と、
前記スタックをエッチングして、第一トレンチを形成し、前記第一誘電体ピラーの側壁が、前記第一トレンチから露出する工程と、
前記第一誘電体ピラーを除去して、スルーホールを形成する工程と、
前記スタックの前記第二誘電体層を除去して、前記第一誘電体層間にギャップを形成する工程と、
前記ギャップ中に、第一導電ラインを形成する工程と、
を有することを特徴とする方法。
【請求項2】
さらに、
前記第一誘電体ピラーを除去する前、前記第一トレンチ中に犠牲層を形成する工程と、
前記第一導電ラインを前記ギャップ中に形成した後、前記犠牲層を除去して、第二トレンチを形成する工程と、
を有することを特徴とする請求項１に記載の半導体メモリ構造の形成方法。
前記第一誘電体ピラーを除去する前、前記第一トレンチ中に犠牲層を形成する工程と、
前記第一導電ラインを前記ギャップ中に形成した後、前記犠牲層を除去して、第二トレンチを形成する工程と、
を有することを特徴とする請求項１に記載の半導体メモリ構造の形成方法。
【請求項3】
さらに、
強誘電体層を、前記第二トレンチ中に形成する工程と、
チャネル層を、前記第二トレンチ中の前記強誘電体層上に形成する工程と、
絶縁層を、前記第二トレンチ中の前記チャネル層上に形成する工程と、
を有することを特徴とする請求項２に記載の半導体メモリ構造の形成方法。
強誘電体層を、前記第二トレンチ中に形成する工程と、
チャネル層を、前記第二トレンチ中の前記強誘電体層上に形成する工程と、
絶縁層を、前記第二トレンチ中の前記チャネル層上に形成する工程と、
を有することを特徴とする請求項２に記載の半導体メモリ構造の形成方法。
【請求項4】
半導体メモリ構造であって、
基板上に交互にスタックされる誘電体層、および、第一導電ラインを有するストリップと、
前記ストリップの第一側に沿って垂直に延伸する第二導電ラインと、
前記ストリップと前記第二導電ライン間に挟まれるチャネル層と、
前記ストリップの前記第一側と反対の前記ストリップの第二側に沿って垂直に延伸する誘電体ピラーと、
を有することを特徴とする半導体メモリ構造。
基板上に交互にスタックされる誘電体層、および、第一導電ラインを有するストリップと、
前記ストリップの第一側に沿って垂直に延伸する第二導電ラインと、
前記ストリップと前記第二導電ライン間に挟まれるチャネル層と、
前記ストリップの前記第一側と反対の前記ストリップの第二側に沿って垂直に延伸する誘電体ピラーと、
を有することを特徴とする半導体メモリ構造。
【請求項5】
前記第一導電ラインは、前記ストリップの前記第二側上で、側壁を有し、前記側壁は凹形の部分を有し、且つ、前記誘電体ピラーは、前記第一導電ラインの前記側壁の前記凹形の部分と接続される突起部分を有することを特徴とする請求項４に記載の半導体メモリ構造。
【請求項6】
前記第一導電ラインのレベルが低下するにつれて、前記誘電体ピラーの前記突起部分の寸法が減少することを特徴とする請求項５に記載の半導体メモリ構造。
【請求項7】
さらに、
前記ストリップと前記チャネル層間に挟まれる強誘電体層を有することを特徴とする請求項４～６に記載の半導体メモリ構造。
前記ストリップと前記チャネル層間に挟まれる強誘電体層を有することを特徴とする請求項４～６に記載の半導体メモリ構造。
【請求項8】
半導体メモリ構造であって、
第一ワードライン、および、前記第一ワードラインから横方向に間隔を隔てた第二ワードラインと、
前記第一ワードラインと前記第二ワードライン間にある第一チャネル層、および、第二チャネル層と、
前記第一ワードラインと前記第二ワードライン間、および、前記第一チャネル層と前記第二チャネル層間にあり、前記第一ワードライン中に延伸する第一突出部分、および、前記第二ワードライン中に延伸する第二突出部分を有する誘電体ピラーと、
を有することを特徴とする半導体メモリ構造。
第一ワードライン、および、前記第一ワードラインから横方向に間隔を隔てた第二ワードラインと、
前記第一ワードラインと前記第二ワードライン間にある第一チャネル層、および、第二チャネル層と、
前記第一ワードラインと前記第二ワードライン間、および、前記第一チャネル層と前記第二チャネル層間にあり、前記第一ワードライン中に延伸する第一突出部分、および、前記第二ワードライン中に延伸する第二突出部分を有する誘電体ピラーと、
を有することを特徴とする半導体メモリ構造。
【請求項9】
平面視において、前記第一チャネル層、および、前記第二チャネル層はそれぞれ、閉ループ形状を有することを特徴とする請求項８に記載の半導体メモリ構造。
【請求項10】
さらに、
前記第一チャネル層の前記閉ループ形状中に配列される複数の第一導電ラインと、
前記第二チャネル層の前記閉ループ形状中に配列される複数の第二導電ラインと、
を有することを特徴とする請求項９に記載の半導体メモリ構造。
前記第一チャネル層の前記閉ループ形状中に配列される複数の第一導電ラインと、
前記第二チャネル層の前記閉ループ形状中に配列される複数の第二導電ラインと、
を有することを特徴とする請求項９に記載の半導体メモリ構造。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体メモリ構造、および、その形成方法に関するものである。
【背景技術】
【0002】
半導体集積回路(ＩＣ)産業は、指数関数的成長を経験している。ＩＣ材料と設計の技術的進歩は、数世代のＩＣを生成しており、各世代の回路は、前の世代よりも、さらに小さく、且つ、さらに複雑である。ＩＣ進化の過程で、機能密度(つまり、チップ面積当たりの相互接続デバイスの数量)は、通常、増加し、幾何サイズ(つまり、製造プロセスを用いて製造することができる最小コンポーネント(あるいは、ライン))は減少する。このスケーリングダウン(scaling down)プロセスは、通常、生産効率を増加させ、関連するコストを減少させることにより、長所を提供する。このようなスケーリングダウンは、ＩＣの製造工程と製造の複雑性を増加させ、これらの進歩を実現するため、ＩＣ加工と製造方面で、類似の発展が必要である。
【0003】
容量と整合性(capacity and integration)を増加させることを目標とする一種のデバイスは、メモリデバイスである。二次元(２Ｄ)メモリアレイは、電子装置中に存在し、且つ、たとえば、ＮＯＲフラッシュメモリアレイ、ＮＡＮＤフラッシュメモリアレイ、ダイナミックランダムアクセスメモリ(ＤＲＡＭ)アレイ等を有する。しかし、２Ｄメモリアレイはスケーリング限界に達し、且つ、よって、メモリ密度の限界に達する。三次元(３Ｄ)メモリアレイは、メモリ密度を増加させる有望な候補者であり、且つ、たとえば、３Ｄ ＮＡＮＤフラッシュメモリアレイ、３Ｄ ＮＯＲフラッシュメモリアレイ等を有する。
【0004】
３Ｄ ＮＯＲメモリにおいて、３Ｄメモリの密度は、さらに多くのメモリゲート膜をスタックすることにより増加し、ワードライン、あるいは、トランジスタ層を形成する。ゲート膜のスタックは、垂直に、いくつかのストリップ、および、ストリップ間のトレンチに切断される。たとえば、トレンチのアスペクト比(高さ／幅)は約２０より大きい。しかし、ゲート膜を有するストリップが狭く、且つ、高くなるにつれて、ストリップが崩壊する(collapse)、および／または、小刻みな動き(wiggle)が生じるリスクが高くなり、これにより、メモリデバイスの製造歩留まりが減少する。
【0005】
このほか、ストリップ中の誘電体は、エッチング－蒸着－エッチバックプロセスにより、ゲート膜で代替される。ゲート膜は、通常、側面に凹部が形成されてしまい、且つ、凹形のエッチ表面を有して、抵抗を増加させてしまう。さらに、ストリップに沿って形成されるチャネル層も、平らでないプロファイル(バーズビーク問題とも称される)を有し、これにより、メモリデバイスのパフォーマンスが低下する。
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明は、上記問題を解決する半導体メモリ構造、および、その形成方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
いくつかの実施形態において、半導体メモリ構造を形成する方法が提供される。本方法は、基板上に、垂直に交互に配列される第一誘電体層、および、第二誘電体層を有するスタックを形成する工程を有する。本方法は、さらに、スタックを通過する第一誘電体ピラーを形成するとともに、スタックをエッチングして、第一トレンチを形成する工程を有する。第一誘電体ピラーの側壁が、第一トレンチから露出する。本方法は、さらに、第一誘電体ピラーを除去して、スルーホールを形成する工程と、スタックの第二誘電体層を除去して、第一誘電体層間にギャップを形成する工程、および、ギャップ中に、第一導電ラインを形成する工程、を有する。
【0008】
いくつかの実施形態において、半導体メモリ構造が提供される。半導体メモリ構造は、ストリップ(strip)を有し、ストリップは、基板上に交互にスタックされる誘電体層、および、第一導電ラインを有する。半導体メモリ構造はさらに、ストリップの第一側に沿って垂直に延伸する第二導電ライン、ストリップと第二導電ライン間に挟まれるチャネル層、および、ストリップの第二側に沿って垂直に延伸する誘電体ピラーを有し、ストリップの第二側は、ストリップの第一側と反対である。
【0009】
いくつかの実施形態において、半導体メモリ構造が提供される。半導体メモリ構造は、第一ワードライン、および、第一ワードラインから横方向に間隔を隔てた第二ワードライン、第一ワードラインと第二ワードライン間の第一チャネル層と第二チャネル層、および、第一ワードラインと第二ワードライン間、且つ、第一チャネル層と第二チャネル層間にある誘電体ピラー、を有する。誘電体ピラーは、第一ワードライン中に延伸する第一突出部分、および、第二ワードライン中に延伸する第二突出部分を有する。
【発明の効果】
【0010】
半導体メモリ構造を形成する実施形態が提供される。いくつかの実施形態において、半導体メモリ構造の形成方法は、交互に配列された第一誘電体層、および、第二誘電体層を有するスタックを形成する工程と、スタックを通過する第一誘電体ピラーを形成する工程と、スタックをエッチングして、複数の第一トレンチとトレンチ間のストリップを形成する工程と、を有する。いくつかの実施形態において、第一誘電体ピラーはストリップを支持し、これにより、ストリップの崩壊、および／または、小刻みな揺れのリスクが減少する。よって、得られた半導体メモリ装置の製造歩留まりが改善される。
【0011】
このほか、本方法はさらに、トレンチ中に犠牲層を形成する工程と、第二誘電体層を導電ラインで代替する工程と、導電ライン、および、第一誘電体層を有するストリップに沿って、チャネル層を形成する工程と、を有する。その結果、導電ラインは、ほぼ平坦な側壁が形成され、それらの上に形成されるチャネル層も、ほぼ平坦な形状を有する。よって、得られた半導体メモリ装置のパフォーマンスが改善する。
【図面の簡単な説明】
【0012】
以下の詳細な記述と添付図面により、本発明の態様がより理解できる。注意すべきことは、産業の標準的技法により、各種特徴の寸法は、説明の目的のためであり、寸法通りに描かれていないことである。実際には、議論を明確にするため、各種特徴の寸法は、任意に増加、あるいは、減少することができる。
【図1A】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する透視図である。
【図1B】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する透視図である。
【図1B-1】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する平面図である。
【図1C】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する透視図である。
【図1C-1】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する平面図である。
【図1D】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する透視図である。
【図1D-1】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する平面図である。
【図1E】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する透視図である。
【図1E-1】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する平面図である。
【図1F】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する透視図である。
【図1F-1】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する平面図である。
【図1G】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する透視図である。
【図1G-1】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する平面図である。
【図1H】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する透視図である。
【図1H-1】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する平面図である。
【図1I】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する透視図である。
【図1I-1】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する平面図である。
【図1J】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する透視図である。
【図1J-1】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する平面図である。
【図1K】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する透視図である。
【図1K-1】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する平面図である。
【図1L】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する透視図である。
【図1L-1】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する平面図である。
【図1M】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する透視図である。
【図1M-1】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する平面図である。
【図1N】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する透視図である。
【図1N-1】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する平面図である。
【図2】本発明のいくつかの実施形態に係る半導体メモリ構造の断面図である。
【図3A】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する断面図である。
【図3B】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する断面図である。
【図4A】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する断面図である。
【図4B】本発明のいくつかの実施形態に係る半導体メモリ構造の形成を説明する断面図である。
【発明を実施するための形態】
【0013】
以下の開示は、多くの異なる実施形態や例を提供して、提供される主題の異なる特徴を実施する。コンポーネンツと配置の特定の例が以下で記述されて、本発明の開示を簡潔にしている。もちろん、これらの特定の例は、制限を意図するものではない。たとえば、記述中の第一特徴が第二特徴上、または、上方に形成されるというのは、第一、および、第二特徴が直接接触して形成される実施形態を含み、また、追加特徴が、第一特徴と第二特徴間に形成され、第一特徴、および、第二特徴が直接接触しない実施形態も含んでいる。このほか、本発明は、各種例において、参照符号、および／または、標記を繰り返す。この重複は、簡潔、且つ、はっきりとさせるための目的であり、議論される各種実施形態、および／または、構造間の関係を決定するものではない。
【0014】
実施形態のいくつかの変化が記述される。各図と説明される実施形態において、同様の素子は同様の符号で表示される。理解すべきことは、説明される工程の前、その期間、あるいは、その後に、追加工程が実行され、且つ、いくつかの工程は、説明される方法のその他の実施形態において、代替されたり、省略されたりすることである。
【0015】
さらに、用語“約”、および、“おおよそ”が、数値、あるいは、数値の範囲を描写する時、用語の使用は、記述される数値を含む合理的な範囲中の数値、たとえば、数値の＋／－１０％、あるいは、当業者なら理解できるその他の数値を包括することを意図する。たとえば、用語“約５ｎｍ”は、４．５ｎｍ～５．５ｎｍの範囲の寸法を包含する。
【0016】
３Ｄ ＮＯＲメモリは、メモリセルが垂直にスタックされたフラッシュメモリであり、現有のメモリと比較して、さらに高いストレージ密度、および、さらに低いギガ単価を提供する。３Ｄメモリの密度は、さらに多くのメモリゲート膜をスタックすることにより増加し、ワードライン、あるいは、トランジスタ層を形成することにより増加する。ゲート膜のスタックは、垂直に、ストリップ、および、ストリップ間のトレンチに切断される。たとえば、トレンチのアスペクト比(高さ／幅)は約２０より大きい。しかし、ゲート膜を有するストリップが狭く、高くなるにつれて、ストリップが崩壊する(collapse)、および／または、小刻みな動き(wiggle)が生じるリスクが高くなり、これにより、メモリデバイスの製造歩留まりが減少する。
【0017】
このほか、ストリップ中の誘電体は、エッチング－蒸着－エッチバックプロセスにより、ゲート膜で代替される。ゲート膜は、通常、側面の陥没に遭い、且つ、凹形のエッチ表面を有して、抵抗を増加させてしまう。さらに、ストリップに沿って形成されるチャネル層も、平らでないプロファイル(バーズビーク問題とも称される)を有し、これにより、メモリデバイスのパフォーマンスが低下する。
【0018】
半導体メモリ構造の形成方法が提供される。いくつかの実施形態において、半導体メモリ構造の形成方法は、交錯して配列される第一誘電体と第二誘電体を有するスタックを形成する工程と、スタックを通過する第一誘電体ピラーを形成する工程と、スタックをエッチングして、複数の第一トレンチ、および、トレンチ間のストリップを形成する工程とを有する。いくつかの実施形態において、第一誘電体ピラーは、ストリップを支持し、これにより、ストリップの崩壊、および／または、小刻みな揺れのリスクを減少させる。よって、得られた半導体メモリ装置の製造歩留まりが改善される。
【0019】
このほか、本方法はさらに、トレンチ中に犠牲層を形成する工程と、導電ラインで、第二誘電体を代替する工程と、導電ラインと第一誘電体を有するストリップに沿って、チャネル層を形成する工程とを有する。その結果、導電ラインは、ほぼ平坦な側壁が形成されるとともに、その上に形成されるチャネル層も、ほぼ平坦な形状を有する。よって、得られた半導体メモリ装置のパフォーマンスが改善される。
【0020】
図１Ａ、図１Ｂ、図１Ｃ、図１Ｄ、図１Ｅ、図１Ｆ、図１Ｇ、図１Ｈ、図１Ｉ、図１Ｊ、図１Ｋ、図１Ｌ、図１Ｍ、および、図１Ｎは、いくつかの実施形態における半導体メモリ構造１００の形成を説明する透視図である。図１Ｂ－１、図１Ｃ－１、図１Ｄ－１、図１Ｅ－１、図１Ｆ－１、図１Ｇ－１、図１Ｈ－１、図１Ｉ－１、図１Ｊ－１、図１Ｋ－１、図１Ｌ－１、図１Ｍ－１、および、図１Ｎ－１は、いくつかの実施形態における第二誘電体層１０６、あるいは、第一導電ライン１２２から水平に切断した半導体メモリ構造１００の平面図である。
【0021】
図１Ａは、いくつかの実施形態における半導体メモリ構造１００を示す図である。いくつかの実施形態において、半導体メモリ構造１００は、基板１０２を有する。いくつかの実施形態において、基板１０２は、半導体基板、たとえば、シリコン基板である。いくつかの実施形態において、基板１０２は、たとえば、ゲルマニウムなどの元素半導体；たとえば、ガリウムナイトライド(GaN)、炭化ケイ素(SiC)、ガリウムヒ素(GaAs)、ガリウムリン(GaP)、リン化インジウム(InP)、ヒ化インジウム(InAs)、および／または、アンチモン化インジウム(InSb)などの化合物半導体、；たとえば、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、および／または、GaInAsPなどの合金半導体；あるいは、それらの組み合わせを含む。
【0022】
いくつかの実施形態において、基板１０２は、半導体基板上に形成される半導体装置を有する。たとえば、半導体装置は、周辺回路であり、各種装置、たとえば、金属酸化膜半導体(ＭＯＳ)ＦＥＴ、フィンＦＥＴ、ナノ構造ＦＥＴ(たとえば、全周ゲート型トランジスタ(ＧＡＡ)ＦＥＴ)、あるいは、その他の適当なタイプの半導体装置を含む。
【0023】
いくつかの実施形態において、基板１０２はさらに、複数の誘電体、および、誘電体中の導電性特徴(たとえば、コンタクト、金属線、および／または、導電ビア)を有する相互接続構造を有する。相互接続構造の導電特徴により、周辺回路は、操作可能で、その上方に形成されるメモリセルアレイのデバイスに対してアクセス、および／または、制御を行い、たとえば、読み取り／書き込み／消去操作を実行する。
【0024】
半導体メモリ構造１００をさらに良く理解するため、本発明の図面中に、Ｘ－Ｙ－Ｚ参考座標が提供される。Ｘ軸、および、Ｙ軸は、通常、基板１０２の主表面に平行な横(あるいは、水平)方向に沿って配向される。Ｙ軸はＸ軸を横断する(たとえば、ほぼ垂直)。Ｚ軸は、通常、基板１０２の主表面(あるいは、Ｘ－Ｙ平面)に垂直な垂直方向に沿って配向される。
【0025】
本発明の実施形態によると、図１Ａに示されるように、第一誘電体層１０４、および、第二誘電体層１０６を有するスタックが、基板１０２上に形成される。いくつかの実施形態において、半導体メモリ構造１００は、各種デバイス領域、たとえば、ロジック領域、メモリセルアレイ領域、アナログ領域、周辺領域、その他の適当な領域、および／または、それらの組み合わせを有する。いくつかの実施形態において、スタックは、半導体メモリ構造１００のメモリセルアレイ領域中に形成される。
【0026】
いくつかの実施形態において、第一誘電体層１０４、および、第二誘電体層１０６は、垂直に交互にスタックされる。いくつかの実施形態において、第二誘電体層１０６は、犠牲層として設置され、導電ライン(たとえば、ワードライン)で代替される。いくつかの実施形態において、第一誘電体層１０４は、絶縁層として設置されて、物理的、および、電気的に、導電ラインを互いに隔離する。
【0027】
いくつかの実施形態において、第一誘電体層１０４の数量は、第二誘電体層１０６の数量より一個多い。つまり、スタックの最上層および最下層は両方とも、第一誘電体層１０４である。五個の第一誘電体層１０４、および、四個の第二誘電体層１０６が図１Ａに示されているが、第一誘電体層１０４、および、第二誘電体層１０６の数量はそれらに限定されず、且つ、２～１００の範囲である。
【0028】
いくつかの実施形態において、各第一誘電体層１０４の厚さは、約１０ｎｍ～約２００ｎｍの範囲である。いくつかの実施形態において、最上の第一誘電体層１０４は、その他の第一誘電体層１０４より厚い。いくつかの実施形態において、各第二誘電体層１０６の厚さは、約１０ｎｍ～約２００ｎｍの範囲である。
【0029】
いくつかの実施形態において、第一誘電体層１０４、および、第二誘電体層１０６は、たとえば、酸化ケイ素(SiO2)、酸窒化シリコン(SiON)、窒化ケイ素(SiN)、オキシ炭化ケイ素(SiOC)、炭窒化ケイ素(SiCN)、シリコンオキシカーボナイトライド(SiOCN)などの誘電材料、あるいは、それらの組み合わせで形成される。いくつかの実施形態において、第一誘電体層１０４、および、第二誘電体層１０６は異なる材料で形成され、且つ、異なるエッチング選択性を有する。いくつかの実施形態において、第一誘電体層１０４は、酸化物系の誘電材料(たとえば、酸化ケイ素)で形成され、第二誘電体層１０６は、窒化物系の誘電材料(たとえば、窒化ケイ素)で形成される。
【0030】
いくつかの実施形態において、第一誘電体層１０４、および、第二誘電体層１０６は、原子層蒸着(ＡＬＤ)、化学気相蒸着(ＣＶＤ)(たとえば、低圧ＣＶＤ(ＬＰＣＶＤ)、プラズマエンハンスドＣＶＤ(ＰＥＣＶＤ)、高密度プラズマＣＶＤ(ＨＤＰ-ＣＶＤ))、別の適当な技術、および／または、それらの組み合わせを用いて蒸着される。いくつかの実施形態において、スタックの形成は、ＣＭＯＳ製造プロセス、たとえば、バックエンド(ＢＥＯＬ)プロセスに整合される。たとえば、スタックは、相互接続構造の第五金属層(Ｍ５)、および／または、第六金属層(Ｍ６)に位置する。
【0031】
【0032】
いくつかの実施形態において、図１Ｂ、および、図１Ｂ－１に示されるように、第一スルーホール１０８は、第一誘電体層１０４、および、第二誘電体層１０６を有するスタックを通過して形成される。いくつかの実施形態において、第一スルーホール１０８の形成は、スタック上の第一スルーホール１０８に対応する開口パターンを有するパターン化マスク層(図示しない)を形成するとともに、パターン化マスク層を用いて、スタックをエッチングして、基板１０２が露出するまで、開口パターンをスタックに転移させる工程を有する。いくつかの実施形態において、パターン化マスク層は、フォトリソグラフィプロセスにより形成されるパターン化されたフォトレジスト層である。エッチングプロセスは、たとえば、ドライプラズマエッチングなどの異方性エッチングプロセス、たとえば、ドライ化学エッチング、リモートプラズマエッチング、ウェット化学エッチングなどの等方性エッチングプロセス、および／または、それらの組み合わせである。
【0033】
いくつかの別の実施形態において、パターン化マスク層は、パターン化されたハードマスク層である。パターン化されたハードマスクの形成は、誘電体を蒸着し、誘電体上に、パターン化されたフォトレジスト層を形成する工程、および、誘電体をエッチングして、フォトレジスト層の開口パターンを、誘電体に転移させる工程、を有する。パターン化マスク層は、エッチングプロセス期間中、あるいは、追加プロセス(たとえば、エッチング、セットストリップ、および／または、アッシング)により除去される。
【0034】
いくつかの実施形態において、第一スルーホール１０８は、ロウ／カラム配列で配列される。たとえば、第一スルーホール１０８のロウは、Ｘ方向で延伸し、第一スルーホール１０８のカラムは、Ｙ方向で延伸する。いくつかの実施形態において、隣接する二個のカラム中の第一スルーホール１０８は、互いに交互に配置される(たとえば、Ｘ方向で重複しない)。
【0035】
いくつかの実施形態において、第一スルーホール１０８は、Ｘ方向で測定される寸法Ｄ１を有する。いくつかの実施形態において、寸法Ｄ１は、約５０ｎｍ～約３００ｎｍの範囲である。いくつかの実施形態において、第一スルーホール１０８は、Ｙ方向で測定される寸法Ｄ２を有する。いくつかの実施形態において、寸法Ｄ２は、約５０ｎｍ～約５００ｎｍの範囲である。
【0036】
いくつかの実施形態において、第一スルーホール１０８は、Ｘピッチ PX(Ｘ方向)で配列され、Ｘピッチ PXは、約１５０ｎｍ～約５００ｎｍの範囲である。いくつかの実施形態において、第一スルーホール１０８は、Ｙピッチ PY(Ｙ方向)で配列され、Ｙピッチ PYは、約５００ｎｍ～約１０μｍの範囲である。いくつかの実施形態において、Ｙピッチ PYと寸法Ｄ２の比率(PY/D2)は、約１～約５０の範囲である。
【0037】
【0038】
いくつかの実施形態において、図１Ｃ、および、図１Ｃ－１に示されるように、第一誘電体ピラー１１０は、第一スルーホール１０８中に形成される。いくつかの実施形態において、第一誘電体ピラー１１０は、スタックを貫通すると共に、基板１０２と接触する。いくつかの実施形態において、第一誘電体ピラー１１０が設置されて、後続で形成されたストリップを支持して、崩壊、および／または、小刻みな揺れを防止する。
【0039】
いくつかの実施形態において、第一誘電体ピラー１１０は、たとえば、窒化ケイ素(SiN)、酸窒化シリコン(SiON)、酸化ケイ素(SiO2)、オキシ炭化ケイ素(SiOC)、炭窒化ケイ素(SiCN)、シリコンオキシカーボナイトライド(SiOCN)などの誘電材料、あるいは、それらの組み合わせで形成される。いくつかの実施形態において、第一誘電体ピラー１１０は、第二誘電体層１０６と同じ材料、たとえば、窒化物系の誘電材料(たとえば、窒化ケイ素)で形成される。
【0040】
いくつかの実施形態において、第一誘電体ピラー１１０の形成は、誘電材料を蒸着して、第一スルーホール１０８を過充填するとともに、その後、誘電材料を平坦化して、最上の第一誘電体層１０４が露出するまで、スタック上に形成された誘電材料の部分を除去する。蒸着プロセスは、ＡＬＤ、ＣＶＤ(たとえば、ＬＰＣＶＤ、ＰＥＣＶＤ、ＨＤＰ-ＣＶＤ、高アスペクト比プロセス(ＨＡＲＰ)、流動性ＣＶＤ(ＦＣＶＤ))、その他の適当な技術、および／または、それらの組み合わせである。平坦化プロセスは、エッチバックプロセス、および／または、化学機械研磨(ＣＭＰ)である。
【0041】
いくつかの実施形態において、第一誘電体ピラー１１０は、ロウ／カラム配列で配列される。たとえば、第一誘電体ピラー１１０のロウは、Ｘ方向で延伸し、第一誘電体ピラー１１０のカラムは、Ｙ方向で延伸する。いくつかの実施形態において、隣接する二個のカラム中の第一誘電体ピラー１１０は、互いに交互に配置される(たとえば、Ｘ方向で重複しない)。
【0042】
いくつかの実施形態において、第一誘電体ピラー１１０はさらに、Ｘ方向で測定される寸法Ｄ１を有する。いくつかの実施形態において、寸法Ｄ１は、約５０ｎｍ～約３００ｎｍの範囲である。いくつかの実施形態において、第一誘電体ピラー１１０はさらに、Ｙ方向で測定される寸法Ｄ２を有する。いくつかの実施形態において、寸法Ｄ２は、約５０ｎｍ～約５００ｎｍの範囲である。
【0043】
いくつかの実施形態において、第一誘電体ピラー１１０は、Ｘピッチ PX(Ｘ方向)で配列され、約１５０ｎｍ～約５００ｎｍの範囲である。いくつかの実施形態において、第一誘電体ピラー１１０は、Ｙピッチ PY(Ｙ方向)で配列され、約５００ｎｍ～約１０μｍの範囲である。いくつかの実施形態において、Ｙピッチ PYと寸法Ｄ２の比率(PY/D2)は、約１～約５０の範囲である。比率(PY/D2)、あるいは、Ｙピッチ PYが小さすぎる場合、メモリセルの面密度は減少する。比率(PY/D2)、あるいは、Ｙピッチ PYが大きすぎる場合、後続で形成されたストリップが崩壊する、および／または、小刻みな動きのリスクが増加する。
【0044】
【0045】
いくつかの実施形態において、図１Ｄ、および、図１Ｄ－１に示されるように、第一トレンチ１１２は、第一誘電体層１０４、および、第二誘電体層１０６を有するスタックを通過して形成される。いくつかの実施形態において、第一トレンチ１１２は、Ｙ方向に延伸し、且つ、第一誘電体ピラー１１０のカラムと整列して形成される。いくつかの実施形態において、各第一トレンチ１１２は、カラム内で、隣接する二個の第一誘電体ピラー１１０間に形成されるとともに、露出する。
【0046】
いくつかの実施形態において、第一トレンチ１１２の形成は、スタック上の第一トレンチ１１２に対応するトレンチパターンを有するパターン化マスク層(図示しない)を形成し、その後、パターン化マスク層を用いて、スタックをエッチングして、基板１０２が露出するまで、トレンチパターンをスタックに転移させる工程を有する。いくつかの実施形態において、スタックは、いくつかのストリップ１１４に切断されて、ストリップ１１４は、第一トレンチ１１２間から突出する。いくつかの実施形態において、パターン化マスク層は、フォトリソグラフィプロセスによって形成されるパターン化されたフォトレジスト層である。エッチングプロセスは、たとえば、ドライプラズマエッチングなどの異方性エッチングプロセス、たとえば、ドライ化学エッチング、リモートプラズマエッチング、ウェット化学エッチングなどの等方性エッチングプロセス、および／または、それらの組み合わせである。
【0047】
いくつかの実施形態において、各第一誘電体ピラー１１０は、隣接する二個のストリップ１１４を支持し、これにより、ストリップ１１４の崩壊、および／または、小刻みな揺れのリスクを減少させる。その結果、得られた半導体メモリ装置の製造歩留まりが改善される。
【0048】
いくつかの別の実施形態において、パターン化マスク層は、パターン化されたハードマスク層であり、パターン化されたハードマスク層は、誘電体を蒸着し、誘電体上に、パターン化されたフォトレジスト層を形成する工程、および、誘電体をエッチングして、フォトレジスト層のトレンチパターンを、誘電体に転移させる工程を有する。パターン化マスク層は、エッチングプロセス期間中、あるいは、追加プロセス(たとえば、エッチング、ウェットストリップ、および／または、アッシング)により除去される。
【0049】
いくつかの実施形態において、ストリップ１１４は、交互にスタックされた第一誘電体層１０４と第二誘電体層１０６を有する。いくつかの実施形態において、ストリップ１１４はＹ方向に延伸し、且つ、Ｘ方向に平行に配列される。つまり、ストリップ１１４は、Ｙ方向に平行な縦軸を有する。いくつかの実施形態において、ストリップ１１４は、Ｘ方向で測定される寸法Ｄ３を有する。いくつかの実施形態において、寸法Ｄ３は、約５０ｎｍ～約２５０ｎｍの範囲である。いくつかの実施形態において、ストリップ１１４(あるいは、第一トレンチ１１２)は、さらに、Ｘ方向で、Ｘピッチ PX(Ｘ方向)で配列され、Ｘピッチ PXは、約１５０ｎｍ～約５００ｎｍの範囲である。
【0050】
【0051】
いくつかの実施形態において、図１Ｅ、および、図１Ｅ－１に示されるように、犠牲層１１６が、第一トレンチ１１２中に形成される。いくつかの実施形態において、各犠牲層１１６は、カラム内で、隣接する二個の第一誘電体ピラー１１０間に形成され、且つ、隣接する二個のストリップ１１４間に形成される。いくつかの実施形態において、犠牲層１１６は、第一誘電体ピラー１１０、ストリップ１１４、および、基板１０２と接触する。いくつかの実施形態において、犠牲層１１６は、保持壁(retaining wall)として設置されて、後続で形成された導電ラインが、所望の形状の側壁を有するようにする。
【0052】
いくつかの実施形態において、犠牲層１１６は、たとえば、シリコン(Si)、ゲルマニウム(Ge)、および／または、シリコンゲルマニウム(SiGe)などの半導体材料、および／または、たとえば、二酸化ジルコニウム(ZrO2)、酸化ハフニウム(HfO2)、酸化アルミニウム(Al2O3)、酸化イットリウム(Y2O3)、酸化ランタン(La2O3)などの金属酸化物、あるいは、それらの組み合わせで形成される。いくつかの実施形態において、犠牲層１１６は、第一誘電体層１０４、第二誘電体層１０６、第一誘電体ピラー１１０、および、後続で形成された導電ラインと異なるエッチング選択性を有する。
【0053】
いくつかの実施形態において、犠牲層１１６は、犠牲層１１６の材料を蒸着して、第一トレンチ１１２を過充填し、その後、犠牲層１１６の材料を平坦化して、最上の第一誘電体層１０４が露出するまで、ストリップ１１４の上方に形成される犠牲層１１６の材料の部分を除去する。蒸着プロセスは、ＡＬＤ、ＣＶＤ(たとえば、ＬＰＣＶＤ、ＰＥＣＶＤ、ＨＤＰ-ＣＶＤ、ＨＡＲＰ、および、ＦＣＶＤ)、その他の適当な技術、および／または、それらの組み合わせである。平坦化プロセスは、エッチバックプロセス、および／または、化学機械研磨(ＣＭＰ)である。
【0054】
【0055】
いくつかの実施形態において、図１Ｆ、および、図１Ｆ－１に示されるように、第一誘電体ピラー１１０を除去することにより、第二スルーホール１１８が形成される。除去プロセスは、たとえば、ウェット化学エッチング、ドライ化学エッチング、あるいは、リモートプラズマエッチングなどの等方性エッチングプロセス、たとえば、ドライプラズマエッチングなどの異方性エッチングプロセス、および／または、それらの組み合わせである。いくつかの実施形態において、第二スルーホール１１８は、犠牲層１１６、ストリップ１１４、および、基板１０２を露出させる。
【0056】
いくつかの実施形態において、第二スルーホール１１８は、ロウ／カラム配列で配列される。たとえば、第二スルーホール１１８のロウは、Ｘ方向で延伸し、第二スルーホール１１８のカラムは、Ｙ方向で延伸する。いくつかの実施形態において、隣接する二個のカラム中の第二スルーホール１１８は互いに交互に配置される(たとえば、Ｘ方向で重複しない)。
【0057】
いくつかの実施形態において、第二スルーホール１１８はさらに、Ｘ方向で測定される寸法Ｄ１を有する。いくつかの実施形態において、寸法Ｄ１は、約５０ｎｍ～約３００ｎｍの範囲である。いくつかの実施形態において、第二スルーホール１１８はさらに、Ｙ方向で測定される寸法Ｄ２を有する。いくつかの実施形態において、寸法Ｄ２は、約５０ｎｍ～約５００ｎｍの範囲である。
【0058】
いくつかの実施形態において、第二スルーホール１１８は、Ｘピッチ PX(Ｘ方向)を有し、Ｘピッチ PXは、約５００ｎｍ～約１０μｍの範囲である。いくつかの実施形態において、第二スルーホール１１８は、Ｙピッチ PY(Ｙ方向)を有し、Ｙピッチ PYは、約５００ｎｍ～約１０μｍの範囲である。いくつかの実施形態において、Ｙピッチ PYと寸法Ｄ２の比率(PY/D2)は、約１～約５０の範囲である。
【0059】
【0060】
いくつかの実施形態において、図１Ｇ、および、図１Ｇ－１に示されるようにエッチングプロセスにより、ストリップ１１４の第二誘電体層１０６を除去し、これにより、ギャップ１２０を形成する。いくつかの実施形態において、ギャップ１２０は、ストリップ１１４の第一誘電体層１０４、および、犠牲層１１６により定義される。エッチングプロセスは、たとえば、ウェット化学エッチング、ドライ化学エッチング、あるいは、リモートプラズマエッチングなどの等方性エッチングプロセス、、および／または、それらの組み合わせである。
【0061】
いくつかの実施形態において、エッチングプロセス期間中、エッチャントが第二スルーホール１１８中に導入されて、第二誘電体(図１Ｆの１０６)を横方向にエッチングして、これにより、ギャップ１２０を形成する。エッチングプロセスにおいて、第一誘電体層１０４、および、犠牲層１１６は、第二誘電体と異なるエッチング選択性を有するので、第一誘電体層１０４、および、犠牲層１１６は、ほぼエッチングされないまま残る。
【0062】
図１Ｇ－２は、いくつかの実施形態における図１Ｇ－１に示される線I－Iに沿った断面図である。ギャップ１２０はさらに、Ｘ方向で測定される寸法Ｄ３を有する。いくつかの実施形態において、寸法Ｄ３は、約５０ｎｍ～約２５０ｎｍの範囲である。ギャップ１２０は、Ｚ方向で測定される寸法Ｄ４(第二誘電体層１０６の厚さとほぼ同じ)を有する。いくつかの実施形態において、寸法Ｄ４は、約１０ｎｍ～約２００ｎｍの範囲である。いくつかの実施形態において、ギャップ１２０の寸法Ｄ３、および、寸法Ｄ４は、第二スルーホール１１８の寸法Ｄ１より小さい。
【0063】
【0064】
いくつかの実施形態において、図１Ｈ、および、図１Ｈ－１に示されるように、第一導電ライン１２２がギャップ中に形成される(図１Ｇの１２０)。その結果、ストリップ１１４の第二誘電体層１０６は、第一導電ライン１２２で代替される。代替後のストリップは、ストリップ１１４’として示される。いくつかの実施形態において、第一導電ライン１２２はＹ方向で延伸し、且つ、Ｚ方向とＸ方向で、別々に分離される。いくつかの実施形態において、第一導電ライン１２２は、第一誘電体層１０４、および、犠牲層１１６と接触する。いくつかの実施形態において、第一導電ライン１２２は、メモリトランジスタのゲート電極であり、且つ、得られた半導体メモリ装置、たとえば、ＮＯＲフラッシュメモリのワードラインとして機能する。
【0065】
図１Ｈ－２、および、図１Ｈ－３は、いくつかの実施形態における図１Ｈ－１の線Ｉ－Ｉ、および、ＩＩ－ＩＩに沿った断面図であり、第一導電ライン１２２の形成の詳細を説明する図である。いくつかの実施形態において、第一導電ライン１２２は、一つ以上の導電材料で形成される。いくつかの実施形態において、第一導電ライン１２２は、たとえば、バリア／接着層、金属バルク層、別の適当な層、および／または、それらの組み合わせを含む多層構造を有する。
【0066】
いくつかの実施形態において、たとえば、バリア層１２４は、まず、ギャップ(図１Ｆの１２０)、および、第二スルーホール１１８から露出する第一誘電体層１０４、および、犠牲層１１６の表面に沿って蒸着されて、ギャップ(図１Ｆの１２０)、および、第二スルーホール１１８を部分的に充填する。バリア層１２４が用いられて、後続で形成される金属材の金属が、誘電材料(たとえば、第一誘電体層１０４)に拡散するのを防止する。
【0067】
バリア層１２４は、窒化チタン(TiN)、タンタル(Ta)、窒化タンタル(TaN)、チタン(Ti)、コバルトタングステン(CoW)、別の適当な材料、および／または、それらの組み合わせで形成される。後続で形成された金属材が、誘電材料中で、拡散されやすくない場合、バリア層は省略される。蒸着プロセスは、ＡＬＤ、ＣＶＤ、ＰＶＤ、電子ビーム蒸着、ＥＣＰ、ＥＬＤ、別の適当な方法、あるいは、それらの組み合わせである。
【0068】
いくつかの実施形態において、その後、金属バルク層１２６が、バリア層１２４上に蒸着される。いくつかの実施形態において、ギャップ(図１Ｆの１２０)の寸法Ｄ３、および、寸法Ｄ４(図１Ｇ－２)が、第二スルーホール１１８の寸法Ｄ１(図１Ｇ－２)より小さいので、蒸着プロセスが制御されて、金属バルク層１２６は、ギャップ１２０を過充填するとともに、部分的に、第二スルーホール１１８を充填する。
【0069】
いくつかの実施形態において、金属バルク層１２６は、低抵抗、且つ、良好なギャップ充填能力を有する、たとえば、タングステン(W)、コバルト(Co)、ルテニウム(Ru)、銅(Cu)、アルミニウム(Al)、ニッケル(Ni)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)などの導電材料、別の適当な金属材、および／または、それらの組み合わせで形成される。蒸着プロセスは、ＡＬＤ、ＣＶＤ、ＰＶＤ、電子ビーム蒸着、ＥＣＰ、ＥＬＤ、別の適当な方法、あるいは、それらの組み合わせである。
【0070】
金属バルク層１２６の蒸着後、エッチバックプロセスが実行されて、ギャップ(図１Ｆの１２０)外側のバリア層１２４、および、金属バルク層１２６の部分を除去する。エッチングプロセスは、たとえば、ウェット化学エッチング、ドライ化学エッチング、あるいは、リモートプラズマエッチングなどの等方性エッチングプロセス、、および／または、それらの組み合わせである。いくつかの実施形態において、図１Ｈ－２に示されるように、第二スルーホール１１８は部分的に充填されるので、エッチングプロセス期間中、エッチャントが、第二スルーホール１１８の剰余に導入されて、元は、バリア層１２４、および、金属バルク層１２６により被覆された第一誘電体層１０４の側壁が、再び、第二スルーホール１１８から露出するまで、バリア層１２４、および、金属バルク層１２６を横方向にエッチングする。いくつかの実施形態において、ギャップ(図１Ｆの１２０)中のバリア層１２４、および、金属バルク層１２６が、組み合わされて、第一導電ライン１２２となる。
【0071】
いくつかの実施形態において、第一導電ライン１２２はさらに、Ｘ方向で測定される最大寸法Ｄ３を有する。いくつかの実施形態において、寸法Ｄ３は、約１５０ｎｍ～約５００ｎｍの範囲である。いくつかの実施形態において、図１Ｈ－１、１Ｈ－２、１Ｈ－３に示されるように、第一導電ライン１２２は、犠牲層１１６と相互作用する(あるいは、犠牲層１１６により被覆される)側壁１２２Ｂを有し、よって、エッチングプロセス後、側壁１２２Ｂは、平坦な状態で残る。いくつかの実施形態において、チャネル層が、第一導電ライン１２２のほぼ平坦な側壁１２２Ｂ上に形成される。
【0072】
いくつかの実施形態において、エッチングプロセスの特徴により、エッチバックプロセスにおいて、第二スルーホール１１８から露出される第一導電ライン１２２は、たとえば、最大深さＤ５で、横向けにエッチングされ、これにより、図１Ｈ－２に示されるように、ノッチ１１９を形成する。いくつかの実施形態において、深さＤ５は、５０ｎｍより小さく、たとえば、約０ｎｍ～約５０ｎｍの範囲である。いくつかの実施形態において、ノッチ１１９の深さＤ５と第一導電ライン１２２寸法Ｄ３の比率(D5/D3)は、約０．５～０．９５の範囲である。
【0073】
図１Ｈ－１、および、図１Ｈ－２に示されるように、第一導電ライン１２２の側壁は、第二スルーホール１１８から露出する凹部１２２Ａを有する。いくつかの実施形態において、チャネル層は、第一導電ライン１２２の側壁の凹部１２２Ａ上に形成されない。
【0074】
よって、犠牲層１１６、および、第二スルーホール１１８を形成することにより、第一導電ライン１２２は側壁が形成され、ほとんどが平坦であり、且つ、一部が窪んでいる。その結果、第一導電ライン１２２は、大きい断面積を有するように形成され(Ｘ－Ｙ平面で)、これにより、得られた半導体メモリ装置のパフォーマンス(たとえば、低抵抗)を改善する。
【0075】
【0076】
いくつかの実施形態において、図１Ｉ、および、図１Ｉ－１に示されるように、第二誘電体ピラー１２８が、第二スルーホール(図１Ｈの１１８)中に形成される。いくつかの実施形態において、第二誘電体ピラー１２８は、ストリップ１１４’の第一誘電体層１０４および第一導電ライン１２２、ならびに、犠牲層１１６および基板１０２と接触する。いくつかの実施形態において、第二誘電体ピラー１２８が設置されて、ストリップ１１４’を支持し、後続のエッチングプロセス中、および、その後の、崩壊、および／または、小刻みな揺れを防止する。
【0077】
いくつかの実施形態において、第二誘電体ピラー１２８は、たとえば、酸化ケイ素(SiO2)、酸窒化シリコン(SiON)、窒化ケイ素(SiN)、オキシ炭化ケイ素(SiOC)、炭窒化ケイ素(SiCN)、シリコンオキシカーボナイトライド(SiOCN)などの誘電材料、あるいは、それらの組み合わせで形成される。いくつかの実施形態において、第二誘電体ピラー１２８は、第一誘電体層１０４と同じ材料、たとえば、酸化物系の誘電材料(たとえば、酸化ケイ素)で形成される。
【0078】
いくつかの実施形態において、第二誘電体ピラー１２８は、誘電材料を蒸着して、第二スルーホール(図１Ｈの１１８)を過充填し、その後、誘電材料を平坦化して、犠牲層１１６が露出するまでストリップ１１４’上に形成された誘電材料の部分を除去することにより形成される。蒸着プロセスは、ＡＬＤ、ＣＶＤ(たとえば、ＬＰＣＶＤ、ＰＥＣＶＤ、ＨＤＰ-ＣＶＤ、ＨＡＲＰ、および、ＦＣＶＤ)、その他の適当な技術、および／または、それらの組み合わせである。平坦化プロセスは、エッチバックプロセス、および／または、化学機械研磨(ＣＭＰ)である。
【0079】
いくつかの実施形態において、第二誘電体ピラー１２８は、ロウ／カラム配列で配列される。たとえば、第二誘電体ピラー１２８のロウは、Ｘ方向で延伸し、第二誘電体ピラー１２８のカラムは、Ｙ方向で延伸する。いくつかの実施形態において、隣接する二個のカラム中の第二誘電体ピラー１２８は、互いに交互に配置される(たとえば、Ｘ方向で重複しない)。
【0080】
いくつかの実施形態において、第二誘電体ピラー１２８は、Ｘ方向で測定される最大寸法Ｄ１’を有する。いくつかの実施形態において、寸法Ｄ１'は、約５０ｎｍ～約３００ｎｍの範囲である。いくつかの実施形態において、第二誘電体ピラー１２８はさらに、Ｙ方向で測定される寸法Ｄ２を有する。いくつかの実施形態において、寸法Ｄ２は、約５０ｎｍ～約５００ｎｍの範囲である。
【0081】
いくつかの実施形態において、第二誘電体ピラー１２８は、Ｘピッチ PX(Ｘ方向)で配列され、Ｘピッチ PXは、約１５０ｎｍ～約５００ｎｍの範囲である。いくつかの実施形態において、第二誘電体ピラー１２８は、Ｙピッチ PY(Ｙ方向)で配列され、Ｙピッチ PYは、約５００ｎｍ～約１０μｍの範囲である。いくつかの実施形態において、Ｙピッチ PYと寸法Ｄ２の比率(PY/D2)は、約１～約５０の範囲である。比率(PY/D2)、あるいは、Ｙピッチ PYが小さすぎる場合、メモリセルの面密度が減少する。比率(PY/D2)、あるいは、Ｙピッチ PYが大きすぎる場合、第一導電ライン１２２を有するストリップ１１４’が崩壊する、および／または、小刻みな動きのリスクが増加する。
【0082】
図１Ｉ－２は、いくつかの実施形態における図１Ｉ－１の線Ｉ－Ｉに沿った断面図である。いくつかの実施形態において、第二誘電体ピラー１２８は、ノッチ中に充填される突起部分を有する(図１Ｈ－２の１１９)。いくつかの実施形態において、図１Ｉ－２に示されるように、第二誘電体ピラー１２８の突起部分は、第一導電ライン１２２の側壁の凹部１２２Ａと接続し、且つ、相互作用する凸側面１２８Ａを有する。いくつかの実施形態において、凸側面１２８Ａは、第一導電ライン１２２のバリア層１２４、および、金属バルク層１２６両方と接触する。
【0083】
いくつかの実施形態において、第二誘電体ピラー１２８はさらに、第一誘電体層１０４と相互作用するほぼ平坦な側面１２８Ｂを有する。いくつかの実施形態において、凸側面１２８Ａ、および、ほぼ平坦な側面１２８Ｂは交互に配列される。
【0084】
【0085】
いくつかの実施形態において、図１Ｊ、および、図１Ｊ－１に示されるように、エッチングプロセスが実行されて、犠牲層(図１Ｉの１１６)を除去し、これにより、第二トレンチ１３０を形成する。エッチングプロセスは、たとえば、ドライプラズマエッチングなどの異方性エッチングプロセス、たとえば、ドライ化学エッチング、リモートプラズマエッチング、ウェット化学エッチングなどの等方性エッチングプロセス、および／または、それらの組み合わせである。
【0086】
いくつかの実施形態において、第二誘電体ピラー１２８はそれぞれ、隣接する二個のストリップ１１４’を支持し、これにより、ストリップ１１４’の崩壊、および／または、小刻みな揺れのリスクを減少させる。その結果、得られた半導体メモリ装置の歩留まりが改善される。
【0087】
いくつかの実施形態において、第二トレンチ１３０は、Ｙ方向で延伸するとともに、第二誘電体ピラー１２８のカラムと整列して形成される。いくつかの実施形態において、第二トレンチ１３０はそれぞれ、カラム中の隣接する二個の第二誘電体ピラー１２８間に形成されるとともに、二個の第二誘電体ピラー１２８を露出させる。いくつかの実施形態において、第二トレンチ１３０は、さらに、ストリップ１１４’の第一誘電体層１０４、および、第一導電ライン１２２を露出させる。
【0088】
【0089】
いくつかの実施形態において、図１Ｋ、および、図１Ｋ－１に示されるように、強誘電体層１３２、チャネル層１３４、絶縁層１３６、および、キャッピング層１３８は、半導体メモリ構造１００上に順に蒸着されて、第二トレンチ(図１Ｊの１３０)を部分的に充填する。第二トレンチ(図１Ｊの１３０)の残り部分は、１３１として示される。
【0090】
いくつかの実施形態において、強誘電体層１３２は、たとえば、酸化ハフニウム(HfO)、ジルコニウム酸化物(ZrO)、ハフニウムジルコニウム酸化物(HfZrO)などの強誘電体材料、別の適当な材料、あるいは、それらの組み合わせで形成される。いくつかの実施形態において、強誘電体層１３２は、ＡＬＤ、ＣＶＤ(たとえば、ＬＰＣＶＤ、ＰＥＣＶＤ、および、ＨＤＰ-ＣＶＤ)、その他の適当な技術、および／または、それらの組み合わせを用いて、第二トレンチ(図１Ｊの１３０)の側壁と底面に沿って蒸着される。
【0091】
いくつかの実施形態において、チャネル層１３４は、たとえば、インジウムゲルマニウム酸化物(InGaO)、インジウムガリウムジルコニウム酸化物(InGaZrO)、インジウムガリウム亜鉛酸化物(IGZO)、ポリシリコン、ゲルマニウムなどの半導体材料、別の適当な材料、あるいは、それらの組み合わせで形成される。いくつかの実施形態において、チャネル層１３４は、ＡＬＤ、ＣＶＤ(たとえば、ＬＰＣＶＤ、ＰＥＣＶＤ、および、ＨＤＰ-ＣＶＤ)、その他の適当な技術、および／または、それらの組み合わせを用いて、強誘電体層１３２上に蒸着される。
【0092】
いくつかの実施形態において、絶縁層１３６は、たとえば、酸化ケイ素(SiO2)、酸窒化シリコン(SiON)、窒化ケイ素(SiN)、オキシ炭化ケイ素(SiOC)、炭窒化ケイ素(SiCN)、シリコンオキシカーボナイトライド(SiOCN)、アルミニウム酸化物(Al2O3)、二酸化ジルコニウム(ZrO2)、酸化ハフニウム(HfO2)、酸化イットリウム(Y2O3)、酸化ランタン(La2O3)などの誘電材料、別の適当な材料、および／または、それらの組み合わせで形成される。いくつかの実施形態において、絶縁層１３６は、ＡＬＤ、ＣＶＤ(たとえば、ＬＰＣＶＤ、ＰＥＣＶＤ、および、ＨＤＰ-ＣＶＤ)、その他の適当な技術、および／または、それらの組み合わせを用いて、チャネル層１３４上に蒸着される。
【0093】
いくつかの実施形態において、キャッピング層１３８は、たとえば、酸化ケイ素(SiO2)、酸窒化シリコン(SiON)、窒化ケイ素(SiN)、オキシ炭化ケイ素(SiOC)、炭窒化ケイ素(SiCN)、シリコンオキシカーボナイトライド(SiOCN)などの誘電材料、別の適当な材料、および／または、それらの組み合わせで形成される。いくつかの実施形態において、キャッピング層１３８は、第一誘電体層１０４と同じ材料、たとえば、酸化物系の誘電材料(たとえば、酸化ケイ素)で形成される。いくつかの実施形態において、ＡＬＤ、ＣＶＤ(たとえば、ＬＰＣＶＤ、ＰＥＣＶＤ、および、ＨＤＰ-ＣＶＤ)、その他の適当な技術、および／または、それらの組み合わせを用いて、キャッピング層１３８が絶縁層１３６上に蒸着される。
【0094】
いくつかの実施形態において、キャッピング層１３８の材料が蒸着された後、エッチバックプロセスが、強誘電体層１３２、チャネル層１３４、絶縁層１３６、および、キャッピング層１３８上で実行されて、第一トレンチ１３１の底部を開放し、よって、第一トレンチ１３１が、基板１０２に延伸する。エッチングプロセスは、たとえば、ドライプラズマエッチングなどの異方性エッチングプロセス、たとえば、ドライ化学エッチング、リモートプラズマエッチング、あるいは、ウェット化学エッチングなどの等方性エッチングプロセス、および／または、それらの組み合わせである。
【0095】
いくつかの実施形態において、エッチバックプロセスはさらに、ストリップ１１４’の上表面に形成される強誘電体層１３２、チャネル層１３４、絶縁層１３６、および、キャッピング層１３８の部分を除去するとともに、さらに、第一トレンチ１３１中に形成される強誘電体層１３２、チャネル層１３４、絶縁層１３６、および、キャッピング層１３８の部分に窪みを作る。
【0096】
いくつかの実施形態において、強誘電体層１３２、チャネル層１３４、絶縁層１３６、および、キャッピング層１３８はそれぞれ、図１Ｋ－１に示されるように、閉ループ形状を有する。
【0097】
図１Ｋ－２、および、図１Ｋ－３は、いくつかの実施形態における図１Ｋ－１で示される線Ｉ－Ｉ、および、ＩＩ－ＩＩに沿った断面図である。いくつかの実施形態において、図１Ｋ、図１Ｋ－１、図１Ｋ－２、および、図１Ｋ－３に示されるように、チャネル層１３４は、第一導電ライン１２２のほぼ平坦な側壁１２２Ｂに沿って形成される。いくつかの実施形態において、第一導電ライン１２２の側壁の凹部１２２Ａは、第二誘電体ピラー１２８により被覆されるので、チャネル層１３４は、凹部１２２Ａに沿って形成されない。よって、チャネル層１３４も、平坦な形状を有し、これにより、得られた半導体メモリ装置のパフォーマンスが改善する。
【0098】
【0099】
いくつかの実施形態において、図１Ｌ、および、図１Ｌ－１に示されるように、充填層１４０が、半導体メモリ構造１００上に形成されて、第二トレンチ(図１Ｋの１３１)中に充填される。いくつかの実施形態において、充填層１４０は、たとえば、酸化ケイ素(SiO2)、酸窒化シリコン(SiON)、窒化ケイ素(SiN)、オキシ炭化ケイ素(SiOC)、炭窒化ケイ素(SiCN)、シリコンオキシカーボナイトライド(SiOCN)などの誘電材料、別の適当な材料、および／または、それらの組み合わせで形成される。いくつかの実施形態において、充填層１４０は、第一誘電体層１０４と同じ材料、たとえば、酸化物系誘電材料(たとえば、酸化ケイ素)で形成される。
【0100】
いくつかの実施形態において、充填層１４０は、誘電材料を蒸着して、第一トレンチ１３１を過充填し、その後、誘電材料を平坦化して、ストリップ上に形成される誘電材料の部分を除去することにより形成される。蒸着プロセスは、ＡＬＤ、ＣＶＤ(たとえば、ＬＰＣＶＤ、ＰＥＣＶＤ、ＨＤＰ-ＣＶＤ、ＨＡＲＰ、および、ＦＣＶＤ)、その他の適当な技術、および／または、それらの組み合わせである。平坦化プロセスは、エッチバックプロセス、および／または、化学機械研磨(ＣＭＰ)である。
【0101】
図１Ｍ、および、図１Ｍ－１は、いくつかの実施形態における第三スルーホール１４２の形成を説明する図である。図１Ｍ－２、および、図１Ｍ－３は、いくつかの実施形態における図１Ｍ－１で示される線Ｉ－Ｉ、および、ＩＩ－ＩＩに沿った断面図である。
【0102】
いくつかの実施形態において、充填層１４０の形成後、強誘電体層１３２、チャネル層１３４、絶縁層１３６、および、キャッピング層１３８が露出するまで、平坦化プロセスが、半導体メモリ構造１００上で実行される。平坦化プロセスは、エッチバックプロセス、および／または、化学機械研磨(ＣＭＰ)である。
【0103】
いくつかの実施形態において、図１Ｍ、図１Ｍ－１、図１Ｍ－２、図１Ｍ－３に示されるように、その後、第三スルーホール１４２が、充填層１４０、キャッピング層１３８、および、絶縁層１３６を通過して形成される。いくつかの実施形態において、図１Ｍ－１に示されるように、絶縁層１３６、および、キャッピング層１３８の閉ループ形状が、第三スルーホール１４２により切断され、強誘電体層１３２、および、チャネル層１３４の閉ループ形状が完全なまま維持される(あるいは、連続的)。いくつかの実施形態において、第三スルーホール１４２は、チャネル層１３４、および、基板１０２を露出させる。
【0104】
いくつかの実施形態において、第三スルーホール１４２の形成は、半導体メモリ構造１００上の第三スルーホール１４２に対応する開口パターンを有するパターン化マスク層(図示しない)を形成し、その後、パターン化マスク層を用いて、基板１０２が露出するまで、半導体メモリ構造１００をエッチングして、開口パターンを、充填層１４０、キャッピング層１３８、および、絶縁層１３６に転移させる工程、を有する。いくつかの実施形態において、パターン化マスク層は、パターン化されたフォトレジスト層であり、フォトリソグラフィプロセスにより形成される。エッチングプロセスは、たとえば、ドライプラズマエッチングなどの異方性エッチングプロセス、たとえば、ドライ化学エッチング、リモートプラズマエッチング、ウェット化学エッチングなどの等方性エッチングプロセス、および／または、それらの組み合わせである。
【0105】
いくつかの別の実施形態において、パターン化マスク層は、パターン化されたハードマスク層であり、パターン化されたハードマスク層の形成は、誘電体を蒸着し、誘電体上に、パターン化されたフォトレジスト層を形成する工程、および、誘電体をエッチングして、フォトレジスト層の開口パターンを、誘電体に転移させる工程、を有する。パターン化マスク層は、エッチングプロセス期間中、あるいは、追加プロセス(たとえば、エッチング、ウェットストリップ、および／または、アッシング)により除去される。
【0106】
いくつかの実施形態において、第三スルーホール１４２は、ロウ／カラム配列で配列される。たとえば、第三スルーホール１４２のロウは、Ｘ方向で延伸するとともに、第三スルーホール１４２のカラムは、Ｙ方向で延伸する。いくつかの実施形態において、第三スルーホール１４２は、第二誘電体ピラー１２８がすでに設置されている位置で形成されない。図１Ｍ－１では、９個の第三スルーホール１４２が、隣接する二個の第二誘電体ピラー１２８間に形成されることが示されているが、隣接する二個の第二誘電体ピラー１２８間の第三スルーホール１４２の数量は、それらに制限されず、設計需要、および／または、性能考察に基づく。
【0107】
いくつかの実施形態において、図１Ｎ、および、図１Ｎ－１は、第二導電ライン１４４の形成を説明する図である。図１Ｎ－２、および、図１Ｎ－３は、図１Ｎ－１の線I－I、および、II－IIに沿った断面図である。
【0108】
いくつかの実施形態において、図１Ｎ、図１Ｎ－１、および、図１Ｎ－３に示されるように、第二導電ライン１４４が、第三スルーホール(図１Ｍの１４２)中に形成される。いくつかの実施形態において、第二導電ライン１４４は、Ｚ方向で延伸するとともに、チャネル層１３４、および、基板１０２と接触する。いくつかの実施形態において、第二導電ライン１４４は、メモリトランジスタのソース／ドレイン電極であり、且つ、得られた半導体メモリ装置、たとえば、ＮＯＲフラッシュメモリのソースライン、あるいは、ビットラインとして機能する。
【0109】
いくつかの実施形態において、第二導電ライン１４４は、一つ以上の導電材料、たとえば、タングステン(W)、コバルト(Co)、ルテニウム(Ru)、銅(Cu)、アルミニウム(Al)、ニッケル(Ni)、チタン(Ti)、タンタル(Ta)、モリブデン(Mo)、窒化チタン(TiN)、タンタル(Ta)、窒化タンタル(TaN)、チタン(Ti)、コバルトタングステン(CoW)、別の適当な材料、および／または、それらの組み合わせで形成される。
【0110】
いくつかの実施形態において、第二導電ライン１４４の形成は、導電材料を、第二導電ライン１４４に蒸着して、第三スルーホール(図１Ｍの１４２)を過充填し、その後、導電材料を平坦化して、強誘電体層１３２、チャネル層１３４、絶縁層１３６、および、キャッピング層１３８が露出するまで、強誘電体層１３２、チャネル層１３４、絶縁層１３６、および、キャッピング層１３８上に形成される導電材料の一部を除去する工程を有する。蒸着プロセスは、ＡＬＤ、ＣＶＤ、ＰＶＤ、電子ビーム蒸着、ＥＣＰ、ＥＬＤ、別の適当な方法、あるいは、それらの組み合わせである。平坦化プロセスは、エッチバックプロセス、および／または、化学機械研磨(ＣＭＰ)である。
【0111】
いくつかの実施形態において、第一導電ライン１２２、強誘電体層１３２、チャネル層１３４、および、第二導電ライン１４４が結合されて、メモリトランジスタ(たとえば、フラッシュメモリトランジスタ)を形成し、これにより、メモリセルとして機能する。いくつかの実施形態において、メモリセルは、データストレージに対して操作可能であり、且つ、Ｘ、Ｙ、および、Ｚ方向で配列されて、メモリセルアレイを形成する。いくつかの実施形態において、第二導電ライン１４４は、基板１０２中に形成される周辺回路に電気的に接続される。
【0112】
いくつかの実施形態において、追加ＣＭＯＳ製造プロセスが実行される。いくつかの実施形態において、たとえば、中間金属誘電体、および、金属層、および、ビアが、半導体メモリ構造１００上に形成される。
【0113】
上述のように、第一、および、第二誘電体ピラー１１０、および、１２８を形成することにより、ストリップ１１４と１１４’の崩壊、および／または、小刻みな揺れのリスクが減少する。その結果、得られた半導体メモリ装置の製造歩留まりが改善される。このほか、犠牲層１１６を形成することにより、第一導電ライン１２２は、ほぼ平坦な側壁を有するように形成され、その上に形成されるチャネル層１３４も、ほぼ平坦な形状を有する。その結果、得られた半導体メモリ装置のパフォーマンスが改善される。
【0114】
図２は、本発明のいくつかの実施形態における半導体メモリ構造２００の断面図である。図２がさらに、半導体基板、半導体基板上の相互接続構造、および、半導体基板上のメモリセルアレイを示す以外に、図２の実施形態は、図１Ｎ、図１Ｎ－１、図１Ｎ－２、および、図１Ｎ－３の実施形態に類似する。
【0115】
いくつかの実施形態において、図２に示されるように、半導体基板２０２が提供される。いくつかの実施形態において、半導体基板２０２はシリコン基板である。いくつかの実施形態において、半導体基板２０２は、たとえば、ゲルマニウムなどの元素半導体；たとえば、ガリウムナイトライド(GaN)、炭化ケイ素(SiC)、ガリウムヒ素(GaAs)、ガリウムリン(GaP)、リン化インジウム(InP)、ヒ化インジウム(InAs)、および／または、アンチモン化インジウム(InSb)などの化合物半導体；たとえば、SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、および／または、GaInAsPなどの合金半導体；あるいは、それらの組み合わせを含む。
【0116】
いくつかの実施形態において、図２に示されるように、周辺回路２０４は、半導体基板２０２上に形成される。周辺回路２０４は、制御回路を構成して、上に垂直に形成されるメモリセルのアレイを操作する。周辺回路２０４は、これに限定されないが、電圧ブースター回路、ページバッファ回路(page buffer circuitry)、カラムデコーダー(column decoder)、ロウデコーダー(row decoder)、エラー訂正(error correction)回路、書き込みアシスト(write assist)回路、メモリセル間で相互作用するインターフェース回路、バス制御回路等を含む。
【0117】
いくつかの実施形態において、周辺回路２０４は、ＭＯＳＦＥＴ、たとえば、ｐ型ＭＯＳＦＥＴ(ｐ-ＭＯＳＦＥＴ)、あるいは、ｎ型ＭＯＳＦＥＴ(ｎ-ＭＯＳＦＥＴ)を有する。ＭＯＳＦＥＴは、平面型トランジスタ、フィン型トランジスタ(たとえば、フィンＦＥＴ)、および／または、別の応用可能なトランジスタである。いくつかの実施形態において、周辺回路２０４は、平面型トランジスタである。いくつかの実施形態において、周辺回路２０４はそれぞれ、半導体基板２０２の上面に形成されるゲート構造、および、少なくとも一部が、半導体基板２０２中に形成、あるいは、組み込まれ、且つ、ゲート構造の両側に位置するソース／ドレイン領域を有する。
【0118】
いくつかの実施形態において、ゲート構造は、ゲート誘電体、および、ゲート誘電体上のゲート電極層を有する。いくつかの実施形態において、ゲート誘電体は、たとえば、酸化ケイ素(SiO2)、ハフニウム酸化ケイ素(HfSiO)、あるいは、酸窒化シリコン(SiON)などの誘電材料からなる界面層を有する。界面層は、化学酸化、熱酸化、ＡＬＤ、ＣＶＤ、および／または、別の適当な方法を用いて形成される。いくつかの実施形態において、ゲート誘電体は、高誘電率のゲート誘電体層を有し、高誘電率の誘電材料で形成され、抗誘電率の誘電材料は、たとえば、酸化ハフニウム(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3 (STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba、Sr)TiO3(BST)、Al2O3、Si3N4、オキシ窒化物(SiON)、それらの組み合わせ、あるいは、別の適当な材料である。高誘電率のゲート誘電体は、ＡＬＤ、物理気相蒸着(ＰＶＤ)、ＣＶＤ、熱酸化、および／または、別の適当な方法により形成される。
【0119】
いくつかの実施形態において、ゲート電極層は、たとえば、ドープ半導体、金属、金属合金、あるいは、金属シリサイドなどの導電材料を有する。いくつかの実施形態において、ゲート電極層は、単層、あるいは、その代替として、多層構造を有する。ゲート電極層は、ポリシリコン、ゲルマニウム、Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、別の適当な導電材料、あるいは、それらのマルチ層で形成される。ゲート電極層は、ＡＬＤ、ＰＶＤ、ＣＶＤ、電子ビーム蒸着、あるいは、別の適当なプロセスにより形成される。
【0120】
いくつかの実施形態において、ソース／ドレイン領域は、実行プロセスを用いて適当にドープされた基板２０２の領域である。いくつかの実施形態において、ソース／ドレイン領域は、エピタキシャル成長プロセスを用いてエピタキシャル成長したソース／ドレイン領域である。
【0121】
いくつかの実施形態において、相互接続構造は、半導体基板２０２上に形成される。いくつかの実施形態において、図２に示されるように、相互接続構造は、一つ以上の金属間誘電(ＩＭＤ)層２０６中に、コンタクト２０８、金属層２１０、および、ビア２１２を有する。いくつかの実施形態において、相互接続構造は、下部の周辺回路２０４と上部のメモリセルアレイを電気的に結合する働きをする。
【0122】
一つ以上の金属間誘電体２０６は、一つ以上の誘電材料、たとえば、酸化ケイ素(SiO2)、窒化ケイ素(SiN)、酸窒化シリコン(SiON)、炭窒化ケイ素(SiCN)、酸素ドープ炭化ケイ素(SiC:O)、酸素ドープ炭窒化ケイ素(SiCN:O)、オキシ炭化ケイ素(SiOC)、オルトけい酸テトラエチル(TEOS)酸化物、非ドープけい酸塩ガラス(ＵＳＧ)、あるいは、ほう素リン珪酸ガラス(ＢＰＳＧ)、フッ素ドープシリカガラス(ＦＳＧ)、りんけい酸ガラス(ＰＳＧ)、ホウケイ酸ガラス(ＢＳＧ)などのドープ酸化ケイ素、および／または、別の適当な誘電材料で形成される。
【0123】
いくつかの実施形態において、コンタクト２０８は、一つ以上の金属間誘電体２０６中に、および／または、金属間誘電体２０６を通過して形成されるとともに、周辺回路２０４のゲート構造で止まる。いくつかの別の実施形態において、コンタクト２０８は、ソース／ドレイン領域で止まる。いくつかの実施形態において、コンタクト２０８は、一つ以上の導電材料、たとえば、コバルト(Co)、ニッケル(Ni)、タングステン(W)、チタン(Ti)、タンタル(Ta)、銅(Cu)、アルミニウム(Al)、ルテニウム(Ru)、モリブデン(Mo)、TiN、TaN、および／または、それらの組み合わせで形成される。
【0124】
いくつかの実施形態において、金属層２１０、および、ビア２１２は、一つ以上の金属間誘電体２０６中に、および／または、一つ以上の金属間誘電体２０６を通過して形成される。いくつかの実施形態において、金属層２１０は、周辺回路２０４により生成される一信号、あるいは、複数の信号に水平経路を提供する。いくつかの実施形態において、ビア２１２は、周辺回路２０４により生成される一信号、あるいは、複数の信号に複数の垂直経路を提供する。いくつかの実施形態において、金属層２１０、および、ビア２１２は、銅(Cu)、コバルト(Co)、ルテニウム(Ru)、モリブデン(Mo)、タングステン(W)、チタン(Ti)、別の適当な導電材料、それらの合金、これらの材料の窒化物、それらの多層、および／または、それらの組み合わせで形成される。
【0125】
いくつかの実施形態において、その後、図２に示されるように、図１Ａ～図１Ｎ－１に関連する上記のような工程が実行されて、相互接続構造上にメモリセルアレイを形成する。いくつかの実施形態において、メモリセルアレイの第二導電ライン１４４は、相互接続構造により、周辺回路２０４に電気的に接続される。図２で示されていないが、第一導電ライン１２２も、相互接続構造により、周辺回路２０４に電気的に接続される。いくつかの実施形態において、半導体メモリ構造２００は、メモリアレイ(ＰＵＡ)デバイス下の周辺回路とみなされる。
【0126】
図３Ａ、および、図３Ｂは、各種中間段階の半導体メモリ構造３００の形成を説明する断面図であり、図３Ａ、および、図３Ｂは、図１Ｈ－２、および、図１Ｎ－２の変形例である。本発明のいくつかの実施形態において、図３Ａ、および、図３Ｂは、図１Ｈ－１、および、図１Ｎ－１に示される線Ｉ－Ｉに対応する。図３Ａ、および、図３Ｂの実施形態は、ノッチ１１９のエッチング深さＤ５１～Ｄ５４が、第一導電ライン１２２のレベルに伴って変化すること以外、図１Ａ～図１Ｎ－３の実施形態に類似する。
【0127】
バリア層１２４、および、金属バルク層１２６の蒸着後、エッチバックプロセスが実行されて、ギャップ１２０の外側のバリア層１２４、および、金属バルク層１２６の部分を除去し、これにより、第一導電ライン１２２を形成する。いくつかの実施形態において、エッチングプロセスの特徴のため、第二スルーホール１１８から露出する第一導電ライン１２２の部分は、たとえば、図３Ａに示されるように、最大深さＤ５１～Ｄ５４で、横方向に凹部が形成される。いくつかの実施形態において、第一導電ライン１２２の位置が降下する(あるいは、第一導電ライン１２２のレベルが減少する)につれて、深さＤ５１～Ｄ５４が減少する。
【0128】
いくつかの実施形態において、図３Ｂに示されるように、図１Ｉ～図１Ｎ－３に関連して記述された工程が実行され、これにより、第二誘電体ピラー１２８、強誘電体層１３２、チャネル層１３４、絶縁層１３６、キャッピング層１３８、充填層１４０、および、第二導電ライン１４４を形成する。いくつかの実施形態において、第二誘電体ピラー１２８は、ノッチ１１９中に充填される突起部分を有する。いくつかの実施形態において、第一導電ライン１２２が降下する(あるいは、第一導電ライン１２２のレベルが減少する)につれて、突起部分の寸法(Ｘ方向)が減少する。
【0129】
図４Ａ、および、図４Ｂは、本発明のいくつかの実施形態における各種中間段階の半導体メモリ構造４００の形成を説明する断面図で、図４Ａ、および、図４Ｂは、図１Ｈ－２、および、図１Ｎ－２の変形例である。いくつかの実施形態において、図４Ａ、および、図４Ｂは、図１Ｈ－１、および、図１Ｎ－１で示される線I－Iに対応する。図４Ａ、および、図４Ｂの実施形態は、第一導電ライン１２２の側壁が凹部を有さないことを除き、図１Ａ～図１Ｎ－３の実施形態に類似する。
【0130】
バリア層１２４、および、金属バルク層１２６の蒸着後、エッチバックプロセスが実行されて、バリア層１２４、および、金属バルク層１２６のギャップ１２０外側の部分を除去し、これにより、第一導電ライン１２２を形成する。いくつかの実施形態において、エッチングプロセスの特徴のため、第二スルーホール１１８に面する第一導電ライン１２２の側壁も、ほぼ平坦である。
【0131】
いくつかの実施形態において、図４Ｂに示されるように、図１Ｉ～図１Ｎ－３に関連して記述される工程が実行されて、これにより、第二誘電体ピラー１２８、強誘電体層１３２、チャネル層１３４、絶縁層１３６、キャッピング層１３８、充填層１４０、および、第二導電ライン１４４を形成する。
【0132】
上述のように、半導体メモリ構造を形成する方法は、交互に配列される第一誘電体層１０４、および、第二誘電体層１０６を有するスタックを形成し、スタックを通過する第一誘電体ピラー１１０を形成するとともに、スタックをエッチングして、複数の第一トレンチ１１２、および、第一トレンチ１１２間のストリップ１１４を形成する工程を有する。いくつかの実施形態において、第一誘電体ピラー１１０は、ストリップ１１４を支持し、これにより、ストリップ１１４の崩壊 、および／または、小刻みな揺れのリスクを減少させる。よって、得られた半導体メモリ装置の製造歩留まりが改善される。
【0133】
このほか、本方法はさらに、犠牲層１１６を第一トレンチ１１２中に形成し、第二誘電体層１０６を第一導電ライン１２２で代替するとともに、第一導電ライン１２２、および、第一誘電体層１０４を有するストリップ１１４’に沿って、チャネル層１３４を形成する工程を有する。その結果、第一導電ライン１２２は、ほぼ平坦な側壁を有するように形成されるとともに、その上に形成されたチャネル層１３４も、ほぼ平坦な形状を有する。よって、得られた半導体メモリ装置のパフォーマンスが改善される。
【0134】
半導体メモリ構造の実施形態が提供される。半導体メモリ構造は、交互にスタックされた誘電体、および、第一導電ラインを有するストリップ、ストリップの第一側に沿って垂直に延伸する第二導電ライン、および、ストリップの第二側に沿って垂直に延伸する誘電体ピラーを有する。誘電体ピラーはストリップを支持し、これにより、ストリップの崩壊、および／または、小刻みな揺れのリスクを減少させ、よって、得られた半導体メモリ装置の製造歩留まりが改善される。
【0135】
いくつかの実施形態において、半導体メモリ構造の形成方法が提供される。本方法は、基板上に、スタックを形成する工程を有し、スタックは、垂直に交互に配列される第一誘電体層、および、第二誘電体層を有する。本方法はさらに、スタックを通過する第一誘電体ピラーを形成する工程、および、スタックをエッチングして、第一トレンチを形成する工程、を有する。第一誘電体ピラーの側壁が、第一トレンチから露出する。本方法はさらに、第一誘電体ピラーを除去して、スルーホールを形成する工程、スタックの第二誘電体層を除去して、第一誘電体層間にギャップを形成する工程、および、ギャップ中に、第一導電ラインを形成する工程、を有する。
【0136】
いくつかの実施形態において、半導体メモリ構造が提供される。半導体メモリ構造はストリップを有し、ストリップは、基板上に交互にスタックされる誘電体層、および、第一導電ラインを有する。半導体メモリ構造はさらに、ストリップの第一側に沿って垂直に延伸する第二導電ライン、ストリップと第二導電ライン間に挟まれるチャネル層、および、ストリップの第一側と反対であるストリップの第二側に沿って垂直に延伸する誘電体ピラー、を有する。
【0137】
いくつかの実施形態において、半導体メモリ構造が提供される。半導体メモリ構造は、第一ワードライン、第一ワードラインから横向けに間隔を隔てた第二ワードライン、第一ワードラインと第二ワードライン間の第一チャネル層、および、第二チャネル層、ならびに、第一ワードラインと第二ワードライン間および第一チャネル層と第二チャネル層間の誘電体ピラーを有する。誘電体ピラーは、第一ワードライン中に延伸する第一突出部分、および、第二ワードライン中に延伸する第二突出部分を有する。
【0138】
前述は、いくつかの施形態の特徴を説明するので、当業者は、本発明の態様をよりよく理解することができる。当業者なら理解できるように、たやすく、本発明を基礎として用いて、その他のプロセス、および、構造を設計、あるいは、修正して、同じ目的を実現する、および／または、紹介される実施形態の同じ長所を達成することができる。当業者ならさらに理解できることは、このような等価構造は、本発明の主旨と範囲を逸脱せず、且つ、それらは、主旨と範囲を逸脱しない条件下で、各種変化、置換、修正を行うことができる。よって、保護範囲は、請求項によって決定されるべきである。また、本発明のいくつかの実施形態が上で開示されているが、それらは、本発明の範囲を制限することを意図しない。
【符号の説明】
【0139】
１００、３００、４００…半導体メモリ構造
１０２…基板
１０４…第一誘電体層
１０６…第二誘電体層
１０８…第一スルーホール
１１０…第一誘電体ピラー
１１２…第一トレンチ
１１４…ストリップ
１１６…犠牲層
１１８…第二スルーホール
１１９…ノッチ
１２０…ギャップ
１２２…第一導電ライン
１２２Ａ…凹部
１２２Ｂ…側壁
１２４…バリア層
１２６…金属バルク層
１２８…第二誘電体ピラー
１２８Ａ…凸側面
１２８Ｂ…平坦な側面
１３０…第二トレンチ
１３１…第一トレンチ
１３２…強誘電体層
１３４…チャネル層
１３６…絶縁層
１３８…カバー層
１４０…充填層
１４２…第三スルーホール
１４４…第二導電ライン
２００…メモリ構造
２０２…半導体基板
２０４…周辺回路
２０６…金属間誘電(ＩＭＤ)層
２０８…コンタクト
２１０…金属層
２１２…ビア
１０２…基板
１０４…第一誘電体層
１０６…第二誘電体層
１０８…第一スルーホール
１１０…第一誘電体ピラー
１１２…第一トレンチ
１１４…ストリップ
１１６…犠牲層
１１８…第二スルーホール
１１９…ノッチ
１２０…ギャップ
１２２…第一導電ライン
１２２Ａ…凹部
１２２Ｂ…側壁
１２４…バリア層
１２６…金属バルク層
１２８…第二誘電体ピラー
１２８Ａ…凸側面
１２８Ｂ…平坦な側面
１３０…第二トレンチ
１３１…第一トレンチ
１３２…強誘電体層
１３４…チャネル層
１３６…絶縁層
１３８…カバー層
１４０…充填層
１４２…第三スルーホール
１４４…第二導電ライン
２００…メモリ構造
２０２…半導体基板
２０４…周辺回路
２０６…金属間誘電(ＩＭＤ)層
２０８…コンタクト
２１０…金属層
２１２…ビア
【図1A】
【図1B】
【図1B-1】
【図1C】
【図1C-1】
【図1D】
【図1D-1】
【図1E】
【図1E-1】
【図1F】
【図1F-1】
【図1G】
【図1G-1】
【図1G-2】
【図1H】
【図1H-1】
【図1H-2】
【図1H-3】
【図1I】
【図1I-1】
【図1I-2】
【図1J】
【図1J-1】
【図1K】
【図1K-1】
【図1K-2】
【図1K-3】
【図1L】
【図1L-1】
【図1M】
【図1M-1】
【図1M-2】
【図1M-3】
【図1N】
【図1N-1】
【図1N-2】
【図1N-3】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】