特開 2023-169858 半導体メモリ装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023169858

(43)【公開日】2023-11-30

(54)【発明の名称】半導体メモリ装置及びその製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20231122BHJP

   H10B 41/27 20230101ALI20231122BHJP

   H01L 21/336 20060101ALI20231122BHJP

   H10B 43/40 20230101ALI20231122BHJP

   H10B 41/40 20230101ALI20231122BHJP

【ＦＩ】

H10B43/27

H10B41/27

H01L29/78 371

H10B43/40

H10B41/40

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022196046

(22)【出願日】2022-12-08

(31)【優先権主張番号】10-2022-0060409

(32)【優先日】2022-05-17

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】チェ ウン ソク

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP01

5F083EP22

5F083EP76

5F083ER21

5F083GA10

5F083GA27

5F083JA37

5F083JA56

5F083MA06

5F083MA16

5F083MA18

5F083MA19

5F101BA00

5F101BB02

5F101BD16

5F101BD30

5F101BD34

5F101BE07

(57)【要約】

【課題】工程を単純化できる半導体メモリ装置及びその製造方法を提供する。
【解決手段】本技術は、メモリセル領域及びコンタクト領域を含む半導体基板と、上記半導体基板上の第１積層体と、上記半導体基板と上記第１積層体との間の第２積層体と、上記メモリセル領域で、上記半導体基板の上面に交差する垂直方向に延びて上記第１積層体及び上記第２積層体を貫通する複数のセルプラグと、上記コンタクト領域で、上記垂直方向に延びて上記第１積層体を貫通する複数の支持台と、を含み、上記第２積層体は、上記複数の支持台と異なるレベルに配置された半導体メモリ装置を含む。
【選択図】図２ｂ

【特許請求の範囲】

【請求項1】

メモリセル領域及びコンタクト領域を含む半導体基板と、
上記半導体基板上の第１積層体と、
上記半導体基板と上記第１積層体との間の第２積層体と、
上記メモリセル領域で、上記半導体基板の上面に交差する垂直方向に延びて上記第１積層体及び上記第２積層体に配置される複数のセルプラグと、
上記コンタクト領域で、上記垂直方向に延びて上記第１積層体に配置される複数の支持台と、を含み、
上記第２積層体は、上記複数の支持台と異なるレベルに配置されたことを特徴とする半導体メモリ装置。

【請求項2】

上記複数の支持台は、上記第１積層体を貫通して、上記垂直方向に延びた垂直部及び上記垂直部の側壁を囲む絶縁部を含むことを特徴とする請求項１に記載の半導体メモリ装置。

【請求項3】

上記第１積層体は、上記垂直方向に交互に積層された複数の層間絶縁膜及び複数の導電膜を含み、
上記絶縁部は、上記複数の導電膜と上記垂直部との間に配置されたことを特徴とする請求項２に記載の半導体メモリ装置。

【請求項4】

上記複数の支持台は、上記垂直方向に延びたポリシリコン及び上記ポリシリコンの側壁を囲むシリコン酸化物を含むことを特徴とする請求項１に記載の半導体メモリ装置。

【請求項5】

上記シリコン酸化物は、上記ポリシリコン及び上記第１積層体の間に配置されたことを特徴とする請求項４に記載の半導体メモリ装置。

【請求項6】

上記複数の支持台は、半導体物質及び上記半導体物質の酸化物を含むことを特徴とする請求項１に記載の半導体メモリ装置。

【請求項7】

上記第１積層体は、上記コンタクト領域上で階段構造に形成され、
上記支持台は、上記第１積層体の上記階段構造を貫通することを特徴とする請求項１に記載の半導体メモリ装置。

【請求項8】

周辺回路構造を含む半導体基板と、
上記半導体基板の上面に交差する垂直方向に交互に積層された複数の第１層間絶縁膜及び複数の第１導電膜を含む第１積層体と、
上記第１積層体と上記半導体基板との間に配置され、上記垂直方向に交互に積層された複数の第２層間絶縁膜及び複数の第２導電膜を含む第２積層体と、
上記第１積層体及び上記第２積層体に配置されるセルプラグと、
上記第１積層体に配置され、上記垂直方向にセルプラグよりも短く形成された第１支持台と、
上記第２積層体と上記周辺回路構造との間に配置された連結構造と、を含むことを特徴とする半導体メモリ装置。

【請求項9】

上記第１積層体は、階段構造を含み、
上記第２積層体は、上記第１積層体の上記階段構造と上記半導体基板との間の領域を開口させるように形成され、
上記第１支持台は、上記第１積層体の上記階段構造を貫通することを特徴とする請求項８に記載の半導体メモリ装置。

【請求項10】

上記第１積層体及び上記第２積層体を貫通する第２支持台をさらに含み、
上記第１支持台は、上記第２支持台よりも上記垂直方向に短く形成されたことを特徴とする請求項８に記載の半導体メモリ装置。

【請求項11】

上記第２支持台は、上記セルプラグと同じ物質で形成されたことを特徴とする請求項１０に記載の半導体メモリ装置。

【請求項12】

上記第１支持台は、上記垂直方向に延びた垂直部及び上記垂直部と上記複数の導電膜との間に配置された絶縁部を含み、
上記絶縁部は、上記垂直部と異なった物質で形成されたことを特徴とする請求項８に記載の半導体メモリ装置。

【請求項13】

第１方向に交互に積層された複数の第１物質膜及び複数の第２物質膜を含む第１予備積層体を形成するステップと、
上記第１予備積層体を貫通する第１支持台を形成するステップと、
上記第１予備積層体上に上記第１方向に交互に積層された複数の第３物質膜及び複数の第４物質膜を含み、上記第１支持台を露出する第２予備積層体を形成するステップと、
上記第１支持台を覆うギャップ充填絶縁膜を形成するステップと、
上記第１予備積層体及び上記第２予備積層体を貫通するセルプラグを形成するステップと、
上記第１予備積層体及び上記第２予備積層体を貫通するスリットを形成するステップと、
上記スリットを介して上記複数の第２物質膜及び上記複数の第４物質膜を除去することで、上記複数の第２物質膜の除去された複数の第１開口部及び上記複数の第４物質膜の除去された複数の第２開口部を形成するステップと、
上記複数の第１開口部を介して上記第１支持台の側壁を酸化させるステップと、
上記複数の第１開口部及び上記複数の第２開口部のそれぞれの内部に導電膜を形成するステップと、を含むことを特徴とする半導体メモリ装置の製造方法。

【請求項14】

上記第１支持台は、上記複数の第１物質膜及び上記複数の第２物質膜に対するエッチング選択比を有する物質で形成されたことを特徴とする請求項１３に記載の半導体メモリ装置の製造方法。

【請求項15】

上記第１支持台は、ポリシリコンで形成されたことを特徴とする請求項１４に記載の半導体メモリ装置の製造方法。

【請求項16】

上記セルプラグを形成する間、上記第１予備積層体及び上記第２予備積層体を貫通する第２支持台を形成することを特徴とする請求項１４に記載の半導体メモリ装置の製造方法。

【請求項17】

上記第２予備積層体は、階段構造に形成された端部を含み、
上記第２支持台は、上記第２予備積層体の上記階段構造を貫通することを特徴とする請求項１６に記載の半導体メモリ装置の製造方法。

【請求項18】

上記第１予備積層体は、階段構造に形成された端部を含み、
上記第１支持台は、上記第２予備積層体の上記階段構造を貫通することを特徴とする請求項１４に記載の半導体メモリ装置の製造方法。

【請求項19】

上記第１予備積層体は、第１基板上に形成され、
上記第１基板は、上記導電膜を形成した以後に除去されることを特徴とする請求項１４に記載の半導体メモリ装置の製造方法。

【請求項20】

上記第１基板を除去する前に、
上記セルプラグに連結されたビット線を形成するステップと、
上記ビット線に接続された第１連結構造を形成するステップと、
周辺回路構造、上記周辺回路構造に接続された第２連結構造を含む第２基板が提供されるステップと、
上記第１連結構造と上記第２連結構造とを相互ボンディングするステップと、をさらに含むことを特徴とする請求項１９に記載の半導体メモリ装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体メモリ装置及びその製造方法に関し、より具体的には、３次元半導体メモリ装置及びその製造方法に関する。

【背景技術】

【0002】

一般に不揮発性メモリ装置とは、電気的にデータの消去（ｅｒａｓｅ）及び格納（ｐｒｏｇｒａｍ）が可能であり、電源が遮断されてもデータの保存が可能な素子である。これによって、最近様々な分野で不揮発性メモリ装置の使用が増加している。

【0003】

不揮発性メモリ装置は、様々な形態のメモリセルトランジスタを構成しており、セルアレイ構造によってＮＡＮＤ型（ＮＡＮＤ ｔｙｐｅ）とＮＯＲ型（ＮＯＲ ｔｙｐｅ）に大きく分けられる。ＮＡＮＤ型不揮発性メモリ装置とＮＯＲ型不揮発性メモリ装置は、高集積化と高速性に大別されるそれぞれの長短を有している。

【0004】

特に、ＮＡＮＤ型不揮発性メモリ装置は、複数のメモリセルトランジスタを直列に連結したセルストリング（ｓｔｒｉｎｇ）構造を有するため、高集積化に有利である。そして、ＮＡＮＤ型不揮発性メモリ装置は、複数個のメモリセルトランジスタに格納された情報を同時に変更する動作方式を採用するので、情報更新（ｕｐｄａｔｅ）速度が上記ＮＯＲ型不揮発性メモリ装置に比べて格段に早い。このような高い集積度及び早い更新速度によって、ＮＡＮＤ型不揮発性メモリ装置は、デジタルカメラまたはＭＰ３プレーヤーなどのように大容量記憶装置（ｍａｓｓ ｓｔｏｒａｇｅ）を要する携帯用電子機器に主に使用される。

【0005】

このようなＮＡＮＤ型不揮発性メモリ装置の長所を促進及び強調し続ける方向に研究開発されており、これによって３次元構造のＮＡＮＤ型不揮発性メモリ装置が開発されている。

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明の実施形態は、工程を単純化できる半導体メモリ装置を提供する。

【課題を解決するための手段】

【0007】

本発明の実施形態に係る半導体メモリ装置は、メモリセル領域及びコンタクト領域を含む半導体基板と、上記半導体基板上の第１積層体と、上記半導体基板と上記第１積層体との間の第２積層体と、上記メモリセル領域で、上記半導体基板の上面に交差する垂直方向に延びて上記第１積層体及び上記第２積層体を貫通する複数のセルプラグと、上記コンタクト領域で、上記垂直方向に延びて上記第１積層体を貫通する複数の支持台と、を含み、上記第２積層体は、上記複数の支持台と異なるレベルに配置された半導体メモリ装置を含むことができる。

【0008】

本発明の実施形態に係る半導体メモリ装置は、周辺回路構造を含む半導体基板と、上記半導体基板の上面に交差する垂直方向に交互に積層された複数の第１層間絶縁膜及び複数の第１導電膜を含む第１積層体と、上記第１積層体と上記半導体基板との間に配置され、上記垂直方向に交互に積層された複数の第２層間絶縁膜及び複数の第２導電膜を含む第２積層体と、上記第１積層体及び上記第２積層体を貫通するセルプラグと、上記第１積層体を貫通して、上記垂直方向にセルプラグよりも短く形成された第１支持台と、上記第２積層体と上記周辺回路構造との間に配置された連結構造と、を含むことができる。

【0009】

本発明の実施形態に係る半導体メモリ装置の製造方法は、第１方向に交互に積層された複数の第１物質膜及び複数の第２物質膜を含む第１予備積層体を形成するステップと、上記第１予備積層体を貫通する第１支持台を形成するステップと、上記第１予備積層体上に上記第１方向に交互に積層された複数の第３物質膜及び複数の第４物質膜を含み、上記第１支持台を露出する第２予備積層体を形成するステップと、上記第１支持台を覆うギャップ充填絶縁膜を形成するステップと、上記第１予備積層体及び上記第２予備積層体を貫通するセルプラグを形成するステップと、上記第１予備積層体及び上記第２予備積層体を貫通するスリットを形成するステップと、上記スリットを介して上記複数の第２物質膜及び上記複数の第４物質膜を除去することで、上記複数の第２物質膜の除去された複数の第１開口部及び上記複数の第４物質膜の除去された複数の第２開口部を形成するステップと、上記複数の第１開口部を介して上記第１支持台の側壁を酸化させるステップと、上記複数の第１開口部及び上記複数の第２開口部のそれぞれの内部に導電膜を形成するステップと、を含むことができる。

【発明の効果】

【0010】

本技術は、複数の積層構造における支持台形成のための別途工程を設けることなく、セルプラグ及び支持台を同時に設けることで工程を単純化することができる。

【図面の簡単な説明】

【0011】

【図1】本発明の実施形態に係る半導体メモリ装置を概略的に示すブロック図である。

【図2a】本発明の一実施形態に係る半導体メモリ装置の断面図である。

【図2b】本発明の一実施形態に係る半導体メモリ装置の断面図である。

【図3】図２ｂに示された領域Ａを拡大した断面図である。

【図4】本発明の一実施形態に係る半導体メモリ装置の製造方法を概略的に示すフロー図である。

【図5a】本発明の実施形態に係るメモリブロックの製造方法を説明するための断面図である。

【図5b】本発明の実施形態に係るメモリブロックの製造方法を説明するための断面図である。

【図5c】本発明の実施形態に係るメモリブロックの製造方法を説明するための断面図である。

【図5d】本発明の実施形態に係るメモリブロックの製造方法を説明するための断面図である。

【図5e】本発明の実施形態に係るメモリブロックの製造方法を説明するための断面図である。

【図5f】本発明の実施形態に係るメモリブロックの製造方法を説明するための断面図である。

【図5g】本発明の実施形態に係るメモリブロックの製造方法を説明するための断面図である。

【図5h】本発明の実施形態に係るメモリブロックの製造方法を説明するための断面図である。

【図5i】本発明の実施形態に係るメモリブロックの製造方法を説明するための断面図である。

【図5j】本発明の実施形態に係るメモリブロックの製造方法を説明するための断面図である。

【図6】本発明の実施形態に係る周辺回路構造を示す断面図である。

【図7a】図４に示されたステップＳ３についての一実施形態を示す断面図である。

【図7b】図４に示されたステップＳ３についての一実施形態を示す断面図である。

【図8a】図４に示されたステップＳ５及びステップＳ７についての一実施形態を示す断面図である。

【図8b】図４に示されたステップＳ５及びステップＳ７についての一実施形態を示す断面図である。

【図9】本発明の実施形態に係るメモリシステムの構成を示すブロック図である。

【図10】本発明の実施形態に係るコンピューティングシステムの構成を示すブロック図である。

【発明を実施するための形態】

【0012】

本明細書または出願において開始される本発明の概念による実施形態についての特定の構造上及び機能上の説明は、本発明の概念による実施形態を説明するために例示されたものである。本発明の概念による実施形態は、本明細書または出願において説明する実施形態に限定されると解釈されるべきではなく、様々な形態で実施されることができる。

【0013】

本発明の実施形態で第１及び第２などの用語は、様々な構成要素を説明するのに使われるが、上記構成要素は、上記用語によって限定されない。上記用語は、一つの構成要素を他の構成要素から区別する目的で使われる。例えば、本発明の概念による権利範囲から離脱されないまま、第１構成要素は第２構成要素と名付けられ、同様に、第２構成要素は第１構成要素とも名付けられうる。

【0014】

図１は、本発明の実施形態に係る半導体メモリ装置を概略的に示すブロック図である。

【0015】

図１を参照すると、半導体メモリ装置は、基板ＳＵＢ上に配置された周辺回路構造体ＰＣ及びメモリブロックＢＬＫ１～ＢＬＫｋを含んでもよい。メモリブロックＢＬＫ１～ＢＬＫｋは、周辺回路構造体ＰＣに重畳されてもよい。

【0016】

基板ＳＵＢは、単結晶半導体膜であってもよい。例えば、基板ＳＵＢは、バルク（ｂｕｌｋ）シリコン基板、シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板、ゲルマニウム基板、ゲルマニウム・オン・インシュレータ（ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）基板、シリコン－ゲルマニウム基板、または選択エピタキシャル成長（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）方式を通じて形成されたエピタキシャル薄膜であり得る。

【0017】

周辺回路構造体ＰＣは、メモリブロックＢＬＫ１～ＢＬＫｋの動作を制御するための回路を構成するローデコーダ、コラムデコーダ、ページバッファ、制御回路などを含んでもよい。例えば、周辺回路構造体ＰＣは、メモリブロックＢＬＫ１～ＢＬＫｋと電気的に連結されるＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、レジスタ（ｒｅｓｉｓｔｏｒ）、及びキャパシタ（ｃａｐａｃｉｔｏｒ）などを含んでよい。周辺回路構造体ＰＣは、基板ＳＵＢとメモリブロックＢＬＫ１～ＢＬＫｋとの間に配置されてもよい。

【0018】

メモリブロックＢＬＫ１～ＢＬＫｋのそれぞれは、ソース構造、ビット線、ソース構造とビット線に電気的に連結されたセルストリング、セルストリングに電気的に連結されたワード線、及びセルストリングに電気的に連結されたセレクト線を含んでもよい。セルストリングのそれぞれは、チャネル構造によって直列に連結されたメモリセル及びセレクトトランジスタを含んでもよい。セレクト線のそれぞれは、それに対応するセレクトトランジスタのゲート電極として利用され、ワード線のそれぞれは、それに対応するメモリセルのゲート電極として利用される。

【0019】

他の実施形態として、基板ＳＵＢ、周辺回路構造体ＰＣ、及びメモリブロックＢＬＫ１～ＢＬＫｋは、図１に示された手順に対する逆順に積層されてもよい。この場合、周辺回路構造体ＰＣは、メモリブロックＢＬＫ１～ＢＬＫｋ上に配置されてもよい。

【0020】

図２ａ及び図２ｂは、本発明の一実施形態に係る半導体メモリ装置の断面図である。

【0021】

図２ａ及び図２ｂを参照すると、半導体メモリ装置は、メモリセル領域Ｒａ及びコンタクト領域Ｒｂを含む基板１０、ゲート積層体ＧＳＴ、チャネル構造ＣＨ、メモリ膜ＭＬ、配線アレイ４１、第１連結構造Ｃ１、第２連結構造Ｃ２、及び周辺回路のトランジスタＴＲを含んでもよい。

【0022】

基板１０は、図１を参照して説明した基板ＳＵＢと同様に構成されてもよい。トランジスタＴＲは、図１に示された周辺回路構造体ＰＣの一部を構成してもよい。トランジスタＴＲは、基板１０の活性領域に形成されてもよい。基板１０の活性領域は、基板１０内の素子分離膜１３によって区画されてもよい。トランジスタＴＲは、ゲート絶縁膜１７、ゲート電極１９、及びゲート電極１９の両側の活性領域内に形成されたジャンクション１５ａ、１５ｂを含んでもよい。

【0023】

基板１０上に第２連結構造Ｃ２及び第２絶縁構造１２が配置されてもよい。第２連結構造Ｃ２のそれぞれは、多数の導電膜６１、６３、６５、６７、６９、７１、７３、７５を含んでもよい。第２絶縁構造１２は、トランジスタＴＲを覆ってもよい。第２連結構造Ｃ２は、第２絶縁構造１２の内部に配置されてもよい。第２絶縁構造１２は、２つ以上の絶縁膜を含んでもよい。

【0024】

第２絶縁構造１２上に第１連結構造Ｃ１及び第１絶縁構造３５が配置されてもよい。第１連結構造Ｃ１のそれぞれは、複数の導電膜４３、４５を含んでもよい。第１絶縁構造３５は、第２絶縁構造１２を覆ってもよい。第１連結構造Ｃ１は、第１絶縁構造３５の内部に配置されてもよい。第１絶縁構造３５は、２つ以上の絶縁膜を含んでもよい。

【0025】

第１連結構造Ｃ１を構成する複数の導電膜４３、４５は、第１ボンディング金属４５を含んでもよい。第２連結構造Ｃ２を構成する複数の導電膜６１、６３、６５、６７、６９、７１、７３、７５は、第２ボンディング金属７５を含んでもよい。第１ボンディング金属４５と第２ボンディング金属７５は、相互ボンディングされてもよい。

【0026】

配線アレイ４１は、第１絶縁構造３５の内部に配置されてもよく、第１連結構造Ｃ１に重畳されてもよい。ゲート積層体ＧＳＴは、少なくとも１つの絶縁膜を挟んで配線アレイ４１に重畳されてもよい。一実施形態として、ゲート積層体ＧＳＴと配線アレイ４１との間に上部絶縁膜３１が配置されてもよい。

【0027】

ゲート積層体ＧＳＴは、配線アレイ４１とソース膜８１との間に配置されてもよい。ゲート積層体ＧＳＴは、複数の層間絶縁膜ＩＬＤ１、ＩＬＤ２及び複数の導電膜ＣＰ１、ＣＰ２を含んでもよい。複数の層間絶縁膜ＩＬＤ１、ＩＬＤ２及び複数の導電膜ＣＰ１、ＣＰ２は、基板１０の上面に交差する垂直方向Ｙに交互に積層されてもよい。ゲート積層体ＧＳＴは、垂直方向Ｙに積層された２つ以上の積層体を含んでもよい。一実施形態として、ゲート積層体ＧＳＴは、垂直方向Ｙに積層された第１積層体ＧＳＴ１及び第２積層体ＧＳＴ２を含んでもよい。この場合、複数の層間絶縁膜ＩＬＤ１、ＩＬＤ２は、第１積層体ＧＳＴ１を形成する複数の第１層間絶縁膜ＩＬＤ１及び第２積層体ＧＳＴ２を形成する複数の第２層間絶縁膜ＩＬＤ２に区分され、複数の導電膜ＣＰ１、ＣＰ２は、第１積層体ＧＳＴ１を形成する複数の第１導電膜ＣＰ１及び第２積層体ＧＳＴ２を形成する複数の第２導電膜ＣＰ２に区分される。

【0028】

複数の導電膜ＣＰ１、ＣＰ２の中の少なくとも１つの導電膜は、ソースセレクト線として利用され、少なくとも１つの導電膜は、ドレンセレクト線として利用され、ドレンセレクト線とソースセレクト線との間の導電膜は、ワード線として利用されてもよい。一実施形態として、図２ａ及び図２ｂに示された配線アレイ４１に隣接した第２導電膜ＣＰ２は、ドレンセレクト線として利用されてもよく、ソース膜８１に隣接した第１導電膜ＣＰ１は、ソースセレクト線として利用されてもよく、残りの導電膜ＣＰ１、ＣＰ２のそれぞれは、ワード線として利用されてもよい。他の一実施形態として、複数の導電膜ＣＰ１、ＣＰ２の中の図２ａ及び図２ｂに示した配線アレイ４１に隣接した第１導電膜ＣＰ１は、ドレンセレクト線として利用されてもよく、ソース膜８１に隣接した第２導電膜ＣＰ２は、ソースセレクト線として利用されてもよく、残りの導電膜ＣＰ１、ＣＰ２は、ダミーワード線及びワード線として利用されてもよい。ドレンセレクト線及びソースセレクト線に隣接した導電膜の中の少なくともいずれか1つがダミーワード線として利用されてもよい。

【0029】

複数の層間絶縁膜ＩＬＤ１、ＩＬＤ２及び複数の導電膜ＣＰ１、ＣＰ２は、垂直方向Ｙに交差する平面で第１方向Ｘ及び第２方向Ｚに延びてもよい。第１方向Ｘに延びた線と第２方向Ｚに延びた線は、互いに交差してもよい。一実施形態として、第１方向Ｘに延びた線と第２方向Ｚに延びた線は、互いに直交してもよい。複数の層間絶縁膜ＩＬＤ１、ＩＬＤ２及び複数の導電膜ＣＰ１、ＣＰ２は、基板１０のメモリセル領域Ｒａ上に配置されてもよく、基板１０のコンタクト領域Ｒｂ上に延びてもよい。コンタクト領域Ｒｂ上のゲート積層体ＧＳＴの一部は、絶縁膜８３で覆われてもよい。

【0030】

図２ａを参照すると、チャネル構造ＣＨは、複数の層間絶縁膜ＩＬＤ１、ＩＬＤ２及び複数の導電膜ＣＰ１、ＣＰ２を貫通してもよい。チャネル構造ＣＨのそれぞれは、それに対応するメモリ膜ＭＬで取り囲まれた側壁を含んでもよい。チャネル構造ＣＨ及びメモリ膜ＭＬは、セルプラグＣＰＬを形成することができる。

【0031】

チャネル構造ＣＨは、上部コンタクト２７を介して配線アレイ４１と連結されてもよい。上部コンタクト２７は、上部絶縁膜３１を貫通してもよい。配線アレイ４１と第２積層体ＧＳＴ２との間の上部絶縁膜３１及び上部コンタクト２７の個数及び形態は、図示したものに限定されるものではなく、様々に変更されることができる。配線アレイ４１は、チャネル構造ＣＨに連結されたビット線を含んでもよい。

【0032】

図示は省略するが、チャネル構造ＣＨのそれぞれは、メモリ膜ＭＬによって取り囲まれたチャネル膜、キャッピングパターン及びチャネル構造の中心領域を成すコア柱を含んでもよい。チャネル膜は、それに対応するメモリセルストリングのチャネル領域として利用される。一実施形態として、チャネル膜はシリコンを含んでもよい。キャッピングパターンは、ジャンクションのためのドーパントを含むシリコン、ゲルマニウム、またはこれらの組み合わせで構成されてもよい。ジャンクションのためのドーパントは、ｎ型不純物及びｐ型不純物の中の少なくとも1つを含んでもよい。一実施形態として、キャッピングパターンは、ｎ型ドープトシリコンで構成されてもよい。

【0033】

セルプラグＣＰＬの間に垂直絶縁体ＶＩが配置されてもよい。垂直絶縁体ＶＩによってゲート積層体ＧＳＴが区画されてもよい。

【0034】

図２ｂを参照すると、複数の層間絶縁膜ＩＬＤ１、ＩＬＤ２及び複数の導電膜ＣＰ１、ＣＰ２は、基板１０のコンタクト領域Ｒｂ上で階段構造を形成してもよい。基板１０のコンタクト領域Ｒｂ上で複数の導電膜ＣＰ１、ＣＰ２は、第１方向Ｘに互いに異なる長さに延びることで階段構造を形成することができる。一実施形態として、複数の導電膜ＣＰ１、ＣＰ２は、配線アレイ４１から遠くなるほど第１方向Ｘに長く延びることで階段構造を形成することができる。階段構造によって露出した複数の導電膜ＣＰ１、ＣＰ２の端部に導電性コンタクト２５が連結されてもよい。

【0035】

導電性コンタクト２５は、それに対応する導電膜の端部から配線アレイ４１に向けて延びてもよい。複数の層間絶縁膜ＩＬＤ１、ＩＬＤ２及び複数の導電膜ＣＰ１、ＣＰ２によって形成された階段構造は、ギャップ充填絶縁膜２１で覆われてもよい。上部絶縁膜３１は、ギャップ充填絶縁膜２１に重畳されるように延びてもよい。第２絶縁構造１２に含まれた一部の絶縁膜は、配線アレイ４１と上部絶縁膜３１との間に延びてもよい。導電性コンタクト２５は、ギャップ充填絶縁膜２１及び上部絶縁膜３１を貫通するように垂直方向Ｙに延びてもよい。導電性コンタクト２５は、コンタクトプラグ３３を経由して配線アレイ４１に接続されてもよい。コンタクトプラグ３３は、配線アレイ４１と導電性コンタクト２５との間の第２絶縁構造１２内に配置されてもよい。配線アレイ４１は、導電性コンタクト２５に接続された連結配線を含んでもよい。

【0036】

複数の導電膜ＣＰ１、ＣＰ２のそれぞれは、導電性コンタクト２５、コンタクトプラグ３３、配線アレイ４１の連結配線、第１連結構造Ｃ１及び第２連結構造Ｃ２を経由してそれに対応するトランジスタＴＲに接続されてもよい。

【0037】

図２ａ及び図２ｂを参照すると、ゲート積層体ＧＳＴ、チャネル構造ＣＨ、及びメモリ膜ＭＬによってセルストリングが定義されることができる。セルストリングは、図１に示されたメモリブロックＢＬＫ１～ＢＬＫｋのそれぞれに含まれてもよい。セルストリングのチャネル構造ＣＨは、配線アレイ４１のビット線とソース膜８１に電気的に連結されてもよい。

【0038】

コンタクト領域Ｒｂ上の複数の層間絶縁膜ＩＬＤ１、ＩＬＤ２及び複数の導電膜ＣＰ１、ＣＰ２は、複数の支持台ＳＰ１、ＳＰ２によって貫通されてもよい。複数の支持台ＳＰ１、ＳＰ２は、複数の第１支持台ＳＰ１及び複数の第２支持台ＳＰ２を含んでもよい。

【0039】

複数の第１支持台ＳＰ１は、複数の層間絶縁膜ＩＬＤ１、ＩＬＤ２及び複数の導電膜ＣＰ１、ＣＰ２の中のソース膜８１及び絶縁膜８３に隣接した一部を貫通することで、セルプラグＣＰＬよりも短い長さに形成されることができる。一実施形態として、複数の第１支持台ＳＰ１は、第１積層体ＧＳＴ１の第１層間絶縁膜ＩＬＤ１及び第１導電膜ＣＰ１を貫通してもよい。この時、第２積層体ＧＳＴ２は、第１積層体ＧＳＴ１と配線アレイ４１との間に配置されてもよく、第１積層体ＧＳＴ１の端部を開口させるように形成されてもよい。複数の第１支持台ＳＰ１は、第２積層体ＧＳＴ２によって開口された第１積層体ＧＳＴ１の端部を貫通してもよい。 言い換えれば、第２積層体ＧＳＴ２は、複数の第１支持台ＳＰ１と基板１０との間の領域を開口するように形成されてもよく、複数の第１支持台ＳＰ１と異なるレベルに配置されてもよい。

【0040】

複数の第２支持台ＳＰ２は、ゲート積層体ＧＳＴの積層体を貫通してもよい。一実施形態として、複数の第２支持台ＳＰ２は、第１積層体ＧＳＴ１及び第２積層体ＧＳＴ２を貫通してもよい。複数の第２支持台ＳＰ２の中の少なくとも1つは、ギャップ充填絶縁膜２１を貫通する部分を含んでもよい。複数の第２支持台ＳＰ２は、セルプラグＣＰＬと同じ構造及び同じ物質膜で形成されてもよい。一実施形態として、それぞれの第２支持台ＳＰ２は、支持チャネル構造ＣＨ`及び支持メモリ膜ＭＬ`を含んでもよい。支持チャネル構造ＣＨ`は、セルプラグＣＰＬのチャネル構造ＣＨと同じ物質膜で形成されてもよい。支持メモリ膜ＭＬ`は、セルプラグＣＰＬのメモリ膜ＭＬと同じ物質膜で形成されてもよく、支持チャネル構造ＣＨ`の側壁を囲んでもよい。支持メモリ膜ＭＬ`及びメモリ膜ＭＬのそれぞれは、トンネル絶縁膜、データ格納膜、及びブロッキング絶縁膜を含んでもよい。

【0041】

第１支持台ＳＰ１は、第２支持台ＳＰ２よりも短い長さに形成されてもよく、第２支持台ＳＰ２と異なる構造に形成されてもよい。以下、図３を参照して第１支持台ＳＰ１についてより具体的に説明する。

【0042】

図３は、図２ｂに示された領域Ａを拡大した断面図である。

【0043】

図３を参照すると、第１支持台ＳＰ１は、第１積層体ＧＳＴ１を貫通する部分及びギャップ充填絶縁膜２１で覆われる部分を含んでもよい。第１支持台ＳＰ１は、垂直部ＶＰ及び絶縁部ＩＰを含んでもよい。第１支持台ＳＰ１は、図２ｂを参照して説明した垂直方向Ｙに延びた垂直部ＶＰ及び垂直部ＶＰの側壁を囲む絶縁部ＩＰを含んでもよい。垂直部ＶＰは、ゲート積層体ＧＳＴを形成する工程におけるエッチング選択比を考慮して選択された物質を含んでもよい。一実施形態として、垂直部ＶＰは、半導体物質を含んでもよい。絶縁部ＩＰは、垂直部ＶＰの酸化物で形成されてもよい。一実施形態として、垂直部ＶＰは、ポリシリコンを含んでもよく、絶縁部ＩＰは、シリコン酸化物を含んでもよい。絶縁部ＩＰは、複数の第１導電膜ＣＰ１と垂直部ＶＰとの間に配置されてもよい。絶縁部ＩＰは、第１積層体ＧＳＴ１の複数の第１導電膜ＣＰ１と同一レベルで凸状で、複数の第１層間絶縁膜ＩＬＤ１と同一レベルで凹状の形態であってもよい。絶縁部ＩＰの形態は、図示された例に制限されなく様々に変更することができる。これによって、垂直部ＶＰが導電物で形成されても、第１積層体ＧＳＴ1の複数の第１導電膜ＣＰ１が絶縁部ＩＰによって垂直部ＶＰから絶縁されることができる。

【0044】

図４は、本発明の一実施形態に係る半導体メモリ装置の製造方法を概略的に示すフロー図である。

【0045】

図４を参照すると、半導体メモリ装置の製造方法は、第１基板上にメモリセルアレイ、第１配線アレイ、及び第１連結構造を形成するステップＳ１Ａ、第２基板上に周辺回路構造及び第２連結構造を形成するステップＳ２Ａ、第１連結構造及び第２連結構造を互いに接着するステップＳ３、第１基板を除去するステップＳ５、及びソース膜を形成するステップＳ７を含むことができる。

【0046】

図５ａ～図５ｊは、本発明の実施形態に係るメモリブロックの製造方法を説明するための断面図である。

【0047】

図４及び図５ａを参照すると、ステップＳ１Ａは、メモリセル領域Ｒａ及びコンタクト領域Ｒｂを含む第１基板１００上で行われることができる。ステップＳ１Ａは、第１基板１００上に第１物質膜１１１及び第２物質膜１１３を一層ずつ交互に積層するステップを含んでもよい。第１基板１００上に第１物質膜１１１及び第２物質膜１１３が交互に積層されている構造を、第１予備積層体１１０として定義する。

【0048】

第１基板１００は、第１物質膜１１１及び第２物質膜１１３と異なるエッチング率を有する物質で形成されてもよい。例えば、基板１００は、シリコンを含んでもよい。

【0049】

第２物質膜１１３は、第１物質膜１１１と異なる物質で形成されてもよい。一実施形態として、第１物質膜１１１は、図２ｂを参照して説明した層間絶縁膜ＩＬＤのための絶縁物であってもよい。第２物質膜１１３は、犠牲膜のための物質であって、図２ｂを参照して説明した層間絶縁膜ＩＬＤと異なるエッチング率を有する物質であってもよい。例えば、第１物質膜１１１は、シリコン酸化物を含み、第２物質膜１１３は、シリコン窒化物を含んでもよい。以下の図面において、第１物質膜１１１が絶縁物で形成され、第２物質膜１１３が犠牲膜で形成された実施形態を示すが、本発明はこれに制限されない。第１物質膜１１１及び第２物質膜１１３の物性は様々に変更されることができる。

【0050】

第１物質膜１１１及び第２物質膜１１３は、メモリセル領域Ｒａ上からコンタクト領域Ｒｂ上に延びてもよい。第１物質膜１１１及び第２物質膜１１３は、コンタクト領域Ｒｂ上で階段構造を形成するように、側部に、互い異なる長さに延びてもよい。第１予備積層体１１０の階段構造を第１階段部として定義することができる。第１階段部によって露出した第２物質膜１１３の端部は、第１パッド領域ＰＡＤ１として定義されることができる。

【0051】

ステップＳ１Ａは、第１予備積層体１１０の第１階段部上に第１ギャップ充填絶縁膜１１５を形成するステップを含んでもよい。第１ギャップ充填絶縁膜１１５は、第１階段部を介して露出した第１パッド領域ＰＡＤ１を覆ってもよい。

【0052】

ステップＳ１Ａは、第１ギャップ充填絶縁膜１１５及び第１予備積層体１１０を貫通する第１トレンチＴ１、第１ホールＨ１、第２ホールＨ２、及び第３ホールＨ３を形成するステップを含んでもよい。第１トレンチＴ１は、メモリセル領域Ｒａで第１予備積層体１１０を貫通してもよい。第１ホールＨ１は、メモリセル領域Ｒａで第１予備積層体１１０を貫通してもよく、第１トレンチＴ１の両側に配置されてもよい。第２ホールＨ２及び第３ホールＨ３は、コンタクト領域Ｒｂで第１予備積層体１１０を貫通してもよい。それぞれの第２ホールＨ２は、第１パッド領域ＰＡＤ１に重畳された第１ギャップ充填絶縁膜１１５を貫通して、第１パッド領域ＰＡＤ１の下の少なくとも一層の第１物質膜１１１及び少なくとも一層の第２物質膜１１３を貫通してもよい。それぞれの第３ホールＨ３は、第１パッド領域ＰＡＤ１とメモリセル領域Ｒａとの間に配置されてもよい。

【0053】

以後、第１トレンチＴ１、第１ホールＨ１、第２ホールＨ２、及び第３ホールＨ３を、下部支持台２３０でそれぞれ満たしてもよい。それぞれの下部支持台２３０は、第１物質膜１１１及び第２物質膜１１３に対するエッチング選択比を有する物質で形成されてもよい。一実施形態として、下部支持台２３０は、半導体物質で形成されてもよい。例えば、下部支持台２３０は、ポリシリコンで形成されてもよい。本発明の実施形態はこれに制限されない。

【0054】

図４及び図５ｂを参照すると、ステップＳ１Ａは、第１予備積層体１１０上に第３物質膜２１１及び第４物質膜２１３を一層ずつ交互に積層するステップを含んでもよい。第１予備積層体１１０上に第３物質膜２１１及び第４物質膜２１３が交互に積層されている構造を第２予備積層体２１０として定義する。

【0055】

第２予備積層体２１０の第３物質膜２１１は、第１予備積層体１１０の第１物質膜１１１と同じ物質で形成されてもよく、第２予備積層体２１０の第４物質膜２１３は、第１予備積層体１１０の第２物質膜１１３と同じ物質で形成されてもよい。

【0056】

第３物質膜２１１及び第４物質膜２１３は、メモリセル領域Ｒａ上からコンタクト領域Ｒｂ上に延びてもよい。第３物質膜２１１及び第４物質膜２１３は、コンタクト領域Ｒｂ上で階段構造を形成するように、側部に、互いに異なる長さに延びてもよい。第２予備積層体２１０の階段構造を第２階段部として定義することができる。第２階段部によって露出した第４物質膜２１３の端部は、第２パッド領域ＰＡＤ２として定義されることができる。第２パッド領域ＰＡＤ２は、第３ホールＨ３の内部の下部支持台２３０に重畳されてもよい。

【0057】

ステップＳ１Ａは、第２予備積層体２１０の第２階段部上に第２ギャップ充填絶縁膜２１５を形成するステップを含んでもよい。第２ギャップ充填絶縁膜２１５は、第２階段部を介して露出した第２パッド領域ＰＡＤ２を覆ってもよく、第１ギャップ充填絶縁膜１１５上に延びてもよい。

【0058】

ステップＳ１Ａは、第２ギャップ充填絶縁膜２１５及び第２予備積層体２１０を貫通する第４ホールＨ４及び第５ホールＨ５を形成するステップを含んでもよい。第４ホールＨ４は、メモリセル領域Ｒａで第２予備積層体２１０を貫通してもよく、第１ホールＨ１の内部の下部支持台２３０をそれぞれ露出させてもよい。第５ホールＨ５は、コンタクト領域Ｒｂで第２予備積層体２１０を貫通してもよい。それぞれの第５ホールＨ５は、第２パッド領域ＰＡＤ２に重畳された第２ギャップ充填絶縁膜２１５を貫通して、第２パッド領域ＰＡＤ２下の少なくとも一層の第３物質膜２１１及び少なくとも一層の第４物質膜２１３を貫通してもよい。第５ホールＨ５は、第３ホールＨ３の内部の下部支持台２３０をそれぞれ露出させてもよい。

【0059】

第４ホールＨ４及び第５ホールＨ５のそれぞれは、第２予備積層体２１０を貫通する部分を含んでもよい。これによって、第４ホールＨ４及び第５ホールＨ５をエッチングする間、第２予備積層体２１０を貫通するホールと第２ギャップ充填絶縁膜２１５のみを貫通するホールを同時に形成する場合に比べて、エッチング速度差を減らすことができる。第４ホールＨ４及び第５ホールＨ５をエッチングする間、第２ギャップ充填絶縁膜２１５のみを貫通するホールの形成工程を排除することで、第２ホールＨ２の内部の下部支持台２３０は、第２ギャップ充填絶縁膜２１５で覆われた状態で残留することができる。

【0060】

図４及び図５ｃを参照すると、ステップＳ１Ａは、第４ホールＨ４及び第５ホールＨ５を介して第１ホールＨ１及び第３ホールＨ３内の下部支持台２３０を除去するステップを含んでもよい。これによって、第１ホールＨ１及び第３ホールＨ３が開口されることができる。第４ホールＨ４は、第１ホールＨ１に連結されてセルプラグホールＣＰＨとして定義されることができる。第５ホールＨ５は、第３ホールＨ３に連結されて支持台ホールＳＨとして定義されることができる。

【0061】

メモリセル領域Ｒａ上の下部支持台２３０は、第１トレンチＴ１の内部を満たした状態で犠牲パターン２３０Ａとして残留されてもよく、第２予備積層体２１０で覆われてもよい。また、コンタクト領域Ｒｂ上の下部支持台２３０は、第２ホールＨ２の内部を満たした状態で第１支持台２３０Ｂとして残留されてもよく、第２ギャップ充填絶縁膜２１５で覆われてもよい。

【0062】

図４及び図５ｄを参照すると、ステップＳ１Ａは、セルプラグ２５０Ａ及び第２支持台２５０Ｂを形成するステップを含んでもよい。セルプラグ２５０Ａは、図５ｃに示されたセルプラグホールＣＰＨの内部に形成されてもよい。第２支持台２５０Ｂは、図５ｃに示された支持台ホールＳＨの内部に形成されてもよい。セルプラグ２５０Ａ及び第２支持台２５０Ｂを形成するステップは、図５ｃに示されたセルプラグホールＣＰＨ及び支持台ホールＳＨの表面にブロッキング絶縁膜を形成するステップと、ブロッキング絶縁膜上にデータ格納膜を形成するステップと、データ格納膜上にトンネル絶縁膜を形成するステップと、トンネル絶縁膜上にチャネル膜を形成するステップと、を含んでもよい。ブロッキング絶縁膜、データ格納膜、及びトンネル絶縁膜の積層構造は、平坦化工程によってメモリ膜２５１Ａ及び支持メモリ膜２５１Ｂに分離されることができる。チャネル膜は、平坦化工程によってチャネル構造２５３Ａ及び支持チャネル構造２５３Ｂに分離されることができる。メモリ膜２５１Ａ及びチャネル構造２５３Ａは、セルプラグ２５０Ａを形成することができる。支持メモリ膜２５１Ｂ及び支持チャネル構造２５３Ｂは、第２支持台２５０Ｂを形成することができる。

【0063】

第２支持台２５０Ｂは、第１支持台２３０Ｂよりも第１基板１００の上面に交差する垂直方向に長く延びてもよい。一実施形態として、第１支持台２３０Ｂは、垂直方向に第１ギャップ充填絶縁膜１１５及び第２ギャップ充填絶縁膜２１５の間の界面と第１基板１００との間の距離だけの長さを有してもよく、第２支持台２５０Ｂは、垂直方向に第１支持台２３０Ｂよりも第２積層体２１０の高さだけさらに長く形成されてもよい。

【0064】

図４及び図５ｅを参照すると、ステップＳ１Ａは、スリット２７１Ｓを形成するステップを含んでもよい。スリット２７１Ｓを形成するステップは、第２トレンチＴ２を形成するステップ及び第１トレンチＴ１を開口させるステップを含んでもよい。第２トレンチＴ２は、第２予備積層体２１０を貫通して図５ｄに示された犠牲パターン２３０Ａを露出させることができる。第１トレンチＴ１は、図５ｄに示された犠牲パターン２３０Ａを、第２トレンチＴ２を介して除去することで開口されることができる。第１トレンチＴ１と第２トレンチＴ２とは互いに連結されてスリット２７１Ｓを形成することができる。

【0065】

図５ｆを参照すると、スリット２７１Ｓを介して図５ｅに示された第２物質膜１１３及び第４物質膜２１３を選択的に除去してもよい。図５ｅに示された第２物質膜１１３の除去された領域は、第１開口部２８１Ａとして定義されることができ、図５ｅに示された第４物質膜２１３の除去された領域は、第２開口部２８１Ｂとして定義されることができる。

【0066】

第１開口部２８１Ａによって第１支持台２３０Ｂのそれぞれの一部の領域が露出することができる。

【0067】

第１支持台２３０Ｂの露出した領域は、酸化工程によって酸化されてもよい。これによって、第１支持台２３０Ｂのそれぞれの内部に絶縁部２３０ＩＰが形成されることができる。

【0068】

図５ｇを参照すると、図５ｆに示した第１開口部２８１Ａ及び第２開口部２８１Ｂを導電膜１２３、２２３で満たしてもよい。これによって、第１基板１００上に第１積層体１１０`及び第２積層体２１０`が形成されることができる。導電膜１２３、２２３は、セルプラグ２５０Ａ及び第２支持台２５０Ｂを囲んでもよい。

【0069】

上述した実施形態によると、セルプラグ２５０Ａ及び第２支持台２５０Ｂは、第１積層体１１０`及び第２積層体２１０`を貫通することができる。第１支持台２３０Ｂは、第１積層体１１０`を貫通することができ、絶縁部２３０ＩＰによって第１積層体１１０`の導電膜１２３から絶縁されることができる。

【0070】

図示は省略するが、他の一実施形態として、セルプラグ２５０Ａ、第１支持台２３０Ｂ、及び第２支持台２５０Ｂは、第１基板１００の内部に延びることができる。

【0071】

図４及び図５ｈを参照すると、ステップＳ１Ａは、図５ｇに示されたスリット２７１Ｓの内部にスリット絶縁膜２７１を形成するステップと、スリット絶縁膜２７１、第２積層体２１０`、及び第２ギャップ充填絶縁膜２１５を覆う上部絶縁膜３１０を形成するステップと、を含んでもよい。

【0072】

続いて、第１基板１００のコンタクト領域Ｒｂ上で第１積層体１１０`の第１パッド領域ＰＡＤ１と第２パッド領域ＰＡＤ２とが露出するようにコンタクトホール３１１Ｈを形成してもよい。第１パッド領域ＰＡＤ１は、第１積層体１１０`の第１階段部によって露出した導電膜１２３の端部として定義されることができ、第２パッド領域ＰＡＤ２は、第２積層体２１０`の第２階段部によって露出した導電膜２２３の端部として定義されることができる。

【0073】

コンタクトホール３１１Ｈは、上部絶縁膜３１０を貫通してもよく、第１ギャップ充填絶縁膜１１５及び第２ギャップ充填絶縁膜２１５の中の少なくとも1つを貫通してもよい。

【0074】

図５ｉを参照すると、図５ｈを参照して説明したコンタクトホール３１１Ｈの内部を導電物で満たして導電性コンタクト３１１を形成してもよい。

【0075】

メモリセル領域Ｒａで、上部絶縁膜３１０を貫通する上部コンタクト３1３を形成してもよい。上部コンタクト３1３は、セルプラグ２５０Ａに接続されてもよい。

【0076】

図４及び図５ｊを参照すると、ステップＳ１Ａは、コンタクトプラグ３２１、配線アレイ３２３、及び第１連結構造３２９を形成するステップを含んでもよい。コンタクトプラグ３２１、配線アレイ３２３、及び第１連結構造３２９は、第１絶縁構造３３５内に配置されてもよく、第１絶縁構造３３５は、二重層以上の多層絶縁膜を含んでもよい。

【0077】

コンタクトプラグ３２１は、上部コンタクト３1３に接触されてもよい。

【0078】

配線アレイ３２３は、コンタクトプラグ３２１の中の一部と上部コンタクト３1３の中の一部を経由してセルプラグ２５０Ａに接続されたビット線を含んでもよい。配線アレイ３２３は、コンタクトプラグ３２１の中の一部と上部コンタクト３1３の中の一部を経由して導電性コンタクト３１１に接続された連結配線を含んでもよい。

【0079】

第１連結構造３２９のそれぞれは、複数の導電膜３２５、３２７を含んでもよい。第１絶縁構造３３５及び第１連結構造３２９は、図示の例に制限されなく様々に変更されることができる。第１連結構造３２９の中の一部は、導電性コンタクト３１１に接続されてもよい。第１連結構造３２９の中の他の一部は、メモリセルアレイのセルプラグ２５０Ａに接続されてもよい。第１連結構造３２９のそれぞれに含まれた導電膜３２５、３２７は、第１絶縁構造３３５の外部に露出した表面を有する第１ボンディング金属３２７を含んでもよい。

【0080】

図６は、本発明の実施形態に係る周辺回路構造を示す断面図である。

【0081】

図６を参照すると、図４に示されたステップＳ２Ａにおいて第２基板４００に周辺回路を構成する複数のトランジスタ４１０を形成してもよい。第２基板４００は、図１を参照して上述した基板ＳＵＢと同じ物質で形成されてもよい。第２基板４００は、図５ａ～図５ｊに示されたメモリ領域Ｒａ及びコンタクト領域Ｒｂに対応される領域を含んでもよい。

【0082】

トランジスタ４１０のそれぞれは、素子分離膜４０３によって区画された第２基板４００の活性領域に形成されてもよい。トランジスタ４１０のそれぞれは、それに対応する活性領域上に積層されたゲート絶縁膜４０７及びゲート電極４０９と、ゲート電極４０９の両側の活性領域内に形成されたジャンクション４０５ａ、４０５ｂとを含んでもよい。ジャンクション４０５ａ、４０５ｂは、それに対応するトランジスタを具現するためのドーパントを含んでもよい。ジャンクション４０５ａ、４０５ｂは、ｎ型ドーパントまたはｐ型ドーパントの中の少なくともいずれか1つを含んでもよい。

【0083】

図４に示されたステップＳ２Ａにおいて第２連結構造４２９が形成されてもよい。第２連結構造４２９は、トランジスタ４１０を覆う第２絶縁構造４１１内に形成されてもよい。第２連結構造４２９は、トランジスタ４１０に接続されてもよい。

【0084】

第２絶縁構造４１１は、２つ以上の絶縁膜を含んでもよい。第２連結構造４２９のそれぞれは、複数の導電膜４１３、４１５、４１７、４１９、４２１、４２３、４２５、４２７を含んでもよい。第２絶縁構造４１１と第２連結構造４２９は、図示の例に限定されなく様々に変更されることができる。複数の導電膜４１３、４１５、４１７、４１９、４２１、４２３、４２５、４２７は、第２ボンディング金属４２７を含んでもよい。

【0085】

図７ａ及び図７ｂは、図４に示されたステップＳ３についての一実施形態を示す断面図である。

【0086】

図７ａ及び図７ｂを参照すると、ステップＳ３は、第１基板１００上の第１ボンディング金属３２７と第２基板４００上の第２ボンディング金属４２７とが互いに接触されることができるように第１基板１００と第２基板４００とを整列するステップを含んでもよい。

【0087】

第１ボンディング金属３２７及び第２ボンディング金属４２７は、様々な金属を含んでもよく、例えば銅を含んでもよい。

【0088】

ステップＳ３は、第１ボンディング金属３２７と第２ボンディング金属４２７とを互いに接着するステップを含んでもよい。このため、第１ボンディング金属３２７と第２ボンディング金属４２７とに熱を加えた後、第１ボンディング金属３２７と第２ボンディング金属４２７とを硬化させてもよい。本発明はこれに制限されなく、第１ボンディング金属３２７と第２ボンディング金属４２７とを連結するための様々な工程を取り入れることができる。

【0089】

図８ａ及び図８ｂは、図４に示されたステップＳ５及びステップＳ７についての一実施形態を示す断面図である。

【0090】

図８ａ及び図８ｂを参照すると、ステップＳ５において、図７ａ及び図７ｂに示された第１基板１００を除去してもよい。これによって、セルプラグ２５０Ａのチャネル構造２５３Ａ、スリット絶縁膜２７１、第１支持台２３０Ｂ、及び第２支持台２５０Ｂが露出することができる。

【0091】

続いて、ステップＳ７においてソース膜５１１を形成してもよい。ソース膜５１１は、セルプラグ２５０Ａのチャネル構造２５３Ａに接触されてもよい。第１支持台２３０Ｂ及び第２支持台２５０Ｂが露出するように、コンタクト領域Ｒｂからソース膜５１１が除去されてもよい。ソース膜５１１の除去された領域は、絶縁膜５１３で満たしてもよい。ソース膜５１１は、ｎ型ドーパント及びｐ型ドーパントの中の少なくともいずれか1つを含むドプト半導体膜に形成されることができる。

【0092】

図９は、本発明の実施形態に係るメモリシステムの構成を示すブロック図である。

【0093】

図９を参照すると、メモリシステム１１００は、メモリ装置１１２０とメモリコントローラ１１１０とを含む。

【0094】

メモリ装置１１２０は、複数のフラッシュメモリチップで構成されたマルチチップパッケージであり得る。

【0095】

メモリコントローラ１１１０は、メモリ装置１１２０を制御するように構成され、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１１１、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１１２、ホストインターフェース１１１３、エラー訂正ブロック（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｂｌｏｃｋ）１１１４、メモリインターフェース１１１５を含んでもよい。ＳＲＡＭ１１１１は、ＣＰＵ１１１２の動作メモリとして使われ、ＣＰＵ１１１２は、メモリコントローラ１１１０のデータ交換のための諸般制御動作を行い、ホストインターフェース１１１３は、メモリシステム１１００と接続されるホストのデータ交換プロトコルを備える。エラー訂正ブロック１１１４は、メモリ装置１１２０からリードされたデータに含まれたエラーを検出して、検出されたエラーを訂正する。メモリインターフェース１１１５は、メモリ装置１１２０とのインタペーシングを行う。メモリコントローラ１１１０は、ホストとのインタペーシングのためのコードデータを格納するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などをさらに含んでもよい。

【0096】

上述したメモリシステム１１００は、メモリ装置１１２０とメモリコントローラ１１１０とが結合されたメモリカードまたはＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）であり得る。例えば、メモリシステム１１００がＳＳＤである場合、メモリコントローラ１１１０はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ）、ＰＣＩ－Ｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ－Ｅｘｐｒｅｓｓ)、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＰＡＴＡ（Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｍａｌｌ Ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ Ｓｍａｌｌ Ｄｉｓｋ Ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Drive Electronics) などのような様々なインターフェースプロトコルの中の1つを介して外部（例えば、ホスト）と通信することができる。

【0097】

図１０は、本発明の実施形態に係るコンピューティングシステムの構成を示すブロック図である。

【0098】

図１０を参照すると、コンピューティングシステム１２００は、システムバス１２６０に電気的に連結されたＣＰＵ１２２０、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２３０、ユーザーインターフェース１２４０、モデム１２５０、メモリシステム１２１０を含んでもよい。コンピューティングシステム１２００がモバイル装置である場合、コンピューティングシステム１２００に動作電圧を供給するためのバッテリがさらに含まれてもよく、応用チップセット、イメージプロセッサ、モバイルディーラムなどがさらに含まれてもよい。

【0099】

メモリシステム１２１０は、メモリ装置１２１２及びメモリコントローラ１２１１で構成されてもよい。

【0100】

メモリコントローラ１２１１は、図９を参照して上述したメモリコントローラ１１１０と同様に構成されてもよい。

【符号の説明】

【0101】

１００ 第１基板
１１１ 第１物質膜
１１３ 第２物質膜
１１５ 第１ギャップ充填絶縁膜
２１１ 第３物質膜
２１３ 第４物質膜
２１５ 第２ギャップ充填絶縁膜
１１０ 第１予備積層体
２１０ 第２予備積層体
１１０` 第１積層体
２１０` 第２積層体
２３０ 下部支持台
２３０Ａ 犠牲パターン
２３０Ｂ 第１支持台
２５０Ａ セルプラグ
２５０Ｂ 第２支持台
２５１Ａ メモリ膜
２３０ＩＰ 絶縁部
２５１Ｂ 支持メモリ膜
２５３Ａ チャネル構造
２５３Ｂ 支持チャネル構造
２８１Ａ 第１開口部
２８１Ｂ 第２開口部
２７１Ｓ スリット
２７１ スリット絶縁膜
３１１ 導電性コンタクト
３２１ コンタクトプラグ
３２３ 配線アレイ
３２９ 第１連結構造
４２９ 第２連結構造
４００ 第２基板

【図1】

【図2a】

【図2b】

【図3】

【図4】

【図5a】

【図5b】

【図5c】

【図5d】

【図5e】

【図5f】

【図5g】

【図5h】

【図5i】

【図5j】

【図6】

【図7a】

【図7b】

【図8a】

【図8b】

【図9】

【図10】