(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023169866
(43)【公開日】2023-11-30
(54)【発明の名称】積層型ＣＭＯＳイメージセンサ及びその製造方法
(51)【国際特許分類】
H01L 27/146 20060101AFI20231122BHJP
H04N 25/70 20230101ALI20231122BHJP
【ＦＩ】
H01L27/146 D
H01L27/146 F
H04N25/70
【審査請求】有
【請求項の数】10
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023039179
(22)【出願日】2023-03-14
(31)【優先権主張番号】63/342,659
(32)【優先日】2022-05-17
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/887,634
(32)【優先日】2022-08-15
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】500262038
【氏名又は名称】台湾積體電路製造股▲ふん▼有限公司
【氏名又は名称原語表記】Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８， Ｌｉ－Ｈｓｉｎ Ｒｄ．６， Ｈｓｉｎｃｈｕ Ｓｃｉｅｎｃｅ Ｐａｒｋ， Ｈｓｉｎｃｈｕ， ＴＡＩＷＡＮ
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100164448
【弁理士】
【氏名又は名称】山口 雄輔
(72)【発明者】
【氏名】鍾 積賢
(72)【発明者】
【氏名】王 子睿
(72)【発明者】
【氏名】王 銓中
(72)【発明者】
【氏名】許 慈軒
(72)【発明者】
【氏名】楊 敦年
【テーマコード（参考）】
4M118
5C024
【Ｆターム（参考）】
4M118AA08
4M118AB01
4M118BA14
4M118BA19
4M118CA04
4M118CA22
4M118DD04
4M118FA06
4M118FA33
4M118GA02
4M118HA25
4M118HA30
4M118HA33
5C024CX03
5C024CY47
5C024GX03
5C024GX07
5C024GX16
5C024GX18
5C024GY31
5C024GY39
5C024HX17
5C024HX23
5C024HX35
(57)【要約】 （修正有）
【課題】高いフルウェルキャパシティ（ＦＷＣ）を有する積層型相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサを提供する。
【解決手段】回路１００は、第１半導体基板を含む第１集積回路（ＩＣ）チップ１０４ａと、第２半導体基板を含む第２ＩＣチップ１０４ｂとが互いに積層される。画素センサ１０２は、第１ＩＣチップ及び第２ＩＣチップにまたがり、第１半導体基板で転送トランジスタ１１４と、転送トランジスタに隣接するピン止めフォトダイオード１０６と、を含み、第２半導体基板で複数の追加的なトランジスタ（リセットトランジスタ１１６、ソースフォロアトランジスタ１１８、選択トランジスタ１２０）を更に含む。第１半導体基板のバルクと第２半導体基板のバルクは互いに電気的に隔離され、異なる電圧（例えば、負電圧、グランド）でバイアスされる。
【選択図】図１
【解決手段】回路１００は、第１半導体基板を含む第１集積回路（ＩＣ）チップ１０４ａと、第２半導体基板を含む第２ＩＣチップ１０４ｂとが互いに積層される。画素センサ１０２は、第１ＩＣチップ及び第２ＩＣチップにまたがり、第１半導体基板で転送トランジスタ１１４と、転送トランジスタに隣接するピン止めフォトダイオード１０６と、を含み、第２半導体基板で複数の追加的なトランジスタ（リセットトランジスタ１１６、ソースフォロアトランジスタ１１８、選択トランジスタ１２０）を更に含む。第１半導体基板のバルクと第２半導体基板のバルクは互いに電気的に隔離され、異なる電圧（例えば、負電圧、グランド）でバイアスされる。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１半導体基板を含む第１集積回路（ＩＣ）チップと、
第２半導体基板を含み、前記第１ＩＣチップと積層される第２ＩＣチップと、
前記第１ＩＣチップと前記第２ＩＣチップとにまたがる画素センサと
を含み、
前記画素センサが前記第１半導体基板で第１トランジスタと受光素子とを含み、前記第２半導体基板で第２トランジスタを更に含み、
前記第１半導体基板のバルクと前記第２半導体基板のバルクが互いに電気的に隔離され、異なる電圧でバイアスされるよう構成された、
イメージセンサ。
第２半導体基板を含み、前記第１ＩＣチップと積層される第２ＩＣチップと、
前記第１ＩＣチップと前記第２ＩＣチップとにまたがる画素センサと
を含み、
前記画素センサが前記第１半導体基板で第１トランジスタと受光素子とを含み、前記第２半導体基板で第２トランジスタを更に含み、
前記第１半導体基板のバルクと前記第２半導体基板のバルクが互いに電気的に隔離され、異なる電圧でバイアスされるよう構成された、
イメージセンサ。
【請求項2】
前記第１トランジスタのボディが前記第１半導体基板の前記バルクにより定義され、
前記第２トランジスタのボディが前記第２半導体基板の前記バルクにより定義される、
請求項１に記載のイメージセンサ。
前記第２トランジスタのボディが前記第２半導体基板の前記バルクにより定義される、
請求項１に記載のイメージセンサ。
【請求項3】
前記第１半導体基板が前記第２半導体基板の上にあり、
前記第１半導体基板の上に露出されたパッドを更に含み、
前記パッドが前記第１半導体基板の前記バルクに電気的に連結された、
請求項１に記載のイメージセンサ。
前記第１半導体基板の上に露出されたパッドを更に含み、
前記パッドが前記第１半導体基板の前記バルクに電気的に連結された、
請求項１に記載のイメージセンサ。
【請求項4】
前記第１トランジスタが第１の厚さを有するゲート誘電体層を含み、
前記第２トランジスタが前記第１の厚さ未満の第２の厚さを有するゲート誘電体層を含む、
請求項１に記載のイメージセンサ。
前記第２トランジスタが前記第１の厚さ未満の第２の厚さを有するゲート誘電体層を含む、
請求項１に記載のイメージセンサ。
【請求項5】
前記第１トランジスタが、第１ゲートスタックと、前記第１ゲートスタックの側壁上の第１側壁スペーサとを含み、
前記第２トランジスタが、第２ゲートスタックと、前記第２ゲートスタックの側壁上の第１側壁スペーサとを含み、
前記第２側壁スペーサの厚さが前記第１側壁スペーサの厚さ未満である、
請求項１に記載のイメージセンサ。
前記第２トランジスタが、第２ゲートスタックと、前記第２ゲートスタックの側壁上の第１側壁スペーサとを含み、
前記第２側壁スペーサの厚さが前記第１側壁スペーサの厚さ未満である、
請求項１に記載のイメージセンサ。
【請求項6】
前記画素センサが４つのトランジスタ（４Ｔ）のアクティブ画素センサ（ＡＰＳ）である、請求項１に記載のイメージセンサ。
【請求項7】
前記画素センサが複数の行と複数の列に繰り返し、前記画素センサの繰り返しが非重畳である、請求項１に記載のイメージセンサ。
【請求項8】
第１基板と、
前記第１基板で隣接するフォトダイオードと第１トランジスタと、
前記第１基板の下にある第２基板と、
前記第２基板上の第２トランジスタと
を含み、
前記フォトダイオードと前記第１トランジスタと前記第２トランジスタが画素センサを形成し、
前記第１トランジスタのボディと前記フォトダイオードのアノードが共に電気的に連結され、前記第２トランジスタのボディから電気的に隔離される、
イメージセンサ。
前記第１基板で隣接するフォトダイオードと第１トランジスタと、
前記第１基板の下にある第２基板と、
前記第２基板上の第２トランジスタと
を含み、
前記フォトダイオードと前記第１トランジスタと前記第２トランジスタが画素センサを形成し、
前記第１トランジスタのボディと前記フォトダイオードのアノードが共に電気的に連結され、前記第２トランジスタのボディから電気的に隔離される、
イメージセンサ。
【請求項9】
前記第２トランジスタの前記ボディ及び前記第１トランジスタの前記ボディが、それぞれグランド及び負電圧に同時にバイアスされるよう構成された、請求項８に記載のイメージセンサ。
【請求項10】
前記第１基板と前記第２基板との間の相互接続構造と、
前記第１基板の周辺部にあり、前記相互接続構造により前記フォトダイオードの前記アノードに電気的に連結されたパッドと
を更に含む、請求項８に記載のイメージセンサ。
前記第１基板の周辺部にあり、前記相互接続構造により前記フォトダイオードの前記アノードに電気的に連結されたパッドと
を更に含む、請求項８に記載のイメージセンサ。
【請求項11】
トレンチが前記フォトダイオードと前記第１トランジスタとを囲む閉路で前記第１基板の周辺部に沿って横方向に延伸し、更に、前記第１基板を通って垂直に延伸して、前記第１基板を互いに電気的に隔離された内部と周辺部とに分離する、請求項８に記載のイメージセンサ。
【請求項12】
前第１基板及び前記第２基板が、前記第１基板及び前記第２基板の周囲をそれぞれ独立した閉路で延伸する個別の側壁を有し、
上面視において、前記第１基板の前記個別の側壁が、前記第２基板の前記個別の側壁から横方向にオフセットされ且つ前記第２基板の前記個別の側壁により囲まれている、
請求項８に記載のイメージセンサ。
上面視において、前記第１基板の前記個別の側壁が、前記第２基板の前記個別の側壁から横方向にオフセットされ且つ前記第２基板の前記個別の側壁により囲まれている、
請求項８に記載のイメージセンサ。
【請求項13】
前記第１基板が半導体材料を含み且つＰＮ接合を有し、
前記ＰＮ接合が、前記フォトダイオードと前記第１トランジスタとを囲む閉路で前記第１基板の周辺部に沿って横方向に延伸し、更に、前記第１基板を通って垂直に延伸して、前記第１基板の内部を前記第１基板の最も外側の側壁から電気的に隔離する、
請求項８に記載のイメージセンサ。
前記ＰＮ接合が、前記フォトダイオードと前記第１トランジスタとを囲む閉路で前記第１基板の周辺部に沿って横方向に延伸し、更に、前記第１基板を通って垂直に延伸して、前記第１基板の内部を前記第１基板の最も外側の側壁から電気的に隔離する、
請求項８に記載のイメージセンサ。
【請求項14】
前記第１基板及び前記第２基板と積層される第３基板と、
前記第３基板上の複数の第３トランジスタと
を更に含み、
前記積層により、前記第２基板が前記第１基板と前記第３基板との間にあり且つ第１の基板および第３の基板から離間し、
前記第３トランジスタが前記画素センサに電気的に連結された特定用途向け集積回路（ＡＳＩＣ）を形成する、
請求項８に記載のイメージセンサ。
前記第３基板上の複数の第３トランジスタと
を更に含み、
前記積層により、前記第２基板が前記第１基板と前記第３基板との間にあり且つ第１の基板および第３の基板から離間し、
前記第３トランジスタが前記画素センサに電気的に連結された特定用途向け集積回路（ＡＳＩＣ）を形成する、
請求項８に記載のイメージセンサ。
【請求項15】
イメージセンサを形成するための方法であって、
第１半導体基板にフォトダイオードを形成することと、
前記第１半導体基板上に、前記フォトダイオードに隣接した第１トランジスタを形成することであって、前記フォトダイオードと前記第１トランジスタとが第１画素センサ部分を形成することと、
を含む、第１集積回路（ＩＣ）チップを形成することと、
第２半導体基板上に複数の第２トランジスタを形成することであって、前記第２トランジスタが第２画素センサ部分を形成すること
を含む、第２ＩＣチップを形成することと、
画素センサを形成するよう前記第１画素センサ部分と前記第２画素センサ部分とが積層されて共に電気的に連結されるよう、前記第１ＩＣチップと前記第２ＩＣチップとを共に接合することと
を含み、
前記第１半導体基板のバルクと前記第２半導体基板のバルクが前記接合の完了時に互いに電気的に隔離される、
方法。
第１半導体基板にフォトダイオードを形成することと、
前記第１半導体基板上に、前記フォトダイオードに隣接した第１トランジスタを形成することであって、前記フォトダイオードと前記第１トランジスタとが第１画素センサ部分を形成することと、
を含む、第１集積回路（ＩＣ）チップを形成することと、
第２半導体基板上に複数の第２トランジスタを形成することであって、前記第２トランジスタが第２画素センサ部分を形成すること
を含む、第２ＩＣチップを形成することと、
画素センサを形成するよう前記第１画素センサ部分と前記第２画素センサ部分とが積層されて共に電気的に連結されるよう、前記第１ＩＣチップと前記第２ＩＣチップとを共に接合することと
を含み、
前記第１半導体基板のバルクと前記第２半導体基板のバルクが前記接合の完了時に互いに電気的に隔離される、
方法。
【請求項16】
前記第１ＩＣチップを形成することが、前記第１トランジスタを覆う第１相互接続構造を形成することを更に含み、
前記方法が、前記接合の後に、前記第１半導体基板の周辺部に、前記第１相互接続構造に電気的に連結されたパッドを形成することを更に含み、
前記第１相互接続構造が前記パッドを前記第１半導体基板に電気的に連結する、
請求項１５に記載の方法。
前記方法が、前記接合の後に、前記第１半導体基板の周辺部に、前記第１相互接続構造に電気的に連結されたパッドを形成することを更に含み、
前記第１相互接続構造が前記パッドを前記第１半導体基板に電気的に連結する、
請求項１５に記載の方法。
【請求項17】
前記フォトダイオードと前記第１トランジスタとを囲む閉路で前記第１半導体基板の周辺部に沿って横方向に延伸し、更に、前記第１半導体基板を通って垂直に延伸して、前記第１半導体基板を互いに電気的に隔離された内部と周辺部とに分離するトレンチを形成するため前記第１半導体基板をパターニングすることを更に含み、
前記パッドが前記トレンチに形成される、
請求項１６に記載の方法。
前記パッドが前記トレンチに形成される、
請求項１６に記載の方法。
【請求項18】
前記フォトダイオードのアノードと前記第１トランジスタのボディが、前記接合の完了時に前記第２トランジスタの個別のボディから電気的に隔離される、請求項１５に記載の方法。
【請求項19】
前記接合が、金属間接合と誘電体間接合との両方を含む、請求項１５に記載の方法。
【請求項20】
第３半導体基板上に複数の第３トランジスタを形成することと、
前記第３トランジスタを覆う第３相互接続構造を形成することであって、前記第３トランジスタと前記第３相互接続構造が特定用途向け集積回路（ＡＳＩＣ）を形成することと
を含む、第３ＩＣチップを形成することと、
前記第２ＩＣチップが前記第１ＩＣチップと前記第３ＩＣチップとの間にあり、前記ＡＳＩＣが前記画素センサに電気的に連結されるよう、前記第２ＩＣチップと前記第３ＩＣチップとを共に接合することと
を更に含む、請求項１５に記載の方法。
前記第３トランジスタを覆う第３相互接続構造を形成することであって、前記第３トランジスタと前記第３相互接続構造が特定用途向け集積回路（ＡＳＩＣ）を形成することと
を含む、第３ＩＣチップを形成することと、
前記第２ＩＣチップが前記第１ＩＣチップと前記第３ＩＣチップとの間にあり、前記ＡＳＩＣが前記画素センサに電気的に連結されるよう、前記第２ＩＣチップと前記第３ＩＣチップとを共に接合することと
を更に含む、請求項１５に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
例えばカメラや携帯電話といった幅広い現代の電子デバイスにおいて、イメージセンサを有する集積回路（ＩＣ）が用いられている。イメージセンサの種類には、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサと電荷結合素子（ＣＣＤ）イメージセンサを含む。ＣＣＤイメージセンサと比較し、ＣＭＯＳイメージセンサは低電力消費、小型サイズ、高速データ処理、データの直接出力、そして低製造コストのため、益々好まれている。
【発明の概要】
【発明が解決しようとする課題】
【0002】
ＣＭＯＳイメージセンサにおいて、画素センサは典型的にピン止めフォトダイオードを含み、画素回路は転送トランジスタ、リセットトランジスタ、及びソースフォロアトランジスタを含む。半導体製造業では、低製造コスト、比較的高いデバイス集積密度問等を達成するため、ＣＭＯＳイメージセンサの微細化を追求し続けている。しかし、画素回路のトランジスタの微細化し続けることは困難であり、代わりにフォトダイオードが微細化されて画素センサの性能を劣化させる可能性がある。例えば、フォトダイオードのサイズに比例し、飽和の前に画素が保持できる最大電荷に対応するフルウェルキャパシティ（ＦＷＣ）が低下し、信号が劣化する可能性があ。より小さな画素サイズを補償するためＦＷＣを増加させる１つのアプローチは、ＦＤリセット電圧及び転送トランジスタのターンオン電圧を増加させることである。前者はピン止めフォトダイオードのピンニング電圧を増加させ、よってそのＦＷＣを増加させる。ただし、該アプローチはソースフォロワトランジスタとリセットトランジスタが比較的高い電圧にさらされるため、該２つのトランジスタに信頼性の問題が発生する可能性がある。
【課題を解決するための手段】
【0003】
本開示は、いくつかの例示的な実施形態において、第１半導体基板を含む第１ＩＣチップと、第１ＩＣチップに積層され、第２半導体基板を含む第２ＩＣチップと、第１ＩＣチップと第２ＩＣチップとにまたがる画素センサとを含む、イメージセンサを提供する。画素センサは、第１半導体基板で第１トランジスタと受光素子とを含み、第２半導体基板で第２トランジスタを更に含む。第１半導体基板のバルクと第２半導体基板のバルクは互いに電気的に隔離され、異なる電圧でバイアスをかけられるよう構成される。
【0004】
本開示はまた、いくつかの例示的な実施形態において、第１基板と、第１基板上で隣接するフォトダイオードと第１トランジスタと、第１基板の下の第２基板と、第２基板上の第２トランジスタとを含むイメージセンサを提供し、フォトダイオードと第１及び第２トランジスタとが画素センサを形成し、第１トランジスタのボディとフォトダイオードのアノードは共に電気的に連結され、第２トランジスタのボディと電気的に隔離される。
【0005】
本開示はまた、いくつかの例示的な実施形態において、イメージセンサを形成するための方法を提供する。該方法は、第１半導体基板にフォトダイオードを形成することと、第１半導体基板基板上にフォトダイオードに隣接する第１トランジスタを形成することとを含み、フォトダイオードと第１トランジスタとが第１画素センサ部分を形成する、第１ＩＣチップを形成することと、第２半導体基板上に複数の第２トランジスタを形成することを含み、第２トランジスタが第２画素センサ部分を形成する、第２ＩＣチップを形成することと、第１画素センサ部分と第２画素センサ部分とが積層されて互いに電気的に連結されるよう、第１ＩＣチップと第２ＩＣチップとを共に接合することとを含み、第１半導体基板のバルクと第２半導体基板のバルクは接合完了時に互いに電気的に隔離される。
【発明の効果】
【0006】
第１半導体基板のバルクと第２半導体基板のバルクが互いに電気的に隔離されて異なる電圧でバイアスをかけられるため、第１半導体基板のバルクは負電圧でバイアスをかけられることができ、第２の半導体基板のバルクは接地される（例えば、ゼロの電圧でバイアスをかけられる）ことができる。その結果、フォトダイオードのピンニング電圧と第１トランジスタのターンオン電圧を含む、フォトダイオード及び第１トランジスタの電圧は、グランドではなく負電圧に相対する。これは、これら電圧を負電圧の大きさだけ増大する効果を有し、これはフォトダイオードのＦＷＣを増加させる。また、第２トランジスタの電圧が負電圧ではなくグランドに相対するため、第２トランジスタはピン止めフォトダイオードと転送トランジスタが受ける比較的高い電圧を受けない。その結果、第２トランジスタの耐久性と信頼性は影響を受けない。
【図面の簡単な説明】
【0007】
本開示の態様は、添付図面と共に以下の詳細な説明を読むことで最もよく理解される。本業界の標準的な慣行に従い、様々な特徴は縮尺どおりに描かれていないことに注意されたい。実際、添付図面に示される様々な特徴の寸法は、説明を明確にするために任意に拡大又は縮小されている可能性がある。
【図22】図２２、２３Ａ、２３Ｂ、２４、２５、２６Ａ、２６Ｂ、２７Ａ、２７Ｂ、２８～３０、３１Ａ、３１Ｂ、３２Ａ、３２Ｂ、３３は、高いＦＷＣを有する積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の一連の図を表す。
【図23】図２２、２３Ａ、２３Ｂ、２４、２５、２６Ａ、２６Ｂ、２７Ａ、２７Ｂ、２８～３０、３１Ａ、３１Ｂ、３２Ａ、３２Ｂ、３３は、高いＦＷＣを有する積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の一連の図を表す。
【図24】図２２、２３Ａ、２３Ｂ、２４、２５、２６Ａ、２６Ｂ、２７Ａ、２７Ｂ、２８～３０、３１Ａ、３１Ｂ、３２Ａ、３２Ｂ、３３は、高いＦＷＣを有する積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の一連の図を表す。
【図25】図２２、２３Ａ、２３Ｂ、２４、２５、２６Ａ、２６Ｂ、２７Ａ、２７Ｂ、２８～３０、３１Ａ、３１Ｂ、３２Ａ、３２Ｂ、３３は、高いＦＷＣを有する積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の一連の図を表す。
【図26】図２２、２３Ａ、２３Ｂ、２４、２５、２６Ａ、２６Ｂ、２７Ａ、２７Ｂ、２８～３０、３１Ａ、３１Ｂ、３２Ａ、３２Ｂ、３３は、高いＦＷＣを有する積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の一連の図を表す。
【図27】図２２、２３Ａ、２３Ｂ、２４、２５、２６Ａ、２６Ｂ、２７Ａ、２７Ｂ、２８～３０、３１Ａ、３１Ｂ、３２Ａ、３２Ｂ、３３は、高いＦＷＣを有する積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の一連の図を表す。
【図28】図２２、２３Ａ、２３Ｂ、２４、２５、２６Ａ、２６Ｂ、２７Ａ、２７Ｂ、２８～３０、３１Ａ、３１Ｂ、３２Ａ、３２Ｂ、３３は、高いＦＷＣを有する積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の一連の図を表す。
【図29】図２２、２３Ａ、２３Ｂ、２４、２５、２６Ａ、２６Ｂ、２７Ａ、２７Ｂ、２８～３０、３１Ａ、３１Ｂ、３２Ａ、３２Ｂ、３３は、高いＦＷＣを有する積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の一連の図を表す。
【図30】図２２、２３Ａ、２３Ｂ、２４、２５、２６Ａ、２６Ｂ、２７Ａ、２７Ｂ、２８～３０、３１Ａ、３１Ｂ、３２Ａ、３２Ｂ、３３は、高いＦＷＣを有する積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の一連の図を表す。
【図31】図２２、２３Ａ、２３Ｂ、２４、２５、２６Ａ、２６Ｂ、２７Ａ、２７Ｂ、２８～３０、３１Ａ、３１Ｂ、３２Ａ、３２Ｂ、３３は、高いＦＷＣを有する積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の一連の図を表す。
【図32】図２２、２３Ａ、２３Ｂ、２４、２５、２６Ａ、２６Ｂ、２７Ａ、２７Ｂ、２８～３０、３１Ａ、３１Ｂ、３２Ａ、３２Ｂ、３３は、高いＦＷＣを有する積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の一連の図を表す。
【発明を実施するための形態】
【0008】
以下の実施形態は、提供される主題の異なる特徴を実装するための多くの異なる実施形態又は実施例を提供する。本開示を単純化するため、要素及び配置の特定の実施例を以下に説明する。当然ながら、これらは例示であり、限定することを意図していない。例えば、以下の説明における、第２の特徴の上方又は第２の特徴上の第１の特徴の形成は、第１及び第２の特徴が直接的に接触して形成される実施形態を含んでよく、また第１及び第２の特徴が直接的に接触しないように、第１と第２の特徴の間に追加的な特徴が形成された実施形態であってもよい。加えて、本開示は様々な実施例において参照符号及び／又は文字を繰り返す可能性がある。この繰り返しは単純化及び明確化の目的のためであり、それ自体は言及される様々な実施形態及び／又は構成の間の関係性を規定するものではない。
【0009】
更に、「下」、「下方」、「下部」、「上方」、「上部」等といった空間的相対語は、図に表される１つの要素又は特徴の別の要素又は特徴に対する関係性を説明するための記述を容易にするために用いられ得る。空間的相対語は、図示された方向に加え、使用中又は操作中の装置の異なる方向を包含することを意図している。装置は他に方向付けられてもよく（９０度又は他の方向に回転）、ここで使用される空間的相対記述語は同様にそのように解釈されてよい。
【0010】
積層型相補型金属酸化膜半導体（ＣＭＯＳ）イメージセンサは、積層された第１集積回路（ＩＣ）チップと第２ＩＣチップとを含んでよい。第１ＩＣチップは、格子図形にて繰り返される画素センサを収容し、第２ＩＣチップは、画素センサの各繰り返しで画素センサに電気的に連結された特定用途向けＩＣ（ＡＳＩＣ）を収容する。画素センサは、第１ＩＣチップに局在化するピン止めフォトダイオードと画素回路とを含む。ピン止めフォトダイオードは、入射放射線に応じて電荷を蓄積するよう構成される。画素回路は、蓄積された電荷の読み出しを可能にするよう構成され、複数のトランジスタを含む。
【0011】
複数のトランジスタは、転送トランジスタと、リセットトランジスタと、ソースフォロアトランジスタとを含む。転送トランジスタは、蓄積された電荷をピン止めフォトダイオードから浮遊拡散（ＦＤ）ノードへ転送するよう構成される。リセットトランジスタは、ＦＤノードをリセット電圧にリセットするよう構成され、ピン止めフォトダイオードをピンニング電圧にリセットするよう更に構成される。ソースフォロアトランジスタは、ＦＤノードでの電荷を非破壊的にバッファリング及び増幅するよう構成される。
【0012】
半導体製造業では、低製造コスト、比較的高いデバイス集積密度問等を達成するため、ＣＭＯＳイメージセンサの微細化を追求し続けている。しかし、画素回路のトランジスタを微細化し続けることは困難であることが証明されており、これによりフォトダイオードが代わりに微細化されて画素センサの性能が劣化する可能性がある。例えば、フルウェルキャパシティ（ＦＷＣ）が低下し、信号が劣化する可能性があ。ＦＷＣは受光素子のサイズに比例し、飽和の前に画素が保持できる最大電荷に対応する。
【0013】
比較的小さな画素サイズを補償するためにＦＷＣを増加させる１つのアプローチは、ＦＤリセット電圧及び転送トランジスタのターンオン電圧を増加させることである。前者はピン止めフォトダイオードのピンニング電圧を増加させ、よってピン止めフォトダイオードのＦＷＣを増加させる。ただし、該アプローチは、ソースフォロワトランジスタとリセットトランジスタが比較的高い電圧にさらされるため、ソースフォロワトランジスタとリセットトランジスタに信頼性の問題が生ずる可能性がある。更に、該アプローチは、ソースフォロワトランジスタへの比較的高い供給電圧に依存する可能性があり、これは読み出しの間の電力消費を増加させる可能性がある。
【0014】
本開示の様々な実施形態は、高いＦＷＣを有する積層型ＣＭＯＳイメージセンサを対象とする。第１ＩＣチップと第２ＩＣチップとが互いに積層される。第１ＩＣチップは第１半導体基板を含み、第２ＩＣチップは第２半導体基板を含む。画素センサは第１及び第２半導体基板にあって、第１及び第２半導体基板にまたがる。画素センサは、第１半導体基板で、転送トランジスタと、転送トランジスタに隣接するピン止めフォトダイオードとを含み、第２半導体基板で、複数の追加的なトランジスタ（例えば、リセットトランジスタ、ソースフォロアトランジスタ等）を更に含む。第１半導体基板のバルクはと第２半導体基板のバルクは互いに電気的に隔離され、異なる電圧（例えば、負電圧及びグランド）でバイアスをかけられるよう構成される。第１半導体基板のバルクは、転送トランジスタのボディとピン止めフォトダイオードのアノードを定義するか、転送トランジスタのボディとピン止めフォトダイオードのアノードに電気的に連結される（例えば短絡される）。第２半導体基板のバルクは、追加的なトランジスタの個別のボディを定義するか、追加的なトランジスタの個別のボディに電気的に連結される（例えば短絡される）。
【0015】
第１半導体基板のバルクと第２半導体基板のバルクとが互いに電気的に隔離されて異なる電圧でバイアスをかけられるため、第１半導体基板のバルクは負電圧でバイアスをかけられることができ、第２の半導体基板のバルクは接地される（例えば、ゼロの電圧でバイアスをかけられる）ことができる。その結果、フォトダイオードのピンニング電圧と第１トランジスタのターンオン電圧を含む、ピン止めフォトダイオード及び転送トランジスタの電圧は、グランドではなく負電圧に相対する。これはこれら電圧を負電圧の大きさだけ増大する効果を有し、これはピン止めフォトダイオードのＦＷＣを増加させる。
【0016】
追加的なトランジスタの電圧が負電圧ではなくグランドに相対するため、追加的なトランジスタはピン止めフォトダイオードと転送トランジスタが受ける比較的高い電圧を受けない。その結果、追加的なトランジスタの耐久性と信頼性は影響を受けない。更に、ソースフォロアトランジスタが比較的高い供給電圧に依存することがなく、電力消費は影響を受けない。
【0017】
画素センサが第１ＩＣチップと第２ＩＣチップとにまたがっているため、画素センサは、そうでない場合よりも少ないトランジスタを第１ＩＣチップで有する。これは、画素センサがピン止めフォトダイオードを微細化することなく第１ＩＣチップで微細化されることを可能とする。ピン止めフォトダイオードは比較的大きく且つ第２ＩＣチップではなく第１ＩＣチップに位置するため、第１ＩＣチップでの画素センサの部分が画素センサの微細化を制限するものであり得る。よって、第２ＩＣチップでの画素センサの部分は未使用空間を有し得る。この未使用空間は、追加的な機能のために用いることができる。加えて、第１ＩＣチップでの画素センサの微細化は、画素センサ全体の微細化の効果を有することができる。上述したようにピン止めフォトダイオードを微細化することなく画素センサを微細化することができるため、サイズは小さくとも画素センサの性能を高くすることができる。
【0018】
図１を参照し、画素センサ１０２を含む積層型ＣＭＯＳイメージセンサのいくつかの実施形態の回路図１００を提供する。画素センサ１０２は、積層された第１ＩＣチップ１０４ａと第２ＩＣチップ１０４ｂとにまたがる。第１ＩＣチップ１０４ａと第２ＩＣチップ１０４ｂが横方向に積層されるよう示しているが、代わりに垂直に積層されてもよい。画素センサ１０２は、例えば、４つのトランジスタ（４Ｔ）のＣＭＯＳアクティブ画素センサ（ＡＰＳ）等であってよい、及び／又は、例えば、画素として知られてもよい。
【0019】
画素センサ１０２は、ピン止めフォトダイオード１０６と画素回路１０８とを含む。代替的な実施形態において、ピン止めフォトダイオード１０６は他の適切なタイプの受光素子である。画素回路１０８は、第１ＩＣチップ１０４ａで第１トランジスタ１１０を含み、第２ＩＣチップ１０４ｂで複数の第２トランジスタ１１２を更に含む。更に、画素回路１０８はピン止めフォトダイオード１０６の読み出しを可能にするよう構成される。
【0020】
第１トランジスタ１１０のボディとピン止めフォトダイオード１０６のアノードは第１基板端子Ｔｓｕｂ１に電気的に連結され（例えば短絡され）、第２トランジスタ１１２の個別のボディは第２基板端子Ｔｓｕｂ２に電気的に連結される（例えば短絡される）。更に、第１基板端子Ｔｓｕｂ１と第２基板端子Ｔｓｕｂ２は互いに電気的に隔離されている。これ以降に見られるように、第１基板端子Ｔｓｕｂ１は、例えば、第１ＩＣチップ１０４ａの半導体基板のバルクより定義されるか、第１ＩＣチップ１０４ａの半導体基板のバルク電気的に連結され（例えば短絡され）てよく、第２基板端子Ｔｓｕｂ２は、例えば、第２ＩＣチップ１０４ｂの半導体基板のバルクにより定義されるか、第２ＩＣチップ１０４ｂの半導体基板のバルクに電気的に連結され（例えば短絡され）てよい。本明細書を通して用いられる半導体基板のバルクは、半導体基板のボディとも呼称されることに注意されたい。
【0021】
第１トランジスタ１１０は、より具体的には転送信号ＴＸによりゲートされる転送トランジスタであり、ピン止めフォトダイオード１０６で蓄積された電荷を浮遊拡散ノード（ＦＤ）へ選択的に転送するよう構成される。第２トランジスタ１１２は、リセットトランジスタ１１６と、ソースフォロアトランジスタ１１８と、選択トランジスタ１２０とを含む。
【0022】
イメージセンサの使用の間、第１基板端子Ｔｓｕｂ１は負電圧ＶＮＶでバイアスをかけられ、第２基板端子Ｔｓｕｂ２はグランドＧＮＤにバイアスをかけられる。負電圧ＶＮＶはグランドＧＮＤに対して負であり、いくつかの実施形態において、約０～－５ボルト又は他の適切な値である。従って、ピン止めフォトダイオード１０６のアノードと転送トランジスタ１１４のボディは負電圧ＶＮＶに電気的に連結され（例えば短絡され）、第２トランジスタ１１２の個別のボディはグランドＧＮＤに電気的に連結される（例えば短絡される）。
【0023】
ピン止めフォトダイオード１０６のアノードと転送トランジスタ１１４のボディが負電圧ＶＮＶに電気的に連結されるため、ピン止めフォトダイオード１０６のピンニング電圧と転送トランジスタ１１４のターンオン電圧はグランドＧＮＤではなく負電圧ＶＮＶに相対する。これはこれら電圧を負電圧ＶＮＶの大きさだけ増加する効果を有し、ピン止めフォトダイオード１０６のＦＷＣを増加させ、よってイメージセンサの性能を向上させる。
【0024】
第２トランジスタ１１２の電圧が負電圧ＶＮＶではなくグランドＧＮＤに相対するため、第２トランジスタ１１２はピン止めフォトダイオード１０６と転送トランジスタ１１４が受ける比較的高い電圧を受けない。その結果、第２トランジスタの耐久性と信頼性はピン止めフォトダイオード１０６と転送トランジスタ１１４での比較的高い電圧の影響を受けない。更に、第２トランジスタ１１２での電力消費は該比較的高い電圧により影響されない（例えば増加しない）。
【0025】
画素センサ１０２は第１ＩＣチップ１０４ａと第２ＩＣチップ１０４ｂとにまたがるため、画素センサ１０２はそうでない場合よりも少ないトランジスタを第１ＩＣチップ１０４ａで有する。これは、ピン止めフォトダイオード１０６を微細化することなく画素センサ１０２を第１ＩＣチップ１０４ａで微細化することを可能とする。ピン止めフォトダイオード１０６が比較的大きく且つ第１ＩＣチップ１０４ａにはあるが第２ＩＣチップ１０４ｂにはないため、第１ＩＣチップ１０４ａでの画素センサ１０２の部分が画素センサ１０２の微細化を制限するものであり得る。よって、第２ＩＣチップ１０４ｂでの画素センサ１０２の部分は未使用空間を有し得る。この未使用空間は、追加的な機能のために用いることができる。加えて、第１ＩＣチップ１０４ａでの画素センサ１０２の微細化は、画素センサ全体の微細化の効果を有することができる。上述したようにピン止めフォトダイオード１０６を微細化することなく画素センサ１０２を微細化することができるため、サイズは小さくとも画素センサ１０２の性能を高くすることができる。
【0026】
続けて図１を参照し、リセットトランジスタ１１６はリセット信号ＲＳＴによりゲートされ、リセット電圧ＶＲＳＴから浮遊拡散ノードＦＤへ電気的に連結される。リセットトランジスタ１１６は、浮遊拡散ノードＦＤをリセット電圧ＶＲＳＴにリセットするため、浮遊拡散ノードＦＤをリセット電圧ＶＲＳＴに選択的に電気的に連結するよう構成される。更に、転送トランジスタ１１４との連携を介して、リセットトランジスタ１１６は、ピン止めフォトダイオード１０６をピンニング電圧にリセットするため、ピン止めフォトダイオード１０６をリセット電圧ＶＲＳＴに選択的に電気的に連結するよう構成される。
【0027】
ソースフォロアトランジスタ１１８は、浮遊拡散ノードＦＤでの電荷によりゲートされる。例えば、ソースフォロアトランジスタ１１８のゲートは、浮遊拡散ノードＦＤ及び／又は転送トランジスタ１４のソース／ドレイン領域に電気的に連結され（例えば短絡され）てよい。更に、選択トランジスタ１２０は、選択信号ＳＥＬによりゲートされる。ソースフォロアトランジスタ１１８と選択トランジスタ１２０は、供給電圧ＶＤＤから画素センサ１０２の出力ＯＵＴへ直列に電気的に連結される。ソースフォロアトランジスタ１１８は、浮遊拡散ノードＦＤでの電圧を非破壊的に読み取るため、該電圧をバッファリング及び増幅するよう構成される。選択トランジスタ１２０は、ソースフォロアトランジスタ１１８からバッファリング及び増幅された電圧を出力ＯＵＴへ選択的に通過させるよう構成される。
【0028】
画素センサの動作の間、ピン止めフォトダイオード１０６は、ピン止めフォトダイオード１０６のカソードを転送トランジスタ１１４とリセットトランジスタ１１６でリセット電圧ＶＲＳＴに電気的に連結することにより、ピンニング電圧にリセットされる。更に、浮遊拡散ノードＦＤは、浮遊拡散ノードＦＤをリセットトランジスタ１１６でリセット電圧ＶＲＳＴに電気的に連結することにより、リセット電圧ＶＲＳＴにリセットされる。その後、ピン止めフォトダイオード１０６上の入射放射線がピン止めフォトダイオード１０６に電荷を蓄積させる。電荷が適切な時間量で蓄積された後、電荷は転送トランジスタ１１４で浮遊拡散ノードＦＤに転送される。ソースフォロアトランジスタ１１８は浮遊拡散ノードＦＤでの電圧をバッファリング及び増幅し、選択トランジスタ１２０はバッファリング及び増幅された電圧をソースフォロアトランジスタ１１８から出力ＯＵＴへ通過させる。
【0029】
いくつかの実施形態において、負電圧ＶＮＶは、ピン止めフォトダイオード１０６と浮遊拡散ノードＦＤのリセットから出力ＯＵＴでバッファリング及び増幅された電圧を出力するまで、第１基板端子Ｔｓｕｂ１にて存続する。他の実施形態において、第１基板端子Ｔｓｕｂ１は、浮遊拡散ノードＦＤで電圧をバッファリング及び増幅する間、及びソースフォロアトランジスタ１１８からのバッファリング及び増幅された電圧を出力ＯＵＴへ通過させる間、グランドＧＮＤにバイアスされる。そのような他の実施形態において、それ以外では負電圧ＶＮＶは第１基板端子Ｔｓｕｂ１にて存続する。例えば、リセットの間及び電荷蓄積の間は、負電圧ＶＮＶは第１基板端子Ｔｓｕｂ１にて存続してよい。上記のような読み出し間の負電圧ＶＮＶからグランドＧＮＤへの変化は、例えば、出力ＯＵＴでの信号対雑音比（ＳＮＲ）を増加させる。
【0030】
いくつかの実施形態において、第１及び第２トランジスタ１１０、１１２は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）、全周ゲート電界効果トランジスタ（ＧＡＡ ＦＥＴ）、ナノシート電界効果トランジスタ等、又は前記の任意の組合せである。少なくともいくつかの実施形態において（例えば、第１及び第２トランジスタ１１０、１１２がＭＯＳＦＥＴ等であるもの）、第１及び第２トランジスタ１１０、１１２は図示していない個別のボディダイオードを有する。
【0031】
いくつかの実施形態において、第１及び第２トランジスタ１１０、１１２は、対応するゲート電極での共通ターンオン電圧に応じて、ＯＮ又は導通状態となる。共通ターンオン電圧は、各第１及び第２トランジスタ１１０、１１２でグランドＧＮＤに相対し、例えば、約２．８ボルト、約２．５～３．０ボルト、又は他の適切な電圧であってよい。第１トランジスタ１１０のボディはグランドＧＮＤではなく負電圧ＶＮＶに電気的に連結される（例えば短絡される）ため、共通ターンオン電圧は第１トランジスタ１１０での負電圧ＶＮＶの大きさだけ効果的に増大され、よって第２トランジスタ１１２よりも第１トランジスタ１１０で大きい。
【0032】
いくつかの実施形態において、第１及び第２トランジスタ１１０、１１２は、対応するゲート電極での別々のターンオフ電圧に応じて、ＯＦＦ又は非導通状態となる。第１トランジスタ１１０は第１のターンオフ電圧を有し、第２トランジスタ１１２は第２のターンオフ電圧を有する。第１及び第２のターンオフ電圧はグランドＧＮＤに相対する。更に、第１のターンオフ電圧は、第２のターンオフ電圧よりも負電圧ＶＮＶに近く、第２のターンオフ電圧は第１のターンオフ電圧よりもグランドＧＮＤに近い。第１のターンオフ電圧は、例えば、負電圧ＶＮＶとほぼ等しい、約１．２ボルトを差し引いた負電圧ＶＮＶとほぼ等しい、又は他の適切な電圧であってよい。第２のターンオフ電圧は、例えば、約０ボルト、又は他の適切な電圧であってよい。
【0033】
図２を参照し、画素センサ１０２がリセット状態のときの図１のイメージセンサのいくつかの実施形態の電位図２００を提供する。ピン止めフォトダイオード１０６は、入射放射線に応じて負電荷が蓄積される第１電位井戸２０２を有し、浮遊拡散ノードＦＤは、第１電位井戸２０２からの負電荷が転送されることのできる第２電位井戸２０４を有する。
【0034】
第１電位井戸２０２は、ピン止めフォトダイオード１０６のピンニング電圧Ｖｐｉｎにより定義される深度を有する。ピンニング電圧ＶｐｉｎはグランドＧＮＤではなく負電圧ＶＮＶに相対しており、ピンニング電圧Ｖｐｉｎはそうでない場合よりも大きく、負電圧の大きさだけ効果的に増大される。増大されるピンニング電圧Ｖｐｉｎのため、第１電位井戸２０２の深度はそうでない場合よりも深く、ピン止めフォトダイオード１０６のＦＷＣ容量はそうでない場合よりも大きい。
【0035】
第２電位井戸２０４は第１及び第２ＩＣチップ１０４ａ、１０４ｂにまたがっており、第２電位井戸２０４の一部は第１ＩＣチップ１０４ａにあり、第２電位井戸２０４の一部は第２ＩＣチップ１０４ｂにある。更に、第２電位井戸２０４はリセット電圧ＶＲＳＴにより定義される深度を有する。リセット電圧ＶＲＳＴは、第１ＩＣチップ１０４ａでの負電圧ＶＮＶの大きさだけ効果的に増大され、深度は第２ＩＣチップ１０４ｂよりも第１ＩＣチップ１０４ａで大きい。これ以降に見られるように、これは、第１ＩＣチップ１０４ａの半導体基板のバルクが負電圧ＶＮＶに電気的に連結され（例えば短絡され）、第２ＩＣチップ１０４ｂの半導体基板のバルクがグランドＧＮＤに電気的に連結される（例えば短絡される）ためであり得る。
【0036】
転送トランジスタ１１４は、転送トランジスタ１１４がＯＦＦ又は非導通状態のとき、第１電位井戸２０２と第２電位井戸２０４とを互いに分離するバリア２０６を形成する。これは第１電位井戸２０２において蓄積する負電荷が第１電位井戸２０２から第２電位井戸２０４へ移動することを防止する。更に、転送トランジスタ１１４がＯＮ又は導通状態のとき、バリア２０６は除去され、転送トランジスタ１１４での電位は第１電位井戸２０２の底部での電位と第２電位井戸２０４の底部での電位との間であってこれらからオフセットされる。負電荷は低電位から高電位へと移動するため、これは第１電位井戸２０２における負電荷が第２電位井戸２０４へ移動する結果となる。
【0037】
図３を参照し、第１ＩＣチップ１０４ａと第２ＩＣチップ１０４ｂとが垂直に積層された図１のイメージセンサのいくつかの実施形態の概略断面図３００を提供する。第１ＩＣチップ１０４ａは第２ＩＣチップ１０４ｂの上にあり、イメージセンサは放射線３０２をイメージセンサの頂部から受けるよう構成される。
【0038】
図４を参照し、リセットトランジスタ１１６のボディダイオード４０２がリセットトランジスタ１１６のソース／ドレイン領域に表された図１のイメージセンサのいくつかの実施形態の回路図４００を提供する。ソース／ドレイン領域は、内容によってソース又はドレインを個別に又は集合的に指すことに注意されたい。ボディダイオード４０２は、ソース／ドレイン領域により部分的に定義されるＰＮ接合に対応する。更に、ボディダイオード４０２は第２基板端子Ｔｓｕｂ２に電気的に連結された（例えば短絡された）アノードと、ソース／ドレイン領域に電気的に連結された（例えば短絡された）カソードとを有する。
【0039】
図示していないが、リセットトランジスタ１１６は、リセットトランジスタ１１６のもう１つのソース／ドレイン領域で追加的なボディダイオードを有してよい。更に、第１トランジスタ１１０と第２トランジスタ１１２の残りは、リセットトランジスタ１１６のボディダイオード４０２に類似の個別のボディダイオードを有してよい。リセットトランジスタ１１６のボディダイオード４０２に対し、第１トランジスタ１１０のボディダイオードは、第２基板端子Ｔｓｕｂ２ではなく第１基板端子Ｔｓｕｂ１に電気的に連結された（例えば短絡された）アノードを有してよい。
【0040】
【0041】
図５Ａにて、リセットトランジスタ１１６は第２ＩＣチップ１０４ｂではなく第１ＩＣチップ１０４ａにある。このように、画素センサ１０２は、転送トランジスタ１１４とリセットトランジスタ１１６を含む複数の第１トランジスタ１１０を含む。更に、リセットトランジスタ１１６のボディを含む、第１トランジスタ１１０の個別のボディは、第１基板端子Ｔｓｕｂ１に電気的に連結される（例えば短絡される）。
【0042】
図５Ｂにて、第１トランジスタ１１０は第１のゲート誘電体厚さＴ１を有し、複数の第２トランジスタ１１２は第１のゲート誘電体厚さＴ１未満の第２のゲート誘電体厚さＴ２を共有する。代替的な実施形態において、複数の第２トランジスタ１１２は、異なった、それぞれが第１のゲート誘電体厚さＴ１未満の個別のゲート誘電体厚さを有する。第１のゲート誘電体厚さＴ１は、例えば、第２のゲート誘電体厚さＴ２よりも厚くてよく、第１トランジスタ１１０は自身の比較的高いターンオン電圧を好適に扱うことができる。上述したように、第１トランジスタ１１０のターンオン電圧は、第１トランジスタ１１０のボディが負電圧ＶＮＶに電気的に連結される（例えば短絡される）ため、負電圧ＶＮＶによって効果的に増大する。
【0043】
いくつかの実施形態において、第１のゲート誘電体厚さＴ１は、約１～１０００オングストローム、約１～５００オングストローム、約５００～１０００オングストローム、又は他の適切な値である、及び／又は、第２のゲート誘電体厚さＴ２は、約１～５００オングストローム、約１～２５０オングストローム、約２５０～５００オングストローム、又は他の適切な値である。
【0044】
図６を参照し、画素センサ１０２が第１ＩＣチップ１０４ａで複数の副画素１０２ｓを含む、図１のイメージセンサのいくつかの代替的な実施形態の回路図６００を提供する。より具体的には、画素センサ１０２は第１ＩＣチップ１０４ａで複数のピン止めフォトダイオード１０６と複数の第１トランジスタ１１０とを含む。ピン止めフォトダイオード１０６は第１トランジスタ１１０と一対一対応で対とされ、各フォトダイオード－トランジスタの対は副画素１０２ｓを形成する。代替的な実施形態において、ピン止めフォトダイオード１０６は他の適切なタイプの受光素子である。
【0045】
ピン止めフォトダイオード１０６は、第１基板端子Ｔｓｕｂ１からそれぞれ第１トランジスタ１１０へ電気的に連結される（例えば短絡される）。例えば、ピン止めフォトダイオード１０６のアノードは第１基板端子Ｔｓｕｂ１にそれぞれ電気的に連結され（例えば短絡され）、ピン止めフォトダイオード１０６のカソードは第１トランジスタ１１０にそれぞれ電気的に連結される。複数の第１トランジスタ１１０は、個別の転送信号ＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４によりそれぞれゲートされる複数の転送トランジスタ１１４であり、ピン止めフォトダイオード１０６で蓄積された電荷を浮遊拡散ノードＦＤへ選択的に転送するよう構成される。浮遊拡散ノードＦＤは副画素１０２ｓに共通である。更に、第２トランジスタ１１２は図１に示すようなものであり、副画素１０２ｓにより共有される。
【0046】
図６が複数の転送トランジスタ１１４を有する画素センサ１０２を表す一方、画素センサ１０２は、複数のリセットトランジスタ１１６及び／又は複数のソースフォロアトランジスタ１１８を追加的に又は代替的に有してよい。複数のリセットトランジスタ１１６は、並列に電気的に連結されてよい。或いは、複数のリセットトランジスタ１１６は副画素１０２ｓに個別であってよい。そのような代替的な実施形態において、画素センサ１０２は副画素１０２ｓに個別の複数の浮遊拡散ノードＦＤを有してよく、また副画素１０２ｓに個別の複数のソースフォロアトランジスタ１１８を更に有してよい。
【0047】
図７を参照し、画素センサ１０２が補助画素回路７０２を有する、図１のイメージセンサのいくつかの代替的な実施形態の回路図７００を提供する。補助画素回路７０２は、選択トランジスタ１２０と画素センサ１０２の出力ＯＵＴとの間に電気的に連結され、第２トランジスタ１１２により形成される。補助画素回路７０２での省略符号はゼロ以上の追加的な第２トランジスタを表すために用いられていることに注意されたい。更に、補助画素回路７０２は、選択トランジスタ１２０からの信号に、出力ＯＵＴへ通過させる前に追加的な処理を実行するよう構成される。例えば、ノイズフィルタリング等が実行されてよい。
【0048】
ピン止めフォトダイオード１０６は比較的大きく且つ第１ＩＣチップにあって第２ＩＣチップにはないため、第１ＩＣチップでの画素センサの部分が画素センサの微細化を制限するものであり得る。よって、第２ＩＣチップでの画素センサの部分は、未使用空間を有することができ、画素センサ１０２を大きくすることなく画素センサ１０２への補助画素回路７０２の統合を可能とする。
【0049】
図８を参照し、イメージセンサが第３ＩＣチップ１０４ｃを更に含む、図１のイメージセンサのいくつかの代替的な実施形態の回路図８００を提供する。第３ＩＣチップ１０４ｃは、イメージセンサの画素センサ１０２及び任意の他の画素センサ（未図示）に電気的に連結されたＡＳＩＣ８０２を収容する。ＡＳＩＣ８０２は、例えば、アナログ－デジタル変換（ＡＤＣ）、バッファリング、画像処理等、又は前記の任意の組合せを実行するよう構成されてよい。いくつかの実施形態において、ＡＳＩＣ８０２は、画像を表すデジタルデータを生成するため、イメージセンサの画素センサ１０２の出力ＯＵＴ及び任意の他の画素センサの出力で、バッファリングしてＡＤＣを実行し、次いでデジタルデータにより形成されされた画像に画像処理を実行する。
【0050】
第３ＩＣチップ１０４ｃは、ＡＳＩＣ８０２を形成するため電気的に相互接続された複数の第３トランジスタ８０４を含み、複数の第３トランジスタ８０４は、少なくとも１つのｎ型トランジスタ８０４ｎと、少なくとも１つのｐ型トランジスタ８０４ｐとを含む。ＡＳＩＣ８０２での省略符号はゼロ以上の追加的な第３トランジスタを表すために用いられていることに注意されたい。複数の第３トランジスタ８０４は、例えば、ＭＯＳＦＥＴ、ＦｉｎＦＥＴ、ＧＡＡ ＦＥＴ、ナノシート電界効果トランジスタ、他の適切なタイプのトランジスタ、又は前記の任意の組合せであってよい。
【0051】
図９を参照し、第１、第２、第３ＩＣチップ１０４ａ～１０４ｃが垂直に積層された、図８のイメージセンサのいくつかの実施形態の概略断面図９００を提供する。第１ＩＣチップ１０４ａはイメージセンサの頂部であり、第２ＩＣチップ１０４ｂは第１ＩＣチップ１０４ａと第３ＩＣチップ１０４ｃとの間にある。更に、イメージセンサは放射線９０２をイメージセンサの頂部から受けるよう構成される。
【0052】
図１０を参照し、画素センサ１０２が図７に関して説明した補助画素回路７０２を含む、図８のイメージセンサのいくつかの代替的な実施形態の回路図１０００を提供する。補助画素回路７０２は、選択トランジスタ１２０と画素センサ１０２の出力ＯＵＴとの間に電気的に連結され、第２トランジスタ１１２により形成される。補助画素回路７０２での省略符号は、ゼロ以上の追加的な第２トランジスタを表すために用いられていることに注意されたい。
【0053】
図１１を参照し、それぞれが図１のような複数の画素センサ１０２を含むイメージセンサのいくつかの実施形態の概略断面図１１００を提供する。換言すれば、図１の画素センサ１０２が繰り返され、図１の画素センサの複数のインスタンス又は繰り返しが存在する。代替的な実施形態において、画素センサ１０２はそれぞれが図４、５Ａ、５Ｂ、６、７のようなものである。更に、第１ＩＣチップ１０４ａと第２ＩＣチップ１０４ｂは垂直に積層される。第１ＩＣチップ１０４ａは第２ＩＣチップ１０４ｂの上にあり、イメージセンサは放射線３０２をイメージセンサの頂部からを受けるよう構成される。
【0054】
図１２を参照し、複数の画素センサ１０２が複数の行と複数の列となっている、図１１のイメージセンサのいくつかの実施形態の上方レイアウト図１２００を提供する。図１１の概略断面図１１００は、例えば、図１２における線Ａ－Ａ’に沿って得たものであってよい。
【0055】
複数の行は、行Ｒ１、Ｒ２、Ｒ３、及びＲＭを含み、複数の列は列Ｃ１、Ｃ２、Ｃ３、及びＣＮを含む。行ラベルの下付き文字は行番号に対応しており、Ｍは３より大きい整数である。同様に、列ラベルの下付き文字は列番号に対応しており、Ｎは３より大きい整数である。更に、複数の行及び列は、画素センサ１０２が周期性の格子図形にある二次元アレイを形成する。他の適切なパターンも代替的な実施形態において適用可能である。
【0056】
図１３を参照し、それぞれが図１０のような複数の画素センサ１０２を含むイメージセンサのいくつかの実施形態の概略断面図１３００を提供する。換言すれば、図１０の画素センサ１０２が繰り返され、図１０の画素センサの複数のインスタンス又は繰り返しが存在する。代替的な実施形態において、画素センサ１０２はそれぞれが図８のようなものである。更に、ＡＳＩＣ８０２が画素センサ１０２により共有される。例えば、画素センサ１０２とＡＳＩＣ８０２との間には多対一対応が存在してよい。更には、第１、第２、第３ＩＣチップ１０４ａ～１０４ｃが垂直に積層される。第２ＩＣチップ１０４ｂは第１ＩＣチップ１０４ａと第３ＩＣチップ１０４ｃとの間にあり、イメージセンサは放射線９０２をイメージセンサの頂部から受けるよう構成される。
【0057】
図１２は図１１のイメージセンサに関して説明しているが、図１２は図１３のイメージセンサにも適用可能であることを理解されたい。例えば、図１３の概略断面図１３００は、図１２の線Ａ－Ａ’に沿って得たものであってよい。
【0058】
図１４を参照し、図１のイメージセンサのいくつかの実施形態の断面図１４００を提供する。第１ＩＣチップ１０４ａと第２ＩＣチップ１０４ｂは、第１ＩＣチップ１０４ａが第２ＩＣチップ１０４ｂの上にあるよう垂直に積層される。ピン止めフォトダイオード１０６と第１トランジスタ１１０は第１ＩＣチップ１０４ａの第１半導体基板１４０２にあって、第１半導体基板１４０２により少なくとも部分的に定義され、第２トランジスタ１１２（そのうちの１つのみを図示）は第２ＩＣチップ１０４ｂの第２半導体基板１４０４にあって、第２半導体基板１４０４により部分的に定義される。第１及び第２半導体基板１４０２、１４０４は、例えば、単結晶シリコンのバルク基板、シリコンゲルマニウム等、又は前記の任意の組合せであってよい、又は、例えば、他の適切なタイプの半導体基板であってよい。
【0059】
第１半導体基板１４０２のバルク１４０２ｂと第２半導体基板１４０４のバルク１４０４ｂは互いに電気的に隔離され、それぞれ負電圧ＶＮＶとグランドＧＮＤでバイアスされるよう構成される。第２半導体基板１４０２のバルク１４０２ｂは、第１トランジスタ１１０のボディとピン止めフォトダイオード１０６のアノードを定義するか、第１トランジスタ１１０のボディとピン止めフォトダイオード１０６のアノードに電気的に連結される（例えば短絡される）。第２半導体基板１４０４のバルク１４０４ｂは、第２トランジスタ１１２（そのうちの１つのみを図示）の個別のボディを定義するか、第２トランジスタ１１２の個別のボディに電気的に連結される（例えば短絡される）。
【0060】
少なくともいくつかの実施形態において、第１半導体基板１４０２のバルク１４０２ｂは単一のドープ型を有する、及び／又は、第２半導体基板１４０４のバルク１４０４ｂは単一のドープ型を有する。例えば、バルク１４０２ｂ、１４０４ｂはｐ型であってよい。更に、少なくともいくつかの実施形態において、第１半導体基板１４０２のバルク１４０２ｂは１つ又は複数のドーピング濃度を有する、及び／又は、第２半導体基板１４０４のバルク１４０４ｂは１つ又は複数のドーピング濃度を有する。
【0061】
第１半導体基板１４０２のバルク１４０２ｂは負電圧ＶＮＶでバイアスされることができるため、ピン止めフォトダイオード１０６のピンニング電圧と第１トランジスタ１１０のターンオン電圧を含む、ピン止めフォトダイオード１０６と第１トランジスタ１１０の電圧は、グランドＧＮＤではなく負電圧ＶＮＶに相対する。これは、これら電圧を負電圧ＶＮＶの大きさだけ増大する効果を有し、図１と２に関して説明したように、ピン止めフォトダイオード１０６のＦＷＣを増加させる。
【0062】
第２半導体基板１４０４のバルク１４０４ｂは負電圧ＶＮＶではなくグランドＧＮＤでバイアスされることができるため、第２トランジスタ１１２のターンオン電圧を含む、第２トランジスタ１１２の電圧は、負電圧ＶＮＶではなくグランドＧＮＤに相対する。そのため、第２トランジスタ１１２はピン止めフォトダイオード１０６と第１トランジスタ１１０が受ける比較的高い電圧を受けない。第２トランジスタ１１２は該比較的高い電圧を受けないため、第２トランジスタ１１２の耐久性と信頼性は該比較的高い電圧により影響されない。更に、第２トランジスタ１１２での電力消費は該比較的高い電圧に影響されない（例えば、増加しない）。
【0063】
図１４のイメージセンサを続けて参照し、ピン止めフォトダイオード１０６は、コレクタ領域１４０６と、第１半導体基板１４０２の表側でコレクタ領域１４０６を覆うピンニング領域１４０８とを含む。更に、ピン止めフォトダイオード１０６は、ピンニング領域１４０８とコレクタ領域１４０６を隣接して囲む第１半導体基板１４０２のバルク１４０２ｂの一部を含む。動作の間、ピン止めフォトダイオード１０６は第１半導体基板１４０２の上方から放射線を受け取り、これはコレクタ領域１４０６における電荷の蓄積をもたらす。
【0064】
第１半導体基板１４０２のバルク１４０２ｂとピンニング領域１４０８は、第１半導体基板１４０２のドープ領域に対応し、第１のドープ型を共有する。更に、ピンニング領域１４０８は第１半導体基板１４０２のバルク１４０２ｂよりも高いドーピング濃度を有する。コレクタ領域１４０６は第１半導体基板１４０２のドープ領域に対応し、第１のドープ型とは逆の第２のドープ型を有する。例えば、第１のドープ型はｐ型であり、第２のドープ型はｎ型であってよい。更に、コレクタ領域１４０６は、ＰＮ接合を形成するため、ピンニング領域１４０８と第１半導体基板１４０２のバルク１４０２ｂに隣接する。
【0065】
第１トランジスタ１１０は、第１半導体基板１４０２の表側でピン止めフォトダイオード１０６に面する。更に、第１トランジスタ１１０は、第１ゲート電極１４１０と、第１ゲート誘電体層１４１２と、第１側壁スペーサ１４１４と、第１ソース／ドレイン領域１４１６の対とを含む。イメージセンサの動作の間、第１ゲート電極１４１０はターンオン電圧でバイアスされてよく、第１トランジスタ１１０の第１チャネル領域が導通する。これは、ピン止めフォトダイオード１０６のコレクタ領域１４０６での蓄積された電荷の浮遊拡散ノードＦＤへの転送につながる。よって、第１トランジスタ１１０は、本実施形態においてより具体的には転送トランジスタ１１４である。
【0066】
第１ゲート電極１４１０と第１ゲート誘電体層１４１２は第１半導体基板１４０２上で積層され、第１ゲート誘電体層１４１２が第１ゲート電極１４１０を第１半導体基板１４０２から分離する。更に、第１ゲート誘電体層１４１２は第１半導体基板１４０２の表側でピン止めフォトダイオード１０６を覆う。代替的な実施形態において、第１ゲート誘電体層１４１２は、第１ゲート電極１４１０と第１半導体基板１４０２との間に局在化する。
【0067】
第１側壁スペーサ１４１４は、第１ゲート電極１４１０と第１ゲート誘電体層１４１２の側壁上にある。更に、第１側壁スペーサ１４１４は、第１ゲート電極１４１０と第１ゲート誘電体層１４１２がその間に挟まれる一対のセグメントを有する。第１側壁スペーサ１４１４は誘電体であり、例えば、窒化ケイ素等、又は前記の任意の組合せであるか、それを含んでよい。
【0068】
第１ソース／ドレイン領域１４１６は第１半導体基板１４０２にあり、第１半導体基板１４０２中の第１チャネル領域１４１８により互いに分離される。更に、第１ソース／ドレイン領域１４１６は、第１半導体基板１４０２のバルク１４０２ｂのドープ型とは逆である、共通ドープ型を共有する第１半導体基板１４０２のドープ領域に対応する。例えば、第１ソース／ドレイン領域１４１６はｎ型であり、第１半導体基板１４０２のバルク１４０２ｂはｐ型であってよい。第１ソース／ドレイン領域１４１６のうちの一方はコレクタ領域１４０６により形成され、第１ソース／ドレイン領域１４１６のうちの他方は浮遊拡散ノードＦＤを部分的に形成する。
【0069】
第２トランジスタ１１２（そのうちの１つのみを図示）は、第２半導体基板１４０４の表側にある。更に、第２トランジスタ１１２は、個別の第２ゲート電極１４２０と、個別の第２ゲート誘電体層１４２２と、個別の第２側壁スペーサ１４２４と、個別の第２ソース／ドレイン領域１４２６の対とを含む。イメージセンサの動作の間、第２トランジスタ１１２のリセットトランジスタ１１６はピン止めフォトダイオード１０６のピンニング電圧へのリセットを可能にし、更に浮遊拡散ノードＦＤのリセット電圧へのリセットを可能にする。更に、第２トランジスタ１１２のソースフォロアトランジスタ（未図示）と第２トランジスタの選択トランジスタ（未図示）は、浮遊拡散ノードＦＤでの電荷の非破壊的な読み出しを可能にする。
【0070】
第２ゲート電極１４２０は、第２ゲート電極１４２０を第２半導体基板１４０４から分離する第２ゲート誘電体層１４２２とそれぞれ積層される。第２側壁スペーサ１４２４は、それぞれ、第２ゲート電極１４２０の側壁と第２ゲート誘電体層１４２２の側壁上にある。このように、各第２ゲート電極１４２０はそれぞれの第２側壁スペーサのセグメント間に挟まれ、各第２ゲート誘電体層１４２２はそれぞれの第２側壁スペーサのセグメント間に挟まれる。第２側壁スペーサ１４２４は誘電体であり、例えば、窒化ケイ素等、又は前記の任意の組合せであるか、それを含んでよい。
【0071】
第２ソース／ドレイン領域１４２６の対は第２半導体基板１４０４にあり、リセットトランジスタ１１６の１つのソース／ドレイン領域は浮遊拡散ノードＦＤを部分的に形成する。第２ソース／ドレイン領域１４２６の各対のソース／ドレイン領域は、第２半導体基板１４０４のバルク１４０４ｂのドープ型とは逆である、共通ドープ型を共有する第２半導体基板１４０４のドープ領域に対応する。例えば、第２ソース／ドレイン領域１４２６の対はｎ型であり、第２半導体基板１４０４のバルク１４０４ｂはｐ型であってよい。更に、第２ソース／ドレイン領域１４２６の各対のソース／ドレイン領域は、第２半導体基板１４０４における対応する第２チャネル領域１４２８により互いに分離される。
【0072】
第１ＩＣチップ１０４ａ及び第２ＩＣチップ１０４ｂは、それぞれ第１相互接続構造１４３０及び第２相互接続構造１４３２を含む。第１相互接続構造１４３０と第２相互接続構造１４３２は、第１半導体基板１４０２と第２半導体基板１４０４との間にある。更に、第１相互接続構造１４３０及び第２相互接続構造１４３２は、対応する相互接続誘電体層１４３８中に積層された、複数の導電ワイヤ１４３４と複数の導電性ビア１４３６を含む。導電ワイヤ１４３４と導電性ビア１４３６は、導電路を形成するため交互に積層される複数のワイヤレベルと複数のビアレベルにそれぞれグループ化される。第１相互接続構造１４３０でのビア層とワイヤ層は、第１トランジスタ１１０から続く導電路を定義するため積層される。同様に、第２相互接続構造１４３２でのビア層とワイヤ層は、第２トランジスタ１１２から続く導電路を定義するため積層される。
【0073】
第１ＩＣチップ１０４ａと第２ＩＣチップ１０４ｂとの間には接合構造１４４０があり、接合界面１４４２で第１ＩＣチップ１０４ａと第２ＩＣチップ１０４ｂを共に接合することを可能にする。そのような接合は、例えば、接合界面１４４２での金属間接合と誘電体間接合の組合せを含んでよい。
【0074】
接合構造１４４０は、第１ＩＣチップ１０４ａと第２ＩＣチップ１０４ｂに個別であり、接合界面１４４２で直接接触して接合される接合誘電体層１４４４を含む。更に、接合構造１４４０は、第１ＩＣチップ１０４ａと第２ＩＣチップ１０４ｂに個別であり、接合界面１４４２で直接接触して接合される接合パッド１４４６を含む。接合パッド１４４６は接合誘電体層１４４４中にそれぞれ挿入され、接合誘電体層１４４４中でそれぞれ接合ビア１４４８により第１及び第２相互接続構造１４３０、１４３２にそれぞれ電気的に連結される。
【0075】
【0076】
図１５Ａで、第１ゲート誘電体層１４１２は、複数の第２ゲート誘電体層１４２２の個別の厚さＴ２よりも厚い厚さＴ１を有する。更に、第１側壁スペーサ１４１４は、複数の第２側壁スペーサ１４２４の個別の厚さＴ４よりも厚い厚さＴ３を有する。上述したように、第１トランジスタ１１０のターンオン電圧は、第１トランジスタ１１０のボディが負電圧ＶＮＶに電気的に連結される（例えば短絡される）ため、負電圧ＶＮＶにより効果的に増大する。逆に、複数の第２トランジスタ１１２はグランドＧＮＤに電気的に連結される（例えば短絡される）個別のボディを有し、よって比較的高いターンオン電圧を受けない。第１ゲート誘電体層１４１２及び第１側壁スペーサ１４１４の比較的厚い厚さは、例えば、第１トランジスタ１１０は比較的高いターンオン電圧を好適に扱うことを可能とし、第１トランジスタ１１０の信頼性が高められる。加えて、比較的厚い厚さはゲートに誘起されるドレインリークを低減することができる。
【0077】
図１５Ｂで、イメージセンサは裏側照射型でなく表側照射型であり、該イメージセンサは第１半導体基板１４０２の表側から入射放射線を受けるよう構成される。これは、裏側照射型であり、よって第１半導体基板１４０２の裏側から入射放射線を受けるよう構成された図１４のイメージセンサと対比されるものである。第１半導体基板１４０２の表側は、第１半導体基板１４０２の第１相互接続構造１４３０が配置された側に対応し、第１半導体基板１４０２の裏側は、第１半導体基板１４０２の反対側に対応する。
【0078】
図１４と比較し、第１半導体基板１４０２と第１相互接続構造１４３０は垂直に反転され、第１相互接続構造１４３０が第１半導体基板１４０２の上方にある。更に、基板貫通ビア（ＴＳＶ）１５０２は第１半導体基板１４０２を通って延伸する。ＴＳＶ１５０２は、第１相互接続構造１４３０と接合構造１４４０との間の電気的連結を提供するため、第１相互接続構造１４３０から接合構造１４４０へ延伸する。更に、ＴＳＶ１５０２は、ＴＳＶ誘電体層１５０２により第１半導体基板１４０２から分離される。
【0079】
図１６を参照し、イメージセンサが第３ＩＣチップ１０４ｃを更に含む、図１４のイメージセンサのいくつかの代替的な実施形態の断面図１６００を提供する。更に、いくつかの実施形態において、該イメージセンサは図８の回路図８００又は図１０の回路図１０００に対応する。
【0080】
第３ＩＣチップ１０４ｃは第１ＩＣチップ１０４ａ及び第２ＩＣチップ１０４ｂと垂直に積層され、第２ＩＣチップ１０４ｂの下にある。第３トランジスタ８０４が第３ＩＣチップ１０４ｃの第３半導体基板１６０２にあり、第３半導体基板１６０２により少なくとも部分的に定義される。第３半導体基板１６０２は、例えば、単結晶シリコンのバルク基板、シリコンゲルマニウム等、又は前記の任意の組合せであってよい、又は、例えば、他の適切なタイプの半導体基板であってよい。
【0081】
少なくともいくつかの第３トランジスタ８０４の個別のボディは、第３半導体基板１６０２のバルク１６０２ｂに電気的に連結される（例えば短絡される）か、バルク１６０２ｂにより定義される。更に、第３半導体基板１６０２のバルク１６０２ｂは、第３基板端子Ｔｓｕｂ３に電気的に連結される（例えば短絡される）か、第３基板端子Ｔｓｕｂ３を定義する。第３基板端子Ｔｓｕｂ３は第１基板端子Ｔｓｕｂ１から、そしていくつかの実施形態においては第２基板端子Ｔｓｕｂ２から、電気的に隔離される。このように、第３半導体基板１６０２のバルク１６０２ｂは、第１半導体基板１４０２のバルク１４０２ｂ、そしていくつかの実施形態においては第２半導体基板１４０４のバルク１４０４ｂから、電気的に隔離される。
【0082】
イメージセンサの使用の間、第１基板端子Ｔｓｕｂ１は負電圧ＶＮＶでバイアスされてよく、第２基板端子Ｔｓｕｂ２及び第３基板端子Ｔｓｕｂ３はグランドＧＮＤにバイアスされてよい。上述したように、第１基板端子Ｔｓｕｂ１を負電圧ＶＮＶでバイアスすることは、画素センサ１０２のＦＷＣを向上させる。
【0083】
第３トランジスタ８０４（そのうちの１つのみを図示）は、第３半導体基板１６０２の表側にある。更に、第３トランジスタ８０４は、個別の第３ゲート電極１６０４と、個別の第３ゲート誘電体層１６０６と、個別の第３側壁スペーサ１６０８と、個別の第３ソース／ドレイン領域１６１０の対とを含む。
【0084】
第３ゲート電極１６０４は、第３ゲート電極１６０４を第３半導体基板１６０２から分離する第３ゲート誘電体層１６０６とそれぞれ積層される。第３側壁スペーサ１６０８は、それぞれ、第３ゲート電極１６０４の側壁と第３ゲート誘電体層１６０６の側壁上にある。このように、各第３ゲート電極１６０４はそれぞれの第３側壁スペーサのセグメント間に挟まれ、各第３ゲート誘電体層１６０６はそれぞれの第３側壁スペーサのセグメント間に挟まれる。第３側壁スペーサ１６０８は誘電体であり、例えば、窒化ケイ素等、又は前記の任意の組合せであるか、それを含んでよい。
【0085】
第３ソース／ドレイン領域１６１０の対は第３半導体基板１６０２にある。第３ソース／ドレイン領域１６１０の各対のソース／ドレイン領域は、第３半導体基板１６０２のバルク１６０２ｂのものとは逆である、共通ドープ型を共有する第３半導体基板１６０２のドープ領域に対応する。例えば、第３ソース／ドレイン領域１６１０の対はｎ型であり、第３半導体基板１６０２のバルク１６０２ｂはｐ型であってよい。更に、第３ソース／ドレイン領域１６１０の各対のソース／ドレイン領域は、第３半導体基板１６０２中の対応する第３チャネル領域１６１２により互いに分離される。
【0086】
第３ＩＣチップ１０４ｃは、第２半導体基板１４０４と第３半導体基板１６０２との間に第３相互接続構造１６１４を更に含む。第３相互接続構造１６１４は、第３相互接続構造１６１４の表側で第３トランジスタ８０４を覆う。更に、第３相互接続構造１６１４は、説明した第１相互接続構造１４３０及び第２相互接続構造１４３２のようなものである。よって、第３相互接続構造１６１４は、対応する相互接続誘電体層１４３８中に積層された、複数の追加的な導電ワイヤ１４３４と複数の追加的な導電性ビア１４３６を含む。これら導電ワイヤ１４３４と導電性ビア１４３６は、第３トランジスタ８０４から続く導電路を定義する。
【0087】
第３相互接続構造１６１４と第２半導体基板１４０４との間には追加的な接合構造１６１６がある。更に、追加的な接合構造１６１６は、追加的な接合界面１６１８での第２ＩＣチップ１０４ｂと第３ＩＣチップ１０４ｃの接合を可能にする。そのような接合は、例えば、追加的な接合界面１６１８での金属間接合と誘電体間接合の組合せを含んでよい。
【0088】
追加的な接合構造１６１６は、第２ＩＣチップ１０４ｂと第３ＩＣチップ１０４ｃに個別であり、追加的な接合界面１６１８で直接接触して接合される追加的な接合誘電体層１６２０を含む。更に、追加的な接合構造１６１６は、第２ＩＣチップ１０４ｂと第３ＩＣチップ１０４ｃに個別であり、追加的な接合界面１６１８で直接接触して接合される追加的な接合パッド１６２２を含む。追加的な接合パッド１６２２は追加的な接合誘電体層１６２０中にそれぞれ挿入され、追加的な接合誘電体層１６２０中でそれぞれ追加的な接合ビア１６２４により第３相互接続構造１６１４とＴＳＶ１６２６にそれぞれ電気的に連結される。
【0089】
ＴＳＶ１６２６は、第２相互接続構造１４３２から追加的な接合構造１６１６へ、これらの間の電気的連結を提供するため、第２半導体基板１４０４を通って延伸する。更に、ＴＳＶ１６２６は、ＴＳＶ誘電体層１６２８により第２半導体基板１４０４から分離される。
【0090】
第３トランジスタ８０４と第３相互接続構造１６１４は、追加的な接合構造１６１６とＴＳＶ１６２６を介して画素センサ１０２に電気的に連結されるＡＳＩＣ８０２を形成する。ＡＳＩＣ８０２は、例えば、画素センサ１０２の出力に、ＡＤＣ、バッファリング、画像処理等、又は前記の任意の組合せを実行するよう構成されてよい。
【0091】
図１７を参照し、イメージセンサが導電パッド１７０２を含む、図１４のイメージセンサのいくつかの実施形態の断面図１７００を提供する。導電パッド１７０２はイメージセンサの周辺部にあり、パッド開口１７０４により第１半導体基板１４０２の裏側から露出される。導電パッド１７０２は、第２相互接続構造１４３２とは独立し、第１相互接続構造１４３０により第１半導体基板１４０２のバルク１４０２ｂに電気的に連結される（例えば短絡される）。該電気的連結は、第１半導体基板１４０２の裏側から第１半導体基板１４０２のバルク１４０２ｂを負電圧ＶＮＶでバイアスすることを可能とする。
【0092】
第２相互接続構造１４３２と第２半導体基板１４０４のバルク１４０４ｂは、第１ＩＣチップ１０４ａでの比較的高い電圧にさらされないよう、導電パッド１７０２から電気的に隔離される。上述したように、該比較的高い電圧は、ため第１半導体基板１４０２のバルク１４０２ｂで負電圧ＶＮＶを用いる結果であり、ピン止めフォトダイオード１０６のＦＷＣを高める。第２相互接続構造１４３２を該比較的高い電圧から隔離することにより、設計上の制約を緩和することができ、信頼性を向上させることができる。
【0093】
イメージセンサの製造の間、イメージセンサはバルクに形成され、イメージセンサの複数のインスタンスが共通ウェハ上に同時に形成される。共通ウェハは次いでダイシングされ、該複数のインスタンスが互いに分離される。そのようなダイシングは、図１７に表したイメージセンサの周辺又は最も外側の側壁に対応するダイシングライン又はスクライブラインに沿って行われる。周辺又は最も外側の側壁はダイシング中及び／又はダイシング後に露出されるため、不良物質（ほこりの粒子等）が周辺または最も外側の側壁に沿って生ずる可能性がある。つまり、これは第１半導体基板１４０２から第２半導体基板１４０４への電気的短絡を引き起こす。
【0094】
上述したように、第１半導体基板１４０２のバルク１４０２ｂと第２半導体基板１４０４のバルク１４０４ｂは互いに電気的に隔離され、ＦＷＣを向上させるためそれぞれ負電圧ＶＮＶ及びグランドＧＮＤでバイアスされる。ダイシングにより引き起こされる電気的短絡はこれに対立し、例えば地絡を引き起こす可能性があり、イメージセンサは後述するように第１半導体基板１４０２で周辺隔離を有してよい。
【0095】
図１８を参照し、第１半導体基板１４０２が周辺隔離を有する、図１７のイメージセンサのいくつかの代替的な実施形態の断面図１８００を提供する。より具体的には、隔離トレンチ１８０２が、第１半導体基板１４０２を周辺部１４０２ｐと内部１４０２ｉとに分離するため、第１半導体基板１４０２の周辺部で第１半導体基板１４０２を完全に貫通して延伸する。更に、導電パッド１７０２は隔離トレンチ１８０２中にあり、第１半導体基板１４０２の裏側から露出される。
【0096】
内部１４０２ｉは、第１半導体基板１４０２のバルク１４０２ｂ、ピン止めフォトダイオード１０６、及び第１トランジスタ１１０を収容し、更に内部１４０２ｉから物理的及び電気的に隔離された周辺部１４０２ｐにより囲まれる。このように、周辺部１４０２ｐは電気的に浮遊状態であるか、グランドＧＮＤに電気的に連結され（例えば短絡され）、内部１４０４ｉは負電圧ＶＮＶに電気的に連結される（例えば短絡される）。
【0097】
周辺部１４０２ｐは内部１４０２ｉから電気的に隔離されるため、たとえダイシングの間及び／又はダイシング間に不良物質（ほこりの粒子等）がイメージセンサの周辺又は最も外側の側壁に沿って生じたとしても、第１半導体基板１４０２のバルク１４０２ｂと第２半導体基板１４０４のバルク１４０４ｂとの間の電気的短絡を防止することができる。よって、負電圧ＶＮＶとグランドＧＮＤとの間の電気的短絡を防止することができる。
【0098】
図１９を参照し、図１８のイメージセンサのいくつかの実施形態の上部レイアウト図１９００を提供する。該イメージセンサは、複数の画素センサ１０２を複数の行と複数の列で含み、隔離トレンチ１８０２（実体でなく図示）内に複数の導電パッド１７０２を更に含む。更に、隔離トレンチ１８０２は複数の画素センサ１０２と複数の導電パッド１７０２を完全に囲む閉路に延伸する。図１８の断面図は、例えば、図１９の線Ｂ－Ｂ’に沿って得たものであってよく、図１８の画素センサ１０２は、例えば、線Ｂ－Ｂ’に沿った画素センサ１０２のうちの任意の１つに対応してよい。
【0099】
【0100】
図２０Ａで、隔離トレンチ１８０２はトレンチ充填誘電体層２００２で部分的に充填されることができる。例えば、トレンチ充填誘電体層２００２は、導電パッド１７０２を露出させたまま、導電パッド１７０２の周囲で隔離トレンチ１８０２を充填することができる。隔離トレンチ１８０２を充填することは、ダイシングの間及び／又はダイシング中の隔離トレンチ１８０２に電気的短絡（例えば、導電パッド間）を引き起こす不良物質の懸念を解消する。
【0101】
図２０Ｂで、隔離トレンチ１８０２は、隔離領域２００４と、導電パッド１７０２を露出するため隔離領域２００４を通って延伸するパッド開口１７０４とに置き換えられている。隔離領域２００４は第１半導体基板１４０２の周辺又は最も外側の側壁にあり、第１半導体基板１４０２を完全に貫通して延伸する。更に、隔離領域２００４は、第１半導体基板１４０２のバルク１４０２ｂとは逆のドープ型を有する第１半導体基板１４０２のドープ領域に対応する。例えば、隔離領域２００４はｎ型であり、第１半導体基板１４０２のバルク１４０２ｂはｐ型であってよい。
【0102】
逆のドープ型のため、隔離領域２００４と第１半導体基板１４０２のバルク１４０２ｂはＰＮ接合を形成する。ＰＮ接合は、第１半導体基板１４０２のバルク１４０２ｂを第１半導体基板１４０２の周辺又は最も外側の側壁から電気的に完全に隔離する空乏領域を作りだす。つまり、そのような隔離は、ダイシングの間及び／又はダイシング中の負電圧ＶＮＶとグランドＧＮＤとの間の電気的短絡に関する懸念を解消する。
【0103】
隔離領域２００４は第２半導体基板１４０４のバルク１４０４ｂに更に電気的に連結され（例えば短絡され）、よって、第１及び第２相互接続構造１４３０、１４３２によりグランドＧＮＤに電気的に連結される（例えば短絡される）。隔離領域２００４をグランドＧＮＤに電気的に連結することは、ＰＮ接合により形成された空乏のサイズを増加させ、これにより隔離を向上させる。代替的な実施形態において、隔離領域２００４は電気的に浮遊している、及び／又は、第１及び第２相互接続構造１４３０、１４３２中の任意の導電性フィーチャに電気的に連結される。
【0104】
図２０Ｃで、隔離トレンチ１８０２はキープアウトゾーン（ＫＯＺ）２００６に置き換えられており、ＫＯＺ２００６では第１半導体基板１４０２の周辺又は最も外側の側壁が距離Ｄにより第１相互接続構造１４３０の周辺又は最も外側の側壁からオフセットされている。これは、ダイシングの間及び／又はダイシング中に、不良物質が第１半導体基板１４０２の周辺又は最も外側の側壁から第２半導体基板１４０４の周辺又は最も外側の側壁への電気的短絡を引き起こす可能性を減少させる。
【0105】
図２１を参照し、イメージセンサが複数の画素センサ１０２と第３ＩＣチップ１０４ｃを含む、図１８のイメージセンサのいくつかの代替的な実施形態の断面図２１００を提供する。画素センサ１０２はそれぞれが図１６に関して説明したようなものであり、第１半導体基板１４０２中のトレンチ隔離構造２１０２により互いに分離される。トレンチ隔離構造２１０２は誘電体材料を含み、例えば、シャロートレンチアイソレーション（ＳＴＩ）構造、ディープトレンチアイソレーション（ＤＴＩ）構造等、又は前記の任意の組合せであってよい。いくつかの実施形態において、画素センサ１０２は図８の回路図８００又は図１０の回路図１０００に対応する。
【0106】
図２２、２３Ａ、２３Ｂ、２４、２５、２６Ａ、２６Ｂ、２７Ａ、２７Ｂ、２８～３０、３１Ａ、３１Ｂ、３２Ａ、３２Ｂ、３３を参照し、高いＦＷＣを有する積層型ＣＭＯＳイメージセンサを形成するための方法のいくつかの実施形態の一連の図を提供する。
【0107】
図２２、２３Ａ、２３Ｂ、２４に表すように、画素センサの第１部分１０２ａを含む第１ＩＣチップ１０４ａが形成される。第１部分１０２ａは、ピン止めフォトダイオード１０６と第１トランジスタ１１０とを含む。更に、ピン止めフォトダイオード１０６のアノードと第１トランジスタ１１０のボディが、形成されるイメージセンサの第１基板端子Ｔｓｕｂ１に電気的に連結される（例えば短絡される）。
【0108】
図２２の断面図２２００に表すように、ピン止めフォトダイオード１０６と浮遊拡散ノードＦＤ１が第１半導体基板１４０２に形成される。第１半導体基板１４０２のバルク１４０２ｂは第１基板端子Ｔｓｕｂ１に電気的に連結され（例えば短絡され）、ピン止めフォトダイオード１０６のアノードを定義するか、さもなくばピン止めフォトダイオード１０６のアノードに電気的に連結される（例えば短絡される）。ピン止めフォトダイオード１０６と浮遊拡散ノードＦＤ１は互いに横方向に分離され、ピン止めフォトダイオード１０６は、コレクタ領域１４０６と、コレクタ領域１４０６を覆うピンニング領域１４０８とを含む。
【0109】
コレクタ領域１４０６、ピンニング領域１４０８、及び浮遊拡散ノードＦＤ１は、第１半導体基板１４０２のドープ領域に対応する。コレクタ領域１４０６と浮遊拡散ノードＦＤ１は第１の共通ドープ型を共有し、ピンニング領域１４０８と第１半導体基板１４０２のバルク１４０２ｂは第１の共通ドープ型とは逆の第２の共通ドープ型を共有する。例えば、第１の共通ドープ型はｎ型であり、第２の共通ドープ型はｐ型であってよい。更に、ピンニング領域１４０８と第１半導体基板１４０２のバルク１４０２ｂはコレクタ領域１４０６と浮遊拡散ノードＦＤ１を囲み、コレクタ領域１４０６と浮遊拡散ノードＦＤ１の境界はＰＮ接合により画定される。
【0110】
また図２２の断面図２２００に表すように、第１ゲート誘電体層１４１２と第１ゲート電極層２２０２が第１半導体基板１４０２を覆って堆積される。第１ゲート誘電体層１４１２は、第１ゲート電極層２２０２を第１半導体基板１４０２から分離する。第１ゲート電極層２２０２は導電性であり、例えば、ドープされたポリシリコン、金属、他の適切な導電性材料、又は前記の任意の組合せであるか、それを含んでよい。
【0111】
図２３Ａの断面図２３００Ａと図２３Ｂの回路図２３００Ｂに表すように、第１ゲート電極１４１０を形成するため第１ゲート電極層２２０２がパターニングされる。第１ゲート電極１４１０は、横方向にてコレクタ領域１４０６と浮遊拡散ノードＦＤ１との間にある。更に、第１ゲート電極１４１０は、パターニングの後にもピン止めフォトダイオード１０６を覆い続ける第１ゲート誘電体層１４１２により第１半導体基板１４０２から分離される。
【0112】
パターニングは、例えば、フォトリソグラフィ／エッチングプロセス、又は他の適切なパターニングプロセスにより実行される。フォトリソグラフィ／エッチングプロセスは、例えば、第１ゲート電極層２２０２の上方にマスクを形成することと、配置されたマスクで第１ゲート電極層２２０２をエッチングすることとを含んでよい。エッチングは、第１ゲート誘電体層１４１２内にエッチングする前に停止されるよう図示されているが、代替的に第１ゲート誘電体層１４１２を部分的又は完全に貫通してエッチングしてよい。
【0113】
また図２３Ａの断面図２３００Ａに表すように、第１側壁スペーサ１４１４が第１ゲート電極１４１０の側壁に、第１ゲート電極１４１０が挟まれるセグメントの対を有して形成される。第１側壁スペーサ１４１４は誘電体であり、例えば、第１ゲート電極１４１０上に誘電体層を堆積することと、該誘電体層をエッチバックすることとにより形成されてよい。ただし、他の適切なプロセスも適用可能である。
【0114】
第１ゲート電極１４１０、第１ゲート誘電体層１４１２、及第１側壁スペーサ１４１４は、コレクタ領域１４０６、浮遊拡散ノードＦＤ１、及び第１半導体基板１４０２のバルク１４０２ｂと共に、第１トランジスタ１１０を形成する。コレクタ領域１４０６と浮遊拡散ノードＦＤ１は、第１トランジスタ１１０のための第１ソース／ドレイン領域１４１６の対としての役割を果たす。第１半導体基板１４０２のバルク１４０２ｂは、第１トランジスタ１１０のボディとしての役割を果たす。第１トランジスタ１１０の使用の間、第１半導体基板１４０２にてコレクタ領域１４０６と浮遊拡散ノードＦＤ１とを分離する第１チャネル領域１４１８は、第１ゲート電極１４１０での電圧によって非導通状態と導通状態との間で変化する。これは、コレクタ領域１４０６において蓄積された電荷の浮遊拡散ノードＦＤ１への選択的な転送を可能とし、これにより第１トランジスタ１１０は転送トランジスタ１１４とも呼ばれる。
【0115】
図２４の断面図２４００に表すように、第１相互接続構造１４３０が第１トランジスタ１１０及び浮遊拡散ノードＦＤ１の上方に形成されてこれらに電気的に連結される。第１相互接続構造１４３０は、相互接続誘電体層１４３８において複数の導電ワイヤ１４３４と複数の導電性ビア１４３６とを含む。導電ワイヤ１４３４と導電性ビア１４３６は、導電路を定義するため交互に積層される複数のワイヤレベルと複数のビアレベルにグループ化される。
【0116】
また図２４の断面図２４００に表すように、第１接合構造１４４０ａが第１相互接続構造１４３０上に形成される。第１接合構造１４４０ａは、接合誘電体層１４４４において接合パッド１４４６と接合ビア１４４８とを含む。接合パッド１４４６と接合誘電体層１４４４は共通接合面を形成し、接合ビア１４４８は接合パッド１４４６から第１相互接続構造１４３０へ延伸する。
【0117】
図２５、２６Ａ、２６Ｂに表すように、画素センサの第２部分１０２ｂを含む第２ＩＣチップ１０４ｂが形成される。第２部分１０２ｂは、形成されるイメージセンサの第２基板端子Ｔｓｕｂ２に電気的に連結される（例えば短絡される）個別のボディを有する複数の第２トランジスタ１１２を含む。
【0118】
図２５の断面図２５００に表すように、複数の第２トランジスタ１１２は第２半導体基板１４０４上に形成される。更に、第２半導体基板１４０４のバルク１４０４ｂは第２基板端子Ｔｓｕｂ２に電気的に連結され（例えば短絡され）、第２トランジスタ１１２の個別のボディを定義するか、第２トランジスタ１１２の個別のボディに電気的に連結される（例えば短絡される）。１つのみの第２トランジスタ１１２、リセットトランジスタ１１６を示していることに注意されたい。ただし、追加的な第２トランジスタ（例えば、選択トランジスタ及びソースフォロアトランジスタ）が以降で図２６Ｂに示される。
【0119】
第２トランジスタ１１２は、個別の第２ゲート電極１４２０と、個別の第２ゲート誘電体層１４２２と、個別の第２側壁スペーサ１４２４と、個別の第２ソース／ドレイン領域１４２６の対とを含む。第２ゲート電極１４２０は、第２ゲート電極１４２０を第２半導体基板１４０４から分離する第２ゲート誘電体層１４２２とそれぞれ積層される。第２側壁スペーサ１４２４は、それぞれ第２ゲート電極１４２０の側壁上にあり、それぞれ第２ゲート誘電体層１４２２の側壁上にある。
【0120】
第２ソース／ドレイン領域１４２６の対は第２半導体基板１４０４中にあり、第２半導体基板１４０４のバルク１４０４ｂとは逆のドープ型を有する第２半導体基板１４０４のドープ領域に対応する。第２ソース／ドレイン領域１４２６の各対のソース／ドレイン領域は、第２半導体基板１４０４中の第２チャネル領域１４２８により分離される。第２チャネル領域１４２８は、第２ゲート電極１４２０のそれぞれ１つでの電圧によって非導通状態と導通状態との間で変化する。更に、リセットトランジスタ１１６の第２ソース／ドレイン領域１４２６の対の１つのソース／ドレイン領域は、形成されるイメージセンサの浮遊拡散ノードＦＤ２を定義する。
【0121】
図２６Ａの断面図２６００Ａと図２６Ｂの回路図２６００Ｂに表すように、第２相互接続構造１４３２と第２接合構造１４４０ｂが形成される。第２相互接続構造１４３２は、第２トランジスタ１１２の上にあって第２トランジスタ１１２に電気的に連結される。第２接合構造１４４０ｂは、第２相互接続構造１４３２の上にあって第２相互接続構造１４３２に電気的に連結される。第２相互接続構造１４３２及び第２接合構造１４４０ｂは、図２４に関して説明した第１相互接続構造１４３０及び第１接合構造１４４０ａのようなものである。
【0122】
図２６Ｂの回路図２６００Ｂに注目し、複数の第２トランジスタ１１２は、第２相互接続構造１４３２（例えば図２６Ａを参照）により電気的に相互接続される、リセットトランジスタ１１６と、ソースフォロアトランジスタ１１８と、選択トランジスタ１２０とを含む。ソースフォロアトランジスタ１１８と選択トランジスタ１２０は直列に電気的に連結される。更に、リセットトランジスタ１１６は、ソースフォロアトランジスタ１１８のゲート電極に電気的に連結された（例えば短絡された）ソース／ドレイン領域を有する。
【0123】
図２７Ａの段落２７００Ａと図２７Ｂの回路図２７００Ｂに表すように、図２６Ａ及び２６Ｂの第２ＩＣチップ１０４ｂは垂直に反転され、第１接合界面１４４２で図２４の第１ＩＣチップ１０４ａと接合される。該接合は、金属間接合と誘電体間接合の両方を含む。
【0124】
該接合は、図２４での画素センサ１０２の第１部分１０２ａから、そして図２６Ａ及び２６Ｂでの画素センサ１０２の第２部分１０２ｂから、画素センサ１０２を形成し、更に、第１及び第２ＩＣチップ１０４ａ、１０４ｂをまたぐ共通浮遊拡散ノードＦＤを形成するため、第１部分１０２ａ及び第２部分１０２ｂでそれぞれ浮遊拡散ノードＦＤ１、ＦＤ２を電気的に連結する。更に、該接合では、第１基板端子Ｔｓｕｂ１と第２基板端子Ｔｓｕｂ２が互いに電気的に隔離され、第１半導体基板１４０２のバルク１４０２ｂと第２半導体基板１４０４のバルク１４０４ｂが互いに電気的に隔離される。これ以降で説明するように、これは第１基板端子Ｔｓｕｂ１と第２基板端子Ｔｓｕｂ２がそれぞれ負電圧及びグランドでバイアスされてＦＷＣを増加させることを可能とする。
【0125】
画素センサ１０２は第１及び第２ＩＣチップ１０４ａ、１０４ｂにまたがるため、画素センサ１０２は、そうでない場合よりも少ないトランジスタを第１ＩＣチップ１０４ａで有する。例えば、第１ＩＣチップ１０４ａで４つのトランジスタを有する代わりに、画素センサ１０２は第１ＩＣチップ１０４ａで１つのトランジスタを有するのみであってよい。つまり、これはピン止めフォトダイオード１０６を微細化することなく画素センサ１０２を第１ＩＣチップ１０４ａで微細化することを可能とする。
【0126】
ピン止めフォトダイオード１０６は比較的大きく且つ第２ＩＣチップ１０４ｂではなく第１ＩＣチップ１０４ａにあるため、第１ＩＣチップ１０４ａでの画素センサ１０２の部分が画素センサ１０２の微細化を制限するものであり得る。よって、第１ＩＣチップ１０４ａで画素センサ１０２を微細化することは、画素センサ１０２全体を微細化する効果を有することができる。上述したように、ピン止めフォトダイオード１０６を微細化することなく画素センサ１０２を微細化することができるため、画素センサ１０２の性能を小さなサイズであっても高くすることができる。
【0127】
図２８の断面図２８００に表すように、第２半導体基板１４０４は、第２相互接続構造１４３２及び第２トランジスタ１１２とは反対側で薄型化される。該薄型化は、例えば、化学機械研磨（ＣＭＰ）等により実行されてよい。
【0128】
また図２８の断面図２８００に表すように、ＴＳＶ１６２６が第２半導体基板１４０４を通って第２相互接続構造１４３２へ延伸するように形成される。更に、ＴＳＶ１６２６は、ＴＳＶ誘電体層１６２８により、第２半導体基板１４０４及び第２相互接続構造１４３２の相互接続誘電体層１４３８から分離されて形成される。ＴＳＶ１６２６は、第２半導体基板１４０４の裏側から第２相互接続構造１４３２への電気的連結を提供するため導電性である。
【0129】
図２９の断面図２９００に表すように、第３接合構造１６１６ａが第２半導体基板１４０４の裏側に形成される。第３接合構造１６１６ａは、接合誘電体層１６２０において接合パッド１６２２と接合ビア１６２４とを含む。接合パッド１６２２と接合誘電体層１６２０は共通接合面を形成し、接合ビア１６２４は接合パッド１６２２からＴＳＶ１６２６へ延伸する。
【0130】
図３０、３１Ａ、３１Ｂの図に表すように、ＡＳＩＣ８０２を含む第３ＩＣチップ１０４ｃが形成される。ＡＳＩＣ８０２は、形成されるイメージセンサの第３基板端子Ｔｓｕｂ３に電気的に連結される（例えば短絡される）個別のボディを有する複数の第３トランジスタ８０４を含む。
【0131】
図３０の断面図３０００に表すように、複数の第３トランジスタ８０４は第３半導体基板１６０２上に形成される。更に、第３半導体基板１６０２のバルク１６０２ｂは第３基板端子Ｔｓｕｂ３に電気的に連結され（例えば短絡され）、少なくともいくつかの第３トランジスタ８０４の個別のボディを定義するか、少なくともいくつかの第３トランジスタ８０４の個別のボディに電気的に連結される（例えば短絡される）。例えば、第３半導体基板１６０２のバルク１６０２ｂは、複数の第３トランジスタ８０４のｐ型トランジスタではなく、複数の第３トランジスタ８０４のｎ型トランジスタ８０４ｎを定義するか、ｎ型トランジスタ８０４ｎに電気的に連結されてよい（例えば短絡されてよい）。１つのみの第３トランジスタ８０４を示していることに注意されたい。ただし、追加的なトランジスタがこれ以降で図３１Ｂにおいて示される。
【0132】
第３トランジスタ８０４は、個別の第３ゲート電極１６０４と、個別の第３ゲート誘電体層１６０６と、個別の第３側壁スペーサ１６０８と、個別の第３ソース／ドレイン領域１６１０の対とを含む。第３ゲート電極１６０４は、第３ゲート電極１６０４を第２半導体基板１６０２から分離する第３ゲート誘電体層１６０６とそれぞれ積層される。第３側壁スペーサ１６０８は、第３ゲート電極１６０４及び第３ゲート誘電体層１６０６それぞれの側壁上にある。
【0133】
第３ソース／ドレイン領域１６１０の対が第３半導体基板１６０２にあり、第３半導体基板１６０２の直接隣接する領域とは逆のドープ型を有する第３半導体基板１６０２のドープ領域に対応する。更に、第３ソース／ドレイン領域１６１０の各対のソース／ドレイン領域は、第３半導体基板１６０２中の第３チャネル領域１６１２により分離される。第３チャネル領域１６１２は、第３ゲート電極１６０４のそれぞれ１つでの電圧によって、非導通状態と導通状態との間で変化する。
【0134】
図３１Ａの断面図３１００Ａと図３１Ｂの回路図３１００Ｂに表すように、第３相互接続構造１６１４と第４接合構造１６１６ｂが形成される。第３相互接続構造１６１４は、第３トランジスタ８０４の上にあって第３トランジスタ８０４に電気的に連結される。更に、第３相互接続構造１６１４は、図２４に関して説明した第１相互接続構造１４３０のようなものである。第４接合構造１６１６ｂは、第３相互接続構造１６１４の上にあって第３相互接続構造１６１４に電気的に連結される。更に、第４接合構造１６１６ｂは、図２９に関して説明した第３接合構造１６１６ａのようなものである。
【0135】
図３１Ｂの回路図３１００Ｂに注目し、複数の第３トランジスタ８０４は少なくとも１つのｎ型トランジスタ８０４ｎと少なくとも１つのｐ型トランジスタ８０４ｐとを含む。ＡＳＩＣ８０２での省略符号はゼロ以上の追加的な第３トランジスタを表すため用いられていることに注意されたい。
【0136】
図３２Ａの断面図３２００Ａと図３２Ｂの回路図３２００Ｂに表すように、図２９の構造が垂直に反転され、第２接合界面１６１８で図３１Ａと３１Ｂの第３ＩＣチップ１０４ｃに接合される。該接合は、画素センサ１０２をＡＳＩＣ８０２に電気的に連結し、金属間接合と誘電体間接合の両方を含む。更に、該接合では、第１基板端子Ｔｓｕｂ１と第３基板端子Ｔｓｕｂ３が互いに電気的に隔離され、第１半導体基板１４０２のバルク１４０２ｂと第３半導体基板１６０２のバルク１６０２ｂが互いに電気的に隔離される。いくつかの実施形態において、該接合は、第２半導体基板１４０４のバルク１４０４ｂと第３半導体基板１６０２のバルク１６０２ｂとを共に電気的に連結する（例えば短絡する）。
【0137】
【0138】
また図３３の断面図３３００に表すように、パッド開口１７０４が第１半導体基板１４０２の周辺部で第１半導体基板１４０２を通って延伸するよう形成される。更に、導電パッド１７０２はパッド開口１７０４に形成され、第１相互接続構造１４３０により第１半導体基板１４０２のバルク１４０２ｂに電気的に連結される。
【0139】
イメージセンサの使用の間、第１半導体基板１４０２のバルク１４０２ｂは負電圧ＶＮＶでバイアスされ（例えば、第１基板端子Ｔｓｕｂ１及び／又は導電パッド１７０２を介して）、第２半導体基板１４０４のバルク１４０４ｂはグランドＧＮＤにバイアスされる（例えば、第２基板端子Ｔｓｕｂ２を介して）。更に、第３半導体基板１６０２のバルク１６０２ｂはグランドＧＮＤにバイアスされる（例えば、第３基板端子Ｔｓｕｂ３を介して）。該バイアスをかける結果、ピン止めフォトダイオード１０６のアノードと第１トランジスタ１１０のボディが第１ＩＣチップ１０４ａで負電圧ＶＮＶに電気的に連結される（例えば短絡される）。加えて、第２トランジスタ１１２の個別のボディが第２ＩＣチップ１０４ｂでグランドＧＮＤに電気的に連結される（例えば短絡される）。
【0140】
ピン止めフォトダイオード１０６のアノードと第１トランジスタ１１０のボディが負電圧ＶＮＶに電気的に連結されるため、ピン止めフォトダイオード１０６のピンニング電圧と第１トランジスタ１１０のターンオン電圧はグランドＧＮＤではなく負電圧ＶＮＶに相対する。これは、これら電圧を負電圧ＶＮＶの大きさだけ増大する効果を有し、これはピン止めフォトダイオード１０６のＦＷＣを増加させ、よってピン止めフォトダイオード１０６の性能を向上させる。
【0141】
第２トランジスタ１１２の電圧が負電圧ＶＮＶではなくグランドＧＮＤに相対するため、第２トランジスタ１１２はピン止めフォトダイオード１０６と第１トランジスタ１１０が受ける比較的高い電圧を受けない。このため、第２トランジスタ１１２の耐久性と信頼性は、ピン止めフォトダイオード１０６と第１トランジスタ１１０での比較的高い電圧により影響されない。更に、第２トランジスタ１１２の電力消費は該比較的高い電圧により影響されない（例えば増加されない）。
【0142】
図２２、２３Ａ、２３Ｂ、２４、２５、２６Ａ、２６Ｂ、２７Ａ、２７Ｂ、２８～３０、３１Ａ、３１Ｂ、３２Ａ、３２Ｂ、３３は方法を参照して説明したが、これら図に示した構造は該方法に限定されず、該方法から分かれて独立してよいことを理解されたい。図２２、２３Ａ、２３Ｂ、２４、２５、２６Ａ、２６Ｂ、２７Ａ、２７Ｂ、２８～３０、３１Ａ、３１Ｂ、３２Ａ、３２Ｂ、３３を一連の動作として説明したが、他の実施形態において該動作の順序は変更されてよいことを理解されたい。図２２、２３Ａ、２３Ｂ、２４、２５、２６Ａ、２６Ｂ、２７Ａ、２７Ｂ、２８～３０、３１Ａ、３１Ｂ、３２Ａ、３２Ｂ、３３は特定の動作の組として図示及び説明したが、図示及び／又は説明したいくつかの動作は、他の実施形態において省略されてよいことを理解されたい。更に、図示及び／又は説明されていない動作が他の実施形態において含まれてよい。
【0143】
【0144】
３４０２で、画素センサの第１部分を含む第１ＩＣチップが形成される。第１部分は、ピン止めフォトダイオードと第１トランジスタとを含む。更に、ピン止めフォトダイオードのアノードと第１トランジスタのボディとが共に電気的に連結される。例えば、図２２、２３Ａ、２３Ｂ、２４を参照されたい。そのような形成は、動作３４０２ａ～３４０２ｃを含む。３４０２ａで、ピン止めフォトダイオードが第１半導体基板に形成され、第１半導体基板のバルクはピン止めフォトダイオードのアノードを定義するか、ピン止めフォトダイオードのアノードに電気的に連結される。例えば、図２２を参照されたい。３４０２ｂで、第１トランジスタが第１半導体基板上で、ピン止めフォトダイオードに隣接して形成され、第１半導体基板のバルクは第１トランジスタのボディを定義するか、第１トランジスタのボディに電気的に連結される。例えば、図２２、２３Ａ、２３Ｂを参照されたい。３４０２ｃで、第１トランジスタとピン止めフォトダイオードを覆ってこれらに電気的に連結される第１相互接続構造が形成される。例えば、図２４を参照されたい。
【0145】
３４０４で、画素センサの第２部分を含む第２ＩＣチップが形成される。第２部分は、個別のボディが共に電気的に連結された複数の第２トランジスタを含む。例えば、図２５、２６Ａ、２６Ｂを参照されたい。そのような形成は、動作３４０４ａと３４０４ｂとを含む。３４０４ａで、第２トランジスタが第２半導体基板上に形成され、第２半導体基板のバルクは第２トランジスタの個別のボディを定義するか、第２トランジスタの個別のボディに電気的に連結される。例えば、図２５を参照されたい。３４０４ｂで、第２トランジスタを覆って第２トランジスタに電気的に連結される第２相互接続構造が形成される。例えば、図２６Ａと２６Ｂを参照されたい。
【0146】
３４０６で、第１ＩＣチップと第２ＩＣチップとが第１接合界面で共に接合される。第１半導体基板のバルクと第２半導体基板のバルクは、接合の完了時に互いに電気的に隔離される。例えば、図２７Ａと２７Ｂを参照されたい。
【0147】
３４０８で、第２半導体基板を通って第２相互接続構造へ延伸するＴＳＶが形成される。例えば、図２８を参照されたい。
【0148】
３４１０で、第２半導体基板の第２相互接続構造とは反対側で、ＴＳＶを覆ってＴＳＶに電気的に連結される接合構造が形成される。例えば、図２９を参照されたい。
【0149】
３４１２で、ＡＳＩＣを含む第３ＩＣチップが形成される。ＡＳＩＣは第３半導体基板上の複数の第３トランジスタを含み、第３半導体基板のバルクは少なくともいくつかの第３トランジスタの個別のボディを定義するか、少なくともいくつかの第３トランジスタの個別のボディに電気的に連結される。例えば、図３０、３１Ａ、３１Ｂを参照されたい。
【0150】
３４１４で、第２ＩＣチップと第３ＩＣチップとが第２接合界面で共に接合される。例えば、図３２Ａと３２Ｂを参照されたい。
【0151】
３４１６で、第１半導体基板のバルクに電気的に連結され、第１半導体基板においてパッド開口を介して露出されるパッドが形成される。例えば、図３３を参照されたい。
【0152】
図３４のブロック図３４００を一連の動作又はイベントとしてここで図示及び説明しているが、そのような動作又はイベントの図示された順序は限定する意味に解釈されないことを理解されたい。例えば、いくつかの動作は、ここで図示及び／又は説明されたものから分かれて、異なる順序で及び／又は他の動作と同時に起こってよい。更に、ここで説明する１つ以上の様態又は実施形態を実施するために、全ての図示した動作が必要となるわけではなく、ここで図示した１つ以上の動作は１つ以上の別の動作及び／又はフェーズで行われてよい。
【0153】
イメージセンサの製造の間、イメージセンサは大量に形成され、イメージセンサの複数のインスタンスが共通ウェハ上に同時に形成される。共通ウェハは次いでダイシングされ、該複数のインスタンスが互いに分離される。そのようなダイシングは、図３３に表したイメージセンサの周辺又は最も外側の側壁に対応するダイシングライン又はスクライブラインに沿って行われる。周辺又は最も外側の側壁はダイシング中及び／又はダイシング後に露出されるため、不良物質（ほこりの粒子等）が周辺または最も外側の側壁に沿って生ずる可能性がある。これは第１半導体基板１４０２から第２半導体基板１４０４への電気的短絡を引き起こす可能性がある。
【0154】
上述したように、第１半導体基板１４０２のバルク１４０２ｂと第２半導体基板１４０４のバルク１４０４ｂは互いに電気的に隔離され、ＦＷＣを向上させるためそれぞれ負電圧ＶＮＶ及びグランドＧＮＤでバイアスされる。ダイシングにより引き起こされる電気的短絡はこれに対立し、例えば、地絡を引き起こす可能性があり、イメージセンサは第１半導体基板１４０２で周辺隔離を有してよい。
【0155】
図３５～３７を参照し、ダイシングの間及び／又はダイシング後に周辺隔離が第１半導体基板１４０２と第２半導体基板１４０４との間の電気的短絡の懸念を解消する、図３３に関して説明した動作のいくつかの代替的な実施形態の断面図３５００～３７００を提供する。
【0156】
図３５で、パッド開口７０４を形成する代わりに隔離トレンチ１８０２が形成されてよく、導電パッド１７０２は隔離トレンチ１８０２に形成されてよい。隔離トレンチ１８０２は、パッド開口１７０４のように、例えば、フォトリソグラフィ／エッチングプロセス、又は他の適切なパターニングプロセスにより形成されてよい。隔離トレンチ１８０２は、第２半導体基板１４０２を完全に貫通して延伸し、更に第１半導体基板１４０２の周辺部に沿った閉路に延伸する。このように、隔離トレンチ１８０２は第１半導体基板１４０２を周辺部１４０２ｐと内部１４０２ｉとに物理的及び電気的の両方の面で分離する。隔離トレンチ１８０２の上部レイアウトは、例えば、図１９のようなものであってよい、及び／又は、図３５は図１９の線Ｂ－Ｂ’に沿って得られたものあってよい。
【0157】
該隔離のため、ダイシングの間及び／又はダイシング後にイメージセンサの周辺又は最も外側の側壁（周辺部１４０２ｐの側壁に対応する）に生じた不良物質は、第１半導体基板１４０２のバルク１４０２ｂを収容する内部１４０２ｉから電気的に分離される。
【0158】
図３６で、第１半導体基板１４０２を完全に貫通して延伸する隔離領域２００４が形成され、更に、第２半導体基板１４０４の周辺部に沿った閉路に延伸して形成される。隔離領域２００４は第１半導体基板１４０２のドープ領域に対応し、第１半導体基板１４０２のバルク１４０２ｂとは逆のドープ型を有する。このように、隔離領域２００４と第１半導体基板１４０２のバルク１４０２ｂは、第１半導体基板１４０２の周辺又は最も外側の側壁を第１半導体基板１４０２のバルク１４０２ｂから電気的に隔離する空乏領域を有するＰＮ接合を形成する。隔離領域２００４は、例えば、イオン注入又は他の適切なドーピングプロセスにより形成されてよい。
【0159】
いくつかの実施形態において、隔離領域２００４を第２半導体基板１４０４のバルク１４０４ｂに電気的に連結する第１及び第２相互接続構造１４３０、１４３２と第１及び第２接合構造１４４０ａ、１４４０ｂが更に形成される。イメージセンサの使用の間、これは隔離領域２００４とグランドＧＮＤの電気的連結につながり、例えば、ＰＮ接合での空乏領域のサイズを増加させることができる。
【0160】
図３７で、パッド開口１７０４を形成する代りにＫＯＺ２００６が形成され、導電パッド１７０２はＫＯＺ２００６に形成されてよい。ＫＯＺ２００６は、第１半導体基板１４０２の周辺又は最も外側の側壁が距離Ｄで第２半導体基板１４０４の周辺又は最も外側の側壁からオフセットされた領域に対応する。これは、ダイシングの間及び／又はダイシング後に不良物質が第１半導体基板１４０２と第２半導体基板１４０４を電気的に短絡させる可能性を低下させる。ＫＯＺ２００６は、例えば、フォトリソグラフィ／エッチングプロセス、又は他の適切なパターニングプロセスにより形成されてよい。
【0161】
いくつかの実施形態において、本開示は、第１半導体基板を含む第１ＩＣチップと、第２半導体基板を含み、第１ＩＣチップと積層される第２ＩＣチップと、第１ＩＣチップと第２ＩＣチップとにまたがる画素センサとを含むイメージセンサを提供し、画素センサは第１半導体基板で第１トランジスタと受光素子とを含み、第２半導体基板で第２トランジスタを更に含み、第１半導体基板のバルクと第２半導体基板のバルクは互いに電気的に隔離され、異なる電圧でバイアスされるよう構成される。いくつかの実施形態において、第１トランジスタのボディは第１半導体基板のバルクにより定義され、第２トランジスタのボディは第２半導体基板のバルクにより定義される。いくつかの実施形態において、第１半導体基板は第２半導体基板の上にあり、イメージセンサは第１半導体基板の上に露出されたパッドを更に含み、パッドは第１半導体基板のバルクに電気的に連結される。いくつかの実施形態において、第１トランジスタは第１の厚さを有するゲート誘電体層を含み、第２トランジスタは第１の厚さ未満の第２の厚さを有するゲート誘電体層を含む。いくつかの実施形態において、第１トランジスタは、第１ゲートスタックと、第１ゲートスタックの側壁上の第１側壁スペーサとを含み、第２トランジスタは、第２ゲートスタックと、第２ゲートスタックの側壁上の第１側壁スペーサとを含み、第２側壁スペーサの厚さは第１側壁スペーサの厚さ未満である。いくつかの実施形態において、画素センサは４Ｔ ＡＰＳである。いくつかの実施形態において、画素センサは複数の行と複数の列に繰り返し、画素センサの繰り返しは非重畳である。
【0162】
いくつかの実施形態において、本開示は、第１基板と、第１基板で隣接するフォトダイオードと第１トランジスタと、第１基板の下にある第２基板と、第２基板上の第２トランジスタとを含む、もう１つのイメージセンサを提供し、フォトダイオードと第１トランジスタと第２トランジスタは画素センサを形成し、第１トランジスタのボディとフォトダイオードのアノードが共に電気的に連結され、第２トランジスタのボディから電気的に隔離される。いくつかの実施形態において、第２トランジスタのボディ及び第１トランジスタのボディは、それぞれグランド及び負電圧に同時にバイアスされるよう構成される。いくつかの実施形態において、イメージセンサは、第１基板と第２基板との間の相互接続構造と、第１基板の周辺部にあり、相互接続構造によりフォトダイオードのアノードに電気的に連結されたパッドとを更に含む。いくつかの実施形態において、トレンチがフォトダイオードと第１トランジスタとを囲む閉路で第１基板の周辺部に沿って横方向に延伸し、更に、第１基板を通って垂直に延伸して、第１基板を互いに電気的に隔離された内部と周辺部とに分離する。いくつかの実施形態において、第１基板及び第２基板は、第１基板及び第２基板の周囲をそれぞれ独立した閉路で延伸する個別の側壁を有し、上面視において、第１基板の個別の側壁は、第２基板の個別の側壁から横方向にオフセットされ且つ第２基板の個別の側壁により囲まれている。いくつかの実施形態において、第１基板は半導体材料を含み且つＰＮ接合を有し、ＰＮ接合は、フォトダイオードと第１トランジスタとを囲む閉路で第１基板の周辺部に沿って横方向に延伸し、更に、第１基板を通って垂直に延伸して、第１基板の内部を第１基板の最も外側の側壁から電気的に隔離する。いくつかの実施形態において、イメージセンサは、第１基板及び第２基板と積層される第３基板と、第３基板上の複数の第３トランジスタとを更に含み、第２基板は第１基板と第３基板との間にあり、第３トランジスタは画素センサに電気的に連結された特定用途向け集積回路（ＡＳＩＣ）を形成する。
【0163】
いくつかの実施形態において、本開示はイメージセンサを形成するための方法を提供し、該方法は、第１半導体基板にフォトダイオードを形成することと、第１半導体基板上に、フォトダイオードに隣接した第１トランジスタを形成することであって、フォトダイオードと第１トランジスタとが第１画素センサ部分を形成することとを含む、第１ＩＣチップを形成することと、第２半導体基板上に複数の第２トランジスタを形成することであって、第２トランジスタが第２画素センサ部分を形成することを含む、第２ＩＣチップを形成することと、画素センサを形成するよう第１画素センサ部分と第２画素センサ部分とが積層されて共に電気的に連結されるよう、第１ＩＣチップと第２ＩＣチップとを共に接合することとを含み、第１半導体基板のバルクと第２半導体基板のバルクは接合の完了時に互いに電気的に隔離される。いくつかの実施形態において、第１ＩＣチップを形成することが、第１トランジスタを覆う第１相互接続構造を形成することを更に含み、該方法は、前記接合の後に、第１半導体基板の周辺部に、第１相互接続構造に電気的に連結されたパッドを形成することを更に含み、第１相互接続構造はパッドを第１半導体基板に電気的に連結する。いくつかの実施形態において、該方法は、フォトダイオードと第１トランジスタとを囲む閉路で第１半導体基板の周辺部に沿って横方向に延伸し、更に、第１半導体基板を通って垂直に延伸して、第１半導体基板を互いに電気的に隔離された内部と周辺部とに分離するトレンチを形成するため第１半導体基板をパターニングすることを更に含み、パッドはトレンチに形成される。いくつかの実施形態において、フォトダイオードのアノードと第１トランジスタのボディは、接合の完了時に第２トランジスタの個別のボディから電気的に隔離される。いくつかの実施形態において、前記接合は、金属間接合と誘電体間接合との両方を含む。いくつかの実施形態において、該方法は、第３半導体基板上に複数の第３トランジスタを形成することと、第３トランジスタを覆う第３相互接続構造を形成することであって、第３トランジスタと第３相互接続構造が特定用途向け集積回路（ＡＳＩＣ）を形成することとを含む、第３ＩＣチップを形成することと、第２ＩＣチップが第１ＩＣチップと第３ＩＣチップとの間にあり、ＡＳＩＣが画素センサに電気的に連結されるよう、第２ＩＣチップと第３ＩＣチップとを共に接合することとを更に含む。
【0164】
上記は、当業者が本開示の態様をより好ましく理解できるように、いくつかの実施形態の特徴を概説している。当業者は、ここで紹介した実施形態と同一の目的を実行するため、及び／又は同一の利点を達成するため、他の処理及び構造を設計又は改変するための基礎として、本開示を容易に用いることができることを理解すべきである。当業者はまた、そのような均等な構造は本開示の精神及び範囲から逸脱せず、本開示の精神及び範囲から逸脱することなく様々な改変、置き換え、及び変更を行うことができることを理解すべきである。
【産業上の利用可能性】
【0165】
本開示のイメージセンサは、カメラ、携帯電話等といった、幅広い範囲の現代の電子デバイスにおいて使用可能であり、本開示のイメージセンサ形成方法はそのようなイメージセンサを形成するために用いることができる。
【符号の説明】
【0166】
１００、４００、５００Ａ、５００Ｂ、６００、７００、８００、１０００、２３００Ｂ、２６００Ｂ、２７００Ｂ、３１００Ｂ、３２００Ｂ：回路図
１０２：画素センサ
１０２ａ：１０２の第１部分
１０２ｂ：１０２の第２部分
１０２ｓ：副画素
１０４ａ：第１ＩＣチップ
１０４ｂ：第２ＩＣチップ
１０４ｃ：第３ＩＣチップ
１０６：ピン止めフォトダイオード
１０８：画素回路
１１０：第１トランジスタ
１１２：第２トランジスタ
１１４：転送トランジスタ
１１６：リセットトランジスタ
１１８：ソースフォロアトランジスタ
１２０：選択トランジスタ
２００：電位図
２０２：第１電位井戸
２０４：第２電位井戸
２０６：バリア
３００、９００、１１００、１３００：概略断面図
３０２、９０２：放射線
４０２：ボディダイオード
７０２：補助画素回路
８０２：ＡＳＩＣ
８０４：第３トランジスタ
８０４ｎ：ｎ型トランジスタ
８０４ｐ：ｐ型トランジスタ
１２００、１９００：上部レイアウト図
１４００、１５００Ａ、１５００Ｂ、１６００、１７００、１８００、２０００Ａ、２０００Ｂ、２０００Ｃ、２１００、２２００、２３００Ａ、２４００、２５００、２６００Ａ、２７００Ａ、２８００、２９００、３０００、３１００Ａ、３２００Ａ、３３００、３５００、３６００、３７００：断面図
１４０２：第１半導体基板
１４０２ｂ：１４０２のバルク
１４０２ｉ：１４０２の内部
１４０２ｐ：１４０２の周辺部
１４０４：第２半導体基板
１４０４ｂ：１４０４のバルク
１４０６：コレクタ領域
１４０８：ピンニング領域
１４１０：第１ゲート電極
１４１２：第１ゲート誘電体層
１４１４：第１側壁スペーサ
１４１６：第１ソース／ドレイン領域
１４１８：第１チャネル領域
１４２０：第２ゲート電極
１４２２：第２ゲート誘電体層
１４２４：第２側壁スペーサ
１４２６：第２ソース／ドレイン領域
１４２８：第２チャネル領域
１４３０：第１相互接続構造
１４３２：第２相互接続構造
１４３４：導電ワイヤ
１４３６：導電性ビア
１４３８：相互接続誘電体層
１４４０：接合構造
１４４０ａ：第１接合構造
１４４０ｂ：第２接合構造
１４４２：接合界面
１４４４：接合誘電体層
１４４６：接合パッド
１４４８：接合ビア
１５０２、１５２６：基板貫通ビア（ＴＳＶ）
１５０４、１６２８：ＴＳＶ誘電体層
１６０２：第３半導体基板
１６０２ｂ：１６０２のバルク
１６０４：第３ゲート電極
１６０６：第３ゲート誘電体層
１６０８：第３側壁スペーサ
１６１０：第３ソース／ドレイン領域
１６１２：第３チャネル領域
１６１４：第３相互接続構造
１６１６：追加的な接合構造
１６１６ａ：第３接合構造
１６１６ｂ：第４接合構造
１６２０：追加的な接合誘電体層
１６２２：追加的な接合パッド
１６２４：追加的な接合ビア
１７０２：導電パッド
１７０４：パッド開口
１８０２：隔離トレンチ
２００２：トレンチ充填誘電体層
２００４：隔離領域
２００６：キープアウトゾーン
２１０２：トレンチ隔離構造
２２０２：第１ゲート電極層
３４００：ブロック図
３４０２、３４０４、３４０６、３４０８、３４１０、３４１２、３４１４、３４１６：ステップ
３４０２ａ、３４０２ｂ、３４０２ｃ、３４０４ａ、３４０４ｂ：動作
Ａ－Ａ’、Ｂ－Ｂ’：断面線
Ｃ１、Ｃ２、Ｃ３、ＣＮ：画素センサの列
Ｄ：距離
ＦＤ、ＦＤ１、ＦＤ２：浮遊拡散ノード
ＧＮＤ：グランド
ＯＵＴ出力
Ｒ１、Ｒ２、Ｒ３、ＲＮ：画素センサの行
ＲＳＴ：リセット信号
ＳＥＬ：選択信号
Ｔ１：第１ゲート誘電体厚さ
Ｔ２：第２ゲート誘電体厚さ
Ｔ３：第１側壁スペーサの厚さ
Ｔ４：第２側壁スペーサの厚さ
ＴＸ、ＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４：転送信号
Ｔｓｕｂ１：第１基板端子
Ｔｓｕｂ２：第２基板端子
Ｔｓｕｂ３：第３基板端子
ＶＤＤ：供給電圧
ＶＮＶ：負電圧
Ｖｐｉｎ：ピンニング電圧
ＶＲＳＴ：リセット電圧
１０２：画素センサ
１０２ａ：１０２の第１部分
１０２ｂ：１０２の第２部分
１０２ｓ：副画素
１０４ａ：第１ＩＣチップ
１０４ｂ：第２ＩＣチップ
１０４ｃ：第３ＩＣチップ
１０６：ピン止めフォトダイオード
１０８：画素回路
１１０：第１トランジスタ
１１２：第２トランジスタ
１１４：転送トランジスタ
１１６：リセットトランジスタ
１１８：ソースフォロアトランジスタ
１２０：選択トランジスタ
２００：電位図
２０２：第１電位井戸
２０４：第２電位井戸
２０６：バリア
３００、９００、１１００、１３００：概略断面図
３０２、９０２：放射線
４０２：ボディダイオード
７０２：補助画素回路
８０２：ＡＳＩＣ
８０４：第３トランジスタ
８０４ｎ：ｎ型トランジスタ
８０４ｐ：ｐ型トランジスタ
１２００、１９００：上部レイアウト図
１４００、１５００Ａ、１５００Ｂ、１６００、１７００、１８００、２０００Ａ、２０００Ｂ、２０００Ｃ、２１００、２２００、２３００Ａ、２４００、２５００、２６００Ａ、２７００Ａ、２８００、２９００、３０００、３１００Ａ、３２００Ａ、３３００、３５００、３６００、３７００：断面図
１４０２：第１半導体基板
１４０２ｂ：１４０２のバルク
１４０２ｉ：１４０２の内部
１４０２ｐ：１４０２の周辺部
１４０４：第２半導体基板
１４０４ｂ：１４０４のバルク
１４０６：コレクタ領域
１４０８：ピンニング領域
１４１０：第１ゲート電極
１４１２：第１ゲート誘電体層
１４１４：第１側壁スペーサ
１４１６：第１ソース／ドレイン領域
１４１８：第１チャネル領域
１４２０：第２ゲート電極
１４２２：第２ゲート誘電体層
１４２４：第２側壁スペーサ
１４２６：第２ソース／ドレイン領域
１４２８：第２チャネル領域
１４３０：第１相互接続構造
１４３２：第２相互接続構造
１４３４：導電ワイヤ
１４３６：導電性ビア
１４３８：相互接続誘電体層
１４４０：接合構造
１４４０ａ：第１接合構造
１４４０ｂ：第２接合構造
１４４２：接合界面
１４４４：接合誘電体層
１４４６：接合パッド
１４４８：接合ビア
１５０２、１５２６：基板貫通ビア（ＴＳＶ）
１５０４、１６２８：ＴＳＶ誘電体層
１６０２：第３半導体基板
１６０２ｂ：１６０２のバルク
１６０４：第３ゲート電極
１６０６：第３ゲート誘電体層
１６０８：第３側壁スペーサ
１６１０：第３ソース／ドレイン領域
１６１２：第３チャネル領域
１６１４：第３相互接続構造
１６１６：追加的な接合構造
１６１６ａ：第３接合構造
１６１６ｂ：第４接合構造
１６２０：追加的な接合誘電体層
１６２２：追加的な接合パッド
１６２４：追加的な接合ビア
１７０２：導電パッド
１７０４：パッド開口
１８０２：隔離トレンチ
２００２：トレンチ充填誘電体層
２００４：隔離領域
２００６：キープアウトゾーン
２１０２：トレンチ隔離構造
２２０２：第１ゲート電極層
３４００：ブロック図
３４０２、３４０４、３４０６、３４０８、３４１０、３４１２、３４１４、３４１６：ステップ
３４０２ａ、３４０２ｂ、３４０２ｃ、３４０４ａ、３４０４ｂ：動作
Ａ－Ａ’、Ｂ－Ｂ’：断面線
Ｃ１、Ｃ２、Ｃ３、ＣＮ：画素センサの列
Ｄ：距離
ＦＤ、ＦＤ１、ＦＤ２：浮遊拡散ノード
ＧＮＤ：グランド
ＯＵＴ出力
Ｒ１、Ｒ２、Ｒ３、ＲＮ：画素センサの行
ＲＳＴ：リセット信号
ＳＥＬ：選択信号
Ｔ１：第１ゲート誘電体厚さ
Ｔ２：第２ゲート誘電体厚さ
Ｔ３：第１側壁スペーサの厚さ
Ｔ４：第２側壁スペーサの厚さ
ＴＸ、ＴＸ１、ＴＸ２、ＴＸ３、ＴＸ４：転送信号
Ｔｓｕｂ１：第１基板端子
Ｔｓｕｂ２：第２基板端子
Ｔｓｕｂ３：第３基板端子
ＶＤＤ：供給電圧
ＶＮＶ：負電圧
Ｖｐｉｎ：ピンニング電圧
ＶＲＳＴ：リセット電圧
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図16】
【図17】
【図18】
【図19】
【図20A】
【図20B】
【図20C】
【図21】
【図22】
【図23A】
【図23B】
【図24】
【図25】
【図26A】
【図26B】
【図27A】
【図27B】
【図28】
【図29】
【図30】
【図31A】
【図31B】
【図32A】
【図32B】
【図33】
【図34】
【図35】
【図36】
【図37】
【手続補正書】
【提出日】2023-03-14
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
第１半導体基板を含む第１集積回路（ＩＣ）チップと、
第２半導体基板を含み、前記第１ＩＣチップと積層される第２ＩＣチップと、
前記第１ＩＣチップと前記第２ＩＣチップとにまたがる画素センサと
を含み、
前記画素センサが前記第１半導体基板で第１トランジスタと受光素子とを含み、前記第２半導体基板で第２トランジスタを更に含み、
前記第１半導体基板のバルクと前記第２半導体基板のバルクが互いに電気的に隔離され、異なる電圧でバイアスされるよう構成された、
イメージセンサ。
第２半導体基板を含み、前記第１ＩＣチップと積層される第２ＩＣチップと、
前記第１ＩＣチップと前記第２ＩＣチップとにまたがる画素センサと
を含み、
前記画素センサが前記第１半導体基板で第１トランジスタと受光素子とを含み、前記第２半導体基板で第２トランジスタを更に含み、
前記第１半導体基板のバルクと前記第２半導体基板のバルクが互いに電気的に隔離され、異なる電圧でバイアスされるよう構成された、
イメージセンサ。
【請求項2】
前記第１半導体基板が前記第２半導体基板の上にあり、
前記第１半導体基板の上に露出されたパッドを更に含み、
前記パッドが前記第１半導体基板の前記バルクに電気的に連結された、
請求項１に記載のイメージセンサ。
前記第１半導体基板の上に露出されたパッドを更に含み、
前記パッドが前記第１半導体基板の前記バルクに電気的に連結された、
請求項１に記載のイメージセンサ。
【請求項3】
前記第１トランジスタが第１の厚さを有するゲート誘電体層を含み、
前記第２トランジスタが前記第１の厚さ未満の第２の厚さを有するゲート誘電体層を含む、
請求項１に記載のイメージセンサ。
前記第２トランジスタが前記第１の厚さ未満の第２の厚さを有するゲート誘電体層を含む、
請求項１に記載のイメージセンサ。
【請求項4】
前記第１トランジスタが、第１ゲートスタックと、前記第１ゲートスタックの側壁上の第１側壁スペーサとを含み、
前記第２トランジスタが、第２ゲートスタックと、前記第２ゲートスタックの側壁上の第１側壁スペーサとを含み、
前記第２側壁スペーサの厚さが前記第１側壁スペーサの厚さ未満である、
請求項１に記載のイメージセンサ。
前記第２トランジスタが、第２ゲートスタックと、前記第２ゲートスタックの側壁上の第１側壁スペーサとを含み、
前記第２側壁スペーサの厚さが前記第１側壁スペーサの厚さ未満である、
請求項１に記載のイメージセンサ。
【請求項5】
第１基板と、
前記第１基板で隣接するフォトダイオードと第１トランジスタと、
前記第１基板の下にある第２基板と、
前記第２基板上の第２トランジスタと
を含み、
前記フォトダイオードと前記第１トランジスタと前記第２トランジスタが画素センサを形成し、
前記第１トランジスタのボディと前記フォトダイオードのアノードが共に電気的に連結され、前記第２トランジスタのボディから電気的に隔離される、
イメージセンサ。
前記第１基板で隣接するフォトダイオードと第１トランジスタと、
前記第１基板の下にある第２基板と、
前記第２基板上の第２トランジスタと
を含み、
前記フォトダイオードと前記第１トランジスタと前記第２トランジスタが画素センサを形成し、
前記第１トランジスタのボディと前記フォトダイオードのアノードが共に電気的に連結され、前記第２トランジスタのボディから電気的に隔離される、
イメージセンサ。
【請求項6】
前記第２トランジスタの前記ボディ及び前記第１トランジスタの前記ボディが、それぞれグランド及び負電圧に同時にバイアスされるよう構成された、請求項５に記載のイメージセンサ。
【請求項7】
トレンチが前記フォトダイオードと前記第１トランジスタとを囲む閉路で前記第１基板の周辺部に沿って横方向に延伸し、更に、前記第１基板を通って垂直に延伸して、前記第１基板を互いに電気的に隔離された内部と周辺部とに分離する、請求項５に記載のイメージセンサ。
【請求項8】
前第１基板及び前記第２基板が、前記第１基板及び前記第２基板の周囲をそれぞれ独立した閉路で延伸する個別の側壁を有し、
上面視において、前記第１基板の前記個別の側壁が、前記第２基板の前記個別の側壁から横方向にオフセットされ且つ前記第２基板の前記個別の側壁により囲まれている、
請求項５に記載のイメージセンサ。
上面視において、前記第１基板の前記個別の側壁が、前記第２基板の前記個別の側壁から横方向にオフセットされ且つ前記第２基板の前記個別の側壁により囲まれている、
請求項５に記載のイメージセンサ。
【請求項9】
イメージセンサを形成するための方法であって、
第１半導体基板にフォトダイオードを形成することと、
前記第１半導体基板上に、前記フォトダイオードに隣接した第１トランジスタを形成することであって、前記フォトダイオードと前記第１トランジスタとが第１画素センサ部分を形成することと、
を含む、第１集積回路（ＩＣ）チップを形成することと、
第２半導体基板上に複数の第２トランジスタを形成することであって、前記第２トランジスタが第２画素センサ部分を形成すること
を含む、第２ＩＣチップを形成することと、
画素センサを形成するよう前記第１画素センサ部分と前記第２画素センサ部分とが積層されて共に電気的に連結されるよう、前記第１ＩＣチップと前記第２ＩＣチップとを共に接合することと
を含み、
前記第１半導体基板のバルクと前記第２半導体基板のバルクが前記接合の完了時に互いに電気的に隔離される、
方法。
第１半導体基板にフォトダイオードを形成することと、
前記第１半導体基板上に、前記フォトダイオードに隣接した第１トランジスタを形成することであって、前記フォトダイオードと前記第１トランジスタとが第１画素センサ部分を形成することと、
を含む、第１集積回路（ＩＣ）チップを形成することと、
第２半導体基板上に複数の第２トランジスタを形成することであって、前記第２トランジスタが第２画素センサ部分を形成すること
を含む、第２ＩＣチップを形成することと、
画素センサを形成するよう前記第１画素センサ部分と前記第２画素センサ部分とが積層されて共に電気的に連結されるよう、前記第１ＩＣチップと前記第２ＩＣチップとを共に接合することと
を含み、
前記第１半導体基板のバルクと前記第２半導体基板のバルクが前記接合の完了時に互いに電気的に隔離される、
方法。
【請求項10】
前記第１ＩＣチップを形成することが、前記第１トランジスタを覆う第１相互接続構造を形成することを更に含み、
前記方法が、前記接合の後に、前記第１半導体基板の周辺部に、前記第１相互接続構造に電気的に連結されたパッドを形成することを更に含み、
前記第１相互接続構造が前記パッドを前記第１半導体基板に電気的に連結する、
請求項９に記載の方法。
前記方法が、前記接合の後に、前記第１半導体基板の周辺部に、前記第１相互接続構造に電気的に連結されたパッドを形成することを更に含み、
前記第１相互接続構造が前記パッドを前記第１半導体基板に電気的に連結する、
請求項９に記載の方法。
【外国語明細書】