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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023172017
(43)【公開日】2023-12-06
(54)【発明の名称】半導体装置及び製造方法
(51)【国際特許分類】
   H01L 29/78 20060101AFI20231129BHJP
   H01L 29/12 20060101ALI20231129BHJP
   H01L 21/336 20060101ALI20231129BHJP
   H01L 21/02 20060101ALI20231129BHJP
   H01L 29/739 20060101ALI20231129BHJP
【FI】
H01L29/78 652K
H01L29/78 652T
H01L29/78 653A
H01L29/78 658K
H01L21/02 B
H01L29/78 658F
H01L29/78 658G
H01L29/78 655A
H01L29/78 652G
【審査請求】未請求
【請求項の数】8
【出願形態】OL
(21)【出願番号】P 2022083559
(22)【出願日】2022-05-23
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】100119677
【弁理士】
【氏名又は名称】岡田 賢治
(74)【代理人】
【識別番号】100160495
【弁理士】
【氏名又は名称】畑 雅明
(74)【代理人】
【識別番号】100173716
【弁理士】
【氏名又は名称】田中 真理
(74)【代理人】
【識別番号】100115794
【弁理士】
【氏名又は名称】今下 勝博
(72)【発明者】
【氏名】木内 祐治
(72)【発明者】
【氏名】出口 忠義
(57)【要約】
【課題】チャネルに流れる電流を阻害する要因を排除した貼合せトランジスタ構造の半導体装置及びその製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置301は、ワイドギャップ半導体層2と珪素半導体層3とが接合され、珪素半導体層3からワイドギャップ半導体層2と珪素半導体層3との接合面を貫通してワイドギャップ半導体層2まで至るトレンチ0が形成された縦型トレンチ構造を備え、トレンチ0の内壁に形成される絶縁膜5は、珪素半導体層3の部分の膜厚がワイドギャップ半導体層2の部分の膜厚よりXnm(Xは1以上15以下)厚いことを特徴とする。
【選択図】図32
【特許請求の範囲】
【請求項1】
ワイドギャップ半導体層と珪素半導体層とが接合され、前記珪素半導体層から前記ワイドギャップ半導体層と前記珪素半導体層との接合面を貫通して前記ワイドギャップ半導体層まで至るトレンチが形成された縦型トレンチ構造の半導体装置であって、
前記トレンチの内壁に形成される絶縁膜は、前記珪素半導体層の部分の膜厚が前記ワイドギャップ半導体層の部分の膜厚よりXnm(Xは1以上15以下)厚いことを特徴とする半導体装置。
【請求項2】
前記トレンチの内壁において、
前記珪素半導体層と前記絶縁膜との界面における界面準位密度が1×1011cm-2以下であること、
前記ワイドギャップ半導体層と前記絶縁膜との界面における界面準位密度が2×1012cm-2以下であること、及び
前記珪素半導体層と前記絶縁膜との界面における界面準位密度と、前記ワイドギャップ半導体層と前記絶縁膜との界面における界面準位密度との差が1.9×1012cm-2以下であること、
を特徴とする請求項1に記載の半導体装置。
【請求項3】
前記半導体装置は、
前記ワイドギャップ半導体層側をドレイン、前記珪素半導体層側をソース、及び前記絶縁膜を介して前記トレンチに充填された多結晶珪素をゲートとする電界効果型トランジスタであることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記半導体装置は、
前記ワイドギャップ半導体層側をコレクタ、前記珪素半導体層側をエミッタ、及び前記絶縁膜を介して前記トレンチに充填された多結晶珪素をゲートとする絶縁ゲートバイポーラトランジスタであることを特徴とする請求項1又は2に記載の半導体装置。
【請求項5】
縦型トレンチ構造の半導体装置の製造方法であって、
ワイドギャップ半導体層と珪素半導体層とを接合すること、
前記珪素半導体層から前記ワイドギャップ半導体層と前記珪素半導体層との接合面を貫通して前記ワイドギャップ半導体層まで至るトレンチを形成すること、
前記トレンチの内壁において前記珪素半導体層の表面が前記ワイドギャップ半導体層の表面よりXnm(Xは1以上15以下)後退するように、前記トレンチの形成で生じた前記トレンチの内壁のダメージ層を除去すること、及び
化学気相成長で前記トレンチの内壁に所望膜厚の絶縁膜を形成すること
を行う製造方法。
【請求項6】
前記ダメージ層を除去するときには、
前記絶縁膜を形成した後に、
前記珪素半導体層と前記絶縁膜との界面における界面準位密度が1×1011cm-2以下、
前記ワイドギャップ半導体層と前記絶縁膜との界面における界面準位密度が2×1012cm-2以下、及び
前記珪素半導体層と前記絶縁膜との界面における界面準位密度と、前記ワイドギャップ半導体層と前記絶縁膜との界面における界面準位密度との差が1.9×1012cm-2以下
となるように前記ダメージ層を除去することを特徴とする請求項5に記載の製造方法。
【請求項7】
犠牲酸化と酸化膜除去で前記ダメージ層を除去することを特徴とする請求項5又は6に記載の製造方法。
【請求項8】
ウェットエッチングで前記ダメージ層を除去することを特徴とする請求項5又は6に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、珪素(Si)半導体と炭化珪素(SiC)のようなワイドギャップ半導体とを貼り合わせたトランジスタ構造の半導体装置及びその製造方法に関する。
【背景技術】
【0002】
Si半導体層とワイドギャップ半導体層とを積層し、トレンチゲートを形成したMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)が開示されている(例えば、特許文献1、2及び非特許文献1を参照。)。ワイドギャップ半導体には、炭化珪素の他に、酸化ガリウム、窒化ガリウム、酸化亜鉛等がある。以下の説明ではワイドギャップ半導体の代表として炭化珪素の場合を説明するが、他のワイドギャップ半導体であっても同様である。なお、Si層とSiC層とを積層し、トレンチゲートを形成したトランジスタを「Si/SiC貼合せトランジスタ」と記載することがある。
【0003】
図1から図4は、そのようなMOSFETの製造過程を説明する図である。
型SiC半導体層1と、それより不純物濃度が低いn型SiC半導体層2と、p型Si半導体層3と、n型Si半導体層4とを順に積層する(図1)。半導体層4側から半導体層2に至るまでトレンチ0を形成する(図2)。トレンチ0の壁面にゲート絶縁膜5を形成する(図3)。ゲート絶縁膜5が形成されたトレンチ内にゲート電極6を形成する。半導体層1の表面にドレイン電極7、半導体層4の表面にソース電極8を形成し、高耐圧電界効果型トランジスタを作成する(図4)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2015-153893号公報
【特許文献2】国際公報WO2019/239632パンフレット
【非特許文献】
【0005】
【非特許文献1】Baoxing Duan et.al, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 65, NO. 8, AUGUST 2018
【発明の概要】
【発明が解決しようとする課題】
【0006】
図4のような構造を実現するために、トレンチエッチ後、トレンチ0の壁面にゲート絶縁膜5を熱酸化(1100℃の酸素雰囲気中で155分間)で形成する。図5は、この熱酸化によるゲート絶縁膜5の厚みを説明するプロセスシミュレーション結果である。この結果より、SiC半導体層2と絶縁膜5との界面と、Si半導体層3と絶縁膜5との界面との間には35nm程度の段差ができることがわかった。
【0007】
図6は、当該段差による電流分布を説明するデバイスシミュレーション結果である。この結果より、Si半導体層3とSiC半導体層2との界面にて電流分布が変化し、チャネル(Si半導体層3)に流れる電流(MOSFETであればドレイン電流)が阻害される。
【0008】
さらに、図5のように、Si半導体層3側の絶縁膜5の厚みがSiC半導体層2の絶縁膜5の厚みより厚くなると、しきい値電圧を上昇させることになる。この現象もチャネルに流れる電流を阻害する要因となる。
【0009】
上述のように、Si半導体層とワイドギャップ半導体層を積層し、トレンチゲートを形成した貼合せトランジスタにはチャネルに流れる電流を阻害する要因があるという課題があった。
そこで、本発明は、上記第1の課題を解決するために、チャネルに流れる電流を阻害する要因を排除した貼合せトランジスタ構造の半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記目的を達成するために、本発明に係る半導体装置は、トレンチ形成後の処理で、トレンチ壁面に形成されるワイドギャップ半導体層とSi半導体層との段差の大きさを制御することとした。
【0011】
具体的には、本発明に係る半導体装置は、ワイドギャップ半導体層と珪素半導体層とが接合され、前記珪素半導体層から前記ワイドギャップ半導体層と前記珪素半導体層との接合面を貫通して前記ワイドギャップ半導体層まで至るトレンチが形成された縦型トレンチ構造の半導体装置であって、
前記トレンチの内壁に形成される絶縁膜は、前記珪素半導体層の部分の膜厚が前記ワイドギャップ半導体層の部分の膜厚よりXnm(Xは1以上15以下)厚いことを特徴とする。
【0012】
また、本発明に係る製造方法は、縦型トレンチ構造の半導体装置の製造方法であって、
ワイドギャップ半導体層と珪素半導体層とを接合すること、
前記珪素半導体層から前記ワイドギャップ半導体層と前記珪素半導体層との接合面を貫通して前記ワイドギャップ半導体層まで至るトレンチを形成すること、
前記トレンチの内壁において前記珪素半導体層の表面が前記ワイドギャップ半導体層の表面よりXnm(Xは1以上15以下)後退するように、前記トレンチの形成で生じた前記トレンチの内壁のダメージ層を除去すること、及び
化学気相成長で前記トレンチの内壁に所望膜厚の絶縁膜を形成すること
を行う。
【0013】
トレンチ壁面に形成されるワイドギャップ半導体層とSi半導体層との段差をXnmとすることでチャネルに流れる電流を当該段差がゼロの構造より増やすことができる。従って、本発明は、チャネルに流れる電流を阻害する要因を排除した貼合せトランジスタ構造の半導体装置及びその製造方法を提供することができる。
【0014】
貼合せトランジスタのトレンチをドライエッチングで形成すると、トレンチの壁面が荒れ、絶縁膜とそれぞれの半導体層との界面の界面準位密度が大きくなる。図7は、酸化膜とSiC半導体との界面の界面準位密度と耐圧(ドレイン電圧)との関係を説明するシミュ―レーション結果である。この結果より、酸化膜とSiC半導体との界面の界面準位密度が2×1012cm-2を超えると、耐圧が極端に低下することがわかる。
【0015】
そこで、貼合せトランジスタには耐圧を所望値(例えば、600V)に維持するために、前記ダメージ層を除去するときには、
前記絶縁膜を形成した後に、
前記珪素半導体層と前記絶縁膜との界面における界面準位密度が1×1011cm-2以下、
前記ワイドギャップ半導体層と前記絶縁膜との界面における界面準位密度が2×1012cm-2以下、及び
前記珪素半導体層と前記絶縁膜との界面における界面準位密度と、前記ワイドギャップ半導体層と前記絶縁膜との界面における界面準位密度との差が1.9×1012cm-2以下となるように前記ダメージ層を除去することを特徴とする。
【0016】
ここで、犠牲酸化と酸化膜除去、あるいはウェットエッチングで前記ダメージ層を除去することが好ましい。段差や界面準位密度を処理時間で調整できる。
【0017】
例えば、前記半導体装置は、前記ワイドギャップ半導体層側をドレイン、前記珪素半導体層側をソース、及び前記絶縁膜を介して前記トレンチに充填された多結晶珪素をゲートとする電界効果型トランジスタである。
【0018】
例えば、前記半導体装置は、前記ワイドギャップ半導体層側をコレクタ、前記珪素半導体層側をエミッタ、及び前記絶縁膜を介して前記トレンチに充填された多結晶珪素をゲートとする絶縁ゲートバイポーラトランジスタである。
【0019】
なお、上記各発明は、可能な限り組み合わせることができる。
【発明の効果】
【0020】
本発明は、チャネルに流れる電流を阻害する要因を排除した貼合せトランジスタ構造の半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【0021】
図1】MOSFETの製造過程を説明する図である。
図2】MOSFETの製造過程を説明する図である。
図3】MOSFETの製造過程を説明する図である。
図4】MOSFETの製造過程を説明する図である。
図5】熱酸化によるゲート絶縁膜の厚みを説明するプロセスシミュレーション結果(断面図)である。
図6】Si半導体層とSiC半導体層との界面にできた段差による電流分布を説明するデバイスシミュレーション結果である。
図7】酸化膜とSiC半導体との界面の界面準位密度とドレイン電圧との関係を説明するシミュ―レーション結果である。
図8】比較例の構造(膜厚差0nm)と本発明の構造(膜厚差3nm)の縦型トレンチMOSデバイスにおけるIDVG特性を説明するデバイスシミュレーション結果である。
図9】膜厚差と縦型トレンチMOS構造のドレイン電流値(VD=1V、VG=15V)との関係性を説明する図である。
図10】比較例の構造におけるドレイン電流密度分布を説明するデバイスシミュレーション結果である。
図11】本発明の構造におけるドレイン電流密度分布を説明するデバイスシミュレーション結果である。
図12】SiC半導体層と絶縁膜との界面におけるバンド図を説明する図である(比較例)。
図13】SiC半導体層と絶縁膜との界面におけるバンド図を説明する図である(比較例)。
図14】SiC半導体層と絶縁膜との界面におけるバンド図を説明する図である(比較例)。
図15】本発明におけるSiC半導体層と絶縁膜との界面におけるバンド図を説明する図である。
図16】本発明におけるSiC半導体層と絶縁膜との界面におけるバンド図を説明する図である。
図17】本発明におけるSiC半導体層と絶縁膜との界面におけるバンド図を説明する図である。
図18】比較例の縦型トレンチMOS構造の電位分布を説明する図である(IDVG特性VD=1V、VG=15V)。
図19】本発明に係る縦型トレンチMOS構造の電位分布を説明する図である(IDVG特性VD=1V、VG=15V)。
図20】比較例の縦型トレンチMOS構造の電界強度分布を説明する図である(IDVG特性VD=1V、VG=15V)。
図21】本発明に係る縦型トレンチMOS構造の電界強度分布を説明する図である(IDVG特性VD=1V、VG=15V)。
図22】比較例の縦型トレンチMOS構造のオン抵抗成分をモデル化した模式図である。
図23】本発明に係る縦型トレンチMOS構造のオン抵抗成分をモデル化した模式図である。
図24】本発明に係る半導体装置の製造方法における基板形成工程を説明する図である。
図25】本発明に係る半導体装置の製造方法におけるトレンチ形成工程を説明する図である。
図26】本発明に係る半導体装置の製造方法における犠牲酸化工程を説明する図である。
図27】本発明に係る半導体装置の製造方法における再酸化工程を説明する図である。
図28】本発明に係る半導体装置の製造方法におけるゲート絶縁膜形成工程を説明する図である。
図29】本発明に係る半導体装置の製造方法におけるゲート電極形成工程を説明する図である。
図30】本発明に係る半導体装置の製造方法におけるウェル層、ソース層、及びボディ層形成工程を説明する図である。
図31】本発明に係る半導体装置の製造方法におけるゲート電極配線層、及びソース電極兼ボディ電極配線層形成工程を説明する図である。
図32】本発明に係る半導体装置の製造方法におけるドレイン電極配線層形成工程を説明する図である。
図33】本発明に係る半導体装置の製造方法における基板形成工程を説明する図である。
図34】本発明に係る半導体装置の製造方法におけるベース層、エミッタ層、及びpベース層形成工程を説明する図である。
図35】本発明に係る半導体装置の製造方法におけるゲート電極配線層、及びエミッタ電極兼ベース電極配線層形成工程を説明する図である。
図36】本発明に係る半導体装置の製造方法におけるコレクタ電極配線層形成工程を説明する図である。
【発明を実施するための形態】
【0022】
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。
【0023】
[実施形態1]
図32は、本実施形態の半導体装置301を説明する図である。半導体装置301は、
ワイドギャップ半導体層2と珪素半導体層3とが接合され、珪素半導体層3からワイドギャップ半導体層2と珪素半導体層3との接合面を貫通してワイドギャップ半導体層2まで至るトレンチ0が形成された縦型トレンチ構造を備え、
トレンチ0の内壁に形成される絶縁膜5は、珪素半導体層3の部分の膜厚がワイドギャップ半導体層2の部分の膜厚よりXnm(Xは1以上15以下)厚いことを特徴とする。
【0024】
より具体的には、半導体装置301は、第1導電型(図32ではn型)のSiC半導体層1、それより不純物濃度が低い第1導電型(図32ではn型)のSiC半導体層2、第2導電型(図32ではp型)のSi半導体層3の基板、ウェル層9、ソース層10、ボディ層11、ゲート絶縁膜5、及びゲート電極6を備える。そして、半導体装置301は、トレンチ0の内壁において、チャネル(SiC半導体層2)部分の絶縁膜5の厚みと、ドリフト(Si半導体層3)部分の絶縁膜5の厚みとの差を1~15nmとしている。絶縁膜5は、例えば酸化膜である。
【0025】
さらに、半導体装置301は、絶縁膜5とSiC半導体層2との界面の界面準位密度を低減している。具体的には、トレンチ0の内壁において、
珪素半導体層3と絶縁膜5との界面における界面準位密度が1×1011cm-2以下であること、
ワイドギャップ半導体層2と絶縁膜5との界面における界面準位密度が2×1012cm-2以下であること、及び
珪素半導体層3と絶縁膜5との界面における界面準位密度と、ワイドギャップ半導体層2と絶縁膜5との界面における界面準位密度との差が1.9×1012cm-2以下であること、
を特徴とする。
【0026】
そして、半導体装置301は、ワイドギャップ半導体層2側をドレイン(ドレイン電極配線層19)、珪素半導体層3側をソース(ソース電極18)、及び絶縁膜5を介してトレンチ0に充填された多結晶珪素をゲート電極6(ゲート電極配線層17)とする縦型トレンチの電界効果型トランジスタである。
【0027】
図24から図32は、半導体装置301の製造方法を説明する図である。当該製造方法は、
ワイドギャップ半導体層2と珪素半導体層3とを接合すること(図24)、
珪素半導体層3からワイドギャップ半導体層2と珪素半導体層3との接合面を貫通してワイドギャップ半導体層2まで至るトレンチ0を形成すること(図25)、
トレンチ0の内壁において珪素半導体層3の表面がワイドギャップ半導体層2の表面よりXnm(Xは1以上15以下)後退するように、トレンチ0の形成で生じたトレンチ0の内壁のダメージ層を除去すること(図26図27)、及び
化学気相成長でトレンチ0の内壁に所望膜厚の絶縁膜5を形成すること(図28
を行う。
【0028】
なお、本実施形態は、ワイドギャップ半導体をSiC半導体として説明する。また、本実施形態の各半導体層の導電型(n型/p型)は例であり、トランジスタの仕様により任意に定められる。
第1導電型(n+型)のSiC半導体層1、それより不純物濃度が低い第1導電型(n型)のSiC半導体層2、及び第2導電型(p型)のSi半導体層3を順に積層する(図24)。Si半導体層3の表面からSiC半導体層2の一部に至るまでトレンチ0を形成する(図25)。
【0029】
トレンチ形成時にはトレンチ0の内壁にエッチングによる表面荒れ(エッチング荒れ)が発生する。この荒れた表面を「ダメージ層」と呼ぶ。当該ダメージ層を、犠牲酸化と酸化膜除去、又は水酸化テトラメチルアンモニウム等によるウェットエッチングで除去する。
【0030】
図26図27は、犠牲酸化と酸化膜除去でダメージ層を除去する方法を説明する図である。形成したトレンチ0の内壁のSi半導体層3の表面及びSiC半導体層2の表面に、犠牲酸化用の酸化膜5aを形成する(図26)。この酸化工程により、Si半導体層3と酸化膜5aとの界面が、SiC半導体層2と酸化膜5aとの界面より後退(図26のX方向プラス側へ後退)し、段差が生まれる。この後、フッ酸にて酸化膜5aを除去することで、ダメージ層を除去することができる。そして、ダメージ層を除去したトレンチ0の内壁を再酸化し、Si半導体層3の表面及びSiC半導体層2の表面に酸化膜5bを形成する(図27)。
【0031】
化学気相蒸着(CVD)にて絶縁膜(酸化膜)をさらに堆積し、回復アニールを行い、酸化膜5bと合わせて絶縁膜5を形成する(図28)。なお、図26~28はプロセスシミュレーションによる結果である。
【0032】
化学気相蒸着(CVD)にて、n型不純物を含む多結晶Siを絶縁膜5を形成したトレンチ0に堆積し、ゲート電極6を形成する(図29)。フォトリソグラフ法とイオン注入技術により、ウェル層9となるp型不純物層を形成する。フォトリソグラフ法とイオン注入技術により、ソース層10となるn+型不純物層を形成する。フォトリソグラフ法とイオン注入技術により、ボディ層11となるp+型不純物層を形成する。アニールにより、活性化をする(図30)。
【0033】
Si半導体層3の表面(ウェル層9とソース層10の上)に層間絶縁膜31を堆積する。層間絶縁膜31にコンタクトを開口し、スパッタ等にてゲート電極配線層17及びソース電極兼ボディ電極配線層18を形成する(図31)。SiC半導体層1の表面にドレイン電極配線層19を形成し、縦型トレンチMOSトランジスタを完成する(図32)。
【0034】
[実施形態2]
図36は、本実施形態の半導体装置302を説明する図である。半導体装置302も、実施形態1で説明した縦型トレンチ構造を備え、トレンチ0の内壁に形成される絶縁膜5は、珪素半導体層3の部分の膜厚がワイドギャップ半導体層2の部分の膜厚よりXnm(Xは1以上15以下)厚いことを特徴とする。
【0035】
より具体的には、半導体装置302は、第2導電型(図36ではp型)のSiC半導体層20と、それより不純物濃度が低い第1導電型(図36ではn型)のSiC半導体層2と、第2導電型(図36ではp型)のSi半導体層3の基板、ベース層12、エミッタ層13、pベース層14、ゲート絶縁膜5、ゲート電極6、エミッタ電極兼pベース電極21、コレクタ電極22を備える。そして、半導体装置302も、トレンチ0の内壁において、チャネル(SiC半導体層2)部分の絶縁膜5の厚みと、ドリフト(Si半導体層3)部分の絶縁膜5の厚みとの差を1~15nmとしている。絶縁膜5は、例えば酸化膜である。
【0036】
つまり、半導体装置302は、ワイドギャップ半導体層2側をコレクタ(コレクタ電極22)、珪素半導体層2側をエミッタ(エミッタ電極兼pベース電極21)、及び絶縁膜5を介してトレンチ0に充填された多結晶珪素をゲート電極6(ゲート電極配線層17)とする縦型トレンチの絶縁ゲートバイポーラトランジスタ(IGBT)である。
【0037】
なお、半導体装置302も半導体装置301同様の界面準位密度(絶縁膜5とSiC半導体層2との界面の界面準位密度及び絶縁膜5とSi半導体層3との界面の界面準位密度)である。
【0038】
図33から図36は、半導体装置302の製造方法を説明する図である。当該製造方法は、
ワイドギャップ半導体層2と珪素半導体層3とを接合すること(図33)、
珪素半導体層3からワイドギャップ半導体層2と珪素半導体層3との接合面を貫通してワイドギャップ半導体層2まで至るトレンチ0を形成すること(図25の説明と同様)、
トレンチ0の内壁において珪素半導体層3の表面がワイドギャップ半導体層2の表面よりXnm(Xは1以上15以下)後退するように、トレンチ0の形成で生じたトレンチ0の内壁のダメージ層を除去すること(図26図27の説明と同様)、及び
化学気相成長でトレンチ0の内壁に所望膜厚の絶縁膜5を形成すること(図28の説明と同様)
を行う。
【0039】
なお、本実施形態も、ワイドギャップ半導体をSiC半導体として説明する。また、本実施形態の各半導体層の導電型(n型/p型)は例であり、トランジスタの仕様により任意に定められる。
第2導電型(p+型)のSiC半導体層20、それより不純物濃度が低い第1導電型(n型)のSiC半導体層2、及び第1導電型(n型)のSi半導体層3を順に積層する(図33)。図25で説明したように、Si半導体層3の表面からSiC半導体層2の一部に至るまでトレンチ0を形成する。
【0040】
図26から図29で説明したように、トレンチエッチングで生じたダメージ層を除去する工程でSi半導体層3の表面をSiC半導体層2の表面より後退(図26のX方向プラス側へ後退)させて段差を形成し、トレンチ0の内壁に絶縁膜5を形成し、ゲート電極6で埋める。
【0041】
フォトリソグラフ法とイオン注入技術により、ベース層12となるp型不純物層を形成する。フォトリソグラフ法とイオン注入技術により、エミッタ層13となるn+型不純物層を形成する。フォトリソグラフ法とイオン注入技術により、pベース層14となるp+型不純物層を形成する。アニールにより、活性化をする(図34)。
【0042】
Si半導体層3の表面(エミッタ層13とpベース層14の上)に、層間絶縁膜31を堆積する。層間絶縁膜31にコンタクトを開口し、スパッタ等にてゲート電極配線層17及びエミッタ電極兼pベース電極配線層21を形成する(図35)。p+型SiC半導体層20の表面にコレクタ電極配線層22形成し、縦型トレンチIGBTを完成する(図36)。
【0043】
[効果]
半導体装置(301、302)の特徴である、トレンチ0の内壁におけるSi半導体層3とSiC半導体層2との段差についての効果を説明する。
当該効果を確認するために、チャネル部分のSiC半導体層2の絶縁膜5を100nmとし、チャネル部分のSi半導体層3の絶縁膜5を100nm又は103nmとした、2種類の縦型トレンチMOS構造(図4の膜厚差0nmの構造と図32図36の膜厚差3nmの構造)について、IDVG特性のシミュレーション(VD=1V、VG=15V)を行った。図8は、そのIDVG特性の結果を説明する図である。なお、Si半導体層3と絶縁膜(酸化膜)5の界面準位密度を1×1011cm-2、SiC半導体層2と絶縁膜(酸化膜)5の界面準位密度を2×1012cm-2に設定した。図8の結果が示すように、膜厚差0nmである比較例の構造に比べ、膜厚差3nmである実施例の構造の方が多く電流が流れることがわかる。
【0044】
次に、他の膜厚差の構造についても効果を確認するために、同様に、膜厚差が異なる複数の縦型トレンチMOS構造についてIDVG特性のシミュレーションを行った。その結果を図9に示す。図9は、横軸に膜厚差、縦軸に各膜厚差に対応した縦型トレンチMOS構造のドレイン電流値(VD=1V、VG=15V)のグラフである。膜厚差が3nmにてドレイン電流値のピークがあり、膜厚差が1~15nmの範囲においてドレイン電流値が比較例の構造より増える効果がある。
【0045】
図10は、比較例の構造のIDVG特性(VD=1V、VG=15V)の電流密度分布のシミュレーション結果である。Si半導体層3からSiC半導体層2で電流が低下している。この電流低下の原因は、SiからSiCに流れる電流がSiの電子親和力4.05eVとSiCの電子親和力3.6eVのエネルギー差によるヘテロ障壁をトンネルするためである。
【0046】
図11は、実施例(膜厚差3nm)の構造のIDVG特性VD=1V、VG=15V)の電流密度分布のシミュレーション結果である。Si半導体層3からSiC半導体層2で電流が低下しているが、図10の比較例に比べ、電流密度が増加している。そして、SiC半導体層3側で電流密度が高い箇所はSiのチャネル方向ではなく、酸化膜沿いである。
【0047】
この現象の解析のため、図10の電流密度分布の結果(比較例)から、Si半導体層3とSiC半導体層2との界面からSiC半導体層2側にDnm平行移動した面(XZ平面)におけるSiCのバンド図を考える。図12はD=1[nm]のバンド図、図13はD=12[nm]のバンド図、図14はD=13[nm]のバンド図である。図12より、D=1[nm]の箇所は、フェルミレベルが伝導帯より低いため蓄積状態でない、すなわち、電流を流しにくいことがわかる。図13より、D=12[nm]の箇所もフェルミレベルが伝導帯より低いため蓄積状態でないことがわかる。図14より、D=13[nm]の箇所は伝導帯がフェルミレベルより低いため蓄積状態であること、すなわち、電流を流しやすい(低抵抗)ことがわかる。
【0048】
次に、図11の電流密度分布の結果(実施例)からも、Si半導体層3とSiC半導体層2との界面からSiC半導体層2側にDnm平行移動した面(XZ平面)におけるSiCのバンド図を考える。図15はD=1[nm]のバンド図、図16はD=12[nm]のバンド図、図17はD=13[nm]のバンド図である。図15より、D=1[nm]の箇所は、絶縁膜5との界面付近ではフェルミレベルが伝導帯より低いため蓄積状態であるが、それより横方向(X方向の正側)では蓄積でないことがわかる。図16より、D=12[nm]の箇所はフェルミレベルが伝導帯より低いため蓄積状態であることがわかる。図17より、D=13[nm]の箇所も伝導帯がフェルミレベルより低いため蓄積状態であることがわかる。これらの結果から、実施例(膜厚差3nm)の構造の場合、電流密度が大きい部分が蓄積状態にあたるため、比較例の構造に比べ電流を多く流せることがわかる。
【0049】
次に、さらなる解析のために、図18に、比較例の構造のIDVG特性(VD=1V、VG=15V)の電位分布のシミュレーション結果、図19に、実施例(膜厚差3nm)の構造のIDVG特性(VD=1V、VG=15V)の電位分布のシミュレーション結果を示す。比較例の構造では、絶縁膜5との界面付近で電位分布が乱れていて、Si半導体層3よりSiC半導体層2の電位が高くなっている。これはヘテロ障壁によるものと推測される。一方、実施例の構造では、比較例の構造に比べると電位分布が均一であることがわかる。
【0050】
次に、さらなる解析のために、図20に、比較例の構造のIDVG特性(VD=1V、VG=15V)の電界強度分布のシミュレーション結果、図21に、実施例(膜厚差3nm)の構造のIDVG特性(VD=1V、VG=15V)の電界強度のシミュレーション結果を示す。比較例の構造では、Si半導体層3側の絶縁膜5とSiC半導体層2側の絶縁膜5にかかる電界強度は異なっている、さらにSi半導体層3側の絶縁膜5とSiC半導体層2側に電界強度が集中して高くなっている部分がある。これは、図18の電位分布の違いと、Siに比べSiCの誘電率が小さいためと推測される。一方、実施例の構造では、Si半導体層3側の絶縁膜5とSiC半導体層2側の絶縁膜5にかかる電界強度は等しい。また、比較例の構造に比べると電界強度が集中している部分も小さくなっている。これは、Si半導体層3側の絶縁膜5の膜厚とSiC半導体層2側の絶縁膜5の膜厚とが異なることによる電界緩和が寄与していると推測される。
【0051】
図22は、比較例である膜厚差0nmの縦型トレンチMOS構造のオン抵抗成分をモデル化した模式図(コンタクト抵抗は省略)である。ここで、図12及び図13で説明した蓄積状態のない抵抗部分と、図14で説明した蓄積状態の低抵抗部分とが直列になってると推測される。図23は、実施例である膜厚差3nmの縦型トレンチMOS構造のオン抵抗成分をモデル化した模式図(コンタクト抵抗は省略)である。図15から図17で説明した蓄積状態の低抵抗部分と、蓄積状態でない抵抗部分とが直列になっているが、蓄積状態でない抵抗部分は、低抵抗部分からSi半導体層3のチャネルまで横方向(X方向)の経路となっている。このため、比較例の蓄積状態でない抵抗の距離(約13nm)より実施例の横方向の抵抗部分の距離(約3nm以下)が短く(実施例の構造は比較例の構造より抵抗値が小さく)、電流を多く流せると推測できる。
【0052】
以上より、電子親和力が異なるワイドギャップ半導体とSi半導体とからなる縦型トレンチMOSデバイスにおいて、チャネル部分のSiC半導体2と絶縁膜5と、チャネル部分のSi半導体3と絶縁膜5との膜厚差を1~15nmとする構造でドレイン電流(コレクタ電流)を増やすことができる。
また、上述のようにチャネル部分のSiC半導体層2と絶縁膜5と、チャネル部分のSi半導体層3と絶縁膜5との段差を許容できていているので、犠牲酸化またエッチング液による処理時間を調整してトレンチ内壁の酸化膜とワイドギャップ半導体層との界面の界面準位密度を低減し、耐圧低下を防ぐことができる。
【0053】
なお、本実施形態では、トレンチ0の下部領域(底部)が直接SiC半導体層2に面している構造を説明したが、本発明はこの構造に限らない。例えば、トレンチの絶縁膜5の形成前に、フォトリソグラフィ法とイオン注入技術によりトレンチ0の底部にあたるSiC半導体層2の領域に高抵抗領域を形成してもよい。また、SiC半導体層2の当該領域に事前にp型層を埋め込み形成しておいてもよい。
このような構造とすることで、オフ動作時にトレンチ0下部付近の絶縁膜において高電界が印加されることが緩和され、より信頼性を高めることができる。
【産業上の利用可能性】
【0054】
本発明の半導体装置は、高耐圧で高チャネル移動度を有する高耐圧パワーデバイス、特に、MOSFET、あるいはIGBT回路などのゲート絶縁膜を用いる半導体装置に適用することができる。
【符号の説明】
【0055】
0:トレンチ
1:第1導電型(n+型)のSiC半導体層
2:第1導電型(n型)のSiC半導体層
3:第2導電型(p型)のSi半導体層
4:n+型Si半導体層
5:絶縁膜(ゲート絶縁膜)
5a、5b:酸化膜
6:ゲート電極
7:ドレイン電極
8:ソース電極
9:ウェル層
10:ソース層
11:ボディ層
12:ベース層
13:エミッタ層
14:pベース層
15:エミッタ電極兼pベース電極
16:コレクタ電極
17:ゲート電極配線層
18:ソース電極兼ボディ電極配線層
19:ドレイン電極配線層
20:p+型SiC半導体層
21:エミッタ電極兼pベース電極配線層
22:コレクタ電極配線層
図1
図2
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