(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023172381
(43)【公開日】2023-12-06
(54)【発明の名称】差動増幅回路
(51)【国際特許分類】
H03F 3/45 20060101AFI20231129BHJP
H03F 1/52 20060101ALI20231129BHJP
H03K 5/08 20060101ALN20231129BHJP
【ＦＩ】
H03F3/45 210
H03F3/45 110
H03F1/52 220
H03K5/08 E
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2022084128
(22)【出願日】2022-05-23
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】100099818
【弁理士】
【氏名又は名称】安孫子 勉
(72)【発明者】
【氏名】小川 正訓
【テーマコード（参考）】
5J039
5J500
【Ｆターム（参考）】
5J039DA09
5J039KK18
5J039MM16
5J500AA01
5J500AA12
5J500AA47
5J500AC13
5J500AC57
5J500AF20
5J500AH10
5J500AH17
5J500AH19
5J500AK05
5J500AK09
5J500AK21
5J500AK47
5J500AM17
5J500AM21
5J500AT01
5J500AT02
5J500AT06
5J500DN02
5J500DN12
5J500DN22
5J500DP01
5J500WU08
5J500WU09
(57)【要約】 （修正有）
【課題】消費電流の増加を招くことなく、ＮＢＴＩやＰＢＴＩに起因するＭＯＳトランジスタを用いた差動対における閾値電圧の変動を低減、抑圧する差動増幅回路を提供する。
【解決手段】差動増幅回路において、入力差動対１０１を構成する差動対用のトランジスタ１、２のドレイン電圧を所定電圧範囲に制限する電圧制限回路３０１は、ＮＢＴＩに起因した差動対用トランジスタ１、２の閾値電圧の変動に伴う入力オフセット電圧の変動量を所望の大きさとするに必要とされる差動対用トランジスタ１、２のドレイン電位とゲート電位との電圧差に相当する電圧値が所定電圧範囲の上限値とされる一方、差動対用トランジスタ１、２のゲート電圧が同電位となる均衡状態において、入力差動対１０１から電圧制限回路３０１への電流流入が零となる際の差動対用トランジスタ１、２のドレイン電圧に相当する電圧値が所定電圧範囲の下限値とされている。
【選択図】図１
【解決手段】差動増幅回路において、入力差動対１０１を構成する差動対用のトランジスタ１、２のドレイン電圧を所定電圧範囲に制限する電圧制限回路３０１は、ＮＢＴＩに起因した差動対用トランジスタ１、２の閾値電圧の変動に伴う入力オフセット電圧の変動量を所望の大きさとするに必要とされる差動対用トランジスタ１、２のドレイン電位とゲート電位との電圧差に相当する電圧値が所定電圧範囲の上限値とされる一方、差動対用トランジスタ１、２のゲート電圧が同電位となる均衡状態において、入力差動対１０１から電圧制限回路３０１への電流流入が零となる際の差動対用トランジスタ１、２のドレイン電圧に相当する電圧値が所定電圧範囲の下限値とされている。
【選択図】図１
【特許請求の範囲】
【請求項1】
ＰチャネルＭＯＳＦＥＴを用いて差動増幅可能に構成された第１の入力差動対と、前記第１の入力差動対の負荷となる能動負荷回路とを有してなる差動増幅回路において、
前記第１の入力差動対を構成する前記ＰチャネルＭＯＳＦＥＴのドレイン電圧を所定電圧範囲に制限する電圧制限回路を設け、
前記電圧制限回路は、負バイアス温度不安定性に起因した前記ＰチャネルＭＯＳＦＥＴの閾値電圧の変動に伴う入力オフセット電圧の変動量を所望の大きさとするに必要とされる前記ＰチャネルＭＯＳＦＥＴのドレイン電位とゲート電位との電圧差に相当する電圧値が前記所定電圧範囲の上限値とされる一方、
前記第１の入力差動対を構成するＰチャネルＭＯＳＦＥＴのゲート電圧が同電位となる均衡状態において、前記第１の入力差動対から前記電圧制限回路への電流流入が零となる際の前記第１の入力差動対を構成するＰチャネルＭＯＳＦＥＴのドレイン電圧に相当する電圧値が前記所定電圧範囲の下限値とされるよう構成されてなることを特徴とする差動増幅回路。
前記第１の入力差動対を構成する前記ＰチャネルＭＯＳＦＥＴのドレイン電圧を所定電圧範囲に制限する電圧制限回路を設け、
前記電圧制限回路は、負バイアス温度不安定性に起因した前記ＰチャネルＭＯＳＦＥＴの閾値電圧の変動に伴う入力オフセット電圧の変動量を所望の大きさとするに必要とされる前記ＰチャネルＭＯＳＦＥＴのドレイン電位とゲート電位との電圧差に相当する電圧値が前記所定電圧範囲の上限値とされる一方、
前記第１の入力差動対を構成するＰチャネルＭＯＳＦＥＴのゲート電圧が同電位となる均衡状態において、前記第１の入力差動対から前記電圧制限回路への電流流入が零となる際の前記第１の入力差動対を構成するＰチャネルＭＯＳＦＥＴのドレイン電圧に相当する電圧値が前記所定電圧範囲の下限値とされるよう構成されてなることを特徴とする差動増幅回路。
【請求項2】
前記第１の入力差動対の出力を増幅、出力するフォールデットカスコード回路が設けられてなることを特徴とする請求項１記載の差動増幅回路。
【請求項3】
前記第１の入力差動対と入力が共通するように第２の入力差動対が設けられると共に、前記第２の入力差動対の負荷となる第２の能動負荷回路と、前記第１の入力差動対の出力と前記第２の入力差動対の出力を加算し、増幅、出力可能にフォールデットカスコード回路とが設けられてなることを特徴とする請求項１記載の差動増幅回路。
【請求項4】
前記第１の入力差動対は、ＰチャネルＭＯＳＦＥＴを用いた第１差動対用第１及び第２のトランジスタを有し、前記第１差動対用第１のトランジスタのゲートには反転入力信号が、前記第１差動対用第２のトランジスタのゲートには非反転入力信号が、それぞれ印加可能とされ、
前記第１差動対用第１及び第２のトランジスタのソースは、相互に接続されると共に、定電流源を介して正電源電圧が印加可能とされる一方、前記第１差動対用第１及び第２のトランジスタのドレインは、前記能動負荷回路に接続されてなり、
前記電圧制限回路は、ＮチャネルＭＯＳＦＥＴを用いた制限用第１乃至第４のトランジスタを有してなり、前記制限用第１乃至第４のトランジスタは、それぞれゲートとドレインが相互に接続されたダイオード接続状態とされ、前記制限用第１のトランジスタのドレインは、前記第１差動対用第１のトランジスタのドレインに、前記制限用第２のトランジスタのドレインは、前記第１差動対用第２のトランジスタのドレインに、それぞれ接続され、前記制限用第１のトランジスタのソースは、前記制限用第３のトランジスタのドレインに接続され、前記制限用第３のトランジスタのソースには、負電源電圧が印加可能とされ、
前記制限用第２のトランジスタのソースは、前記制限用第４のトランジスタのドレインに接続され、前記制限用第４のトランジスタのソースには、負電源電圧が印加可能とされてなることを特徴とする請求項１、又は、請求項３記載の差動増幅回路。
前記第１差動対用第１及び第２のトランジスタのソースは、相互に接続されると共に、定電流源を介して正電源電圧が印加可能とされる一方、前記第１差動対用第１及び第２のトランジスタのドレインは、前記能動負荷回路に接続されてなり、
前記電圧制限回路は、ＮチャネルＭＯＳＦＥＴを用いた制限用第１乃至第４のトランジスタを有してなり、前記制限用第１乃至第４のトランジスタは、それぞれゲートとドレインが相互に接続されたダイオード接続状態とされ、前記制限用第１のトランジスタのドレインは、前記第１差動対用第１のトランジスタのドレインに、前記制限用第２のトランジスタのドレインは、前記第１差動対用第２のトランジスタのドレインに、それぞれ接続され、前記制限用第１のトランジスタのソースは、前記制限用第３のトランジスタのドレインに接続され、前記制限用第３のトランジスタのソースには、負電源電圧が印加可能とされ、
前記制限用第２のトランジスタのソースは、前記制限用第４のトランジスタのドレインに接続され、前記制限用第４のトランジスタのソースには、負電源電圧が印加可能とされてなることを特徴とする請求項１、又は、請求項３記載の差動増幅回路。
【請求項5】
前記電圧制御回路に代えて、第２の電圧制御回路を設け、
前記第２の電圧制御回路は、ＮチャネルＭＯＳＦＥＴを用いた制限用第１乃至第３のトランジスタを有してなり、前記制限用第１乃至第３のトランジスタは、それぞれゲートとドレインが相互に接続されたダイオード接続状態とされ、前記制限用第１のトランジスタのドレインは、前記第１差動対用第１のトランジスタのドレインに、前記制限用第２のトランジスタのドレインは、前記第１差動対用第２のトランジスタのドレインに、それぞれ接続され、前記制限用第１及び第２のトランジスタのソースは、相互に接続されると共に、前記制限用第３のトランジスタのドレインに接続され、前記制限用第３のトランジスタのソースには、負電源電圧が印加可能とされてなることを特徴とする請求項４記載の差動増幅回路。
前記第２の電圧制御回路は、ＮチャネルＭＯＳＦＥＴを用いた制限用第１乃至第３のトランジスタを有してなり、前記制限用第１乃至第３のトランジスタは、それぞれゲートとドレインが相互に接続されたダイオード接続状態とされ、前記制限用第１のトランジスタのドレインは、前記第１差動対用第１のトランジスタのドレインに、前記制限用第２のトランジスタのドレインは、前記第１差動対用第２のトランジスタのドレインに、それぞれ接続され、前記制限用第１及び第２のトランジスタのソースは、相互に接続されると共に、前記制限用第３のトランジスタのドレインに接続され、前記制限用第３のトランジスタのソースには、負電源電圧が印加可能とされてなることを特徴とする請求項４記載の差動増幅回路。
【請求項6】
前記電圧制御回路に代えて、第３の電圧制御回路を設け、
前記第３の電圧制御回路は、ＮチャネルＭＯＳＦＥＴを用いた制限用第２及び第４のトランジスタを有してなり、前記制限用第２及び第４のトランジスタは、それぞれゲートとドレインが相互に接続されたダイオード接続状態とされ、前記制限用第２のトランジスタのドレインは、前記第１差動対用第２のトランジスタのドレインに接続され、前記制限用第２のトランジスタのソースは、前記制限用第４のトランジスタのドレインに接続され、前記制限用第４のトランジスタのソースには、負電源電圧が印加可能とされてなることを特徴とする請求項４記載の差動増幅回路。
前記第３の電圧制御回路は、ＮチャネルＭＯＳＦＥＴを用いた制限用第２及び第４のトランジスタを有してなり、前記制限用第２及び第４のトランジスタは、それぞれゲートとドレインが相互に接続されたダイオード接続状態とされ、前記制限用第２のトランジスタのドレインは、前記第１差動対用第２のトランジスタのドレインに接続され、前記制限用第２のトランジスタのソースは、前記制限用第４のトランジスタのドレインに接続され、前記制限用第４のトランジスタのソースには、負電源電圧が印加可能とされてなることを特徴とする請求項４記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、オペアンプやコンパレータに用いられる差動増幅回路に係り、特に、ＮＢＴＩ(Negative Bias Temperature Instability：負バイアス温度不安定性)やＰＢＴＩ(Positive Bias Temperature Instability：正バイアス温度不安定性)によるＭＯＳトランジスタの閾値電圧の変化に起因した入力オフセット電圧の経年変化の抑制、低減を図ったものに関する。
【背景技術】
【0002】
オペアンプやコンパレータの入力オフセット電圧は、デバイスの性能を決定する重要なパラメータの一つである。
この入力オフセット電圧の発生原因の一つは、オペアンプやコンパレータの初段に用いられる差動増幅回路を構成する種々の素子が有する電気的特性における不整合である、いわゆる素子ミスマッチを挙げることができる。
そのため、差動増幅回路の素子ミスマッチを低減することは、オペアンプやコンパレータの入力オフセット電圧の改善を図る上で重要となる。
この入力オフセット電圧の発生原因の一つは、オペアンプやコンパレータの初段に用いられる差動増幅回路を構成する種々の素子が有する電気的特性における不整合である、いわゆる素子ミスマッチを挙げることができる。
そのため、差動増幅回路の素子ミスマッチを低減することは、オペアンプやコンパレータの入力オフセット電圧の改善を図る上で重要となる。
【0003】
ところで、この入力オフセット電圧は、能動負荷を備えた一般的な差動増幅回路においては、上述のＮＢＴＩによるＰＭＯＳ（ＰチャネルMetal-Oxide Semiconductor）トランジスタ（以下「ＰＭＯＳ」と称する）の閾値電圧Ｖｔｈの変化に伴い変動することが知られている。ここで、閾値電圧Ｖｔｈの変化とは、例えば、Ｖｔｈ＝－０．７Ｖが－０．８Ｖとなるような変化を意味する。
このＮＢＴＩによる閾値電圧Ｖｔｈの変化について、図１４及び図１５を参照しつつ説明すれば、まず、図１４には、能動負荷を備えた一般的な差動増幅回路の構成例が示されている。
このＮＢＴＩによる閾値電圧Ｖｔｈの変化について、図１４及び図１５を参照しつつ説明すれば、まず、図１４には、能動負荷を備えた一般的な差動増幅回路の構成例が示されている。
【0004】
すなわち、図１４に示された差動増幅回路は、ＰＭＯＳを用いたトランジスタＭ１，Ｍ２からなる差動対と、ＮＭＯＳ（ＮチャネルMetal-Oxide Semiconductor）トランジスタ（以下「ＮＭＯＳ」と称する）を用いたトランジスタＭ３，Ｍ４からなる能動負荷とを具備して構成されたものとなっている。
【0005】
このような構成の差動増幅回路においては、図１５に示されたようなバイアス条件下で、ＮＢＴＩによる閾値電圧Ｖｔｈの変化が顕著に表れる。
なお、図１４においては、図１５のバイアス条件下における主要なノードの電圧が示されている。
まず、バイアス条件は、正電源電圧ＶＤＤ＝５．５Ｖ、負電源電圧ＶＳＳ＝０Ｖ、反転入力端子電圧Ｖｉｎｍ＝５．５Ｖ、非反転入力端子電圧Ｖｇ＝０である（図１５参照）。
なお、図１４においては、図１５のバイアス条件下における主要なノードの電圧が示されている。
まず、バイアス条件は、正電源電圧ＶＤＤ＝５．５Ｖ、負電源電圧ＶＳＳ＝０Ｖ、反転入力端子電圧Ｖｉｎｍ＝５．５Ｖ、非反転入力端子電圧Ｖｇ＝０である（図１５参照）。
【0006】
このバイアス条件下で、ＮＢＴＩの影響を受けて閾値電圧Ｖｔｈが変化する素子は、トランジスタＭ２である。上述のバイアス条件下において、トランジスタＭ２のゲート電圧ＶｇはＶｇ＝０Ｖ、ソース電位ＶｓはＶｓ＝５．３Ｖ、ドレイン電位ＶｄはＶｄ＝５．３Ｖとなる。このように、ゲート電位が低く、ソース電位及びドレイン電位が高い場合に、ＮＢＴＩの影響により閾値電圧Ｖｔｈが変化することとなる。
この閾値電圧Ｖｔｈの変化は、図１７に示されたように、ゲート電位とドレイン電位の差が大きいほど指数関数的に大きくなる傾向にある。
この閾値電圧Ｖｔｈの変化は、図１７に示されたように、ゲート電位とドレイン電位の差が大きいほど指数関数的に大きくなる傾向にある。
【0007】
図１７に示された閾値電圧Ｖｔｈの変動量は、温度加速度試験により、ＮＢＴＩの影響を受ける上述したゲート電位Ｖｇ＝０Ｖ、ドレイン電位Ｖｄ＝ソース電位Ｖｓ＝５．３Ｖの状態を１０年程度維持した場合に、閾値電圧Ｖｔｈがどの程度変化するかを推定した結果を表したものである。
閾値電圧Ｖｔｈの変動量は、オペアンプやコンパレータにおける入力オフセット電圧の変動量となる。すなわち、先に述べたバイアス条件（図１５参照）で、図１４に示された構成の差動増幅回路を有するオペアンプやコンパレータを１０年間使用し続けた場合、入力オフセット電圧は、図１７において”従来技術”と表記された箇所の変動量である８０ｍＶ程度変動することを意味する。
一般に、オペアンプやコンパレータの入力オフセット電圧は、数ｍＶ以下のスペックであるため、上述のような入力オフセット電圧の経年変化は大きな問題となる。
閾値電圧Ｖｔｈの変動量は、オペアンプやコンパレータにおける入力オフセット電圧の変動量となる。すなわち、先に述べたバイアス条件（図１５参照）で、図１４に示された構成の差動増幅回路を有するオペアンプやコンパレータを１０年間使用し続けた場合、入力オフセット電圧は、図１７において”従来技術”と表記された箇所の変動量である８０ｍＶ程度変動することを意味する。
一般に、オペアンプやコンパレータの入力オフセット電圧は、数ｍＶ以下のスペックであるため、上述のような入力オフセット電圧の経年変化は大きな問題となる。
【0008】
このような入力オフセット電圧の経年変化を解決する方策として、差動増幅回路を、例えば、特許文献１に開示されたような回路構成とする方法がある。
図１６には、この特許文献１に開示された差動増幅回路が示されており、以下、同図を参照しつつ、この回路について説明する。
この差動増幅回路は、先に図１４に示された差動増幅回路に、ＮＭＯＳを用いたトランジスタＭ１０１，Ｍ１０２、及び、電流源Ｉ２が付加された構成を有するものである。
このような素子の追加により、トランジスタＭ２のＮＢＴＩ状態が緩和されるものとなる。
図１６には、この特許文献１に開示された差動増幅回路が示されており、以下、同図を参照しつつ、この回路について説明する。
この差動増幅回路は、先に図１４に示された差動増幅回路に、ＮＭＯＳを用いたトランジスタＭ１０１，Ｍ１０２、及び、電流源Ｉ２が付加された構成を有するものである。
このような素子の追加により、トランジスタＭ２のＮＢＴＩ状態が緩和されるものとなる。
【0009】
この図１６に示された差動増幅回路において、ＮＢＴＩ状態がどの程度緩和されるかについて、以下に説明する。
まず、前提として、図１６に示された差動増幅回路において、バイアス条件は先に図１５に示されたバイアス条件と同一とする。
図１６において、主要なノードには、上述のバイアス条件を適用した場合の電圧が示されている。
先に図１４に示された構成においては、トランジスタＭ２のドレイン電位及びソース電位共に５．３Ｖであったのに対して、図１６に示された差動増幅回路においては、同じバイアス条件で、共に１．５Ｖとなる。したがって、トランジスタＭ２のドレイン電位Ｖｄとゲート電位Ｖｇとの差（Ｖｄ－Ｖｇ）は、（Ｖｄ－Ｖｇ）＝１．５Ｖとなり、先の図１４に示された差動増幅回路におけるドレイン電位とゲート電位との差に比して確実に小さくなっている。
まず、前提として、図１６に示された差動増幅回路において、バイアス条件は先に図１５に示されたバイアス条件と同一とする。
図１６において、主要なノードには、上述のバイアス条件を適用した場合の電圧が示されている。
先に図１４に示された構成においては、トランジスタＭ２のドレイン電位及びソース電位共に５．３Ｖであったのに対して、図１６に示された差動増幅回路においては、同じバイアス条件で、共に１．５Ｖとなる。したがって、トランジスタＭ２のドレイン電位Ｖｄとゲート電位Ｖｇとの差（Ｖｄ－Ｖｇ）は、（Ｖｄ－Ｖｇ）＝１．５Ｖとなり、先の図１４に示された差動増幅回路におけるドレイン電位とゲート電位との差に比して確実に小さくなっている。
【0010】
図１７において、この１．５Ｖのドレイン電位とゲート電位との差に対する閾値電圧Ｖｔｈの変動量が、”特許文献”の表記の箇所にプロットしてあり、その具体的な変動量は、ほぼ０ｍＶとなっていることが確認できる。
このように、トランジスタＭ２のドレイン電位、ソース電位を低下させることができるのは、トランジスタＭ２のゲート電位を、トランジスタＭ１０２，１０１を介してトランジスタＭ１へ伝えているためである。
このように、トランジスタＭ２のドレイン電位、ソース電位を低下させることができるのは、トランジスタＭ２のゲート電位を、トランジスタＭ１０２，１０１を介してトランジスタＭ１へ伝えているためである。
【0011】
トランジスタＭ１のゲート電位Ｖｙは、上述の素子によりＶｙ＝０．２Ｖに抑えられている。
その結果、トランジスタＭ１，Ｍ２のソース電位ＶｓもＶｓ＝１．５Ｖと低い値となる。トランジスタＭ２は、ソース電位がＶｓ＝１．５Ｖとなるため、ドレイン電位ＶｄもＶｄ＝１．５Ｖに抑えられることとなる。
その結果、トランジスタＭ１，Ｍ２のソース電位ＶｓもＶｓ＝１．５Ｖと低い値となる。トランジスタＭ２は、ソース電位がＶｓ＝１．５Ｖとなるため、ドレイン電位ＶｄもＶｄ＝１．５Ｖに抑えられることとなる。
【0012】
なお、図１７に示された特性線図における閾値電圧Ｖｔｈ変動量は、上述のように温度加速試験による推定値である。
また、例えば、特許文献２には、ＮＢＴＩの影響による閾値電圧Ｖｔｈの変動量は、温度が高くなるほど大きくなり、素子劣化が促進されることが開示されている。
さらに、ストレス印加時間が長いほど、閾値電圧Ｖｔｈの変動量が大きくなることが知られている。したがって、差動増幅回路を高温の環境条件下で加速試験することで、１０年間使用し続けた場合における閾値電圧Ｖｔｈ変動量を推定することができる。
また、例えば、特許文献２には、ＮＢＴＩの影響による閾値電圧Ｖｔｈの変動量は、温度が高くなるほど大きくなり、素子劣化が促進されることが開示されている。
さらに、ストレス印加時間が長いほど、閾値電圧Ｖｔｈの変動量が大きくなることが知られている。したがって、差動増幅回路を高温の環境条件下で加速試験することで、１０年間使用し続けた場合における閾値電圧Ｖｔｈ変動量を推定することができる。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】特開２０２０－１２０３２０号公報
【特許文献2】特許第４９８９２６１号公報
【発明の概要】
【発明が解決しようとする課題】
【0014】
しかしながら、先の図１６で説明した特許文献１に開示された差動増幅回路の場合、確かに入力オフセット電圧の変化を抑えることはできるものの、電流源Ｉ２の追加により、消費電流の増加を招くという新たな問題が生ずる。
【0015】
本発明は、上記実状に鑑みてなされたもので、消費電流の増加を招くことなく、ＮＢＴＩやＰＢＴＩに起因するＭＯＳトランジスタを用いた差動対における閾値電圧の変動を抑圧可能とすることで、入力オフセット電圧の変動を抑制、低減し、信頼性、安定性の高い差動増幅回路を提供するものである。
【課題を解決するための手段】
【0016】
上記本発明の目的を達成するため、本発明に係る差動増幅回路は、
ＰチャネルＭＯＳＦＥＴを用いて差動増幅可能に構成された第１の入力差動対と、前記第１の入力差動対の負荷となる能動負荷回路とを有してなる差動増幅回路において、
前記第１の入力差動対を構成する前記ＰチャネルＭＯＳＦＥＴのドレイン電圧を所定電圧範囲に制限する電圧制限回路を設け、
前記電圧制限回路は、負バイアス温度不安定性に起因した前記ＰチャネルＭＯＳＦＥＴの閾値電圧の変動に伴う入力オフセット電圧の変動量を所望の大きさとするに必要とされる前記ＰチャネルＭＯＳＦＥＴのドレイン電位とゲート電位との電圧差に相当する電圧値が前記所定電圧範囲の上限値とされる一方、
前記第１の入力差動対を構成するＰチャネルＭＯＳＦＥＴのゲート電圧が同電位となる均衡状態において、前記第１の入力差動対から前記電圧制限回路への電流流入が零となる際の前記第１の入力差動対を構成するＰチャネルＭＯＳＦＥＴのドレイン電圧に相当する電圧値が前記所定電圧範囲の下限値とされるよう構成されてなるものである。
ＰチャネルＭＯＳＦＥＴを用いて差動増幅可能に構成された第１の入力差動対と、前記第１の入力差動対の負荷となる能動負荷回路とを有してなる差動増幅回路において、
前記第１の入力差動対を構成する前記ＰチャネルＭＯＳＦＥＴのドレイン電圧を所定電圧範囲に制限する電圧制限回路を設け、
前記電圧制限回路は、負バイアス温度不安定性に起因した前記ＰチャネルＭＯＳＦＥＴの閾値電圧の変動に伴う入力オフセット電圧の変動量を所望の大きさとするに必要とされる前記ＰチャネルＭＯＳＦＥＴのドレイン電位とゲート電位との電圧差に相当する電圧値が前記所定電圧範囲の上限値とされる一方、
前記第１の入力差動対を構成するＰチャネルＭＯＳＦＥＴのゲート電圧が同電位となる均衡状態において、前記第１の入力差動対から前記電圧制限回路への電流流入が零となる際の前記第１の入力差動対を構成するＰチャネルＭＯＳＦＥＴのドレイン電圧に相当する電圧値が前記所定電圧範囲の下限値とされるよう構成されてなるものである。
【発明の効果】
【0017】
本発明によれば、入力オフセット電圧の変動を招く差動対を構成するＭＯＳトランジスタの閾値電圧の変動の要因となる能動負荷回路とトランジスタとの接続点の電圧を、電圧制限回路により、閾値電圧の変動を抑圧できる所定電圧範囲に制限することで、消費電流の増加を招くことなく、ＮＢＴＩやＰＢＴＩに起因するＭＯＳトランジスタを用いた差動対における閾値電圧の変動抑圧を可能とし、それによって入力オフセット電圧の変動を抑圧、低減することができ、信頼性、安定性の高い差動増幅回路を提供することができるという効果を奏するものである。
【図面の簡単な説明】
【0018】
【図1】本発明の実施の形態における差動増幅回路の第１の基本回路構成例を示す回路図である。
【図2】本発明の実施の形態における差動増幅回路の第１の具体回路構成例を示す回路図である。
【図4】本発明の実施の形態における差動増幅回路の第２の具体回路構成例を示す回路図である。
【図5】本発明の実施の形態における差動増幅回路の第３の具体回路構成例を示す回路図である。
【図6】本発明の実施の形態における差動増幅回路の第２の基本回路構成例を示す回路図である。
【図7】本発明の実施の形態における差動増幅回路の第４の具体回路構成例を示す回路図である。
【図8】本発明の実施の形態における差動増幅回路の第３の基本回路構成例を示す回路図である。
【図9】本発明の実施の形態における差動増幅回路の第５の具体回路構成例を示す回路図である。
【図10】ＰＢＴＩを説明するための従来構成の差動増幅回路の構成例を示す回路図である。
【図11】本発明の実施の形態における差動増幅回路を構成するＭＯＳトランジスタのドレイン電位とゲート電位の差に対する閾値電圧の変動量の変化特性を示す特性線図である。
【図12】本発明の実施の形態における差動増幅回路のバイアス状態前後におけるＰＭＯＳ差動対の入力オフセット電圧の変動量の変化特性を示す特性線図である。
【図13】本発明の実施の形態における差動増幅回路のバイアス状態前後におけるＮＭＯＳ差動対の入力オフセット電圧の変動量の変化特性を示す特性線図である。
【図14】従来の差動増幅回路の構成例を示す回路図である。
【図15】ＮＢＴＩの影響が生ずるバイアス条件の一例を示す回路図である。
【図16】入力オフセット電圧の経年変化を解決する方策が施された従来の差動増幅回路の構成例を示す回路図である。
【図17】従来の差動増幅回路におけるドレイン電位とゲート電位の差に対する閾値電圧の変動量の変化特性を示す特性線図である。
【発明を実施するための形態】
【0019】
以下、本発明の実施の形態について、図１乃至図１３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における差動増幅回路の第１の基本回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における演算増幅器は、入力差動対１０１と、能動負荷回路（図１においては「ＡＣ－Ｌ」と表記）２０１と、電圧制限回路（図１においては「Ｖ－ＬＩＭ」と表記）３０１とに大別されて構成されたものとなっている。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における差動増幅回路の第１の基本回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における演算増幅器は、入力差動対１０１と、能動負荷回路（図１においては「ＡＣ－Ｌ」と表記）２０１と、電圧制限回路（図１においては「Ｖ－ＬＩＭ」と表記）３０１とに大別されて構成されたものとなっている。
【0020】
入力差動対１０１は、ＰＭＯＳを用いた差動対用第１及び第２のトラジスタ（図１においては、それぞれ「Ｍ１」、「Ｍ２」と表記）１，２を中心に構成されている。
差動対用第１及び第２のトランジスタ１，２は、ソースが相互に接続され、その接続点と正電源端子５３との間に定電流源４１が接続されており、正電源端子５３には、外部から電源電圧ＶＤＤが印加されるものとなっている。
差動対用第１及び第２のトランジスタ１，２は、ソースが相互に接続され、その接続点と正電源端子５３との間に定電流源４１が接続されており、正電源端子５３には、外部から電源電圧ＶＤＤが印加されるものとなっている。
【0021】
また、差動対用第１のトランジスタ１のゲートは、反転入力信号が印加される反転入力端子（図１においては「ＩＮＭ」と表記）５１に、差動対用第２のトランジスタ２のゲートは、非反転入力信号が印加される非反転入力端子（図１においては「ＩＮＰ」と表記）５２に、それぞれ接続されている。
そして、差動対用第１のトランジスタ１のドレインは、第１負荷第１入力端子Ａ１を介して能動負荷回路２０１に接続されると共に、第１制限入力端子Ｃ１を介して電圧制限回路３０１に接続されている。
そして、差動対用第１のトランジスタ１のドレインは、第１負荷第１入力端子Ａ１を介して能動負荷回路２０１に接続されると共に、第１制限入力端子Ｃ１を介して電圧制限回路３０１に接続されている。
【0022】
同様に、差動対用第２のトランジスタ２のドレインは、第１負荷第２入力端子Ａ２を介して能動負荷回路２０１に、第２制限入力端子Ｃ２を介して電圧制限回路３０１に、それぞれ接続されると共に、出力端子（図１においては「ＯＵＴ」と表記）５５に接続されている。
なお、能動負荷回路２０１の負電源電圧ラインは、第１負荷基準端子Ａ３を介して、電圧制限回路３０１の負電源電圧ラインは、制限基準端子Ｃ３を介して、共に負電源端子（図１においては「ＶＳＳ」と表記）５４に接続されている。
なお、能動負荷回路２０１の負電源電圧ラインは、第１負荷基準端子Ａ３を介して、電圧制限回路３０１の負電源電圧ラインは、制限基準端子Ｃ３を介して、共に負電源端子（図１においては「ＶＳＳ」と表記）５４に接続されている。
【0023】
能動負荷回路２０１は、入力差動対１０１の負荷として機能する回路であり、いわゆる能動素子を用いてなるもので、基本的には従来同様の構成を有してなるものである。
電圧制限回路３０１は、入力差動対１０１を構成するＭＯＳトランジスタの閾値電圧の変動の要因となる能動負荷回路２０１との接続点における電圧を、所定電圧範囲に制限することで、閾値電圧の変動を抑圧し、それによって入力オフセット電圧の変動を抑圧、低減可能に構成されてなるものである（詳細は後述）。
かかる構成におけるこの第１の基本回路構成例の差動増幅回路の回路動作については、次述する第１の具体回路構成例における回路動作の説明を以て、これに代えることとする。
電圧制限回路３０１は、入力差動対１０１を構成するＭＯＳトランジスタの閾値電圧の変動の要因となる能動負荷回路２０１との接続点における電圧を、所定電圧範囲に制限することで、閾値電圧の変動を抑圧し、それによって入力オフセット電圧の変動を抑圧、低減可能に構成されてなるものである（詳細は後述）。
かかる構成におけるこの第１の基本回路構成例の差動増幅回路の回路動作については、次述する第１の具体回路構成例における回路動作の説明を以て、これに代えることとする。
【0024】
図２には、図１に示された第１の基本回路構成例の具体回路例が示されており、以下、図２を参照しつつ第１の具体回路構成例について説明する。
なお、図１に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
また、図２においては、図１において示された端子Ａ１～Ａ３、及び、端子Ｃ１～Ｃ３の表記を省略することとする。
最初に、能動負荷回路２０１は、ＮＭＯＳを用いた負荷用第１及び第２のトランジスタ（図２においては、それぞれ「Ｍ３」、「Ｍ４」と表記）３，４を有して構成されている。
なお、図１に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
また、図２においては、図１において示された端子Ａ１～Ａ３、及び、端子Ｃ１～Ｃ３の表記を省略することとする。
最初に、能動負荷回路２０１は、ＮＭＯＳを用いた負荷用第１及び第２のトランジスタ（図２においては、それぞれ「Ｍ３」、「Ｍ４」と表記）３，４を有して構成されている。
【0025】
負荷用第１及び第２のトランジスタ３，４は、次述するようにカレントミラーを構成している。
すなわち、負荷用第１及び第２のトランジスタ３，４は、ゲートが相互に接続されると共に、負荷用第１のトランジスタ３のドレインに接続されている。
また、負荷用第１及び第２のトランジスタ３，４のソースは、共に負電源端子５４に接続されている。
そして、負荷用第１のトランジスタ３のドレインは、差動対用第１のトランジスタ１のドレインに接続されている。また、負荷用第２のトランジスタ４のドレインは、差動対用第２のトランジスタ２のドレインに接続されると共に、出力端子５５に接続されている。
すなわち、負荷用第１及び第２のトランジスタ３，４は、ゲートが相互に接続されると共に、負荷用第１のトランジスタ３のドレインに接続されている。
また、負荷用第１及び第２のトランジスタ３，４のソースは、共に負電源端子５４に接続されている。
そして、負荷用第１のトランジスタ３のドレインは、差動対用第１のトランジスタ１のドレインに接続されている。また、負荷用第２のトランジスタ４のドレインは、差動対用第２のトランジスタ２のドレインに接続されると共に、出力端子５５に接続されている。
【0026】
一方、電圧制限回路３０１は、ＮＭＯＳを用いた制限用第１乃至第４のトランジスタ（図２においては、それぞれ「Ｍ１１」、「Ｍ１２」、「Ｍ１３」、「Ｍ１４」と表記）１１～１４により構成されている。
制限用第１乃至第４のトランジスタ１１～１４は、いずれもゲートとドレインが接続されて、いわゆるダイオード接続状態となっている。
そして、差動対用第１のトランジスタ１のドレインと負電源端子５４との間に、制限用第１及び第３のトランジスタ１１，１３が直列接続されて設けられる一方、差動対用第２のトランジスタ２のドレインと負電源端子５４との間に、制限用第２及び第４のトランジスタ１２，１４が直列接続されて設けられている。
制限用第１乃至第４のトランジスタ１１～１４は、いずれもゲートとドレインが接続されて、いわゆるダイオード接続状態となっている。
そして、差動対用第１のトランジスタ１のドレインと負電源端子５４との間に、制限用第１及び第３のトランジスタ１１，１３が直列接続されて設けられる一方、差動対用第２のトランジスタ２のドレインと負電源端子５４との間に、制限用第２及び第４のトランジスタ１２，１４が直列接続されて設けられている。
【0027】
すなわち、制限用第１のトランジスタ１１のソースと制限用第３のトランジスタ１３のドレインが接続される一方、制限用第１のトランジスタ１１のドレインは、差動対用第１のトランジスタ１のドレインに接続され、制限用第３のトランジスタ１３のソースは、負電源端子５４に接続されている。
また、制限用第２のトランジスタ１２のソースと制限用第４のトランジスタ１４のドレインが接続される一方、制限用第２のトランジスタ１２のドレインは、差動対用第２のトランジスタ２のドレインに接続され、制限用第４のトランジスタ１４のソースは、負電源端子５４に接続されている。
また、制限用第２のトランジスタ１２のソースと制限用第４のトランジスタ１４のドレインが接続される一方、制限用第２のトランジスタ１２のドレインは、差動対用第２のトランジスタ２のドレインに接続され、制限用第４のトランジスタ１４のソースは、負電源端子５４に接続されている。
【0028】
次に、かかる構成における回路動作について説明する。
本発明の実施の形態における差動増幅回路にあって重要となるのは、電圧制限回路３０１により、差動対用第２のトランジスタ２のドレイン電位が、所定電圧範囲に制限されることである。すなわち、差動対用第２のトランジスタ２のドレイン電位が、負荷用第１及び第２のトランジスタ３，４の動作電圧より１Ｖｇｓ程度高い電圧で、且つ、ＮＢＴＩの影響を低減、抑圧可能な電圧を超えない範囲に制限されることである。なお、ここで、１Ｖｇｓ程度は、具体的には、ＣＭＯＳトランジスタのゲート・ソース間の電位差程度である。
本発明の実施の形態における差動増幅回路にあって重要となるのは、電圧制限回路３０１により、差動対用第２のトランジスタ２のドレイン電位が、所定電圧範囲に制限されることである。すなわち、差動対用第２のトランジスタ２のドレイン電位が、負荷用第１及び第２のトランジスタ３，４の動作電圧より１Ｖｇｓ程度高い電圧で、且つ、ＮＢＴＩの影響を低減、抑圧可能な電圧を超えない範囲に制限されることである。なお、ここで、１Ｖｇｓ程度は、具体的には、ＣＭＯＳトランジスタのゲート・ソース間の電位差程度である。
【0029】
以下、この点について具体的に説明する。
先ず、前提として、バイアス条件は、従来回路におけるバイアス条件と同一であり、具体的には、先に、従来技術についての説明において示された図１５のバイアス条件に準ずるものとする。
図２において、主要なノードに表記された電圧は、上述のバイアス条件下におけるものである。
差動対用第２のトランジスタ２のドレイン電位Ｖｄは、図２に示された通り、Ｖｄ＝１．７Ｖに抑えられる。
このＶｄ＝１．７Ｖは、負荷用第１及び第２のトランジスタ３，４の動作電圧に１Ｖｇｓを加算した値である。
先ず、前提として、バイアス条件は、従来回路におけるバイアス条件と同一であり、具体的には、先に、従来技術についての説明において示された図１５のバイアス条件に準ずるものとする。
図２において、主要なノードに表記された電圧は、上述のバイアス条件下におけるものである。
差動対用第２のトランジスタ２のドレイン電位Ｖｄは、図２に示された通り、Ｖｄ＝１．７Ｖに抑えられる。
このＶｄ＝１．７Ｖは、負荷用第１及び第２のトランジスタ３，４の動作電圧に１Ｖｇｓを加算した値である。
【0030】
このように、差動対用第２のトランジスタ２のドレイン電位Ｖｄの設定を、負荷用第１及び第２のトランジスタ３，４の動作電圧に１Ｖｇｓを加算した値としたのは、均衡状態において、制限用第１のトランジスタ１１から負電源端子５４へ、また、制限用第２のトランジスタ１２から負電源端子５４へ、それぞれ電流が流れないようにするためである。
ここで、”均衡状態”とは、差動対用第１及び第２のトランジスタ１，２のゲート電位が同電位となった状態であり、図３には、図２に示された差動増幅回路が均衡状態の場合の主要なノードの電圧が示されている。
このような均衡状態は、オペアンプにあっては、帰還をかけた状態に生じ、また、コンパレータにあっては、出力が論理値Ｈｉｇｈから論理値Ｌｏｗへ切り替わる際に生ずる。
ここで、”均衡状態”とは、差動対用第１及び第２のトランジスタ１，２のゲート電位が同電位となった状態であり、図３には、図２に示された差動増幅回路が均衡状態の場合の主要なノードの電圧が示されている。
このような均衡状態は、オペアンプにあっては、帰還をかけた状態に生じ、また、コンパレータにあっては、出力が論理値Ｈｉｇｈから論理値Ｌｏｗへ切り替わる際に生ずる。
【0031】
この均衡状態において、上述のように、制限用第１のトランジスタ１１から負電源端子５４へ、また、制限用第２のトランジスタ１２から負電源端子５４へ、それぞれ電流が流れると、差動増幅回路の電圧利得が低下する問題が生ずる。
この電圧利得の低下が生ずるのは、制限用第１乃至第４のトランジスタ１１～１４において、上述のように電流が流れることで、能動負荷の出力インピーダンスが低下したことと等価な状態となるためである。
この電圧利得の低下が生ずるのは、制限用第１乃至第４のトランジスタ１１～１４において、上述のように電流が流れることで、能動負荷の出力インピーダンスが低下したことと等価な状態となるためである。
【0032】
さらに、この均衡状態において、製造上の素子ミスマッチなどにより、制限用第１のトランジスタ１１と制限用第２のトランジスタ１２に流れる電流に差が生ずると、入力オフセット電圧が発生する問題がある。これらの問題を回避するため、本発明の実施の形態における差動増幅回路は、均衡状態において、先に述べたように制限用第１のトランジスタ１１から負電源端子５４へ、また、制限用第２のトランジスタ１２から負電源端子５４へ、それぞれ電流が流れることがないように、電圧制限回路３０１のトランジスタを２段積みする構成を採っている。
すなわち、制限用第１及び第３のトランジスタ１１，１３が直列接続されて２段積みされており、また、制限用第２及び第４のトランジスタ１２，１４が、同様に直列接続されて２段積みされている。
すなわち、制限用第１及び第３のトランジスタ１１，１３が直列接続されて２段積みされており、また、制限用第２及び第４のトランジスタ１２，１４が、同様に直列接続されて２段積みされている。
【0033】
その結果、先に述べたバイアス条件（図１５参照）下にあっては、差動対用第２のトランジスタ２のドレイン電位は、負荷用第１及び第２のトランジスタ３，４の動作電圧より１Ｖｇｓ程度高い電圧、Ｖｄ＝１．７Ｖに制限されることとなる。
一方、均衡状態において、制限用第１乃至第４のトランジスタ１１～１４において、上述のような電流を流さないことにだけに着目するのであれば、上述のような電圧制限回路３０１におけるトランジスタの２段積みではなく、３段積みであっても良い。しかし、３段積みとした場合、ＮＢＴＩ対策効果が低下することとなり、本願発明の本来の目的が毀損されてしまう。
一方、均衡状態において、制限用第１乃至第４のトランジスタ１１～１４において、上述のような電流を流さないことにだけに着目するのであれば、上述のような電圧制限回路３０１におけるトランジスタの２段積みではなく、３段積みであっても良い。しかし、３段積みとした場合、ＮＢＴＩ対策効果が低下することとなり、本願発明の本来の目的が毀損されてしまう。
【0034】
ここで、トランジスタの段数が、トランジスタの閾値電圧の変動量に及ぼす影響について、図１１を参照しつつ説明する。
図１１は、ＭＯＳトランジスタのドレイン電位とゲート電位の差の変化に対する閾値電圧Ｖｔｈの変化例を示す特性線図である。
同図の特性線上には、トランジスタ１段積み、２段積み、３段積みのそれぞれについて、ドレイン電位とゲート電位の差に対する閾値電圧Ｖｔｈの変動量に該当する箇所に黒丸点が表記されている。
また、同様の特性線上には、従来の差動増幅回路（図１４参照）におけるドレイン電位とゲート電位の差に対する閾値電圧Ｖｔｈの変動量に該当する箇所に黒丸点が表記されている。
図１１は、ＭＯＳトランジスタのドレイン電位とゲート電位の差の変化に対する閾値電圧Ｖｔｈの変化例を示す特性線図である。
同図の特性線上には、トランジスタ１段積み、２段積み、３段積みのそれぞれについて、ドレイン電位とゲート電位の差に対する閾値電圧Ｖｔｈの変動量に該当する箇所に黒丸点が表記されている。
また、同様の特性線上には、従来の差動増幅回路（図１４参照）におけるドレイン電位とゲート電位の差に対する閾値電圧Ｖｔｈの変動量に該当する箇所に黒丸点が表記されている。
【0035】
図１１によれば、トランジスタの段数を増やすほど、差動対用第２のトランジスタ２のドレインとゲート間の電位差（Ｖｄ－Ｖｇ）が増加し、閾値電圧Ｖｔｈ変動量が大きくなることが確認できる。
３段積みの場合、閾値電圧Ｖｔｈ変動量は数ｍＶとなる。オペアンプやコンパレータの入力オフセット電圧のスペックは、通常、数ｍＶ以下であることを考慮すると、３段積みにおける数ｍＶの閾値電圧Ｖｔｈ変動量は実用上、問題である。
３段積みの場合、閾値電圧Ｖｔｈ変動量は数ｍＶとなる。オペアンプやコンパレータの入力オフセット電圧のスペックは、通常、数ｍＶ以下であることを考慮すると、３段積みにおける数ｍＶの閾値電圧Ｖｔｈ変動量は実用上、問題である。
【0036】
したがって、本発明の実施の形態における差動増幅回路においては、その回路定数設定の際に、ＮＢＴＩによる閾値電圧Ｖｔｈの変動特性を予め把握することが重要となる。そして、この特性を把握し、差動対用第２のトランジスタ２のドレインとゲートの電位差（Ｖｄ－Ｖｇ）の目標値を定める。
本発明の実施の形態においては、閾値電圧Ｖｔｈの変動がほぼ零となる際の電位差（Ｖｄ－Ｖｇ）の目標値を、（Ｖｄ－Ｖｇ）＝２．２Ｖ以下としている（図１１参照）。
本発明の実施の形態における差動増幅回路においては、先に述べたように、電圧制限回路３０１において、トランジスタ２段積みの構成を採っているため、（Ｖｄ－Ｖｇ）＝１．７Ｖとなり、先の目標値を満足したものとなっている。
本発明の実施の形態においては、閾値電圧Ｖｔｈの変動がほぼ零となる際の電位差（Ｖｄ－Ｖｇ）の目標値を、（Ｖｄ－Ｖｇ）＝２．２Ｖ以下としている（図１１参照）。
本発明の実施の形態における差動増幅回路においては、先に述べたように、電圧制限回路３０１において、トランジスタ２段積みの構成を採っているため、（Ｖｄ－Ｖｇ）＝１．７Ｖとなり、先の目標値を満足したものとなっている。
【0037】
このように、本発明の実施の形態における差動増幅回路において重要となるのは、電圧制限回路３０１によって、差動対用第２のトランジスタ２のドレイン電位が、能動負荷回路２０１の出力インピーダンスが低下しない電圧（本発明の実施の形態においては負荷用第１及び第２のトランジスタ３，４の動作電圧よりも１Ｖｇｓ程度高い電圧）で、且つ、ＮＢＴＩの影響を低減、抑圧可能な電圧に制限されるということである。換言すれば、差動対用第２のトランジスタ２のドレイン電位は、電圧制限回路３０１によって、下限値と上限値で規定される所定電圧範囲となるように制限されるようになっている。ここで、電圧制限回路３０１の所定電圧範囲の下限値は、均衡状態において入力差動対１０１から電圧制限回路３０１への電流流入が零となる際の差動対用第２のトランジスタ２のドレイン電圧とされる。また、電圧制限回路３０１の所定電圧範囲の上限値は、上述したように閾値電圧Ｖｔｈの変動がほぼ零となる際の差動対用第２のトランジスタ２のドレイン・ゲート間の電位差（Ｖｄ－Ｖｇ）に相当する電圧値とされる。
具体的には、差動対用第２のトランジスタ２のドレインとゲート間の電位差（Ｖｄ－Ｖｇ）が、１．７Ｖ～２．２Ｖの範囲（図１１の横矢印の範囲）に収まるように回路定数を定めることとなる。ただし、下限値については、上述したように、均衡状態において差動対用第１及び第２のトランジスタ１，２に流れる電流が電圧制限回路３０１に流れないような電圧値に設定されればよく、１．７Ｖに限定されない。
具体的には、差動対用第２のトランジスタ２のドレインとゲート間の電位差（Ｖｄ－Ｖｇ）が、１．７Ｖ～２．２Ｖの範囲（図１１の横矢印の範囲）に収まるように回路定数を定めることとなる。ただし、下限値については、上述したように、均衡状態において差動対用第１及び第２のトランジスタ１，２に流れる電流が電圧制限回路３０１に流れないような電圧値に設定されればよく、１．７Ｖに限定されない。
【0038】
本発明の実施の形態における差動増幅回路の場合、先に述べたバイアス条件下において、差動対用第２のトランジスタ２は、ドレイン電位ＶｄがＶｄ＝１．７Ｖに抑えられるため、ＮＢＴＩによる閾値電圧Ｖｔｈの変動は殆ど生じない（図１１参照）。したがって、本発明の実施の形態における差動増幅回路においては、ＮＢＴＩによる入力オフセット電圧の経時変化は殆ど生ずることなく、しかも、特許文献１等の従来回路と異なり、ＮＢＴＩ対策のための回路構成に起因する消費電流の増加を招くことがない。
【0039】
次に、第２の具体回路構成例について、図４を参照しつつ説明する。
なお、図２に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例は、第１の具体回路構成例で示された４つのトランジスタを用いて構成された電圧制限回路３０１に代えて、３つのトランジスタを用いて構成された第２の電圧制限回路３０１Ａを備えた点が第１の具体回路構成例と異なるもので、残余の回路構成は、図２に示された具体的回路構成例と同一構成を有するものである。
なお、図２に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の具体回路構成例は、第１の具体回路構成例で示された４つのトランジスタを用いて構成された電圧制限回路３０１に代えて、３つのトランジスタを用いて構成された第２の電圧制限回路３０１Ａを備えた点が第１の具体回路構成例と異なるもので、残余の回路構成は、図２に示された具体的回路構成例と同一構成を有するものである。
【0040】
第２の電圧制限回路３０１Ａは、ＮＭＯＳを用いた制限用第１乃至第３のトランジスタ１１～１３を用いて構成されたものとなっている。
この第２の電圧制限回路３０１Ａは、差動対用第１のトランジスタ１のドレインと負電源端子５４との間に、また、差動対用第２のトランジスタ２のドレインと負電源端子５４との間に、それぞれトランジスタが２段積みとなる構成は、先の電圧制限回路３０１と同様であるが、詳細は次述するように、負電源電圧ＶＳＳ側に位置する２段目のトランジスタが一つである点が電圧制限回路３０１の構成と異なっているものである。
この第２の電圧制限回路３０１Ａは、差動対用第１のトランジスタ１のドレインと負電源端子５４との間に、また、差動対用第２のトランジスタ２のドレインと負電源端子５４との間に、それぞれトランジスタが２段積みとなる構成は、先の電圧制限回路３０１と同様であるが、詳細は次述するように、負電源電圧ＶＳＳ側に位置する２段目のトランジスタが一つである点が電圧制限回路３０１の構成と異なっているものである。
【0041】
以下、具体的な回路構成について説明すれば、まず、制限用第１乃至第３のトランジスタ１１～１３は、電圧制限回路３０１と同様、いずれもそれぞれが、いわゆるダイオード接続状態となっている。
また、電圧制限回路３０１と同様、制限用第１のトランジスタ１１のドレインは、差動対用第１のトランジスタ１のドレインに、制限用第２のトランジスタ１２のドレインは、差動対用第２のトランジスタ１のドレインに、それぞれ接続されている。
また、電圧制限回路３０１と同様、制限用第１のトランジスタ１１のドレインは、差動対用第１のトランジスタ１のドレインに、制限用第２のトランジスタ１２のドレインは、差動対用第２のトランジスタ１のドレインに、それぞれ接続されている。
【0042】
そして、制限用第１のトランジスタ１１のソースと制限用第２のトランジスタ１２のソースは、相互に接続されると共に、制限用第３のトランジスタ１３のドレインに接続される一方、制限用第３のトランジスタ１３のソースは、負電源端子５４に接続されている。
この第２の具体回路構成例においても、先の第１の具体回路構成例同様、電圧制限回路３０１Ａにより、差動対用第２のトランジスタ２のドレイン電位が、負荷用第１及び第２の動作電圧より、１Ｖｇｓ程度高い電圧で、且つ、ＮＢＴＩの影響を低減、抑圧可能な電圧を超えない範囲に制限されるようになっている。
この第２の具体回路構成例においても、先の第１の具体回路構成例同様、電圧制限回路３０１Ａにより、差動対用第２のトランジスタ２のドレイン電位が、負荷用第１及び第２の動作電圧より、１Ｖｇｓ程度高い電圧で、且つ、ＮＢＴＩの影響を低減、抑圧可能な電圧を超えない範囲に制限されるようになっている。
【0043】
そのため、この第２の具体回路構成例においても、回路定数設定の際に、先に図１１に示されたようなＮＢＴＩによる閾値電圧Ｖｔｈの変動特性を予め把握し、差動対用第２のトランジスタ２のドレインとゲートの電位差（Ｖｄ－Ｖｇ）の目標値を定める。この目標値は、先の第１の具体回路構成例同様、（Ｖｄ－Ｖｇ）＝２．２Ｖ以下とするのが好適である。
また、その一方で、第２の電圧制限回路３０１Ａにおいて、先に述べたようにトランジスタを２段積みとすることで、均衡状態において制限用第１及び第２のトランジスタ１１，１２に電流が流れないようにしている。
また、その一方で、第２の電圧制限回路３０１Ａにおいて、先に述べたようにトランジスタを２段積みとすることで、均衡状態において制限用第１及び第２のトランジスタ１１，１２に電流が流れないようにしている。
【0044】
なお、高精度オペアンプと称される入力オフセット電圧が極めて小さなオペアンプにおいては、この第２の具体回路構成例を適用した差動増幅回路を用いるのが有効である。
また、本発明の実施の形態における差動増幅回路が均衡状態にある場合、制限用第１及び第２のトランジスタ１１，１２には電流が流れないと説明したが、高温状態においては、ナノアンペア程度の極めて僅かのリーク電流が発生する。
また、本発明の実施の形態における差動増幅回路が均衡状態にある場合、制限用第１及び第２のトランジスタ１１，１２には電流が流れないと説明したが、高温状態においては、ナノアンペア程度の極めて僅かのリーク電流が発生する。
【0045】
仮に、このリーク電流の大きさが、制限用第１のトランジスタ１１と制限用第２のトランジスタ１２で全く同じであれば問題はない。
しかし、実際には、制限用第１のトランジスタ１１のリーク電流と制限用第２のトランジスタ１２のリーク電流には、微少な差が生じ、このリーク電流の差が入力オフセット電圧として現れる。
そこで、入力オフセット電圧を小さくするため、すなわち、制限用第１及び第２のトランジスタ１１，１２のリーク電流の差を小さくするためには、制限用第１及び第２のトランジスタ１１，１２の各ノード電位を可能な限り同じにする必要がある。
しかし、実際には、制限用第１のトランジスタ１１のリーク電流と制限用第２のトランジスタ１２のリーク電流には、微少な差が生じ、このリーク電流の差が入力オフセット電圧として現れる。
そこで、入力オフセット電圧を小さくするため、すなわち、制限用第１及び第２のトランジスタ１１，１２のリーク電流の差を小さくするためには、制限用第１及び第２のトランジスタ１１，１２の各ノード電位を可能な限り同じにする必要がある。
【0046】
そこで、この第２の具体回路構成例の差動増幅回路においては、制限用第１及び第２のトランジスタ１１，１２のソース電位を共通電位とし、２段積みとするために制限用第３のトランジスタ１３を設けた構成としてある。
図４において、主要なノードに表記された電圧値は、先に述べたバイアス条件（図１５参照）とした場合のものである。この場合、差動対用第２のトランジスタ２のドレイン電圧Ｖｄは、Ｖｄ＝１．７Ｖに抑制され、先の第１の具体回路構成例の場合と同様に、ＮＢＴＩによる閾値電圧Ｖｔｈの変動が抑えられるものとなっている（図１１参照）。
図４において、主要なノードに表記された電圧値は、先に述べたバイアス条件（図１５参照）とした場合のものである。この場合、差動対用第２のトランジスタ２のドレイン電圧Ｖｄは、Ｖｄ＝１．７Ｖに抑制され、先の第１の具体回路構成例の場合と同様に、ＮＢＴＩによる閾値電圧Ｖｔｈの変動が抑えられるものとなっている（図１１参照）。
【0047】
このように、この第２の具体回路構成例における差動増幅回路は、先の第１の具体回路構成例よりも１素子少ない回路構成で、回路規模を小さくできるものとなっている。また、制限用第１及び第２のトランジスタ１１，１２のソース電位を共通にしたことで、高温下における制限用第１及び第２のトランジスタ１１，１２のリーク電流差が抑えられるため、この第２の具体回路構成例は、第１の具体回路構成例よりも高温における入力オフセット電圧の悪化が抑圧されるものとなっている。そのため、この第２の具体回路構成例は、高精度オペアンプに好適である。
【0048】
次に、第３の具体回路構成例について、図５を参照しつつ説明する。
なお、図２に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の具体回路構成例は、第１の具体回路構成例で示された４つのトランジスタを用いて構成された電圧制限回路３０１に代えて、２つのトランジスタを用いて構成された第３の電圧制限回路３０１Ｂを備えた点が第１の具体回路構成例と異なるもので、残余の回路構成は、図２に示された具体的回路構成例と同一構成を有するものである。
なお、図２に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の具体回路構成例は、第１の具体回路構成例で示された４つのトランジスタを用いて構成された電圧制限回路３０１に代えて、２つのトランジスタを用いて構成された第３の電圧制限回路３０１Ｂを備えた点が第１の具体回路構成例と異なるもので、残余の回路構成は、図２に示された具体的回路構成例と同一構成を有するものである。
【0049】
第３の電圧制限回路３０１Ｂは、ＮＭＯＳを用いた制限用第２及び第４のトランジスタ１２，１４を用いて構成されたものとなっている。
すなわち、まず、制限用第２乃至第４のトランジスタ１２，１４は、それぞれダイオード接続状態とされて、制限用第２のトランジスタ１２のソースと制限用第４のトランジスタ１４のドレインが相互に接続されている。そして、制限用第２のトランジスタ１２のドレインは、差動対用第２のトランジスタ２のドレインに接続される一方、制限用第４のトランジスタ１４のソースは、負電源端子５４に接続されている。
すなわち、まず、制限用第２乃至第４のトランジスタ１２，１４は、それぞれダイオード接続状態とされて、制限用第２のトランジスタ１２のソースと制限用第４のトランジスタ１４のドレインが相互に接続されている。そして、制限用第２のトランジスタ１２のドレインは、差動対用第２のトランジスタ２のドレインに接続される一方、制限用第４のトランジスタ１４のソースは、負電源端子５４に接続されている。
【0050】
この第３の具体回路構成例においても、先の第１の具体回路構成例同様、電圧制限回路３０１Ｂにより、差動対用第２のトランジスタ２のドレイン電位が、負荷用第１及び第２のトランジスタ３，４の動作電圧より、１Ｖｇｓ程度高い電圧で、且つ、ＮＢＴＩの影響を低減、抑圧可能な電圧を超えない範囲に制限されるようになっている。
そのため、この第３の具体回路構成例においても、回路定数設定の際に、先に図１１に示されたようなＮＢＴＩによる閾値電圧Ｖｔｈの変動特性を予め把握し、差動対用第２のトランジスタ２のドレインとゲートの電位差（Ｖｄ－Ｖｇ）の目標値を定める。この目標値は、先の第１の具体回路構成例同様、（Ｖｄ－Ｖｇ）＝２．２Ｖ以下とするのが好適である。
そのため、この第３の具体回路構成例においても、回路定数設定の際に、先に図１１に示されたようなＮＢＴＩによる閾値電圧Ｖｔｈの変動特性を予め把握し、差動対用第２のトランジスタ２のドレインとゲートの電位差（Ｖｄ－Ｖｇ）の目標値を定める。この目標値は、先の第１の具体回路構成例同様、（Ｖｄ－Ｖｇ）＝２．２Ｖ以下とするのが好適である。
【0051】
また、その一方で、第３の電圧制限回路３０１Ｂにおいても、先に述べたようにトランジスタを２段積みとすることで、均衡状態において制限用第２のトランジスタ１２に電流が流れないようにしている。
なお、高速オペアンプ、高速コンパレータと称される比較的短い時間での応答が可能なデバイスにおいては、この第３の具体回路構成例を適用した差動増幅回路を用いるのが好適である。
なお、高速オペアンプ、高速コンパレータと称される比較的短い時間での応答が可能なデバイスにおいては、この第３の具体回路構成例を適用した差動増幅回路を用いるのが好適である。
【0052】
また、この第３の具体回路構成例における電圧制御回路３０１Ｂは、第１及び第２の具体回路構成例（図２、図４参照）において用いられていた制限用第１のトランジスタ１１が削除された構成となっている。
制限用第１のトランジスタ１１には、ゲート容量があるため、このゲート容量を充放電する間、応答時間が長くなるというデメリットを招く。しかしながら、この第３の具体回路構成例の場合、上述のように制限用第１のトランジスタ１１を削除した構成を採るため、先の第１、第２の具体回路構成例に比して応答時間の短縮が実現できるものとなっている。
制限用第１のトランジスタ１１には、ゲート容量があるため、このゲート容量を充放電する間、応答時間が長くなるというデメリットを招く。しかしながら、この第３の具体回路構成例の場合、上述のように制限用第１のトランジスタ１１を削除した構成を採るため、先の第１、第２の具体回路構成例に比して応答時間の短縮が実現できるものとなっている。
【0053】
図５において、主要なノードに表記された電圧値は、先に述べたバイアス条件（図１５参照）とした場合のものである。この場合、差動対用第２のトランジスタ２のドレイン電圧Ｖｄは、Ｖｄ＝１．７Ｖに抑制され、先の第１の具体回路構成例の場合と同様に、ＮＢＴＩによる閾値電圧Ｖｔｈの変動が抑えられるものとなっている（図１１参照）。
【0054】
このように、この第３の具体回路構成例における差動増幅回路は、消費電力を増加させることなく、ＮＢＴＩによる閾値電圧Ｖｔｈの変動抑圧が可能となっている。さらに、この第３の具体回路構成例における差動増幅回路は、先の第１の具体回路構成例よりも２素子少ない回路構成で、回路規模を小さくできるものとなっている。また、この第３の具体回路構成例における差動増幅回路は、制限用第１のトランジスタ１１の削除により、回路内の寄生容量を減らし、第１及び第２の具体回路構成例に比してより短い時間での回路応答が可能となっている。そのため、この第３の具体回路構成例における差動増幅回路は、特に、高速オペアンプ、高速コンパレータに適するものである。
【0055】
次に、第２の基本回路構成例について、図６を参照しつつ説明する。
なお、図１に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の基本回路構成例は、先に図１に示された第１の基本回路構成例に、フォールデットカスコード回路（図６においては「Ｆ－ＣＡ」と表記）４０１が付加された構成を有してなるものである。
かかるフォールデットカスコード回路４０１は、従来同様の回路構成を有してなるもので、入力差動対１０１の出力信号を増幅、出力するよう設けられている。
なお、図１に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の基本回路構成例は、先に図１に示された第１の基本回路構成例に、フォールデットカスコード回路（図６においては「Ｆ－ＣＡ」と表記）４０１が付加された構成を有してなるものである。
かかるフォールデットカスコード回路４０１は、従来同様の回路構成を有してなるもので、入力差動対１０１の出力信号を増幅、出力するよう設けられている。
【0056】
フォールデットカスコード回路４０１の図示されない正電源ラインは、カスコード基準端子Ｆ１を介して正電源端子５３に接続されている。
また、フォールデットカスコード回路４０１の一方の入力段は、カスコード第１入力端子Ｆ２を介して差動対用第１のトランジスタ１のドレインに、フォールデットカスコード回路４０１の他方の入力段は、カスコード第２入力端子Ｆ３を介して差動対用第２のトランジスタ２のドレインに、それぞれ接続されている。
そして、フォールデットカスコード回路４０１の出力段は、出力端子５５に接続されている。
かかる構成におけるこの第２の基本回路構成例の差動増幅回路の回路動作については、次述する第４の具体回路構成例における回路動作の説明を以て、これに代えることとする。
また、フォールデットカスコード回路４０１の一方の入力段は、カスコード第１入力端子Ｆ２を介して差動対用第１のトランジスタ１のドレインに、フォールデットカスコード回路４０１の他方の入力段は、カスコード第２入力端子Ｆ３を介して差動対用第２のトランジスタ２のドレインに、それぞれ接続されている。
そして、フォールデットカスコード回路４０１の出力段は、出力端子５５に接続されている。
かかる構成におけるこの第２の基本回路構成例の差動増幅回路の回路動作については、次述する第４の具体回路構成例における回路動作の説明を以て、これに代えることとする。
【0057】
図７には、上述の第２の基本回路構成例の具体回路例である第４の具体回路構成例が示されており、以下、同図を参照しつつ、第４の具体回路構成例について説明する。
なお、図４、図６に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
また、図７においては、図６において示された端子Ａ１～Ａ３、端子Ｃ１～Ｃ３、及び、端子Ｆ１～Ｆ３の表記を省略することとする。
なお、図４、図６に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
また、図７においては、図６において示された端子Ａ１～Ａ３、端子Ｃ１～Ｃ３、及び、端子Ｆ１～Ｆ３の表記を省略することとする。
【0058】
この第４の具体回路構成例におけるフォールデットカスコード回路４０１は、ＰＭＯＳを用いたカスコード用第１及び第２のトランジスタ（図７においては、それぞれ「Ｍ５」、「Ｍ６」と表記）５，６、及び、ＮＭＯＳを用いたカスコード用第３及び第４のトランジスタ（図７においては、それぞれ「Ｍ７」、「Ｍ８」と表記）７，８を主たる構成要素として構成されている。
すなわち、カスコード用第１及び第２のトランジスタ５，６のソースは、共に正電源端子５３に接続される一方、ゲートが相互に接続されると共に、ゲートと正電源端子５３との間には、正極側が正電源端子５３側となるように第１の定電圧源４５が接続されている。
すなわち、カスコード用第１及び第２のトランジスタ５，６のソースは、共に正電源端子５３に接続される一方、ゲートが相互に接続されると共に、ゲートと正電源端子５３との間には、正極側が正電源端子５３側となるように第１の定電圧源４５が接続されている。
【0059】
また、カスコード用第１のトランジスタ５のドレインは、カスコード用第３のトランジスタ７のドレインに接続されると共に、負荷用第１及び第２のトランジスタ３，４のゲートに接続されている。
また、カスコード用第２のトランジスタ６のドレインは、カスコード用第４のトランジスタ８のドレイン及び出力端子５５に接続されている。
一方、カスコード用第３及び第４のトランジスタ７，８は、ゲートが相互に接続されると共に、ゲートと負電源端子５４との間には、正極側がゲート側となるように第２の定電圧源４６が接続されている。
また、カスコード用第２のトランジスタ６のドレインは、カスコード用第４のトランジスタ８のドレイン及び出力端子５５に接続されている。
一方、カスコード用第３及び第４のトランジスタ７，８は、ゲートが相互に接続されると共に、ゲートと負電源端子５４との間には、正極側がゲート側となるように第２の定電圧源４６が接続されている。
【0060】
また、カスコード用第３のトランジスタ７のソースは、負荷用第１のトランジスタ３のドレインに、カスコード用第４のトランジスタ８のソースは、負荷用第２のトランジスタ４のドレインに、それぞれ接続されている。
かかる構成の第４の具体回路構成例においても、先の第１の具体回路構成例同様、電圧制限回路３０１Ａにより、差動対用第２のトランジスタ２のドレイン電位が、負荷用第１及び第２のトランジスタ３，４の動作電圧より、１Ｖｇｓ程度高い電圧で、且つ、ＮＢＴＩの影響を低減、抑圧可能な電圧を超えない範囲に制限されるようになっている。
かかる構成の第４の具体回路構成例においても、先の第１の具体回路構成例同様、電圧制限回路３０１Ａにより、差動対用第２のトランジスタ２のドレイン電位が、負荷用第１及び第２のトランジスタ３，４の動作電圧より、１Ｖｇｓ程度高い電圧で、且つ、ＮＢＴＩの影響を低減、抑圧可能な電圧を超えない範囲に制限されるようになっている。
【0061】
そのため、この第４の具体回路構成例においても、回路定数設定の際に、先に図１１に示されたようなＮＢＴＩによる閾値電圧Ｖｔｈの変動特性を予め把握し、差動対用第２のトランジスタ２のドレインとゲートの電位差（Ｖｄ－Ｖｇ）の目標値を定める。この目標値は、先の第１の具体回路構成例同様、（Ｖｄ－Ｖｇ）＝２．２Ｖ以下とするのが好適である。
また、その一方で、第２の電圧制限回路３０１Ａにおいて、先に述べたようにトランジスタを２段積みとすることで、均衡状態において制限用第１及び第２のトランジスタ１１，１２に電流が流れないようにしている。
また、その一方で、第２の電圧制限回路３０１Ａにおいて、先に述べたようにトランジスタを２段積みとすることで、均衡状態において制限用第１及び第２のトランジスタ１１，１２に電流が流れないようにしている。
【0062】
さらに、図７において、主要なノードに表記された電圧値は、先に述べたバイアス条件（図１５参照）とした場合のものである。この場合、差動対用第２のトランジスタ２のドレイン電圧Ｖｄは、Ｖｄ＝１．７Ｖに抑制され、先の第１の具体回路構成例の場合と同様に、ＮＢＴＩによる閾値電圧Ｖｔｈの変動が抑えられるものとなっている（図１１参照）。
このように、この第４の具体回路構成例における差動増幅回路は、消費電流を増加させることなく、ＮＢＴＩによる閾値電圧Ｖｔｈの変動抑圧が可能となっている。
このように、この第４の具体回路構成例における差動増幅回路は、消費電流を増加させることなく、ＮＢＴＩによる閾値電圧Ｖｔｈの変動抑圧が可能となっている。
【0063】
さらに、この第４の具体回路構成例における差動増幅回路は、フォールデットカスコード回路４０１が設けられているため、これまでの具体回路構成例に比して、出力端子５５に大きな振れ幅の出力信号を得ることが可能である。
なお、この第４の具体回路構成例において、第２の電圧制限回路３０１Ａを、図２に示された電圧制限回路３０１に代えても良く、また、同様に、図５に示された第３の電圧制限回路３０１Ｂに代えても良い。
なお、この第４の具体回路構成例において、第２の電圧制限回路３０１Ａを、図２に示された電圧制限回路３０１に代えても良く、また、同様に、図５に示された第３の電圧制限回路３０１Ｂに代えても良い。
【0064】
次に、第３の基本回路構成例について、図８を参照しつつ説明する。
なお、図１、又は、図６に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の基本回路構成例は、入力フルスイング形式に対応可能とするため、第１及び第２の入力差動対１０１，１０２が設けられ、それに伴い、第１及び第２の能動負荷回路２０１，２０２が設けられると共に、切替回路５０１、第２の電圧制限回路３０１Ａ、及び、フォールデットカスコード回路４０１が設けられた構成を有してなるものである。
なお、この第３の基本回路構成例においては、先に、図２において示された入力差動対１０１を、説明の便宜上、”第１の入力差動対１０１”と称することとするが、両者は、回路自体は同一であり、異なるものではない。
なお、図１、又は、図６に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第３の基本回路構成例は、入力フルスイング形式に対応可能とするため、第１及び第２の入力差動対１０１，１０２が設けられ、それに伴い、第１及び第２の能動負荷回路２０１，２０２が設けられると共に、切替回路５０１、第２の電圧制限回路３０１Ａ、及び、フォールデットカスコード回路４０１が設けられた構成を有してなるものである。
なお、この第３の基本回路構成例においては、先に、図２において示された入力差動対１０１を、説明の便宜上、”第１の入力差動対１０１”と称することとするが、両者は、回路自体は同一であり、異なるものではない。
【0065】
まず、第２の入力差動対１０２は、ＮＭＯＳを用いた第２差動対用第１及び第２のトランジスタ（図８においては、それぞれ「Ｍ２１」、「Ｍ２２」と表記）２１，２２により構成されている。
第２差動対用第１のトランジスタ２１のゲートは、第１差動対用第１のトランジスタ１のゲートに、第２差動対用第２のトランジスタ２２のゲートは、第１差動対用第２のトランジスタ２のゲートに、それぞれ接続されている。
第２差動対用第１のトランジスタ２１のゲートは、第１差動対用第１のトランジスタ１のゲートに、第２差動対用第２のトランジスタ２２のゲートは、第１差動対用第２のトランジスタ２のゲートに、それぞれ接続されている。
【0066】
そして、第２差動対用第１及び第２のトランジスタ２１，２２は、ソースが相互に接続されると共に、後述する切替回路５０１を構成するＮＭＯＳを用いた切替用第３のトランジスタ３３のドレインに接続されている。
一方、第２差動対用第１のトランジスタ２１のドレインは、第２負荷第１入力端子Ｂ１を介して、また、第２差動対用第２のトランジスタ２２のドレインは、第２負荷第２入力端子Ｂ２を介して、それぞれ第２の能動負荷回路２０２に接続されている。なお、第２の能動負荷回路２０２は、第２負荷基準端子Ｂ３を介して正電源端子５３に接続されて、正電源電圧ＶＤＤが供給されるようになっている。
一方、第２差動対用第１のトランジスタ２１のドレインは、第２負荷第１入力端子Ｂ１を介して、また、第２差動対用第２のトランジスタ２２のドレインは、第２負荷第２入力端子Ｂ２を介して、それぞれ第２の能動負荷回路２０２に接続されている。なお、第２の能動負荷回路２０２は、第２負荷基準端子Ｂ３を介して正電源端子５３に接続されて、正電源電圧ＶＤＤが供給されるようになっている。
【0067】
さらに、第２差動対用第１のトランジスタ２１のドレインは、カスコード第３入力端子Ｆ４を介して、また、第２差動対用第２のトランジスタ２２のドレインは、カスコード第４入力端子Ｆ５を介して、それぞれフォールデットカスコード回路４０１に接続されている。なお、カスコード第１及び第２入力端子Ｆ２，Ｆ３における回路接続は、図６で説明した回路接続と同一であるので、ここでの再度の詳細な説明は省略する。
【0068】
切替回路５０１は、入力信号のレベルに応じて第１の入力差動対１０１と第２の入力差動対１０２の動作切替を行うものであり、ＰＭＯＳを用いた切替用第１のトランジスタ（図８においては「Ｍ３１」と表記）３１と、ＮＭＯＳを用いた切替用第２及び第３のトランジスタ（図８においては、それぞれ「Ｍ３２」、「Ｍ３３」と表記）３２，３３と、切替用定電圧電源４７とを有して構成されたものとなっている。
【0069】
以下、切替回路５０１の具体的な回路構成について説明する。
まず、切替用定電圧電源４７は、その正極側が正電源端子５３に接続される一方、負極側が切替用第１のトランジスタ３１のゲートに接続されている。
切替用第１のトランジスタ３１は、ソースが第１差動対用第１及び第２のトランジスタ１，２のソースと定電流源４１との接続点に接続される一方、ドレインが切替用第２のトランジスタ３２のドレインに接続されている。
まず、切替用定電圧電源４７は、その正極側が正電源端子５３に接続される一方、負極側が切替用第１のトランジスタ３１のゲートに接続されている。
切替用第１のトランジスタ３１は、ソースが第１差動対用第１及び第２のトランジスタ１，２のソースと定電流源４１との接続点に接続される一方、ドレインが切替用第２のトランジスタ３２のドレインに接続されている。
【0070】
切替用第２のトランジスタ３２は、いわゆるダイオード接続状態で設けられている。すなわち、切替用第２のトランジスタ３２は、ゲートとドレインとが相互に接続されると共に、切替用第３のトランジスタ３３のゲートと接続されている。
そして、切替用第２及び第３のトランジスタ３２，３３のソースは、共に負電源端子５４に接続されている。
かかる構成におけるこの第３の基本回路構成例の差動増幅回路の回路動作については、次述する第５の具体回路構成例における回路動作の説明を以て、これに代えることとする。
そして、切替用第２及び第３のトランジスタ３２，３３のソースは、共に負電源端子５４に接続されている。
かかる構成におけるこの第３の基本回路構成例の差動増幅回路の回路動作については、次述する第５の具体回路構成例における回路動作の説明を以て、これに代えることとする。
【0071】
図９には、上述の第３の基本回路構成例の具体回路例としての第５の具体回路構成例が示されており、以下、同図を参照しつつ、この具体回路構成例について説明する。なお、図７、図８に示された構成例と同一の構成要素については、 同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
また、図９においては、図８において示された端子Ａ１～Ａ３、端子Ｂ１～Ｂ３、端子Ｃ１～Ｃ３、及び、端子Ｆ２～Ｆ５の表記を省略することとする。
また、図９においては、図８において示された端子Ａ１～Ａ３、端子Ｂ１～Ｂ３、端子Ｃ１～Ｃ３、及び、端子Ｆ２～Ｆ５の表記を省略することとする。
【0072】
この第５の具体回路構成例において、第１の入力差動対１０１、及び、電圧制限回路３０１Ａは、図７に示された回路と同一であるので、ここでの再度の詳細な説明は省略することとする。
第２の能動負荷回路２０２は、ＰＭＯＳを用いた第２負荷用第１及び第２のトランジスタ（図９においては、それぞれ「Ｍ２３」、「Ｍ２４」と表記）２３，２４、及び、第２負荷用定電圧源４８を有して構成されている。
第２の能動負荷回路２０２は、ＰＭＯＳを用いた第２負荷用第１及び第２のトランジスタ（図９においては、それぞれ「Ｍ２３」、「Ｍ２４」と表記）２３，２４、及び、第２負荷用定電圧源４８を有して構成されている。
【0073】
第２負荷用第１及び第２のトランジスタ２３，２４は、ソースが共に正電源端子５３に接続される一方、ゲートが相互に接続されると共に、ゲートと正電源端子５３との間には、正極側が正電源端子５３側となるように第２負荷用定電圧源４８が接続されている。
一方、第２負荷用第１のトランジスタ２３のドレインは、第２差動対用第１のトランジスタ２１のドレインに、第２負荷用第２のトランジスタ２４のドレインは、第２差動対用第２のトランジスタ２２のドレインに、それぞれ接続されている。
一方、第２負荷用第１のトランジスタ２３のドレインは、第２差動対用第１のトランジスタ２１のドレインに、第２負荷用第２のトランジスタ２４のドレインは、第２差動対用第２のトランジスタ２２のドレインに、それぞれ接続されている。
【0074】
フォールデットカスコード回路４０１は、先に、図７において説明したように、ＰＭＯＳを用いたカスコード用第１及び第２のトランジスタ５，６、及び、ＮＭＯＳを用いたカスコード用第３及び第４のトランジスタ７，８を主たる構成要素として構成されている点は、同一であるが、次述するように、カスコード用第１及び第２のトランジスタ５，６のソース側の接続が、図７に示された回路接続とは異なっている。
すなわち、カスコード用第１のトランジスタ５のソースは、第２負荷用第１のトランジスタ２３のドレインに、カスコード用第２のトランジスタ６のソースは、第２負荷用第２のトランジスタ２４のドレインに、それぞれ接続されている。
すなわち、カスコード用第１のトランジスタ５のソースは、第２負荷用第１のトランジスタ２３のドレインに、カスコード用第２のトランジスタ６のソースは、第２負荷用第２のトランジスタ２４のドレインに、それぞれ接続されている。
【0075】
この第５の具体回路構成例においても、先の第１の具体回路構成例同様、電圧制限回路３０１Ａにより、差動対用第２のトランジスタ２のドレイン電位が、負荷用第１及び第２のトランジスタ３，４の動作電圧より、１Ｖｇｓ程度高い電圧で、且つ、ＮＢＴＩの影響を低減、抑圧可能な電圧を超えない範囲に制限されるようになっている。
そのため、この第５の具体回路構成例においても、回路定数設定の際に、先に図１１に示されたようなＮＢＴＩによる閾値電圧Ｖｔｈの変動特性を予め把握し、第１差動対用第２のトランジスタ２のドレインとゲートの電位差（Ｖｄ－Ｖｇ）の目標値を定める。この目標値は、先の第１の具体回路構成例同様、（Ｖｄ－Ｖｇ）＝２．２Ｖ以下とするのが好適である。
そのため、この第５の具体回路構成例においても、回路定数設定の際に、先に図１１に示されたようなＮＢＴＩによる閾値電圧Ｖｔｈの変動特性を予め把握し、第１差動対用第２のトランジスタ２のドレインとゲートの電位差（Ｖｄ－Ｖｇ）の目標値を定める。この目標値は、先の第１の具体回路構成例同様、（Ｖｄ－Ｖｇ）＝２．２Ｖ以下とするのが好適である。
【0076】
また、その一方で、第２の電圧制限回路３０１Ａにおいて、先に述べたようにトランジスタを２段積みとすることで、均衡状態において制限用第２のトランジスタ１２に電流が流れないようにしている。
図９において、主要なノードに表記された電圧値は、先に述べたバイアス条件（図１５参照）とした場合のものである。この場合、第１差動対用第２のトランジスタ２のドレイン電圧Ｖｄは、Ｖｄ＝１．７Ｖに抑制され、先の第１の具体回路構成例の場合と同様に、ＮＢＴＩによる閾値電圧Ｖｔｈの変動が抑えられるものとなっている（図１１参照）。
図９において、主要なノードに表記された電圧値は、先に述べたバイアス条件（図１５参照）とした場合のものである。この場合、第１差動対用第２のトランジスタ２のドレイン電圧Ｖｄは、Ｖｄ＝１．７Ｖに抑制され、先の第１の具体回路構成例の場合と同様に、ＮＢＴＩによる閾値電圧Ｖｔｈの変動が抑えられるものとなっている（図１１参照）。
【0077】
さらに、この第５の具体回路構成例においては、第２差動対用第１のトランジスタ２１のＰＢＴＩによる閾値電圧Ｖｔｈの変動抑圧も可能となっている。
すなわち、第２差動対用第１のトランジスタ２１は、上述のバイアス条件下において、ゲート電位ＶｉｎｍがＶｉｎｍ＝５．５Ｖ、ドレイン電位Ｖｄ２がＶｄ２＝５．３Ｖ、ソース電位Ｖｓ２がＶｓ２＝５．３Ｖと、各ノード電位差が小さい状態となる（図９参照）。
すなわち、第２差動対用第１のトランジスタ２１は、上述のバイアス条件下において、ゲート電位ＶｉｎｍがＶｉｎｍ＝５．５Ｖ、ドレイン電位Ｖｄ２がＶｄ２＝５．３Ｖ、ソース電位Ｖｓ２がＶｓ２＝５．３Ｖと、各ノード電位差が小さい状態となる（図９参照）。
【0078】
ここで、ＰＢＴＩについて説明する。
ＰＢＴＩは、ＮＭＯＳにおいて、ゲート電位が高く、ドレイン電位とソース電位が低い場合、閾値電圧Ｖｔｈが変化する劣化現象である。
図１０は、このような電位状態となることを示しており、図９に示された第５の具体回路構成例における第２の電圧制限回路３０１Ａを削除した状態の回路で、主要なノードにおける電圧値は、先に述べたバイアス条件（図１５参照）下におけるものである。
ＰＢＴＩは、ＮＭＯＳにおいて、ゲート電位が高く、ドレイン電位とソース電位が低い場合、閾値電圧Ｖｔｈが変化する劣化現象である。
図１０は、このような電位状態となることを示しており、図９に示された第５の具体回路構成例における第２の電圧制限回路３０１Ａを削除した状態の回路で、主要なノードにおける電圧値は、先に述べたバイアス条件（図１５参照）下におけるものである。
【0079】
図１０において、ＮＭＯＳである第２差動対用第１のトランジスタ２１のゲート電位Ｖｉｎｍ＝５．５Ｖに対して、ドレイン電位とソース電位が共に０．９Ｖと低くなっていることが確認できる。
また、図１０においては、定電流源４１により供給されるテイル電流Ｉ１の流れ先が重要となる。
図１０において、まず、正電源電圧ＶＤＤ＝５．５Ｖで、第１差動対用第１のトランジスタ１のゲート電位ＶｉｎｍがＶｉｎｍ＝５．５Ｖであるので、第１差動対用第１のトランジスタ１には電流は流れない。
また、図１０においては、定電流源４１により供給されるテイル電流Ｉ１の流れ先が重要となる。
図１０において、まず、正電源電圧ＶＤＤ＝５．５Ｖで、第１差動対用第１のトランジスタ１のゲート電位ＶｉｎｍがＶｉｎｍ＝５．５Ｖであるので、第１差動対用第１のトランジスタ１には電流は流れない。
【0080】
また、第１差動対用第２のトランジスタ２は、ソース電位ＶｓがＶｓ＝５．３Ｖ、ゲート電位ＶｇがＶｇ＝０Ｖであり、ゲート・ソース間には十分な電位差が生じているが、ドレイン電位ＶｄがＶｄ＝５．３Ｖと高いため、第１差動対用第２のトランジスタ２には、ほぼ電流が流れない。
一方、切替用第１のトランジスタ３１は、ソース電位ＶｓがＶｓ＝５．３Ｖ、ゲート電位Ｖｇ３１がＶｇ３１＝４Ｖであり、トランジスタが動作するに足りるゲート・ソース間の電位差がある。さらに、切替用第１のトランジスタ３１のドレイン電位Ｖｓ３１は、Ｖｓ３１＝０．９Ｖであり、ソース・ドレイン間には十分な電位差がある。
その結果、ＰＭＯＳ差動対である第１の入力差動対１０１のテイル電流Ｉ１は、切替用第１のトランジスタ３１に流れ込むこととなる（図１０点線矢印の線参照）。
一方、切替用第１のトランジスタ３１は、ソース電位ＶｓがＶｓ＝５．３Ｖ、ゲート電位Ｖｇ３１がＶｇ３１＝４Ｖであり、トランジスタが動作するに足りるゲート・ソース間の電位差がある。さらに、切替用第１のトランジスタ３１のドレイン電位Ｖｓ３１は、Ｖｓ３１＝０．９Ｖであり、ソース・ドレイン間には十分な電位差がある。
その結果、ＰＭＯＳ差動対である第１の入力差動対１０１のテイル電流Ｉ１は、切替用第１のトランジスタ３１に流れ込むこととなる（図１０点線矢印の線参照）。
【0081】
このテイル電流Ｉ１は、ＮＭＯＳ差動対である第２の入力差動対１０２において、ゲート電位が高い方の第２差動対用第１のトランジスタ２１のみに流れ込むこととなる（図１０における点線矢印の線参照）。
ここで、第２差動対用第１のトランジスタ２１のゲート電位Ｖｉｎｍは、Ｖｉｎｍ＝５．５Ｖと非常に高い値である。その一方で、第２差動対用第１のトランジスタ２１のソース電位Ｖｓ２は、切替用第３のトランジスタ３３のミラー元である切替用第２のトランジスタ３２のドレイン電位Ｖｓ３１と同じ電位Ｖｓ２＝０．９Ｖを保とうとする。その結果、第２差動対用第１のトランジスタ２１のゲート・ソース間の電位差が非常に大きくなるため、第２差動対用第１のトランジスタ２１は線形領域で動作する。
ここで、第２差動対用第１のトランジスタ２１のゲート電位Ｖｉｎｍは、Ｖｉｎｍ＝５．５Ｖと非常に高い値である。その一方で、第２差動対用第１のトランジスタ２１のソース電位Ｖｓ２は、切替用第３のトランジスタ３３のミラー元である切替用第２のトランジスタ３２のドレイン電位Ｖｓ３１と同じ電位Ｖｓ２＝０．９Ｖを保とうとする。その結果、第２差動対用第１のトランジスタ２１のゲート・ソース間の電位差が非常に大きくなるため、第２差動対用第１のトランジスタ２１は線形領域で動作する。
【0082】
この第２差動対用第１のトランジスタ２１の線形領域での動作により、そのドレイン電位とソース電位はほぼ同じＶｄ＝０．９Ｖとなる。その結果、先に述べたように、第２差動対用第１のトランジスタ２１のゲート電圧Ｖｉｎｍ＝５．５Ｖに対して、ソース電位及びドレイン電位が同電位の０．９Ｖの電位関係となるため、ＰＢＴＩ状態となる。
【0083】
一方、図９に示された第５の具体回路構成例においては、上述のようなＰＢＴＩが回避可能である。以下、その理由について説明する。
まず、第５の具体回路構成例においては、ＰＭＯＳ差動対である第１の入力差動対１０１のドレイン電圧抑制回路として、制限用第１乃至第３のトランジスタ３１～３３からなる電圧制限回路３０１Ａが設けられており、この制限用第１乃至第３のトランジスタ３１～３３により、第１差動対用第２のトランジスタ２のドレイン電圧Ｖｄは、Ｖｄ＝１．７Ｖに制限される。その結果、第１差動対用第２のトランジスタ２のソース電圧Ｖｓも、Ｖｓ＝１．７Ｖに制限される。
まず、第５の具体回路構成例においては、ＰＭＯＳ差動対である第１の入力差動対１０１のドレイン電圧抑制回路として、制限用第１乃至第３のトランジスタ３１～３３からなる電圧制限回路３０１Ａが設けられており、この制限用第１乃至第３のトランジスタ３１～３３により、第１差動対用第２のトランジスタ２のドレイン電圧Ｖｄは、Ｖｄ＝１．７Ｖに制限される。その結果、第１差動対用第２のトランジスタ２のソース電圧Ｖｓも、Ｖｓ＝１．７Ｖに制限される。
【0084】
ここで、切替用第１のトランジスタ３１のゲート電圧Ｖｇ３１は、Ｖｇ３１＝４Ｖであるため、ゲート・ソース間の電位差が不足し、そのため、切替用第１のトランジスタ３１は、電流を流すことができない。また、第１差動対用第１のトランジスタ１も、ゲート電位Ｖｉｎｍが正電源電圧と同じＶｉｎｍ＝５．５Ｖであるため、電流を流すことができない。
そのため、テイル電流Ｉ１は、線形領域で動作する第１差動対用第２のトランジスタ２に流れることとなる。この第１差動対用第２のトランジスタ２に流れる電流は、制限用第２及び第３のトランジスタ１２，１３に流れることとなる（図９における二点鎖線の矢印線参照）。
そのため、テイル電流Ｉ１は、線形領域で動作する第１差動対用第２のトランジスタ２に流れることとなる。この第１差動対用第２のトランジスタ２に流れる電流は、制限用第２及び第３のトランジスタ１２，１３に流れることとなる（図９における二点鎖線の矢印線参照）。
【0085】
このように、切替用第１のトランジスタ３１に電流が流れないため、切替用第２及び第３のトランジスタ３２，３３にも電流が流れない。その結果、第２差動対用第１のトランジスタ２１にも電流が流れない。第２差動対用第１のトランジスタ２１に電流が流れないということは、第２差動対用第１のトランジスタ２１のゲート・ソース間の電位差がほぼ生じないことを意味する。そのため、第２差動対用第１のトランジスタ２１のソース電位Ｖｓ２は、Ｖｓ２＝５．３Ｖとなる。また、第２差動対用第１のトランジスタ２１のドレイン電位Ｖｄ２も、Ｖｄ２＝５．３Ｖとなる。結果、第２差動対用第１のトランジスタ２１は、先に述べたように、ゲート電位ＶｉｎｍがＶｉｎｍ＝５．５Ｖ、ドレイン電位Ｖｄ２がＶｄ２＝５．３Ｖ、ソース電位Ｖｓ２がＶｓ２＝５．３Ｖと、各ノード電位差が小さい電位状態となり、ＰＢＴＩの影響で閾値電圧Ｖｔｈが変化しない状態となる。
【0086】
このように、この第５の具体回路構成例は、ＰＭＯＳ差動対を構成する第１差動対用第２のトラジスタ２のＮＢＴＩに起因する閾値電圧Ｖｔｈの変動抑圧（ＮＢＴＩ対策）だけでなく、ＮＭＯＳ差動対を構成する第２差動対用第１のトランジスタ２１のＰＢＴＩに起因する閾値電圧Ｖｔｈの変動抑圧（ＰＢＴＩ対策）も可能に構成されたものである。
また、この第５の具体回路構成例の場合、ＰＢＴＩ対策として、先に述べたＮＢＴＩ対策の場合のように、ドレイン電位とゲート電位の差に対する閾値電圧Ｖｔｈの変動量特性（図１１参照）を事前に把握する必要がない。これは、ＰＢＴＩ対策は、根本的にＮＭＯＳ差動対（第２の入力差動対１０２）を動作させないことで成り立つからである。
また、この第５の具体回路構成例の場合、ＰＢＴＩ対策として、先に述べたＮＢＴＩ対策の場合のように、ドレイン電位とゲート電位の差に対する閾値電圧Ｖｔｈの変動量特性（図１１参照）を事前に把握する必要がない。これは、ＰＢＴＩ対策は、根本的にＮＭＯＳ差動対（第２の入力差動対１０２）を動作させないことで成り立つからである。
【0087】
ここで、この第５の具体回路構成例を用いた高精度アンプにおけるＮＢＴＩ対策効果を確認するために行った実測結果について、図１２を参照しつつ説明する。
図１２には、先に説明したバイアス条件（図１５参照）の設定前後における第１差動用第１及び第２のトランジスタ１，２から構成された第１の入力差動対１０１の入力オフセット電圧Ｖｉｏの時間変化が示されている。
同図において、横軸は時間を、縦軸はＰＭＯＳ差動対である第１の入力差動対１０１の入力オフセット電圧Ｖｉｏを、それぞれ示している。
先のバイアス条件設定前における初期入力オフセット電圧は、Ｖｉｏ＝０μＶである。
図１２には、先に説明したバイアス条件（図１５参照）の設定前後における第１差動用第１及び第２のトランジスタ１，２から構成された第１の入力差動対１０１の入力オフセット電圧Ｖｉｏの時間変化が示されている。
同図において、横軸は時間を、縦軸はＰＭＯＳ差動対である第１の入力差動対１０１の入力オフセット電圧Ｖｉｏを、それぞれ示している。
先のバイアス条件設定前における初期入力オフセット電圧は、Ｖｉｏ＝０μＶである。
【0088】
図１２は、第５の具体回路構成例において、初期入力オフセット電圧確認後、３０秒間（図１２における太線横矢印線参照）、先のバイアス条件（図１５参照）のバイアス状態でストレス印加し、そのストレス印加終了直後から再び入力オフセット電圧を計測した結果を表したものである。
同図において、ストレス印加終了直後を、時間軸である横軸の０秒としている。図１２において、点線の特性線は、従来の差動増幅回路における上述した計測結果を表しており、ストレス印加終了直後に入力オフセット電圧が変化していることが確認できる。この入力オフセット電圧の変化は、ＮＢＴＩによるものであり、この計測例においては、１００μＶ以上変化が観測されている。
同図において、ストレス印加終了直後を、時間軸である横軸の０秒としている。図１２において、点線の特性線は、従来の差動増幅回路における上述した計測結果を表しており、ストレス印加終了直後に入力オフセット電圧が変化していることが確認できる。この入力オフセット電圧の変化は、ＮＢＴＩによるものであり、この計測例においては、１００μＶ以上変化が観測されている。
【0089】
一方、図１２において、第５の具体回路構成例に対する同様の計測結果は、実線の特性線で示されており、入力オフセット電圧は変化することなく、初期値電圧Ｖｉｏ＝０μＶを維持し続けることが確認できる。すなわち、第５の具体回路例のＮＢＴＩに対する具体的な有効性が確認できる。
【0090】
また、図１３には、ＰＢＴＩ対策効果を確認するための図１２と同様の計測におけるＮＭＯＳ差動対である第２の入力差動対１０２の入力オフセット電圧の変化特性が、従来回路の同様の変化特性と共に示されており、以下、同図について説明する。
図１３において、横軸は時間を、縦軸はＮＭＯＳ差動対である第２の入力差動対１０２の入力オフセット電圧Ｖｉｏを、それぞれ示している。
図１３において、点線の特性線は、図１２と同様、従来回路の計測結果であり、ストレス印加終了後、ＰＢＴＩに起因する入力オフセット電圧の変化は、４００μＶ以上であることが確認できる。
図１３において、横軸は時間を、縦軸はＮＭＯＳ差動対である第２の入力差動対１０２の入力オフセット電圧Ｖｉｏを、それぞれ示している。
図１３において、点線の特性線は、図１２と同様、従来回路の計測結果であり、ストレス印加終了後、ＰＢＴＩに起因する入力オフセット電圧の変化は、４００μＶ以上であることが確認できる。
【0091】
また、図１３において、第５の具体回路構成例に対する同様の計測結果は、図１２同様、実線の特性線で示されており、ＰＭＯＳ差動対である第１の入力差動対１０１の場合と同様に、入力オフセット電圧はストレス印加前後で変化することなく、初期値電圧Ｖｉｏ＝０μＶを維持し続けることが確認でき、これによって、ＰＢＴＩに対する有効性があることが確認できるものとなっている。
なお、この第５の具体回路構成例における第２の電圧制限回路３０１Ａに代えて、図２に示された電圧制限回路３０１を用いても良く、また、同様に、図５に示された第３の電圧制限回路３０１Ｂを用いる構成としても良い。
なお、この第５の具体回路構成例における第２の電圧制限回路３０１Ａに代えて、図２に示された電圧制限回路３０１を用いても良く、また、同様に、図５に示された第３の電圧制限回路３０１Ｂを用いる構成としても良い。
【0092】
上述の本発明の実施の形態における第１及び第２の能動負荷回路２０１，２０２、電圧制限回路３０１、３０１Ａ、３０２Ｂ、フォールデットカスコード回路４０１の回路構成は、あくまでも一構成例であり、これに限定されるものではなく、種々変更可能である。
例えば、第１の能動負荷回路２０１は、ＮＭＯＳだけの構成ではなく、ＮＭＯＳと負電源端子５４との間に抵抗器を設けた回路構成としても良い。また、電圧制限回路３０１、３０１Ａ、３０２Ｂは、トランジスタだけの構成ではなく、ダイオードを用いた回路構成としても良い。さらに、第２の能動負荷回路２０２は、ＰＭＯＳだけの構成ではなく、ＰＭＯＳと正電源端子５３との間に抵抗器を設けた回路構成としても良い。またさらに、フォールデットカスコード回路４０１、第１及び第２の能動負荷回路２０１，２０２、電圧制限回路３０１、３０１Ａ、３０１Ｂにおいては、ＣＭＯＳトランジスタに代えて、バイポーラトランジスタを用いても良い。
以上説明したように、本発明に係る差動増幅回路は、本発明の趣旨の範囲内で種々改変することができるものである。
例えば、第１の能動負荷回路２０１は、ＮＭＯＳだけの構成ではなく、ＮＭＯＳと負電源端子５４との間に抵抗器を設けた回路構成としても良い。また、電圧制限回路３０１、３０１Ａ、３０２Ｂは、トランジスタだけの構成ではなく、ダイオードを用いた回路構成としても良い。さらに、第２の能動負荷回路２０２は、ＰＭＯＳだけの構成ではなく、ＰＭＯＳと正電源端子５３との間に抵抗器を設けた回路構成としても良い。またさらに、フォールデットカスコード回路４０１、第１及び第２の能動負荷回路２０１，２０２、電圧制限回路３０１、３０１Ａ、３０１Ｂにおいては、ＣＭＯＳトランジスタに代えて、バイポーラトランジスタを用いても良い。
以上説明したように、本発明に係る差動増幅回路は、本発明の趣旨の範囲内で種々改変することができるものである。
【産業上の利用可能性】
【0093】
消費電流の増加を招くことなく、ＮＢＴＩやＰＢＴＩに起因するＭＯＳトランジスタを用いた差動対における閾値電圧の変動抑圧が所望される差動増幅回路に適用できる。
【符号の説明】
【0094】
１０１…第１の入力差動対
１０２…第２の入力差動対
２０１…第１の能動負荷回路
２０２…第２の能動負荷回路
３０１…電圧制限回路
３０１Ａ…第２の電圧制限回路
３０１Ｂ…第３の電圧制限回路
４０１…フォールデットカスコード回路
５０１…切替回路
１０２…第２の入力差動対
２０１…第１の能動負荷回路
２０２…第２の能動負荷回路
３０１…電圧制限回路
３０１Ａ…第２の電圧制限回路
３０１Ｂ…第３の電圧制限回路
４０１…フォールデットカスコード回路
５０１…切替回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】