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特開2023-172853向上した速度でデータをリードする半導体メモリ装置、コントローラ及びそれらの動作方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023172853
(43)【公開日】2023-12-06
(54)【発明の名称】向上した速度でデータをリードする半導体メモリ装置、コントローラ及びそれらの動作方法
(51)【国際特許分類】
G11C 16/26 20060101AFI20231129BHJP
G11C 16/04 20060101ALI20231129BHJP
G06F 11/10 20060101ALI20231129BHJP
【ＦＩ】
G11C16/26 100
G11C16/04 170
G06F11/10 662
【審査請求】未請求
【請求項の数】22
【出願形態】ＯＬ
(21)【出願番号】P 2022194881
(22)【出願日】2022-12-06
(31)【優先権主張番号】10-2022-0063740
(32)【優先日】2022-05-24
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】310024033
【氏名又は名称】エスケーハイニックス株式会社
【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．
【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000796
【氏名又は名称】弁理士法人三枝国際特許事務所
(72)【発明者】
【氏名】アン スンホ
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225BA08
5B225CA01
5B225DA03
5B225DE08
5B225DE20
5B225EA05
5B225FA01
5B225FA02
(57)【要約】
【課題】データのリード動作が繰り返される場合、リード速度を増加させることができる半導体メモリ、コントローラ及びそれらの動作方法を提供する。
【解決手段】半導体メモリ装置は、メモリセルアレイ、周辺回路及び制御論理を含む。前記メモリセルアレイは、複数のメモリセルを含む。前記周辺回路は、前記複数のメモリセルのうち選択されたメモリセルに対するリード動作を行う。前記制御論理は、外部から受信されたリードコマンドに応答して、前記周辺回路のリード動作を制御し、前記リードコマンドのタイプに基づいて、前記複数のメモリセルと連結されたワードラインのディスチャージ動作を行うか否かを決める。
【選択図】図１４
【解決手段】半導体メモリ装置は、メモリセルアレイ、周辺回路及び制御論理を含む。前記メモリセルアレイは、複数のメモリセルを含む。前記周辺回路は、前記複数のメモリセルのうち選択されたメモリセルに対するリード動作を行う。前記制御論理は、外部から受信されたリードコマンドに応答して、前記周辺回路のリード動作を制御し、前記リードコマンドのタイプに基づいて、前記複数のメモリセルと連結されたワードラインのディスチャージ動作を行うか否かを決める。
【選択図】図１４
【特許請求の範囲】
【請求項1】
複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルのうち選択されたメモリセルに対するリード動作を行う周辺回路と、
外部から受信されたリードコマンドに応答して、前記周辺回路のリード動作を制御し、前記リードコマンドのタイプに基づいて、前記複数のメモリセルと連結されたワードラインのディスチャージ動作を行うか否かを決める制御論理と、を含むことを特徴とする半導体メモリ装置。
前記複数のメモリセルのうち選択されたメモリセルに対するリード動作を行う周辺回路と、
外部から受信されたリードコマンドに応答して、前記周辺回路のリード動作を制御し、前記リードコマンドのタイプに基づいて、前記複数のメモリセルと連結されたワードラインのディスチャージ動作を行うか否かを決める制御論理と、を含むことを特徴とする半導体メモリ装置。
【請求項2】
前記制御論理は、
前記リードコマンドに応答して、前記複数のワードラインに第１電圧を印加してチャネルプレチャージ動作を行い、
前記複数のワードラインのうち選択されたメモリセルと連結された選択されたワードラインに少なくとも１つのリード電圧を印加して閾値電圧センシング動作を行い、
前記複数のワードラインに第２電圧を印加してワードラインイコライズ動作を行うように、
前記周辺回路を制御することを特徴とする請求項１に記載の半導体メモリ装置。
前記リードコマンドに応答して、前記複数のワードラインに第１電圧を印加してチャネルプレチャージ動作を行い、
前記複数のワードラインのうち選択されたメモリセルと連結された選択されたワードラインに少なくとも１つのリード電圧を印加して閾値電圧センシング動作を行い、
前記複数のワードラインに第２電圧を印加してワードラインイコライズ動作を行うように、
前記周辺回路を制御することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項3】
前記制御論理は、
前記リードコマンドが第１タイプのリードコマンドであると決められたことに応答して、前記ワードラインイコライズ動作以後に前記複数のワードラインに前記第２電圧よりも低い第３電圧を印加してワードラインディスチャージ動作を行うように前記周辺回路を制御することを特徴とする請求項２に記載の半導体メモリ装置。
前記リードコマンドが第１タイプのリードコマンドであると決められたことに応答して、前記ワードラインイコライズ動作以後に前記複数のワードラインに前記第２電圧よりも低い第３電圧を印加してワードラインディスチャージ動作を行うように前記周辺回路を制御することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項4】
前記第１電圧は、前記少なくとも１つのリード電圧よりも大きいリードパス電圧であり、前記第２電圧は、前記第１電圧と実質的に同じ電圧であることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項5】
前記第３電圧は、接地電圧であることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項6】
前記制御論理は、
閾値電圧センシング動作の間に第１～第Ｎ（Ｎは１より大きい自然数）リード電圧のうち小さい電圧から大きい電圧の手順に前記選択されたワードラインに印加するように前記周辺回路を制御することを特徴とする請求項２に記載の半導体メモリ装置。
閾値電圧センシング動作の間に第１～第Ｎ（Ｎは１より大きい自然数）リード電圧のうち小さい電圧から大きい電圧の手順に前記選択されたワードラインに印加するように前記周辺回路を制御することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項7】
前記制御論理は、
閾値電圧センシング動作の間に第１～第Ｎ（Ｎは１より大きい自然数）リード電圧のうち大きい電圧から小さい電圧の手順に前記選択されたワードラインに印加するように前記周辺回路を制御することを特徴とする請求項２に記載の半導体メモリ装置。
閾値電圧センシング動作の間に第１～第Ｎ（Ｎは１より大きい自然数）リード電圧のうち大きい電圧から小さい電圧の手順に前記選択されたワードラインに印加するように前記周辺回路を制御することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項8】
前記制御論理は、
前記リードコマンドが第２タイプのリードコマンドであると決められたことに応答して、前記ワードラインイコライズ動作以後に前記複数のワードラインの電圧を維持するように前記周辺回路を制御することを特徴とする請求項２に記載の半導体メモリ装置。
前記リードコマンドが第２タイプのリードコマンドであると決められたことに応答して、前記ワードラインイコライズ動作以後に前記複数のワードラインの電圧を維持するように前記周辺回路を制御することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項9】
前記制御論理は、
前記複数のワードラインの電圧が維持された状態で外部から受信されたディスチャージコマンドに応答して、前記複数のワードラインに前記第２電圧よりも低い第３電圧を印加してワードラインディスチャージ動作を行うように前記周辺回路を制御することを特徴とする請求項８に記載の半導体メモリ装置。
前記複数のワードラインの電圧が維持された状態で外部から受信されたディスチャージコマンドに応答して、前記複数のワードラインに前記第２電圧よりも低い第３電圧を印加してワードラインディスチャージ動作を行うように前記周辺回路を制御することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項10】
複数のメモリセルを含む半導体メモリ装置の動作方法であって、
外部からリードコマンドを受信するステップと、
前記リードコマンドに対応して、前記複数のメモリセルのうち選択されたメモリセルからデータをリードするステップと、
前記リードコマンドのタイプに基づいて、前記複数のメモリセルと連結されたワードラインのディスチャージ動作を行うか否かを決めるステップと、を含むことを特徴とする半導体メモリ装置の動作方法。
外部からリードコマンドを受信するステップと、
前記リードコマンドに対応して、前記複数のメモリセルのうち選択されたメモリセルからデータをリードするステップと、
前記リードコマンドのタイプに基づいて、前記複数のメモリセルと連結されたワードラインのディスチャージ動作を行うか否かを決めるステップと、を含むことを特徴とする半導体メモリ装置の動作方法。
【請求項11】
前記リードコマンドに対応して、前記複数のメモリセルのうち選択されたメモリセルからデータをリードするステップは、
前記リードコマンドに応答して、前記複数のワードラインに第１電圧を印加してチャネルプレチャージ動作を行うステップと、
前記複数のワードラインのうち選択されたメモリセルと連結された選択されたワードラインに少なくとも１つのリード電圧を印加して閾値電圧センシング動作を行うステップと、
前記複数のワードラインに第２電圧を印加してワードラインイコライズ動作を行うステップと、を含むことを特徴とする請求項１０に記載の半導体メモリ装置の動作方法。
前記リードコマンドに応答して、前記複数のワードラインに第１電圧を印加してチャネルプレチャージ動作を行うステップと、
前記複数のワードラインのうち選択されたメモリセルと連結された選択されたワードラインに少なくとも１つのリード電圧を印加して閾値電圧センシング動作を行うステップと、
前記複数のワードラインに第２電圧を印加してワードラインイコライズ動作を行うステップと、を含むことを特徴とする請求項１０に記載の半導体メモリ装置の動作方法。
【請求項12】
前記リードコマンドのタイプに基づいて、前記複数のメモリセルと連結されたワードラインのディスチャージ動作を行うか否かを決めるステップは、
前記リードコマンドが第１タイプのリードコマンドである場合、前記ワードラインイコライズ動作以後に前記複数のワードラインに前記第２電圧よりも低い第３電圧を印加してワードラインディスチャージ動作を行うステップを含むことを特徴とする請求項１１に記載の半導体メモリ装置の動作方法。
前記リードコマンドが第１タイプのリードコマンドである場合、前記ワードラインイコライズ動作以後に前記複数のワードラインに前記第２電圧よりも低い第３電圧を印加してワードラインディスチャージ動作を行うステップを含むことを特徴とする請求項１１に記載の半導体メモリ装置の動作方法。
【請求項13】
前記第１電圧は、前記少なくとも１つのリード電圧よりも大きいリードパス電圧であり、前記第２電圧は、前記第１電圧と実質的に同じ電圧であることを特徴とする請求項１２に記載の半導体メモリ装置の動作方法。
【請求項14】
前記第３電圧は、接地電圧であることを特徴とする請求項１３に記載の半導体メモリ装置の動作方法。
【請求項15】
前記リードコマンドのタイプに基づいて、前記複数のメモリセルと連結されたワードラインのディスチャージ動作を行うか否かを決めるステップは、
前記リードコマンドが第２タイプのリードコマンドである場合、前記ワードラインイコライズ動作以後に前記複数のワードラインの電圧を維持するステップを含むことを特徴とする請求項１１に記載の半導体メモリ装置の動作方法。
前記リードコマンドが第２タイプのリードコマンドである場合、前記ワードラインイコライズ動作以後に前記複数のワードラインの電圧を維持するステップを含むことを特徴とする請求項１１に記載の半導体メモリ装置の動作方法。
【請求項16】
前記複数のワードラインの電圧を維持するステップ以後に、
外部からディスチャージコマンドを受信するステップと、
前記ディスチャージコマンドに応答して、前記複数のワードラインに前記第２電圧よりも低い第３電圧を印加してワードラインディスチャージ動作を行うステップと、をさらに含むことを特徴とする請求項１５に記載の半導体メモリ装置の動作方法。
外部からディスチャージコマンドを受信するステップと、
前記ディスチャージコマンドに応答して、前記複数のワードラインに前記第２電圧よりも低い第３電圧を印加してワードラインディスチャージ動作を行うステップと、をさらに含むことを特徴とする請求項１５に記載の半導体メモリ装置の動作方法。
【請求項17】
複数のメモリセルを含む半導体メモリ装置のリード動作を制御するコントローラの動作方法であって、
前記半導体メモリ装置に第１タイプのリードコマンド及び第２タイプのリードコマンドのうちいずれか１つを伝達するステップと、
前記半導体メモリ装置からデータを受信するステップと、
前記半導体メモリ装置に伝達したリードコマンドのタイプに基づいて、前記半導体メモリ装置にディスチャージコマンドを伝達するか否かを決めるステップと、を含み、
前記第１タイプのリードコマンドは、ワードラインディスチャージ動作を含むリード動作を行うように前記半導体メモリ装置を制御し、
前記第２タイプのリードコマンドは、ワードラインディスチャージ動作を含まないリード動作を行うように前記半導体メモリ装置を制御することを特徴とするコントローラの動作方法。
前記半導体メモリ装置に第１タイプのリードコマンド及び第２タイプのリードコマンドのうちいずれか１つを伝達するステップと、
前記半導体メモリ装置からデータを受信するステップと、
前記半導体メモリ装置に伝達したリードコマンドのタイプに基づいて、前記半導体メモリ装置にディスチャージコマンドを伝達するか否かを決めるステップと、を含み、
前記第１タイプのリードコマンドは、ワードラインディスチャージ動作を含むリード動作を行うように前記半導体メモリ装置を制御し、
前記第２タイプのリードコマンドは、ワードラインディスチャージ動作を含まないリード動作を行うように前記半導体メモリ装置を制御することを特徴とするコントローラの動作方法。
【請求項18】
前記リードコマンドのタイプに基づいて、前記半導体メモリ装置にディスチャージコマンドを伝達するか否かを決めるステップは、
前記リードコマンドが前記第２タイプのリードコマンドである場合、前記ワードラインディスチャージ動作を行うように前記半導体メモリ装置を制御するディスチャージコマンドを前記半導体メモリ装置に伝達するステップを含むことを特徴とする請求項１７に記載のコントローラの動作方法。
前記リードコマンドが前記第２タイプのリードコマンドである場合、前記ワードラインディスチャージ動作を行うように前記半導体メモリ装置を制御するディスチャージコマンドを前記半導体メモリ装置に伝達するステップを含むことを特徴とする請求項１７に記載のコントローラの動作方法。
【請求項19】
複数のメモリセルを含む半導体メモリ装置のリード動作を制御するコントローラの動作方法であって、
前記半導体メモリ装置に第１タイプのリードコマンドを伝達するステップと、
前記半導体メモリ装置から第１データを受信するステップと、
前記第１データに対するエラー訂正動作が成功したか否かに基づいて、前記半導体メモリ装置に第２タイプのリードコマンドを伝達するか否かを決めるステップと、を含み、
前記第１タイプのリードコマンドは、ワードラインディスチャージ動作を含むリード動作を行うように前記半導体メモリ装置を制御し、
前記第２タイプのリードコマンドは、ワードラインディスチャージ動作を含まないリード動作を行うように前記半導体メモリ装置を制御することを特徴とするコントローラの動作方法。
前記半導体メモリ装置に第１タイプのリードコマンドを伝達するステップと、
前記半導体メモリ装置から第１データを受信するステップと、
前記第１データに対するエラー訂正動作が成功したか否かに基づいて、前記半導体メモリ装置に第２タイプのリードコマンドを伝達するか否かを決めるステップと、を含み、
前記第１タイプのリードコマンドは、ワードラインディスチャージ動作を含むリード動作を行うように前記半導体メモリ装置を制御し、
前記第２タイプのリードコマンドは、ワードラインディスチャージ動作を含まないリード動作を行うように前記半導体メモリ装置を制御することを特徴とするコントローラの動作方法。
【請求項20】
前記第１データに対するエラー訂正動作が成功したか否かに基づいて、前記半導体メモリ装置に第２タイプのリードコマンドを伝達するか否かを決めるステップは、
前記第１データに対するエラー訂正動作が失敗した場合、前記半導体メモリ装置に第２タイプのリードコマンドを伝達するステップと、
前記半導体メモリ装置から第２データを受信するステップと、を含むことを特徴とする請求項１９に記載のコントローラの動作方法。
前記第１データに対するエラー訂正動作が失敗した場合、前記半導体メモリ装置に第２タイプのリードコマンドを伝達するステップと、
前記半導体メモリ装置から第２データを受信するステップと、を含むことを特徴とする請求項１９に記載のコントローラの動作方法。
【請求項21】
前記第２データに対するエラー訂正動作が失敗した場合、前記半導体メモリ装置に第２タイプのリードコマンドを伝達するステップをさらに含むことを特徴とする請求項２０に記載のコントローラの動作方法。
【請求項22】
前記第２データに対するエラー訂正動作が成功した場合、前記ワードラインディスチャージ動作を行うように前記半導体メモリ装置を制御するディスチャージコマンドを前記半導体メモリ装置に伝達するステップをさらに含むことを特徴とする請求項２０に記載のコントローラの動作方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電子装置に関し、より具体的には、向上した速度でデータをリードする半導体メモリ装置、コントローラ及びそれらの動作方法に関する。
【背景技術】
【0002】
半導体メモリ装置は、ストリングが半導体基板に水平に配列された２次元構造に形成されるか、またはストリングが半導体基板に垂直に積層された３次元構造に形成されることができる。３次元の半導体メモリ装置は、２次元の半導体メモリ装置の集積度限界を解消するために考案されたメモリ装置であって、半導体基板上に垂直方向に積層された多数のメモリセルを含むことができる。
【0003】
コントローラは、半導体メモリ装置の動作を制御することができる。具体的に、ホストから受信された要求に応答して、コントローラは、半導体メモリ装置にコマンドを伝達することにより、前記要求に対応する動作を行うように、半導体メモリ装置を制御する。または、ホストからの要求と関わりなく、コントローラはガベージコレクションのような内部動作を行うように、半導体メモリ装置を制御することもできる。
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の実施例は、データのリード動作が繰り返される場合、リード速度を増加させることができる半導体メモリ、コントローラ及びそれらの動作方法を提供する。
【課題を解決するための手段】
【0005】
本発明の一実施例による半導体メモリ装置は、メモリセルアレイ、周辺回路及び制御論理を含む。前記メモリセルアレイは、複数のメモリセルを含む。前記周辺回路は、前記複数のメモリセルのうち選択されたメモリセルに対するリード動作を行う。前記制御論理は、外部から受信されたリードコマンドに応答して、前記周辺回路のリード動作を制御し、前記リードコマンドのタイプに基づいて、前記複数のメモリセルと連結されたワードラインのディスチャージ動作を行うか否かを決める。
【0006】
一実施例において、前記制御論理は、前記リードコマンドに応答して、前記複数のワードラインに第１電圧を印加してチャネルプレチャージ動作を行い、前記複数のワードラインのうち選択されたメモリセルと連結された、選択されたワードラインに少なくとも１つのリード電圧を印加して閾値電圧センシング動作を行い、前記複数のワードラインに第２電圧を印加してワードラインイコライズ動作を行うように、前記周辺回路を制御することができる。
【0007】
一実施例において、前記制御論理は、前記リードコマンドが第１タイプのリードコマンドであると決められたことに応答して、前記ワードラインイコライズ動作以後に前記複数のワードラインに前記第２電圧よりも低い第３電圧を印加してワードラインディスチャージ動作を行うように前記周辺回路を制御することができる。
【0008】
一実施例において、前記制御論理は、前記リードコマンドが第２タイプのリードコマンドであると決められたことに応答して、前記ワードラインイコライズ動作以後に前記複数のワードラインの電圧を維持するように前記周辺回路を制御することができる。
【0009】
本発明の他の実施例による、複数のメモリセルを含む半導体メモリ装置の動作方法によって、外部からリードコマンドを受信し、前記リードコマンドに対応して、前記複数のメモリセルのうち選択されたメモリセルからデータをリードし、前記リードコマンドのタイプに基づいて、前記複数のメモリセルと連結されたワードラインのディスチャージ動作を行うか否かを決める。
【0010】
一実施例において、前記リードコマンドのタイプに基づいて、前記複数のメモリセルと連結されたワードラインのディスチャージ動作を行うか否を決めるステップは、前記リードコマンドが第１タイプのリードコマンドである場合、前記ワードラインイコライズ動作以後に、前記複数のワードラインに前記第２電圧よりも低い第３電圧を印加してワードラインディスチャージ動作を行うステップを含んでもよい。
【0011】
一実施例において、前記リードコマンドのタイプに基づいて、前記複数のメモリセルと連結されたワードラインのディスチャージ動作を行うか否かを決めるステップは、前記リードコマンドが第２タイプのリードコマンドである場合、前記ワードラインイコライズ動作以後に、前記複数のワードラインの電圧を維持するステップを含んでもよい。
【0012】
一実施例において、前記半導体メモリ装置の動作方法は、前記複数のワードラインの電圧を維持するステップ以後に、外部からディスチャージコマンドを受信するステップ及び前記ディスチャージコマンドに応答して、前記複数のワードラインに前記第２電圧よりも低い第３電圧を印加してワードラインディスチャージ動作を行うステップをさらに含んでもよい。
【0013】
本発明のさらに他の実施例によるコントローラの動作方法によって、複数のメモリセルを含む半導体メモリ装置のリード動作を制御する。前記コントローラの動作方法によって、前記半導体メモリ装置に第１タイプのリードコマンド及び第２タイプのリードコマンドのうちいずれか１つを伝達し、前記半導体メモリ装置からデータを受信し、前記半導体メモリ装置に伝達したリードコマンドのタイプに基づいて、前記半導体メモリ装置にディスチャージコマンドを伝達するか否かを決める。前記第１タイプのリードコマンドは、ワードラインディスチャージ動作を含むリード動作を行うように前記半導体メモリ装置を制御し、前記第２タイプのリードコマンドは、ワードラインディスチャージ動作を含まないリード動作を行うように前記半導体メモリ装置を制御する。
【0014】
本発明のさらに他の実施例によるコントローラの動作方法によって、複数のメモリセルを含む半導体メモリ装置のリード動作を制御する。前記コントローラの動作方法によって、前記半導体メモリ装置に第１タイプのリードコマンドを伝達し、前記半導体メモリ装置から第１データを受信し、前記第１データに対するエラー訂正動作が成功したか否かに基づいて、前記半導体メモリ装置に第２タイプのリードコマンドを伝達するか否かを決める。前記第１タイプのリードコマンドは、ワードラインディスチャージ動作を含むリード動作を行うように前記半導体メモリ装置を制御し、前記第２タイプのリードコマンドは、ワードラインディスチャージ動作を含まないリード動作を行うように前記半導体メモリ装置を制御する。
【発明の効果】
【0015】
本技術は、データのリード動作が繰り返される場合、リード速度を増加させることができる半導体メモリ、コントローラ及びそれらの動作方法を提供することができる。
【図面の簡単な説明】
【0016】
【図1】メモリシステム及びホスト装置を示すブロック図である。
【図2】本発明の一実施例による半導体メモリ装置を示すブロック図である。
【図4】マルチレベルセルの閾値電圧分布を示すグラフである。
【図5】半導体メモリ装置のリード動作の一例を示すタイミング図である。
【図6】半導体メモリ装置のリード動作の他の例を示すタイミング図である。
【図7】リードデータに対するエラー訂正失敗時、コントローラと半導体メモリ装置の動作を例示的に説明するための図である。
【図9a】本発明の一実施例によって第１タイプのリードコマンドを出力するコントローラ及びこれによる半導体メモリ装置の動作を説明するための図である。
【図9b】本発明の一実施例によって第１タイプのリードコマンドを出力するコントローラ及びこれによる半導体メモリ装置の動作を説明するための図である。
【図10a】本発明の一実施例によって第２タイプのリードコマンドを出力するコントローラ及びこれによる半導体メモリ装置の動作を説明するための図である。
【図10b】本発明の一実施例によって第２タイプのリードコマンドを出力するコントローラ及びこれによる半導体メモリ装置の動作を説明するための図である。
【図11a】本発明の一実施例によってディスチャージコマンドを出力するコントローラ及びこれによる半導体メモリ装置の動作を説明するための図である。
【図11b】本発明の一実施例によってディスチャージコマンドを出力するコントローラ及びこれによる半導体メモリ装置の動作を説明するための図である。
【図12a】第１及び第２タイプのリードコマンドを一緒に用いるコントローラ及びこれによる半導体メモリ装置の動作を例示的に説明するための図である。
【図12b】第１及び第２タイプのリードコマンドをともに用いるコントローラ及びこれによる半導体メモリ装置の動作を例示的に説明するための図である。
【図13a】第１タイプのリードコマンドのみを用いるコントローラ及びこれによる半導体メモリ装置の動作を例示的に説明するための図である。
【図13b】第１タイプのリードコマンドのみを用いるコントローラ及びこれによる半導体メモリ装置の動作を例示的に説明するための図である。
【図14】本発明の一実施例による半導体メモリ装置の動作を示すフロー図である。
【図16】本発明の他の実施例による半導体メモリ装置の動作を示すフロー図である。
【図17】本発明の一実施例によるコントローラの動作を示すフロー図である。
【図18】本発明の他の実施例によるコントローラの動作を示すフロー図である。
【図19】半導体メモリ装置１００及びコントローラ２００を含むメモリシステムの一実施例（１０００）を示すブロック図である。
【発明を実施するための形態】
【0017】
本明細書または出願において開始される本発明の概念による実施例についての特定の構造上及び機能上の説明は、単に本発明の概念による実施例を説明するために例示されたものであり、本発明の概念による実施例は、様々な形態で実施することができ、本明細書または出願において説明する実施例に限定されると解釈されるべきではない。
【0018】
図１は、メモリシステム及びホスト装置を示すブロック図である。
【0019】
図１を参照すると、メモリシステム１０００は、半導体メモリ装置１００及びコントローラ２００を含む。また、メモリシステム１０００は、ホスト装置３００と通信する。コントローラ２００は、半導体メモリ装置１００の諸般動作を制御する。また、コントローラ２００は、ホスト装置３００から受信した動作要求ＲＱに基づいて半導体メモリ装置１００の動作を制御する。
【0020】
半導体メモリ装置１００は、コントローラ２００の制御に応答して動作する。半導体メモリ装置１００は、複数のメモリブロックを有するメモリセルアレイを含む。実施例として、半導体メモリ装置１００は、フラッシュメモリ装置（Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ）であってもよい。
【0021】
コントローラ２００は、ホスト装置３００からの要求ＲＱに基づいて、ユーザデータのやり取りをすることができる。具体的に、コントローラ２００は、ホスト装置３００の書き込み要求、読み出し要求またはトリム要求などを受信し、受信した要求に基づいて半導体メモリ装置１００を制御することができる。より具体的に、コントローラ２００は、半導体メモリ装置１００の動作を制御するためのコマンドＣＭＤを生成し、これを半導体メモリ装置１００に伝送することができる。一方、コントローラ２００は、半導体メモリ装置１００とデータＤＡＴＡのやり取りをすることができる。
【0022】
一実施例において、コントローラ２００は、ホスト装置３００からの要求と関わりなく、半導体メモリ装置１００の動作を制御することもできる。例えば、メモリシステム１０００内部的にガベージコレクション動作を行うために、コントローラ２００は半導体メモリ装置１００の動作を制御することもできる。
【0023】
半導体メモリ装置１００は、コントローラ２００を介してコマンド及びアドレスを受信し、メモリセルアレイのうちアドレスによって選択された領域をアクセスするように構成される。すなわち、半導体メモリ装置１００は、アドレスによって選択された領域に対してコマンドに該当する内部動作を行う。
【0024】
例えば、半導体メモリ装置１００は、プログラム動作、読み出し動作及び消去動作を行うことができる。プログラム動作時、半導体メモリ装置１００は、アドレスによって選択された領域にデータをプログラムする。読み出し動作時、半導体メモリ装置１００は、アドレスによって選択された領域からデータを読み出す。消去動作時、半導体メモリ装置１００は、アドレスによって選択された領域に格納されたデータを消去する。
【0025】
図２は、本発明の一実施例による半導体メモリ装置を示すブロック図である。
【0026】
図２を参照すると、半導体メモリ装置１００は、メモリセルアレイ１１０、アドレスデコーダ１２０、読み出し及び書き込み回路１３０、制御論理１４０及び電圧生成部１５０を含む。
【0027】
メモリセルアレイ１１０は、多数のメモリブロックＢＬＫ１～ＢＬＫｚを含む。多数のメモリブロックＢＬＫ１～ＢＬＫｚは、ワードラインＷＬｓを介してアドレスデコーダ１２０に連結される。多数のメモリブロックＢＬＫ１～ＢＬＫｚは、ビットラインＢＬ１～ＢＬｍを介して読み出し及び書き込み回路１３０に連結される。多数のメモリブロックＢＬＫ１～ＢＬＫｚのそれぞれは、多数のメモリセルを含む。実施例として、多数のメモリセルは不揮発性メモリセルであって、垂直チャネル構造を有する不揮発性メモリセルで構成されることができる。前記メモリセルアレイ１１０は、２次元構造のメモリセルアレイで構成されることができる。実施例によって、前記メモリセルアレイ１１０は、３次元構造のメモリセルアレイで構成されることができる。一方、メモリセルアレイに含まれる複数のメモリセルにおいて、複数のメモリセルのそれぞれは、少なくとも１ビットのデータを格納することができる。一実施例において、メモリセルアレイ１１０に含まれる複数のメモリセルのそれぞれは、１ビットのデータを格納するシングルレベルセル（ｓｉｎｇｌｅ－ｌｅｖｅｌ ｃｅｌｌ）ＳＬＣであってもよい。他の実施例において、メモリセルアレイ１１０に含まれる複数のメモリセルのそれぞれは、２ビットのデータを格納するマルチレベルセル（ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ）ＭＬＣであってもよい。さらに他の実施例において、メモリセルアレイ１１０に含まれる複数のメモリセルのそれぞれは、３ビットのデータを格納するトリプルレベルセル（ｔｒｉｐｌｅ－ｌｅｖｅｌ ｃｅｌｌ）ＴＬＣであってもよい。さらに他の実施例において、メモリセルアレイ１１０に含まれる複数のメモリセルのそれぞれは、４ビットのデータを格納するクアッドレベルセル（ｑｕａｄ－ｌｅｖｅｌ ｃｅｌｌ）ＱＬＣであってもよい。実施例によると、メモリセルアレイ１１０は、５ビット以上のデータをそれぞれ格納する複数のメモリセルを含んでもよい。
【0028】
アドレスデコーダ１２０、読み出し及び書き込み回路１３０及び電圧生成部１５０は、メモリセルアレイ１１０を駆動する周辺回路として動作する。周辺回路は、制御論理１４０の制御に基づいて、メモリセルアレイ１１０に対する読み出し動作、書き込み動作及び消去動作を行うことができる。アドレスデコーダ１２０は、ワードラインＷＬｓを介してメモリセルアレイ１１０に連結される。アドレスデコーダ１２０は、制御論理１４０の制御に応答して動作するように構成される。アドレスデコーダ１２０は、半導体メモリ装置１００内部の入出力バッファ（図示省略）を介してアドレスを受信する。
【0029】
アドレスデコーダ１２０は、受信されたアドレスのうちブロックアドレスをデコーディングするように構成される。アドレスデコーダ１２０は、デコーディングされたブロックアドレスによって少なくとも１つのメモリブロックを選択する。また、アドレスデコーダ１２０は、読み出し動作中に読み出し電圧印加動作時において選択されたメモリブロックのうち、選択されたワードラインに電圧生成部１５０で発生した読み出し電圧Ｖｒｅａｄを選択されたワードラインに印加し、残りの非選択されたワードラインにはパス電圧Ｖｐａｓｓを印加する。また、プログラム検証動作時においては、選択されたメモリブロックのうち、選択されたワードラインに電圧生成部１５０で発生した検証電圧を選択されたワードラインに印加し、残りの非選択されたワードラインにはパス電圧Ｖｐａｓｓを印加する。
【0030】
アドレスデコーダ１２０は、受信されたアドレスのうち列アドレスをデコーディングするように構成される。アドレスデコーダ１２０は、デコーディングされた列アドレスを読み出し及び書き込み回路１３０に伝送する。
【0031】
半導体メモリ装置１００の読み出し動作及びプログラム動作は、ページ単位で行われる。読み出し動作及びプログラム動作要求時に受信されるアドレスは、ブロックアドレス、行アドレス及び列アドレスを含む。アドレスデコーダ１２０は、ブロックアドレス及び行アドレスによって１つのメモリブロック及び１つのワードラインを選択する。列アドレスは、アドレスデコーダ１２０によってデコーディングされて読み出し及び書き込み回路１３０に提供される。
【0032】
アドレスデコーダ１２０は、ブロックデコーダ、行デコーダ、列デコーダ及びアドレスバッファなどを含んでもよい。
【0033】
読み出し及び書き込み回路１３０は、多数のページバッファＰＢ１～ＰＢｍを含む。読み出し及び書き込み回路１３０は、メモリセルアレイ１１０の読み出し動作時には“読み出し回路（ｒｅａｄ ｃｉｒｃｕｉｔ）”として動作し、記入動作時には“書き込み回路（ｗｒｉｔｅ ｃｉｒｃｕｉｔ）”として動作することができる。多数のページバッファＰＢ１～ＰＢｍは、ビットラインＢＬ１～ＢＬｍを介してメモリセルアレイ１１０に連結される。多数のページバッファＰＢ１～ＰＢｍは、読み出し動作及びプログラム検証動作時にメモリセルの閾値電圧をセンシングするためにメモリセルと連結されたビットラインにセンシング電流を供給し続けながら、対応するメモリセルのプログラムの状態によって流れる電流量が変わることをセンシングノードを介して感知してセンシングデータにラッチする。読み出し及び書き込み回路１３０は、制御論理１４０から出力されるページバッファ制御信号に応答して動作する。
【0034】
読み出し及び書き込み回路１３０は、読み出し動作時にメモリセルのデータをセンシングして読出データを仮格納した後、半導体メモリ装置１００の入出力バッファ（図示省略）にデータＤＡＴＡを出力する。例示的な実施例として、読み出し及び書き込み回路１３０は、ページバッファ（またはページレジスタ）以外にも列選択回路などを含んでもよい。
【0035】
制御論理１４０は、アドレスデコーダ１２０、読み出し及び書き込み回路１３０、及び電圧生成部１５０に連結される。制御論理１４０は、半導体メモリ装置１００の入出力バッファ（図示省略）を介して命令語ＣＭＤ及び制御信号ＣＴＲＬを受信する。制御論理１４０は、制御信号ＣＴＲＬに応答して半導体メモリ装置１００の諸般動作を制御するように構成される。また、制御論理１４０は、多数のページバッファＰＢ１～ＰＢｍのセンシングノードプリチャージ電位レベルを調節するための制御信号を出力する。制御論理１４０は、メモリセルアレイ１１０の読み出し動作（ｒｅａｄ ｏｐｅｒａｔｉｏｎ）を行うように読み出し及び書き込み回路１３０を制御することができる。
【0036】
電圧生成部１５０は、制御論理１４０から出力される制御信号に応答して読み出し動作時にリード電圧Ｖｒｅａｄ及びパス電圧Ｖｐａｓｓを生成する。電圧生成部１５０は、様々な電圧レベルを有する複数の電圧を生成するために、内部電源電圧を受信する複数のポンピングキャパシタを含み、制御論理１４０の制御に応答して複数のポンピングキャパシタを選択的に活性化して複数の電圧を生成する。一方、電圧生成部１５０は、前記複数のポンピングキャパシタ以外に電圧レギュレータをさらに含んでもよい。
【0037】
【0038】
図３を参照すると、メモリブロックＢＬＫａは、複数のセルストリングＣＳ１１～ＣＳ１ｍ、ＣＳ２１～ＣＳ２ｍを含む。実施例として、複数のセルストリングＣＳ１１～ＣＳ１ｍ、ＣＳ２１～ＣＳ２ｍのそれぞれは、「U」字形に形成されてもよい。メモリブロックＢＬＫａ内で、行方向（すなわち＋Ｘ方向）にｍ個のセルストリングが配列される。図３において、列方向（すなわち＋Ｙ方向）に２個のセルストリングが配列されるものとして示された。しかし、これは説明の便宜のためのものであって、列方向に３個以上のセルストリングが配列されうることが理解される。
【0039】
複数のセルストリングＣＳ１１～ＣＳ１ｍ、ＣＳ２１～ＣＳ２ｍのそれぞれは、少なくとも１つのソース選択トランジスタＳＳＴ、第１～第ｎメモリセルＭＣ１～ＭＣｎ、そして少なくとも１つのドレイン選択トランジスタＤＳＴを含む。
【0040】
選択トランジスタＳＳＴ、ＤＳＴ及びメモリセルＭＣ１～ＭＣｎのそれぞれは、類似の構造を有してもよい。実施例として、選択トランジスタＳＳＴ、ＤＳＴ及びメモリセルＭＣ１～ＭＣｎのそれぞれは、チャネル層、トンネリング絶縁膜、電荷格納膜及びブロッキング絶縁膜を含んでもよい。実施例として、チャネル層を提供するためのピラー（ｐｉｌｌａｒ）が各セルストリング（ｅａｃｈ ｃｅｌｌ ｓｔｒｉｎｇ）に提供されてもよい。実施例として、チャネル層、トンネリング絶縁膜、電荷格納膜及びブロッキング絶縁膜のうち少なくとも１つを提供するためのピラーが各セルストリングに提供されてもよい。
【0041】
各セルストリングのソース選択トランジスタＳＳＴは、共通ソースラインＣＳＬとメモリセルＭＣ１～ＭＣｎとの間に連結される。
【0042】
実施例として、同じ行に配列されたセルストリングのソース選択トランジスタは、行方向に伸びるソース選択ラインに連結され、異なる行に配列されたセルストリングのソース選択トランジスタは、異なるソース選択ラインに連結される。図３において、第１行のセルストリングＣＳ１１～ＣＳ１ｍのソース選択トランジスタは、第１ソース選択ラインＳＳＬ１に連結されている。第２行のセルストリングＣＳ２１～ＣＳ２ｍのソース選択トランジスタは、第２ソース選択ラインＳＳＬ２に連結されている。
【0043】
他の実施例として、セルストリングＣＳ１１～ＣＳ１ｍ、ＣＳ２１～ＣＳ２ｍのソース選択トランジスタは、１つのソース選択ラインに共通連結されてもよい。
【0044】
各セルストリングの第１～第ｎメモリセルＭＣ１～ＭＣｎは、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴとの間に連結される。
【0045】
各セルストリングのドレイン選択トランジスタＤＳＴは、該当のビットラインとメモリセルＭＣ１～ＭＣｎとの間に連結される。行方向に配列されるセルストリングは、行方向に伸びるドレーン選択ラインに連結される。第１行のセルストリングＣＳ１１～ＣＳ１ｍのドレーン選択トランジスタは、第１ドレーン選択ラインＤＳＬ１に連結される。第２行のセルストリングＣＳ２１～ＣＳ２ｍのドレーン選択トランジスタは、第２ドレーン選択ラインＤＳＬ２に連結される。
【0046】
列方向に配列されるセルストリングは、列方向に伸びるビットラインに連結される。図３において、第１列のセルストリングＣＳ１１、ＣＳ２１は第１ビットラインＢＬ１に連結されている。第ｍ列のセルストリングＣＳ１ｍ、ＣＳ２ｍは第ｍビットラインＢＬｍに連結されている。
【0047】
行方向に配列されるセルストリング内で同じワードラインに連結されるメモリセルは、１つのページを構成する。例えば、第１行のセルストリングＣＳ１１～ＣＳ１ｍのうち第１ワードラインＷＬ１と連結されたメモリセルは、１つのページを構成する。第２行のセルストリングＣＳ２１～ＣＳ２ｍのうち第１ワードラインＷＬ１と連結されたメモリセルは、他の１つのページを構成する。ドレーン選択ラインＤＳＬ１、ＤＳＬ２のうち１つが選択されることで、１つの行方向に配列されるセルストリングが選択される。ワードラインＷＬ１～ＷＬｎのうちいずれか１つが選択されることで、選択されたセルストリングのうち１つのページが選択される。
【0048】
他の実施例として、第１～第ｍビットラインＢＬ１～ＢＬｍの代わりにイーブンビットライン及びオッドビットラインが提供されてもよい。そして、行方向に配列されるセルストリングＣＳ１１～ＣＳ１ｍまたはＣＳ２１～ＣＳ２ｍのうち偶数番目のセルストリングは、イーブンビットラインにそれぞれ連結され、行方向に配列されるセルストリングＣＳ１１～ＣＳ１ｍまたはＣＳ２１～ＣＳ２ｍのうち奇数番目のセルストリングは、オッドビットラインにそれぞれ連結されることができる。
【0049】
実施例として、第１～第ｎメモリセルＭＣ１～ＭＣｎのうち少なくとも１つ以上は、ダミーメモリセルとして利用されることができる。例えば、少なくとも１つ以上のダミーメモリセルは、ソース選択トランジスタＳＳＴとメモリセルＭＣ１～ＭＣｎとの間の電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）を減少させるために提供される。または、少なくとも１つ以上のダミーメモリセルは、ドレイン選択トランジスタＤＳＴとメモリセルＭＣ１～ＭＣｎとの間の電界を減少させるために提供される。より多いダミーメモリセルが提供されるほど、メモリブロックＢＬＫａに対する動作の信頼性が向上する一方、メモリブロックＢＬＫａの大きさは増加する。より少ないダミーメモリセルが提供されるほど、メモリブロックＢＬＫａの大きさは減少する一方、メモリブロックＢＬＫａに対する動作の信頼性は低下する。
【0050】
少なくとも１つ以上のダミーメモリセルを効率的に制御するため、ダミーメモリセルのそれぞれは、要求される閾値電圧を有することができる。メモリブロックＢＬＫａに対する消去動作以前または以後に、ダミーメモリセルのうち全部あるいは一部に対するプログラム動作が行われてもよい。
【0051】
図３に示されたメモリブロックＢＬＫａは、３次元構造を有するが、本発明はこれに限定されない。例えば、本発明による半導体メモリ装置のメモリセルアレイは、２次元構造のメモリブロックを含んでもよい。
【0052】
図４は、マルチレベルセルの閾値電圧分布を示すグラフである。
【0053】
図４を参照すると、マルチレベルセル（ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ）ＭＬＣの閾値電圧は、消去状態Ｅ、第１プログラム状態ＰＶ１、第２プログラム状態ＰＶ２及び第３プログラム状態ＰＶ３のうちいずれか１つに含まれることができる。本発明による半導体メモリ装置及びその動作方法は、マルチレベルセルだけに適用されることではなく、トリプルレベルセル（ｔｒｉｐｌｅ－ｌｅｖｅｌ ｃｅｌｌ）ＴＬＣ、クアッドレベルセル（ｑｕａｄ－ｌｅｖｅｌ ｃｅｌｌ）ＱＬＣまたは５ビット以上のデータを格納するメモリセルにも適用可能である。ただし、論議の便宜のために以下においてはマルチレベルセルを基準として説明する。
【0054】
リード動作時、消去状態Ｅと第１プログラム状態ＰＶ１とを区分するために、第１リード電圧Ｒ１が選択されたワードラインに印加されることができる。また、第１プログラム状態ＰＶ１と第２プログラム状態ＰＶ２とを区分するために、第２リード電圧Ｒ２が選択されたワードラインに印加されることができる。一方、第２プログラム状態ＰＶ２と第３プログラム状態ＰＶ３とを区分するために、第３リード電圧Ｒ３が選択されたワードラインに印加されることができる。リード動作時、非選択されたワードラインには、リードパス電圧Ｖｐａｓｓが印加されることができる。一方、プログラム動作の間に行われる検証動作において、第１～第３プログラム状態ＰＶ１、ＰＶ２、ＰＶ３に対する検証動作のため、第１～第３検証電圧Ｖｖｒ１、Ｖｖｒ２、Ｖｖｒ３がそれぞれ用いられることができる。
【0055】
図５は、半導体メモリ装置のリード動作の一例を示すタイミング図である。
【0056】
図５を参照すると、本発明の一実施例による半導体メモリ装置の動作方法によって、選択されたメモリセルに対するリード動作が行われることができる。選択されたメモリセルのリード動作は、チャネル初期化ステップ、選択されたメモリセルの閾値電圧センシングステップ、ワードラインイコライズステップ及びワードラインディスチャージステップを含んでもよい。図５において、チャネル初期化ステップは期間ｔ１～ｔ２の間に行われ、閾値電圧センシングステップは期間ｔ２～ｔ５の間に行われ、ワードラインイコライズステップは期間ｔ５～ｔ６の間に行われ、ワードラインディスチャージステップは期間ｔ６～ｔ７の間に行われる。
【0057】
時間ｔ１で、選択されたドレーン選択ライン及びソース選択ラインにターンオン電圧Ｖｏｎが印加され、非選択されたドレーン選択ライン及びソース選択ラインにもターンオン電圧Ｖｏｎが印加される。一方、リード対象であるメモリセルと連結された、選択されたワードラインにリードパス電圧Ｖｐａｓｓが印加され、非選択されたワードラインにもリードパス電圧が印加される。ドレーン選択ライン及びソース選択ラインにターンオン電圧Ｖｏｎが印加された状態で、すべてのワードラインにリードパス電圧Ｖｐａｓｓが印加されることで、チャネル初期化動作が行われることができる。
【0058】
期間ｔ１～ｔ２の間に選択されたワードライン及び非選択されたワードラインにリードパス電圧Ｖｐａｓｓが印加されることが実線で示されている。ただし、ＲＣ遅延によって、選択されたワードライン及び非選択されたワードラインの電圧は、点線で示されたように上昇することができる。ワードラインのＲＣ遅延を考慮して、ワードラインの電圧がリードパス電圧Ｖｐａｓｓまで充分に上昇できるように期間ｔ１～ｔ２の期間が決められる。
【0059】
時間ｔ２で、非選択されたドレーン選択ライン及びソース選択ラインにターンオフ電圧Ｖｏｆｆが印加される。ターンオフ電圧Ｖｏｆｆは、ドレーン選択トランジスター及びソース選択トランジスターをターンオフさせることができる電圧であって、一実施例においてターンオフ電圧Ｖｏｆｆは接地電圧であってもよい。図３または図４に示されたように、列方向（すなわち＋Ｙ方向）に２個のセルストリングが配列される場合、リード対象になるメモリセルを含むセルストリングと連結されたドレーン選択ライン及びソース選択ラインが、それぞれ選択されたドレーン選択ライン及びソース選択ラインになる。一方、リード対象になるメモリセルを含まないセルストリングと連結されたドレーン選択ライン及びソース選択ラインが、それぞれ非選択されたドレーン選択ライン及びソース選択ラインになる。一方、選択されたドレーン選択ライン及びソース選択ラインには、ターンオン電圧Ｖｏｎが印加され続ける。
【0060】
時間ｔ２で、選択されたワードラインに第１リード電圧Ｒ１が印加される。期間ｔ２～ｔ３の間、選択されたメモリセルの閾値電圧が第１リード電圧Ｒ１よりも大きいか否かが決まる。期間ｔ２～ｔ３の間に選択されたワードラインに第１リード電圧Ｒ１が印加されることが実線で示されている。ただし、ＲＣ遅延によって、選択されたワードラインの電圧は、点線で示されたように下降することができる。ＲＣ遅延を考慮して、選択されたワードラインの電圧が第１リード電圧Ｒ１まで充分に下降できるように期間ｔ２～ｔ３の期間が決められる。以下においては、ＲＣ遅延に関連する点線に対する重複する説明は省略する。
【0061】
時間ｔ３で、選択されたワードラインに第２リード電圧Ｒ２が印加される。期間ｔ３～ｔ４の間、選択されたメモリセルの閾値電圧が第２リード電圧Ｒ２よりも大きいか否かが決められる。また、時間ｔ４で、選択されたワードラインに第３リード電圧Ｒ３が印加される。期間ｔ４～ｔ５の間、選択されたメモリセルの閾値電圧が第３リード電圧Ｒ３よりも大きいか否かが決められる。
【0062】
時間ｔ５で、選択されたドレーン選択ラインＤＳＬ及びソース選択ラインＳＳＬにターンオフ電圧Ｖｏｆｆが印加されてもよい。一方、時間ｔ５でワードラインのイコールライジングのため、選択されたワードライン及び非選択されたワードラインにイコールライジング電圧が印加されてもよい。図５の例示において、イコールライジング電圧はリードパス電圧Ｖｐａｓｓと同じものとして示されている。ただし、これは例示的なものであって、イコールライジング電圧はリードパス電圧Ｖｐａｓｓとは異なる電圧に決められてもよい。
【0063】
時間ｔ６でワードラインにターンオフ電圧Ｖｏｆｆが印加される。これによって、ワードラインディスチャージ動作が行われる。ＲＣ遅延を考慮して、ワードラインの電圧が充分に下降できるように、ワードラインディスチャージ動作が行われる期間ｔ６～ｔ７が決められる。時間ｔ７以後にリード動作が終了されてもよい。
【0064】
図５を参照すると、期間ｔ２～ｔ３の間に選択されたワードラインに第１リード電圧Ｒ１が印加され、期間ｔ３～ｔ４の間に選択されたワードラインに第２リード電圧Ｒ２が印加され、期間ｔ４～ｔ５の間に選択されたワードラインに第３リード電圧Ｒ３が印加される。すなわち、最も低いリード電圧Ｒ１から最も大きいのリード電圧Ｒ３まで、リード電圧が大きさに従って順次に印加される。この場合、期間ｔ１～ｔ２の間に選択されたワードラインに印加されるリードパス電圧Ｖｐａｓｓと、期間ｔ２～ｔ３の間に選択されたワードラインに印加される第１リード電圧Ｒ１との間の差が相対的に大きい。
【0065】
図６は、半導体メモリ装置のリード動作の他の例を示すタイミング図である。
【0066】
図６を参照すると、選択されたワードラインに最も高いリード電圧Ｒ３から最も低いリード電圧Ｒ１までリード電圧が印加されるという点を除けば、図５に示された動作方法と類似の方式で行われる。従って、重複する説明は省略する。
【0067】
図６において、チャネル初期化ステップは期間ｔ１１～ｔ１２の間に行われ、閾値電圧センシングステップは期間ｔ１２～ｔ１５の間に行われ、ワードラインイコライズステップは期間ｔ１５～ｔ１６の間に行われ、ワードラインディスチャージステップは期間ｔ１６～ｔ１７の間に行われる。
【0068】
時間ｔ１１で、選択されたドレーン選択ライン及びソース選択ラインにターンオン電圧Ｖｏｎが印加され、非選択されたドレーン選択ライン及びソース選択ラインにもターンオン電圧Ｖｏｎが印加される。一方、リード対象であるメモリセルと連結された、選択されたワードラインにリードパス電圧Ｖｐａｓｓが印加され、非選択されたワードラインにもリードパス電圧が印加される。ドレーン選択ライン及びソース選択ラインにターンオン電圧Ｖｏｎが印加された状態で、すべてのワードラインにリードパス電圧Ｖｐａｓｓが印加されることにより、チャネル初期化動作が行われることができる。
【0069】
時間ｔ１２で、非選択されたドレーン選択ライン及びソース選択ラインにターンオフ電圧Ｖｏｆｆが印加される。一方、選択されたドレーン選択ライン及びソース選択ラインにはターンオン電圧Ｖｏｎが印加され続ける。
【0070】
時間ｔ１２で、選択されたワードラインに第３リード電圧Ｒ３が印加される。期間ｔ２～ｔ３の間、選択されたメモリセルの閾値電圧が第３リード電圧Ｒ３よりも大きいか否かが決められる。時間ｔ１３で、選択されたワードラインに第２リード電圧Ｒ２が印加される。期間ｔ１３～ｔ１４の間、選択されたメモリセルの閾値電圧が第２リード電圧Ｒ２よりも大きいか否かが決められる。また、時間ｔ１４で、選択されたワードラインに第１リード電圧Ｒ１が印加される。期間ｔ１４～ｔ１５の間、選択されたメモリセルの閾値電圧が第１リード電圧Ｒ１よりも大きいか否かが決められる。
【0071】
時間ｔ１５で、選択されたドレーン選択ラインＤＳＬ及びソース選択ラインＳＳＬにターンオフ電圧Ｖｏｆｆが印加されてもよい。一方、時間ｔ１５でワードラインのイコールライジングのため、選択されたワードライン及び非選択されたワードラインにイコールライジング電圧が印加されてもよい。図６の例示において、イコールライジング電圧は、リードパス電圧Ｖｐａｓｓと同じものとして示されている。ただし、これは例示的なものであって、イコールライジング電圧はリードパス電圧Ｖｐａｓｓとは異なる電圧に決められてもよい。
【0072】
時間ｔ１６でワードラインにターンオフ電圧Ｖｏｆｆが印加される。これによって、ワードラインディスチャージ動作が行われる。ＲＣ遅延を考慮してワードラインの電圧が充分に下降できるようにワードラインディスチャージ動作が行われる期間ｔ１６～ｔ１７が決められてもよい。時間ｔ１７以後にリード動作が終了されてもよい。
【0073】
図７は、リードデータに対するエラー訂正失敗時、コントローラと半導体メモリ装置の動作を例示的に説明するための図である。
【0074】
図７を参照すると、コントローラ２００が半導体メモリ装置１００にリードコマンドＣＭＤＲＤを伝達することができる（(1)）。受信したリードコマンドＣＭＤＲＤに応答して、半導体メモリ装置１００はデータのリード動作を行う。一方、半導体メモリ装置１００は、リードされたデータＤＡＴＡをコントローラ２００に伝達することができる（(2)）。コントローラ２００は、受信したデータＤＡＴＡに対するエラー訂正動作を行うことができる。
【0075】
受信したデータＤＡＴＡにエラービットが特定のしきい値よりも多く含まれている場合、エラー訂正動作が失敗する場合がある。エラー訂正失敗時（(3)）、コントローラ２００は該当のデータを再びリードするためのリードコマンドＣＭＤＲＤを半導体メモリ装置１００に伝達することができる（(4)）。この過程で、コントローラ２００は、リード動作で用いられるリード電圧の値を変更するように半導体メモリ装置を制御することができる。受信したリードコマンドＣＭＤＲＤに応答して、半導体メモリ装置１００はデータのリード動作を再び行う。実施例によって、半導体メモリ装置１００は、変更されたリード電圧を利用して以前にリード動作が行われた位置と同じ位置のデータを再びリードすることができる。半導体メモリ装置１００は、再びリードされたデータＤＡＴＡをコントローラ２００に伝達することができる（(5)）。コントローラ２００は、受信したデータＤＡＴＡに対して再びエラー訂正動作を行う。
【0076】
図７に示されたように、リードされたデータに対するエラー訂正失敗時、同じデータが再びリードされることができる。
【0077】
図８は、図７の例示による半導体メモリ装置の動作を示すタイミング図である。図８には、図６を参照して説明した方式を利用するリード動作のタイミング図が示されている。すなわち、図８のタイミング図においては、選択されたワードラインに最も高いリード電圧Ｒ３から最も低いリード電圧Ｒ１まで、リード電圧が順次に印加される。論議の便宜のため、図８のタイミング図では、ワードラインの電圧のみを示し、ドレーン選択ライン及びソース選択ラインの電圧は図示を省略する。
【0078】
コントローラ２００が半導体メモリ装置１００に一番目のリードコマンドＣＭＤＲＤを伝達すると（(1)）、半導体メモリ装置１００は第１リード動作を開始する。具体的に、期間ｔ２１～ｔ２２で、第１チャネル初期化ステップが行われ、期間ｔ２２～ｔ２５で第１閾値電圧センシングステップが行われる。また、期間ｔ２５～ｔ２６で第１ワードラインイコライズステップが行われ、期間ｔ２６～ｔ２７で第１ワードラインディスチャージステップが行われる。期間ｔ２１～ｔ２７を通じて半導体メモリ装置１００の第１リード動作が行われ、リードされたデータはコントローラ２００に伝達される（(2)）。
【0079】
コントローラ２００は、受信したデータに対してエラー訂正動作を行う。エラー訂正失敗時（(3)）、コントローラ２００は半導体メモリ装置１００にリードコマンドＣＭＤＲＤを再び伝達する（(4)）。これによって、半導体メモリ装置１００は、第１リード動作を開始する。具体的に、期間ｔ３１～ｔ３２で、第２チャネル初期化ステップが行われ、期間ｔ３２～ｔ３５で第２閾値電圧センシングステップが行われる。また、期間ｔ３５～ｔ３６で第２ワードラインイコライズステップが行われ、期間ｔ３６～ｔ３７で第２ワードラインディスチャージステップが行われる。期間ｔ３１～ｔ３７を通じて半導体メモリ装置１００の第２リード動作が行われ、リードされたデータはコントローラ２００に伝達される（(5)）。
【0080】
同じ位置のワードラインに対する連続的なリード動作において、複数のワードラインによって現われるＲＣディレーが相対的に大きいので、ワードラインディスチャージ動作のために必要な時間もまた相対的に長くなる。図８を参照すると、連続的な２回のリード動作において、第１ワードラインイコライズステップが行われた以後に行われる第１ワードラインディスチャージステップを省略する場合、全体リード時間を減らすことができる。
【0081】
本発明の一実施例によるコントローラ２００は、半導体メモリ装置１００の通常的なリード動作を制御する第１タイプのリードコマンド以外に、同じ位置のワードラインに対してリード動作を繰り返し行う場合に発送される第２タイプのリードコマンドもまた用いることができる。本発明の一実施例による半導体メモリ装置１００は、第１タイプのリードコマンドの受信時、リード動作にワードラインディスチャージステップを含んでリード動作を行う。一方、半導体メモリ装置１００は、第２タイプのリードコマンドの受信時、リード動作の間にワードラインディスチャージステップを行わない。一方、コントローラは、第２タイプのリードコマンドに対応するリード動作が行われた以後にワードラインディスチャージステップを行うように半導体メモリ装置１００を制御する、ワードラインディスチャージコマンドを利用してもよい。
【0082】
【0083】
図９ａを参照すると、コントローラ２００は、第１タイプのリードコマンドＣＭＤＲＤＡを半導体メモリ装置１００に伝達する。通常的なリード動作を行うように半導体メモリ装置１００を制御しようとする場合、コントローラ２００は第１タイプのリードコマンドＣＭＤＲＤＡを半導体メモリ装置１００に伝達することができる。第１タイプのリードコマンドＣＭＤＲＤＡに応答して、半導体メモリ装置１００はワードラインディスチャージステップを含むリード動作を行う。
【0084】
より具体的に、図９ｂを参照すると、第１タイプのリードコマンドＣＭＤＲＤＡに応答して、半導体メモリ装置１００は期間ｔ４１～ｔ４２でチャネル初期化ステップを行い、期間ｔ４２～ｔ４５で閾値電圧センシングステップを行い、期間ｔ４５～ｔ４６でワードラインイコライズステップを行い、期間ｔ４６～ｔ４７でワードラインディスチャージステップを行う。すなわち、半導体メモリ装置１００は、第１タイプのリードコマンドＣＭＤＲＤＡに応答して、ワードラインディスチャージステップを含むリード動作を行う。
【0085】
【0086】
図１０ａを参照すると、コントローラ２００は、第２タイプのリードコマンドＣＭＤＲＤＢを半導体メモリ装置１００に伝達する。同じワードライン位置に対してリード動作を繰り返し行うように半導体メモリ装置１００を制御しようとする場合、コントローラ２００は、第２タイプのリードコマンドＣＭＤＲＤＢを半導体メモリ装置１００に伝達することができる。第２タイプのリードコマンドＣＭＤＲＤＢに応答して、半導体メモリ装置１００はワードラインディスチャージステップを含まないリード動作を行う。
【0087】
より具体的に、図１０ｂを参照すると、第２タイプのリードコマンドＣＭＤＲＤＢに応答して、半導体メモリ装置１００は、期間ｔ５１～ｔ５２でチャネル初期化ステップを行い、期間ｔ５２～ｔ５５で閾値電圧センシングステップを行い、期間ｔ５５～ｔ５６でワードラインイコライズステップを行う。すなわち、半導体メモリ装置１００は、第２タイプのリードコマンドＣＭＤＲＤＢに応答して、ワードラインディスチャージステップを含まないリード動作を行う。これによって、第２タイプのリードコマンドＣＭＤＲＤＢによって半導体メモリ装置１００がリード動作を行った以後にも、ワードラインの電圧はリードパス電圧Ｖｐａｓｓを維持することができる。
【0088】
【0089】
図１０ａ及び図１０ｂのように、第２タイプのリードコマンドＣＤＭＲＤＢに対応するリード動作を繰り返し行った以後の特定の時点で、これ以上半導体メモリ装置１００が第２タイプのリードコマンドＣＤＭＲＤＢに基づくリード動作を行う必要がない場合がある。このような場合、コントローラ２００は、ワードラインディスチャージ動作を行うように、半導体メモリ装置１００を制御するためのディスチャージコマンドＣＭＤＤＳＣを半導体メモリ装置１００に伝達することができる。半導体メモリ装置１００は、ディスチャージコマンドＣＭＤＤＳＣに応答して、リードパス電圧Ｖｐａｓｓを維持しているワードラインにターンオフ電圧を印加することができる。
【0090】
【0091】
図１２ａを参照すると、コントローラ２００が半導体メモリ装置１００に伝達するコマンドのみを示し、半導体メモリ装置１００からコントローラ２００に伝達されるデータの図示は省略している。コントローラ２００は、まず、第１タイプのリードコマンドＣＭＤＲＤＡを半導体メモリ装置１００に伝達することができる。第１タイプのリードコマンドＣＭＤＲＤＡに対応するリードデータに対するエラー訂正失敗時、コントローラ２００は同じ位置のワードラインに対してリード動作を繰り返し行うことを決めることができる。従って、コントローラ２００は、リード時間を減らすために第２タイプのリードコマンドＣＭＤＲＤＢを半導体メモリ装置１００に伝達することができる。一実施例として、コントローラ２００は、受信したデータに対するエラー訂正動作が成功するまで、第２タイプのリードコマンドＣＭＤＲＤＢを半導体メモリ装置１００に伝達することができる。または、コントローラ２００は、受信したデータに対するエラー訂正動作が最終的に成功しなくても、あらかじめ決められた決まった回数だけ第２タイプのリードコマンドＣＭＤＲＤＢを半導体メモリ装置１００に伝達することもできる。
【0092】
図１２ａに示されたように、第１タイプのリードコマンドＣＭＤＲＤＡを半導体メモリ装置１００に伝達した以後に、コントローラ２００は第２タイプのリードコマンドＣＭＤＲＤＢを半導体メモリ装置１００に３回伝達した。これによって、半導体メモリ装置１００は、計４回のリード動作を行う。最後に、コントローラ２００は、ディスチャージコマンドＣＭＤＤＳＣを半導体メモリ装置１００に伝達することができる。
【0093】
図１２ｂを参照すると、半導体メモリ装置１００に入力されるコマンドとともにこれに対応して行われるリード動作が、ワードラインに印加される電圧の観点から示されている。一番目に入力される第１タイプのリードコマンドＣＭＤＲＤＡに対応して、第１リード動作が行われる。第１タイプのリードコマンドＣＭＤＲＤＡに応答して行われる第１リード動作は、ワードラインディスチャージステップを含む。すなわち、選択されたワードライン及び非選択されたワードラインの電圧が、ターンオフ電圧に下降するステップが第１リード動作に含まれる。
【0094】
一方、二番目に入力されるリードコマンドは、第２タイプのリードコマンドＣＭＤＲＤＢである。第２タイプのリードコマンドＣＭＤＲＤＢに応答して行われる第２リード動作は、ワードラインディスチャージステップを含まない。これによって、第２リード動作が完了してもワードラインの電圧はリードパス電圧Ｖｐａｓｓを維持する。
【0095】
一方、三番目に入力されるリードコマンドは、第２タイプのリードコマンドＣＭＤＲＤＢである。三番目に入力されるリードコマンドに応答して第３リード動作が行われる。以前の第２リード動作以後にもワードラインの電圧が維持されるので、第３リード動作でチャネル初期化ステップもまた省略可能である。または、第３リード動作でチャネル初期化動作に必要な時間が相対的に短くなることができる。また、第２タイプのリードコマンドＣＭＤＲＤＢに応答して行われる第３リード動作は、ワードラインディスチャージステップを含まない。これによって、第３リード動作が完了してもワードラインの電圧はリードパス電圧Ｖｐａｓｓを維持する。
【0096】
一方、四番目に入力されるリードコマンドは、第２タイプのリードコマンドＣＭＤＲＤＢである。四番目に入力されるリードコマンドに応答して行われる第４リード動作に対する重複する説明は省略する。
【0097】
第４リード動作が行われた以後に、半導体メモリ装置１００にディスチャージコマンドＣＤＭＤＳＣが入力される。半導体メモリ装置１００は、ディスチャージコマンドＣＤＭＤＳＣに応答してワードラインにターンオフ電圧を印加する。
【0098】
【0099】
図１３ａを参照すると、コントローラ２００は、まず、第１タイプのリードコマンドＣＭＤＲＤＡを半導体メモリ装置１００に伝達することができる。第１タイプのリードコマンドＣＭＤＲＤＡに対応するリードデータに対するエラー訂正失敗時、第１タイプのリードコマンドＣＭＤＲＤＡを半導体メモリ装置１００に再び伝達することができる。一実施例として、コントローラ２００は、受信したデータに対するエラー訂正動作が成功するまで、第１タイプのリードコマンドＣＭＤＲＤＡを半導体メモリ装置１００に伝達することができる。または、コントローラ２００は、受信したデータに対するエラー訂正動作が最終的に成功しなくても、あらかじめ決められた決まった回数だけ第１タイプのリードコマンドＣＭＤＲＤＡを半導体メモリ装置１００に伝達することもできる。
【0100】
図１３ａに示されたように、コントローラ２００は、第１タイプのリードコマンドＣＭＤＲＤＡを半導体メモリ装置１００に４回伝達した。これによって、半導体メモリ装置１００は、計４回のリード動作を行う。図１２ａの図示とは違って、コントローラ２００は、ディスチャージコマンドＣＭＤＤＳＣを半導体メモリ装置１００に伝達しない。
【0101】
図１３ｂを参照すると、半導体メモリ装置１００に入力されるコマンドと共にこれに対応して行われるリード動作が、ワードラインに印加される電圧の観点から示されている。一番目に入力される第１タイプのリードコマンドＣＭＤＲＤＡに対応して、第１リード動作が行われる。第１タイプのリードコマンドＣＭＤＲＤＡに応答して行われる第１リード動作は、ワードラインディスチャージステップを含む。すなわち、選択されたワードライン及び非選択されたワードラインの電圧が、ターンオフ電圧に下降するステップが第１リード動作に含まれる。
【0102】
一方、二番目に入力される第１タイプのリードコマンドＣＭＤＲＤＡに対応して、第２リード動作が行われる。第１タイプのリードコマンドＣＭＤＲＤＡに応答して行われる第２リード動作もまたワードラインディスチャージステップを含む。三番目及び四番目に入力される第１タイプのリードコマンドＣＭＤＲＤＡに対応して、半導体メモリ装置１００は、ワードラインディスチャージステップを含むリード動作を繰り返し行う。従って、第１タイプのリードコマンドＣＭＤＲＤＡに対応するリード動作についての重複する説明は省略する。
【0103】
図１３ｂに示されたように、第１タイプのリードコマンドＣＭＤＲＤＡに対応するリード動作を繰り返し行う場合、それぞれのリード動作は、ワードラインディスチャージステップ及びチャネル初期化ステップをすべて含む。前述したように、複数のワードラインによって現われるＲＣディレーが相対的に大きいので、ワードラインディスチャージ動作又はチャネル初期化動作のために必要な時間もまた相対的に長くなる。
【0104】
図１２ｂ及び図１３ｂを一緒に参照すると、リード動作において計４回のリード動作に要する時間は、図１２ｂの場合が図１３ｂの場合よりも相対的に短いことが分かる。すなわち、同じ位置に対して繰り返されるリード動作を行うことが予想される場合、ワードラインディスチャージステップを省略する第２タイプのリードコマンドＣＭＤＲＤＢを適切に利用して全体リード時間を減らすことができる。
【0105】
図１４は、本発明の一実施例による半導体メモリ装置の動作を示すフロー図である。図１４を参照すると、本発明の一実施例による半導体メモリ装置の動作は、コントローラからリードコマンドを受信するステップＳ１１０、受信したリードコマンドに対応するリード動作を行うステップＳ１２０、受信したリードコマンドが第１タイプのリードコマンドであるか否かを判断するステップＳ１３０を含む。一方、本発明の一実施例による半導体メモリ装置の動作は、受信したリードコマンドが第１タイプのリードコマンドである場合（Ｓ１３０：はい）、ワードラインディスチャージ動作を行うステップＳ１４０をさらに含んでもよい。また、本発明の一実施例による半導体メモリ装置の動作は、受信したリードコマンドが第１タイプのリードコマンドではなく第２タイプのリードコマンドである場合（Ｓ１３０：いいえ）、ワードラインの電圧を維持するステップＳ１５０をさらに含んでもよい。
【0106】
ステップＳ１１０で、半導体メモリ装置１００は、コントローラ２００からリードコマンドを受信する。受信したリードコマンド及びこれに対応するアドレスに応答して、半導体メモリ装置１００は、リードコマンドに対応するリード動作を行う（Ｓ１２０）。ステップＳ１２０は、図９ｂの期間ｔ４１～ｔ４６または図１０ｂの期間ｔ５１～ｔ５６で行われる動作に対応することができる。ステップＳ１２０の詳細な構成については、図１５を参照して説明する。
【0107】
以後、半導体メモリ装置は、受信したリードコマンドが第１タイプのリードコマンドであるか否かを判断する（Ｓ１３０）。受信したリードコマンドが第１タイプのリードコマンドである場合（Ｓ１３０：はい）、半導体メモリ装置１００は、ワードラインディスチャージ動作を行う（Ｓ１４０）。ステップＳ１４０のワードラインディスチャージ動作は、図９ｂの期間ｔ４６～ｔ４７に対応する動作であることができる。
【0108】
受信したリードコマンドが第２タイプのリードコマンドである場合（Ｓ１３０：いいえ）、半導体メモリ装置１００は、ワードラインディスチャージ動作を行うことなく、ワードラインの電圧を維持する（Ｓ１５０）。ステップＳ１５０は、図１０ｂの時間ｔ５６以後の区間に対応することができる。
【0109】
【0110】
図１５を参照すると、受信したリードコマンドに対応するリード動作を行うステップＳ１２０は、ワードラインにリードパス電圧を印加するステップＳ１２１、選択されたワードラインに少なくとも１つのリード電圧を印加するステップＳ１２２及び選択されたワードラインにリードパス電圧を印加するステップＳ１２３を含んでもよい。
【0111】
ワードラインにリードパス電圧を印加するステップＳ１２１は、チャネル初期化ステップに対応し、図９ｂの期間ｔ４１～ｔ４２または図１０ｂの期間ｔ５１～ｔ５２で行われる動作に対応することができる。また、選択されたワードラインに少なくとも１つのリード電圧を印加するステップＳ１２２は、閾値電圧センシングステップに対応し、図９ｂの期間ｔ４２～ｔ４５または図１０ｂの期間ｔ５２～ｔ５５で行われる動作に対応することができる。一方、選択されたワードラインにリードパス電圧を印加するステップＳ１２３は、ワードラインイコライズステップに対応し、図９ｂの期間ｔ４５～ｔ４６または図１０ｂの期間ｔ５５～ｔ５６で行われる動作に対応することができる。
【0112】
図１６は、本発明の他の実施例による半導体メモリ装置の動作を示すフロー図である。具体的に、図１６に示されたステップは、第２タイプのリードコマンドによるリード動作以後にワードラインをディスチャージするために行われることができる。すなわち、図１６に示されたステップは、図１４のステップＳ１５０以後に行われる。
【0113】
図１６を参照すると、本発明の他の実施例による半導体メモリ装置の動作は、コントローラ２００からディスチャージコマンドＣＭＤＤＳＣを受信するステップＳ２１０及び前記ディスチャージコマンドＣＭＤＤＳＣに応答してワードラインディスチャージ動作を行うステップＳ２２０を含む。前述のように、ディスチャージコマンドＣＭＤＤＳＣを受信するステップＳ２１０は、ワードラインがリードパス電圧を維持する状態で行われることができる。すなわち、ステップＳ２１０は、図１４のステップＳ１５０以後に行われる。ワードラインディスチャージ動作を行うステップＳ２２０は、選択されたワードライン及び非選択されたワードラインにターンオフ電圧を印加する動作に対応し、図１１ｂの期間ｔ５７～ｔ５８で行われる動作に対応することができる。
【0114】
図１７は、本発明の一実施例によるコントローラの動作を示すフロー図である。
【0115】
図１７を参照すると、本発明の一実施例によるコントローラ２００の動作は、半導体メモリ装置に第１タイプのリードコマンドＣＭＤＲＤＡを伝達するステップＳ３１０、半導体メモリ装置からデータを受信するステップＳ３２０、受信されたデータに対するエラー訂正動作が成功したか否かを判断するステップＳ３３０を含む。受信されたデータに対するエラー訂正動作が成功した場合（Ｓ３３０：はい）、本発明によるコントローラの動作は終了する。
【0116】
受信されたデータに対するエラー訂正動作が失敗した場合（Ｓ３３０：いいえ）、コントローラは、半導体メモリ装置がリード動作を再び行うことを決めることができる。これによって、本発明の一実施例によるコントローラの動作は、受信されたデータに対するエラー訂正動作が失敗した場合（Ｓ３３０：いいえ）、半導体メモリ装置に第２タイプのリードコマンドＣＭＤＲＤＢを伝達するステップＳ３４０、半導体メモリ装置からデータを受信するステップＳ３５０、受信されたデータに対するエラー訂正動作が成功したか否かを判断するステップＳ３６０をさらに含む。受信されたデータに対するエラー訂正動作が成功した場合（Ｓ３６０：はい）、コントローラは、ワードラインディスチャージ動作を行うように半導体メモリ装置を制御する。これによって、本発明の一実施例によるコントローラの動作は、受信されたデータに対するエラー訂正動作が成功した場合（Ｓ３６０：はい）、半導体メモリ装置にディスチャージコマンドＣＭＤＤＳＣを伝達するステップＳ３７０をさらに含んでもよい。
【0117】
受信されたデータに対するエラー訂正動作が失敗した場合（Ｓ３６０：いいえ）、コントローラは、半導体メモリ装置がリード動作を再び行うことを決めることができる。これによって、受信されたデータに対するエラー訂正動作が失敗した場合（Ｓ３６０：いいえ）、コントローラ２００は、ステップＳ３４０に戻って、ワードラインディスチャージ動作を省略したリード動作を繰り返し行うように半導体メモリ装置を制御することができる。図１７に図示されたように、第２タイプのリードコマンドを半導体メモリ装置に伝達し（Ｓ３４０）、半導体メモリ装置からデータを受信し（Ｓ３５０）、受信されたデータに対するエラー訂正動作を行う過程は、受信されたデータに対するエラー訂正動作が成功するまで繰り返されることができる。または、第２タイプのリードコマンドを半導体メモリ装置に伝達し（Ｓ３４０）、半導体メモリ装置からデータを受信し（Ｓ３５０）、受信されたデータに対するエラー訂正動作を行う過程は、あらかじめ決められた回数だけのみ繰り返されてもよい。
【0118】
図１７を参照すると、ステップＳ３３０でエラー訂正動作が失敗した場合、半導体メモリ装置に第２タイプのリードコマンドを伝達するステップＳ３４０を行うものとして示されている。しかし、これは例示的なものであって、本発明はこれに限定されない。すなわち、図１７の例示によれば、エラー訂正動作が失敗した場合に、コントローラ２００は、半導体メモリ装置がリード動作を再び行うことを決めるものとして示されているが、コントローラ２００は、エラー訂正失敗以外の様々な要因によって半導体メモリ装置がリード動作を再び行うことを決めてもよい。
【0119】
【0120】
図１８を参照すると、本発明の他の実施例によるコントローラの動作は、半導体メモリ装置にリードコマンドを伝達するステップＳ４１０、半導体メモリ装置からデータを受信するステップＳ４２０、受信されたデータに対するエラー訂正動作が成功したか否かを判断するステップＳ４３０、受信されたデータに対するエラー訂正動作が成功した場合（Ｓ４３０：はい）、半導体メモリ装置に伝達したリードコマンドが第１タイプのリードコマンドであるか否かを判断するステップＳ４５０、半導体メモリ装置に伝達したリードコマンドが第１タイプではなく第２タイプのリードコマンドである場合（Ｓ４５０：いいえ）、半導体メモリ装置にディスチャージコマンドＣＭＤＤＳＣを伝達するステップＳ４６０を含む。
【0121】
ステップＳ４１０で、コントローラ２００は、半導体メモリ装置１００にリードコマンドを伝達する。ステップＳ４１０で伝達したリードコマンドが第１タイプのリードコマンドである場合、半導体メモリ装置１００は、ワードラインディスチャージステップを含むリード動作を行う。一方、ステップＳ４１０で伝達したリードコマンドが第２タイプのリードコマンドである場合、半導体メモリ装置１００は、ワードラインディスチャージステップを含まないリード動作を行う。
【0122】
ステップＳ４２０でコントローラは、半導体メモリ装置からリードされたデータを受信し、受信したデータに対するエラー訂正動作を行う。以後、ステップＳ４３０で受信されたデータに対するエラー訂正動作が成功したか否かを判断する。エラー訂正動作が失敗した場合（Ｓ４３０：いいえ）、ステップＳ４１０に戻ってデータのリード動作を再び行うように半導体メモリ装置を制御する。ステップＳ４１０で、コントローラは必要によって第１タイプのリードコマンドを半導体メモリ装置に伝達してもよく、第２タイプのリードコマンドを半導体メモリ装置に伝達してもよい。ステップＳ４１０、Ｓ４２０、Ｓ４３０は、受信されたデータに対するエラー訂正動作が成功するまで繰り返されてもよい。または、ステップＳ４１０、Ｓ４２０、Ｓ４３０は、あらかじめ決められた回数だけのみ繰り返されてもよい。
【0123】
受信されたデータに対するエラー訂正動作が成功した場合（Ｓ４３０：はい）、コントローラはすぐ直前に半導体メモリ装置１００に伝達したリードコマンドが第１タイプのリードコマンドであったか否かを判断する。半導体メモリ装置に伝達したリードコマンドが第１タイプのリードコマンドである場合（Ｓ４５０：はい）、半導体メモリ装置はワードラインディスチャージステップを含むリード動作を行う。従って、コントローラは、別にディスチャージコマンドＣＭＤＤＳＣを半導体メモリ装置に伝達することなく、動作を終了する。
【0124】
半導体メモリ装置に伝達したリードコマンドが第２タイプのリードコマンドである場合（Ｓ４５０：いいえ）、半導体メモリ装置は、ワードラインディスチャージステップを含まないリード動作を行う。この場合、半導体メモリ装置のワードラインは、リードパス電圧を維持してもよい。従って、コントローラは、ディスチャージコマンドＣＭＤＤＳＣを半導体メモリ装置に伝達する（Ｓ４６０）。ステップＳ４６０を行うことによって、半導体メモリ装置１００はワードラインにターンオフ電圧を印加して、ワードラインディスチャージ動作を行う。
【0125】
図１９は、半導体メモリ装置１００及びコントローラ２００を含むメモリシステムの一実施例（１０００）を示すブロック図である。
【0126】
【0127】
コントローラ２００は、ホスト及び半導体メモリ装置１００に連結される。図１９において、ホストは図１に示されたホスト装置３００であってもよい。コントローラ２００は、ホストからの要求に応答して、半導体メモリ装置１００をアクセスするように構成される。例えば、コントローラ２００は、半導体メモリ装置１００の読み出し、書き込み、消去、そして背景（ｂａｃｋｇｒｏｕｎｄ）動作を制御するように構成される。コントローラ２００は、半導体メモリ装置１００及びホストＨｏｓｔの間にインターフェースを提供するように構成される。コントローラ２００は、半導体メモリ装置１００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。
【0128】
コントローラ２００は、ラム（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２１０、プロセッシングユニット（ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）２２０、ホストインターフェース（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）２３０、メモリインターフェース（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）２４０及びエラー訂正ブロック２５０を含む。ラム２１０は、プロセッシングユニット２２０の動作メモリ、半導体メモリ装置１００及びホストＨｏｓｔの間のキャッシュメモリ、そして半導体メモリ装置１００及びホストＨｏｓｔの間のバッファメモリのうちの少なくとも１つとして利用される。プロセッシングユニット２２０は、コントローラ２００の諸般動作を制御する。またコントローラ２００は、書き込み動作時にホストＨｏｓｔから提供されるプログラムデータを仮格納することができる。
【0129】
ホストインターフェース２３０は、ホストＨｏｓｔ及びコントローラ２００の間のデータ交換を行うためのプロトコルを含む。例示的な実施例として、コントローラ２００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ－Ｅ（ＰＣＩ－ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ－ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ－ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）プロトコル、そしてＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル、プライベート（ｐｒｉｖａｔｅ）プロトコルなどのような様々なインターフェースプロトコルのうちの少なくとも１つを介してホストＨｏｓｔと通信するように構成される。
【0130】
メモリインターフェース２４０は、半導体メモリ装置１００とインタペーシングする。例えば、メモリインターフェースは、ＮＡＮＤインターフェースまたはＮＯＲインターフェースを含む。
【0131】
エラー訂正ブロック２５０は、エラー訂正コード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）ＥＣＣを利用して半導体メモリ装置１００から受信されたデータのエラーを検出し、訂正するように構成される。プロセッシングユニット２２０は、エラー訂正ブロック２５０のエラー検出結果に従って読み出し電圧を調節し、再び読み出しを行うように半導体メモリ装置１００を制御する。例示的な実施例として、エラー訂正ブロックはコントローラ２００の構成要素として提供されることができる。
【0132】
コントローラ２００及び半導体メモリ装置１００は、１つの半導体装置に集積されることができる。例示的な実施例として、コントローラ２００及び半導体メモリ装置１００は、１つの半導体装置に集積されて、メモリカードを構成することができる。例えば、コントローラ２００及び半導体メモリ装置１００は、１つの半導体装置に集積されてＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリースティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）などのようなメモリカードを構成する。
【0133】
コントローラ２００及び半導体メモリ装置１００は、１つの半導体装置に集積されて半導体ドライブ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）ＳＳＤを構成することができる。半導体ドライブＳＳＤは、半導体メモリにデータを格納するように構成される格納装置を含む。メモリシステム１０００が半導体ドライブＳＳＤとして利用される場合、メモリシステム１０００に連結されたホストＨｏｓｔの動作速度は画期的に改善される。
【0134】
他の例として、メモリシステム１０００は、コンピュータ、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ－ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピュータ、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、イーブック（ｅ－ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、ポータブルゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、３次元受像機（３－ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像録画機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生機（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動画録画器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動画再生機（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、情報を無線環境において送受信することができる装置、ホームネットワークを構成する様々な電子装置のうちの１つ、コンピュータネットワークを構成する様々な電子装置のうちの１つ、テレマティクスネットワークを構成する様々な電子装置のうちの１つ、ＲＦＩＤ装置、またはコンピューティングシステムを構成する様々な構成要素のうちの１つなどのような電子装置の様々な構成要素のうちの１つとして提供される。
【0135】
例示的な実施例として、半導体メモリ装置１００またはメモリシステム１０００は、様々な形態のパッケージで実装されることができる。例えば、半導体メモリ装置１００またはメモリシステム１０００は、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｐａｃｋａｇｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＴＳＯＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ－Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ－ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ－Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのような方式でパッケージ化されて実装されることができる。
【0136】
【0137】
図２０を参照すると、メモリシステム２０００は、半導体メモリ装置２１００及びコントローラ２２００を含む。半導体メモリ装置２１００は、多数の半導体メモリチップを含む。多数の半導体メモリチップは、多数のグループに分割される。
【0138】
図２０において、多数のグループはそれぞれ第１～第ｋチャネルＣＨ１～ＣＨｋを通じてコントローラ２２００と通信するものとして示されている。各半導体メモリチップは、図２を参照して説明した半導体メモリ装置１００と同様に構成され、動作する。
【0139】
各グループは、１つの共通チャネルを通じてコントローラ２２００と通信するように構成される。コントローラ２２００は、図１９を参照して説明したコントローラ２００と同様に構成され、多数のチャネルＣＨ１～ＣＨｋを通じて半導体メモリ装置２１００の多数のメモリチップを制御するように構成される。
【0140】
【0141】
コンピューティングシステム３０００は、中央処理装置３１００、ラム（ＲＡＭ、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３２００、ユーザインターフェース３３００、電源３４００、システムバス３５００、そしてメモリシステム２０００を含む。
【0142】
メモリシステム２０００は、システムバス３５００を通じて、中央処理装置３１００、ラム３２００、ユーザインターフェース３３００、そして電源３４００に電気的に連結される。ユーザインターフェース３３００を通じて提供されるか、中央処理装置３１００によって処理されたデータはメモリシステム２０００に格納される。
【0143】
図２1において、半導体メモリ装置２１００は、コントローラ２２００を通じてシステムバス３５００に連結されるものとして示されている。しかし、半導体メモリ装置２１００は、システムバス３５００に直接連結されるように構成されてもよい。この時、コントローラ２２００の機能は、中央処理装置３１００及びラム３２００によって行われる。
【0144】
図２１において、図２０を参照して説明したメモリシステム２０００が提供されるものとして示されている。しかし、メモリシステム２０００は、図１９を参照して説明したメモリシステム１０００に取り替えられてもよい。例示的な実施例として、コンピューティングシステム３０００は、図１９及び図２０を参照して説明したメモリシステム１０００、２０００をすべて含むように構成されてもよい。
【符号の説明】
【0145】
１００ 半導体メモリ装置
１１０ メモリセルアレイ
１２０ アドレスデコーダ
１３０ 読み出し及び書き込み回路
１４０ 制御論理
１５０ 電圧生成部
２００ コントローラ
３００ ホスト装置
１０００ メモリシステム
１１０ メモリセルアレイ
１２０ アドレスデコーダ
１３０ 読み出し及び書き込み回路
１４０ 制御論理
１５０ 電圧生成部
２００ コントローラ
３００ ホスト装置
１０００ メモリシステム
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9a】
【図9b】
【図10a】
【図10b】
【図11a】
【図11b】
【図12a】
【図12b】
【図13a】
【図13b】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】