(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023173902
(43)【公開日】2023-12-07
(54)【発明の名称】撮像素子
(51)【国際特許分類】
H04N 25/77 20230101AFI20231130BHJP
H04N 25/42 20230101ALI20231130BHJP
【ＦＩ】
H04N5/3745
H04N5/343
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2022086447
(22)【出願日】2022-05-26
(71)【出願人】
【識別番号】000004352
【氏名又は名称】日本放送協会
(74)【代理人】
【識別番号】100097984
【弁理士】
【氏名又は名称】川野 宏
(74)【代理人】
【識別番号】100125265
【弁理士】
【氏名又は名称】貝塚 亮平
(72)【発明者】
【氏名】安江 俊夫
(72)【発明者】
【氏名】山下 誉行
(72)【発明者】
【氏名】北村 和也
(72)【発明者】
【氏名】中村 友洋
(72)【発明者】
【氏名】菊地 幸大
(72)【発明者】
【氏名】冨岡 宏平
【テーマコード（参考）】
5C024
【Ｆターム（参考）】
5C024CY08
5C024GX03
5C024GX16
5C024GX18
5C024GY39
5C024GY41
5C024GZ24
(57)【要約】
【課題】 共有画素構造１つあたりに追加するトランジスタを１個に抑制しつつ、空間解像度と時間解像度の２つの要素をより細かく制御可能とする。
【解決手段】 ４トランジスタ型をベースとし、共有画素構造１０の各々に、１つの転送ゲート制御トランジスタ（以下、TGC）を設け、TGCは、ゲートを、転送タイミング信号線および転送ゲート制御信号線の一方に接続し、ソース/ドレインの一方を、転送タイミング信号線および転送ゲート制御信号線の他方に接続し、ソース/ドレインの他方を、各転送ゲートトランジスタ（以下、TG）のゲートに接続し、各制御単位に含まれる共有画素構造の数をN、各共有画素構造が有するTGの数をNとし、各共有画素構造に１つ設けられたTGCは、各共有画素構造に設けられたN個のTGのうち、当該TGCと対応付けられた１つのTGのゲート端子の各々と接続され、当該TGを駆動する。
【選択図】図１
【解決手段】 ４トランジスタ型をベースとし、共有画素構造１０の各々に、１つの転送ゲート制御トランジスタ（以下、TGC）を設け、TGCは、ゲートを、転送タイミング信号線および転送ゲート制御信号線の一方に接続し、ソース/ドレインの一方を、転送タイミング信号線および転送ゲート制御信号線の他方に接続し、ソース/ドレインの他方を、各転送ゲートトランジスタ（以下、TG）のゲートに接続し、各制御単位に含まれる共有画素構造の数をN、各共有画素構造が有するTGの数をNとし、各共有画素構造に１つ設けられたTGCは、各共有画素構造に設けられたN個のTGのうち、当該TGCと対応付けられた１つのTGのゲート端子の各々と接続され、当該TGを駆動する。
【選択図】図１
【特許請求の範囲】
【請求項1】
少なくとも、所定の数のフォトダイオードと、該フォトダイオードの各々に蓄積された電荷を直接的にまたは間接的にフローティングディフュージョンに読み出す、該フォトダイオードの各々に対応して設けられた転送ゲートトランジスタと、該フローティングディフュージョンを所定の電圧にリセットするリセットトランジスタと、該フローティングディフュージョンに読み出された電荷を、電圧として読み出すソースフォロワトランジスタとを備えた共有画素構造を、制御単位毎に所定の数だけ備え、
さらに前記共有画素構造の各々には、１つの転送ゲート制御トランジスタが設けられ、
該転送ゲート制御トランジスタは、ゲート端子を、転送タイミング信号線および転送ゲート制御信号線の一方に接続され、ソース端子およびドレイン端子の一方を、該転送タイミング信号線および該転送ゲート制御信号線の他方に接続され、該ソース端子および該ドレイン端子の他方を、前記転送ゲートトランジスタのゲート端子に接続されるように構成され、
前記制御単位の各々に含まれる前記共有画素構造の数がＮ個の場合に、各々の該共有画素構造に含まれる前記転送ゲートトランジスタの数はＮ個とされ、
各々の前記共有画素構造に設けられた前記１つの転送ゲート制御トランジスタは、各々の該共有画素構造に設けられたＮ個の前記転送ゲートトランジスタのうち、当該１つの転送ゲート制御トランジスタに対応する１つの該転送ゲートトランジスタのゲート端子の各々と接続され、当該転送ゲートトランジスタを駆動するように構成されていることを特徴とする撮像素子。
さらに前記共有画素構造の各々には、１つの転送ゲート制御トランジスタが設けられ、
該転送ゲート制御トランジスタは、ゲート端子を、転送タイミング信号線および転送ゲート制御信号線の一方に接続され、ソース端子およびドレイン端子の一方を、該転送タイミング信号線および該転送ゲート制御信号線の他方に接続され、該ソース端子および該ドレイン端子の他方を、前記転送ゲートトランジスタのゲート端子に接続されるように構成され、
前記制御単位の各々に含まれる前記共有画素構造の数がＮ個の場合に、各々の該共有画素構造に含まれる前記転送ゲートトランジスタの数はＮ個とされ、
各々の前記共有画素構造に設けられた前記１つの転送ゲート制御トランジスタは、各々の該共有画素構造に設けられたＮ個の前記転送ゲートトランジスタのうち、当該１つの転送ゲート制御トランジスタに対応する１つの該転送ゲートトランジスタのゲート端子の各々と接続され、当該転送ゲートトランジスタを駆動するように構成されていることを特徴とする撮像素子。
【請求項2】
前記共有画素構造が、前記ソースフォロワトランジスタにより読み出された電圧を、出力信号線に出力する選択トランジスタを備えるように構成されたことを特徴とする請求項１に記載の撮像素子。
【請求項3】
前記転送タイミング信号線からの転送タイミング信号が同時に入力される複数の画素が行方向および列方向の一方に配列され、かつ前記転送ゲート制御信号線からの転送ゲート制御信号が同時に入力される複数の画素が行方向および列方向の他方に配列されていることを特徴とする請求項１に記載の撮像素子。
【請求項4】
各々の前記共有画素構造に含まれるトランジスタが、Ｎ個の前記転送ゲートトランジスタと、各々１個の、前記リセットトランジスタ、前記ソースフォロワトランジスタ、前記選択トランジスタおよび前記転送ゲート制御トランジスタとからなるものとすることを特徴とする請求項２に記載の撮像素子。
【請求項5】
前記制御単位の各々に含まれる前記共有画素構造の数が４個に設定され、各々の該共有画素構造に含まれる転送ゲートトランジスタの数が４個に設定されていることを特徴とする請求項１に記載の撮像素子。
【請求項6】
前記制御単位の各々が、前記共有画素構造を、水平方向に２個、垂直方向に２個配列して構成されてなることを特徴とする請求項５に記載の撮像素子。
【請求項7】
前記制御単位の各々が、前記共有画素構造を、水平方向および垂直方向の一方に１個、水平方向および垂直方向の他方に４個配列して構成されてなることを特徴とする請求項５に記載の撮像素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、画素部がアレイ状に配され、例えば行方向の少なくとも一部の画素部の信号読取りが同時に行われる、特に動画像取得用の撮像素子に関するものである。
【背景技術】
【0002】
撮像素子（以下、単に撮像素子と称する）は、撮像レンズによって結像された光を、２次元平面状に整列したフォトダイオードを用いて光電変換し、フォトダイオードに蓄積された光誘起電荷を読み出して光の強度の２次元空間分布を画像として取得する機能を持つ半導体チップである。また、動画像取得用の撮像素子は、画素に蓄積された電荷を周期的に読み出すことにより動画像を撮影する。
動画像の撮影では、一般的に水平方向の画素数をH、垂直方向の画素数をV、画像を読み出す周期であるフレームレートをF[fps]とすると、1秒間に読み出す画素数である「画素読出しレート」は、H×V×F [pixel/sec] の乗算結果により得られ、このレートの値が消費電力、A/D変換回路の性能、さらには、出力データレート等に大きな影響を与える。撮像素子の分野では、微細製造プロセスや３次元積層技術などの先端半導体製造技術の導入に加え、回路技術やチップ上の信号処理技術を改善して性能向上が図られているが、それらによっても画素読出しレートを高めることは容易とは言えない。
動画像の撮影では、一般的に水平方向の画素数をH、垂直方向の画素数をV、画像を読み出す周期であるフレームレートをF[fps]とすると、1秒間に読み出す画素数である「画素読出しレート」は、H×V×F [pixel/sec] の乗算結果により得られ、このレートの値が消費電力、A/D変換回路の性能、さらには、出力データレート等に大きな影響を与える。撮像素子の分野では、微細製造プロセスや３次元積層技術などの先端半導体製造技術の導入に加え、回路技術やチップ上の信号処理技術を改善して性能向上が図られているが、それらによっても画素読出しレートを高めることは容易とは言えない。
【0003】
上述した一般的な動画像取得方式では、撮像素子の構造から取得される動画像の空間解像度（水平および垂直方向の画素数）および時間解像度（フレームレート）は何れも撮影中は一定となるように設定されているが、動画像の性質に鑑みれば、必ずしも一定である必要は無い。
すなわち、静止している物体を撮影する場合にはフレームレートを高く維持する必要は無く、低いフレームレートで撮影した場合でも、主観的画質の低下を抑制することが可能である。他方、動いている物体を撮影する場合には、動きボケにより空間周波数が低下したものとなっているため、空間解像度を高く維持する必要は無く、低い空間解像度で撮影した場合でも、主観的画質の低下を抑制することが可能である。
すなわち、静止している物体を撮影する場合にはフレームレートを高く維持する必要は無く、低いフレームレートで撮影した場合でも、主観的画質の低下を抑制することが可能である。他方、動いている物体を撮影する場合には、動きボケにより空間周波数が低下したものとなっているため、空間解像度を高く維持する必要は無く、低い空間解像度で撮影した場合でも、主観的画質の低下を抑制することが可能である。
【0004】
上述した動画像の性質に鑑みると、撮影される物体が静止している場合には空間解像度を高くかつフレームレートを低くし、物体が動いている場合には空間解像度を低くかつフレームレートを高くするように撮影することが可能な撮像素子は、空間解像度とフレームレートを共に高く撮影する撮像素子に比較して、画素読出しレートを低く抑えながら主観的画質の低下を抑えることが可能である。
また、一般的に、撮影される画面中には、動きの速さが異なる様々な物体が含まれていることから、高空間解像度かつ低フレームレートで撮影される領域と、低空間解像度かつ高フレームレートで撮影される領域が、互いに組み合わされて画面が構成されることが望ましい。
また、一般的に、撮影される画面中には、動きの速さが異なる様々な物体が含まれていることから、高空間解像度かつ低フレームレートで撮影される領域と、低空間解像度かつ高フレームレートで撮影される領域が、互いに組み合わされて画面が構成されることが望ましい。
【0005】
このような撮影の実現に向けた技術として、下記特許文献１に記載されている画素並列構造を用いた撮像素子が知られている。この撮像素子は、３次元積層構造を利用して１画素に対して１個のA/D変換回路を画素と同一面積で形成する構造を備えている。この構造では、各画素について独立して読み出し動作を行うことができることから、空間解像度とフレームレートの制御を実現することが可能である。
また、下記非特許文献1には、下記特許文献１のように1画素に対して1個のA/D変換回路を設けるのではなく、16×16画素に対して16個のA/D変換回路を形成し、このブロック毎に露光時間を制御する撮像素子が開示されている。
さらに、下記非特許文献２には、画素内に1bitのメモリーを設けて、そのメモリーに記録した情報によって画素の読み出しをスキップする撮像素子が開示されている。
また、下記非特許文献1には、下記特許文献１のように1画素に対して1個のA/D変換回路を設けるのではなく、16×16画素に対して16個のA/D変換回路を形成し、このブロック毎に露光時間を制御する撮像素子が開示されている。
さらに、下記非特許文献２には、画素内に1bitのメモリーを設けて、そのメモリーに記録した情報によって画素の読み出しをスキップする撮像素子が開示されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】国際公開番号 WO2016/009832 A1
【非特許文献】
【0007】
【非特許文献1】T. Hirata et. al., “7.8 A 1-inch 17Mpixel 1000fps Block-Controlled Coded-Exposure Back-Illuminated Stacked CMOS Image Sensor for Computational Imaging and Adaptive Dynamic Range Control,” in 2021 IEEE International Solid- State Circuits Conference (ISSCC), San Francisco, CA, USA, Feb. 2021, pp. 120-122. doi: 10.1109/ISSCC42613.2021.9365740.
【非特許文献2】J. Zhang, J. P. Newman, X. Wang, C. S. Thakur, and J. Rattray, “A Closed-Loop, All-Electronic Pixel-Wise Adaptive Imaging System for High Dynamic Range Videography,” IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS, vol. 67, no. 6, p. 12, 2020.
【発明の概要】
【発明が解決しようとする課題】
【0008】
上記特許文献１に記載された技術においては、画素をA/D変換回路の面積より小さくすることが困難であるため、画素の小型化に限界があり、実際に報告されている画素の大きさは6.9μmと大きく、小型化の目的は達成されていない。
また、上記非特許文献１に記載された技術によれば、画素の大きさを2.8μmと小さくすることができることが知られているが、制御の単位は16×16画素と粗く、また、制御の手法はシャッターによる露光時間の制御に限られることから、画素読出しレートを一定に保つことを前提としつつ、空間解像度と時間解像度の２つの要素を変化させることはできていない。
さらに、上記非特許文献２に記載された技術によれば、間引き読み出しによる空間解像度の制御と、読み出しスキップによりフレームレートを調整する時間解像度の制御が可能であるが、1つの画素に対して7個のトランジスタが追加になり画素サイズを小さくすることが困難である。実際に、非特許文献２で報告されている画素の大きさは6.5μmサイズである。
また、上記非特許文献１に記載された技術によれば、画素の大きさを2.8μmと小さくすることができることが知られているが、制御の単位は16×16画素と粗く、また、制御の手法はシャッターによる露光時間の制御に限られることから、画素読出しレートを一定に保つことを前提としつつ、空間解像度と時間解像度の２つの要素を変化させることはできていない。
さらに、上記非特許文献２に記載された技術によれば、間引き読み出しによる空間解像度の制御と、読み出しスキップによりフレームレートを調整する時間解像度の制御が可能であるが、1つの画素に対して7個のトランジスタが追加になり画素サイズを小さくすることが困難である。実際に、非特許文献２で報告されている画素の大きさは6.5μmサイズである。
【0009】
このように、従来技術においては、原理的には空間解像度および時間解像度の制御が可能であるが、付加されるトランジスタの数が多く画素の小型化を達成できないものか、画素の小型化は可能であるものの制御の単位が粗いものかのいずれかとなっており、一般的にテレビカメラの撮像素子として用いられる5μmサイズより小型の画素を高精細に制御可能な撮像素子が望まれていた。
【0010】
ところで、現在の半導体製造技術ではトランジスタはウエハ面上にしか形成できないことから、画素サイズには内蔵するトランジスタの数が大きく影響する。一方で、近年では、配線を形成した面とは逆の面から光を入射させる裏面照射構造で撮像素子を製造することが一般的であり、かつ、配線層は４層以上の多層で形成することが可能であることから、画素サイズには、配線形成に伴う制約は小さい。
このため、画素サイズの小型化を実現するためには、1画素あたりのトランジスタ数を抑えることが重要である。
このため、画素サイズの小型化を実現するためには、1画素あたりのトランジスタ数を抑えることが重要である。
【0011】
近年では、複数の画素（フォトダイオードＰＤ）が１つのフローティングディフュージョンＦＤ、増幅トランジスタＳＦ、選択トランジスタＳＬを共有する共有画素構造を取ることによって、画素（フォトダイオード）あたりのトランジスタの数を抑えることが一般的となっており、感度の低下やばらつきを抑えながら所望する機能を実現するためには、各共有画素あたりのトランジスタの数を一定かつ可能な限り小さく抑えることが望ましい。当然ながら、機能を追加するにあたり最も望ましいのは繰り返し単位である共有画素構造１つあたりの追加トランジスタの数を１個に抑制することが可能な構造とすることである。
本発明は、共有画素構造１つあたりに追加するトランジスタを１個に抑制して小型化を図りつつ、空間解像度と時間解像度の２つの要素をより細かく制御し得る構造を備えた撮像素子を提供することを目的とするものである。
本発明は、共有画素構造１つあたりに追加するトランジスタを１個に抑制して小型化を図りつつ、空間解像度と時間解像度の２つの要素をより細かく制御し得る構造を備えた撮像素子を提供することを目的とするものである。
【課題を解決するための手段】
【0012】
本発明の撮像素子は、
少なくとも、所定の数のフォトダイオードと、該フォトダイオードの各々に蓄積された電荷を直接的にまたは間接的にフローティングディフュージョンに読み出す、該フォトダイオードの各々に対応して設けられた転送ゲートトランジスタと、該フローティングディフュージョンを所定の電圧にリセットするリセットトランジスタと、該フローティングディフュージョンに読み出された電荷を、電圧として読み出すソースフォロワトランジスタとを備えた共有画素構造を、制御単位毎に所定の数だけ備え、
さらに前記共有画素構造の各々には、１つの転送ゲート制御トランジスタが設けられ、
該転送ゲート制御トランジスタは、ゲート端子を、転送タイミング信号線および転送ゲート制御信号線の一方に接続され、ソース端子およびドレイン端子の一方を、該転送タイミング信号線および該転送ゲート制御信号線の他方に接続され、該ソース端子および該ドレイン端子の他方を、前記転送ゲートトランジスタのゲート端子に接続されるように構成され、
前記制御単位の各々に含まれる前記共有画素構造の数がＮ個の場合に、各々の該共有画素構造に含まれる前記転送ゲートトランジスタの数はＮ個とされ、
各々の前記共有画素構造に設けられた前記１つの転送ゲート制御トランジスタは、各々の該共有画素構造に設けられたＮ個の前記転送ゲートトランジスタのうち、当該１つの転送ゲート制御トランジスタに対応する１つの該転送ゲートトランジスタのゲート端子の各々と接続され、当該転送ゲートトランジスタを駆動するように構成されていることを特徴とするものである。
また、前記共有画素構造が、該ソースフォロワトランジスタにより読み出された電圧を、出力信号線に出力する選択トランジスタを備えるように構成することが可能である。
少なくとも、所定の数のフォトダイオードと、該フォトダイオードの各々に蓄積された電荷を直接的にまたは間接的にフローティングディフュージョンに読み出す、該フォトダイオードの各々に対応して設けられた転送ゲートトランジスタと、該フローティングディフュージョンを所定の電圧にリセットするリセットトランジスタと、該フローティングディフュージョンに読み出された電荷を、電圧として読み出すソースフォロワトランジスタとを備えた共有画素構造を、制御単位毎に所定の数だけ備え、
さらに前記共有画素構造の各々には、１つの転送ゲート制御トランジスタが設けられ、
該転送ゲート制御トランジスタは、ゲート端子を、転送タイミング信号線および転送ゲート制御信号線の一方に接続され、ソース端子およびドレイン端子の一方を、該転送タイミング信号線および該転送ゲート制御信号線の他方に接続され、該ソース端子および該ドレイン端子の他方を、前記転送ゲートトランジスタのゲート端子に接続されるように構成され、
前記制御単位の各々に含まれる前記共有画素構造の数がＮ個の場合に、各々の該共有画素構造に含まれる前記転送ゲートトランジスタの数はＮ個とされ、
各々の前記共有画素構造に設けられた前記１つの転送ゲート制御トランジスタは、各々の該共有画素構造に設けられたＮ個の前記転送ゲートトランジスタのうち、当該１つの転送ゲート制御トランジスタに対応する１つの該転送ゲートトランジスタのゲート端子の各々と接続され、当該転送ゲートトランジスタを駆動するように構成されていることを特徴とするものである。
また、前記共有画素構造が、該ソースフォロワトランジスタにより読み出された電圧を、出力信号線に出力する選択トランジスタを備えるように構成することが可能である。
【0013】
ここで、上述した「所定の数」とは、「１個または複数個」の中から選択される任意の数を意味する。
また、「直接的にまたは間接的に」における「直接的に」とは、該フォトダイオードの各々に蓄積された電荷を、フローティングディフュージョンに読み出すためのトランジスタが、該フォトダイオードの各々に対応して設けられた転送ゲートトランジスタであることを意味するのに対し、「直接的にまたは間接的に」における「間接的に」とは、該フォトダイオードの各々に蓄積された電荷を、フローティングディフュージョンに読み出すためのトランジスタとして、該フォトダイオードの各々に対応して設けられた転送ゲートトランジスタの他、この転送ゲートトランジスタと組み合わせる他のトランジスタを備えることを意味し、フォトダイオードとフローティングディフュージョンとの間に、該転送ゲートトランジスタに加えて１個以上の所定のトランジスタを設け、該転送ゲートトランジスタと直列に備えることを意味する。例えば、該所定のトランジスタをグローバル転送トランジスタとして撮像素子に共通する信号線により駆動されるようにする。
また、「転送タイミング信号線および転送ゲート制御信号線の一方」と「転送タイミング信号線および転送ゲート制御信号線の他方」との用語は、「転送タイミング信号線および転送ゲート制御信号線の一方」が転送タイミング信号線であれば、「転送タイミング信号線および転送ゲート制御信号線の他方」は転送ゲート制御信号線となり、「転送タイミング信号線および転送ゲート制御信号線の一方」が転送ゲート制御信号線であれば、「転送タイミング信号線および転送ゲート制御信号線の他方」は転送タイミング信号線となることを意味する。
また、「ソース端子およびドレイン端子の一方」と「ソース端子およびドレイン端子の他方」との用語は、「ソース端子およびドレイン端子の一方」がソース端子であれば、「ソース端子およびドレイン端子の他方」はドレイン端子であり、「ソース端子およびドレイン端子の一方」がドレイン端子であれば、「ソース端子およびドレイン端子の他方」はソース端子であることを意味する。
また、「直接的にまたは間接的に」における「直接的に」とは、該フォトダイオードの各々に蓄積された電荷を、フローティングディフュージョンに読み出すためのトランジスタが、該フォトダイオードの各々に対応して設けられた転送ゲートトランジスタであることを意味するのに対し、「直接的にまたは間接的に」における「間接的に」とは、該フォトダイオードの各々に蓄積された電荷を、フローティングディフュージョンに読み出すためのトランジスタとして、該フォトダイオードの各々に対応して設けられた転送ゲートトランジスタの他、この転送ゲートトランジスタと組み合わせる他のトランジスタを備えることを意味し、フォトダイオードとフローティングディフュージョンとの間に、該転送ゲートトランジスタに加えて１個以上の所定のトランジスタを設け、該転送ゲートトランジスタと直列に備えることを意味する。例えば、該所定のトランジスタをグローバル転送トランジスタとして撮像素子に共通する信号線により駆動されるようにする。
また、「転送タイミング信号線および転送ゲート制御信号線の一方」と「転送タイミング信号線および転送ゲート制御信号線の他方」との用語は、「転送タイミング信号線および転送ゲート制御信号線の一方」が転送タイミング信号線であれば、「転送タイミング信号線および転送ゲート制御信号線の他方」は転送ゲート制御信号線となり、「転送タイミング信号線および転送ゲート制御信号線の一方」が転送ゲート制御信号線であれば、「転送タイミング信号線および転送ゲート制御信号線の他方」は転送タイミング信号線となることを意味する。
また、「ソース端子およびドレイン端子の一方」と「ソース端子およびドレイン端子の他方」との用語は、「ソース端子およびドレイン端子の一方」がソース端子であれば、「ソース端子およびドレイン端子の他方」はドレイン端子であり、「ソース端子およびドレイン端子の一方」がドレイン端子であれば、「ソース端子およびドレイン端子の他方」はソース端子であることを意味する。
【0014】
前記転送タイミング信号線からの転送タイミング信号が同時に入力される複数の画素が行方向および列方向の一方に配列され、かつ前記転送ゲート制御信号線からの転送ゲート制御信号が同時に入力される複数の画素が行方向および列方向の他方に配列されているものとすることができる。
ここで、「行方向および列方向の一方」と「行方向および列方向の他方」との用語は、「行方向および列方向の一方」が行方向であれば、「行方向および列方向の他方」は列方向となり、「行方向および列方向の一方」が列方向であれば、「行方向および列方向の他方」は行方向となることを意味する。
ここで、「行方向および列方向の一方」と「行方向および列方向の他方」との用語は、「行方向および列方向の一方」が行方向であれば、「行方向および列方向の他方」は列方向となり、「行方向および列方向の一方」が列方向であれば、「行方向および列方向の他方」は行方向となることを意味する。
【0015】
また、各々の前記共有画素構造に含まれるトランジスタが、Ｎ個の前記転送ゲートトランジスタと、各々１個の、前記リセットトランジスタ、前記ソースフォロワトランジスタ、前記選択トランジスタおよび前記転送ゲート制御トランジスタとからなるものとすることができる。
【0016】
また、前記制御単位の各々に含まれる前記共有画素構造の数が４個に設定され、各々の該共有画素構造に含まれる転送ゲートトランジスタの数が４個に設定したものとすることができる。
この場合において、前記制御単位の各々が、前記共有画素構造を、水平方向に２個、垂直方向に２個配列して構成することが可能である。
また、前記制御単位の各々が、前記共有画素構造を、水平方向および垂直方向の一方に１個、水平方向および垂直方向の他方に４個配列して構成することが可能である。
この場合において、前記制御単位の各々が、前記共有画素構造を、水平方向に２個、垂直方向に２個配列して構成することが可能である。
また、前記制御単位の各々が、前記共有画素構造を、水平方向および垂直方向の一方に１個、水平方向および垂直方向の他方に４個配列して構成することが可能である。
【発明の効果】
【0017】
本発明の撮像素子によれば、各制御単位に含まれる共有画素構造をＮ個とし、制御単位毎に、Ｎ２個の画素（フォトダイオード）を備えるとともに、共有画素構造の各々には、１つの転送ゲート制御トランジスタを追加し、この転送ゲート制御トランジスタは、ゲート端子を、転送タイミング信号線および転送ゲート制御信号線の一方に接続され、ソース端子もしくはドレイン端子の一方を、該転送タイミング信号線および該転送ゲート制御信号線の他方に接続され、該ソース端子および該ドレイン端子の他方を、前記転送ゲートトランジスタのゲート端子に接続されるように構成されている。また、転送ゲート制御トランジスタは、制御単位の各々に含まれる前記共有画素構造の数がＮ個の場合に、各々の該共有画素構造に含まれる転送ゲートトランジスタの数はＮ個とされ、各々の前記共有画素構造に設けられた前記１つの転送ゲート制御トランジスタは、各々の該共有画素構造に設けられたＮ個の前記転送ゲートトランジスタのうち、当該１つの転送ゲート制御トランジスタに対応する１つの転送ゲートトランジスタのゲート端子の各々と接続され、当該転送ゲートトランジスタを駆動するように構成している。
これにより、画素の信号を個別に読み出し、空間解像度を高める第１の読出し方式と、複数画素の信号を合算して読み出し、フレームレート（時間解像度）を高める第２の読出し方式とを任意に選択することを可能としている。
すなわち、共有画素構造１つあたりに追加するトランジスタを１個に抑制しつつ、各制御単位毎に、空間解像度と時間解像度の２つの要素をより細かく制御し得る撮像素子を提供することが可能となる。
これにより、画素の信号を個別に読み出し、空間解像度を高める第１の読出し方式と、複数画素の信号を合算して読み出し、フレームレート（時間解像度）を高める第２の読出し方式とを任意に選択することを可能としている。
すなわち、共有画素構造１つあたりに追加するトランジスタを１個に抑制しつつ、各制御単位毎に、空間解像度と時間解像度の２つの要素をより細かく制御し得る撮像素子を提供することが可能となる。
【図面の簡単な説明】
【0018】
【図1】実施形態１に係る撮像素子の回路構成を示す概略図である。
【図3】実施形態１に係る撮像素子において、各駆動信号のタイミングチャートを示すものである。
【図4】実施形態１の変形例に係る撮像素子の回路構成を示す概略図である。
【図5】実施形態２に係る撮像素子の回路構成を示す概略図である。
【図7】実施形態２の変形例に係る撮像素子の各制御単位の構成を簡略化して示す模式図である。
【図8】実施形態３に係る撮像素子の制御単位の構成を簡略化して示す模式図である。
【図9】従来技術に係る撮像素子の回路構成を示す概略図である。
【発明を実施するための形態】
【0019】
以下、本発明の実施形態に係る撮像素子について、図面を参照しながら説明する。
（実施形態１）
最初に、実施形態１（Ｎ＝２（Ｎは各制御単位中の共有画素構造の数：以下同じ））に係る撮像素子１００の基本的な構成を、図１を参照しつつ、また、従来技術（Ｎ＝２）に係る撮像素子４００の基本的な構成を示す図９と比較しつつ説明する。なお、図２は、実施形態１に係る撮像素子１００の１つの共有画素構造１０を拡大して示すものである。
なお、本実施形態において、図９に示す従来技術のものと、機能が略同様とされている部材については、同様の符号を付して表す。
すなわち、本実施形態に係る撮像素子１００は、フォトダイオード（光電変換部：ＰＤ）を各々有する複数の画素をアレイ状に配してなる画素アレイ領域を備え、行方向(図中横方向)に配列された画素および列方向(図中縦方向)に配列された画素を駆動することにより、該画素に蓄積された電荷を信号として読みだすように構成されている。
（実施形態１）
最初に、実施形態１（Ｎ＝２（Ｎは各制御単位中の共有画素構造の数：以下同じ））に係る撮像素子１００の基本的な構成を、図１を参照しつつ、また、従来技術（Ｎ＝２）に係る撮像素子４００の基本的な構成を示す図９と比較しつつ説明する。なお、図２は、実施形態１に係る撮像素子１００の１つの共有画素構造１０を拡大して示すものである。
なお、本実施形態において、図９に示す従来技術のものと、機能が略同様とされている部材については、同様の符号を付して表す。
すなわち、本実施形態に係る撮像素子１００は、フォトダイオード（光電変換部：ＰＤ）を各々有する複数の画素をアレイ状に配してなる画素アレイ領域を備え、行方向(図中横方向)に配列された画素および列方向(図中縦方向)に配列された画素を駆動することにより、該画素に蓄積された電荷を信号として読みだすように構成されている。
【0020】
まず、比較対象である従来技術による撮像素子４００について説明する。この撮像素子４００は、図９に示すように、各制御単位中の共有画素構造の数は２個でＮ＝２であることから、２個のフォトダイオードＰＤ（以下、単にＰＤと称する）と、１個のフローティングディフュージョンＦＤ（以下、単にＦＤと称する）と、２個の転送ゲートトランジスタＴＧ（以下、単にＴＧと称する）、１個のリセットトランジスタＲＴ（以下、単にＲＴと称する）、１個のソースフォロワトランジスタＳＦ（以下、単にＳＦと称する）、および１個の選択トランジスタＳＬ（以下、単にＳＬと称する）からなる計５個のトランジスタとにより構成される。ここで、図９においては、各トランジスタが、１個のゲートによって表され、その両端の拡散層の間の高抵抗状態と低抵抗状態を制御する構造が簡略化して表示されている（図１についても同様）。
【0021】
図９において、図面最上行に位置するＰＤを第１ＰＤ（ｋ＝１）、その下の行に位置するＰＤを第２ＰＤ（ｋ＝２）と定義すると、第１ＰＤは第１のＴＧタイミング信号（ＴＧ（ｙ））によって、また、第２ＰＤは第２のＴＧタイミング信号（ＴＧ（ｙ＋１））によって、対応する第１ＴＧおよび第２ＴＧのゲート電圧が制御され、電荷がＰＤからＦＤに読み出される。共有画素構造４０の最上行に並ぶ第１ＴＧは全て同一の第１のＴＧタイミング信号（ＴＧ（ｙ））によって、第２ＴＧは全て同一の第２のタイミング信号（ＴＧ（ｙ＋１））によって制御されることから、同一行の共有画素構造４０は全て、同一の動作を行うことになる。
【0022】
これに対し、図１、２に示す実施形態１の撮像素子１００においては、各共有画素構造１０につき１個の転送ゲート制御トランジスタＴＧＣ(以下、単にＴＧＣと称する)が追加され、かつＮ＝２であることから、各制御単位には、２個の横方向に並ぶ共有画素構造（第１共有画素構造、第２共有画素構造）が設けられており、制御単位の繰り返しによって画素アレイが形成されている。
【0023】
ここで、撮像素子１００の１共有画素構造１０の構成を、図１の一部拡大図である図２を用いて説明しておく。
図９に示す従来技術による撮像素子と同様に、ＰＤに蓄積された信号電荷は、ＴＧ（第１ＴＧ、第２ＴＧ）のゲート電圧を高電位にすることによって、ＦＤに転送されるが、本実施形態においては、画素毎、もしくは同一の制御を行う画素群毎に、ＴＧのゲート端子の電位を制御するＴＧＣが設けられている。
図９に示す従来技術による撮像素子と同様に、ＰＤに蓄積された信号電荷は、ＴＧ（第１ＴＧ、第２ＴＧ）のゲート電圧を高電位にすることによって、ＦＤに転送されるが、本実施形態においては、画素毎、もしくは同一の制御を行う画素群毎に、ＴＧのゲート端子の電位を制御するＴＧＣが設けられている。
【0024】
このＴＧＣのゲート端子は、行毎に設けられたＴＧタイミング信号線(ＴＧ(ｙ))によって、また、ドレイン端子（またはソース端子）は、垂直信号線と同数配置されたＴＧ制御信号線（ＴＧＣｎ（ｘ））（ｎは自然数）に各々接続され、さらに、このＴＧＣのソース端子（またはドレイン端子）は上述したようにＴＧのゲート端子に、各々接続される。なお、以下の説明においては、ソース端子またはドレイン端子は、単にソースまたはドレインと簡略化して称したり、一方の拡散層、他方の拡散層と称することがあるが、いずれも同義である。
【0025】
上述した内容を、１つの制御単位の中の構成として説明すると、図１に示すように、制御単位（ｙ,ｘ）中で左方に配された共有画素構造（第１共有画素構造１０Ａ）に追加された第１ＴＧＣの一方の拡散層には第１ＴＧ制御信号（ＴＧＣ１（ｘ））が、ゲートにはＴＧタイミング信号（ＴＧ（ｙ））が、他方の拡散層には当該制御単位（ｙ,ｘ）に含まれる、第１共有画素構造１０Ａおよび第２共有画素構造１０Ｂにおける第１ＴＧのゲートが、各々接続されている。
【0026】
他方、制御単位（ｙ,ｘ）中で右方に描かれた共有画素構造（第２共有画素構造１０Ｂ）に追加された第２ＴＧＣの一方の拡散層には第２ＴＧ制御信号（ＴＧＣ２（ｘ））が、ゲートにはＴＧタイミング信号（ＴＧ（ｙ））が、他方の拡散層には当該制御単位（ｙ,ｘ）に含まれる、第１共有画素構造１０Ａおよび第２共有画素構造１０Ｂにおける第２ＴＧのゲートが、各々接続されている。
なお、水平方向（行方向）に並ぶ制御単位に含まれる、各共有画素構造１０のＴＧＣには、同一のＴＧタイミング信号（ＴＧ（ｙ））が接続されていることから、共有画素構造１０を水平方向（行方向）に横切るＴＧタイミング信号の本数は２本から１本に削減されている。
なお、水平方向（行方向）に並ぶ制御単位に含まれる、各共有画素構造１０のＴＧＣには、同一のＴＧタイミング信号（ＴＧ（ｙ））が接続されていることから、共有画素構造１０を水平方向（行方向）に横切るＴＧタイミング信号の本数は２本から１本に削減されている。
【0027】
このように構成された実施形態１の特徴的な構造によれば、該ＴＧタイミング信号の入力に応じて、従来技術では得られない、以下の如き４つの異なる出力結果を選択することができる。
（１）制御単位に接続されたＴＧ制御信号線からの第１ＴＧ制御信号（ＴＧＣ１（ｘ））が第１ＴＧのソースまたはドレインに入力された場合には、第１ＴＧがＯＮ状態とされ制御単位内の第１ＰＤからＦＤへの電荷転送を行うことが可能となる。
（２）制御単位に接続されたＴＧ制御信号線からの第２ＴＧ制御信号（ＴＧＣ２（ｘ））が第２ＴＧのソースまたはドレインに入力された場合には、第２ＴＧがＯＮ状態とされ制御単位内の第２ＰＤからＦＤへの電荷転送を行うことが可能となる。
（３）また、第１ＴＧ制御信号（ＴＧＣ１（ｘ））と第２ＴＧ制御信号（ＴＧＣ２（ｘ））が共に入力された場合には、制御単位内の第１ＰＤおよび第２ＰＤからＦＤへの電荷転送が行われ、両者を合算した信号を読み出すことが可能である。
（４）また、第１ＴＧ制御信号（ＴＧＣ１（ｘ））と第２ＴＧ制御信号（ＴＧＣ２（ｘ））が共に入力されなかった場合には、制御単位内の第１ＰＤおよび第２ＰＤからＦＤへのいずれの電荷転送も行われず、露光および信号の蓄積を継続することも可能である。
（１）制御単位に接続されたＴＧ制御信号線からの第１ＴＧ制御信号（ＴＧＣ１（ｘ））が第１ＴＧのソースまたはドレインに入力された場合には、第１ＴＧがＯＮ状態とされ制御単位内の第１ＰＤからＦＤへの電荷転送を行うことが可能となる。
（２）制御単位に接続されたＴＧ制御信号線からの第２ＴＧ制御信号（ＴＧＣ２（ｘ））が第２ＴＧのソースまたはドレインに入力された場合には、第２ＴＧがＯＮ状態とされ制御単位内の第２ＰＤからＦＤへの電荷転送を行うことが可能となる。
（３）また、第１ＴＧ制御信号（ＴＧＣ１（ｘ））と第２ＴＧ制御信号（ＴＧＣ２（ｘ））が共に入力された場合には、制御単位内の第１ＰＤおよび第２ＰＤからＦＤへの電荷転送が行われ、両者を合算した信号を読み出すことが可能である。
（４）また、第１ＴＧ制御信号（ＴＧＣ１（ｘ））と第２ＴＧ制御信号（ＴＧＣ２（ｘ））が共に入力されなかった場合には、制御単位内の第１ＰＤおよび第２ＰＤからＦＤへのいずれの電荷転送も行われず、露光および信号の蓄積を継続することも可能である。
【0028】
このように、本実施形態によれば、制御単位毎に第１ＴＧ制御信号および第２ＴＧ制御信号の入力が可能とされているため、このような、第１ＰＤおよび第２ＰＤからの電荷転送の制御は制御単位毎に独立して行うことが可能である。また、図面中の垂直方向（列方向）の走査は時間差を伴って順次走査されるため、垂直方向の制御単位についても時間差を利用して独立して制御することが可能である。
【0029】
（実施形態１の制御手法）
図１、２に示す実施形態１の画素構造を用いて空間解像度および時間解像度を制御単位毎に制御する手法を、図３に示すタイミング図を用いて説明する。
図１に示す、実施形態１の画素構造は、説明の便宜のため、画素アレイ中の縦４画素、横４画素の一部領域を抜き出したものである。すなわち、実施形態１のものでは、１制御単位中の共有画素構造の数を表すＮが２とされており、共有画素構造を水平方向（行方向）に２個ずつ並べることで、垂直方向（列方向）に２画素、水平方向（行方向）に２画素配列したブロックが１制御単位とされている。
図１、２に示す実施形態１の画素構造を用いて空間解像度および時間解像度を制御単位毎に制御する手法を、図３に示すタイミング図を用いて説明する。
図１に示す、実施形態１の画素構造は、説明の便宜のため、画素アレイ中の縦４画素、横４画素の一部領域を抜き出したものである。すなわち、実施形態１のものでは、１制御単位中の共有画素構造の数を表すＮが２とされており、共有画素構造を水平方向（行方向）に２個ずつ並べることで、垂直方向（列方向）に２画素、水平方向（行方向）に２画素配列したブロックが１制御単位とされている。
【0030】
図１中には、４個の制御単位が並んでおり、この４個の制御単位を、(y,x)、(y,x+1）、（y+1,x）、および(y+1,x+1)と、垂直および水平方向のアドレスを用いて表現し、また、この制御単位中の画素は図面中の左上をｋ＝１、右上をｋ＝２、左下をｋ＝３、右下をｋ＝４と規定することで、制御単位の上記アドレスと併せて、(y,x,k)と表記するようにしている。
垂直方向のアドレスｙに対応して、ＴＧタイミング信号であるＴＧ(ｙ)およびＴＧ (ｙ＋１)、リセットタイミング信号ＲＴ(ｙ)およびＲＴ(ｙ＋１)、選択信号ＳＬ(ｙ)およびＳＬ(ｙ＋１)が図面左横方向から入力され、他方、水平方向のアドレスｘに対応して、ＴＧ制御信号である、ＴＧＣ１（ｘ）、ＴＧＣ２（ｘ）、ＴＧＣ１（ｘ＋１）、ＴＧＣ２（ｘ＋１）が図面下方から入力されている。
垂直方向のアドレスｙに対応して、ＴＧタイミング信号であるＴＧ(ｙ)およびＴＧ (ｙ＋１)、リセットタイミング信号ＲＴ(ｙ)およびＲＴ(ｙ＋１)、選択信号ＳＬ(ｙ)およびＳＬ(ｙ＋１)が図面左横方向から入力され、他方、水平方向のアドレスｘに対応して、ＴＧ制御信号である、ＴＧＣ１（ｘ）、ＴＧＣ２（ｘ）、ＴＧＣ１（ｘ＋１）、ＴＧＣ２（ｘ＋１）が図面下方から入力されている。
【0031】
画面上を垂直方向に移動する走査に合わせて、画素の電荷がＦＤに転送され順次読み出されることになるが、任意のスキャンｆおよび、その次のスキャン（ｆ＋１）において、ｙ行およびｙ＋１行の読出しタイミングとなったときの各信号への信号入力を図３に示す。
スキャンｆにおけるｙ行目の読み出しは、ＳＬ（ｙ）をＯＮ状態としてＳＬを導通状態としたうえで、ＲＴ（ｙ）をＯＮ状態としてＦＤをリセットした後に、ＴＧをＯＮ状態とするタイミングでＴＧ（ｙ）が入力される。
スキャンｆにおけるｙ行目の読み出しは、ＳＬ（ｙ）をＯＮ状態としてＳＬを導通状態としたうえで、ＲＴ（ｙ）をＯＮ状態としてＦＤをリセットした後に、ＴＧをＯＮ状態とするタイミングでＴＧ（ｙ）が入力される。
【0032】
このＴＧ（ｙ）がＯＮ状態となるタイミングで、所定のスキャンｆの第ｙ行の転送タイミングに合わせて、ＴＧＣ１（ｘ）、ＴＧＣ１（ｘ＋１）およびＴＧＣ２（ｘ＋１）を入力すると、制御単位(y,x)においては画素(y,x,1)の電荷が読み出されて出力信号線１（ｘ）に出力され、画素(y,x,2)の電荷が読み出されて出力信号線２（ｘ）に出力される。
一方、制御単位(y,x+1)においては、画素(y,x+1,1)と画素(y,x+1,3)の電荷が合算され、読み出されて出力信号線１（ｘ＋１）に出力され、画素(y,x+1,2)と画素(y,x+1,4)の電荷が合算され、読み出されて出力信号線２（ｘ＋１）に出力される。
一方、制御単位(y,x+1)においては、画素(y,x+1,1)と画素(y,x+1,3)の電荷が合算され、読み出されて出力信号線１（ｘ＋１）に出力され、画素(y,x+1,2)と画素(y,x+1,4)の電荷が合算され、読み出されて出力信号線２（ｘ＋１）に出力される。
【0033】
すなわち、スキャンｆで読み出される信号は、画素(y,x,1)、画素(y,x,2)、画素(y,x+1,1)と画素(y,x+1,3)の合算、 画素(y,x+1,2)と画素(y,x+1,4)の合算、 画素(y+1,x,1)、 画素(y+1,x,2)、 画素(y+1,x+1,1)、 画素(y+1,x+1,2)の各電荷が読み出される。
【0034】
スキャンｆ＋1ではＴＧ制御信号の入力が、スキャンｆとは変化しており、画素(y,x,3)、 画素(y,x,4)、 画素(y,x+1,1)と画素(y,x+1,3)の合算、 画素(y,x+1,2)と画素(y,x+1,4)の合算、 画素(y+1,x,3)、 画素(y+1,x,4)、 画素(y+1,x+1,3)、 画素(y+1,x+1,4)の各電荷が読み出される。
【0035】
以上をまとめると、制御単位(y,x)、(y+1,x)、(y+1,x+1)においてはスキャンｆ、スキャンｆ＋１の２回のスキャンを用いて全ての画素が個別に読み出され、このパターンが繰り返された場合には露光時間はスキャン２周期分となる。
一方で制御単位(y,x+1)においては、スキャンｆ、スキャンｆ＋１のいずれにおいても、制御単位内の縦方向に並ぶ２画素が合算して読み出され、露光時間はスキャン１周期となる。
一方で制御単位(y,x+1)においては、スキャンｆ、スキャンｆ＋１のいずれにおいても、制御単位内の縦方向に並ぶ２画素が合算して読み出され、露光時間はスキャン１周期となる。
【0036】
すなわち、制御単位(y,x)、(y+1,x)、(y+1,x+1)においては空間解像度が高く時間解像度が低い映像が得られ、制御単位(y,x+1)においては空間解像度が合算によって低くなる代わりに時間解像度の高い映像を得ることができる。
さらに２種類の撮像方式は、Ｘアドレス方向（図面横方向、行方向）にはＴＧ制御信号によって、他方、Ｙアドレス方向（図面縦方向、列方向）にはスキャンによる時分割で制御されることから、任意の制御単位に対して任意の方式を指定して信号の読み出しを行うことが可能である。
さらに２種類の撮像方式は、Ｘアドレス方向（図面横方向、行方向）にはＴＧ制御信号によって、他方、Ｙアドレス方向（図面縦方向、列方向）にはスキャンによる時分割で制御されることから、任意の制御単位に対して任意の方式を指定して信号の読み出しを行うことが可能である。
【0037】
（実施形態１の変形例）
図４に実施形態１の変形例を示す。この変形例も実施形態１と同様に、Ｎ＝２とされており、従来技術と比べ、１つの共有画素構造について１個のＴＧＣが追加されている。ただし、実施形態１のものとは、ＴＧタイミング信号が該ＴＧＣの一方の拡散層に入力され、かつ第１ＴＧ制御信号ＴＧＣ１（ｘ）および第２ＴＧ制御信号ＴＧＣ２（ｘ）が第１´ＴＧＣおよび第２´ＴＧＣのゲート端子に入力されている点において異なっている。
本変形例においても実施形態１と同様に、ＴＧタイミング信号と第ｋＴＧ制御信号が同時に入力された場合に制御単位内の第ｋＴＧが制御され、第ｋＰＤからＦＤに電荷転送が行われる動作および作用効果は同じであるため、詳細な説明は省略する。
図４に実施形態１の変形例を示す。この変形例も実施形態１と同様に、Ｎ＝２とされており、従来技術と比べ、１つの共有画素構造について１個のＴＧＣが追加されている。ただし、実施形態１のものとは、ＴＧタイミング信号が該ＴＧＣの一方の拡散層に入力され、かつ第１ＴＧ制御信号ＴＧＣ１（ｘ）および第２ＴＧ制御信号ＴＧＣ２（ｘ）が第１´ＴＧＣおよび第２´ＴＧＣのゲート端子に入力されている点において異なっている。
本変形例においても実施形態１と同様に、ＴＧタイミング信号と第ｋＴＧ制御信号が同時に入力された場合に制御単位内の第ｋＴＧが制御され、第ｋＰＤからＦＤに電荷転送が行われる動作および作用効果は同じであるため、詳細な説明は省略する。
【0038】
（実施形態２）
図５は、上記Ｎが４とされた場合の実施形態２に係る撮像素子の概略を示すものである。
また、図６は、図５の各構成を簡略化して示すものである。すなわち、各共有画素構造中に追加されたＴＧＣの対応番号を丸で囲って示すようにし、また、各共有画素構造中の各フォトダイオードの対応番号を四角で囲って示すようにしている。
また各制御単位を点線で囲って示しており、この中に含まれるフォトダイオード（□で囲まれている）が、含まれる同番号のＴＧＣ（〇で囲まれている）によって制御される（４つの□と１つの〇で１つの共有画素構造が表される）ことを示している。
図５は、上記Ｎが４とされた場合の実施形態２に係る撮像素子の概略を示すものである。
また、図６は、図５の各構成を簡略化して示すものである。すなわち、各共有画素構造中に追加されたＴＧＣの対応番号を丸で囲って示すようにし、また、各共有画素構造中の各フォトダイオードの対応番号を四角で囲って示すようにしている。
また各制御単位を点線で囲って示しており、この中に含まれるフォトダイオード（□で囲まれている）が、含まれる同番号のＴＧＣ（〇で囲まれている）によって制御される（４つの□と１つの〇で１つの共有画素構造が表される）ことを示している。
【0039】
従来技術（不図示）における、上記Ｎが４である場合の共有画素構造は、４個のＰＤと、１個のＦＤと、４個のＴＧ、１個のＲＴ、１個のＳＦおよび１個のＳＬの計７個のトランジスタと、により構成されている。ここで、各共有画素構造において、図面中で左上に位置するＰＤを第１ＰＤ(ｋ＝１)、図面中で右上に位置するＰＤを第２ＰＤ(ｋ＝２)、図面中で左下に位置するＰＤを第３ＰＤ(ｋ＝３)、図面中で右下に位置するＰＤを第４ＰＤ(ｋ＝４)と定義すると、第ｋのＴＧタイミング信号によって、対応する第ｋＴＧのゲート電圧が制御され、電荷が第ｋＰＤからＦＤに読み出される（ｋは１～４の何れかの自然数）。
水平方向（行方向）に並ぶ各共有画素構造に含まれる第ｋＴＧは全て同一の第ｋタイミング信号によって制御されることから、同一行の共有画素構造は全て、同一の動作を行うことになる。
水平方向（行方向）に並ぶ各共有画素構造に含まれる第ｋＴＧは全て同一の第ｋタイミング信号によって制御されることから、同一行の共有画素構造は全て、同一の動作を行うことになる。
【0040】
これに対し、実施形態２に係る撮像素子の画素構造は、上記従来技術に比して、１共有画素構造について１個のトランジスタ（ＴＧＣ）が追加される点で相違している。またＮは４であるため、水平方向に２個、垂直方向に２個で合計４個の共有画素構造によって１制御単位が形成されており、このような制御単位（ｙ,ｘ）の２次元的な繰り返しにより画素アレイが形成されている。
【0041】
各制御単位において、図面中で左上に描かれた共有画素構造（第１共有画素構造２０Ａ）に配されたＴＧＣ（第１ＴＧＣ）において、ゲートには第１ＴＧ制御信号線（ＴＧＣ１（ｘ））が、一方の拡散層（ソースまたはドレイン）にはＴＧタイミング信号線（ＴＧ（ｙ））が、他方の拡散層（ソースまたはドレイン）にはこの制御単位の各共有画素構造に１つずつ配された４個の第１ＴＧのゲートが、各々接続されている。
【0042】
また、各制御単位において、図面中で右上に描かれた共有画素構造（第２共有画素構造２０Ｂ）に配されたＴＧＣ（第２ＴＧＣ）において、ゲートには第２ＴＧ制御信号線（ＴＧＣ２（ｘ））が、一方の拡散層（ソースまたはドレイン）にはＴＧタイミング信号線（ＴＧ（ｙ））が、他方の拡散層（ソースまたはドレイン）にはこの制御単位の各共有画素構造に１つずつ配された４個の第２ＴＧのゲートが、各々接続されている。
【0043】
また、各制御単位において、図面中で左下に描かれた共有画素構造（第３共有画素構造２０Ｃ）に配されたＴＧＣ（第３ＴＧＣ）において、ゲートには第３ＴＧ制御信号線（ＴＧＣ３（ｘ））が、一方の拡散層（ソースまたはドレイン）にはＴＧタイミング信号線（ＴＧ（ｙ））が、他方の拡散層（ソースまたはドレイン）にはこの制御単位の各共有画素構造に１つずつ配された４個の第３ＴＧのゲートが、各々接続されている。
【0044】
また、各制御単位において、図面中で右下に描かれた共有画素構造（第４共有画素構造２０Ｄ）に配されたＴＧＣ（第４ＴＧＣ）において、ゲートには第４ＴＧ制御信号線（ＴＧＣ４（ｘ））が、一方の拡散層（ソースまたはドレイン）にはＴＧタイミング信号線（ＴＧ（ｙ））が、他方の拡散層（ソースまたはドレイン）にはこの制御単位の各共有画素構造に１つずつ配された４個の第４ＴＧのゲートが、各々接続されている。
【0045】
このように、水平方向（行方向）に並ぶ各共有画素構造に１つずつ配されたＴＧＣには同一のＴＧタイミング信号が接続されていることから、共有画素構造を水平方向に横切るＴＧタイミング信号の、１共有画素構造についての本数は従来技術での４本から０．５本に大幅に削減されている。
このように構成された実施形態２の特徴的な構造によれば、該ＴＧタイミング信号の入力に応じて、従来技術では得られない、以下の如き、特徴的な出力結果（１）～（３）を得ることができる。
このように構成された実施形態２の特徴的な構造によれば、該ＴＧタイミング信号の入力に応じて、従来技術では得られない、以下の如き、特徴的な出力結果（１）～（３）を得ることができる。
【0046】
（１）制御単位に対して、ＴＧタイミング信号の入力に合わせて、第ｋＴＧ制御信号が入力された場合には、制御単位内の第ｋＰＤからＦＤへの電荷転送を行うことが可能となる。
（２）また、第１から第４までの４つのＴＧ制御信号のうち複数が同時に入力された場合には、制御単位内の第１から第４までの４つのＰＤのうち該当するＰＤから共に電荷転送が行われ、それらを合算した信号を読み出すことが可能である。
（３）また、第１から第４までの４つのＴＧ制御信号のうちいずれのＴＧ制御信号も入力されなかった場合には、制御単位内の第１から第４までの４つのＰＤのうちいずれのＰＤからの電荷転送も行われず、露光および信号の蓄積を継続することも可能である。
（２）また、第１から第４までの４つのＴＧ制御信号のうち複数が同時に入力された場合には、制御単位内の第１から第４までの４つのＰＤのうち該当するＰＤから共に電荷転送が行われ、それらを合算した信号を読み出すことが可能である。
（３）また、第１から第４までの４つのＴＧ制御信号のうちいずれのＴＧ制御信号も入力されなかった場合には、制御単位内の第１から第４までの４つのＰＤのうちいずれのＰＤからの電荷転送も行われず、露光および信号の蓄積を継続することも可能である。
【0047】
このように、本実施形態によれば、制御単位毎に第１ＴＧ制御信号から第４ＴＧ制御信号までの４つのＴＧ制御信号の中から任意の信号入力を選択可能とされているため、このような、第１ＰＤから第４ＰＤまでの電荷転送の制御は制御単位毎に独立して行うことが可能である。また、図面中の垂直方向（列方向）の走査は時間差を伴って順次走査されるため、垂直方向の制御単位についても時間差を利用して独立して制御することが可能である。
また、Ｎ＝４の本実施形態においても、上記実施形態１の変形例と同様に、ＴＧタイミング信号とＴＧ制御信号について、入力するＴＧ制御トランジスタ（ＴＧＣ）の端子を逆に設定した変形例とすることも可能である。
また、Ｎ＝４の本実施形態においても、上記実施形態１の変形例と同様に、ＴＧタイミング信号とＴＧ制御信号について、入力するＴＧ制御トランジスタ（ＴＧＣ）の端子を逆に設定した変形例とすることも可能である。
【0048】
（実施形態２の変形例）
図６と同様の表示スタイルによって、実施形態２の変形例を図７に示す。この変形例も実施形態２と同様に、Ｎ＝４とされており、従来技術と比べ、１つの共有画素構造について１個のＴＧＣが追加されている。ただし、実施形態２の各制御単位は、水平方向（行方向）に２個、垂直方向（列方向）に２個の、共有画素構造を配列することで構成されているが、本変形例は、水平方向（行方向）に４個、垂直方向（列方向）に１個の共有画素構造を配列して構成されている。
図６と同様の表示スタイルによって、実施形態２の変形例を図７に示す。この変形例も実施形態２と同様に、Ｎ＝４とされており、従来技術と比べ、１つの共有画素構造について１個のＴＧＣが追加されている。ただし、実施形態２の各制御単位は、水平方向（行方向）に２個、垂直方向（列方向）に２個の、共有画素構造を配列することで構成されているが、本変形例は、水平方向（行方向）に４個、垂直方向（列方向）に１個の共有画素構造を配列して構成されている。
【0049】
（実施形態３）
実施形態３は、上記Ｎが８である場合の撮像素子である。実施形態３の概念図を、図６、７と同様の表示スタイルによって図８に示す。
すなわち、各共有画素構造中に追加されたＴＧＣの対応番号を丸で囲って示すようにし、また、各共有画素構造中の各フォトダイオードの対応番号を四角で囲って示すようにしている。
図８に示すように、この制御単位（ｘ,ｙ）中には、水平方向（行方向）に２個、垂直方向（列方向）に４個の、合計８つの共有画素構造が配されており、各共有画素構造中に配されたＴＧＣが、その丸に囲まれた番号に対応する、各共有画素構造中の同じ番号を付されたＰＤ（およびＴＧ）を制御することが示されている。
実施形態３は、上記Ｎが８である場合の撮像素子である。実施形態３の概念図を、図６、７と同様の表示スタイルによって図８に示す。
すなわち、各共有画素構造中に追加されたＴＧＣの対応番号を丸で囲って示すようにし、また、各共有画素構造中の各フォトダイオードの対応番号を四角で囲って示すようにしている。
図８に示すように、この制御単位（ｘ,ｙ）中には、水平方向（行方向）に２個、垂直方向（列方向）に４個の、合計８つの共有画素構造が配されており、各共有画素構造中に配されたＴＧＣが、その丸に囲まれた番号に対応する、各共有画素構造中の同じ番号を付されたＰＤ（およびＴＧ）を制御することが示されている。
【0050】
このように、本実施形態によれば、上記実施形態１、２等と同様の作用により、第１ＰＤから第８ＰＤまでの電荷転送の制御が水平方向（行方向）の制御単位毎に独立して行うことが可能である。また、図面中の垂直方向（列方向）の走査は時間差を伴って順次走査されるため、垂直方向の制御単位についても時間差を利用して独立して制御することが可能である。
【0051】
（変更態様）
本発明の撮像素子としては上記実施形態のものに限られるものではなく、その他の種々の態様のものに変更が可能である。例えば、上記実施形態のものでは、１画素を４つのトランジスタで構成する４トランジスタ型（選択トランジスタを設ける代わりに、ソースフォロワトランジスタのVDDの電位を制御することで選択トランジスタの機能を備えるようにしたタイプのものを含む）をベースとしているが、１画素を５つのトランジスタで構成する５トランジスタ型をベースとすることも可能である。
５トランジスタ型とは、上記４トランジスタ型の４種のトランジスタに加え、グローバル転送トランジスタを備えたものである。このグローバル転送トランジスタは、各フォトダイオードに蓄積された電荷を、フォトダイオードの個数と同数だけ設けられた電荷蓄積ノードに読み出すトランジスタ（フォトダイオードの個数と同数だけ設けられている）である。なお、これら複数の電荷蓄積ノードの電荷は転送ゲートトランジスタによってフローティングディフュージョンに読み出されることになる。
また、すべてのグローバル転送トランジスタは、転送タイミング信号の一走査の終了時点から次の走査の開始時点までの間に同一のタイミングで駆動されることになる。
本発明の撮像素子としては上記実施形態のものに限られるものではなく、その他の種々の態様のものに変更が可能である。例えば、上記実施形態のものでは、１画素を４つのトランジスタで構成する４トランジスタ型（選択トランジスタを設ける代わりに、ソースフォロワトランジスタのVDDの電位を制御することで選択トランジスタの機能を備えるようにしたタイプのものを含む）をベースとしているが、１画素を５つのトランジスタで構成する５トランジスタ型をベースとすることも可能である。
５トランジスタ型とは、上記４トランジスタ型の４種のトランジスタに加え、グローバル転送トランジスタを備えたものである。このグローバル転送トランジスタは、各フォトダイオードに蓄積された電荷を、フォトダイオードの個数と同数だけ設けられた電荷蓄積ノードに読み出すトランジスタ（フォトダイオードの個数と同数だけ設けられている）である。なお、これら複数の電荷蓄積ノードの電荷は転送ゲートトランジスタによってフローティングディフュージョンに読み出されることになる。
また、すべてのグローバル転送トランジスタは、転送タイミング信号の一走査の終了時点から次の走査の開始時点までの間に同一のタイミングで駆動されることになる。
【0052】
また、上記本実施形態の撮像素子と同様の規則に従って、より多くの共有画素構造を有する制御単位を備えた撮像素子を構築することもできる。その場合の共有画素構造の水平方向の数と垂直方向の数の比率は、適宜に設定することが可能である。一方、本発明の撮像素子を、１つの共有画素構造を有する制御単位を備えたものにより構築することもできる。
また、上述した各実施形態に係る撮像素子の画素は、電子蓄積型の画素を前提としており、画素を構成する各トランジスタは、NMOS型であるものとして説明をしているが、各トランジスタをPMOS型で構成し、各信号の高電位および低電位を互いに入れ替えて撮像素子を形成することも可能である。
また、上述した各実施形態に係る撮像素子の画素は、電子蓄積型の画素を前提としており、画素を構成する各トランジスタは、NMOS型であるものとして説明をしているが、各トランジスタをPMOS型で構成し、各信号の高電位および低電位を互いに入れ替えて撮像素子を形成することも可能である。
【符号の説明】
【0053】
１０、１０´、１０Ａ、１０Ｂ、２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、４０ 共有画素構造
１００、１００´、２００、２００´、３００、４００ 撮像素子
ＰＤ フォトダイオード
ＦＤ フローティングディフュージョン
ＴＧ ＴＧトランジスタ（転送トランジスタ）
ＴＧＣ ＴＧ制御トランジスタ（転送制御トランジスタ）
ＲＴ リセットトランジスタ
ＳＦ ソースフォロワトランジスタ
ＳＬ 選択トランジスタ
１００、１００´、２００、２００´、３００、４００ 撮像素子
ＰＤ フォトダイオード
ＦＤ フローティングディフュージョン
ＴＧ ＴＧトランジスタ（転送トランジスタ）
ＴＧＣ ＴＧ制御トランジスタ（転送制御トランジスタ）
ＲＴ リセットトランジスタ
ＳＦ ソースフォロワトランジスタ
ＳＬ 選択トランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】