特開 2023-177109 入出力制御方法、入出力制御プログラム、及び入出力制御装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023177109

(43)【公開日】2023-12-13

(54)【発明の名称】入出力制御方法、入出力制御プログラム、及び入出力制御装置

(51)【国際特許分類】

   G06F 30/327 20200101AFI20231206BHJP

【ＦＩ】

G06F30/327

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022089832

(22)【出願日】2022-06-01

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＶＥＲＩＬＯＧ

(71)【出願人】

【識別番号】000004226

【氏名又は名称】日本電信電話株式会社

(71)【出願人】

【識別番号】504157024

【氏名又は名称】国立大学法人東北大学

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】小林 大祐

(72)【発明者】

【氏名】大森 優也

(72)【発明者】

【氏名】中村 健

(72)【発明者】

【氏名】ウィッデヤスーリヤ ハシタ ムトゥマラ

(72)【発明者】

【氏名】張山 昌論

(72)【発明者】

【氏名】岩崎 裕江

【テーマコード（参考）】

5B146

【Ｆターム（参考）】

5B146GA02

5B146GC02

(57)【要約】

【課題】入力サイクル数と出力サイクル数がそれぞれ異なり入出力が間欠的であったとしても、内部状態を持つＲＴＬモジュールをＯｐｅｎＣＬのパイプラインに組み込むことができる。
【解決手段】ＯｐｅｎＣＬカーネル２０は、ＲＴＬモジュール３０をライブラリとして所定のサイクル毎に呼び出し、データが有効である旨を示す有効フラグ、又はデータが無効である旨を示す無効フラグを、入力データと共にＲＴＬモジュール３０に対して入力し、ＲＴＬモジュール３０は、有効フラグ又は無効フラグを、出力データと共にＯｐｅｎＣＬカーネル２０に対して出力する。
【選択図】図２

【特許請求の範囲】

【請求項1】

ＯｐｅｎＣＬ（Ｏｐｅｎ Ｃｏｍｐｕｔｉｎｇ Ｌａｎｇｕａｇｅ）によって記述されたＯｐｅｎＣＬプログラムにおけるＯｐｅｎＣＬカーネルは、レジスタ転送レベルによって設計されたＲＴＬ回路をライブラリとして所定のサイクル毎に呼び出し、データが有効である旨を示す有効フラグ、又は前記データが無効である旨を示す無効フラグを、入力データと共に前記ＲＴＬ回路に対して入力し、
前記ＲＴＬ回路は、前記有効フラグ又は前記無効フラグを、出力データと共に前記ＯｐｅｎＣＬカーネルに対して出力する、
入出力制御方法。

【請求項2】

前記ＯｐｅｎＣＬカーネルは、前記ＲＴＬ回路が有効な前記入力データを要求している場合は、有効な前記入力データと共に前記有効フラグを入力し、前記ＲＴＬ回路が有効な前記入力データを要求していない場合は、無効な前記入力データと共に前記無効フラグを入力し、
前記ＲＴＬ回路は、前記ＯｐｅｎＣＬカーネルから前記有効フラグが入力された場合に、当該有効フラグと共に入力された有効な前記入力データを取り込み、前記ＯｐｅｎＣＬカーネルから前記無効フラグが入力された場合に、当該無効フラグと共に入力された無効な前記入力データを取り込まない、
請求項１に記載の入出力制御方法。

【請求項3】

前記ＲＴＬ回路は、前記出力データが有効である場合に、有効な当該出力データと共に前記有効フラグを出力し、前記出力データが無効である場合に、無効な当該出力データと共に前記無効フラグを出力し、
前記ＯｐｅｎＣＬカーネルは、前記ＲＴＬ回路から前記有効フラグが出力された場合に、当該有効フラグと共に出力された有効な前記出力データを記憶し、前記ＲＴＬ回路から前記無効フラグが出力された場合に、当該無効フラグと共に出力された無効な前記出力データは記憶しない、
請求項１に記載の入出力制御方法。

【請求項4】

前記ＲＴＬ回路が前記出力データを複数の出力ポートから出力する場合において、前記ＲＴＬ回路を包含するラッパーモジュールが、当該複数の出力ポートを１つの出力ポートに多重化し、前記出力データを前記ＯｐｅｎＣＬカーネルが提供する変数のビット幅に調節する、
請求項１に記載の入出力制御方法。

【請求項5】

前記ＲＴＬ回路は、前記ＯｐｅｎＣＬカーネルが有効な前記入力データを入力するサイクルの所定数前のサイクルにおいて、前記ＯｐｅｎＣＬカーネルに対して、有効な前記入力データを要求する入力要求フラグを出力し、
前記ＯｐｅｎＣＬカーネルは、前記入力要求フラグが出力された前記所定数後のサイクルにおいて、有効な前記入力データを前記ＲＴＬ回路に入力する、
請求項１に記載の入出力制御方法。

【請求項6】

前記ＯｐｅｎＣＬカーネルは、前記ＯｐｅｎＣＬカーネルが前記ＲＴＬ回路を呼び出した回数と前回前記ＯｐｅｎＣＬカーネルが前記ＲＴＬ回路を呼び出した際における前記回数との差分、及び前記ＲＴＬ回路が起動してからのサイクルの数と前回前記ＲＴＬ回路が起動してからのサイクルの数との差分のうち少なくとも一方が前記所定のサイクルと同一でない場合はエラーを通知する、
請求項１に記載の入出力制御方法。

【請求項7】

コンピュータを、ＯｐｅｎＣＬ（Ｏｐｅｎ Ｃｏｍｐｕｔｉｎｇ Ｌａｎｇｕａｇｅ）によって記述されたＯｐｅｎＣＬプログラムにおけるＯｐｅｎＣＬカーネルとして機能させるための入出力制御プログラムであって、
前記ＯｐｅｎＣＬカーネルは、レジスタ転送レベルによって設計されたＲＴＬモジュールをライブラリとして所定のサイクル毎に呼び出し、データが有効である旨を示す有効フラグ、又は前記データが無効である旨を示す無効フラグを、入力データと共に前記ＲＴＬモジュールに対して入力し、
前記ＲＴＬモジュールは、前記有効フラグ又は前記無効フラグを、出力データと共に前記ＯｐｅｎＣＬカーネルに対して出力する、
入出力制御プログラム。

【請求項8】

ＯｐｅｎＣＬ（Ｏｐｅｎ Ｃｏｍｐｕｔｉｎｇ Ｌａｎｇｕａｇｅ）によって記述されたＯｐｅｎＣＬプログラムにおけるＯｐｅｎＣＬカーネルを含む入出力制御装置であって、
前記ＯｐｅｎＣＬカーネルは、レジスタ転送レベルによって設計されたＲＴＬ回路をライブラリとして所定のサイクル毎に呼び出し、データが有効である旨を示す有効フラグ、又は前記データが無効である旨を示す無効フラグを、入力データと共に前記ＲＴＬ回路に対して入力し、
前記ＲＴＬ回路は、前記有効フラグ又は前記無効フラグを、出力データと共に前記ＯｐｅｎＣＬカーネルに対して出力する、
入出力制御装置。

【発明の詳細な説明】

【技術分野】

【0001】

開示の技術は、ＦＰＧＡ（Ｆｉｅｌｄ―Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を、ＯｐｅｎＣＬ（Ｏｐｅｎ Ｃｏｍｐｕｔｉｎｇ Ｌａｎｇｕａｇｅ）及びレジスタ転送レベル（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ：ＲＴＬ）で設計された言語で混合記述することにより設計する場合におけるデータの入出力制御方法、入出力制御プログラム、及び入出力制御装置に関する。

【背景技術】

【0002】

近年、様々なアプリケーションのハードウェアアクセラレーションを実現するデバイスとして、ＦＰＧＡが注目を集めている。従来のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）デバイスと異なり、ＦＰＧＡは書き換え可能な回路である。ＦＰＧＡにおける回路設計の手段として、従来のＡＳＩＣデバイスの設計でも用いられている、ＶｅｒｉｌｏｇＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）等のハードウェア記述言語で記述されたＲＴＬによる設計がある。また、近年では、ＦＰＧＡにおける回路設計の手段として、ＯｐｅｎＣＬ等の、Ｃ言語又はＣ＋＋言語をベースにした高級プログラミング言語で記述したソースコードからＲＴＬを生成する「高位合成」と呼ばれる設計手段が進展している。

【0003】

高位合成による設計は、よりハードウェアレベルに近いふるまいを記述するＲＴＬによる設計（以下、「ＲＴＬ設計」という）と対比して上位設計とも呼ばれる。高位合成による設計は、一般的なソフトウェア開発で用いられるＣ言語又はＣ＋＋言語をベースにしたプログラミングスタイルで記述可能なため、従来のＲＴＬ設計に比べて低コストで設計することが可能である。しかしながらＲＴＬ設計による回路と比べて、パフォーマンス性能が低下する場合、及びＦＰＧＡ内のリソース使用量が増える場合があるため、上位設計が完全にＲＴＬ設計を置き換えるところまでには至っていない。

【0004】

そこで、ＯｐｅｎＣＬによる上位設計と従来のＲＴＬ設計とを混合させてＦＰＧＡの回路を設計する場合がある。具体的に、既存のＲＴＬ設計の資産の活用をしたい場合、又はハイパフォーマンス性能を出したい回路ブロックにはＲＴＬ設計を行い、設計を柔軟に組み替える可能性がある場合、又はハイパフォーマンス性能が求められていない回路ブロックにはＯｐｅｎＣＬにより設計を行う場合がある。このように、ＯｐｅｎＣＬによる上位設計と従来のＲＴＬ設計とを混合させることで、設計コストの低廉化と必要なパフォーマンスを達成することの両立を目指すことが可能である。

【0005】

例えば、非特許文献１には、ＲＴＬによって設計された回路（以下、「ＲＴＬモジュール」という）をＯｐｅｎＣＬでプログラムに組み込む上で用いるＦＰＧＡ向けの開発キットが開示されている。この開発キットには、「ヘルパー関数方式」及び「ＩＯ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）チャネル方式」がある。ヘルパー関数方式では、ＯｐｅｎＣＬで記述されたＯｐｅｎＣＬプログラムのライブラリとしてＲＴＬモジュールを用いる。ＯｐｅｎＣＬプログラムでは、このライブラリ化されたＲＴＬモジュールを、ＯｐｅｎＣＬプログラムのカーネル関数（以下、「ＯｐｅｎＣＬカーネル関数」という）として呼び出して利用する。このＯｐｅｎＣＬカーネル関数をヘルパー関数という。一方、ＩＯチャネル方式は、ＲＴＬモジュールを他の外部ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ：回路設計データ）と同様に呼び出して利用する方式である。

【0006】

ヘルパー関数方式は、ＯｐｅｎＣＬカーネル関数としてＲＴＬモジュールを呼び出すことにより、通常のＯｐｅｎＣＬカーネル関数を利用する場合のプログラミングスタイルで利用できる。したがって、ヘルパー関数方式は、実装コスト、拡張性、及び移植性等の面でメリットがある。しかし、ヘルパー関数方式は、入出力手段が関数呼出しの形に制約され、かつ外部ＩＯ機能の制御が出来ないというデメリットがある。

【0007】

一方、ＩＯチャネル方式には、外部ＩＯ機能の実装も含めた柔軟な実装が可能であるというメリットがある。しかし、ＩＯチャネル方式には、ＯｐｅｎＣＬカーネル関数と接続するために、ＦＰＧＡボードの製造メーカから提供されているＢＳＰ（Ｂｏａｒｄ Ｓｕｐｐｏｒｔ Ｐａｃｋａｇｅ）の修正が必要であるというデメリットがある。また、ＩＯチャネル方式には、ＦＰＧＡボードを変えるたびに、当該ＦＰＧＡボードのＢＳＰに適合するようにＢＳＰの修正が必要となるというデメリットもある。

【0008】

そこで、特別に外部ＩＯ機能の制御が必要でない場合は、実装コスト、拡張性、及び移植性の面でメリットがあるヘルパー関数を採用している。

【先行技術文献】

【非特許文献】

【0009】

【非特許文献1】インテル株式会社、インテル（登録商標）FPGA SDK for OpenCLTMプロ・エディション:プログラミング・ガイド、２０１９年４月１日、ＵＲＬ：https://www.intel.co.jp/content/www/jp/ja/docs/programmable/683846/19-1/overview.html

【非特許文献2】藤田典久、大畠佑真、小林諒平、山口佳樹、朴泰祐、“ＯｐｅｎＣＬとＶｅｒｉｌｏｇ ＨＤＬの混合記述によるＦＰＧＡプログラミング“、情報処理学会研究報告 Ｖｏｌ．２０１７－ＨＰＣ－１５８ Ｎｏ．１６、２０１７年３月９日、ＵＲＬ：https://ipsj.ixsq.nii.ac.jp/ej/?action=repository_uri&item_id=177921&file_id=1&file_no=1

【発明の概要】

【発明が解決しようとする課題】

【0010】

ヘルパー関数方式による実装では、ＲＴＬモジュールはＯｐｅｎＣＬのパイプラインの中に組み込まれて動作する。そして、ＲＴＬモジュールがパイプラインに対してデータを入力する頻度ｉｉ（ｉｎｉｔｉａｔｉｏｎ ｉｎｔｅｒｖａｌ）は予め設定することができる。しかし、ｉｉを設定しても、ＲＴＬモジュールは必ずしも上記設定したｉｉ毎に、ＯｐｅｎＣＬカーネルからデータを受け取れるとは限らない。例えば、ＯｐｅｎＣＬカーネルにおける処理が複雑な場合、又はＲＴＬモジュールがデータを受け取る準備ができていない場合、ＲＴＬモジュールは連続的でなく間欠的にデータを受け取ることになる。また、ＲＴＬモジュールの処理タイミング、及びデータの出力タイミングの関係で、ＲＴＬモジュールから出力されたデータを間欠的にＯｐｅｎＣＬカーネルが受け取る場合もある。

【0011】

そこで、ＲＴＬモジュールにおける処理が終わったタイミングでＯｐｅｎＣＬカーネルが出力データを得られるよう、ＲＴＬモジュール内での処理のサイクル数に応じた遅延量としてのレイテンシ（ｌａｔｅｎｃｙ）を設定する必要がある。レイテンシは、コンフィグファイル（ｃｏｎｆｉｇｕｒａｔｉｏｎ ｆｉｌｅ）にサイクル数を記述することで設定される。しかし、このコンフィグファイルに記述するサイクル数は、入力から当該入力に対する出力までの１対１の関係を表す固定の値でしか設定できない、という課題がある。

【0012】

また、例えば、画像処理を行うＲＴＬモジュールは、複数個の画素等の複数の入力データに対する処理を所定のサイクル数をかけて実行し、複数の結果を出力する。このようなＲＴＬモジュールは、入力データの受け取りに所定の複数のサイクル数を要し、内部状態を持ちながら複数のサイクル数をかけて所定の処理を実行する。更に、このようなＲＴＬモジュールは、入力とは異なるサイクル数で結果を出力するよう設計されることがある。すなわち、このようなＲＴＬモジュールの入力サイクル数と出力サイクル数とは異なる。

【0013】

このように、入力サイクル数と出力サイクル数とがそれぞれ異なる上に、データの入出力を間欠的に行い、かつ内部状態を持つＲＴＬモジュールに対して、適切なレイテンシの設定ができないという課題がある。これにより、ＲＴＬモジュールが正確な入力データをもとに処理を実行できないという課題、及びＲＴＬモジュールが出力したデータを正確にＯｐｅｎＣＬカーネルに受け渡せないという課題があった。

【0014】

開示の技術は、上記の点に鑑みてなされたものであり、入力サイクル数と出力サイクル数がそれぞれ異なり入出力が間欠的であったとしても、内部状態を持つＲＴＬモジュールをＯｐｅｎＣＬのパイプラインに組み込むことができる、入出力制御方法、入出力制御プログラム、及び入出力制御装置を提供することを目的とする。

【課題を解決するための手段】

【0015】

本開示の第１態様は、入出力制御方法であって、ＯｐｅｎＣＬ（Ｏｐｅｎ Ｃｏｍｐｕｔｉｎｇ Ｌａｎｇｕａｇｅ）によって記述されたＯｐｅｎＣＬプログラムにおけるＯｐｅｎＣＬカーネルは、レジスタ転送レベルによって設計されたＲＴＬ回路をライブラリとして所定のサイクル毎に呼び出し、データが有効である旨を示す有効フラグ、又は前記データが無効である旨を示す無効フラグを、入力データと共に前記ＲＴＬ回路に対して入力し、前記ＲＴＬ回路は、前記有効フラグ又は前記無効フラグを、出力データと共に前記ＯｐｅｎＣＬカーネルに対して出力することを含む。

【0016】

本開示の第２態様は、コンピュータを、ＯｐｅｎＣＬ（Ｏｐｅｎ Ｃｏｍｐｕｔｉｎｇ Ｌａｎｇｕａｇｅ）によって記述されたＯｐｅｎＣＬプログラムにおけるＯｐｅｎＣＬカーネルとして機能させるための入出力制御プログラムであって、前記ＯｐｅｎＣＬカーネルは、レジスタ転送レベルによって設計されたＲＴＬモジュールをライブラリとして所定のサイクル毎に呼び出し、データが有効である旨を示す有効フラグ、又は前記データが無効である旨を示す無効フラグを、入力データと共に前記ＲＴＬモジュールに対して入力し、前記ＲＴＬモジュールは、前記有効フラグ又は前記無効フラグを、出力データと共に前記ＯｐｅｎＣＬカーネルに対して出力する。

【0017】

本開示の第３態様は、ＯｐｅｎＣＬ（Ｏｐｅｎ Ｃｏｍｐｕｔｉｎｇ Ｌａｎｇｕａｇｅ）によって記述されたＯｐｅｎＣＬプログラムにおけるＯｐｅｎＣＬカーネルを含む入出力制御装置であって、前記ＯｐｅｎＣＬカーネルは、レジスタ転送レベルによって設計されたＲＴＬ回路をライブラリとして所定のサイクル毎に呼び出し、データが有効である旨を示す有効フラグ、又は前記データが無効である旨を示す無効フラグを、入力データと共に前記ＲＴＬ回路に対して入力し、前記ＲＴＬ回路は、前記有効フラグ又は前記無効フラグを、出力データと共に前記ＯｐｅｎＣＬカーネルに対して出力する。

【発明の効果】

【0018】

開示の技術によれば、入力サイクル数と出力サイクル数がそれぞれ異なり入出力が間欠的であったとしても、内部状態を持つＲＴＬモジュールをＯｐｅｎＣＬのパイプラインに組み込むことができる。

【図面の簡単な説明】

【0019】

【図1】実施形態に係る入出力制御装置のハードウェア構成の一例を示す模式図である。

【図2】第１の実施形態に係るＯｐｅｎＣＬカーネルの構成の一例を示す模式図である。

【図3】第１の実施形態に係るＯｐｅｎＣＬカーネルの機能構成の一例を示すブロック図である。

【図4】第１の実施形態に係るＯｐｅｎＣＬカーネルにおける入出力制御処理の一例を示すフローチャートである。

【図5】第１の実施形態に係る入出力制御装置の効果について説明するための模式図である。

【図6】第２の実施形態に係るＯｐｅｎＣＬカーネルの構成の一例を示す模式図である。

【図7】第２の実施形態に係るＯｐｅｎＣＬカーネルの機能構成の一例を示すブロック図である。

【図8】第２の実施形態に係るＯｐｅｎＣＬカーネルにおける入出力制御処理の一例を示すフローチャートである。

【発明を実施するための形態】

【0020】

以下、開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一又は等価な構成要素及び部分には同一の参照符号を付与している。また、図面の寸法比率は、説明の都合上誇張されており、実際の比率とは異なる場合がある。

【0021】

［第１の実施形態］
図１に示すように、本実施形態に係る入出力制御装置１０は、ＦＰＧＡ１１、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２、及びＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１３を有する。各構成は、バス１９を介して相互に通信可能に接続されている。

【0022】

ＦＰＧＡ１１は、後述するＯｐｅｎＣＬカーネル２０が有する各機能を実現するように設計されている。具体的に、ＦＰＧＡ１１は入出力制御プログラムとしてのカーネルプログラム１００を実行するように設計されている。

【0023】

ＤＲＡＭ１２は、ＦＰＧＡ１１の外部メモリである。また、ＳＲＡＭ１２は、ＦＰＧＡ１１の内部にある内部メモリである。

【0024】

次に、図２を用いて、本実施形態に係るＯｐｅｎＣＬカーネル２０の構成を説明する。

【0025】

図２に示すように、ＯｐｅｎＣＬカーネル２０にはＲＴＬモジュール３０が組み込まれている。

【0026】

ＯｐｅｎＣＬカーネル２０は、ＯｐｅｎＣＬプログラムにおけるホストプログラム、又はＯｐｅｎＣＬカーネル２０とは別のＯｐｅｎＣＬカーネルから呼び出される。ＯｐｅｎＣＬカーネル２０は所定の処理が終了すると、呼び出し元となるホストプログラム又は別のＯｐｅｎＣＬカーネルに戻る。

【0027】

ＲＴＬ回路としてのＲＴＬモジュール３０は、複数の入力データをもとに処理を実行し、複数の出力データを出力する回路である。ＯｐｅｎＣＬカーネル２０が、ｆｏｒ文又はｗｈｉｌｅ文等の繰り返し構文を用いて連続的に所定のサイクル毎にＲＴＬモジュール３０をライブラリとして呼び出すことで、ＲＴＬモジュール３０の連続サイクル動作を制御する。なお、ＲＴＬモジュール３０はラッパーモジュール４０に包含されている。

【0028】

ラッパーモジュール４０は、ｄａｔａｉｎ＿０及びｄａｔａｉｎ＿１をＯｐｅｎＣＬカーネル２０から受け取るための入力ポートを備える。また、ＲＴＬモジュール３０は、ラッパーモジュール４０からｄａｔａｉｎ＿０を受け取るための入力ポート、及びｄａｔａｉｎ＿１に格納されたｖａｌｉｄ＿ｆｌａｇ＿ｉｎを受け取るための入力ポートを備える。

【0029】

また、ＲＴＬモジュール３０は、ｄａｔａｏｕｔ＿０、ｗｒｉｔｅ＿ａｄｄｒ、ｒｅｑ＿ｒｅａｄｙ、ｒｅｑ＿ａｄｄｒ、ｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔ、及びｆｉｎｉｓｈ＿ｆｌａｇを出力するための出力ポートを備える。ラッパーモジュール４０は、ＲＴＬモジュール３０が備える複数の出力ポートを１つの出力ポートに多重化（ＭＵＸ）し、出力データをＯｐｅｎＣＬカーネル２０が提供する変数のビット幅に調節する。これにより、ＲＴＬモジュール３０が複数の出力ポートを持つ場合であっても、当該出力ポートの値を同時にＯｐｅｎＣＬカーネル２０へ出力することができる。

【0030】

なお、従来のＲＴＬモジュールはラッパーモジュール４０に包含されておらず、ＯｐｅｎＣＬカーネル２０からｄａｔａｉｎ＿０を受け取るための入力ポートのみを備えていた。したがって、本実施形態に係るＲＴＬモジュール３０は、ｄａｔａｉｎ＿１を受け取るための入力ポートを更に備えている点が従来のＲＴＬモジュールと異なる。

【0031】

また、従来のＲＴＬモジュールは、ｄａｔａｏｕｔ＿０、及びｗｒｉｔｅ＿ａｄｄｒをそれぞれ出力するための出力ポートのみを備えていた。したがって、本実施形態に係るＲＴＬモジュール３０は、ｒｅｑ＿ｒｅａｄｙ、ｒｅｑ＿ａｄｄｒ、ｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔ、及びｆｉｎｉｓｈ＿ｆｌａｇを出力するための出力ポートを更に備えている点が従来のＲＴＬモジュールと異なる。

【0032】

なお、ＲＴＬモジュール３０が出力するフラグは、データ処理のためのフラグであり、ＲＴＬモジュール３０の内部の実際の処理に大きな影響を与えるものではない。また、ｄａｔａｉｎ＿０、ｄａｔａｉｎ＿１、ｖａｌｉｄ＿ｆｌａｇ＿ｉｎ、ｄａｔａｏｕｔ＿０、ｗｒｉｔｅ＿ａｄｄｒ、ｒｅｑ＿ｒｅａｄｙ、ｒｅｑ＿ａｄｄｒ、ｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔ、及びｆｉｎｉｓｈ＿ｆｌａｇの詳細については後述する。

【0033】

次に、図３を用いて、本実施形態に係るＯｐｅｎＣＬカーネル２０の機能構成について説明する。ＯｐｅｎＣＬカーネル２０は、入力ＲＡＭ２０１、準備部２０２、決定部２０３、関数部２０４、パース部２０５、終了判定部２０６、及び出力ＲＡＭ２０７としての機能を有する。

【0034】

入力ＲＡＭ２０１は、ＲＴＬモジュール３０に入力する入力データ群を格納する記憶領域である。入力ＲＡＭ２０１は、ＤＲＡＭ１２及びＳＲＡＭ１３で実現される。

【0035】

準備部２０２は、初期化処理を実行する。具体的に、準備部２０２は、ＤＲＡＭ１２から入力データをコピーし、ＳＲＡＭ１３に当該コピーをした入力データを記憶する。準備部２０２がＤＲＡＭ１２にアクセスする配列変数をｄｒａｍ＿ｉｎ［ｉ］、ＳＲＡＭ１３にアクセスする配列変数をｓｒａｍ＿ｉｎ［ｉ］とする。ｉは配列アクセスのためのインデックスを示す。なお、入出力制御装置１０は、ＯｐｅｎＣＬプログラムにおけるホストプログラムの内部で用いるＤＲＡＭからＤＲＡＭ１２へ予めデータを転送し、所望のＤＲＡＭ１２へアクセスをするためのインデックス変数を設定することで、ＤＲＡＭ１２に格納されたデータを参照することが可能となる。しかし、ＤＲＡＭ１２へのアクセス要求から実際に値が返ってくるまでのレイテンシは相対的に大きいため、本実施形態では準備部２０２がＤＲＡＭ１２から予めコピーした入力データを、ＳＲＡＭ１３に記憶している。

【0036】

また、準備部２０２は、ＲＴＬモジュール３０へ入力データを受け渡す際に用いるレジスタ変数であるｄａｔａｉｎ＿０、及びＲＴＬモジュール３０が出力した出力データをＤＲＡＭ１２又はＳＲＡＭ１３に書き込む際の書き込み先アドレスを示すｗｒｉｔｅ＿ａｄｄｒに０を格納する。また、準備部２０２は、入力データが有効であるか無効であるかを示すフラグ変数であるｄａｔａｉｎ＿１、及びＲＴＬモジュール３０が有効な入力データを要求する入力要求フラグを示すｒｅｑ＿ｒｅａｄｙにＦａｌｓｅを設定する。また、準備部２０２は、有効な入力データが格納されているＲＡＭ領域にアクセスするためのアドレスを示すｒｅｑ＿ａｄｄｒ、及びＲＴＬモジュール３０が出力した出力データが有効であるか無効であるかを示すｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔにＦａｌｓｅを設定する。また、準備部２０２は、ＲＴＬモジュール３０における処理が全て終了したことを示すｆｉｎｉｓｈ＿ｆｌａｇにＦａｌｓｅを設定する。

【0037】

また、準備部２０２は、ＲＴＬモジュール３０がＯｐｅｎＣＬカーネル２０に対して有効な入力データを要求している場合に、ｒｅｑ＿ａｄｄｒで示されるアドレス情報をもとに、有効な入力データを入力ＲＡＭ２０１から取得する。そして、準備部２０２は、ｄａｔａｉｎ＿０に有効な当該入力データを格納する。

【0038】

決定部２０３は、ＲＴＬモジュール３０が有効な入力データを要求している場合は、準備部２０２が入力ＲＡＭ２０１から取得した有効な入力データと共に、データが有効である旨を示す有効フラグを、ＲＴＬモジュール３０に対して入力することを決定する。一方、決定部２０３は、ＲＴＬモジュール３０が有効な入力データを要求していない場合は、任意の無効な入力データ（例えば、０）と共に、データが無効である旨を示す無効フラグを、ＲＴＬモジュール３０に対して入力することを決定する。なお、任意の無効な入力データとして０以外の任意の値、例えば処理上絶対に現れない値であってもよい。そして、決定部２０３はｄａｔａｉｎ＿１に有効フラグとしてのＴｒｕｅ又は無効フラグとしてのＦａｌｓｅを設定する。そして、決定部２０３はｄａｔａｉｎ＿０及びｄａｔａｉｎ＿１をラッパーモジュール４０に受け渡す。ＲＴＬモジュール３０及びラッパーモジュール４０が有する関数部２０４としての機能の詳細は後述する。

【0039】

パース部２０５は、関数部２０４から出力されたｄａｔａｏｕｔを所定のビットマスクでパース（ｐａｒｓｅ）し、それぞれ所定の変数に格納する。ｄａｔａｏｕｔは、ｄａｔａｏｕｔ＿０、ｒｅｑ＿ａｄｄｒ、ｒｅｑ＿ｒｅａｄｙ、ｗｒｉｔｅ＿ａｄｄｒ、ｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔ、及びｆｉｎｉｓｈ＿ｆｌａｇの値が１つになった返り値である。具体的に、パース部２０５は、ｄａｔａｏｕｔに、Ａで表される所与のビットマスク処理を実行し、ａビットだけ右ビットシフト処理をすることで得た値をｄａｔａｏｕｔ＿０に格納する。また、パース部２０５は、ｄａｔａｏｕｔに、Ｂで表される所与のビットマスク処理を実行し、ｂビットだけ右ビットシフト処理をすることで得た値をｒｅｑ＿ａｄｄｒに格納する。また、パース部２０５は、ｄａｔａｏｕｔに、Ｃで表される所与のビットマスク処理を実行し、ｃビットだけ右ビットシフト処理をすることで得た値をｒｅｑ＿ｒｅａｄｙに格納する。また、パース部２０５は、ｄａｔａｏｕｔに、Ｄで表される所与のビットマスク処理を実行し、ｄビットだけ右ビットシフト処理をすることで得た値をｗｒｉｔｅ＿ａｄｄｒに格納する。また、パース部２０５は、ｄａｔａｏｕｔに、Ｅで表される所与のビットマスク処理を実行し、ｅビットだけ右ビットシフト処理をすることで得た値をｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔに格納する。また、パース部２０５は、ｄａｔａｏｕｔに、Ｆで表される所与のビットマスク処理を実行し、ｆビットだけ右ビットシフト処理をすることで得た値をｆｉｎｉｓｈ＿ｆｌａｇに格納する。そして、パース部２０５は、終了判定部２０６にｆｉｎｉｓｈ＿ｆｌａｇを受け渡す。なおＡからＦ、及びａからｆは、設計内容に応じて予め定義された値である。

【0040】

また、パース部２０５は、ＲＴＬモジュール３０から有効フラグが出力された場合に、当該有効フラグと共に出力された有効な出力データを出力ＲＡＭ２０７に記憶する。具体的に、パース部２０５は、ｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔにＴｒｕｅが設定されている場合に、出力ＲＡＭ２０７においてｗｒｉｔｅ＿ａｄｄｒで特定される領域にｄａｔａｏｕｔ＿０を格納する。一方、パース部２０５は、ＲＴＬモジュール３０から無効フラグが出力された場合（すなわち、ｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔにＦａｌｓｅが設定されている場合）は、当該無効フラグと共に出力された無効な出力データを記憶しない。

【0041】

終了判定部２０６は、パース部２０５から取得したｆｉｎｉｓｈ＿ｆｌａｇにＴｒｕｅが設定されているか否かを判定する。言い換えると、終了判定部２０６は、ｆｉｎｉｓｈ＿ｆｌａｇにＲＴＬモジュール３０における処理が全て終了した旨が設定されているか否かを判定する。終了判定部２０６はｆｉｎｉｓｈ＿ｆｌａｇにＦａｌｓｅが設定されている場合は、準備部２０２に処理を実行させる。一方、終了判定部２０６はｆｉｎｉｓｈ＿ｆｌａｇにＴｒｕｅが設定されている場合は、処理を終了する。

【0042】

出力ＲＡＭ２０７は、所定のサイクル毎にパース部２０５から出力された出力データのうち、有効な出力データを格納する記憶領域である。出力ＲＡＭ２０７は、ＤＲＡＭ１２及びＳＲＡＭ１３で実現される。

【0043】

次に、図２を参照して関数部２０４の機能の詳細を説明する。

【0044】

ＯｐｅｎＣＬカーネル２０は、有効な入力データ又は無効な入力データが格納されたｄａｔａｉｎ＿０、及び有効フラグ又は無効フラグが格納されたｄａｔａｉｎ＿１をラッパーモジュール４０に入力する。ラッパーモジュール４０は、ｄａｔａｉｎ＿０をＲＴＬモジュール３０に対して入力し、ｄａｔａｉｎ＿１をｖａｌｉｄ＿ｆｌａｇ＿ｉｎとしてＲＴＬモジュール３０に入力する。

【0045】

ＲＴＬモジュール３０は、ｖａｌｉｄ＿ｆｌａｇ＿ｉｎにＦａｌｓｅが設定されている場合、すなわち無効フラグが入力された場合は、ｄａｔａｉｎ＿０に格納された無効な入力データを取り込まず、処理を実行しない。一方、ＲＴＬモジュール３０は、ｖａｌｉｄ＿ｆｌａｇ＿ｉｎにＴｒｕｅが設定されている場合、すなわち有効フラグが入力された場合は、ｄａｔａｉｎ＿０に格納された有効な入力データを取り込んで処理を実行する。

【0046】

そして、ＲＴＬモジュール３０は、所定のサイクル毎に出力データを出力する。具体的に、ＲＴＬモジュール３０は、ＯｐｅｎＣＬカーネル２０からの入力データをもとに実行した有効な出力データ以外の無効な出力データを格納したｄａｔａｏｕｔ＿０、及びＦａｌｓｅを設定したｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔである無効フラグを出力する。また、ＲＴＬモジュール３０は、ＯｐｅｎＣＬカーネル２０からの入力データをもとに実行した有効な出力データを格納したｄａｔａｏｕｔ＿０、Ｔｒｕｅを設定したｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔである有効フラグ、及びｗｒｉｔｅ＿ａｄｄｒを出力する。

【0047】

また、ＲＴＬモジュール３０は、次のサイクルにおいて有効な入力データを要求する場合は、Ｔｒｕｅを設定したｒｅｑ＿ｒｅａｄｙ、及び有効な当該入力データが格納されているＲＡＭ領域にアクセスするためのアドレスを設定したｒｅｑ＿ａｄｄｒを出力する。一方、ＲＴＬモジュール３０は、次のサイクルにおいて有効な入力データを要求しない場合は、Ｆａｌｓｅを設定したｒｅｑ＿ｒｅａｄｙを出力する。また、ＲＴＬモジュール３０は、処理が全て終了した場合はＴｒｕｅを設定したｆｉｎｉｓｈ＿ｆｌａｇを出力し、処理が全て終了していない場合はＦａｌｓｅを設定したｆｉｎｉｓｈ＿ｆｌａｇを出力する。

【0048】

ラッパーモジュール４０はＲＴＬモジュール３０が出力したこれらのデータを１ポートに多重化（ＭＵＸ）し、ＯｐｅｎＣＬカーネル２０が提供する変数のビット幅に調節したうえでＯｐｅｎＣＬカーネル２０に出力する。そして、ＯｐｅｎＣＬカーネル２０は当該多重化されたデータをｄａｔａｏｕｔに格納する。

【0049】

次に、本実施形態に係るＯｐｅｎＣＬカーネル２０の作用について説明する。

【0050】

図４は、ＯｐｅｎＣＬカーネル２０による入出力制御処理の流れを示すフローチャートである。

【0051】

ステップＳ１００で、準備部２０２はＤＲＡＭ１２から入力データをコピーし、ＳＲＡＭ１３に当該コピーをした入力データを記憶する。具体的に、準備部２０２はｄｒａｍ＿ｉｎ［ｉ］にｓｒａｍ＿ｉｎ［ｉ］を設定する。そして、準備部２０２の処理はステップＳ１０１に移行する。

【0052】

ステップＳ１０１で、準備部２０２は、初期化処理を実行する。具体的に、準備部２０２は、ｄａｔａｉｎ＿０及びｗｒｉｔｅ＿ａｄｄｒに０を格納する。また、準備部２０２は、ｄａｔａｉｎ＿１、ｒｅｑ＿ｒｅａｄｙ、ｒｅｑ＿ａｄｄｒ、ｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔ、及びｆｉｎｉｓｈ＿ｆｌａｇにＦａｌｓｅを設定する。そして、準備部２０２の処理はステップＳ１０２に移行する。

【0053】

ステップＳ１０２で、決定部２０３はＲＴＬモジュール３０がＯｐｅｎＣＬカーネル２０に対して有効な入力データを要求しているか否かを判定する。言い換えると、決定部２０３はｒｅｑ＿ｒｅａｄｙにＴｒｕｅが設定されているか否かを判定する。決定部２０３はｒｅｑ＿ｒｅａｄｙにＴｒｕｅが設定されている場合（ステップＳ１０２：ＹＥＳ）、ステップＳ１０３に移行する。一方、決定部２０３はｒｅｑ＿ｒｅａｄｙにＦａｌｓｅが設定されている場合（ステップＳ１０２：ＮＯ）、ステップＳ１０５に移行する。

【0054】

ステップＳ１０３で、準備部２０２はｒｅｑ＿ａｄｄｒで示されるアドレス情報をもとに、ｓｒａｍ＿ｉｎから取得した有効な入力データをｄａｔａｉｎ＿０に格納する。そして、準備部２０２の処理はステップＳ１０４に移行する。

【0055】

ステップＳ１０４で、決定部２０３はｄａｔａｉｎ＿１にデータが有効である旨を設定する。すなわち、決定部２０３はｄａｔａｉｎ＿１にＴｒｕｅを設定する。そして、決定部２０３の処理はステップＳ１０７に移行する。

【0056】

ステップＳ１０５で、決定部２０３は無効な入力データをｄａｔａｉｎ＿０に格納する。そして、決定部２０３の処理はステップＳ１０６に移行する。

【0057】

ステップＳ１０６で、決定部２０３はｄａｔａｉｎ＿１にデータが無効である旨を設定する。すなわち、決定部２０３はｄａｔａｉｎ＿１にＦａｌｓｅを設定する。そして、決定部２０３の処理はステップＳ１０７に移行する。

【0058】

ステップＳ１０７で、関数部２０４はｄａｔａｉｎ＿０、及びｄａｔａｉｎ＿１を引数にして処理を実行し、返り値をｄａｔａｏｕｔに格納する。具体的に、関数部２０４はＲＴＬモジュール３０のヘルパー関数ＲＴＬ＿ｍｏｄｕｌｅを、ｄａｔａｉｎ＿０及びｄａｔａｉｎ＿１を引数にして呼び出し実行する。ＲＴＬモジュール３０は、ヘルパー関数ＲＴＬ＿ｍｏｄｕｌｅ経由で入力されたｄａｔａｉｎ＿０及びｄａｔａｉｎ＿１に基づき、ｄａｔａｉｎ＿１にＴｒｕｅが設定されていれば、有効な入力データが入力されたとしてｄａｔａｉｎ＿０を利用した処理を行う。そして、ＲＴＬモジュール３０は所定のサイクル毎に何らかの出力を行う上で、その出力がＲＴＬモジュール３０での処理を行った上での有効な出力データであれば、Ｔｒｕｅを設定したｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔと共に、有効な出力データを格納したｄａｔａｏｕｔ＿０、及びｗｒｉｔｅ＿ａｄｄｒを出力する。また、ＲＴＬモジュール３０は次のサイクルにおいても有効な入力データを要求する場合は、Ｔｒｕｅを設定したｒｅｑ＿ｒｅａｄｙ、及びｒｅｑ＿ａｄｄｒを出力する。そしてラッパーモジュール４０はこれらを１ポートに多重化（ＭＵＸ）した後、ヘルパー関数からの返り値として出てきた値をＯｐｅｎＣＬカーネル２０のｄａｔａｏｕｔに格納する。そして、関数部２０４の処理はステップＳ１０８に移行する。

【0059】

ステップＳ１０８で、パース部２０５はｄａｔａｏｕｔを所定のビットマスクでパースすることで得られた値を、ｄａｔａｏｕｔ＿０、ｒｅｑ＿ａｄｄｒ、ｒｅｑ＿ｒｅａｄｙ、ｗｒｉｔｅ＿ａｄｄｒ、ｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔ、及びｆｉｎｉｓｈ＿ｆｌａｇに格納する。そして、パース部２０５の処理はステップＳ１０９に移行する。

【0060】

ステップＳ１０９で、パース部２０５はｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔにＲＴＬモジュール３０が出力した出力データが有効である旨が設定されているか否かを判定する。具体的に、パース部２０５はステップＳ１０８で得られたｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔにＴｒｕｅが格納されているか否かを判定する。パース部２０５はｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔにＴｒｕｅが設定されている場合（ステップＳ１０９：ＹＥＳ）、ステップＳ１１０に移行する。一方、パース部２０５はｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔにＦａｌｓｅが設定されている場合（ステップＳ１０９：ＮＯ）、ステップＳ１０２に戻る。言い換えると、パース部２０５はｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔにＴｒｕｅが設定されるまでステップＳ１０２からステップＳ１０９までの処理を繰り返す。

【0061】

ステップＳ１１０で、パース部２０５は出力ＲＡＭ２０７のＳＲＡＭ１３においてｗｒｉｔｅ＿ａｄｄｒで特定される領域であるｓｒａｍ＿ｏｕｔ［ｉ］にｄａｔａｏｕｔ＿０を格納する。そして、パース部２０５の処理はステップＳ１１１に移行する。

【0062】

ステップＳ１１１で、終了判定部２０６はｆｉｎｉｓｈ＿ｆｌａｇにＲＴＬモジュール３０における処理が全て終了した旨が設定されているか否かを判定する。具体的に、終了判定部２０６はｆｉｎｉｓｈ＿ｆｌａｇにＴｒｕｅが設定されているか否かを判定する。終了判定部２０６はｆｉｎｉｓｈ＿ｆｌａｇにＴｒｕｅが設定されている場合（ステップＳ１１１：ＹＥＳ）、ステップＳ１１２に移行する。

【0063】

ステップＳ１１２で、パース部２０５は出力ＲＡＭ２０７のＤＲＡＭ１２においてｉで特定される領域であるｄｒａｍ＿ｏｕｔ［ｉ］に、ステップＳ１１０においてｓｒａｍ＿ｏｕｔ［ｉ］に格納した値を格納し、本入出力制御処理を終了する。

【0064】

一方、終了判定部２０６はｆｉｎｉｓｈ＿ｆｌａｇにＦａｌｓｅが設定されている場合（ステップＳ１１１：ＮＯ）、ステップＳ１０２に戻る。言い換えると、終了判定部２０６はｆｉｎｉｓｈ＿ｆｌａｇにＴｒｕｅが設定されるまでステップＳ１０２からステップＳ１１１までの処理を繰り返す。

【0065】

ここで、ステップＳ１０２からステップＳ１１１までの繰り返し処理におけるｒｅｑ＿ｒｅａｄｙ、及びｒｅｑ＿ａｄｄｒは、１つ前の繰り返し処理（すなわち、１つ前のサイクル）においてＲＴＬモジュール３０から出力されている。具体的に、ＯｐｅｎＣＬカーネル２０がＲＴＬモジュール３０をライブラリとして所定のサイクル毎に呼び出す場合に、ＲＴＬモジュール３０は、ＯｐｅｎＣＬカーネル２０が有効な入力データを入力するタイミングの１つ前のサイクルにおいて、ＯｐｅｎＣＬカーネル２０に対して、Ｔｒｕｅを設定したｒｅｑ＿ｒｅａｄｙ、及びｒｅｑ＿ａｄｄｒを出力する。そして、ＯｐｅｎＣＬカーネル２０は、Ｔｒｕｅが設定されたｒｅｑ＿ｒｅａｄｙ、及びｒｅｑ＿ａｄｄｒが出力されたタイミングの次のサイクルにおいて、有効な入力データを入力ＲＡＭ２０１から取得する。そして、ＯｐｅｎＣＬカーネル２０は、有効な当該入力データと共に、有効フラグをＲＴＬモジュール３０に対して入力する。これにより、ＯｐｅｎＣＬカーネル２０は適切なタイミングでＲＴＬモジュール３０に有効な入力データを入力することができる。また、ＯｐｅｎＣＬカーネル２０は適切なタイミングでＲＴＬモジュール３０からの出力データを受け付けることができる。なお、ＲＴＬモジュール３０が要求したデータを準備部２０２が準備するのに所定数としてのｎサイクルを要するのであれば、ＲＴＬモジュール３０は、データが必要なサイクルのｎサイクル前にＴｒｕｅを設定したｒｅｑ＿ｒｅａｄｙを出力すればよい。

【0066】

次に、本実施形態に係る入出力制御装置１０の効果について説明する。

【0067】

例えば、図５の上図に示すように、ＲＴＬモジュールの入力サイクル数と出力サイクル数とが同じで、データの入出力を連続的に行っていることを前提としているため、レイテンシは入力から当該入力に対する出力までの１対１の関係を表す固定の値でしか設定できない。なお、図５に示す例では、ＲＴＬモジュールが全体の処理に要するサイクルを１０００ｃｌｋ（クロック）としている。しかしながら、図５の下図に示すように、実際のＲＴＬモジュールの入力サイクル数と出力サイクル数とはそれぞれ異なる上に、データの入出力を間欠的に行っており、かつ内部状態を持っている。したがって、適切なレイテンシの設定ができないため、ＲＴＬモジュールが正確な入力データをもとに処理を実行できないという課題、及びＲＴＬモジュールが出力したデータを正確にＯｐｅｎＣＬカーネルに受け渡せないという課題があった。

【0068】

この課題に対し、本実施形態に係る入出力制御方法では、ＯｐｅｎＣＬカーネル２０は、ＲＴＬモジュール３０をライブラリとして所定のサイクル毎に呼び出し、有効フラグ又は無効フラグを、入力データと共にＲＴＬモジュール３０に対して入力する。そして、ＲＴＬモジュール３０は、有効フラグ又は無効フラグを、出力データと共にＯｐｅｎＣＬカーネル２０に対して出力する。これにより、入力サイクル数と出力サイクル数がそれぞれ異なり入出力が間欠的であったとしても、内部状態を持つＲＴＬモジュール３０をＯｐｅｎＣＬ２０のパイプラインに組み込むことが可能となる。

【0069】

［第２の実施形態］
第２の実施形態では、ＯｐｅｎＣＬカーネル２０がＲＴＬモジュール３０を呼び出した回数と前回ＯｐｅｎＣＬカーネル２０がＲＴＬモジュール３０を呼び出した際における上記回数との差分が所定のサイクル数でない場合にエラーを通知する点が第１の実施形態と異なる。また、ＲＴＬモジュール３０が起動してからのサイクル数と前回ＲＴＬモジュール３０が起動してからのサイクル数との差分が所定のサイクル数でない場合も、エラーを通知する点が第１の実施形態と異なる。以下、第１の実施形態との相違点について説明する。

【0070】

まず、図６を用いて、本実施形態に係るＯｐｅｎＣＬカーネル２０の構成を説明する。

【0071】

図６に示すように、本実施形態に係るラッパーモジュール４０は、処理回路（ｔｉｍｉｎｇ＿ｊｕｄｇｅ）５０を更に包含する点が第１の実施形態と異なる。

【0072】

処理回路５０は、ＲＴＬモジュール３０と接続されたＲＴＬ回路であって、ＲＴＬモジュール３０とは異なるＲＴＬ回路である。このように、ラッパーモジュール４０に追加のＲＴＬ回路を含めることで、単一のＲＴＬ回路だけでは実現できない機能を追加する場合でも、ラッパーモジュール４０が入出力のインタフェースをＯｐｅｎＣＬカーネル２０と整合をとることで可能となる。処理回路５０は、後述するｃｏｕｎｔ＿ｏｐｅｎｃｌ及びｃｏｕｎｔ＿ｒｔｌを入力するための２つの入力ポート、及びｔｉｍｉｎｇ＿ｅｒｒ＿ｆｌａｇを出力するための１つの出力ポートを備える。なお、処理回路５０は、ＲＴＬモジュール３０と一体であってもよい。

【0073】

次に、図７を用いて、本実施形態に係るＯｐｅｎＣＬカーネル２０の機能構成について説明する。本実施形態に係るＯｐｅｎＣＬカーネル２０は、入力タイミング判定部２０８及び出力タイミング判定部２０９を有する点が第１の実施形態と異なる。なお、入力ＲＡＭ２０１、準備部２０２、関数部２０４、終了判定部２０６、及び出力ＲＡＭ２０７は第１の実施形態と同一であるため、ここでの説明を省略する。

【0074】

決定部２０３は、ｃｏｕｎｔ＿ｏｐｅｎｃｌを入力タイミング判定部２０８に受け渡す。ｃｏｕｎｔ＿ｏｐｅｎｃｌは、ＲＴＬモジュール３０（すなわち、ヘルパー関数ＲＴＬ＿ｍｏｄｕｌｅ）を呼び出すたびに１ずつ増える情報、すなわちＲＴＬモジュール３０を呼び出した回数である。具体的に、ｃｏｕｎｔ＿ｏｐｅｎｃｌは、ＯｐｅｎＣＬカーネル２０がＲＴＬモジュール３０を繰り返し呼び出す際のループカウンタ、又はＲＴＬモジュール３０を繰り返し呼び出した回数をカウントするために定義したカウンタ変数である。ｃｏｕｎｔ＿ｏｐｅｎｃｌがループカウンタである場合において、繰り返し呼び出す処理をＯｐｅｎＣＬカーネル２０の内部のｆｏｒ文で行う場合は、ｃｏｕｎｔ＿ｏｐｅｎｃｌはｆｏｒ文のループインデックスでもよい。

【0075】

入力タイミング判定部２０８の機能の詳細は後述する。

【0076】

パース部２０５は、関数部２０４から出力されたｄａｔａｏｕｔをパースし、必要な出力データ及びフラグをそれぞれ取得する。そして、パース部２０５は、ｔｉｍｉｎｇ＿ｅｒｒ＿ｆｌａｇ、及びｃｏｕｎｔ＿ｒｔｌを出力タイミング判定部２０９に受け渡す。ｃｏｕｎｔ＿ｒｔｌは、ＲＴＬモジュール３０が起動した直後からのサイクル数を１ずつカウントした値である。

【0077】

出力タイミング判定部２０９は、ｔｉｍｉｎｇ＿ｅｒｒ＿ｆｌａｇにＴｒｕｅが設定されている場合は、ＯｐｅｎＣＬカーネル２０とＲＴＬモジュール３０とのやり取りが所望の動作をしていないと判定し、エラー通知をする。また、出力タイミング判定部２０９は、ｔｉｍｉｎｇ＿ｅｒｒ＿ｆｌａｇにＦａｌｓｅが設定されている場合は、ＲＴＬモジュール３０の内部カウンタ情報であるｃｏｕｎｔ＿ｒｔｌと、１つ前に呼出した際のＲＴＬモジュール３０の内部カウンタ情報であるｐｒｅ＿ｃｏｕｎｔ＿ｒｔｌとの差分を計算する。出力タイミング判定部２０９は、上記差分が所定のサイクルでない場合に、ＲＴＬモジュール３０が出力データを所定のサイクル毎に出力していないと判定し、エラー通知をする。

【0078】

一方、上記差分が所定のサイクルである場合に、出力タイミング判定部２０９はパース部２０５に対して、上記差分が所定のサイクルである旨を通知する。上記通知を受け取ったパース部２０５は、ＲＴＬモジュール３０から有効フラグが出力された場合に、当該有効フラグと共に出力された有効な出力データを出力ＲＡＭ２０７に記憶する。

【0079】

次に、図６を参照して入力タイミング判定部２０８の機能の詳細を説明する。

【0080】

ＯｐｅｎＣＬカーネル２０は、ｄａｔａｉｎ＿０及びｄａｔａｉｎ＿１に加え、ｄａｔａｉｎ＿２をラッパーモジュール４０に入力する。ラッパーモジュール４０は、ｄａｔａｉｎ＿２に格納されたｃｏｕｎｔ＿ｏｐｅｎｃｌを処理回路５０に入力する。また、ＲＴＬモジュール３０はｃｏｕｎｔ＿ｒｔｌを処理回路５０に対して入力する。

【0081】

入力タイミング判定部２０８としての機能を有する処理回路５０は、ＲＴＬモジュール３０が予め定められたタイミングでＯｐｅｎＣＬカーネル２０からデータを受け取っているか否かを判定する。具体的に、処理回路５０は、当該サイクルにおけるｃｏｕｎｔ＿ｏｐｅｎｃｌ及び１つ前の呼び出し時に格納したｐｒｅ＿ｃｏｕｎｔ＿ｏｐｅｎｃｌとの差分が所定のサイクル数であるか否かを判定する。また、処理回路５０は、当該サイクルにおけるｃｏｕｎｔ＿ｒｔｌ及び１つ前の呼び出し時に格納したｐｒｅ＿ｃｏｕｎｔ＿ｒｔｌとの差分が所定のサイクル数であるか否かを判定する。処理回路５０は、ｃｏｕｎｔ＿ｏｐｅｎｃｌ及びｐｒｅ＿ｃｏｕｎｔ＿ｏｐｅｎｃｌの値の差分と、ｃｏｕｎｔ＿ｒｔｌ及びｐｒｅ＿ｃｏｕｎｔ＿ｒｔｌの値の差分と、のうち少なくとも一方が所定のサイクル数でない場合にｔｉｍｉｎｇ＿ｅｒｒ＿ｆｌａｇにＴｒｕｅを設定して出力する。一方、処理回路５０は、ｃｏｕｎｔ＿ｏｐｅｎｃｌ及びｐｒｅ＿ｃｏｕｎｔ＿ｏｐｅｎｃｌの値の差分と、ｃｏｕｎｔ＿ｒｔｌ及びｐｒｅ＿ｃｏｕｎｔ＿ｒｔｌの値の差分と、が共に所定のサイクル数である場合にｔｉｍｉｎｇ＿ｅｒｒ＿ｆｌａｇにＦａｌｓｅを設定して出力する。

【0082】

例えば、ＲＴＬモジュール３０が１サイクル毎にＯｐｅｎＣＬカーネル２０からデータを受け取る設定である場合、ｃｏｕｎｔ＿ｏｐｅｎｃｌ及びｐｒｅ＿ｃｏｕｎｔ＿ｏｐｅｎｃｌの値の差分と、ｃｏｕｎｔ＿ｒｔｌ及びｐｒｅ＿ｃｏｕｎｔ＿ｒｔｌの値の差分と、は共に１となる。しかし、例えば、ＲＴＬモジュール３０が１サイクル毎に呼び出されていない場合、ｃｏｕｎｔ＿ｏｐｅｎｃｌ及びｐｒｅ＿ｃｏｕｎｔ＿ｏｐｅｎｃｌの値の差分は１でも、ｃｏｕｎｔ＿ｒｔｌ及びｐｒｅ＿ｃｏｕｎｔ＿ｒｔｌの値の差分は１より大きな値になる。このように、ｃｏｕｎｔ＿ｏｐｅｎｃｌ及びｐｒｅ＿ｃｏｕｎｔ＿ｏｐｅｎｃｌの値の差分と、ｃｏｕｎｔ＿ｒｔｌ及びｐｒｅ＿ｃｏｕｎｔ＿ｒｔｌの値の差分と、のうち少なくとも一方が１でない場合、処理回路５０は、ｔｉｍｉｎｇ＿ｅｒｒ＿ｆｌａｇにＴｒｕｅを設定して出力する。一方、ｃｏｕｎｔ＿ｏｐｅｎｃｌ及びｐｒｅ＿ｃｏｕｎｔ＿ｏｐｅｎｃｌの値の差分と、ｃｏｕｎｔ＿ｒｔｌ及びｐｒｅ＿ｃｏｕｎｔ＿ｒｔｌの値の差分と、が共に１である場合、処理回路５０は、ｔｉｍｉｎｇ＿ｅｒｒ＿ｆｌａｇにＦａｌｓｅを設定して出力する。

【0083】

次に、本実施形態に係るＯｐｅｎＣＬカーネル２０の作用について説明する。

【0084】

図８は、ＯｐｅｎＣＬカーネル２０による入出力制御処理の流れを示すフローチャートである。

【0085】

図８のステップＳ２００で、準備部２０２は図４のステップＳ１００と同一の処理を実行する。そして、準備部２０２の処理はステップＳ２０１に移行する。

【0086】

ステップＳ２０１で、準備部２０２は初期化処理を実行する。具体的に、準備部２０２はｄａｔａｉｎ＿０及びｗｒｉｔｅ＿ａｄｄｒに加え、ｃｏｕｎｔ＿ｏｐｅｎｃｌ、ｃｏｕｎｔ＿ｒｔｌ、及びｐｒｅ＿ｃｏｕｎｔ＿ｒｔｌに０を格納する。また、準備部２０２はｄａｔａｉｎ＿１、ｒｅｑ＿ｒｅａｄｙ、ｒｅｑ＿ａｄｄｒ、ｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔ、及びｆｉｎｉｓｈ＿ｆｌａｇにＦａｌｓｅを設定する。そして、準備部２０２の処理はステップＳ２０２に移行する。

【0087】

ステップＳ２０２で、決定部２０３はｃｏｕｎｔ＿ｏｐｅｎｃｌをインクリメントする。

【0088】

ステップＳ２０３からステップＳ２０７までの処理は、図４のステップＳ１０２からステップＳ１０６までの処理と同一であるため、説明を割愛する。

【0089】

ステップＳ２０８で、ｄａｔａｉｎ＿２にｃｏｕｎｔ＿ｏｐｅｎｃｌを格納する。そして、決定部２０３の処理はステップＳ２０９に移行する。

【0090】

ステップＳ２０９で、関数部２０４及び入力タイミング判定部２０８は、ｄａｔａｉｎ＿０、ｄａｔａｉｎ＿１、及びｄａｔａｉｎ＿２を引数にして実行したＲＴＬモジュール３０及び処理回路５０からの返り値をｄａｔａｏｕｔに格納する。そして、関数部２０４及び入力タイミング判定部２０８の処理はステップＳ２１０に移行する。

【0091】

ステップＳ２１０で、パース部２０５はｄａｔａｏｕｔを所定のビットマスクでパースすることで得られた値を、ｄａｔａｏｕｔ＿０、ｒｅｑ＿ａｄｄｒ、ｒｅｑ＿ｒｅａｄｙ、ｗｒｉｔｅ＿ａｄｄｒ、ｖａｌｉｄ＿ｆｌａｇ＿ｏｕｔ、及びｆｉｎｉｓｈ＿ｆｌａｇに格納する。更に、パース部２０５はｄａｔａｏｕｔを所定のビットマスクでパースすることで得られた値を、ｃｏｕｎｔ＿ｒｔｌ及びｔｉｍｉｎｇ＿ｅｒｒ＿ｆｌａｇに格納する。そして、パース部２０５の処理はステップＳ２１１に移行する。

【0092】

ステップＳ２１１で、出力タイミング判定部２０９は、ＲＴＬモジュール３０が予め定められたタイミングでＯｐｅｎＣＬカーネル２０から入力データを受け取っていないか否かを判定する。言い換えると、出力タイミング判定部２０９は、ステップＳ２１０で得られたｔｉｍｉｎｇ＿ｅｒｒ＿ｆｌａｇにＴｒｕｅが格納されているか否かを判定する。出力タイミング判定部２０９は、ｔｉｍｉｎｇ＿ｅｒｒ＿ｆｌａｇにＴｒｕｅが設定されている場合（ステップＳ２１１：ＹＥＳ）、ステップＳ２１４に移行する。一方、出力タイミング判定部２０９は、ｔｉｍｉｎｇ＿ｅｒｒ＿ｆｌａｇにＦａｌｓｅが設定されている場合（ステップＳ２１１：ＮＯ）、ステップＳ２１２に移行する。

【0093】

ステップＳ２１２で、出力タイミング判定部２０９は、ｃｏｕｎｔ＿ｒｔｌと、ｐｒｅ＿ｃｏｕｎｔ＿ｒｔｌとの差分が所定のサイクル（図８に示す例では、１）であるか否かを判定する。出力タイミング判定部２０９は、ｃｏｕｎｔ＿ｒｔｌと、ｐｒｅ＿ｃｏｕｎｔ＿ｒｔｌとの差分が所定のサイクル（図８に示す例では、１）である場合（ステップＳ２１２：ＹＥＳ）、ステップＳ２１３に移行する。一方、出力タイミング判定部２０９は、ｃｏｕｎｔ＿ｒｔｌと、ｐｒｅ＿ｃｏｕｎｔ＿ｒｔｌとの差分が所定のサイクル（図８に示す例では、１）でない場合（ステップＳ２１２：ＮＯ）、ステップＳ２１４に移行する。

【0094】

ステップＳ２１３で、入力タイミング判定部２０８は、ｃｏｕｎｔ＿ｒｔｌに格納された値を、ｐｒｅ＿ｃｏｕｎｔ＿ｒｔｌに格納する。そして、入力タイミング判定部２０８の処理はステップＳ２１５に移行する。

【0095】

ステップＳ２１４で、出力タイミング判定部２０９は、ＲＴＬモジュール３０が所定のサイクル毎に入力データを受け取れていない、又はＲＴＬモジュール３０が所定のサイクル毎に出力データを出力していない旨を示すエラー通知をする。そして、出力タイミング判定部２０９は、本入出力制御処理を終了する。

【0096】

ステップＳ２１５からステップＳ２１８までの処理は、図４のステップＳ１０９からステップＳ１１２までの処理と同一であるため、説明を割愛する。

【0097】

次に、本実施形態に係る入出力制御装置１０の効果について説明する。

【0098】

ＲＴＬモジュールは所定のサイクル毎にＯｐｅｎＣＬカーネルから呼び出され、入力データを受け取ることを想定している。しかし、ＯｐｅｎＣＬカーネルは所定のサイクル毎に入力データを入力しているつもりでも、例えばＯｐｅｎＣＬカーネルの入力データの読み出しが遅延することで、ＲＴＬモジュールが上記所定のサイクル毎に入力データを受け取れていない場合がある。入力データの読み出しの遅延は、ＯｐｅｎＣＬカーネルが入力する入力データが、ＳＲＡＭと比べてアクセス遅延の大きいＤＲＡＭに格納されていた場合、又は他からのアクセスによるメモリアクセス競合が発生している場合に発生することがある。また、ＲＴＬモジュールは所定のサイクル毎に出力データを出力したつもりでも、ＯｐｅｎＣＬカーネルは上記所定のサイクル毎に当該出力データを受け取れていない場合がある。この場合、パイプラインストールが発生し、所望の結果を得ることができない場合がある。しかし、生成したハードウェアプログラムとしてはエラー無く動作するように見えるため、原因の特定が難しい、という課題があった。

【0099】

この課題に対し、本実施形態に係るＯｐｅｎＣＬカーネル２０は、ＯｐｅｎＣＬカーネル２０がＲＴＬモジュール３０を呼び出した回数と前回ＯｐｅｎＣＬカーネル２０がＲＴＬモジュール３０を呼び出した際における当該回数との差分、及びＲＴＬモジュール３０が起動してからのサイクル数と前回ＲＴＬモジュール３０が起動してからのサイクル数との差分のうち少なくとも一方が所定のサイクル数でない場合は、エラーを通知する。これにより、ＲＴＬモジュール３０が所定のサイクル毎に入力データを受け取れていない場合、又はＲＴＬモジュール３０が所定のサイクル毎に出力データを出力していない場合であっても、その旨を把握することができる。

【0100】

［変形例］
なお、本発明は、上述した実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。

【0101】

例えば、上記各実施形態でＦＰＧＡが実行する各種処理を、ＦＰＧＡ以外の各種のプロセッサが実行してもよい。この場合のプロセッサとしては、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等が例示される。また、入出力制御処理を、これらの各種のプロセッサのうちの１つで実行してもよいし、同種又は異種の２つ以上のプロセッサの組み合わせ（例えば、複数のＦＰＧＡ、及びＧＰＵとＦＰＧＡとの組み合わせ等）で実行してもよい。

【符号の説明】

【0102】

１０ 入出力制御装置
１１ ＦＰＧＡ
１２ ＤＲＡＭ
１３ ＳＲＡＭ
１９ バス
２０ ＯｐｅｎＣＬカーネル
３０ ＲＴＬモジュール
４０ ラッパーモジュール
５０ 処理回路
２０１ 入力ＲＡＭ
２０２ 準備部
２０３ 決定部
２０４ 関数部
２０５ パース部
２０６ 終了判定部
２０７ 出力ＲＡＭ
２０８ 入力タイミング判定部
２０９ 出力タイミング判定部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】