特開 2023-177214 半導体メモリ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023177214

(43)【公開日】2023-12-13

(54)【発明の名称】半導体メモリ装置

(51)【国際特許分類】

   H10B 43/27 20230101AFI20231206BHJP

   H01L 21/336 20060101ALI20231206BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2022203388

(22)【出願日】2022-12-20

(31)【優先権主張番号】10-2022-0066702

(32)【優先日】2022-05-31

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】310024033

【氏名又は名称】エスケーハイニックス株式会社

【氏名又は名称原語表記】ＳＫ ｈｙｎｉｘ Ｉｎｃ．

【住所又は居所原語表記】２０９１， Ｇｙｅｏｎｇｃｈｕｎｇ－ｄａｅｒｏ，Ｂｕｂａｌ－ｅｕｂ，Ｉｃｈｅｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000796

【氏名又は名称】弁理士法人三枝国際特許事務所

(72)【発明者】

【氏名】チェ キュ ジン

(72)【発明者】

【氏名】キム ヘ リ

(72)【発明者】

【氏名】シム キュ チャン

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP42

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083GA10

5F083JA04

5F083JA05

5F083JA19

5F083JA36

5F083JA37

5F083JA39

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083MA06

5F083MA16

5F083ZA01

5F083ZA13

5F101BA45

5F101BB04

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

(57)【要約】

【課題】メモリセルの集積度を改善することができる半導体メモリ装置を提供する。
【解決手段】本技術は、半導体基板上の第１積層体及び第２積層体と、前記第１積層体に側壁が当接し、第１メモリ膜及び第１チャネルパターンを含む第１垂直構造体と、前記第２積層体に側壁が当接し、第２メモリ膜及び第２チャネルパターンを含む第２垂直構造体と、前記第１垂直構造体上の第１ビットラインコンタクト構造と、前記第１ビットラインコンタクト構造に重畳された第１ビットラインと、を含み、前記第１積層体及び前記第２積層体のそれぞれは、前記半導体基板上に離隔されて積層された導電膜を含み、前記第１ビットラインコンタクト構造は、前記第１ビットラインに向かうほど広くなる形態を有する半導体メモリ装置を含む。
【選択図】図２ｂ

【特許請求の範囲】

【請求項1】

半導体基板上の第１積層体及び第２積層体と、
前記第１積層体に側壁が当接し、第１メモリ膜及び第１チャネルパターンを含む第１垂直構造体と、
前記第２積層体に側壁が当接し、第２メモリ膜及び第２チャネルパターンを含む第２垂直構造体と、
前記第１垂直構造体上の第１ビットラインコンタクト構造と、
前記第１ビットラインコンタクト構造に重畳された第１ビットラインと、を含み、
前記第１積層体及び前記第２積層体のそれぞれは、前記半導体基板上に離隔されて積層された導電膜を含み、
前記第１ビットラインコンタクト構造は、前記第１ビットラインに向かうほど広がる形態を有することを特徴とする半導体メモリ装置。

【請求項2】

前記第１積層体は、前記半導体基板上に離隔されて積層された第１導電膜を含み、
前記第２積層体は、前記半導体基板上に離隔されて積層された第２導電膜を含み、
前記第１導電膜と前記第２導電膜は同じレベルに配置されることを特徴とする請求項１に記載の半導体メモリ装置。

【請求項3】

前記第１積層体と前記第２積層体との間に配置された分離絶縁膜をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。

【請求項4】

前記第１メモリ膜と前記第２メモリ膜との間に配置された第１分離構造体と、
前記第１チャネルパターンと前記第２チャネルパターンとの間に配置された第２分離構造体をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。

【請求項5】

前記第１ビットラインコンタクト構造は、前記第１チャネルパターンから前記第１積層体よりも突出されるように延びることを特徴とする請求項１に記載の半導体メモリ装置。

【請求項6】

前記第１ビットラインコンタクト構造と前記第１ビットラインとの間に配置された上部コンタクトをさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。

【請求項7】

前記第１積層体は、第１セル積層体及び第１セレクト積層体を含み、
前記第２積層体は、第２セル積層体及び第２セレクト積層体を含み、
前記第１セレクト積層体と前記第２セレクト積層体との間に配置されたライン分離構造体をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。

【請求項8】

前記第１積層体または前記第２積層体を貫通するダミー垂直構造体をさらに含むことを特徴とする請求項７に記載の半導体メモリ装置。

【請求項9】

前記第１積層体は、前記半導体基板上に離隔されて積層された第１導電膜を含み、
前記第２積層体は、前記半導体基板上に離隔されて積層された第２導電膜を含み、
前記ライン分離構造体は２以上であり、
前記第１導電膜間の間隔が前記ライン分離構造体間の間隔よりも小さいことを特徴とする請求項７に記載の半導体メモリ装置。

【請求項10】

半導体基板上の第１積層体及び第２積層体と、
前記第１積層体に側壁が当接し、第１メモリ膜及び第１チャネルパターンを含む第１垂直構造体と、第２メモリ膜及び第２チャネルパターンを含む第２垂直構造体と、
前記第２積層体に側壁が当接し、第３メモリ膜及び第３チャネルパターンを含む第３垂直構造体と、第４メモリ膜及び第４チャネルパターンを含む第４垂直構造体と、
前記第１垂直構造体上の第１ビットラインコンタクト構造と、
前記第１ビットラインコンタクト構造に重畳された第１ビットラインと、を含み、
前記第１積層体及び前記第２積層体のそれぞれは、前記半導体基板上に離隔されて積層された導電膜を含み、
前記第１ビットラインコンタクト構造は、前記第１ビットラインに向かうほど広がる形態を有することを特徴とする半導体メモリ装置。

【請求項11】

前記第１積層体と前記第２積層体との間に配置された分離絶縁膜をさらに含むことを特徴とする請求項１０に記載の半導体メモリ装置。

【請求項12】

前記第１メモリ膜と前記第２メモリ膜との間に配置された第１分離構造体と、
前記第１チャネルパターンと前記第２チャネルパターンとの間に配置された第２分離構造体をさらに含むことを特徴とする請求項１０に記載の半導体メモリ装置。

【請求項13】

前記第１ビットラインコンタクト構造と前記第１ビットラインとの間に配置された上部コンタクトをさらに含むことを特徴とする請求項１０に記載の半導体メモリ装置。

【請求項14】

前記第１ビットラインコンタクト構造は、前記第１チャネルパターンから前記第１積層体よりも突出されるように延びることを特徴とする請求項１０に記載の半導体メモリ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体メモリ装置に関し、より具体的には、３次元半導体メモリ装置に関する。

【背景技術】

【0002】

不揮発性メモリ素子は、電源供給が遮断されても格納されたデータがそのまま保持されるメモリ素子である。最近、基板上に単層にメモリセルを形成する２次元不揮発性メモリ素子の集積度向上が限界に達したことにより、基板上に垂直にメモリセルを積層する３次元不揮発性メモリ素子が提案されている。

【0003】

３次元不揮発性メモリ素子は、交互に積層された絶縁膜及びゲート電極、そしてこれらを貫通するチャネル膜を含み、チャネル膜に沿ってメモリセルが積層される。このような３次元構造を有する不揮発性メモリ素子の動作信頼性の向上のために、様々な構造及び製造方法が開発されている。

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施形態は、メモリセルの集積度を改善することができる半導体メモリ装置を提供する。

【課題を解決するための手段】

【0005】

本発明の実施形態に係る半導体メモリ装置は、半導体基板上の第１積層体及び第２積層体と、前記第１積層体に側壁が当接し、第１メモリ膜及び第１チャネルパターンを含む第１垂直構造体と、前記第２積層体に側壁が当接し、第２メモリ膜及び第２チャネルパターンを含む第２垂直構造体と、前記第１垂直構造体上の第１ビットラインコンタクト構造と、前記第１ビットラインコンタクト構造に重畳された第１ビットラインと、を含み、前記第１積層体及び前記第２積層体のそれぞれは、前記半導体基板上に離隔されて積層された導電膜を含み、前記第１ビットラインコンタクト構造は、前記第１ビットラインに向かうほど広がる形態を有することができる。

【0006】

本発明の実施形態に係る半導体メモリ装置は、半導体基板上の第１積層体及び第２積層体と、前記第１積層体に側壁が当接し、第１メモリ膜及び第１チャネルパターンを含む第１垂直構造体と、第２メモリ膜及び第２チャネルパターンを含む第２垂直構造体と、前記第２積層体に側壁が当接し、第３メモリ膜及び第３チャネルパターンを含む第３垂直構造体と、第４メモリ膜及び第４チャネルパターンを含む第４垂直構造体と、前記第１垂直構造体上の第１ビットラインコンタクト構造と、前記第１ビットラインコンタクト構造に重畳された第１ビットラインと、を含み、前記第１積層体及び前記第２積層体のそれぞれは、前記半導体基板上に離隔されて積層された導電膜を含み、前記第１ビットラインコンタクト構造は、前記第１ビットラインに向かうほど広がる形態を有することができる。

【発明の効果】

【0007】

本技術は、垂直構造体を互いに分離させることでメモリセルの集積度を改善することができる。

【0008】

本技術は、分離絶縁膜を形成することで積層体を２以上の領域に分離してメモリセルの集積度を改善することができる。

【図面の簡単な説明】

【0009】

【図1】本発明の実施形態に係る半導体メモリ装置の斜視図である。

【図2a】本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す平面図である。

【図2b】本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す平面図である。

【図3a】本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す平面図である。

【図3b】本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す平面図である。

【図4】本発明の一実施形態に係る垂直構造体の横断面を示す図である。

【図5a】図３ｂに示された線Ａ－Ａ’及び線Ｂ－Ｂ’に沿って切った半導体メモリ装置の断面図である。

【図5b】図３ｂに示された線Ａ－Ａ’及び線Ｂ－Ｂ’に沿って切った半導体メモリ装置の断面図である。

【図6】図３ｂに示された線Ａ－Ａ’に沿って切った半導体メモリ装置の断面図である。

【図7】本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す平面図である。

【図8a】図７に示された線Ｃ－Ｃ’、線Ｄ－Ｄ’及び線Ｅ－Ｅ’に沿って切った半導体メモリ装置の断面図である。

【図8b】図７に示された線Ｃ－Ｃ’、線Ｄ－Ｄ’及び線Ｅ－Ｅ’に沿って切った半導体メモリ装置の断面図である。

【図8c】図７に示された線Ｃ－Ｃ’、線Ｄ－Ｄ’及び線Ｅ－Ｅ’に沿って切った半導体メモリ装置の断面図である。

【図9a】本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す平面図である。

【図9b】本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す平面図である。

【図10】本発明の一実施形態に係る垂直構造体の横断面を示す図である。

【図11a】図９ｂに示された線Ｆ－Ｆ’及び線Ｇ－Ｇ’に沿って切った半導体メモリ装置の断面図である。

【図11b】図９ｂに示された線Ｆ－Ｆ’及び線Ｇ－Ｇ’に沿って切った半導体メモリ装置の断面図である。

【図12】本発明の実施形態に係るメモリシステムの構成を示すブロック図である。

【図13】本発明の実施形態に係るコンピューティングシステムの構成を示すブロック図である。

【発明を実施するための形態】

【0010】

本明細書または出願において開始される本発明の概念による実施形態についての特定の構造上及び機能上の説明は、単に本発明の概念による実施形態を説明するために例示されたものであり、本発明の概念による実施形態は、様々な形態で実施することができ、本明細書または出願において説明する実施形態に限定されると解釈されるべきではない。

【0011】

本発明の実施形態で第１及び第２などの用語は、様々な構成要素を説明するのに使われるが、前記構成要素は、前記用語によって限定されない。前記用語は、一つの構成要素を他の構成要素から区別する目的で使われる。例えば、本発明の概念による権利範囲から離脱されないまま、第１構成要素は第２構成要素と名付けられ、同様に、第２構成要素は第１構成要素とも名付けられうる。

【0012】

図１は、本発明の実施形態に係る半導体メモリ装置の斜視図である。

【0013】

図１を参照すると、半導体メモリ装置１は、セル領域６０、第１コンタクト領域４０Ａ、及び第２コンタクト領域４０Ｂを含んでもよい。第１コンタクト領域４０Ａ及び第２コンタクト領域４０Ｂは、セル領域６０の両側に配置されてもよい。

【0014】

半導体メモリ装置１は、第１積層体４６及び第２積層体４８を含んでもよい。第１積層体４６は、半導体メモリ装置１のセル領域６０から第１コンタクト領域４０Ａに延びてもよい。第２積層体４８は、半導体メモリ装置１のセル領域６０から第２コンタクト領域４０Ｂに延びてもよい。第１積層体４６及び第２積層体４８のそれぞれは、それに対応するコンタクト領域４０Ａまたは４０Ｂで階段形状であってもよい。第１積層体４６及び第２積層体４８は、トレンチ２５によって互いに分離されてもよい。図示は省略するが、トレンチ２５内部に分離絶縁膜が形成されてもよい。半導体メモリ装置１は、セル領域６０で第１積層体４６及び第２積層体４８を貫通する複数の垂直構造体２０を含んでもよい。それぞれの垂直構造体２０は、第１垂直構造体２０ａ及び第２垂直構造体２０ｂを含んでもよい。第１垂直構造体２０ａ及び第２垂直構造体２０ｂは、ＸＹ平面で互いに対向して配置されてもよい。

【0015】

第１積層体４６は、半導体基板上にＺ方向に互いに離隔されて積層された複数の第１導電膜４６Ａ、４６Ｂ、４６Ｃ、４６Ｄを含んでもよい。複数の第１導電膜４６Ａ、４６Ｂ、４６Ｃ、４６Ｄは、第１垂直構造体２０ａの側部に当接してもよい。第２積層体４８は、半導体基板上に互いに離隔された複数の第２導電膜４８Ａ、４８Ｂ、４８Ｃ、４８Ｄを含んでもよい。複数の第２導電膜４８Ａ、４８Ｂ、４８Ｃ、４８Ｄは、第２垂直構造体２０ｂの側部に当接してもよい。本発明の実施形態は、図示された積層体及び導電膜の層数に制限されない。

【0016】

第１積層体４６の第１導電膜４６Ａ、４６Ｂ、４６Ｃ、４６Ｄは、第２積層体４８の第２導電膜４８Ａ、４８Ｂ、４８Ｃ、４８Ｄとトレンチ２５を挟んで噛み合っている形態であってもよい。以下、噛み合っている形態の第１積層体４６と第２積層体４８の構造に対する一実施形態をより具体的に説明する。複数の第１導電膜４６Ａ、４６Ｂ、４６Ｃ、４６Ｄは、第１コンタクト領域４０Ａで階段形状を設けてもよい。複数の第１導電膜４６Ａ、４６Ｂ、４６Ｃ、４６Ｄのそれぞれは、第１コンタクト領域４０Ａからセル領域６０に延びた複数の第１ライン部Ｌ１を含んでもよい。複数の第１ライン部Ｌ１は、Ｙ方向に離隔されてもよい。

【0017】

複数の第２導電膜４８Ａ、４８Ｂ、４８Ｃ、４８Ｄは、第２コンタクト領域４０Ｂで階段形状を設けてもよい。複数の第２導電膜４８Ａ、４８Ｂ、４８Ｃ、４８Ｄのそれぞれは、第２コンタクト領域４０Ｂからセル領域６０に延びた複数の第２ライン部Ｌ２を含んでもよい。複数の第２ライン部Ｌ２は、Ｙ方向に離隔されてもよい。

【0018】

複数の第１ライン部Ｌ１と複数の第２ライン部Ｌ２は、Ｙ方向に交互に配置されてもよい。トレンチ２５は、互いに隣り合う第１ライン部Ｌ１と第２ライン部Ｌ２との間でＸ方向に延びてもよい。トレンチ２５は、第１積層体４６の階段形状と第２積層体４８の第２ライン部Ｌ１との間と第２積層体４８の階段形状と第１積層体４６の第１ライン部Ｌ１との間でＹ方向に延びてもよい。

【0019】

第１積層体４６と第２積層体４８のそれぞれは、Ｚ方向に積層されたセル積層体及びセレクト積層体を含んでもよい。セレクト積層体は、セル積層体と同じレイアウトを有してセル積層体に重畳されるか、ライン分離構造体によって２つ以上のサブセレクト積層体に分離されてセル積層体に重畳されてもよい。

【0020】

図２ａ及び図２ｂは、本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す平面図である。

【0021】

図２ａ及び図２ｂを参照すると、本発明の一実施形態に係る半導体メモリ装置は、第１及び第２セル積層体ＣＥＴ１、ＣＥＴ２及び第１及び第２セレクト積層体ＳＥＴ１、ＳＥＴ２を含んでもよい。図２ａは、セル領域において第１及び第２セル積層体ＣＥＴ１、ＣＥＴ２のレイアウトを示し、図２ｂは、セル領域において第１及び第２セレクト積層体ＳＥＴ１、ＳＥＴ２のレイアウトを示す。以下、第１方向Ｘ、第２方向Ｙ、及び第３方向Ｚは、互いに交差する軸が向かう方向として定義することができる。一実施形態として、第１方向Ｘ、第２方向Ｙ、及び第３方向Ｚは、ＸＹＺ座標系のＸ軸、Ｙ軸、及びＺ軸方向として定義することができる。

【0022】

第１セル積層体ＣＥＴ１及び第２セル積層体ＣＥＴ２は、図１を参照して説明した第１積層体４６及び第２積層体４８と同様に分離絶縁膜１２０によって分離されてもよい。第１セル積層体ＣＥＴ１は、第２方向Ｙに離隔された複数の第１セルライン部ＣＬ１を含んでもよく、第２セル積層体ＣＥＴ２は、第２方向Ｙに離隔された複数の第２セルライン部ＣＬ２を含んでもよい。複数の第１セルライン部ＣＬ１は、複数の第２セルライン部ＣＬ２と第２方向Ｙに交互に配置されてもよい。分離絶縁膜１２０は、第２方向Ｙに隣り合う第１セルライン部ＣＬ１と第２セルライン部ＣＬ２との間に配置されてもよい。

【0023】

第１セレクト積層体ＳＥＴ１は、第１セル積層体ＣＥＴ１に重畳されてもよく、第１セル積層体ＣＥＴ１と同様に複数の第１セレクトライン部ＳＬ１を含んでもよい。第２セレクト積層体ＳＥＴ２は、第２セル積層体ＣＥＴ２に重畳されてもよく、第２セル積層体ＣＥＴ２と同様に複数の第２セレクトライン部ＳＬ２を含んでもよい。分離絶縁膜１２０は、互いに隣り合う第１セレクトライン部ＳＬ１と第２セレクトライン部ＳＬ２との間に延びて、第１セレクト積層体ＳＥＴ１と第２セレクト積層体ＳＥＴ２を互いに分離させてもよい。

【0024】

第１及び第２セル積層体ＣＥＴ１、ＣＥＴ２及び第１及び第２セレクト積層体ＳＥＴ１、ＳＥＴ２のそれぞれのライン部は、第１方向Ｘ及び第２方向Ｙに延びてもよい。第１及び第２セル積層体ＣＥＴ１、ＣＥＴ２及び第１及び第２セレクト積層体ＳＥＴ１、ＳＥＴ２のそれぞれは、第３方向Ｚに積層された層間絶縁膜及び導電膜を含んでもよい。層間絶縁膜及び導電膜の積層構造は、図５ａを参照して後述する。第１及び第２セル積層体ＣＥＴ１、ＣＥＴ２のそれぞれの導電膜は、ワードラインを構成してもよい。第１及び第２セレクト積層体ＳＥＴ１、ＳＥＴ２の導電膜は、ドレーンセレクトラインを構成してもよい。

【0025】

第１及び第２セル積層体ＣＥＴ１、ＣＥＴ２及び第１及び第２セレクト積層体ＳＥＴ１、ＳＥＴ２は、垂直構造体１４０によって貫通されてもよい。垂直構造体１４０は、第３方向Ｚに延びてもよい。垂直構造体１４０は、ジグザグに配置されてもよいが、本発明はこれに制限されない。例えば、垂直構造体１４０は、第１方向Ｘ及び第２方向Ｙに並んで配列されてもよい。

【0026】

分離絶縁膜１２０は、第１セル積層体ＣＥＴ１と第２セル積層体ＣＥＴ２との間で第１方向Ｘ及び第３方向Ｚに延びてもよい。

【0027】

それぞれの垂直構造体１４０は、第１垂直構造体１４０ａ及び第２垂直構造体１４０ｂを含んでもよい。第１垂直構造体１４０ａの側部は、それに対応する第１セルライン部ＣＬ１及びそれに対応する第１セレクトライン部ＳＬ１に当接してもよい。第２垂直構造体１４０ｂの側部は、それに対応する第２セルライン部ＣＬ２及びそれに対応する第２セレクトライン部ＳＬ２に当接してもよい。第１垂直構造体１４０ａと第２垂直構造体１４０ｂは、第１分離構造体１４６及び第２分離構造体１４７によって互いに分離されてもよい。垂直構造体１４０の詳しい構造は、図４を参照して後述する。

【0028】

垂直構造体１４０は、ビットライン３１０に連結されてもよい。ビットライン３１０は、第３方向Ｚに第１及び第２セレクト積層体ＳＥＴ１、ＳＥＴ２から離隔されて配置されてもよく、第１及び第２セレクト積層体ＳＥＴ１、ＳＥＴ２上に配置されてもよい。ビットライン３１０は、第１方向Ｘに互いに離隔されて配列されてもよい。ビットライン３１０は、第２方向Ｙに延びてもよい。

【0029】

ビットライン３１０は、ビットラインコンタクト構造２３０ａ、２３０ｂを介して垂直構造体１４０と電気的に連結されてもよい。ビットライン３１０は、導電物質を含んでもよい。例えば、ビットライン３１０は、タングステン、アルミニウム、または銅を含んでもよい。

【0030】

ビットラインコンタクト構造２３０ａ、２３０ｂは、第１垂直構造体１４０ａ上の第１ビットラインコンタクト構造２３０ａ及び第２垂直構造体１４０ｂ上の第２ビットラインコンタクト構造２３０ｂを含んでもよい。ビットライン３１０は、互いに対向する第１垂直構造体１４０ａ及び第２垂直構造体１４０ｂに重畳された第１ビットライン３１０Ａ及び第２ビットライン３１０Ｂを含んでもよい。第１ビットライン３１０Ａ及び第２ビットライン３１０Ｂは、第１ビットラインコンタクト構造２３０ａ及び第２ビットラインコンタクト構造２３０ｂから第３方向Ｚに離隔されてもよい。この場合、第１垂直構造体１４０ａ及び第２垂直構造体１４０ｂのそれぞれは、上部コンタクト２５０によってそれに対応するビットライン３１０に接続されてもよい。一実施形態として、第１垂直構造体１４０ａは、第１ビットラインコンタクト構造２３０ａと第１ビットライン３１０Ａとの交差部で、第１ビットラインコンタクト構造２３０ａと第１ビットライン３１０Ａとの間に配置された上部コンタクト２５０を介して第１ビットライン３１０Ａに接続されてもよい。この場合、第２垂直構造体１４０ｂは、第２ビットラインコンタクト構造２３０ｂと第２ビットライン３１０Ｂとの交差部で、第２ビットラインコンタクト構造２３０ｂと第２ビットライン３１０Ｂとの間に配置された上部コンタクト２５０を介して第２ビットライン３１０Ｂに接続されてもよい。

【0031】

図３ａ及び図３ｂは、本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す平面図である。

【0032】

本発明の一実施形態に係る半導体メモリ装置は、以下において説明する部分以外は、図２ａ及び図２ｂに係る半導体メモリ装置と同様であってもよい。

【0033】

図３ａ及び図３ｂを参照すると、垂直構造体１４０、１５０は、垂直構造体１４０とダミー垂直構造体１５０を含んでもよい。

【0034】

ダミー垂直構造体１５０は、第１セル積層体ＣＥＴ１の複数の第１セルライン部ＣＬ１のうちのいずれか１つまたは第２セル積層体ＣＥＴ２の複数の第２セルライン部ＣＬ２のうちのいずれか１つを貫通してもよい。ダミー垂直構造体１５０を囲むセルライン部は、残りのセルライン部に比べて第２方向Ｙに広い幅に形成されてもよい。一実施形態として、第１セル積層体ＣＥＴ１の複数の第１セルライン部ＣＬ１のうちの中央に配置された第１セルライン部ＣＬ１＿Ｃが、残りの第１セルライン部に比べて相対的に広い幅に形成されてもよく、ダミー垂直構造体１５０は、中央に配置された第１セルライン部ＣＬ１＿Ｃを貫通してもよい。この場合、複数の第１セルライン部ＣＬ１及び複数の第２セルライン部ＣＬ２は、中央の第１セルライン部ＣＬ１＿Ｃを基準として第２方向Ｙに第１グループＧ１及び第２グループＧ２に区分されることができる。

【0035】

第１グループＧ１に対応する第１セル積層体ＣＥＴ１の第１セルライン部ＣＬ１の一部に、第１セレクト積層体ＳＥＴ１の第１セレクトライン部ＳＬ１が重畳されてもよく、第１グループＧ１に対応する第２セル積層体ＣＥＴ２の第２セレクトライン部ＣＬ２の一部に、第２セレクト積層体ＳＥＴ２の第２セレクトライン部ＳＬ２が重畳されてもよい。第２グループＧ２に対応する第１セル積層体ＣＥＴ１の第１セルライン部ＣＬ１の他の一部に、第３セレクト積層体ＳＥＴ３の第３セレクトライン部ＳＬ３が重畳されてもよく、第２グループＧ２に対応する第２セル積層体ＣＥＴ２の第２セレクトライン部ＣＬ２の他の一部に、第４セレクト積層体ＳＥＴ２の第４セレクトライン部ＳＬ４が重畳されてもよい。第１～第４セレクト積層体ＳＥＴ１～ＳＥＴ４のセレクトライン部ＳＬ１～ＳＬ４は、図１に示されたように、コンタクト領域４０Ａまたは４０Ｂで連結されてもよい。例えば、第１セレクト積層体ＳＥＴ１の第１セレクトライン部ＳＬ１は、コンタクト領域で互いに連結されてもよい。

【0036】

第１グループＧ１の第１セルライン部ＣＬ１及び第２セルライン部ＣＬ２の間の分離絶縁膜１２０の一部は、第１セレクトライン部ＳＬ１と第２セレクトライン部ＳＬ２との間に延びてもよく、第２グループＧ２の第１セルライン部ＣＬ１及び第２セルライン部ＣＬ２の間の分離絶縁膜１２０の他の一部は、第３セレクトライン部ＳＬ３と第４セレクトライン部ＳＬ４との間に延びてもよい。第２セレクト積層体ＳＥＴ２と第３セレクト積層体ＳＥＴ３は、ライン分離構造体２１０によって分離されてもよい。

【0037】

ライン分離構造体２１０は、ダミー垂直構造体１５０の上端を貫通してもよい。ライン分離構造体２１０は、第１方向Ｘに互いに隣り合うダミー垂直構造体１５０を横切って第１方向Ｘ及び第３方向Ｚに延びてもよい。

【0038】

垂直構造体１４０のそれぞれは、第１セルライン部ＣＬ１に対応する第１垂直構造体１４０ａ及び第２セルライン部ＣＬ２に対応する第２垂直構造体１４０ｂを含んでもよい。

【0039】

図４は、本発明の一実施形態に係る垂直構造体の横断面を示す図である。

【0040】

図４を参照すると、本発明の一実施形態に係る垂直構造体は、チャネル膜１５Ａ、１５Ｂ、チャネル膜１５Ａ、１５Ｂを囲むメモリ膜１４Ａ、１４Ｂ、メモリ膜１４Ａ、１４Ｂを分離する第１分離構造体１４６、及びチャネル膜１５Ａ、１５Ｂを分離する第２分離構造体１４７を含んでもよい。チャネル膜１５Ａ、１５Ｂは、図２ａ及び図２ｂを参照して説明した第１及び第２セル積層体ＣＥＴ１、ＣＥＴ２及び第１及び第２セレクト積層体ＳＥＴ１、ＳＥＴ２を貫通する円筒形状であってもよい。

【0041】

メモリ膜１４Ａ、１４Ｂは、第１分離構造体１４６によって第１メモリ膜１４Ａと第２メモリ膜１４Ｂとに分離されてもよい。チャネル膜１５Ａ、１５Ｂは、第２分離構造体１４７によって第１チャネルパターン１５Ａと第２チャネルパターン１５Ｂとに分離されてもよい。第１分離構造体１４６及び第２分離構造体１４７は互いに連結されてもよい。第１分離構造体１４６は、図２ａ及び図２ｂを参照して説明した分離絶縁膜１２０に連結されてもよい。一実施形態として、一つの垂直構造体は２つの第１分離構造体１４６を含み、第１分離構造体１４６と当接する長い楕円形である第２分離構造体１４７を含んでもよい。第１分離構造体１４７及び第２分離構造体１４７の形態は図示に制限されない。第１メモリ膜１４Ａ及び第１チャネルパターン１５Ａは、図２ａ及び図２ｂに図示された第１垂直構造体１４０ａまたは図３ａ及び図３ｂに図示された第１垂直構造体１４０ａを構成することができる。第２メモリ膜１４Ｂ及び第２チャネルパターン１５Ｂは、図２ａ及び図２ｂに図示された第２垂直構造体１４０ｂまたは図３ａ及び図３ｂに図示された第２垂直構造体１４０ｂを構成することができる。

【0042】

メモリ膜１４Ａ、１４Ｂは、チャネル膜１５Ａ、１５Ｂの表面上に順次に積層されたトンネル絶縁膜１３Ａ、１３Ｂ、電荷保存膜１２Ａ、１２Ｂ、及びブロッキング絶縁膜１１Ａ、１１Ｂを含んでもよい。電荷保存膜１２Ａ、１２Ｂは、ファウラー・ノルドハイム・トンネリングを利用して変更されるデータを保存することができる物質膜で形成されることができる。このために、電荷保存膜１２Ａ、１２Ｂは様々な物質で形成されてもよく、例えば電荷トラップの可能な窒化膜で形成されてもよい。本発明の実施形態はこれに限定されず、電荷保存膜１２Ａ、１２Ｂは、シリコン、相変化物質、ナノドットなどを含んでもよい。ブロッキング絶縁膜１１Ａ、１１Ｂは、電荷遮断の可能な酸化膜を含んでもよい。ブロッキング絶縁膜１１Ａ、１１Ｂは、電荷トンネリングの可能なシリコン酸化膜で形成されてもよい。

【0043】

図５ａ及び図５ｂは、図３ｂに図示された線Ａ－Ａ’及び線Ｂ－Ｂ’に沿って切った半導体メモリ装置の断面図である。

【0044】

図５ａ及び図５ｂを参照すると、本発明の一実施形態に係る半導体メモリ装置は、半導体基板１００、半導体基板１００上の積層体１１０、及び積層体１１０を貫通する複数の垂直構造体１４０を含んでもよい。半導体メモリ装置は、積層体１１０上にビットラインコンタクト構造２３０ａ、２３０ｂ、ビットライン３１０、及びビットライン３１０とビットラインコンタクト構造２３０ａ、２３０ｂとを連結する上部コンタクト２５０をさらに含んでもよい。また、半導体メモリ装置は、積層体１１０を貫通する複数のダミー垂直構造体１５０を含んでもよい。垂直構造体１４０は、第２分離構造体１４７によって分離された第１垂直構造体１４０ａ及び第２垂直構造体１４０ｂを含んでもよい。第１垂直構造体１４０ａ及び第２垂直構造体１４０ｂに沿って第１セルストリング及び第２セルストリングが定義されることができる。

【0045】

積層体１１０は、交互に積層された層間絶縁膜１１１及び導電膜１１３を含んでもよい。導電膜１１３は、ソースセレクトライン、ワードライン、ドレーンセレクトラインを含んでもよい。半導体メモリ装置は、ドレーンセレクトラインを分離するライン分離構造体２１０をさらに含んでもよい。層間絶縁膜１１１は、積層された導電膜１１３を相互に絶縁させるためのものであって、酸化物、窒化物などの絶縁物質を含んでもよい。

【0046】

導電膜１１３は、分離絶縁膜１２０によって導電膜１１３の延びる方向に離隔されてもよい。

【0047】

複数の垂直構造体１４０及び複数のダミー垂直構造体１５０は、積層体１１０の積層方向に沿って積層体１１０及び積層体１１０上の上部絶縁膜１１５を貫通してもよい。複数の垂直構造体１４０及び複数のダミー垂直構造体１５０のそれぞれは、メモリ膜１２１によって取り囲まれたチャネル膜１２３と、垂直構造体１４０、１５０の中心領域を成す第２分離構造体１４７と、を含んでもよい。

【0048】

チャネル膜１２３は垂直構造であってもよい。チャネル膜１２３は、それに対応するセルストリングに属する選択トランジスタ及びメモリセルのチャンネル領域として利用されることができる。チャネル膜１２３は、シリコンＳｉ、ゲルマニウムＧｅ、またはこれらの組み合わせで構成されてもよい。一実施形態として、チャネル膜１２３は、アンドープシリコンを含んでもよく、ｎ型不純物及びｐ型不純物の中の少なくともいずれか１つを含むドーピング領域を含んでもよい。

【0049】

第２分離構造体１４７は、半導体基板１００の一部を貫通してもよい。チャネル膜１２３は、第２分離構造体１４７によって２以上のチャネルパターンに分離されてもよい。一実施形態として、チャネル膜１２３は、第２分離構造体１４７によって第１チャネルパターン１５Ａ及び第２チャネルパターン１５Ｂに分離されてもよい。メモリ膜１２１は、図４を参照して説明した第１分離構造体１４６によって第１チャネルパターン１５Ａと積層体１１０との間の第１メモリ膜１４Ａと、第２チャネルパターン１５Ｂと積層体１１０との間の第２メモリ膜１４Ｂとに分離されてもよい。

【0050】

第１垂直構造体１４０ａの第１チャネルパターン１５Ａ及び第２垂直構造体１４０ｂの第２チャネルパターン１５Ｂのそれぞれは、それに対応するビットライン３１０と連結されてもよい。第１チャネル膜１２３は、積層体１１０及び上部絶縁膜１１５よりも突出されるように延びてもよい。第１チャネルパターン１５Ａから積層体１１０及び上部絶縁膜１１５よりも突出されるように延びたチャネル膜１２３の一部は、第１ビットラインコンタクト構造２３０ａを形成してもよく、第２チャネルパターン１５Ｂから積層体１１０及び上部絶縁膜１１５よりも突出されるように延びたチャネル膜１２３の他の一部は、第２ビットラインコンタクト構造２３０ｂを形成してもよい。第１及び第２ビットラインコンタクト構造２３０ａ、２３０ｂは、上部コンタクト２５０によってビットライン３１０と連結されてもよい。チャネル膜１２３は、ビットライン３１０に向かって面積が広がる形態であってもよい。例えば、ビットラインコンタクト構造２３０ａ、２３０ｂは、断面が台形形状であってもよい。これによって、第１及び第２ビットラインコンタクト構造２３０ａ、２３０ｂの上面は、第１及び第２チャネルパターン１５Ａ、１５Ｂの横断面よりも広い面積を有することできる。これによって、第１及び第２ビットラインコンタクト構造２３０ａ、２３０ｂに上部コンタクト２５０を整列するにあたって、整列マージンを増加させることができる。図５ｂを参照すると、一つの垂直構造体１４０上に複数のビットライン３１０が配置されることができる。一実施形態として、チャネル膜１２３が第２分離構造体１４７によって第１チャネルパターン１５Ａ及び第２チャネルパターン１５Ｂに分離される場合、一つの垂直構造体１４０上に２つのビットライン３１０が配置されることができる。それぞれのチャネルパターンは、それぞれのビットライン３１０によって制御されることができる。

【0051】

図６は、図３ｂに図示された線Ａ－Ａ’に沿って切った半導体メモリ装置の断面図である。本発明の一実施形態に係る半導体メモリ装置は、以下において説明する部分以外は、図５ａに従う半導体メモリ装置と同様であってもよい。

【0052】

図６を参照すると、一実施形態として、ビットラインコンタクト構造２３０ａ、２３０ｂは、断面が長方形形状であってもよい。これによって、第１及び第２ビットラインコンタクト構造２３０ａ、２３０ｂの上面は、第１及び第２チャネルパターン１５Ａ、１５Ｂの横断面よりも広い面積を有することができる。これによって、第１及び第２ビットラインコンタクト構造２３０ａ、２３０ｂに上部コンタクト２５０を整列するにあたって、整列マージンを増加させることができる。

【0053】

図７は、本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す平面図である。

【0054】

図７を参照すると、本発明の一実施形態に係る半導体メモリ装置は、第１及び第２セレクト積層体ＳＥＴ１、ＳＥＴ２を含んでもよい。第１及び第２セレクト積層体ＳＥＴ１、ＳＥＴ２は、第１方向Ｘ及び第２方向Ｙに延びてもよい。第１及び第２セレクト積層体ＳＥＴ１、ＳＥＴ２のそれぞれは、第３方向Ｚに積層された層間絶縁膜及び導電膜を含んでもよい。第１及び第２セレクト積層体ＳＥＴ１、ＳＥＴ２の導電膜は、ドレーンセレクトラインを構成してもよい。

【0055】

第１及び第２セレクト積層体ＳＥＴ１、ＳＥＴ２は、垂直構造体１４０によって貫通されてもよい。垂直構造体１４０は、第３方向Ｚに延びてもよい。垂直構造体１４０は、ジグザグに配置されてもよいが、本発明はこれに制限されない。例えば、垂直構造体１４０は、第１方向Ｘ及び第２方向Ｙに並んで配列されてもよい。

【0056】

図２ａ及び図２ｂを参照して説明したように、それぞれの垂直構造体１４０は、第１垂直構造体１４０ａ及び第２垂直構造体１４０ｂを含んでもよい。第１垂直構造体１４０ａと第２垂直構造体１４０ｂは、第１分離構造体１４６及び第２分離構造体１４７によって互いに分離されてもよい。

【0057】

垂直構造体１４０は、ビットライン３１０に連結されてもよい。ビットライン３１０は、第３方向Ｚに第１及び第２セレクト積層体ＳＥＴ１、ＳＥＴ２から離隔されて配置されてもよく、第１及び第２セレクト積層体ＳＥＴ１、ＳＥＴ２上に配置されてもよい。ビットライン３１０は、第１方向Ｘに互いに離隔されて配列されてもよい。ビットライン３１０は、第２方向Ｙに延びてもよい。

【0058】

ビットライン３１０は、ビットラインコンタクト構造２３０を介して垂直構造体１４０と電気的に連結されてもよい。ビットライン３１０は、導電物質を含んでもよい。例えば、ビットライン３１０は、タングステン、アルミニウム、または銅を含んでもよい。

【0059】

ビットラインコンタクト構造２３０と垂直構造体１４０との間の連結は、図２ａ及び図２ｂに係る半導体メモリ装置と同様である。

【0060】

図８ａ～図８ｃは、図７に示された線Ｃ－Ｃ’、線Ｄ－Ｄ’及び線Ｅ－Ｅ’に沿って切った半導体メモリ装置の断面図である。

【0061】

本発明の一実施形態に係る半導体メモリ装置は、以下において説明する部分以外は、図５ａ及び図５ｂに係る半導体メモリ装置と同様であってもよい。

【0062】

図８ａ～図８ｃを参照すると、チャネル膜１２３は、第２分離構造体１４７によって分離されてもよい。第１分離構造体１４６は、第２分離構造体１４７と当接してもよい。メモリ膜１２１は、第１分離構造体１４６によって分離されてもよい。

【0063】

図９ａ及び図９ｂは、本発明の一実施形態に係る半導体メモリ装置のレイアウトを示す平面図である。

【0064】

本発明の一実施形態に係る半導体メモリ装置は、以下において説明する部分以外は、図３ａ及び図３ｂに係る半導体メモリ装置と同様であってもよい。

【0065】

図９ａ及び図９ｂを参照すると、それぞれの垂直構造体１４０は、第１垂直構造体１４０ａ、第２垂直構造体１４０ｂ、第３垂直構造体１４０ｃ、及び第４垂直構造体１４０ｄを含んでもよい。第１垂直構造体１４０ａ及び第２垂直構造体１４０ｂの側部は、それに対応する第２セルライン部ＣＬ２及びそれに対応する第２セレクトライン部ＳＬ２に当接してもよい。第３垂直構造体１４０ｃ及び第４垂直構造体１４０ｄの側部は、それに対応する第１セルライン部ＣＬ１及びそれに対応する第１セレクトライン部ＳＬ１に当接してもよい。第１垂直構造体１４０ａ、第２垂直構造体１４０ｂ、第３垂直構造体１４０ｃ、及び第４垂直構造体１４０ｄは、第１分離構造体１４６及び第２分離構造体１４７によって互いに分離されてもよい。垂直構造体１４０の詳しい構造は、図１０を参照して後述する。

【0066】

垂直構造体１４０は、ビットライン３１０に連結されてもよい。ビットライン３１０は、第３方向Ｚに第１～第４セレクト積層体ＳＥＴ１～ＳＥＴ４から離隔されて配置されてもよく、第１～第４セレクト積層体ＳＥＴ１～ＳＥＴ４上に配置されてもよい。ビットライン３１０は、第１方向Ｘに互いに離隔されて配列されてもよい。ビットライン３１０は、第２方向Ｙに延びてもよい。

【0067】

ビットライン３１０は、ビットラインコンタクト構造２３０ａ、２３０ｂ、２３０ｃ、２３０ｄを介して垂直構造体１４０と電気的に連結されてもよい。ビットライン３１０は、導電物質を含んでもよい。例えば、ビットライン３１０は、タングステン、アルミニウム、または銅を含んでもよい。

【0068】

ビットラインコンタクト構造２３０ａ、２３０ｂ、２３０ｃ、２３０ｄは、第１垂直構造体１４０ａ上の第１ビットラインコンタクト構造２３０ａ、第２垂直構造体１４０ｂ上の第２ビットラインコンタクト構造２３０ｂ、第３垂直構造体１４０ｃ上の第３ビットラインコンタクト構造２３０ｃ、及び第４垂直構造体１４０ｄ上の第４ビットラインコンタクト構造２３０ｄを含んでもよい。ビットライン３１０は、互いに対向する第１垂直構造体１４０ａ～第４垂直構造体１４０ｄに重畳された第１ビットライン３１０Ａ～第４ビットライン３１０Ｄを含んでもよい。第１ビットライン３１０Ａ～第４ビットライン３１０Ｄは、第１ビットラインコンタクト構造２３０ａ～第４ビットラインコンタクト構造２３０ｄから第３方向Ｚに離隔されてもよい。この場合、第１垂直構造体１４０ａ～第４垂直構造体１４０ｄのそれぞれは、上部コンタクト２５０によってそれに対応するビットライン３１０に接続されてもよい。一実施形態として、第１垂直構造体１４０ａは、第１ビットラインコンタクト構造２３０ａと第１ビットライン３１０Ａとの交差部で、第１ビットラインコンタクト構造２３０ａと第１ビットライン３１０Ａとの間に配置された上部コンタクト２５０を介して第１ビットライン３１０Ａに接続されてもよい。この場合、第２垂直構造体１４０ｂは、第２ビットラインコンタクト構造２３０ｂと第２ビットライン３１０Ｂとの交差部で、第２ビットラインコンタクト構造２３０ｂと第２ビットライン３１０Ｂとの間に配置された上部コンタクト２５０を介して第２ビットライン３１０Ｂに接続されてもよい。この場合、第３垂直構造体１４０ｃは、第３ビットラインコンタクト構造２３０ｃと第３ビットライン３１０Ｃとの交差部で、第３ビットラインコンタクト構造２３０ｃと第３ビットライン３１０Ｃとの間に配置された上部コンタクト２５０を介して第３ビットライン３１０Ｃに接続されてもよい。この場合、第４垂直構造体１４０ｄは、第４ビットラインコンタクト構造２３０ｄと第４ビットライン３１０Ｄとの交差部で、第４ビットラインコンタクト構造２３０ｄと第４ビットライン３１０Ｄとの間に配置された上部コンタクト２５０を介して第４ビットライン３１０Ｄに接続されてもよい。

【0069】

図１０は、本発明の一実施形態に係る垂直構造体の横断面を示す図である。

【0070】

本発明の一実施形態に係る垂直構造体は、以下において説明する部分以外は、図４に係る垂直構造体と同様であってもよい。

【0071】

図１０を参照すると、本発明の一実施形態に係る垂直構造体は、チャネル膜１５Ａ、１５Ｂ、１５Ｃ、１５Ｄ、チャネル膜１５Ａ、１５Ｂ、１５Ｃ、１５Ｄを囲むメモリ膜１４Ａ、１４Ｂ、１４Ｃ、１４Ｄ、メモリ膜１４Ａ、１４Ｂ、１４Ｃ、１４Ｄを分離する第１分離構造体１４６、及びチャネル膜１５Ａ、１５Ｂ、１５Ｃ、１５Ｄを分離する第２分離構造体１４７を含んでもよい。チャネル膜１５Ａ、１５Ｂ、１５Ｃ、１５Ｄは、図２ａ及び図２ｂを参照して説明した第１及び第２セル積層体ＣＥＴ１、ＣＥＴ２及び第１及び第２セレクト積層体ＳＥＴ１、ＳＥＴ２を貫通する円筒形状であってもよい。

【0072】

メモリ膜１４Ａ、１４Ｂ、１４Ｃ、１４Ｄは、第１分離構造体１４６によって第１メモリ膜１４Ａ～第４メモリ膜１４Ｄに分離されてもよい。チャネル膜１５Ａ、１５Ｂ、１５Ｃ、１５Ｄは、第２分離構造体１４７によって第１チャネルパターン１５Ａ～第４チャネルパターン１５Ｄに分離されてもよい。一実施形態として、一つの垂直構造体は４つの第１分離構造体１４６を含み、第１分離構造体１４６と当接する長い楕円形が重畳されている形態である第２分離構造体１４７を含んでもよい。第１分離構造体１４６及び第２分離構造体１４７の形態は、図示されたものに制限されない。第１メモリ膜１４Ａ及び第１チャネルパターン１５Ａは、図９ａ及び図９ｂに図示された第１垂直構造体１４０ａを構成することができる。第２メモリ膜１４Ｂ及び第２チャネルパターン１５Ｂは、図９ａ及び図９ｂに図示された第２垂直構造体１４０ｂを構成することができる。第３メモリ膜１４Ｃ及び第３チャネルパターン１５Ｃは、図９ａ及び図９ｂに図示された第３垂直構造体１４０ｃを構成することができる。第４メモリ膜１４Ｄ及び第４チャネルパターン１５Ｄは、図９ａ及び図９ｂに図示された第４垂直構造体１４０ｄを構成することができる。

【0073】

図１１ａ及び図１１ｂは、図９ｂに示された線Ｆ－Ｆ’及び線Ｇ－Ｇ’に沿って切った半導体メモリ装置の断面図である。

【0074】

本発明の一実施形態に係る半導体メモリ装置は、以下において説明する部分以外は、図５ａ及び図５ｂに係る半導体メモリ装置と同様であってもよい。

【0075】

図１１ａを参照すると、第１分離構造体１４６は、第２分離構造体１４７と当接してもよい。

【0076】

図１１ｂを参照すると、一つの垂直構造体上に複数のビットライン３１０が配置されることができる。一実施形態として、チャネル膜が第２分離構造体１４７によって第１チャネルパターン１５Ａ～第２チャネルパターン１５Ｄに分離される場合、一つの垂直構造体上に４つのビットライン３１０が配置されることができる。それぞれのチャネルパターンは、それぞれのビットライン３１０によって制御されることができる。

【0077】

図１２は、本発明の実施形態に係るメモリシステムの構成を示すブロック図である。

【0078】

図１２を参照すると、メモリシステム１１００は、メモリ装置１１２０とメモリコントローラ１１１０と、を含む。

【0079】

メモリ装置１１２０は、複数のフラッシュメモリチップで構成されたマルチチップパッケージであってもよい。メモリ装置１１２０は、不揮発性メモリであってもよい。さらに、メモリ装置１１２０は、図１～図１１ｂを参照して説明した構造を有してもよい。一実施形態として、半導体基板上の第１積層体及び第２積層体と、前記第１積層体に側壁が当接し、第１メモリ膜及び第１チャネルパターンを含む第１垂直構造体と、前記第２積層体に側壁が当接し、第２メモリ膜及び第２チャネルパターンを含む第２垂直構造体と、前記第１垂直構造体上の第１ビットラインコンタクト構造と、前記第１ビットラインコンタクト構造に重畳された第１ビットラインと、を含み、前記第１積層体及び前記第２積層体のそれぞれは、前記半導体基板上に離隔されて積層された導電膜を含み、前記第１ビットラインコンタクト構造は、前記第１ビットラインに向かうほど広がる形態を有してもよい。メモリ装置１１２０の構造は、前述と同様であるので、具体的な説明は省略する。

【0080】

メモリコントローラ１１１０は、メモリ装置１１２０を制御するように構成され、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１１１、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１１２、ホストインターフェース１１１３、エラー訂正ブロック（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｂｌｏｃｋ）１１１４、メモリインターフェース１１１５を含んでもよい。ＳＲＡＭ１１１１は、ＣＰＵ１１１２の動作メモリとして使われ、ＣＰＵ１１１２は、メモリコントローラ１１１０のデータ交換のための諸般制御動作を行い、ホストインターフェース１１１３は、メモリシステム１１００と接続されるホストのデータ交換プロトコルを備える。エラー訂正ブロック１１１４は、メモリ装置１１２０からリードされたデータに含まれたエラーを検出し、検出されたエラーを訂正する。メモリインターフェース１１１５は、メモリ装置１１２０とのインターフェーシングを行う。メモリコントローラ１１１０は、ホストとのインターフェーシングのためのコードデータを保存するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）などをさらに含んでもよい。

【0081】

前述したメモリシステム１１００は、メモリ装置１１２０とメモリコントローラ１１１０とが結合されたメモリカードまたはＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）であってもよい。例えば、メモリシステム１１００がＳＳＤである場合、メモリコントローラ１１１０はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ）、ＰＣＩ－Ｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ－Ｅｘｐｒｅｓｓ)、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＰＡＴＡ（Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｍａｌｌ Ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ Ｓｍａｌｌ Ｄｉｓｋ Ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）などのような様々なインターフェースプロトコルのうちの１つを介して外部(例えば、ホスト)と通信することができる。

【0082】

図１３は、本発明の実施形態に係るコンピューティングシステムの構成を示すブロック図である。

【0083】

図１３を参照すると、コンピューティングシステム１２００は、システムバス１２６０に電気的に連結されたＣＰＵ１２２０、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１２３０、ユーザインターフェース１２４０、モデム１２５０、メモリシステム１２１０を含んでもよい。コンピューティングシステム１２００がモバイル装置である場合、コンピューティングシステム１２００に動作電圧を供給するためのバッテリがさらに含まれてもよく、応用チップセット、イメージプロセッサ、モバイルＤＲＡＭなどがさらに含まれてもよい。

【0084】

メモリシステム１２１０は、メモリ装置１２１２及びメモリコントローラ１２１１で構成されてもよい。

【0085】

メモリコントローラ１２１１は、図１２を参照して前述したメモリコントローラ１１１０と同様に構成されてもよい。

【符号の説明】

【0086】

１００ 半導体基板
１２０ 分離絶縁膜
１４０ セル垂直構造体
１５０ ダミー垂直構造体
２１０ ライン分離構造体
２３０ ビットラインコンタクト構造
２５０ 上部コンタクト
３１０ ビットライン
１１０ 積層体
１１１ 層間絶縁膜
１１３ 導電膜
１２１ メモリ膜
１２３ チャネル膜
１４６ 第１分離構造体
１４７ 第２分離構造体

【図1】

【図2a】

【図2b】

【図3a】

【図3b】

【図4】

【図5a】

【図5b】

【図6】

【図7】

【図8a】

【図8b】

【図8c】

【図9a】

【図9b】

【図10】

【図11a】

【図11b】

【図12】

【図13】