特開 2023-177677 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023177677

(43)【公開日】2023-12-14

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20231207BHJP

【ＦＩ】

H01L29/78 301D

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2022090471

(22)【出願日】2022-06-02

(71)【出願人】

【識別番号】000191238

【氏名又は名称】日清紡マイクロデバイス株式会社

(74)【代理人】

【識別番号】110001896

【氏名又は名称】弁理士法人朝日奈特許事務所

(72)【発明者】

【氏名】石丸 賢一

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140AA25

5F140AC21

5F140BA16

5F140BC12

5F140BD19

5F140BF01

5F140BF04

5F140BH14

5F140BH30

5F140BH43

5F140BH47

5F140BK13

5F140CB07

5F140CD01

5F140CD02

(57)【要約】

【課題】ドレイン領域とソース領域間の耐圧および基板耐圧が高く、製造コストの増加を招かない半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、Ｎ型埋込層３（第１埋込層）とＰ型埋込層４（第２埋込層）が形成されているＮ型のエピタキシャル層２の表面に、ソース領域６を備えたボディ領域５と、ドレイン領域８を備えたドリフト領域７が配置され、ソース領域６とドレイン領域８との間のチャネル領域上にゲート酸化膜を介してゲート電極９が形成されている。ゲート電極９の一部は、フィールド酸化膜１０上に形成されている。Ｐ型埋込層４は、ソース領域６側の端部がフィールド酸化膜１０のソース領域６側の端部よりソース領域６側に配置されるとともに、ドレイン領域８と重なり、かつソース領域６と重ならない配置に形成されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１導電型の半導体基板と、
前記半導体基板上に配置されている前記第１導電型と逆導電型の第２導電型の半導体層と、
前記半導体層表面から前記半導体基板に達する第１導電型の分離領域と、
前記半導体基板と前記半導体層との間に配置されている第２導電型の第１埋込層と、
前記第１埋込層上の前記半導体層内に前記第１埋込層と接して配置されている第１導電型の第２埋込層と、
前記半導体層表面に配置され、前記第２埋込層と離間して配置されている第１導電型のボディ領域と、
前記ボディ領域表面に配置されている第２導電型のソース領域および第１導電型のボディコンタクト領域と、
前記半導体層表面のドリフト領域と、
前記ドリフト領域表面に配置されている第２導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間の前記ドリフト領域表面に配置されている絶縁領域と、
ゲート絶縁膜および前記絶縁領域上に配置されているゲート電極と
を備え、
前記第２埋込層は、前記ソース領域側の端部が前記絶縁領域の前記ソース領域側の端部より前記ソース領域側に配置されているとともに前記ドレイン領域と重なり、かつ前記ソース領域と重ならないように配置されている
半導体装置。

【請求項2】

前記第２埋込層が、前記ソース領域および前記ドレイン領域間に電圧が印加される場合、前記第２埋込層と前記半導体層との接合部に形成される第１空乏層と前記ボディ領域と前記半導体層との接合により形成される第２空乏層とがつながるように設けられる、
請求項１記載の半導体装置。

【請求項3】

第１導電型の半導体基板の第１埋込層形成予定領域に第２導電型の不純物を導入して第２導電型不純物注入領域を形成する工程と、
第１導電型の前記半導体基板の第２埋込層形成予定領域と分離領域形成予定領域に、前記第２導電型の不純物より熱拡散速度の速い第１導電型の不純物を同時に導入して第１導電型不純物注入領域を形成する工程と、
前記半導体基板上に第２導電型の半導体層を形成し、前記半導体層と前記半導体基板との間に前記第２導電型不純物注入領域から不純物が拡散した第１埋込層と、前記第１導電型不純物注入領域から不純物が拡散した第２埋込層および下部分離領域とを形成する工程と、
前記半導体層表面に形成されている第１導電型のボディ領域表面に第２導電型のソース領域および第１導電型のボディコンタクト領域を形成する工程と、
前記半導体層表面のドリフト領域表面に第２導電型のドレイン領域を形成する工程と、
ゲート電極形成予定領域の前記ドリフト領域表面に絶縁領域を形成する工程と、
前記ソース領域と前記ドレイン領域との間のチャネル領域上にゲート絶縁膜を介し、前記絶縁領域上に延在するゲート電極を形成する工程とを含み、
前記第２埋込層は、前記ソース領域側の端部が前記絶縁領域の前記ソース領域側の端部より前記ソース領域側に配置されているとともに前記ドレイン領域と重なり、かつ前記ソース領域と重ならないように形成されている
半導体装置の製造方法。

【請求項4】

前記第１導電型不純物注入領域を形成する工程において、前記第１導電型不純物注入領域は、少なくとも一部がドレイン領域形成予定領域に重なるとともに、前記ソース領域形成予定領域側の端部の位置が、目的とする前記第２埋込層の配置と不純物濃度を得るために必要となる前記第１導電型不純物注入領域の幅となるように設定される
請求項３記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、特に、ＭＯＳ型半導体装置およびその製造方法に関する。

【背景技術】

【0002】

ＭＯＳ型半導体装置、例えば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の高耐圧化、低オン抵抗化のために、いわゆるリサーフ（RESURF；Reduced Surface Field）構造が知られている。例えば特許文献１には、ドレイン－ソース間耐圧の高いＬＤＭＯＳＦＥＴ（Lateral Double diffused metal Oxide Semiconductor Field Effect Transistor）が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００７－８８３３４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

図９は、従来のリサーフ構造を備えた半導体装置２００を説明するための説明図である。図９に示すように、従来のこの種の半導体装置２００は、Ｐ型の半導体基板２１上にＮ型のエピタキシャル層２２が形成され、半導体基板２１とエピタキシャル層２２との間にＮ型埋込層２３とＰ型埋込層２４が形成されている。エピタキシャル層２２の表面には、Ｐ型埋込層２４と接するようにＰ型のボディ領域２５が形成され、ボディ領域２５の表面にＮ型のソース領域２６が形成されている。またボディ領域２５とＰ型埋込層２４で囲まれたＮ型のエピタキシャル層の一部がドリフト領域２７として機能する。ドリフト領域２７の表面にＮ型のドレイン領域２８が形成されている。ソース領域２６とドレイン領域２８との間のボディ領域２５とドリフト領域２７上には、ゲート絶縁膜を介してゲート電極２９が形成されている。３０はフィールド酸化膜、３１は下部分離領域３１ａと上部分離領域３１ｂとで構成されている分離領域である。このような構造の半導体装置２００では、ソース領域２６とドレイン領域２８との間に高い電圧が印加されると、ボディ領域２５とＰ型埋込層２４から空乏層が拡がりドリフト領域２７を完全に空乏化させることができる。その結果、ドレイン領域２８とソース領域２６間の電界分布を均一化して局所的な電界集中が防止され、半導体装置２００の高耐圧化を図ることができる。

【0005】

このようなリサーフ構造を備えた半導体装置で２００を製造する際には、特許文献１に開示されているようにＮ型埋込層２３を形成するためのイオン注入とエピタキシャル成長を行い、その後、Ｐ型埋込層２４を形成するためのイオン注入とエピタキシャル成長を行う必要があり、製造コストが嵩んでしまうという問題があった。

【0006】

また、Ｐ型埋込層２４と下部分離領域３１ａが同時に形成される場合、Ｐ型埋込層２４と下部分離領域３１ａの不純物濃度はほぼ等しく形成される。例えば、下部分離領域３１ａを形成するために好適な不純物濃度となるようにＰ型埋込層２４と下部分離領域３１ａが形成されると、不純物濃度の高いＰ型埋込層２４を備える構造となり、ドレイン領域２８とＰ型埋込層２４との接合耐圧やソース領域２６とＰ型埋込層２４との接合耐圧が低下してしまう。そのため、６０Ｖ程度の基板耐圧（ドレイン領域２８と半導体基板２１間の基板耐圧、ソース領域２６と半導体基板２１間の基板耐圧）が得られないという問題があった。基板耐圧を改善するためには、Ｐ型埋込層２４の不純物濃度を低くする必要があるが、同時に形成される下部分離領域３１ａの不純物濃度が低くなると素子分離ができなくなってしまう。これらを解決するためには、Ｐ型埋込層２４を形成するためのイオン注入と下部分離領域３１ａを形成するためのイオン注入を別々に行う必要があり、製造コストが嵩んでしまうという問題があった。

【0007】

そこで、本発明は、ドレイン領域とソース領域間の耐圧および基板耐圧が高く、製造コストの増加を招かない半導体装置およびその製造方法を提供することを課題とする。

【課題を解決するための手段】

【0008】

本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板上に配置されている前記第１導電型と逆導電型の第２導電型の半導体層と、前記半導体層表面から前記半導体基板に達する第１導電型の分離領域と、前記半導体基板と前記半導体層との間に配置されている第２導電型の第１埋込層と、前記第１埋込層上の前記半導体層内に前記第１埋込層と接して配置されている第１導電型の第２埋込層と、前記半導体層表面に配置され、前記第２埋込層と離間して配置されている第１導電型のボディ領域と、前記ボディ領域表面に配置されている第２導電型のソース領域および第１導電型のボディコンタクト領域と、前記半導体層表面のドリフト領域と、前記ドリフト領域表面に配置されている第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記ドリフト領域表面に配置されている絶縁領域と、ゲート絶縁膜および前記絶縁領域上に配置されているゲート電極とを備え、前記第２埋込層は、前記ソース領域側の端部が前記絶縁領域の前記ソース領域側の端部より前記ソース領域側に配置されているとともに前記ドレイン領域と重なり、かつ前記ソース領域と重ならないように配置されている構成としている。

【0009】

本発明の半導体装置の製造方法は、第１導電型の半導体基板の第１埋込層形成予定領域に第２導電型の不純物を導入して第２導電型不純物注入領域を形成する工程と、第１導電型の前記半導体基板の第２埋込層形成予定領域と分離領域形成予定領域に、前記第２導電型の不純物より熱拡散速度の速い第１導電型の不純物を同時に導入して第１導電型不純物注入領域を形成する工程と、前記半導体基板上に第２導電型の半導体層を形成し、前記半導体層と前記半導体基板との間に前記第２導電型不純物注入領域から不純物が拡散した第１埋込層と、前記第１導電型不純物注入領域から不純物が拡散した第２埋込層および下部分離領域とを形成する工程と、前記半導体層表面に形成されている第１導電型のボディ領域表面に第２導電型のソース領域および第１導電型のボディコンタクト領域を形成する工程と、前記半導体層表面のドリフト領域表面に第２導電型のドレイン領域を形成する工程と、ゲート電極形成予定領域の前記ドリフト領域表面に絶縁領域を形成する工程と、前記ソース領域と前記ドレイン領域との間のチャネル領域上にゲート絶縁膜を介し、前記絶縁領域上に延在するゲート電極を形成する工程とを含み、前記第２埋込層は、前記ソース領域側の端部が前記絶縁領域の前記ソース領域側の端部より前記ソース領域側に配置されているとともに前記ドレイン領域と重なり、かつ前記ソース領域と重ならないように形成されている構成としている。

【発明の効果】

【0010】

本発明の半導体装置によれば、ソース領域の直下にリサーフ構造として機能する第２埋込層が配置されていないことで、ソース領域と基板間の耐圧を低下させることなく、所望のドレイン領域とソース領域間の耐圧および基板耐圧を有する半導体装置を提供することができる。また本発明の半導体装置の製造方法によれば、リサーフ構造として機能する第２埋込層と分離領域として機能する下部分離領域とを同時に形成することができ、製造コストを増加させることなく不純物濃度の低い第２埋込層を形成することができ、所望のドレイン領域とソース領域間の耐圧および基板耐圧を有する半導体装置を製造することができる。

【図面の簡単な説明】

【0011】

【図1】本発明の半導体装置の一実施形態の説明図である。

【図2】本発明の半導体装置の製造方法の一実施態様の説明図である。

【図3】本発明の半導体装置の製造方法の一実施態様の説明図である。

【図4】本発明の半導体装置の製造方法の一実施態様の説明図である。

【図5】本発明の半導体装置の製造方法の一実施態様の説明図である。

【図6】本発明の半導体装置の製造方法によりＰ型不純物注入領域の幅を変更した場合のドレイン－ソース間耐圧を示すグラフである。

【図7】本発明の半導体装置の製造方法によりＰ型不純物注入領域の幅を変更した場合のドレイン－半導体基板間耐圧を示すグラフである。

【図8】本発明の半導体装置の製造方法によりＰ型不純物注入領域の幅を変更した場合のソース－半導体基板間耐圧を示すグラフである。

【図9】従来の半導体装置の説明図である。

【発明を実施するための形態】

【0012】

次に、図面を参照しながら本発明の半導体装置の実施形態およびその製造方法の実施態様を説明するが、本発明はこれらの実施形態および実施態様に限定されるものではなく、以下に説明する部材、材料等は、本発明の趣旨の範囲内で種々改変することができるものである。また図面において同一符号は同等あるいは同一のものを示し、各構成要素間の大きさや位置関係などは便宜上のものであり、実態を反映したものではない。

【0013】

（実施形態）
図１は、本発明の半導体装置の実施形態を説明するための説明図であり、ＬＤＭＯＳＦＥＴの断面模式図である。図１に示すように、本実施形態の半導体装置１００は、Ｐ型の半導体基板１上に半導体層に相当する低濃度Ｎ型のエピタキシャル層２が形成され、半導体基板１とエピタキシャル層２との間に第１埋込層に相当するＮ型埋込層３と第２埋込層に相当するＰ型埋込層４が形成されている。Ｐ型埋込層４はＮ型埋込層３と接して形成されている。エピタキシャル層２の表面には、Ｐ型のボディ領域５が形成され、ボディ領域５の表面に高濃度Ｎ型のソース領域６が形成されている。またボディ領域５と離間したエピタキシャル層２の表面に、Ｎ型のドリフト領域７が形成され、ドリフト領域７の表面に高濃度のＮ型のドレイン領域８が形成されている。ソース領域６とドレイン領域８との間のチャネル領域となるボディ領域５、エピタキシャル層２およびドリフト領域７上には、ゲート絶縁膜を介してポリシリコンからなるゲート電極９が形成されている。１０はソース領域６とドレイン領域８との間のドリフト領域７の表面に形成されている絶縁領域に相当するフィールド酸化膜で、ゲート電極９の一部がこのフィールド酸化膜１０上に積層されている。１１はエピタキシャル層２の一部を取り囲み半導体装置形成予定領域を区画する分離領域で、Ｐ型領域の下部分離領域１１ａと上部分離領域１１ｂとで構成されている。１２は高濃度のＰ型のボディコンタクト領域である。

【0014】

本実施形態の半導体装置１００は、Ｐ型埋込層４がリサーフ構造の一部に相当し、Ｐ型埋込層４のソース領域６（ボディ領域５）側の端部は、フィールド酸化膜１０のソース領域６側端部よりもソース領域６側に配置されている。またＰ型埋込層４はドレイン領域８と重なり、ソース領域６と重ならない位置に形成されている。Ｐ型埋込層４をこのように配置すると、Ｐ型埋込層４はフローティング状態であっても、周囲を取り囲むＮ型領域（エピタキシャル層２およびドリフト領域７）と接触してＰＮ接合が形成され、その接合部に第１空乏層に相当する空乏層が形成される。またボディ領域５も、周囲を取り囲むＮ型領域（エピタキシャル層２）と接触してＰＮ接合が形成され、その接合部に第２空乏層に相当する空乏層が形成される。

【0015】

ソース領域６、ボディ領域５および半導体基板１を０Ｖとし、ドレイン領域８に印加する電圧を高くしていくと、第２空乏層が拡がる。一方、周囲の電界の影響を受けて第１空乏層も拡がる。

【0016】

ドレイン領域８に印加する電圧が所定の電圧に達すると、第１空乏層と第２空乏層が相互につながる。この空乏化によりボディ領域５表面の電界強度が緩和され、ドレイン領域８とソース領域６間の高耐圧化を図ることが可能となる。このように本実施形態に係るＰ型埋込層４がリサーフ構造として機能することになる。

【0017】

基板耐圧について説明する。まずドレイン領域８と半導体基板１間の基板耐圧について説明する。Ｐ型埋込層４は、一般的なこの種の半導体装置のＰ型埋込層の不純物濃度と比較して不純物濃度が低くできる。この不純物濃度は、同じ深さに形成されている下部分離領域１１ａの端部の不純物濃度とほぼ同じとなる。Ｐ型埋込層４を構成するＰ型の不純物は、下部分離領域１１ａを構成するＰ型の不純物とほぼ等しい濃度プロファイルでＮ型埋込層３およびＰ型埋込層４内に拡散しているが、比較的不純物濃度の高い領域にはＮ型埋込層３を構成するＮ型の不純物の方が多く存在するためＮ型の導電型を示すＮ型埋込層３となり、Ｐ型の導電型を示す領域は不純物濃度の低い領域となっているからである。これは後述するように、Ｐ型埋込層４が下部分離領域１１ａと同時に形成され、またＮ型埋込層３とも同時に形成されるためである。その結果、リサーフ構造を備えながらドレイン領域８と半導体基板１間の基板耐圧の低下を抑制し基板耐圧を高く保つことが可能となる。

【0018】

次にソース領域６と半導体基板１間の基板耐圧について説明する。本実施形態の半導体装置は、ソース領域６の直下にＰ型埋込層４がないので、ソース領域６と半導体基板１間の基板耐圧を高くすることができる。また本実施形態の半導体装置１００においては、ソース領域６と半導体基板１を電気的に分離することができるため、半導体基板１を０Ｖ、ボディ領域５およびソース領域６を半導体基板１より高い電位とし、ドレイン領域８に印加する電圧を高くしていくと、第２空乏層が拡がる。一方、周囲の電界の影響を受けて第１空乏層も拡がる。そのため本実施形態の半導体装置１００は、ハイサイド素子として使用される場合であってもＰ型埋込層４がリサーフ構造として機能し、ドレイン領域８とソース領域６間の高耐圧化を図ることが可能となる。

【0019】

当然ながら、Ｐ型埋込層４の不純物濃度やエピタキシャル層２の不純物濃度、Ｐ型埋込層４とボディ領域５との間の寸法、Ｐ型埋込層４とドリフト領域７との間の寸法等により、半導体装置１００のドレイン領域８とソース領域６間の耐圧、ドレイン領域８と半導体基板１間、ソース領域６と半導体基板１間の基板耐圧が変わるので、不純物濃度や寸法は適宜設定する必要がある。

【0020】

なお、図１に示す例では、半導体装置１００のオン抵抗を低減させるためドリフト領域７をエピタキシャル層２表面に形成されたＮ型領域で構成する場合について説明したが、本発明はこれに限定されない。例えば、図１に示すドリフト領域７を形成せず、Ｎ型のエピタキシャル層２の一部をドリフト領域とすることができる。この場合、ドレイン領域８よりソース領域６側のエピタキシャル層２の一部がドリフト領域となる。また例えば、図１に示すエピタキシャル層２がＮ型ウエル領域であってもよい。この場合、Ｎ型ウエル内にボディ領域５、ドリフト領域７等が形成され、ドレイン領域８よりソース領域６側のＮ型ウエルの一部がドリフト領域となる。

【0021】

（半導体装置の製造方法）
次に、本発明の半導体装置の製造方法の実施態様について説明する。

【0022】

図２～５は本発明の半導体装置の製造方法の一実施態様の説明図で、上述の実施形態で説明した半導体装置１００の製造方法の説明図である。まず、Ｐ型の半導体基板１を用意し、第１埋込層形成予定領域に相当するＮ型埋込層形成予定領域にＮ型不純物であるアンチモン（Ｓｂ）またはヒ素（Ａｓ）をイオン注入し、第２導電型不純物注入領域に相当するＮ型不純物注入領域１３を形成する。イオン注入条件は、一例としてドーズ量１×１０¹⁵～３×１０¹⁵／ｃｍ²、注入エネルギー４０ｋｅＶ程度とする。また、第２埋込層形成予定領域に相当するＰ型埋込層形成予定領域にＰ型不純物であるホウ素（Ｂ）を注入し、第１導電型不純物注入領域に相当するＰ型不純物注入領域１４を形成する。Ｐ型不純物注入領域１４は後述するドレイン領域が形成される領域と重なる領域に形成する。イオン注入条件は、一例としてドーズ量２×１０¹⁴～４×１０¹⁴／ｃｍ²、注入エネルギー３０ｋｅＶ程度とする。図２に示すように、Ｐ型不純物注入領域１４はＮ型不純物注入領域１３の一部と重なるように形成される。図２に矢印で示す幅ＷをＰ型不純物注入領域１４の幅とすると、例えば幅Ｗを２μｍ程度とする。

【0023】

またＰ型不純物であるホウ素は、分離領域形成予定領域にも同時にイオン注入され、第１導電型不純物注入領域に相当するＰ型不純物注入領域１５が形成される。ここで注入される不純物は、Ｐ型不純物の熱拡散速度がＮ型不純物の熱拡散速度より速い不純物から選択される。また、Ｎ型不純物のドーズ量がＰ型不純物のドーズ量より多くなるようにイオン注入条件が設定される。

【0024】

イオン注入による欠陥回復の熱処理を行った後、半導体基板１上に半導体層に相当する低濃度Ｎ型のエピタキシャル層２を成長させる。ドレイン領域とソース領域間の耐圧が５０～１００Ｖ程度の半導体装置を形成する場合、エピタキシャル層２は、例えば比抵抗が１～３Ωｃｍ、厚さ５～８μｍ程度成長させる。一例としてドレイン領域とソース領域間の耐圧が７０Ｖ程度の半導体装置を形成する場合、１．６Ωｃｍ、厚さ５．５μｍ程度成長させる。このエピタキシャル成長工程で、Ｎ型不純物注入領域１３、Ｐ型不純物注入領域１４、１５に注入された不純物イオンが半導体基板１およびエピタキシャル層２中に拡散し、第１埋込層に相当するＮ型埋込層３、第２埋込層に相当するＰ型埋込層４および下部分離領域１１ａが形成される。注入されたＰ型不純物はＮ型不純物と比較して熱拡散速度が速いため、図３に示すようにＮ型埋込層３の外側にＮ型埋込層に接するようにＰ型埋込層４が形成される。Ｐ型埋込層４を形成するために注入されたＰ型不純物はＮ型埋込層３中にも拡散しているが、Ｎ型不純物のドーズ量がＰ型不純物のドーズ量より多いため、両不純物が拡散している領域はＮ型埋込層３が形成される。

【0025】

Ｐ型埋込層４と下部分離領域１１ａは、同一のイオン注入条件、熱処理条件で形成されるが、Ｐ型埋込層４となる領域は、拡散領域の端部に相当し不純物濃度が低い領域となる。

【0026】

エピタキシャル層２表面からドリフト領域形成予定領域にＮ型不純物、例えばヒ素をイオン注入する。またボディ領域形成予定領域および上部分離領域形成予定領域にＰ型不純物をイオン注入する。その後、フィールド酸化膜形成予定領域を開口するように窒化膜等のマスク膜を形成して絶縁領域に相当するフィールド酸化膜１０を形成する。このフィールド酸化膜１０を形成するための熱処理により注入された不純物イオンが拡散し、ボディ領域５、ドリフト領域７および上部分離領域１１ｂが形成される（図４）。ボディ領域５を形成するためのイオン注入は、必ずしも上部分離領域１１ｂを形成するためのイオン注入と同時に行う必要はない。

【0027】

ボディ領域５およびドリフト領域７と、Ｎ型埋込層３およびＰ型埋込層４との配置は、Ｐ型埋込層４とドリフト領域７とが重なるように配置され、Ｐ型埋込層４とボディ領域７とが重ならないように配置されている。また、Ｎ型埋込層３とボディ領域５およびドリフト領域７とが重なるように配置されている。さらにまた、Ｐ型埋込層４のボディ領域５側（後工程で形成されるソース領域側）の端部は、フィールド酸化膜１０のボディ領域５側端部よりボディ領域５側に配置されている。なお、Ｐ型埋込層４のボディ領域５側の端部と、ボディ領域５のドリフト領域７側の端部は、重ならないように配置するのが好ましい。また後述するように、Ｐ型埋込層４は、ドレイン領域８と重なり、ソース領域６と重ならない配置とする。

【0028】

その後、ボディ領域５表面から、ソース領域形成予定領域にＮ型不純物、例えばヒ素をイオン注入する。同時にドリフト領域７表面から、ドレイン領域形成予定領域にＮ型不純物をイオン注入する。またボディ領域５表面から、ボディコンタクト領域形成予定領域にＰ型不純物をイオン注入する。

【0029】

ゲート酸化膜を形成するため、全面を熱酸化する。この熱酸化のための熱処理により、ソース領域６、ドレイン領域８およびボディコンタクト領域１２が形成される。図５に示すように、ソース領域６はＮ型埋込層３のみと重なり、Ｐ型埋込層４と重ならない配置となる。ドレイン領域８はＰ型埋込層４と重なる配置となる。

【0030】

ソース領域６とドレイン領域８との間のチャネル領域となるボディ領域５、エピタキシャル層２およびドリフト領域７上に、ゲート絶縁膜を介してポリシリコンからなるゲート電極９を形成する。ゲート電極９の一部は、フィールド酸化膜１０上に積層される（図５）。

【0031】

以下、通常の半導体装置の製造方法に従い、ソース領域６およびドレイン領域８に接続する電極や表面保護膜、配線等を形成して半導体装置１００を完成させる。なお、図１、５に示す半導体装置１００ではソース領域６に接続する電極等は図示を省略している。

【0032】

本実施態様の半導体装置の製造方法により形成される半導体装置１００は、上述の本発明の実施形態で説明したように、リサーフ構造を備えることでドレイン領域８とソース領域６間の高耐圧化を図ることができ、さらにソース領域６と半導体基板１間の基板耐圧、ドレイン領域８と半導体基板１間の基板耐圧の低下を抑制できる。

【0033】

所望のドレイン領域８、ソース領域６間耐圧や基板耐圧となる半導体装置１００を形成するため本実施態様の半導体装置の製造方法では、図２で説明したＰ型不純物注入領域１４の注入幅を適宜設定すればよい。ここで「注入幅」とは、図２に矢印で示す幅Ｗである。この注入幅を変更することで、形成されるＰ型埋込層４の配置と不純物濃度を変更することができる。

【0034】

ドレイン領域８とソース領域６間の耐圧について説明する。Ｐ型不純物注入領域１４の中心をドレイン領域形成予定領域の中心と一致させ、Ｐ型不純物注入領域１４の幅を変更して形成された半導体装置のドレイン領域８とソース領域６間の耐圧（ドレイン－ソース間耐圧）を図６に示す。Ｐ型不純物注入領域１４の幅が０μｍは、Ｐ型埋込層４のない構造となる。図６に示すようにドレイン－ソース間耐圧は、Ｐ型不純物注入領域１４の幅の増加とともに上昇し、２μｍを超えると低下する。

【0035】

Ｐ型不純物注入領域１４の幅を広げると、形成されるＰ型埋込層４の幅が広がりボディ領域５に近づくことになる。そのため、Ｐ型埋込層４とエピタキシャル層２とのＰＮ接合により形成されている第１空乏層に相当する空乏層と、ボディ領域５から拡がる第２空乏層に相当する空乏層がつながり、ボディ領域５表面の電界強度を低くすることができる。図６に示す例では、Ｐ型不純物注入領域１４の幅が２μｍのとき、７０Ｖを超える耐圧となり、Ｐ型埋込層１４のない場合（Ｐ型不純物注入領域の幅が０μｍの場合）と比較して、特性改善が図られていることがわかる。

【0036】

また、Ｐ型不純物注入領域１４の幅が２μｍを超えるとドレイン－ソース間耐圧が低下する傾向を示す。これは、Ｐ型不純物注入領域１４の幅を広げることで、形成されるＰ型埋込層４がソース領域６に近づいたため、またはＰ型埋込層４の不純物濃度が高くなるためと考えられる。

【0037】

このような場合には、ドレイン領域８とソース領域６との離間幅を大きくしたり、ドリフト領域７の不純物濃度を低くする等の設計変更を行えば、さらにドレイン領域８とソース領域６間の耐圧を改善することができる。

【0038】

ドレイン領域８と半導体基板１間の基板耐圧について説明する。Ｐ型不純物注入領域１４の中心とドレイン領域形成予定領域の中心を一致させ、Ｐ型不純物注入領域１４の幅を変更して形成された半導体装置のドレイン領域８と半導体基板１間の基板耐圧（ドレイン－半導体基板間耐圧）を図７に示す。Ｐ型不純物注入領域１４の幅が０μｍは、Ｐ型埋込層４のない構造となる。図７に示すようにドレイン－半導体基板間耐圧は、Ｐ型不純物注入領域１４の幅の増加とともに低下する。

【0039】

Ｐ型不純物注入領域１４の幅を広げると、形成されるＰ型埋込層４の不純物濃度が高くなる。そのためＰ型埋込層４とドレイン領域８とのＰＮ接合の耐圧が下がり、ドレイン－半導体基板間耐圧が低下していると考えられる。しかしながら、本実施態様の製造方法により形成される半導体装置１００は、Ｐ型埋込層４の不純物濃度が低い。そのため、ドレイン－半導体基板間耐圧は、図６で説明したドレイン－ソース間耐圧（Ｐ型不純物注入領域の幅２μｍで、７２Ｖ）を超える基板耐圧（Ｐ型不純物注入領域の幅２μｍで、７５Ｖ程度）が得られ、問題なく使用可能な半導体装置１００が得られる。

【0040】

ドレイン領域８とソース領域６の耐圧を改善するためドレイン領域８とソース領域６との離間幅を変える等の設計変更を行えば、ドレイン領域８と半導体基板１間の基板耐圧も変動するので、好適な設計変更を行い、所望のドレイン領域８と半導体基板１間の基板耐圧とすればよい。

【0041】

ソース領域６と半導体基板１間の基板耐圧について説明する。Ｐ型不純物注入領域１４の中心とドレイン領域形成予定領域の中心を一致させ、Ｐ型不純物注入領域１４の幅を変更して形成された半導体装置のソース領域６と半導体基板１間の基板耐圧（ソース－半導体基板間耐圧）を図８に示す。Ｐ型不純物注入領域１４の幅が０μｍは、Ｐ型埋込層４のない構造となる。図８に示すようにソース－半導体基板間耐圧は、Ｐ型不純物注入領域１４の幅の増加とともに低下する。

【0042】

Ｐ型不純物注入領域１４の幅を広げると、形成されるＰ型埋込層４がソース領域６に近づき、またはＰ型埋込層４の不純物濃度が高くなるため、Ｐ型埋込層４とソース領域６とのＰＮ接合の耐圧が下がり、ソース－半導体基板間耐圧が低下していると考えられる。しかしながら、本実施態様の製造方法により形成される半導体装置１００は、Ｐ型埋込層４の不純物濃度が低い。そのため、ソース－半導体基板間耐圧は、図６で説明したドレイン－ソース間耐圧（Ｐ型不純物注入領域の幅２μｍで、７２Ｖ）と同等の基板耐圧（Ｐ型不純物注入領域の幅２μｍで、約７１Ｖ）が得られ、問題なく使用可能な半導体装置１００が得られる。

【0043】

ドレイン領域８とソース領域６の耐圧を改善するためドレイン領域８とソース領域６との離間距離を変える等の設計変更を行えば、ソース領域６、半導体基板１間の基板耐圧も変動するので、好適な設計変更を行い、所望のソース領域６と半導体基板１間の基板耐圧とすればよい。

【0044】

以上説明したように本実施態様の半導体装置の製造方法によれば、Ｎ型不純物注入領域１３とＮ型不純物より拡散速度の速い不純物が注入されたＰ型不純物注入領域１４から、それぞれ不純物を拡散させてＮ型埋込層３とＰ型埋込層４を形成し、ボディ領域５、ソース領域６、ドレイン領域８等を所望の位置に形成するために追加の工程を必要とせず、製造コストの上昇を招かない製造方法となる。また、図２に示すＰ型不純物注入領域１４の幅を適宜設定することで、形成されるＰ型埋込層４の配置とその不純物濃度を変更することができ、ドレイン領域８とソース領域６間の耐圧や、ドレイン領域８と半導体基板１間の基板耐圧、ソース領域６と半導体基板１間の基板耐圧を適宜設定することができ、簡便な製造方法となる。特にＰ型不純物注入領域１４の幅を変えるために要する製造コストは、イオン注入用マスクの変更に要するコストのみとなり、製造コストが大幅に増加することはない。

【0045】

以上本発明の半導体装置の製造方法の実施態様について説明したが本発明はこれらの実施態様に限定されない。例えば、半導体装置１００のドリフト領域７をＮ型のエピタキシャル層で構成する半導体装置を製造する場合、エピタキシャル層を所望の不純物濃度で、所望の厚さに形成すればよい。また、ボディ領域５およびドリフト領域７を形成する領域にＮウエルで構成する半導体装置を製造する場合、エピタキシャル層等に所望のＮウエルを形成すればよい。

【0046】

（まとめ）
（１）本発明の半導体装置の一実施形態は、第１導電型の半導体基板と、前記半導体基板上に配置されている前記第１導電型と逆導電型の第２導電型の半導体層と、前記半導体層表面から前記半導体基板に達する第１導電型の分離領域と、前記半導体基板と前記半導体層との間に配置されている第２導電型の第１埋込層と、前記第１埋込層上の前記半導体層内に前記第１埋込層と接して配置されている第１導電型の第２埋込層と、前記半導体層表面に配置され、前記第２埋込層と離間して配置されている第１導電型のボディ領域と、前記ボディ領域表面に配置されている第２導電型のソース領域および第１導電型のボディコンタクト領域と、前記半導体層表面のドリフト領域と、前記ドリフト領域表面に配置されている第２導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記ドリフト領域表面に配置されている絶縁領域と、ゲート絶縁膜および前記絶縁領域上に配置されているゲート電極とを備え、前記第２埋込層は、前記ソース領域側の端部が前記絶縁領域の前記ソース領域側の端部より前記ソース領域側に配置されているとともに前記ドレイン領域と重なり、かつ前記ソース領域と重ならないように配置されている構成とすることができる。

【0047】

（２）前記第２埋込層が、前記ソース領域および前記ドレイン領域間に電圧が印加される場合、前記第２埋込層と前記半導体層との接合部に形成される第１空乏層と前記ボディ領域と前記半導体層との接合により形成される第２空乏層とがつながるように設けられている構成とすることができる。

【0048】

本発明の半導体装置によれば、ソース領域６とドレイン領域８に印加する電圧を高くしていくと、Ｐ型埋込層４（第２埋込層）と周囲のエピタキシャル層２（半導体層）とのＰＮ接合により形成されている空乏層（第１空乏層）と、ボディ領域５と周囲のエピタキシャル層２（半導体層）とのＰＮ接合により形成される空乏層（第２空乏層）とが相互につながることで、ボディ領域５表面の電界強度が緩和され、ドレイン領域８とソース領域６間の高耐圧化を図ることが可能となる。さらに、ドレイン領域８の直下に配置されている第２埋込層（Ｐ型埋込層４）の不純物濃度は低く、ドレイン領域８と半導体基板１との間の基板耐圧も高くなる。またボディ領域５の直下にＰ型埋込層４（第２埋込層）を配置しない構造とすることで、ソース領域６と半導体基板１との間の基板耐圧も高くなる。

【0049】

（３）本発明の半導体装置の製造方法の一実施態様では、第１導電型の半導体基板の第１埋込層形成予定領域に第２導電型の不純物を導入して第２導電型不純物注入領域を形成する工程と、第１導電型の前記半導体基板の第２埋込層形成予定領域と分離領域形成予定領域に、前記第２導電型の不純物より熱拡散速度の速い第１導電型の不純物を同時に導入して第１導電型不純物注入領域を形成する工程と、前記半導体基板上に第２導電型の半導体層を形成し、前記半導体層と前記半導体基板との間に前記第２導電型不純物注入領域から不純物が拡散した第１埋込層と、前記第１導電型不純物注入領域から不純物が拡散した第２埋込層および下部分離領域とを形成する工程と、前記半導体層表面に形成されている第１導電型のボディ領域表面に第２導電型のソース領域および第１導電型のボディコンタクト領域を形成する工程と、前記半導体層表面のドリフト領域表面に第２導電型のドレイン領域を形成する工程と、ゲート電極形成予定領域の前記ドリフト領域表面に絶縁領域を形成する工程と、前記ソース領域と前記ドレイン領域との間のチャネル領域上にゲート絶縁膜を介し、前記絶縁領域上に延在するゲート電極を形成する工程とを含み、前記第２埋込層は、前記ソース領域側の端部が前記絶縁領域の前記ソース領域側の端部より前記ソース領域側に配置されているとともに前記ドレイン領域と重なり、かつ前記ソース領域と重ならないように形成される構成とすることができる。

【0050】

（４）前記第１導電型不純物注入領域を形成する工程において、前記第１導電型不純物注入領域は、少なくとも一部がドレイン領域形成予定領域に重なるとともに、前記ソース領域形成予定領域側の端部の位置が、目的とする前記第２埋込層の配置と不純物濃度を得るために必要となる前記第１導電型不純物注入領域の幅となるように設定される構成とすることができる。

【0051】

本発明の半導体装置の製造方法によれば、Ｎ型不純物注入領域１３とＮ型不純物より拡散速度の速い不純物が注入されたＰ型不純物注入領域１４から、Ｎ型埋込層３（第１埋込層）とＰ型埋込層４（第２埋込層）を形成し、ボディ領域５、ソース領域６、ドレイン領域８等を所望の位置に形成するために追加の工程を必要とせず、製造コストの上昇を招かない製造方法となる。また、Ｐ型不純物注入領域１４の幅を適宜設定することで、形成されるＰ型埋込層４の配置とその不純物濃度を変更することができる。その結果、ソース領域６とドレイン領域８に所望の電圧が印加されるとき、Ｐ型埋込層４（第２埋込層）と周囲のエピタキシャル層２（半導体層）とのＰＮ接合により形成されている空乏層（第１空乏層）とボディ領域５と周囲のエピタキシャル層２（半導体層）とのＰＮ接合により形成される空乏層（第２空乏層）が相互につながるように形成することができ、ドレイン領域８とソース領域６間の耐圧や、ドレイン領域８と半導体基板１間の基板耐圧、ソース領域６と半導体基板１間の基板耐圧を適宜設定することができ、簡便な製造方法となる。

【符号の説明】

【0052】

１００、２００ 半導体装置
１、２１ 半導体基板
２、２２ エピタキシャル層
３、２３ Ｎ型埋込層
４、２４ Ｐ型埋込層
５、２５ ボディ領域
６、２６ ソース領域
７、２７ ドリフト領域
８、２８ ドレイン領域
９、２９ ゲート電極
１０、３０ フィールド酸化膜
１１、３１ 分離領域
１１ａ、３１ａ 下部分離領域
１１ｂ、３１ｂ 上部分離領域
１２ ボディコンタクト領域
１３ Ｎ型不純物注入領域
１４、１５ Ｐ型不純物注入領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】