(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023179298
(43)【公開日】2023-12-19
(54)【発明の名称】半導体デバイス及びその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20231212BHJP
H01L 29/786 20060101ALI20231212BHJP
H01L 21/02 20060101ALI20231212BHJP
H01L 27/146 20060101ALI20231212BHJP
【ＦＩ】
H01L29/78 627D
H01L29/78 626C
H01L29/78 613Z
H01L29/78 613A
H01L21/02 B
H01L27/146 C
H01L27/146 D
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022092548
(22)【出願日】2022-06-07
【新規性喪失の例外の表示】特許法第３０条第２項適用申請有り １．後藤 正英、為村 成亨らが、２０２２年２月２５日付で、第６９回応用物理学会春季学術講演会 講演予稿集，２５ａ－Ｅ１０３－９，２０２２において、出願に係る発明の内容を公開。 ２．後藤 正英、為村 成亨らが、２０２２年３月２５日付で、第６９回応用物理学会春季学術講演会にて、出願に係る発明の内容を発表。
(71)【出願人】
【識別番号】000004352
【氏名又は名称】日本放送協会
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100161148
【弁理士】
【氏名又は名称】福尾 誠
(74)【代理人】
【識別番号】100185225
【弁理士】
【氏名又は名称】齋藤 恭一
(72)【発明者】
【氏名】後藤 正英
(72)【発明者】
【氏名】為村 成亨
【テーマコード（参考）】
4M118
5F110
【Ｆターム（参考）】
4M118AA10
4M118AB01
4M118BA05
4M118CA14
4M118CB01
4M118EA01
4M118EA14
4M118HA24
4M118HA27
4M118HA30
5F110AA30
5F110BB04
5F110BB10
5F110DD01
5F110DD05
5F110DD13
5F110GG02
5F110GG25
5F110NN71
5F110QQ16
(57)【要約】
【課題】トランジスタの安定動作が可能な、柔軟性を備えた半導体デバイス及びその製造方法を提供する。
【解決手段】半導体デバイスは、フレキシブル基板上に導電性の接着層を介して半導体デバイスチップが積層された半導体デバイスであって、前記接着層が所定電位に保持されていることを特徴とする。
【選択図】図１
【解決手段】半導体デバイスは、フレキシブル基板上に導電性の接着層を介して半導体デバイスチップが積層された半導体デバイスであって、前記接着層が所定電位に保持されていることを特徴とする。
【選択図】図１
【特許請求の範囲】
【請求項1】
フレキシブル基板上に導電性の接着層を介して半導体デバイスチップが積層された半導体デバイスであって、
前記接着層が所定電位に保持されている、半導体デバイス。
前記接着層が所定電位に保持されている、半導体デバイス。
【請求項2】
請求項１に記載の半導体デバイスにおいて、
前記所定電位は接地電位である、半導体デバイス。
前記所定電位は接地電位である、半導体デバイス。
【請求項3】
請求項２に記載の半導体デバイスにおいて、
前記半導体デバイスチップは、ＣＭＯＳ回路が形成され支持基板を除去したＳＯＩ基板である、半導体デバイス。
前記半導体デバイスチップは、ＣＭＯＳ回路が形成され支持基板を除去したＳＯＩ基板である、半導体デバイス。
【請求項4】
請求項３に記載の半導体デバイスにおいて、
前記接着層は、導電性の粘着フィルム又は金属層である、半導体デバイス。
前記接着層は、導電性の粘着フィルム又は金属層である、半導体デバイス。
【請求項5】
請求項４に記載の半導体デバイスにおいて、
前記半導体デバイスチップにはＦＰＣが接続され、前記半導体デバイスチップの入出力パッドに信号配線が接続され、前記接着層に接地配線が接続されている、半導体デバイス。
前記半導体デバイスチップにはＦＰＣが接続され、前記半導体デバイスチップの入出力パッドに信号配線が接続され、前記接着層に接地配線が接続されている、半導体デバイス。
【請求項6】
請求項５に記載の半導体デバイスにおいて、
前記半導体デバイスチップ上に光電変換膜を備え、前記半導体デバイスはＣＭＯＳイメージセンサである、半導体デバイス。
前記半導体デバイスチップ上に光電変換膜を備え、前記半導体デバイスはＣＭＯＳイメージセンサである、半導体デバイス。
【請求項7】
ＳＯＩ基板にＣＭＯＳ回路を形成し、前記ＳＯＩ基板の支持基板を除去してなる半導体デバイスチップを形成する工程と、
前記半導体デバイスチップを導電性の接着層を介してフレキシブル基板に接着する工程と、
前記半導体デバイスチップの入出力パッドに信号配線を接続するとともに、前記接着層に接地配線を接続する工程と、
を備える、半導体デバイスの製造方法。
前記半導体デバイスチップを導電性の接着層を介してフレキシブル基板に接着する工程と、
前記半導体デバイスチップの入出力パッドに信号配線を接続するとともに、前記接着層に接地配線を接続する工程と、
を備える、半導体デバイスの製造方法。
【請求項8】
請求項７に記載の半導体デバイスの製造方法において、
前記接着層は、導電性の粘着フィルム又は金属層である、半導体デバイスの製造方法。
前記接着層は、導電性の粘着フィルム又は金属層である、半導体デバイスの製造方法。
【請求項9】
請求項８に記載の半導体デバイスの製造方法において、
さらに、前記半導体デバイスチップ上に光電変換膜を形成する工程を備える、半導体デバイスの製造方法。
さらに、前記半導体デバイスチップ上に光電変換膜を形成する工程を備える、半導体デバイスの製造方法。
【請求項10】
請求項７乃至９のいずれか一項に記載の半導体デバイスの製造方法において、
少なくとも前記フレキシブル基板に接着する工程までをウェハプロセスで行う、半導体デバイスの製造方法。
少なくとも前記フレキシブル基板に接着する工程までをウェハプロセスで行う、半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体デバイス及びその製造方法に関し、特に、フレキシブル基板を用いた半導体デバイス及びその製造方法に関する。
【背景技術】
【0002】
近年、フレキシブルディスプレイやウェアラブルな電子機器等、半導体デバイスの用途が様々に広がっており、柔軟性を備えた半導体デバイスの開発も進められている。例えば、フレキシブル基板上に、接着層と、有機中間層と、無機中間層と、半導体層とが順次積層され、半導体層によって半導体素子が構成された半導体装置が提案されている（特許文献１）。
【0003】
本発明者らは、高精細・高フレームレートなどＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ本来の高い性能を有し、かつ自由に曲げることのできる新しいイメージセンサの実現を目指しており、ＦＤＳＯＩ（Fully-depleted silicon on insulator）基板上に形成したＣＭＯＳ回路と光電変換膜を、プラスチック製の柔軟な基板上に積層した、フレキシブルＣＭＯＳイメージセンサの研究を進めている。柔軟性を備えたイメージセンサは、レンズの収差をセンサ面で改善することができ、また、ウェアラブルな電子機器への適用が可能である等、多くの利点・用途が期待されている。
【0004】
図９は、本発明者らがこれまでに開発した半導体デバイスの構造の一例である。ＣＭＯＳ回路を形成したＦＤＳＯＩ基板（ＣＭＯＳデバイスチップ）１０が、プラスチック等からなるフレキシブル基板３０上に、両面接着性の粘着フィルム４０により接着されている。この積層構造は、ＣＭＯＳデバイスチップ１０をフレキシブル基板３０に転写して作製する。さらに、ＣＭＯＳデバイスチップ１０上には結晶セレン（ｃ－Ｓｅ）などからなる光電変換膜５０が積層され、ＣＭＯＳ回路の電極にはＦＰＣ（Flexible Printed Circuits）等の入出力配線６０が接続されている。
【0005】
ここで、粘着フィルム４０は、総厚１０μｍで「アクリル系粘着剤／ＰＥＴ基材／アクリル系粘着剤」で構成されている。また、ＣＭＯＳデバイスチップ（ＦＤＳＯＩ基板）１０は支持基板が除去されて薄膜化されており、この半導体デバイスは十分な柔軟性を有している。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２００８－２６２９５５号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、この半導体デバイスは、絶縁性の粘着層（粘着フィルム）４０を介してプラスチック基板３０にＦＤＳＯＩ基板（ＣＭＯＳデバイスチップ）１０の転写を行うため、プラスチック基板３０や粘着層４０が帯電しているとＣＭＯＳ回路が正しく動作しないという問題があった。
【0008】
図１０は、転写工程前後のｐ型ＭＯＳトランジスタのＩＤ－ＶＧ特性の一例である。図１０に示される特性は、ＦＤＳＯＩ基板１０の転写前と転写後（ただし光電変換膜形成前）について、それぞれ８個ずつのトランジスタを測定した結果である。転写前は、８個のＭＯＳトランジスタの特性が１本の線に重なるように揃っているが、転写後のＭＯＳトランジスタは、特性ずれ及びばらつきが大きいという問題が発生している。この問題は、転写後のチャネル直下にある粘着フィルムの帯電によりＩＤ（ドレイン電流）が変調されて発生すると考えられ、信号処理回路やイメージセンサが動作しない原因となっていた。
【0009】
したがって、上記のような問題点に鑑みてなされた本発明の目的は、トランジスタの安定動作が可能な、柔軟性を備えた半導体デバイス及びその製造方法を提供することにある。
【課題を解決するための手段】
【0010】
上記課題を解決するために本発明に係る半導体デバイスは、
（１）フレキシブル基板上に導電性の接着層を介して半導体デバイスチップが積層された半導体デバイスであって、前記接着層が所定電位に保持されている、半導体デバイスである。
（１）フレキシブル基板上に導電性の接着層を介して半導体デバイスチップが積層された半導体デバイスであって、前記接着層が所定電位に保持されている、半導体デバイスである。
【0011】
（２）上記（１）の半導体デバイスは、更に、前記所定電位が接地電位であることが好ましい。
【0012】
（３）上記（１）または（２）の半導体デバイスは、更に、前記半導体デバイスチップが、ＣＭＯＳ回路が形成され支持基板を除去したＳＯＩ基板であることが好ましい。
【0013】
（４）上記（１）～（３）のいずれかの半導体デバイスは、更に、前記接着層が、導電性の粘着フィルム又は金属層であることが好ましい。
【0014】
（５）上記（１）～（４）のいずれかの半導体デバイスは、更に、前記半導体デバイスチップにはＦＰＣが接続され、前記半導体デバイスチップの入出力パッドに信号配線が接続され、前記接着層に接地配線が接続されていることが好ましい。
【0015】
（６）上記（１）～（５）のいずれかの半導体デバイスは、更に、前記半導体デバイスチップ上に光電変換膜を備え、前記半導体デバイスはＣＭＯＳイメージセンサであることが好ましい。
【0016】
上記課題を解決するために本発明に係る半導体デバイスの製造方法は、
（７）ＳＯＩ基板にＣＭＯＳ回路を形成し、前記ＳＯＩ基板の支持基板を除去してなる半導体デバイスチップを形成する工程と、前記半導体デバイスチップを導電性の接着層を介してフレキシブル基板に接着する工程と、前記半導体デバイスチップの入出力パッドに信号配線を接続するとともに、前記接着層に接地配線を接続する工程と、を備えている。
（７）ＳＯＩ基板にＣＭＯＳ回路を形成し、前記ＳＯＩ基板の支持基板を除去してなる半導体デバイスチップを形成する工程と、前記半導体デバイスチップを導電性の接着層を介してフレキシブル基板に接着する工程と、前記半導体デバイスチップの入出力パッドに信号配線を接続するとともに、前記接着層に接地配線を接続する工程と、を備えている。
【0017】
（８）上記（７）の半導体デバイスの製造方法は、更に、前記接着層が、導電性の粘着フィルム又は金属層であることが好ましい。
【0018】
（９）上記（７）または（８）の半導体デバイスの製造方法は、更に、前記半導体デバイスチップ上に光電変換膜を形成する工程を備えることが好ましい。
【0019】
（１０）上記（７）～（９）のいずれかの半導体デバイスの製造方法は、少なくとも前記フレキシブル基板に接着する工程までをウェハプロセスで行うことが好ましい。
【発明の効果】
【0020】
本発明における半導体デバイス及びその製造方法によれば、トランジスタの安定動作が可能な、柔軟性を備えた半導体デバイスが実現できる。
【図面の簡単な説明】
【0021】
【図1】実施の形態１の半導体デバイスの構造（断面図）の一例である。
【図2】実施の形態１の半導体デバイスの構造（平面図）の一例である。
【図3】実施の形態１の半導体デバイスの製造工程を示すフローチャートの一例である。
【図4A】実施の形態１の半導体デバイスの製造工程を説明する図である。
【図4B】実施の形態１の半導体デバイスの製造工程を説明する図である。
【図4C】実施の形態１の半導体デバイスの製造工程を説明する図である。
【図4D】実施の形態１の半導体デバイスの製造工程を説明する図である。
【図4E】実施の形態１の半導体デバイスの製造工程を説明する図である。
【図5】実施の形態２の半導体デバイスの構造（断面図）の一例である。
【図6A】実施の形態２の半導体デバイスの製造工程を説明する図である。
【図6B】実施の形態２の半導体デバイスの製造工程を説明する図である。
【図6C】実施の形態２の半導体デバイスの製造工程を説明する図である。
【図7】ウェハプロセスによる半導体デバイスの製造工程を説明する図である。
【図8】本発明の半導体デバイスのＭＯＳトランジスタのＩＤ－ＶＧ特性の一例である。
【図9】従来の半導体デバイスの構造の一例である。
【図10】従来の半導体デバイスのＭＯＳトランジスタのＩＤ－ＶＧ特性の一例である。
【発明を実施するための形態】
【0022】
以下、本発明の実施の形態について、図面を用いて説明する。
【0023】
（実施の形態１）
図１は、実施の形態１の半導体デバイスの構造（断面図）の一例である。また、図２は、実施の形態１の半導体デバイスの平面図の一例である。本発明の実施の形態１に係る半導体デバイスは、フレキシブルＣＭＯＳイメージセンサであるが、その構造と製造方法は、他の半導体デバイスにも応用可能である。
図１は、実施の形態１の半導体デバイスの構造（断面図）の一例である。また、図２は、実施の形態１の半導体デバイスの平面図の一例である。本発明の実施の形態１に係る半導体デバイスは、フレキシブルＣＭＯＳイメージセンサであるが、その構造と製造方法は、他の半導体デバイスにも応用可能である。
【0024】
図１において、ＣＭＯＳ回路を形成したＦＤＳＯＩ基板（ＣＭＯＳデバイスチップ）１０が、プラスチック等からなるフレキシブル基板３０上に、両面接着性の粘着層（接着層）７０により接着されている。フレキシブル基板３０はプラスチックに限らず、可撓性のある材料からなる基板であればよい。また、本実施形態では、ＣＭＯＳデバイスチップ１０を用いているが、ＣＭＯＳ回路に限らず、ＭＯＳトランジスタを含む回路を形成した一般的な半導体デバイスチップであってもよい。ＣＭＯＳデバイスチップ１０上には結晶セレン（ｃ－Ｓｅ）などからなる光電変換膜５０が積層され、画素電極１７と接続されている。また、ＣＭＯＳ回路の電極（入出力パッド）１８には、ＦＰＣ等の入出力配線６０が接続されている。
【0025】
本実施形態において、接着層（粘着層）は、例えば「導電性アクリル系粘着剤／導電メッシュ基材／導電性アクリル系粘着剤」で構成される導電性の粘着フィルム７０を用いている。そして、粘着フィルム７０は、その一部がＦＰＣ６０の接地配線とコンタクトし、接地（グランド）電位に保持されている。
【0026】
図２の半導体デバイスの平面図において、フレキシブル基板３０上に、導電性の接着層（粘着フィルム）７０を介して、ＣＭＯＳデバイスチップ１０が設けられている。接着層（粘着フィルム）７０のサイズは、ＣＭＯＳデバイスチップ１０の外形よりも大きく、その一部はＣＭＯＳデバイスチップ１０の外側にはみ出している。ＣＭＯＳデバイスチップ１０は、その表面に光電変換膜５０（図示せず）が形成され、複数の画素（画素アレイ）を備えている。また、ＣＭＯＳデバイスチップ１０の表面には、入出力パッド１８が露出しており、ＦＰＣ６０の信号配線６１が入出力パッド１８に接続して、信号の入出力が行われる。また、ＣＭＯＳデバイスチップ１０の外側の接着層（粘着フィルム）７０の一部と、接地配線６２が接続されている。これにより、導電性の接着層７０全体（チップ１０の背面全体）が接地電位に保持される。
【0027】
図３は、実施の形態１の半導体デバイスの製造工程を示すフローチャートの一例である。以下、図３のフローチャートと、図４Ａ～図４Ｅの製造工程を示す図に基づいて、実施の形態１の半導体デバイスの製造工程を順に説明する。
【0028】
ステップＳ１：ＣＭＯＳ回路形成工程
図４Ａは、ＦＤＳＯＩ基板上にＣＭＯＳ回路が形成されたＣＭＯＳデバイスチップ１０を示している。ＦＤＳＯＩ基板は、Ｓｉからなる支持基板１１上に絶縁膜（ＳｉＯ２膜）１２を介してＳｉ層１３が設けられている。Ｓｉ層１３の厚さは、通常１００ｎｍ以下である。このＳｉ層１３にｐ型及びｎ型のＭＯＳトランジスタ１４を形成し、ＣＭＯＳ回路を形成する。ＦＤＳＯＩ基板に形成されたＭＯＳトランジスタ１４は、チャンネル領域が完全に空乏化するため、ソースとドレインの間の寄生容量値が低減し、また、リーク電流が大幅に低減する。その後、ＭＯＳトランジスタ１４と接続する配線層１５及び絶縁膜（層間絶縁膜又は表面絶縁膜）１６を形成し、さらに、画素電極１７及び入出力パッド１８等、必要な電極を形成して、ＦＤＳＯＩ基板に撮像素子のための回路を形成する。
図４Ａは、ＦＤＳＯＩ基板上にＣＭＯＳ回路が形成されたＣＭＯＳデバイスチップ１０を示している。ＦＤＳＯＩ基板は、Ｓｉからなる支持基板１１上に絶縁膜（ＳｉＯ２膜）１２を介してＳｉ層１３が設けられている。Ｓｉ層１３の厚さは、通常１００ｎｍ以下である。このＳｉ層１３にｐ型及びｎ型のＭＯＳトランジスタ１４を形成し、ＣＭＯＳ回路を形成する。ＦＤＳＯＩ基板に形成されたＭＯＳトランジスタ１４は、チャンネル領域が完全に空乏化するため、ソースとドレインの間の寄生容量値が低減し、また、リーク電流が大幅に低減する。その後、ＭＯＳトランジスタ１４と接続する配線層１５及び絶縁膜（層間絶縁膜又は表面絶縁膜）１６を形成し、さらに、画素電極１７及び入出力パッド１８等、必要な電極を形成して、ＦＤＳＯＩ基板に撮像素子のための回路を形成する。
【0029】
ステップＳ２：支持基板除去工程
ステップＳ１で作製されたＣＭＯＳデバイスチップ１０の表面に、仮接着基板２０を貼り付ける。仮接着基板２０は、紫外線照射で粘着力が低下する機能を持つ基板であることが望ましい。仮接着基板２０として、市販のバックグラインドテープ又はダイシングテープを用いることができる。その後、ＦＤＳＯＩ基板のＳｉ支持基板１１を、研削及び／又はエッチングにより除去する。エッチングはＸｅＦ２ガスを用いることができる。或いは、ＳＦ６又はＣＦ４等のガスを用いてもよい。またエッチングは行わずにＣＭＰ（Chemical Mechanical Polishing）を用いてＳｉ支持基板１１を除去してもよい。絶縁膜（ＳｉＯ２膜）１２をストッパーとして、Ｓｉ支持基板１１を選択的に除去することができる。図４Ｂは、Ｓｉ支持基板１１が除去されたＣＭＯＳデバイスチップ１０を示している。Ｓｉ支持基板１１を除去することにより、半導体デバイスチップ１０の一層の薄膜化・柔軟化が図られる。
ステップＳ１で作製されたＣＭＯＳデバイスチップ１０の表面に、仮接着基板２０を貼り付ける。仮接着基板２０は、紫外線照射で粘着力が低下する機能を持つ基板であることが望ましい。仮接着基板２０として、市販のバックグラインドテープ又はダイシングテープを用いることができる。その後、ＦＤＳＯＩ基板のＳｉ支持基板１１を、研削及び／又はエッチングにより除去する。エッチングはＸｅＦ２ガスを用いることができる。或いは、ＳＦ６又はＣＦ４等のガスを用いてもよい。またエッチングは行わずにＣＭＰ（Chemical Mechanical Polishing）を用いてＳｉ支持基板１１を除去してもよい。絶縁膜（ＳｉＯ２膜）１２をストッパーとして、Ｓｉ支持基板１１を選択的に除去することができる。図４Ｂは、Ｓｉ支持基板１１が除去されたＣＭＯＳデバイスチップ１０を示している。Ｓｉ支持基板１１を除去することにより、半導体デバイスチップ１０の一層の薄膜化・柔軟化が図られる。
【0030】
ステップＳ３：フレキシブル基板接着工程
フレキシブル基板３０を準備し、その表面に接着層（粘着層）７０として両面粘着性の粘着フィルム７０を設ける。フレキシブル基板３０は、例えば、厚さ５０μｍのＰＥＴ（polyethylene terephthalate）からなるプラスチック基板である。また、本実施形態で用いた接着層は、総厚５０μｍで「導電性アクリル系粘着剤／導電メッシュ基材／導電性アクリル系粘着剤」で構成される導電性の粘着フィルム７０である。図４Ｃに示すように、仮接着基板２０とともにＣＭＯＳデバイスチップ１０の裏面（絶縁膜１２）を、粘着フィルム７０を介してフレキシブル基板３０に接着する。
フレキシブル基板３０を準備し、その表面に接着層（粘着層）７０として両面粘着性の粘着フィルム７０を設ける。フレキシブル基板３０は、例えば、厚さ５０μｍのＰＥＴ（polyethylene terephthalate）からなるプラスチック基板である。また、本実施形態で用いた接着層は、総厚５０μｍで「導電性アクリル系粘着剤／導電メッシュ基材／導電性アクリル系粘着剤」で構成される導電性の粘着フィルム７０である。図４Ｃに示すように、仮接着基板２０とともにＣＭＯＳデバイスチップ１０の裏面（絶縁膜１２）を、粘着フィルム７０を介してフレキシブル基板３０に接着する。
【0031】
ステップＳ４：仮接着基板剥離工程
図４Ｄは、仮接着基板２０の剥離工程を示す。仮接着基板２０に紫外線を照射して粘着力を低下させ、仮接着基板２０を剥離する。なお、仮接着基板２０としては、紫外線照射で粘着力が低下するもの以外にも、加熱で粘着力が低下するものを用いてもよい。またＳｉ支持基板１１の除去の工程中にデバイスを支持できるものであれば、機械的に固定・剥離をする方法を用いてもよい。本実施形態では、導電性を有する粘着フィルム７０を用いた転写デバイスが作製される。
図４Ｄは、仮接着基板２０の剥離工程を示す。仮接着基板２０に紫外線を照射して粘着力を低下させ、仮接着基板２０を剥離する。なお、仮接着基板２０としては、紫外線照射で粘着力が低下するもの以外にも、加熱で粘着力が低下するものを用いてもよい。またＳｉ支持基板１１の除去の工程中にデバイスを支持できるものであれば、機械的に固定・剥離をする方法を用いてもよい。本実施形態では、導電性を有する粘着フィルム７０を用いた転写デバイスが作製される。
【0032】
ステップＳ５：光電変換膜形成工程
次いで、ＣＭＯＳデバイスチップ１０の表面に光電変換膜５０を形成する。本実施形態では、光電変換膜５０は、結晶セレン（ｃ－Ｓｅ）である。結晶セレン（ｃ－Ｓｅ）は、例えば、ＣＭＯＳデバイスチップ１０上にスパッタリング又はＣＶＤ（Chemical Vapor Deposition）等により非晶質セレン（ａ－Ｓｅ）を形成し、これを１６０℃程度の低温で加熱して結晶化を行うことにより作製される。ここで、必要に応じて光電変換膜５０の形成領域を限定し、図４Ｅに示すように、ＣＭＯＳデバイスチップ１０の画素電極１７に接続する光電変換膜５０を作製する。なお、実際の光電変換膜５０は、その表面に電圧印加のための透明導電膜（図示せず）が形成される。また、光電変換膜５０は、結晶セレン層に正孔注入阻止層（酸化ガリウム層）及び／又は電子ブロッキング層（酸化ニッケル層）を設けた多層構造としてもよい。
次いで、ＣＭＯＳデバイスチップ１０の表面に光電変換膜５０を形成する。本実施形態では、光電変換膜５０は、結晶セレン（ｃ－Ｓｅ）である。結晶セレン（ｃ－Ｓｅ）は、例えば、ＣＭＯＳデバイスチップ１０上にスパッタリング又はＣＶＤ（Chemical Vapor Deposition）等により非晶質セレン（ａ－Ｓｅ）を形成し、これを１６０℃程度の低温で加熱して結晶化を行うことにより作製される。ここで、必要に応じて光電変換膜５０の形成領域を限定し、図４Ｅに示すように、ＣＭＯＳデバイスチップ１０の画素電極１７に接続する光電変換膜５０を作製する。なお、実際の光電変換膜５０は、その表面に電圧印加のための透明導電膜（図示せず）が形成される。また、光電変換膜５０は、結晶セレン層に正孔注入阻止層（酸化ガリウム層）及び／又は電子ブロッキング層（酸化ニッケル層）を設けた多層構造としてもよい。
【0033】
ステップＳ６：入出力配線形成工程
最後に、入出力信号のための配線を形成する。ＣＭＯＳデバイスチップ１０にＦＰＣ等の入出力配線６０を圧着し、チップ１０の入出力パッド１８と信号配線６１とを接続する。この際、ＦＰＣの接地（グランド）配線６２を導電性粘着フィルム７０の一部に接続する。ＣＭＯＳデバイスチップ１０の端部（エッジ）に沿ってＦＰＣ６０を配置することにより、入出力パッド１８への接続と導電性粘着フィルム７０への接地接続を一つのＦＰＣ６０により実現できる。こうして、図１及び図２に示すように、本実施形態の半導体デバイス（フレキシブルＣＭＯＳイメージセンサ）が完成する。本実施形態では、導電性粘着フィルム７０を接地電位としたが、接地電位でなくとも、一定の所定電位に保持することによりＭＯＳトランジスタ回路を安定して動作させることができる。
最後に、入出力信号のための配線を形成する。ＣＭＯＳデバイスチップ１０にＦＰＣ等の入出力配線６０を圧着し、チップ１０の入出力パッド１８と信号配線６１とを接続する。この際、ＦＰＣの接地（グランド）配線６２を導電性粘着フィルム７０の一部に接続する。ＣＭＯＳデバイスチップ１０の端部（エッジ）に沿ってＦＰＣ６０を配置することにより、入出力パッド１８への接続と導電性粘着フィルム７０への接地接続を一つのＦＰＣ６０により実現できる。こうして、図１及び図２に示すように、本実施形態の半導体デバイス（フレキシブルＣＭＯＳイメージセンサ）が完成する。本実施形態では、導電性粘着フィルム７０を接地電位としたが、接地電位でなくとも、一定の所定電位に保持することによりＭＯＳトランジスタ回路を安定して動作させることができる。
【0034】
ＦＤＳＯＩ基板はＳｉ層の厚さが１００ｎｍ以下であることから、ＣＭＯＳデバイスチップ（回路部分）１０の厚さは、配線層１５（及び絶縁層１６）の部分が支配的となって１０μｍ以下に薄くすることができる。また、光電変換膜５０部分の厚さは１００ｎｍ～数１００ｎｍと薄い。したがって、半導体デバイスは、十分な柔軟性を有する。
【0035】
なお、ＦＤＳＯＩ基板に代えて、一般のＳＯＩ基板を用いてもよい。ＦＤＳＯＩではないＳＯＩ基板を用いた場合、Ｓｉ層１３が３～５μｍであり、ＣＭＯＳ回路部分の厚さがおよそ１０μｍ以上にはなるが、それでも一定の柔軟性は得られ、同様にフレキシブルなＣＭＯＳイメージセンサを実現することができる。
【0036】
（実施の形態２）
図５は、実施の形態２の半導体デバイスの構造（断面図）の一例である。実施の形態２に係る半導体デバイスは、接着層（接合層）として金属層（例えば、Ａｕ層）８０を用いた点が、実施の形態１の半導体デバイスと異なっており、他の構造は、図１と同一である。また、実施の形態２の半導体デバイスの平面図も、図２と実質的に同じである。
図５は、実施の形態２の半導体デバイスの構造（断面図）の一例である。実施の形態２に係る半導体デバイスは、接着層（接合層）として金属層（例えば、Ａｕ層）８０を用いた点が、実施の形態１の半導体デバイスと異なっており、他の構造は、図１と同一である。また、実施の形態２の半導体デバイスの平面図も、図２と実質的に同じである。
【0037】
図５において、ＣＭＯＳ回路を形成したＦＤＳＯＩ基板（ＣＭＯＳデバイスチップ）１０が、プラスチック等からなるフレキシブル基板３０上に、金属からなる接着層（接合層）８０により接合されている。ＣＭＯＳデバイスチップ１０上には結晶セレン（ｃ－Ｓｅ）などからなる光電変換膜５０が積層され、画素電極１７と接続されている。また、ＣＭＯＳ回路の電極（入出力パッド）１８には、ＦＰＣ等の入出力配線６０が接続されている。
【0038】
本実施形態において、接着層（接合層）は金属層８０であり、例えば、Ａｕ層である。金属層８０としてはＣｕ、Ｗ、Ｃｒ、Ｎｉ、Ｔｉ、Ｍｏ、Ｎｂ、Ｔａ、Ａｌや、その化合物もしくは複合膜などを用いてもよい。又は透明電極ＩＴＯを用いてもよい。そして、金属層８０は、その一部がＦＰＣ６０の接地配線６２と接続し、接地（グランド）電位に保持される。
【0039】
次に、製造方法について説明する。実施の形態２の半導体デバイスの製造工程のフローチャートは、図３と基本的に同じである。以下、図３のフローチャートと、図６Ａ～図６Ｃの製造工程を示す図に基づいて、実施の形態２の半導体デバイスの製造工程を説明する。
【0040】
ステップＳ１のＣＭＯＳ回路形成工程、及びステップＳ２の支持基板除去工程は、実施の形態２においても全く同じである。実施の形態１と異なるのは、ステップＳ３の工程からである。
【0041】
ステップＳ３：フレキシブル基板接着（接合）工程
例えば、プラスチック等からなるフレキシブル基板３０を準備する。ＣＭＯＳデバイスチップ１０の裏面とフレキシブル基板３０の表面の両方にＡｕなどの金属層（膜）８０をスパッタや蒸着、メッキなどの方法で形成する。次に、図６Ａに示すように、両者を接合する。接合は、常温、もしくはプラスチックやＣＭＯＳ回路の配線電極の耐熱温度以下（例えば、１５０度以下など）の温度で、圧力を印加して行う。接合の前に、金属表面をＣＭＰで平坦化してもよい。また、基板表面の清浄化や表面改質のために、接合前にプラズマ、イオンビーム、原子ビーム、紫外線などの照射を行ってもよいし、接合力を高めるために、金属の上にＳｉの超薄層（数ｎｍの層）を堆積してもよい。ここではチップ（基板）どうしの接合を想定しており、フレキシブル基板３０側のＡｕ層８０はＣＭＯＳデバイスチップ１０よりも一回り大きくなるようにパターニングするか、もしくはフレキシブル基板３０の全面に形成するようにする。
例えば、プラスチック等からなるフレキシブル基板３０を準備する。ＣＭＯＳデバイスチップ１０の裏面とフレキシブル基板３０の表面の両方にＡｕなどの金属層（膜）８０をスパッタや蒸着、メッキなどの方法で形成する。次に、図６Ａに示すように、両者を接合する。接合は、常温、もしくはプラスチックやＣＭＯＳ回路の配線電極の耐熱温度以下（例えば、１５０度以下など）の温度で、圧力を印加して行う。接合の前に、金属表面をＣＭＰで平坦化してもよい。また、基板表面の清浄化や表面改質のために、接合前にプラズマ、イオンビーム、原子ビーム、紫外線などの照射を行ってもよいし、接合力を高めるために、金属の上にＳｉの超薄層（数ｎｍの層）を堆積してもよい。ここではチップ（基板）どうしの接合を想定しており、フレキシブル基板３０側のＡｕ層８０はＣＭＯＳデバイスチップ１０よりも一回り大きくなるようにパターニングするか、もしくはフレキシブル基板３０の全面に形成するようにする。
【0042】
ステップＳ４：仮接着基板剥離工程
図６Ｂは、仮接着基板２０の剥離工程を示す。図６Ｂの工程は図４Ｄと同じであり、仮接着基板２０に紫外線を照射して粘着力を低下させ、仮接着基板２０を剥離する。なお、仮接着基板２０としては、加熱で粘着力が低下するものを用いてもよい。本実施形態では、金属層８０を用いた転写デバイスが作製される。
図６Ｂは、仮接着基板２０の剥離工程を示す。図６Ｂの工程は図４Ｄと同じであり、仮接着基板２０に紫外線を照射して粘着力を低下させ、仮接着基板２０を剥離する。なお、仮接着基板２０としては、加熱で粘着力が低下するものを用いてもよい。本実施形態では、金属層８０を用いた転写デバイスが作製される。
【0043】
ステップＳ５：光電変換膜形成工程
次いで、ＣＭＯＳデバイスチップ１０の表面に光電変換膜５０を形成する。本実施形態において、光電変換膜５０は結晶セレン（ｃ－Ｓｅ）であり、実施の形態１と同様の工程により同様の構造の光電変換膜５０を作製することができる。ここで、必要に応じて光電変換膜５０の形成領域を限定し、図６Ｃに示すように、ＣＭＯＳデバイスチップ１０の画素電極１７に接続する光電変換膜５０を作製する。なお、実際の光電変換膜５０は、その表面に電圧印加のための透明導電膜（図示せず）が形成される。
次いで、ＣＭＯＳデバイスチップ１０の表面に光電変換膜５０を形成する。本実施形態において、光電変換膜５０は結晶セレン（ｃ－Ｓｅ）であり、実施の形態１と同様の工程により同様の構造の光電変換膜５０を作製することができる。ここで、必要に応じて光電変換膜５０の形成領域を限定し、図６Ｃに示すように、ＣＭＯＳデバイスチップ１０の画素電極１７に接続する光電変換膜５０を作製する。なお、実際の光電変換膜５０は、その表面に電圧印加のための透明導電膜（図示せず）が形成される。
【0044】
ステップＳ６：入出力配線形成工程
入出力信号のための配線を形成する工程は、基本的に実施の形態１と同じである。ＣＭＯＳデバイスチップ１０にＦＰＣ等の入出力配線６０を圧着し、チップ１０の入出力パッド１８と信号配線６１とを接続する。さらに、チップ１０の外側にはみ出して形成されている金属層（例えばＡｕ膜）８０の部分に、ＦＰＣの接地配線６２をコンタクトさせる。そして、金属層８０に０Ｖ（グランド電位）を印加することで、トランジスタの安定動作を実現する。こうして、図５及び図２に示すように、本実施形態の半導体デバイス（フレキシブルＣＭＯＳイメージセンサ）が完成する。
入出力信号のための配線を形成する工程は、基本的に実施の形態１と同じである。ＣＭＯＳデバイスチップ１０にＦＰＣ等の入出力配線６０を圧着し、チップ１０の入出力パッド１８と信号配線６１とを接続する。さらに、チップ１０の外側にはみ出して形成されている金属層（例えばＡｕ膜）８０の部分に、ＦＰＣの接地配線６２をコンタクトさせる。そして、金属層８０に０Ｖ（グランド電位）を印加することで、トランジスタの安定動作を実現する。こうして、図５及び図２に示すように、本実施形態の半導体デバイス（フレキシブルＣＭＯＳイメージセンサ）が完成する。
【0045】
（ウェハでの実施形態）
これまでの実施の形態は、半導体デバイスをチップごとに作製したが、ウェハでのプロセスを用いて、半導体デバイスを量産してもよい。図７は、ウェハプロセスによる半導体デバイスの製造工程を説明する図である。
これまでの実施の形態は、半導体デバイスをチップごとに作製したが、ウェハでのプロセスを用いて、半導体デバイスを量産してもよい。図７は、ウェハプロセスによる半導体デバイスの製造工程を説明する図である。
【0046】
図７において、左上はＣＭＯＳデバイスチップ１０が形成された半導体ウェハ１００であり、左下はウェハと同じ形状のフレキシブル基板３０である。本実施形態においては、ウェハ状態でフレキシブル基板３０の接合工程（ステップＳ３）及び仮接着基板の剥離工程（ステップＳ４）までを行う。半導体ウェハ１００とフレキシブル基板３０の接着は、導電性粘着フィルム７０を用いても可能であるが、ウェハプロセスを有効に利用するためには、金属層８０を用いた接合工程が望ましい。なお、光電変換膜形成工程（ステップＳ４）はウェハ状態で行ってもよいし、チップ化した後で行ってもよい。
【0047】
ウェハプロセスの場合は、グランド電位のコンタクト（導電性粘着フィルム７０又は金属層８０）を露出させるために、チップ１０ごとに一部のエリアをパターニングしてエッチングなどで開口する。エッチングは、たとえばＳｉＯ２をエッチングできるＣＨＦ３やＣＦ４ガス、あるいはそれらとＯ２ガスなどとの混合ガスを用いることができる。この時、チップエリアの端と接するような開口として、チップ１０のダイシング後には、図１、図５と同様にチップ端の段差にコンタクト部を設けてＦＰＣ６０で配線できる構造にするのが望ましい。開口プロセスは、チップ化してから行うこともできるが、工程の短縮のためにはウェハ状態で行うほうが望ましい。開口プロセス後に、ダイシングによってチップ化する。このウェハプロセスでは、一括して複数の転写したデバイスチップを作製できる。
【0048】
（効果の検証）
本発明のグランド電位印加による動作を検証する実験として、実施の形態１で作製した半導体デバイスの特性を調べた。実施の形態１は、導電性のある粘着フィルム７０を用いて転写デバイスを作製したものである。
本発明のグランド電位印加による動作を検証する実験として、実施の形態１で作製した半導体デバイスの特性を調べた。実施の形態１は、導電性のある粘着フィルム７０を用いて転写デバイスを作製したものである。
【0049】
図８は、実施の形態１の半導体デバイスのｐ型ＭＯＳトランジスタのＩＤ－ＶＧ特性の一例である。図８に示される特性は、ＦＤＳＯＩ基板１０の転写前と転写後（ただし光電変換膜形成前）について、それぞれ８個ずつのトランジスタを測定した結果である。ここではプローブを用いて導電性粘着フィルム７０にコンタクトして、その電位を０Ｖとした。転写前及び転写後の８個のＭＯＳトランジスタの特性が全て１本の線に重なるように揃っており、転写後の特性ずれ及びばらつきを解消できていることが分かる。
【0050】
また、実施の形態１で作成した半導体デバイスにおけるＣＭＯＳインバータの入出力特性評価においても、回路が問題なく動作することが確認できた。
【0051】
なお、この実験で用いた導電性の樹脂や導電メッシュに比べて、実施の形態２の接着層（接合層）である金属層８０はより抵抗が小さいことから、実施の形態２の半導体デバイスのトランジスタの動作はいっそう安定すると考えられる。
【0052】
このように、本発明の半導体デバイスによれば、帯電の影響を防いで、転写したデバイスを安定動作させることができる。実施の形態１の導電性粘着フィルムによる貼り付けを利用した製造方法は、比較的簡易に半導体デバイスを転写できる。また、実施の形態２の製造方法は、金属層の形成やウェハ／チップ接合という、半導体で確立した工程を用いることができるため、デバイスの量産化や低廉化に寄与する。
【0053】
本発明の半導体デバイスはイメージセンサに限らず、ロジック回路、演算回路、メモリ、通信デバイス、ＭＥＭＳデバイス、表示デバイスなど、半導体基板（ＳＯＩ基板）に形成される任意の半導体デバイスであってもよく、それらを転写したデバイスの安定動作を可能とする。
【0054】
上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形又は変更が可能である。例えば、実施形態に記載の各ブロック、各ステップ等に含まれる機能等は論理的に矛盾しないように再配置可能であり、複数の構成ブロック、ステップ等を１つに組み合わせたり、或いは分割したりすることが可能である。
【符号の説明】
【0055】
１０ ＣＭＯＳデバイスチップ
１１ Ｓｉ支持基板
１２ 絶縁膜
１３ Ｓｉ層
１４ ＭＯＳトランジスタ
１５ 配線層
１６ 絶縁膜
１７ 画素電極
１８ 入出力パッド
２０ 仮接着基板
３０ フレキシブル基板
４０ 粘着フィルム
５０ 光電変換膜
６０ 入出力配線
７０ 導電性粘着フィルム
８０ 金属層
１００ 半導体ウェハ
１１ Ｓｉ支持基板
１２ 絶縁膜
１３ Ｓｉ層
１４ ＭＯＳトランジスタ
１５ 配線層
１６ 絶縁膜
１７ 画素電極
１８ 入出力パッド
２０ 仮接着基板
３０ フレキシブル基板
４０ 粘着フィルム
５０ 光電変換膜
６０ 入出力配線
７０ 導電性粘着フィルム
８０ 金属層
１００ 半導体ウェハ
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図5】
【図6A】
【図6B】
【図6C】
【図7】
【図8】
【図9】
【図10】