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特開2023-179475異種パッケージング統合のための再構成基板構造及び製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023179475
(43)【公開日】2023-12-19
(54)【発明の名称】異種パッケージング統合のための再構成基板構造及び製造方法
(51)【国際特許分類】
H01L 25/04 20230101AFI20231212BHJP
H10B 80/00 20230101ALI20231212BHJP
H01L 25/07 20060101ALI20231212BHJP
H01L 23/14 20060101ALI20231212BHJP
H01L 23/12 20060101ALI20231212BHJP
H05K 3/46 20060101ALI20231212BHJP
【ＦＩ】
H01L25/04 Z
H10B80/00
H01L25/08 Y
H01L23/14 S
H01L23/12 Z
H05K3/46 Q
H05K3/46 N
【審査請求】有
【請求項の数】19
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2023147957
(22)【出願日】2023-09-12
(62)【分割の表示】P 2021566585の分割
【原出願日】2020-05-08
(31)【優先権主張番号】102019000006736
(32)【優先日】2019-05-10
(33)【優先権主張国・地域又は機関】IT
(31)【優先権主張番号】16/687,567
(32)【優先日】2019-11-18
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】チェン， ハンウェン
(72)【発明者】
【氏名】ヴァハヴェルベク， スティーヴン
(72)【発明者】
【氏名】シー， グァン フアイ
(72)【発明者】
【氏名】パク， ギバク
(72)【発明者】
【氏名】チェッレレ， ジョルジオ
(72)【発明者】
【氏名】トニーニ， ディエゴ
(72)【発明者】
【氏名】ディカプリオ， ヴィンセント
(72)【発明者】
【氏名】チョ， キュイル
(57)【要約】 （修正有）
【課題】高度な３Ｄパッケージング用途のための再構成基板を形成するデバイスパッケージングプロセス方法を提供する。
【解決手段】同種又は異種の高密度３Ｄ統合デバイスを製造するために利用される薄型フォームファクタ再構成基板は、シリコン基板３０２が、１つ又は複数の空洞３０５及び１つ又は複数のビア３０３を含むように、直接レーザパターニングによって構造化され、同じ又は異なるタイプの１つ又は複数の半導体ダイが空洞内に載置され、半導体ダイはその後、その上に絶縁層を形成する際に基板内に埋め込まれうる。１つ又は複数の導電性相互接続が、ビア内に形成され、再構成基板の所望の表面に再分配された接点を有する。再構成基板は、その後、積層３Ｄデバイスに統合される。
【選択図】図３－１
【解決手段】同種又は異種の高密度３Ｄ統合デバイスを製造するために利用される薄型フォームファクタ再構成基板は、シリコン基板３０２が、１つ又は複数の空洞３０５及び１つ又は複数のビア３０３を含むように、直接レーザパターニングによって構造化され、同じ又は異なるタイプの１つ又は複数の半導体ダイが空洞内に載置され、半導体ダイはその後、その上に絶縁層を形成する際に基板内に埋め込まれうる。１つ又は複数の導電性相互接続が、ビア内に形成され、再構成基板の所望の表面に再分配された接点を有する。再構成基板は、その後、積層３Ｄデバイスに統合される。
【選択図】図３－１
【特許請求の範囲】
【請求項1】
３Ｄ集積半導体デバイスを形成する方法であって、
第１の基板に形成された少なくとも１つの空洞内に第１の半導体ダイを位置付けることと、
前記第１の基板の第１の表面及び第２の表面上方に第１の流動性材料を配置することであって、前記第１の流動性材料が、前記半導体ダイの表面と前記第１の基板内の少なくとも１つの空洞の表面との間に形成されたボイドを充填し、前記第１の流動性材料が、前記第１の基板を通って形成された少なくとも１つのビアの表面上に更に配置される、第１の流動性材料を配置することと、
前記第１の基板を通る前記少なくとも１つのビア内に第１の導電層を形成することであって、前記第１の流動性材料が、前記第１の導電層と前記第１の基板を通る前記少なくとも１つのビアの前記表面との間に配置される、第１の導電層を形成することと、
前記第１の流動性材料の表面上方に第２の流動性材料を配置することであって、前記第２の流動性材料が前記第１の流動性材料と統合する、第２の流動性材料を配置することと、
前記第２の流動性材料上に第２の基板を位置付けることであって、前記第２の基板が、少なくとも１つの空洞と、内部に形成された少なくとも１つのビアとを有する、第２の基板を位置付けることと、
前記第２の基板に形成された前記少なくとも１つの空洞内に第２の半導体ダイを位置付けることと、
前記第２の基板の露出表面上方に第３の流動性材料を配置することであって、前記第３の流動性材料が、前記第２の半導体ダイの表面と前記第２の基板内の前記少なくとも１つの空洞の表面との間に形成されたボイドを充填し、前記第３の流動性材料が前記第２の流動性材料と統合する、第３の流動性材料を配置することと、
前記第２の基板を通って前記少なくとも１つのビア内に第２の導電層を形成することであって、前記第３の流動性材料が、前記第２の基板を通って、前記導電層と前記少なくとも１つのビアの前記表面との間に配置される、第２の導電層を形成することと
を含む、方法。
第１の基板に形成された少なくとも１つの空洞内に第１の半導体ダイを位置付けることと、
前記第１の基板の第１の表面及び第２の表面上方に第１の流動性材料を配置することであって、前記第１の流動性材料が、前記半導体ダイの表面と前記第１の基板内の少なくとも１つの空洞の表面との間に形成されたボイドを充填し、前記第１の流動性材料が、前記第１の基板を通って形成された少なくとも１つのビアの表面上に更に配置される、第１の流動性材料を配置することと、
前記第１の基板を通る前記少なくとも１つのビア内に第１の導電層を形成することであって、前記第１の流動性材料が、前記第１の導電層と前記第１の基板を通る前記少なくとも１つのビアの前記表面との間に配置される、第１の導電層を形成することと、
前記第１の流動性材料の表面上方に第２の流動性材料を配置することであって、前記第２の流動性材料が前記第１の流動性材料と統合する、第２の流動性材料を配置することと、
前記第２の流動性材料上に第２の基板を位置付けることであって、前記第２の基板が、少なくとも１つの空洞と、内部に形成された少なくとも１つのビアとを有する、第２の基板を位置付けることと、
前記第２の基板に形成された前記少なくとも１つの空洞内に第２の半導体ダイを位置付けることと、
前記第２の基板の露出表面上方に第３の流動性材料を配置することであって、前記第３の流動性材料が、前記第２の半導体ダイの表面と前記第２の基板内の前記少なくとも１つの空洞の表面との間に形成されたボイドを充填し、前記第３の流動性材料が前記第２の流動性材料と統合する、第３の流動性材料を配置することと、
前記第２の基板を通って前記少なくとも１つのビア内に第２の導電層を形成することであって、前記第３の流動性材料が、前記第２の基板を通って、前記導電層と前記少なくとも１つのビアの前記表面との間に配置される、第２の導電層を形成することと
を含む、方法。
【請求項2】
前記第１の基板が、約６０μｍと約１６０μｍとの間の厚さを有するシリコン含有基板である、請求項１に記載の方法。
【請求項3】
前記第１の基板の前記少なくとも１つの空洞が、約３ｍｍと約５０ｍｍとの間の横寸法を有する、請求項１に記載の方法。
【請求項4】
前記少なくとも１つの空洞の前記横寸法が、前記半導体ダイの横寸法よりも約１５０μｍ未満大きい、請求項３に記載の方法。
【請求項5】
前記第１の基板の前記少なくとも１つのビアが、約５０μｍと約２００μｍとの間の直径を有する、請求項１に記載の方法。
【請求項6】
前記第１の基板上方に酸化物層を形成すること
を更に含む、請求項１に記載の方法。
を更に含む、請求項１に記載の方法。
【請求項7】
前記第１の流動性材料が、約５μｍと約５０μｍとの間の厚さを有する、請求項１に記載の方法。
【請求項8】
前記第１の流動性材料が、約２００ｎｍと約８００ｎｍとの間のサイズの範囲に及ぶセラミック粒子を含む、請求項１に記載の方法。
【請求項9】
前記少なくとも１つのビア内に前記第１の導電層を形成することが、
前記少なくとも１つのビアの前記表面上に接着層及びシード層を堆積させることであって、前記接着層及び前記シード層が、前記第１の導電層と前記第１の流動性材料との間に配置される、接着層及びシード層を堆積させること
を更に含む、請求項１に記載の方法。
前記少なくとも１つのビアの前記表面上に接着層及びシード層を堆積させることであって、前記接着層及び前記シード層が、前記第１の導電層と前記第１の流動性材料との間に配置される、接着層及びシード層を堆積させること
を更に含む、請求項１に記載の方法。
【請求項10】
前記接着層がモリブデンを含み、前記シード層が銅を含む、請求項９に記載の方法。
【請求項11】
３Ｄ集積半導体デバイスを形成する方法であって、
第１の半導体デバイスの表面上に基板を位置付けることであって、前記基板が、少なくとも１つの空洞と、内部に形成された少なくとも１つのビアとを有する、基板を位置付けることと、
前記基板内に形成された前記少なくとも１つの空洞内に半導体ダイを位置付けることと、
前記基板の露出表面及び前記少なくとも１つのビアの表面上方に流動性材料を配置することであって、前記流動性材料が、前記半導体ダイの表面と前記基板内の前記少なくとも１つの空洞の表面との間に形成されたボイドを充填し、かつ前記基板を前記第１の半導体デバイスと統合する、流動性材料を配置することと、
前記少なくとも１つのビア内に配置された前記流動性材料を通して開口部を形成することであって、前記流動性材料が、形成された前記開口部を画定する表面と前記少なくとも１つのビアの前記表面との間に配置される、開口部を形成することと、
形成された前記開口部の前記表面上方に導電層を堆積させることと
を含む、方法。
第１の半導体デバイスの表面上に基板を位置付けることであって、前記基板が、少なくとも１つの空洞と、内部に形成された少なくとも１つのビアとを有する、基板を位置付けることと、
前記基板内に形成された前記少なくとも１つの空洞内に半導体ダイを位置付けることと、
前記基板の露出表面及び前記少なくとも１つのビアの表面上方に流動性材料を配置することであって、前記流動性材料が、前記半導体ダイの表面と前記基板内の前記少なくとも１つの空洞の表面との間に形成されたボイドを充填し、かつ前記基板を前記第１の半導体デバイスと統合する、流動性材料を配置することと、
前記少なくとも１つのビア内に配置された前記流動性材料を通して開口部を形成することであって、前記流動性材料が、形成された前記開口部を画定する表面と前記少なくとも１つのビアの前記表面との間に配置される、開口部を形成することと、
形成された前記開口部の前記表面上方に導電層を堆積させることと
を含む、方法。
【請求項12】
前記少なくとも１つの空洞及び前記少なくとも１つのビアが、レーザアブレーションを介して前記基板内にパターニングされる、請求項１１に記載の方法。
【請求項13】
前記開口部が、レーザアブレーションによって形成される、請求項１２に記載の方法。
【請求項14】
前記開口部が、約５０μｍ未満の直径を有する、請求項１３に記載の方法。
【請求項15】
前記基板上方に酸化物層を形成すること
を更に含む、請求項１１に記載の方法。
を更に含む、請求項１１に記載の方法。
【請求項16】
前記流動性材料が、約２００ｎｍと約８００ｎｍとの間のサイズの範囲に及ぶセラミック粒子を含む、請求項１１に記載の方法。
【請求項17】
形成された前記開口部の前記表面上方に前記導電層を堆積させることが、
形成された前記開口部の前記表面上方に接着層及びシード層を堆積させることであって、前記接着層及び前記シード層が、前記導電層と前記流動性材料との間に配置される、接着層及びシード層を堆積させること
を更に含む、請求項１１に記載の方法。
形成された前記開口部の前記表面上方に接着層及びシード層を堆積させることであって、前記接着層及び前記シード層が、前記導電層と前記流動性材料との間に配置される、接着層及びシード層を堆積させること
を更に含む、請求項１１に記載の方法。
【請求項18】
前記接着層がモリブデンを含み、前記シード層が銅を含む、請求項１７に記載の方法。
【請求項19】
前記流動性材料上方に再分配層を形成することであって、前記再分配層が、前記導電層の接点を、前記再分配層の露出表面上の所望の位置にルート変更するための１つ又は複数の導電性相互接続を有する、再分配層を形成すること
を更に含む、請求項１１記載の方法。
を更に含む、請求項１１記載の方法。
【請求項20】
３Ｄ集積半導体デバイスを形成する方法であって、
第１の半導体デバイス上に基板を位置付けることであって、前記基板が、少なくとも１つの空洞と、内部に形成された少なくとも１つのビアとを有し、前記少なくとも１つのビアが、前記第１の半導体デバイスの第１の導電層と位置合わせされる、基板を位置付けることと、
前記基板内に形成された前記少なくとも１つの空洞内に半導体ダイを位置付けることと、
前記基板の第１の表面及び前記少なくとも１つのビアの表面上方に流動性材料を配置することであって、前記流動性材料が、前記半導体ダイの表面と前記基板内の前記少なくとも１つの空洞の表面との間に形成されたボイドを充填し、かつ前記基板を前記第１の半導体デバイスと統合し、前記流動性材料が、約２００ｎｍと約８００ｎｍとの間のサイズの範囲に及ぶセラミック粒子を含むエポキシ樹脂材料を含む、流動性材料を配置することと、
前記少なくとも１つのビア内に配置された前記流動性材料を通して開口部を形成することであって、前記流動性材料が、形成された前記開口部を画定する表面と前記少なくとも１つのビアの前記表面との間に配置され、前記開口部が、前記少なくとも１つのビアの直径よりも小さい直径を有する、開口部を形成することと、
形成された前記開口部の前記表面上方に導電層を堆積させることと
を含む、方法。
第１の半導体デバイス上に基板を位置付けることであって、前記基板が、少なくとも１つの空洞と、内部に形成された少なくとも１つのビアとを有し、前記少なくとも１つのビアが、前記第１の半導体デバイスの第１の導電層と位置合わせされる、基板を位置付けることと、
前記基板内に形成された前記少なくとも１つの空洞内に半導体ダイを位置付けることと、
前記基板の第１の表面及び前記少なくとも１つのビアの表面上方に流動性材料を配置することであって、前記流動性材料が、前記半導体ダイの表面と前記基板内の前記少なくとも１つの空洞の表面との間に形成されたボイドを充填し、かつ前記基板を前記第１の半導体デバイスと統合し、前記流動性材料が、約２００ｎｍと約８００ｎｍとの間のサイズの範囲に及ぶセラミック粒子を含むエポキシ樹脂材料を含む、流動性材料を配置することと、
前記少なくとも１つのビア内に配置された前記流動性材料を通して開口部を形成することであって、前記流動性材料が、形成された前記開口部を画定する表面と前記少なくとも１つのビアの前記表面との間に配置され、前記開口部が、前記少なくとも１つのビアの直径よりも小さい直径を有する、開口部を形成することと、
形成された前記開口部の前記表面上方に導電層を堆積させることと
を含む、方法。
【発明の詳細な説明】
【技術分野】
【0001】
［０００１］ 本開示の実施形態は、概して、半導体デバイス製造の分野に関し、より詳細には、半導体デバイスをパッケージングする構造及び方法に関する。
【背景技術】
【0002】
［０００２］ 小型化された半導体デバイスに対する増え続ける需要は、回路密度を連続的に増加させ、デバイスサイズを縮小させてきた。これらのデバイスの継続的なスケーリングの結果として、集積回路は、単一チップ上に数百万個のトランジスタ、コンデンサ、及び抵抗器を含むことができる複雑な３Ｄデバイスに進化している。３Ｄ統合により、デバイスの設置面積を大幅に削減することができ、そのデバイスのサブコンポーネント間の接続をより短く、より高速にすることが可能になり、よって、処理能力及びその速度が向上する。これらの能力は、３Ｄ統合を、半導体デバイス産業がムーアの法則に追いつくための望ましい技術とする。
【0003】
［０００３］ 現在、３Ｄデバイス技術のランドスケープは、デバイスが異なるピースに分割されるレベルにおいて変化する３Ｄ統合プロセスのいくつかの一般的なクラスを含む。このような３Ｄ統合プロセスは、積層集積回路（「ＳＩＣ」）技術、システム－イン－パッケージ（「ＳｉＰ」）技術、及びシステム－オン－チップ（「ＳＯＣ」）技術を含む。ＳＩＣデバイスは、個々の半導体ダイを互いの上に積み重ねることによって形成される。現在、このようなＳＩＣデバイスは、ダイからインターポーザまでのスタッキング又はダイからウエハまでのスタッキング手法によって達成される。一方で、ＳｉＰデバイスは、パッケージを互いの上に積み重ねることによって、又はいくつかの半導体ダイ又はデバイスを単一のパッケージ内に統合することによって形成される。ＳｉＰデバイスを製造する現在の手法には、パッケージ間リフロー及びファンアウトウエハレベルパッケージングが含まれる。最後に、ＳＯＣは、回路のいくつかの異なる機能分割を不均一にスタッキングすることにより、より高密度を実現する。従来、これらの機能回路分割は、ウエハ間の結合技術を通してスタッキングされる。
【0004】
［０００４］ ３Ｄデバイス技術の有望性にもかかわらず、３Ｄ統合に対する現在の手法は、多くの課題に直面している。現在の３Ｄ統合技術、特にＳｉＰ製造プロセスに関連する主要な欠点の１つは、最適ではない熱管理である。従来のパッケージング製造プロセス中に利用される成形コンパウンド材料の熱特性の結果として、熱膨張係数（「ＣＴＥ」）の不整合が、成形コンパウンドと任意の集積半導体デバイス構成要素（例えば、半導体ダイ）との間で生じうる。ＣＴＥ不整合の存在は、デバイス構成要素の望ましくない再配置、並びにウエハ及び／又は集積パッケージ全体にさえ及ぶ反りをも引き起こす可能性があり、したがって、その後に形成される任意の再分配層内のデバイス接点とビア相互接続との間の不整合を誘発する。
【0005】
［０００５］ したがって、パッケージングスキームのための再構成基板を形成する改善された方法が当技術分野で必要とされている。
【発明の概要】
【0006】
［０００６］ 本開示は、概して、デバイスパッケージングプロセスに関し、特に、高度な３Ｄパッケージング用途のための再構成基板を形成する方法に関する。
【0007】
［０００７］ １つの実施形態では、３Ｄ集積半導体デバイスを形成する方法は、第１の基板に形成された少なくとも１つの空洞内に第１の半導体ダイを位置付けることと、第１の基板の第１の表面及び第２の表面上方に第１の流動性材料を配置することであって、第１の流動性材料が、半導体ダイの表面と第１の基板内の少なくとも１つの空洞の表面との間に形成されたボイドを充填し、第１の流動性材料が、第１の基板を通って形成された少なくとも１つのビアの表面上に更に配置される、第１の流動性材料を配置することと、第１の基板を通る少なくとも１つのビア内に第１の導電層を形成することであって、第１の流動性材料が、第１の導電層と第１の基板を通る少なくとも１つのビアの表面との間に配置される、第１の導電層を形成することと、第１の流動性材料の表面上方に第２の流動性材料を配置することであって、第２の流動性材料が第１の流動性材料と統合する、第２の流動性材料を配置することと、第２の流動性材料上に第２の基板を位置付けることであって、第２の基板が、少なくとも１つの空洞と、内部に形成された少なくとも１つのビアとを有する、第２の基板を位置付けることと、第２の基板に形成された少なくとも１つの空洞内に第２の半導体ダイを位置付けることと、第２の基板の露出表面上方に第３の流動性材料を配置することであって、第３の流動性材料が、第２の半導体ダイの表面と第２の基板内の少なくとも１つの空洞の表面との間に形成されたボイドを充填し、第３の流動性材料が第２の流動性材料と統合する、第３の流動性材料を配置することと、第２の基板を通って少なくとも１つのビア内に第２の導電層を形成することであって、第３の流動性材料が、第２の基板を通って、導電層と少なくとも１つのビアの表面との間に配置される、第２の導電層を形成することと
を含む。
を含む。
【0008】
［０００８］ 本開示の上記の特徴を詳細に理解することができるように、上記で簡単に要約した本開示のより具体的な説明が、実施形態を参照することによって得られ、そのいくつかを添付の図面に示す。しかしながら、添付図面は例示的な実施形態を示しているにすぎず、従って、本開示の範囲を限定すると見なされるべきではなく、その他の等しく有効な実施形態を許容しうることに留意されたい。
【図面の簡単な説明】
【0009】
【図1】本明細書に記載の実施形態による、再構成基板を形成するためのプロセスのフロー図を示す。
【図2】本明細書に記載の実施形態による、再構成基板の形成中の基板構造化プロセスのフロー図を示す。
【図5】本明細書に記載の実施形態による、アセンブリ貫通ビア及びコンタクト孔を有する中間ダイアセンブリを形成するためのプロセスのフロー図を示す。
【図7】本明細書に記載の実施形態による、アセンブリ貫通ビア及びコンタクト孔を有する中間ダイアセンブリを形成するためのプロセスのフロー図を示す。
【図9】本明細書に記載の実施形態による、中間ダイアセンブリ内に相互接続を形成するためのプロセスのフロー図を示す。
【図11】本明細書に記載の実施形態による、再構成基板上に再分配層を形成し、続いて個片化するためのプロセスのフロー図を示す。
【図13】本明細書に記載の実施形態による、ビルドアップスタッキングによって再構成基板を統合する積層３Ｄ構造を形成するためのプロセスのフロー図を示す。
【図16】本明細書に記載の実施形態による、再構成基板を統合する積層３Ｄ構造を概略的に示す。
【図17A】本明細書に記載の実施形態による、再構成基板を統合する積層３Ｄ構造を概略的に示す。
【図17B】本明細書に記載の実施形態による、再構成基板を統合する積層３Ｄ構造を概略的に示す。
【図18】特定の実施形態による、本明細書に記載のプロセスによって形成されるダイナミックランダムアクセスメモリ（ＤＲＡＭ）スタックの断面図を概略的に示す。
【図19】本明細書に記載の実施形態による、ビルドアップスタッキングによって再構成基板を統合する積層３Ｄ構造を形成するためのプロセスのフロー図を示す。
【発明を実施するための形態】
【0010】
［００２９］ 理解を容易にするために、図に共通する同一の要素を指し示すために、可能な場合には、同一の参照番号を使用した。１つの実施形態の要素及びフィーチャーは、更なる記述がなくとも、他の実施形態に有益に組み込まれうると想定される。
【0011】
［００３０］ 本開示は、薄型フォームファクタ再構成基板及びその形成方法に関する。本明細書に記載される再構成基板は、同種又は異種の高密度３Ｄ統合デバイスを製造するために利用されうる。１つの実施形態では、シリコン基板は、１つ又は複数の空洞及び１つ又は複数のビアを含むようにレーザアブレーションによって構造化される。同じ又は異なるタイプの１つ又は複数の半導体ダイが空洞内に載置され、その後、その上に絶縁層を形成する際に基板内に埋め込まれうる。１つ又は複数の導電性相互接続が、ビア内に形成され、再構成基板の所望の表面に再分配された接点を有しうる。再構成基板は、その後、３Ｄ ＤＲＡＭスタックのような積層３Ｄデバイスに統合されうる。
【0012】
［００３１］ 図１は、同種であっても異種であってもよい、再構成基板及び／又は後続のパッケージを形成する代表的な方法１００のフロー図を示す。方法１００は、複数の工程１１０、１２０、１３０、及び１４０ａ－１４０ｃを有する。各工程は、図２－１４Ｄを参照してより詳細に説明される。この方法は、定義された工程のいずれかの前に、定義された工程のうちの２つの間に、又は定義された工程のすべての後に、実行される１つ又は複数の追加の工程を含みうる（文脈が可能性を除外する場合を除く）。
【0013】
［００３２］ 概して、方法１００は、図２、図３Ａ－３Ｅ、及び図４Ａ－４Ｂを参照して更に詳細に説明される、工程１１０においてフレームとして使用される基板を構造化することを含む。工程１２０において、１つ又は複数の埋め込み型ダイ及び絶縁層を有する中間ダイアセンブリが形成され、これは、図５及び６Ａ－６Ｋ、並びに図７及び８Ａ－８Ｇを参照してより詳細に記載される。図９及び図１０Ａ－１０Ｋを参照してより詳細に説明される工程１３０において、機能的再構成基板を形成するために、１つ又は複数の相互接続が、中間ダイアセンブリ内及び／又は中間ダイアセンブリを通って形成される。工程１４０において、再構成基板は、次に、その上に形成される１つ又は複数の再分配層を有し（１４０ａ）、個々のパッケージ又はシステムインパッケージ（「ＳｉＰ」）に個片化され（１４０ｂ）、及び／又は積層３Ｄ構造を形成するために利用されうる（１４０ｃ）。再分配層の形成は、図１１及び図１２Ａ－１２Ｎを参照して説明される。スタッキングは、図１３及び１４Ａ－２０Ｆを参照して説明される。
【0014】
［００３３］ 図２は、再構成基板フレームとして利用される基板を構造化するための代表的な方法２００のフロー図を示す。図３Ａ－３Ｅは、図２に表される基板構造化プロセス２００の様々な段階における基板３０２の断面図を概略的に示す。したがって、図２及び図３Ａ－３Ｅは、明確にするために本明細書ではまとめて説明される。
【0015】
［００３４］ 方法２００は、工程２１０及び対応する図３Ａで始まり、基板３０２は、第１の欠陥除去プロセスに曝される。基板３０２は、ＩＩＩ－Ｖ族化合物半導体材料、シリコン（例えば、約１オーム－コムと約１０オーム－コムとの間の抵抗又は約１００Ｗ／ｍＫの導電率を有する）、結晶シリコン（例えば、Ｓｉ＜１００＞又はＳｉ＜１１１＞）、酸化シリコン、シリコンゲルマニウム、ドープされた又はドープされていないシリコン、ドープされていない高抵抗シリコン（例えば、より低い溶存酸素含有量及び約５０００オーム－ｃｍと約１００００オーム－ｃｍとの間の抵抗を有するフロートゾーンシリコン）、ドープされた又はドープされていないポリシリコン、窒化ケイ素、炭化ケイ素（例えば、約５００Ｗ／ｍＫの導電率を有する）、石英、ガラス（例えば、ホウケイ酸ガラス）、サファイア、アルミナ、及び／又はセラミック材料を含むが、これらに限定されない任意の適切な基板材料から形成される。１つの実施形態では、基板３０２は、単結晶ｐ型又はｎ型シリコン基板である。１つの実施形態では、基板３０２は、多結晶ｐ型又はｎ型シリコン基板である。別の実施態様では、基板３０２は、ｐ型又はｎ型シリコンソーラー基板である。基板３０２は、多角形又は円形の形状を更に有しうる。例えば、基板３０２は、約１２０ｍｍと約１８０ｍｍとの間、例えば約１５０ｍｍ、又は約１５６ｍｍと約１６６ｍｍとの間の横寸法を有する実質的に正方形のシリコン基板を含み、面取りされたエッジを有していてもいなくてもよい。別の例では、基板３０２は、直径が約２０ｍｍと約７００ｍｍとの間（約１００ｍｍと約５００ｍｍとの間など（例えば約２００ｍｍ又は約３００ｍｍ））の円形シリコン含有ウエハを含みうる。
【0016】
［００３５］ 別途明記されない限り、本明細書に記載の実施形態及び実施例は、厚さが約５０μｍと約１５００μｍとの間（約９０μｍと約７８０μｍとの間など）の基板上で行われる。例えば、基板３０２は、約１００μｍと約３００μｍとの間（約１１０μｍと約２００μｍとの間など）の厚さを有する。別の例では、基板３０２は、約６０μｍと約１６０μｍとの間（約８０μｍと約１２０μｍとの間など）の厚さを有する。
【0017】
［００３６］ 工程２１０の前に、基板３０２は、ワイヤソーイング、スクライビング及びブレーキング、機械的研磨ソーイング、又はレーザ切断によって、バルク材料からスライスされ、分離されうる。スライシングは、典型的には、スクラッチ、マイクロクラック、チッピング、及び他の機械的欠陥といった、機械的欠陥又は変形を基板表面に引き起こす。したがって、基板３０２は、工程２１０において第１の欠陥除去プロセスに曝露され、その表面を平滑化及び平坦化し、その後の構造化及びパッケージング工程に備えて、どんな機械的欠陥をも除去する。いくつかの実施形態では、第１の欠陥除去プロセスのプロセスパラメータを調整することによって、基板３０２は更に薄くなりうる。例えば、基板３０２の厚さは、第１の欠陥除去プロセスへの曝露が増加する（追加される）につれて、減少しうる。
【0018】
［００３７］ いくつかの実施形態では、工程２１０における第１の欠陥除去プロセスは、基板３０２を基板研磨プロセス及び／又はエッチングプロセスに曝露することを含み、その後、すすぎ及び乾燥プロセスに続く。例えば、基板３０２は、工程２１０において、化学機械研磨（ＣＭＰ）プロセスに曝露されうる。いくつかの実施形態では、エッチングプロセスは、所望の材料（例えば、汚染物質及び他の望ましくない化合物）の除去に対して選択的である緩衝エッチングプロセスを含む湿式エッチングプロセスである。他の実施形態では、エッチングプロセスは、等方性水性エッチングプロセスを利用する湿式エッチングプロセスである。湿式エッチングプロセスには、任意の適切な湿式エッチャント又は湿式エッチャントの組み合わせが使用されうる。１つの実施形態では、基板３０２は、エッチングのためにＨＦエッチング水溶液に浸漬される。別の実施形態では、基板３０２は、エッチングのためにＫＯＨエッチング水溶液に浸漬される。エッチングプロセスの間、エッチングプロセスを加速するために、エッチング液が、約３０℃と約１００℃との間、例えば約４０℃と約９０℃との間の温度まで加熱されうる。エッチング液は、例えば、エッチングプロセス中に約７０℃の温度まで加熱される。更に他の実施形態では、工程２１０におけるエッチングプロセスは、ドライエッチングプロセスである。ドライエッチングプロセスの一例は、プラズマベースのドライエッチングプロセスを含む。
【0019】
［００３８］ 基板３０２の厚さは、基板３０２の研磨プロセスへの露光時間及び／又はエッチングプロセス中に使用されるエッチャント（例えば、エッチング液）を制御することによって調整されうる。例えば、基板３０２の最終的な厚さは、研磨プロセス及び／又はエッチャントへの曝露が増加するにつれて減少しうる。あるいは、基板３０２は、研磨プロセス及び／又はエッチャントへの曝露を減少させて、より大きな最終の厚さを有してもよい。
【0020】
［００３９］ 工程２２０及び２３０において、現在平坦化され、実質的に欠陥のない基板３０２は、内部にパターニングされ平滑化された、ビア３０３及び空洞３０５のような、１つ又は複数のフィーチャー（特徴）を有している（２つの空洞３０５及び８つのビア３０３は、明確にするために図３Ｂの基板３０２の下側の断面に描かれている）。ビア３０３は、基板３０２を通って直接接触電気的相互接続を形成するために利用され、空洞３０５は、その中に１つ又は複数の半導体ダイ又はデバイスを受容し包み込む（即ち、埋め込む）ために利用される。
【0021】
［００４０］ 基板３０２が２００μｍ未満の厚さなどの厚さが比較的薄い実施形態では、基板３０２は、パターニング前にキャリアプレート（図示せず）に連結されうる。例えば、基板３０２が、約１００μｍ未満の厚さ（約５０μｍの厚さなど）を有する場合、基板３０２は、工程２２０及び２３０における基板構造化プロセス中に機械的支持及び安定化のためにキャリアプレート上に載置され、よって、基板３０２が破損することを防止する。キャリアプレートは、ガラス、セラミック、金属などを含むがこれらに限定されない、任意の適切な化学的及び熱的に安定した剛性材料から形成され、約１ｍｍと約１０ｍｍとの間の厚さを有する。いくつかの実施形態では、キャリアプレートは、構造化中に基板３０２を適所に保持するためのテクスチャ加工された表面を有する。他の実施形態では、キャリアプレートは、研磨された又は滑らかな表面を有する。
【0022】
［００４１］ 基板３０２は、ワックス、接着剤、又は機械的ローリング、プレス、ラミネーション、スピンコーティング、又はドクターブレーディングによってキャリアプレートに適用されうる任意の適切な一時的結合材料などの接着剤を介して、キャリアプレートに連結されうる。いくつかの実施形態では、基板３０２は、水溶性又は溶媒溶性接着剤を介してキャリアプレートに連結される。他の実施形態では、接着剤は、熱剥離又はＵＶ剥離接着剤である。例えば、基板３０２は、約５０℃と約３００℃との間の温度（約１００℃と約２００℃との間の温度など（例えば約１２５℃と約１７５℃との間の温度））でベークプロセスに曝すことによって、キャリアプレートから解放されうる。
【0023】
［００４２］ １つの実施形態では、レーザアブレーションによって、所望のパターンが、ソーラー基板又は更には半導体ウエハのような基板３０２内に形成される。基板３０２内のレーザドリルフィーチャーに利用されるレーザアブレーションシステムは、任意の適切なタイプのレーザ源を含みうる。いくつかの例では、レーザ源は赤外線（ＩＲ）レーザである。いくつかの例では、レーザ源は、ピコ秒ＵＶレーザである。他の例では、レーザ源は、フェムト秒ＵＶレーザである。更に他の例では、レーザ源は、フェムト秒緑色レーザである。レーザ源は、基板のパターニングのための連続レーザビーム又はパルスレーザビームを生成する。例えば、レーザ源は、５ｋＨｚと５００ｋＨｚとの間（１０ｋＨｚと約２００ｋＨｚとの間など）の周波数を有するパルスレーザビームを生成しうる。一例において、レーザ源は、約１０ワットと約１００ワットとの間の出力電力により、約２００ｎｍと約１２００ｎｍとの間の波長で、かつ約１０ｎｓと約５０００ｎｓとの間のパルス持続時間で、パルスレーザビームを送達するように構成される。レーザ源は、上述され、図３Ｂに示された空洞３０５及びビア３０３を含む任意の所望のパターン及びフィーチャーを基板３０２内に形成するように構成される。
【0024】
［００４３］ 基板３０２をバルク材料から分離するプロセスと同様に、基板３０２のレーザパターニングは、基板３０２の表面に、チッピング及びクラックなどの望ましくない機械的欠陥を生じさせうる。したがって、直接レーザパターニングによって基板３０２内に所望のフィーチャーを形成した後に、基板３０２は、上述の第１の欠陥除去プロセスと実質的に同様の工程２３０で第２の欠陥除去及び洗浄プロセスに曝される。図３Ｂ及び図３Ｃは、工程２３０で第２の損傷除去及び洗浄プロセスを実行する前後の構造化基板３０２を示しており、結果的に、空洞３０５及びビア３０３が形成された平滑化基板３０２が得られる。
【0025】
［００４４］ 第２の損傷除去プロセスの間、基板３０２は、エッチングとすすぎと乾燥が行われる。エッチングプロセスは、基板３０２の表面、特にレーザパターニングに曝露される表面を平滑化するために、所定の持続時間にわたって進行する。別の態様では、エッチングプロセスは、レーザアブレーションプロセスから残っている任意の望ましくない破片を除去するために利用される。エッチングプロセスは、等方性であっても異方性であってもよい。いくつかの実施形態では、エッチングプロセスは、水溶液中の任意の適切な湿式エッチャント又は湿式エッチャントの組み合わせを利用する湿式エッチングプロセスである。例えば、基板３０２は、ＨＦエッチング水溶液又はＫＯＨエッチング水溶液に浸漬されうる。いくつかの実施形態では、エッチング溶液を加熱して、エッチングプロセスを更に加速する。例えば、エッチング液は、基板３０２のエッチング中に、約４０℃と約８０℃との間（約５０℃と約７０℃との間など（例えば約６０℃））の温度まで加熱されうる。更に他の実施形態では、工程２３０におけるエッチングプロセスは、ドライエッチングプロセスである。ドライエッチングプロセスの一例は、プラズマベースのドライエッチングプロセスを含む。
【0026】
［００４５］ 図３Ｃは、工程２１０－２３０の完了後の基板３０２の長手方向の断面を示す。基板３０２は、それらを貫通して形成された２つの空洞３０５を有して示されており、各空洞３０５は、２つのビア３０３によって両側で囲まれている。更に、２つの空洞３０５は、異なる横寸法Ｄ１及びＤ２を有するように示されており、したがって、後続のパッケージング工程中に、各空洞内に異なるタイプの半導体デバイス及び／又はダイの載置が可能になる。したがって、空洞３０５は、２Ｄの異種パッケージング統合のための任意の所望の配置で任意の所望のデバイス及び／又はダイを収容するように、成形され、サイズ決定されうる。図３Ｂ－３Ｅには２つの空洞及び８つのビアだけしか示されていないが、方法２００を実行する間に、任意の数及び配置の空洞及びビアが基板内に形成されうる。追加の例示的な配置の上面図は、図４Ａ及び４Ｂを参照して後述される。
【0027】
［００４６］ 工程２４０において、基板３０２は、機械的欠陥を除去した後に、所望の表面上に酸化物層３１４又は金属クラッド層３１５を成長させるために、オプションの酸化又は金属化プロセスに曝露される。例えば、酸化物層３１４又は金属クラッド層３１５は、層３１４又は３１５が基板３０２を囲むように、基板３０２のすべての表面（例えば、空洞３０５及びビア３０３の側壁を含む）上に形成されうる。
【0028】
［００４７］ 図３Ｄに示されるように、酸化物層３１４は、基板３０２上の不動態化層として作用し、腐食及び他の形態の損傷に対する保護外側バリアを提供する。１つの実施形態では、基板３０２は、その上に酸化物層３１４を成長させるために熱酸化プロセスに曝される。熱酸化プロセスは、約８００℃と約１２００℃との間（約８５０℃と約１１５０℃との間など）の温度で行われる。例えば、熱酸化プロセスは、約９００℃と約１１００℃との間の温度（約９５０℃と約１０５０℃との間の温度など）で行われる。１つの実施形態では、熱酸化プロセスは、酸化剤として水蒸気を利用する湿式酸化プロセスである。１つの実施形態では、熱酸化プロセスは、酸化剤として分子状酸素を利用するドライプロセスである。基板３０２は、その上に酸化層３１４を形成するために、工程２４０において任意の適切な酸化プロセスに曝されうることが企図される。いくつかの実施形態では、酸化物層３１４は二酸化ケイ素膜である。工程２４０で形成される酸化物層３１４は、概して、約１００ｎｍと約３μｍとの間（約２００ｎｍと約２．５μｍとの間など）の厚さを有する。例えば、酸化層３１４は、約３００ｎｍと約２μｍとの間（約１．５μｍなど）の厚さを有する。
【0029】
［００４８］ 金属クラッド層３１５が基板３０２（図３Ｅに描かれる）上に形成される実施態様において、金属クラッド層３１５は、基準層（例えば、接地層又は電圧供給層）として作用する。金属クラッド層３１５は、基板３０２上に配置され、その後に集積された半導体デバイス及び接続を電磁干渉から保護し、基板３０２を形成するために使用される半導体材料（Ｓｉ）から半導体信号を保護する。１つの実施形態では、金属クラッド層３１５は、ニッケル、アルミニウム、金、コバルト、銀、パラジウム、スズなどを含む導電金属層を含む。１つの実施形態では、金属クラッド層３１５は、ニッケル、アルミニウム、金、コバルト、銀、パラジウム、スズなどを含む合金又は純金属を含む金属層を含む。金属クラッド層３１５は、概して、約５０ｎｍと約１０μｍとの間（約１００ｎｍと約５μｍとの間など）の厚さを有する。
【0030】
［００４９］ 金属クラッド層３１５は、無電解堆積プロセス、電気メッキプロセス、化学気相堆積プロセス、蒸発堆積プロセス、及び／又は原子層堆積プロセスを含む、任意の適切な堆積プロセスによって形成されうる。ある実施態様において、金属クラッド層３１５の少なくとも一部は、基板３０２の表面（例えば、ｎ－Ｓｉ基板又はｐ－Ｓｉ基板）に直接変位又は変位メッキによって形成された堆積ニッケル（Ｎｉ）層を含む。例えば、基板３０２は、０．５ＭのＮｉＳＯ４及びＮＨ４ＯＨを含む組成物を有するニッケル置換メッキ浴に、約６０℃と約９５℃との間の温度で、かつ約１１のｐＨで、約２分と約４分との間、曝露される。還元剤のない状態でのニッケルイオン負荷水性電解質へのシリコン基板３０２の曝露は、基板３０２の表面で局所的な酸化／還元反応を引き起こし、したがって、その上に金属ニッケルのメッキをもたらす。従って、ニッケル置換メッキにより、安定した溶液を利用して、基板３０２のシリコン材料上に薄く純粋なニッケル層を選択的に形成できるようになる。更に、このプロセスは自己制限であり、したがって、基板３０２のすべての表面がメッキされると（例えば、ニッケルが形成されうる残りのシリコンがないと）、反応は停止する。特定の実施形態では、ニッケル金属クラッド層３１５は、無電解及び／又は電解メッキ法によるニッケル又は銅のメッキなど、追加の金属層のメッキのためのシード層として利用されうる。更なる実施形態では、ニッケル金属クラッド層３１５の接着を促進するために、ニッケル置換メッキ浴の前に、基板３０２は、ＳＣ－１前洗浄溶液及びＨＦ酸化物エッチング液に曝露される。
【0031】
［００５０］ 図４Ａは、基板３０２に形成されうる例示的なパターンの概略上面図を示し、このように、１つの実施形態による異種の２Ｄ及び３Ｄパッケージング統合中に、基板３０２をフレームとして利用することができる。基板３０２は、図２及び図３Ａ－３Ｅを参照して上述したように、工程２１０－２４０の間に構造化されうる。図示されるように、基板３０２は、９つの個別の２Ｄ異種パッケージ又はＳｉＰにパッケージ化され、個片化されうる９つの同一の四辺形領域４１２（スクライブライン４１０によって分離される）を含むように構造化される。図４Ａには９つの同一の領域４１２が示されているが、上述のプロセスを利用して、任意の所望の数の領域及びフィーチャーの配置が基板３０２内に構造化されうることが企図される。一例では、領域４１２は、同一ではなく、その中に形成されるフィーチャーの異なるフィーチャー及び／又は配置を含む。
【0032】
［００５１］ 各領域４１２は、５つの四辺形空洞３０５ａ－３０５ｅを含み、各空洞３０５ａ－３０５ｅは、その主側面に沿ってビア３０３の２つの列４０３ａ、４０３ｂにより囲まれている。図示されるように、空洞３０５ａ－３０５ｃは、実質的に類似した形態を有するように構造化されており、したがって、各々が、同じタイプの半導体デバイス又はダイの載置（例えば、統合）に適応しうる。しかしながら、空洞３０５ｄ及び３０５ｅは、空洞３０５ａ－３０５ｃの形態に加えて互いに実質的に異なる形態を有し、従って、２つの追加のタイプの半導体デバイス又はダイの載置に適応しうる。したがって、３つのタイプの半導体デバイス又はダイが集積された異種の２Ｄパッケージ又はＳｉＰを個片化するための再構成基板を形成するために、構造化基板３０２が利用されうる。３つのタイプの四辺形空洞３０５を有するものとして示されているが、各領域４１２は、四辺形以外の形態を有する３つよりも多い又は少ないタイプの空洞３０５を有してもよい。例えば、各領域４１２は、その中に形成された１つのタイプの空洞３０５を有してもよく、したがって、同種の２Ｄパッケージの形成が可能になる。
【0033】
［００５２］ １つの実施形態では、空洞３０５及びビア３０３は、基板３０２の厚さに等しい深さを有し、したがって、基板３０２の反対側にある表面上に（例えば、基板３０２の厚さを通って）孔を形成する。例えば、基板３０２内に形成された空洞３０５及びビア３０３は、基板３０２の厚さに応じて、約５０μｍと約１ｍｍとの間（約１００μｍと約２００μｍとの間（例えば約１１０μｍと約１９０μｍとの間）など）の深さを有しうる。他の実施形態では、空洞３０５及び／又はビア３０３は、基板３０２の厚さ以下の深さを有しうる。したがって、基板３０２の１つの表面（例えば、側面）のみに孔が形成される。
【0034】
［００５３］ １つの実施形態では、各空洞３０５は、パッケージ又は再構成基板製造中に埋め込まれる半導体デバイス又はダイのサイズ及び数に応じて、約０．５ｍｍと約５０ｍｍとの間（約３ｍｍと約１２ｍｍとの間など（例えば、約８ｍｍと約１１ｍｍとの間））の範囲の横寸法を有する。半導体ダイは、概して、一片の半導体材料などの基板材料上及び／又は基板材料内に形成された複数の集積電子回路を含む。１つの実施形態では、空洞３０５は、その中に埋め込まれる（例えば、統合される）半導体デバイス又はダイの横寸法と実質的に類似の横寸法を有するようにサイズ決定される。例えば、各空洞３０５は、半導体デバイス又はダイの横寸法（即ち、図４ＡのＸ方向又はＹ方向）を約１５０μｍ未満（約１２０μｍ未満など（例えば、１００μｍ未満））ほど超える横寸法を有するように形成される。空洞３０５及びその中に埋め込まれる半導体デバイス又はダイのサイズのばらつきが低減されることにより、その後に必要とされる間隙充填剤料の量が低減される。
【0035】
［００５４］ 各空洞３０５は、その主要側面に沿ってビア３０３の２つの列４０３ａ、４０３ｂによって囲まれるように示されているが、各領域４１２は、ビア３０３の異なる配置を有してもよい。例えば、空洞３０５は、ビア３０３の２つより多い又は少ない列４０３によって取り囲まれうる。各列４０３のビア３０３は、隣接する列４０３のビア３０３と互い違いに配置され、位置合わせされていない。いくつかの実施形態では、ビア３０３は、基板３０２を貫通する単一の分離されたビアとして形成される。
【0036】
［００５５］ 概して、ビア３０３は、略円筒形状である。しかしながら、ビア３０３の他の形態も考えられる。例えば、ビア３０３は、テーパ状又は円錐状の形態を有しうる。その第１の端部における（例えば、基板３０２の１つの表面における）直径は、その第２の端部における直径よりも大きい。テーパ状又は円錐状形態の形成は、構造化中に利用されるレーザ源のレーザビームを、ビア３０３の各々の中心軸に対して螺旋（例えば、円形、旋回）運動で移動させることによって達成されうる。レーザビームはまた、テーパビア３０３を形成するために、運動システムを用いて角度付けされうる。また、均一な直径を有する円筒形ビア３０３を形成するために、同一の方法が利用されてもよい。
【0037】
［００５６］ １つの実施形態では、各ビア３０３は、約２０μｍと約２００μｍとの間（例えば約５０μｍと約１５０μｍとの間、例えば約６０μｍと約１３０μｍとの間、例えば約８０μｍと１１０μｍとの間）の範囲の直径を有する。ビア３０３の中心間の最小ピッチは約７０μｍかと約２００μｍとの間（例えば約８５μｍと約１６０μｍとの間、例えば約１００μｍと１４０μｍとの間）である。図４Ａを参照して実施形態を説明するが、任意の所望の深さ、横寸法、及び形態を有するパターニングされたフィーチャーを基板３０２に形成するために、工程２１０－２４０並びに図２及び図３Ａ－３Ｅを参照して上述した基板構造化プロセスが利用されうる。
【0038】
［００５７］ 図４Ｂは、基板３０２に形成されうる別の例示的なパターンを有する領域４１２の概略上面図を示す。特定の実施形態では、パッケージング中に、同じ又は異なるタイプの２つ以上の半導体ダイを単一の空洞３０５内に載置することが望ましく、各半導体ダイは、同じ又は異なる寸法及び／又は形状を有する。したがって、いくつかの例では、空洞３０５は、異なる寸法及び／又は形状を有する半導体ダイを収容するために、不規則又は非対称の形状を有しうる。図４Ｂに示されるように、領域４１２は、４つの四角形及び対称の空洞３０５ａ－ｄと、単一の非対称の空洞３０５ｆとを含む。空洞３０５ｆは、異なる寸法を有する２つの半導体ダイ３２６ａ及び３２６ｂ（破線で示す）を収容するように成形される。図４Ｂでは、２つの半導体ダイ３２６ａ及び３２６ｂを収容するための１つの非対称空洞３０５ｆのみが示されているが、各領域４１２は、任意の適切な寸法及び形状を有する任意の所望の数の並列ダイを収容するための１つより多い又は少ない非対称空洞３０５を含みうることが企図される。
【0039】
［００５８］ 構造化の後に、基板３０２は、後続のパッケージング工程において再構成基板を形成するためのフレームとして利用されうる。図５及び図７は、完成した（例えば、最終の）再構成基板形成の前に、基板３０２の周りに中間ダイアセンブリ６０２を製造するための代表的な方法５００及び７００のフロー図をそれぞれ示す。図６Ａ－６Ｋは、図５に示される方法５００の異なる段階における基板３０２の断面図を概略的に示し、明確にするために図５と共に本明細書で説明される。同様に、図８Ａ－８Ｇは、図７に示す方法７００の異なる段階における基板３０２の断面図を概略的に示し、本明細書では図７と共に説明される。
【0040】
［００５９］ 概して、方法５００は、工程５０２及び図６Ａで始まり、ここで所望のフィーチャーがその中に形成された基板３０２の第１の側面６７５（例えば、第１の主要面６０６）が、第１の絶縁膜６１６ａ上に配置される。１つの実施形態では、第１の絶縁膜６１６ａは、絶縁ビルドアップ材料などの流動性及びポリマーベースの誘電体材料から形成された１つ又は複数の層６１８ａを含む。図６Ａに示す実施形態では、第１の絶縁膜６１６ａは、エポキシ樹脂で形成された流動層６１８ａを含む。例えば、流動層６１８ａは、実質的に球状のシリカ（ＳｉＯ２）粒子で充填された（例えば、含有する）エポキシ樹脂などのセラミック充填剤含有エポキシ樹脂で形成されうる。本明細書で使用される際に、「球形」という用語は、任意の円形、楕円形、又は回転楕円形を指す。例えば、いくつかの実施形態では、セラミック充填剤は、長円形、楕円形、又は他の類似の円形を有しうる。しかしながら、他の形態も考えられる。流動層６１８ａ及び絶縁膜６１６ａの他の層を形成するために利用されうるセラミック充填剤の他の例は、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）、窒化ケイ素（Ｓｉ３Ｎ４）、Ｓｒ２Ｃｅ２Ｔｉ５Ｏ１６セラミック、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、ウォラストナイト（ＣａＳｉＯ３）、酸化ベリリウム（ＢｅＯ）、二酸化セリウム（ＣｅＯ２）、窒化ホウ素（ＢＮ）、酸化カルシウム銅チタン（ＣａＣｕ３Ｔｉ４Ｏ１２）、酸化マグネシウム（ＭｇＯ）、二酸化チタン（ＴｉＯ２）、酸化亜鉛（ＺｎＯ）を含む。
【0041】
［００６０］ いくつかの例では、流動層６１８ａを形成するために利用されるセラミック充填剤は、約４０ｎｍと約１．５μｍとの間（約８０ｎｍと約１μｍとの間）のサイズの範囲に及ぶ粒子を有する。例えば、流動層６１８ａを形成するために利用されるセラミック充填剤は、約２００ｎｍと約８００ｎｍとの間（約３００ｎｍと約６００ｎｍとの間など）のサイズの範囲に及ぶ粒子を有する。いくつかの実施形態では、セラミック充填剤は、基板内に形成されたフィーチャー（例えば、ビア、空洞、又はアセンブリ貫通ビア）の幅又は直径の約２５％未満（所望のフィーチャーの幅又は直径の約１５％未満など）のサイズを有する粒子を含む。
【0042】
［００６１］ 流動層６１８ａは、通常、約６０μｍ未満、例えば約５μｍと約５０μｍとの間の厚さを有する。例えば、流動層６１８ａは、約１０μｍと約２５μｍとの間の厚さを有する。１つの実施形態では、絶縁膜６１６ａは、１つ又は複数の保護層を更に含みうる。例えば、絶縁膜６１６ａは、ポリエチレンテレフタレート（ＰＥＴ）保護層６２２ａを含む。しかし、絶縁膜６１６ａには、層と絶縁材料との任意の適切な組み合わせが考えられる。いくつかの実施形態では、絶縁膜６１６ａ全体は、約１２０μｍ未満の厚さ（約９０μｍ未満の厚さなど）を有する。
【0043】
［００６２］ 基板３０２は、その第１の側面６７５上の絶縁膜６１６ａに、特に絶縁膜６１６ａの流動層６１８ａに連結されており、後の処理動作中に機械的に支持するために、オプションでキャリア６２４上に更に載置されうる。キャリア６２４は、任意の適切な機械的及び熱的に安定した材料から形成される。キャリア６２４は、例えば、ポリテトラフルオロエチレン（ＰＴＦＥ）により形成される。別の例では、キャリア６２４は、ＰＥＴで形成される。
【0044】
［００６３］ 工程５０４において、かつ図６Ｂに描かれるように、１つ又は複数の半導体ダイ６２６は、基板３０２内に形成された空洞３０５内に載置され、その結果、半導体ダイ６２６は、ここで片側の絶縁膜６１６ａによって結合される（２つの半導体ダイ６２６が図６Ｂに描かれる）。１つの実施形態では、半導体ダイ６２６は、集積回路がその活性面６２８上に形成された多目的ダイである。１つの実施形態では、半導体ダイ６２６は、同じタイプの半導体デバイス又はダイである。別の実施形態では、半導体ダイ６２６は、異なるタイプの半導体デバイス又はダイである。半導体ダイ６２６は、空洞３０５（例えば、図４の空洞３５０ａ－３０５ｅ）内に載置され、空洞３０５を通して露出した絶縁膜６１６ａの表面上に配置される。１つの実施形態では、半導体ダイ６２６は、絶縁膜６１６ａ上に配置又は形成されたオプションの接着層（図示せず）上に載置される。
【0045】
［００６４］ 空洞３０５内にダイ６２６を配置した後に、工程５０６及び図６Ｃにおいて、基板３０２の第２の側面６７７（例えば、表面６０８）上方に、第１の保護膜６６０が載置される。保護膜６６０は、空洞３０５内に配置されたダイ６２６の活性面６２８に接触して覆うように、基板３０２の第２の側面６７７と、第１の絶縁膜６１６ａの反対側に連結される。１つの実施形態では、保護膜６６０は、保護層６２２ａと類似の材料で形成される。保護膜６６０は、例えば、二軸ＰＥＴ等のＰＥＴにより形成される。しかしながら、保護膜６６０は、任意の適切な保護材料から形成されうる。いくつかの実施形態では、保護膜６６０は、約５０μｍと約１５０μｍとの間の厚さを有する。
【0046】
［００６５］ ここで、基板３０２は、第１の側面６７５上の絶縁膜６１６ａと、第２の側面６７７上の保護膜６６０とに固着され、更に、その中に配置されたダイ６２６を有しており、工程５０８において、第１の積層プロセスに曝露される。積層プロセスの間、基板３０２は、高温にさらされ、絶縁膜６１６ａの流動層６１８ａを軟化させ、絶縁膜６１６ａと保護膜６６０との間の開放されたボイド又は空間（ｖｏｌｕｍｅ）（例えば、空洞３０５の内壁とダイ６２６との間のビア３０３及び間隙６５１内のボイド６５０に）に流入させる。従って、半導体ダイ６２６は、図６Ｄに描かれるように、絶縁膜６１６ａ及び基板３０２の材料内に少なくとも部分的に埋め込まれるようになる。
【0047】
［００６６］ １つの実施形態では、積層プロセスは、オートクレーブ又は他の適切なデバイス内で実行されうる真空積層プロセスである。１つの実施形態では、積層プロセスは、ホットプレスプロセスを使用して実行される。１つの実施形態では、積層プロセスは、約８０℃と約１４０℃との間の温度で、かつ約５秒と約１．５分との間（約３０秒と約１分との間）の期間で、行われる。いくつかの実施形態では、積層プロセスは、約１ｐｓｉｇと約５０ｐｓｉｇとの間の圧力を加えることを含み、一方で、約８０℃と約１４０℃との間の温度が、約５秒と約１．５分との間の期間、基板３０２及び絶縁膜６１６ａに加えられる。例えば、積層プロセスは、約５ｐｓｉｇと約４０ｐｓｉｇとの間の圧力で、かつ約１００℃と約１２０℃との間の温度で、約１０秒と約１分との間、行われる。積層プロセスは、例えば、約１１０℃の温度で、約２０秒間、行われる。
【0048】
［００６７］ 工程５１０では、保護膜６６０が除去され、ここで基板３０２及び１つ又は複数のダイ６２６を少なくとも部分的に取り囲む流動層６１８ａの積層絶縁材料を有する基板３０２が、第２の保護膜６６２に連結される。図６Ｅに描かれるように、第２の保護膜６６２が、絶縁膜６１６ａの保護層６２２ａに対して（例えば、隣接して）配置されるように、第２の保護膜６６２は、基板３０２の第１の側面６７５に連結される。いくつかの実施形態では、ここで保護膜６６２に連結された基板３０２は、第１の側面６７５上の追加の機械的支持のために、オプションでキャリア６２４上に載置されうる。いくつかの実施形態では、保護膜６６２は、保護膜６６２を基板３０２に連結する前に、キャリア６２４上に載置され、ここで絶縁膜６１６ａと積層される。概して、保護膜６６２は、保護膜６６０と組成が実質的に類似する。例えば、保護膜６６２は、二軸ＰＥＴなどのＰＥＴから形成されうる。しかしながら、保護膜６６２は、任意の適切な保護材料から形成されうる。いくつかの実施形態では、保護膜６６２は、約５０μｍと約１５０μｍとの間の厚さを有する。
【0049】
［００６８］ 基板３０２を第２の保護膜６６２に連結すると、第１の絶縁膜６１６ａに実質的に類似の第２の絶縁膜６１６ｂが、工程５１２及び図６Ｆにおいて基板３０２の第２の側面６７７上に載置され、したがって、保護膜６６０に取って代わる。１つの実施形態では、第２の絶縁膜６１６ｂの流動層６１８ｂが空洞３０５内のダイ６２６の活性面６２８に接触し、これを覆うように、第２の絶縁膜６１６ｂが基板３０２の第２の側面６７７上に配置される。１つの実施形態では、基板３０２上の第２の絶縁膜６１６ｂの載置は、絶縁膜６１６ｂと、１つ又は複数のダイ６２６を部分的に取り囲む流動層６１８ａの既に積層された絶縁材料との間に、１つ又は複数のボイド６５０及び間隙６５１を形成しうる。第２の絶縁膜６１６ｂは、ポリマー系誘電体材料から形成された１つ又は複数の層を含みうる。図６Ｆに示すように、第２の絶縁膜６１６ｂは、上述の流動層６１８ａに類似の流動層６１８ｂを含む。第２の絶縁膜６１６ｂは、ＰＥＴなどの保護層６２２ａに類似の材料で形成された保護層６２２ｂを更に含みうる。
【0050】
［００６９］ 工程５１４では、図６Ｇに示されるように、第３の保護膜６６４が、第２の絶縁膜６１６ｂの上方に載置される。概して、保護膜６６４は、保護膜６６０、６６２と組成が実質的に類似する。保護膜６６４は、例えば、二軸ＰＥＴ等のＰＥＴにより形成される。しかしながら、保護膜６６４は、任意の適切な保護材料から形成されうる。いくつかの実施形態では、保護膜６６４は、約５０μｍと約１５０μｍとの間の厚さを有する。
【0051】
［００７０］ ここで第２の側面６７７上の絶縁膜６１６ｂ及び保護層６６４、並びに第１の側面６７５上の保護膜６６２及びオプションのキャリア６２４に固着された基板３０２は、工程５１６及び図６Ｈにおいて、第２の積層プロセスに曝露される。工程５０８における積層プロセスと同様に、基板３０２は、高温に曝され、絶縁膜６１６ｂの流動層６１８ｂを軟化させ、絶縁膜６１６ｂと流動層６１８ａの既に積層された絶縁材料との間のボイド６５０及び間隙６５１に流入させ、よって、それ自体を流動層６１８ａの絶縁材料と統合させる。したがって、空洞３０５及びビア３０３は、絶縁材料で充填（例えば、パック、シール）され、空洞３０５内に先に載置された半導体ダイ６２６は、流動層６１８ａ、６１８ｂの絶縁材料内に完全に埋め込まれるようになる。
【0052】
［００７１］ １つの実施形態では、積層プロセスは、オートクレーブ又は他の適切なデバイス内で実行されうる真空積層プロセスである。１つの実施形態では、積層プロセスは、ホットプレスプロセスを使用して実行される。１つの実施形態では、積層プロセスは、約８０℃と約１４０℃との間の温度で、かつ約１分と約３０分との間の期間で、行われる。いくつかの実施形態では、積層プロセスは、約１０ｐｓｉｇと約１５０ｐｓｉｇとの間の圧力を加えることを含み、一方で、約８０℃と約１４０℃との間の温度が、基板３０２及び絶縁膜６１６ｂに、約１分と約３０分との期間、加えられる。例えば、積層プロセスは、約２０ｐｓｉｇと約１００ｐｓｉｇとの間の圧力で、かつ約１００℃と約１２０℃との間の温度で、約２分と１０分との間の期間、行われる。例えば、積層プロセスは、約１１０℃の温度で約５分間行われる。
【0053】
［００７２］ 積層後に、基板３０２は、キャリア６２４から係合解除され、保護膜６６２、６６４は、工程５１８で除去され、積層中間ダイアセンブリ６０２が得られる。図６Ｉに示すように、中間ダイアセンブリ６０２は、空洞３０５内に埋め込まれたダイ６２６に加えて、１つ又は複数の空洞３０５及び／又はビア３０３が形成され、流動層６１８ａ、６１８ｂの絶縁誘電体材料で充填された基板３０２を含む。流動層６１８ａ、６１８ｂの絶縁誘電体材料は、絶縁材料が、主要面６０６、６０８などの基板３０２の少なくとも２つの表面又は側面を覆い、埋め込み型半導体ダイ６２６のすべての側面を覆うように、基板３０２を収容する。いくつかの例では、保護層６２２ａ、６２２ｂはまた、工程５１８で中間ダイアセンブリ６０２から除去される。概して、保護層６２２ａ及び６２２ｂ、キャリア６２４、並びに保護膜６６２及び６６４は、任意の適当な機械的プロセス（例えば、そこから剥離するなど）によって、中間ダイアッセンブリ６０２から除去される。
【0054】
［００７３］ 保護層６２２ａ、６２２ｂ及び保護膜６６２、６６４を除去すると、中間ダイアセンブリ６０２は、流動層６１８ａ、６１８ｂの絶縁誘電体材料を完全に硬化させる（即ち、化学反応及び架橋を通して強固にする）ために硬化プロセスに曝され、よって、硬化絶縁層６１９が形成される。絶縁層６１９は、実質的に、基板３０２と、その中に埋め込まれた半導体ダイ６２６とを取り囲む。例えば、絶縁層６１９は、基板３０２の少なくとも側面６７５、６７７（表面６０６、６０８を含む）、及び各半導体ダイ６２６の少なくとも６つの側面又は表面に接触するか、又はそれらを封入する。これらは、図６Ｉに図示されるような矩形プリズム形状を有する。
【0055】
［００７４］ １つの実施形態では、硬化プロセスは、絶縁層６１９を完全に硬化させるために高温で実行される。例えば、硬化プロセスは、約１４０℃と約２２０℃との間の温度で、約１５分と約４５分との間の期間に（例えば、約１６０℃と約２００℃との間の温度で、約２５分と約３５分との間の期間に）行われる。硬化プロセスは、例えば、約１８０℃の温度で約３０分間行われる。更なる実施形態では、工程５１８における硬化プロセスは、周囲（例えば、大気）圧力条件で又はその付近で行われる。
【0056】
［００７５］ 硬化後に、１つ又は複数のアセンブリ貫通ビア６０３が、工程５２０において、中間ダイアセンブリ６０２を通って穿孔され、その後の相互接続形成のために、中間ダイアセンブリ６０２の全厚さを通してチャネルを形成する。いくつかの実施形態では、中間ダイアセンブリ６０２は、アセンブリ貫通ビア６０３及び後続のコンタクト孔６３２の形成中の機械的支持のために、キャリア６２４などのキャリア上に載置されうる。アセンブリ貫通ビア６０３は、基板３０２内に形成され、続いて絶縁層６１９で充填されたビア３０３を通って穿孔される。したがって、アセンブリ貫通ビア６０３は、ビア３０３内に充填された絶縁層６１９によって周方向に囲まれうる。絶縁層６１９のポリマー系誘電体材料（例えば、セラミック充填剤含有エポキシ樹脂材料）をビア３０３の壁に裏打ちすることにより、導電性シリコン系基板３０２と相互接続１０４４（図９及び図１０Ｅ－１０Ｋを参照して説明される）との間の容量性結合、よって、隣接して位置付けられたビア３０３及び／又は再分配接続１２４４（図１１及び図１２Ｈ－１２Ｎを参照して説明される）間の容量性結合は、完成した２Ｄ再構成基板１０００において、従来のビア絶縁ライナ又は膜を利用する他の従来の相互接続構造と比較して、大幅に低減される。更に、エポキシ樹脂材料の流動性によって、より一貫した信頼性のある封入及び絶縁が可能になり、したがって、完成した再構成基板１０００の漏れ電流を最小限に抑えることによって電気的性能を向上させる。
【0057】
［００７６］ １つの実施形態では、アセンブリ貫通ビア６０３は、約１００μｍ未満（約７５μｍ未満など）の直径を有する。例えば、アセンブリ貫通ビア６０３は、約６０μｍ未満（約５０μｍ未満など）の直径を有する。１つの実施形態では、アセンブリ貫通ビア６０３は、約２５μｍと約５０μｍとの間の直径（約３５μｍと約４０μｍとの間の直径など）を有する。１つの実施形態では、アセンブリ貫通ビア６０３は、任意の適切な機械的プロセスを使用して形成される。例えば、アセンブリ貫通ビア６０３は、機械的穿孔プロセスを使用して形成される。１つの実施形態では、アセンブリ貫通ビア６０３は、レーザアブレーションによって、中間ダイアセンブリ６０２を通して形成される。例えば、アセンブリ貫通ビア６０３は、紫外線レーザを使用して形成される。１つの実施形態では、レーザアブレーションに利用されるレーザ源は、約５ｋＨｚと約５００ｋＨｚとの間の周波数を有する。１つの実施形態では、レーザ源は、約５０マイクロジュール（μＪ）と約５００μＪとの間のパルスエネルギーにより、約１０ｎｓと約１００ｎｓとの間のパルス持続時間で、パルスレーザビームを送達するように構成される。絶縁層６１９に小さなセラミック充填剤粒子を有するエポキシ樹脂材料を利用することは、その中の小さなセラミック充填剤粒子が、レーザアブレーションプロセス中にビアが形成される領域から離れるレーザ光の減少したレーザ光反射、散乱、回折及び透過を示すように、ビア６０３のような小径ビアのより精密で正確なレーザパターニングを促進する。
【0058】
［００７７］ 工程５２２及び図６Ｋでは、１つ又は複数のコンタクト孔６３２が絶縁層６１９を通って穿孔され、各埋め込み型半導体ダイ６２６の活性面６２８上に形成される１つ又は複数の接点６３０を露出させる。コンタクト孔６３２は、レーザアブレーションによって絶縁層６１９を通して穿孔され、半導体ダイ６２６の全ての外部表面は、絶縁層６１９及び接点６３０により覆われ取り囲まれたまま露出される。このように、コンタクト孔６３２を形成することにより、接点６３０が露出する。１つの実施形態では、レーザ源は、約１００ｋＨｚと約１０００ｋＨｚとの間の周波数を有するパルスレーザビームを生成しうる。１つの実施形態では、レーザ源は、約１００ｎｍと約２０００ｎｍとの間の波長、かつ約１０Ｅ－４ｎｓと約１０Ｅ－２ｎｓとの間のパルス持続時間で、約１０μＪと約３００μＪとの間のパルスエネルギーにより、パルスレーザビームを送達するように構成される。１つの実施形態では、コンタクト孔６３２は、ＣＯ２、緑色、又はＵＶレーザを使用して穿孔される。１つの実施形態では、コンタクト孔６３２は、約５μｍと約６０μｍとの間の直径（約２０μｍと約５０μｍとの間の直径など）を有する。
【0059】
［００７８］ コンタクト孔６３２の形成後に、中間ダイアセンブリ６０２は、工程５２２においてデスミアプロセスに曝露され、アセンブリ貫通ビア６０３及びコンタクト孔６３２の形成中にレーザアブレーションによって引き起こされた任意の望ましくない残留物及び／又は破片を除去する。よって、デスミアプロセスは、アセンブリ貫通ビア６０３及びコンタクト孔６３２を洗浄し、その後のメタライゼーションのために、埋め込み型半導体ダイ６２６の活性面６２８上の接点６３０を完全に露出させる。１つの実施形態では、デスミアプロセスは、湿式デスミアプロセスである。任意の適切な水性エッチャント、溶媒、及び／又はこれらの組み合わせは、湿式デスミアプロセスのために利用されうる。一例では、過マンガン酸カリウム（ＫＭｎＯ４）溶液がエッチャントとして利用されうる。残留物の厚さに応じて、工程５２２における湿式デスミアプロセスへの中間ダイアセンブリ６０２の曝露は、変更されうる。別の実施形態では、デスミアプロセスは、ドライデスミアプロセスである。例えば、デスミアプロセスは、Ｏ２：ＣＦ４混合ガスを用いたプラズマデスミアプロセスでありうる。プラズマデスミアプロセスは、約７００Ｗの電力を印加し、約６０秒と約１２０秒との間の期間、約１０：１（例えば、１００：１０ｓｃｃｍ）の比率でＯ２：ＣＦ４を流すことによって、プラズマを発生させることを含みうる。更なる実施形態では、デスミアプロセスは、湿式プロセスとドライプロセスとの組み合わせである。
【0060】
【0061】
［００８０］ 前述のように、図５及び図６Ａ－６Ｋは、中間ダイアセンブリ６０２を形成するための代表的な方法５００を示す。図７及び図８Ａ－８Ｇは、方法５００と実質的に類似するが、工程がより少ない代替方法７００を示す。方法７００は、概して、７つの工程７１０－７７０を含む。しかしながら、方法７００の工程７１０、７２０、７６０、及び７７０は、方法５００の工程５０２、５０４、５２０、及び５２２とそれぞれ実質的に類似である。したがって、図８Ｃ、図８Ｄ、及び図８Ｅにそれぞれ示される工程７３０、７４０、及び７５０のみが、明確にするために本明細書で説明される。
【0062】
［００８１］ したがって、空洞３０５を通して露出した絶縁膜６１６ａの表面上に１つ又は複数の半導体ダイ６２６を載置した後に、第２の絶縁膜６１６ｂは、積層前に、工程７３０及び図８Ｃにおいて、基板３０２の第２の側面６７７（例えば、主要面６０８）の上方に位置付けられる。いくつかの実施態様において、第２の絶縁膜６１６ｂは、第２の絶縁膜６１６ｂの流動層６１８ｂが空洞３０５内で半導体ダイ６２６の活性面６２８と接触し、これを覆うように、基板３０２の第２の側面６７７上に配置される。いくつかの実施形態では、第２のキャリア８２５は、後の処理動作中に追加の機械的支持のために、第２の絶縁膜６１６ｂの保護層６２２ｂに固着される。図８Ｃに描かれるように、１つ又は複数のボイド６５０は、ビア３０３を通って絶縁膜６１６ａ及び６１６ｂと、半導体ダイ６２６と空洞３０５の内部壁との間の間隙６５１との間に形成される。
【0063】
［００８２］ 工程７４０及び図８Ｄでは、基板３０２は、ここで絶縁膜６１６ａ及び６１６ｂに固着され、ダイ６２６がその中に配置されており、単一の積層プロセスに曝露される。単一積層プロセスの間、基板３０２は、上昇した温度に曝され、両方の絶縁膜６１６ａ、６１６ｂの流動層６１８ａ及び６１８ｂを軟化させ、絶縁膜６１６ａ、６１６ｂの間の開いたボイド６５０又は間隙６５１に流入させる。したがって、半導体ダイ６２６は、絶縁膜６１６ａ、６１６ｂ及びそれが充填されたビア３０３の材料内に埋め込まれるようになる。
【0064】
［００８３］ 図５及び図６Ａ－６Ｋを参照して記載された積層プロセスと同様に、工程７４０における積層プロセスは、オートクレーブ又は他の適切なデバイスにおいて実行されうる真空積層プロセスでありうる。別の実施形態では、積層プロセスは、ホットプレスプロセスを使用して実行される。１つの実施形態では、積層プロセスは、約８０℃と約１４０℃との間の温度で、かつ約１分と約３０分との間の期間で、行われる。いくつかの実施形態では、積層プロセスは、約１ｐｓｉｇと約１５０ｐｓｉｇとの間の圧力を加えることを含み、一方で、約８０℃と約１４０℃との間の温度が、約１分と約３０分との間の期間に、基板３０２及び絶縁膜６１６ａ、６１６ｂ層に加えられる。例えば、積層プロセスは、約１０ｐｓｉｇと約１００ｐｓｉｇとの間の圧力で、かつ約１００℃と約１２０℃との間の温度で、約２分と１０分との間の期間、行われる。例えば、積層プロセスは、約１１０℃の温度で約５分間行われる。
【0065】
［００８４］ 工程７５０において、絶縁膜６１６ａ及び６１６ｂの１つ又は複数の保護層は、基板３０２から除去され、結果として、積層中間ダイアセンブリ６０２がもたらされる。図８Ｅに示すように、中間ダイアセンブリ６０２は、１つ又は複数の空洞３０５及び／又はビア３０３が内部に形成され、流動層６１８ａ、６１８ｂの絶縁誘電体材料で充填された基板３０２、並びに空洞３０５内の埋め込み型ダイ６２６を含む。絶縁材料は、絶縁材料が、基板３０２の少なくとも２つの表面又は側面、例えば、主要面６０６、６０８を覆うように、基板３０２を収容する。一例では、保護層６２２ａ、６２２ｂは、中間ダイアセンブリ６０２から除去され、よって、中間ダイアセンブリ６０２は、キャリア６２４、８２５から係合解除される。概して、保護層６２２ａ、６２２ｂ及びキャリア６２４、８２５は、任意の適切な機械的プロセス（例えば、そこらから剥離するなど）によって除去される。
【0066】
［００８５］ 保護層６２２ａ、６２２ｂを除去すると、中間ダイアセンブリ６０２は、流動層６１８ａ、６１８ｂの絶縁誘電体材料を完全に硬化させるための硬化プロセスに曝露される。絶縁材料の硬化は、硬化絶縁層６１９の形成をもたらす。図８Ｅに描かれ、図７Ｉに対応する工程５１８に類似するように、絶縁層６１９は、実質的に、基板３０２及びその中に埋め込まれた半導体ダイ６２６を取り囲む。
【0067】
［００８６］ １つの実施形態では、硬化プロセスは、中間ダイアセンブリ６０２を完全に硬化させるために高温で実行される。例えば、硬化プロセスは、約１４０℃と約２２０℃との間の温度で、約１５分と約４５分との間の期間に（例えば、約１６０℃と約２００℃との間の温度で、約２５分と約３５分との間の期間に）
行われる。硬化プロセスは、例えば、約１８０℃の温度で約３０分間行われる。更なる実施形態では、工程７５０における硬化プロセスは、周囲（例えば、大気）圧力条件又はその付近で行われる。
行われる。硬化プロセスは、例えば、約１８０℃の温度で約３０分間行われる。更なる実施形態では、工程７５０における硬化プロセスは、周囲（例えば、大気）圧力条件又はその付近で行われる。
【0068】
［００８７］ 工程７５０での硬化後に、方法７００は、方法５００の工程５２０及び５２２と実質的に類似する。例えば、中間ダイアセンブリ６０２は、１つ又は複数のアセンブリ貫通ビア６０３と、絶縁層６１９を通って穿孔される１つ又は複数のコンタクト孔６３２とを有する。その後、中間ダイアセンブリ６０２は、デスミアプロセスに曝露され、その後、中間ダイアセンブリ６０２は、以下に説明するように、内部に相互接続経路を形成する準備が整う。
【0069】
［００８８］ 図９は、中間ダイアセンブリ６０２を通して電気的相互接続を形成する代表的な方法９００のフロー図を示す。図１０Ａ－１０Ｋは、図９に示される方法９００のプロセスの異なる段階における中間ダイアセンブリ６０２の断面図を概略的に示す。したがって、図９及び図１０Ａ－１０Ｋは、明確にするために本明細書でまとめて説明される。
【0070】
［００８９］ １つの実施形態では、中間ダイアセンブリ６０２を通して形成される電気的相互接続は、銅で形成される。したがって、方法９００は、オプションで、工程９１０及び図１０Ａから開始しうる。ここで、アセンブリ貫通ビア６０３及びコンタクト孔６３２が内部に形成された中間ダイアセンブリ６０２には、接着層１０４０及び／又はシード層１０４２がその上部に形成されている。中間ダイアセンブリ６０２上に形成された接着層１０４０及びシード層１０４２の拡大部分図が、参照用に図１０Ｈに示されている。接着層１０４０は、中間ダイアセンブリ６０２の主要面１００５、１００７のような絶縁層６１９の所望の表面、並びに各半導体ダイ６２６上のコンタクト孔６３２内の活性面６２８及びアセンブリ貫通ビア６０３の内壁上に形成され、続いて形成されるシード層１０４２及び銅相互接続１０４４の接着を促進し、拡散を阻止するのを支援しうる。したがって、１つの実施形態では、接着層１０４０は接着層として作用し、別の実施形態では、接着層１０４０はバリア層として作用する。しかしながら、両方の実施形態において、接着層１０４０は、以下では「接着層」として記載されることになる。
【0071】
［００９０］ １つの実施形態では、オプションの接着層１０４０は、チタン、窒化チタン、タンタル、窒化タンタル、マンガン、酸化マンガン、モリブデン、酸化コバルト、窒化コバルト、又は任意の他の適切な材料又はそれらの組合せから形成される。１つの実施形態では、接着層１０４０は、約１０ｎｍと約３００ｎｍとの間（約５０ｎｍと約１５０ｎｍとの間など）の厚さを有する。例えば、接着層１０４０は、約７５ｎｍと約１２５ｎｍとの間（約１００ｎｍなど）の厚さを有する。接着層１０４０は、化学気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、プラズマＣＶＤ （ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）などを含むがこれらに限定されない、任意の適切な堆積プロセスによって形成される。
【0072】
［００９１］ オプションのシード層１０４２は、接着層１０４０上に、又は絶縁層６１９上に直接（例えば、接着層１０４０を形成せずに）形成されうる。シード層１０４２は、銅、タングステン、アルミニウム、銀、金、又は任意の他の適切な材料又はこれらの組み合わせなどの導電性材料から形成される。シード層１０４２及びその後にメッキされた相互接続１０４４が同じ導電性材料から形成される場合、シード層１０４２及び相互接続１０４４は、異なる粒径を有しうる。例えば、シード層１０４２は、無電解で堆積される場合、及び銅で構成される場合、典型的には、２０ｎｍと１００ｎｍとの間の粒径を有する。電着銅相互接続１０４４は、典型的には、約１００ｎｍ－５ｕｍより大きな粒径を有する。シード層１０４２がスパッタリング（ＰＶＤ）によって堆積されるとき、粒径はまた、その上に形成される電気メッキ銅相互接続１０４４より小さい。ＰＶＤ （スパッタリング）の場合、シード層１０４２内の粒径もまた、約２０ｎｍから１００ｎｍである。
【0073】
［００９２］１つの実施形態では、シード層１０４２は、約５０ｎｍと約５００ｎｍとの間（約１００ｎｍと約３００ｎｍとの間など）の厚さを有する。例えば、シード層１０４２は、約１５０ｎｍと約２５０ｎｍとの間（約２００ｎｍなど）の厚さを有する。１つの実施形態では、シード層１０４２は、約０．１μｍと約１．５μｍとの間の厚さを有する。接着層１０４０と同様に、シード層１０４２は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤドライプロセス、湿式無電解メッキプロセスなどの任意の適切な堆積プロセスによって形成される。１つの実施形態では、モリブデン接着層１０４０は、銅で形成されたシード層１０４２と組み合わせて中間ダイアセンブリ上に形成される。Ｍｏ－Ｃｕ接着及びシード層の組み合わせは、絶縁層６１９の表面との改善された接着を可能にし、工程９７０における後続のシード層エッチングプロセス中の導電性相互接続線のアンダーカットを低減する。
【0074】
［００９３］ 工程９２０及び９３０では、図１０Ｂ及び１０Ｃにそれぞれ対応して、フォトレジストなどのスピンオン／スプレーオン又はドライレジスト膜１０５０が、中間ダイアセンブリ６０２の両方の主要面１００５、１００７に適用され、その後、パターニングされる。１つの実施形態では、レジスト膜１０５０は、ＵＶ放射への選択的露光を介してパターニングされる。１つの実施形態では、接着促進剤（図示せず）が、レジスト膜１０５０の形成前に、中間ダイアセンブリ６０２に塗布される。接着促進剤は、レジスト膜１０５０のための界面結合層を生成することによって、及び中間ダイアセンブリ６０２の表面からいずれの水分をも除去することによって、中間ダイアセンブリ６０２へのレジスト膜１０５０の接着を改善する。いくつかの実施形態では、接着促進剤は、ビス（トリメチルシリル）アミン又はヘキサメチルジシラザン（ＨＭＤＳ）及びプロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）から形成される。
【0075】
［００９４］ 工程９４０及び図１０Ｄにおいて、中間ダイアセンブリ６０２は、レジスト膜現像プロセス、アッシングプロセス、及びデスカムプロセスに曝される。特定の実施形態では、デスケムプロセスは、任意の残留有機レジスト残留物を除去するための酸素プラズマ処理である。図１０Ｄに示すように、レジスト膜１０５０を現像すると、アセンブリ貫通ビア６０３及びコンタクト孔６３２が露光され、ここで接着層１０４０及びシード層１０４２がその上部に形成される。１つの実施形態では、膜現像プロセスは、レジストを溶媒に露光することを含む湿式プロセスなどの湿式プロセスである。１つの実施形態では、膜現像プロセスは、水性エッチングプロセスを利用する湿式エッチングプロセスである。他の実施形態では、膜現像プロセスは、所望の材料に対して選択的な緩衝エッチングプロセスを利用する湿式エッチングプロセスである。任意の適切な湿式溶剤又は湿式エッチャントの組み合わせが、レジスト膜現像プロセスに使用されうる。
【0076】
［００９５］ 工程９５０及び９６０では、図１０Ｅ及び１０Ｆにそれぞれ対応して、相互接続１０４４が、露出されたアセンブリ貫通ビア６０３及びコンタクト孔６３２を通るなどして、中間ダイアセンブリ６０２の露出表面上に形成され、その後、レジスト膜１０５０が除去される。相互接続１０４４は、電気メッキ及び無電解メッキを含む任意の適切な方法によって形成される。１つの実施形態では、レジスト膜１０５０は、湿式プロセスによって除去される。図１０Ｅ及び１０Ｆに描かれているように、形成された相互接続１０４４は、アセンブリ貫通ビア６０３及びコンタクト孔６３２を完全に充填し、又はその内周壁を覆い、レジスト膜１０５０を除去すると、中間ダイアセンブリ６０２の表面１００５、１００７から突出する。例えば、相互接続１０４４は、アセンブリ貫通ビア６０３の内周壁を裏打ちし、中空コアを有しうる。１つの実施形態では、相互接続１０４４は銅で形成される。他の実施形態では、相互接続１０４４は、アルミニウム、金、ニッケル、銀、パラジウム、スズなどを含むがこれらに限定されない任意の適切な導電性材料で形成されうる。
【0077】
［００９６］ いくつかの実施態様において、相互接続１０４４は、相互接続１０４４を後述する再分配接続１２４４などの他の電気接点又はデバイスと電気接続するための横方向トレース（例えば、ライン又はパッド）領域を含む。横方向トレース領域は、工程９５０において形成される導電層の一部を含むことができ、典型的には、主要面１００７又は１００５の一部を横切って延びることになる。
【0078】
［００９７］ 工程９７０及び図１０Ｇにおいて、相互接続１０４４が内部に形成された中間ダイアセンブリ６０２は、接着層１０４０及びシード層１０４２を除去するために、接着及び／又はシード層エッチングプロセスに曝され、よって、完成した再構成基板１０００の形成がもたらされる。１つの実施形態では、シード層エッチングは、中間ダイアセンブリ６０２のすすぎ及び乾燥を含む湿式エッチングプロセスである。１つの実施形態では、シード層エッチングプロセスは、銅、タングステン、アルミニウム、銀、又は金などの所望の材料に対して選択的な緩衝エッチングプロセスである。他の実施形態では、エッチングプロセスは、水性エッチングプロセスである。シード層エッチングプロセスには、任意の適切な湿式エッチャント又は湿式エッチャントの組み合わせが使用されうる。
【0079】
［００９８］ 図１０Ｉ及び１０Ｊは、特定の実施形態による再構成基板１０００の更なる例示的な配置を示す。図１０Ｉ及び１０Ｊに示されるパッケージングスキームは、所望の数のメモリダイを積層するために必要とされる工程の量を低減するので、メモリダイスタッキングに特に有益である（例えば、「バイト」を形成するために８つのメモリダイを積層することは、ここでは４つのパッケージ又は再構成基板を積層することのみを必要とする）。
【0080】
［００９９］ 図示されたように、再構成基板１０００は、各空洞３０５内のダイスタック１０２６内に裏側から裏側に積層された２つの半導体ダイ６２６を含み、半導体ダイ６２６の裏側は、接着層１０４８によって互いに連結される。従って、積層半導体ダイ６２６の活性側面６２８は、再構成基板１０００の反対側を向き、そこから反対方向に延びる相互接続１０４４を有する。特定の実施形態では、積層半導体ダイ６２６は、図１０Ｉに示されるように、同じタイプのものであり、及び／又は実質的に同じ横寸法を有する。特定の他の実施形態では、積層半導体ダイ６２６は、図１０Ｊに示される異なるタイプのものであり、及び／又は異なる横寸法を有する。そのような実施形態では、ダミーダイ６２７は、より小さい横寸法を有する半導体ダイ６２６に沿って載置され、ダイスタック１０２６の各層の実質的に類似した全体寸法を確実にしうる。半導体ダイ６２６の裏側を連結するために利用される接着層１０４８は、積層接着剤材料、ダイ取り付け膜、接着剤などの任意の適切なタイプの接着剤でありうる。
【0081】
［００１００］ 図１０Ｉ及び図１０Ｊに示される配置を形成するために、半導体ダイ６２６は、基板３０２の空洞３０５内にダイスタック１０２６を載置する前に、互いに取り付けることができる。ダイスタック１０２６を形成するための例示的なプロセスフローを図１０Ｋに示す。図示したように、２つのダイ基板１００２（例えば、ＤＲＡＭ基板）の裏側は、接着層１０４８を使用して互いに位置合わせされ、結合される。ある実施形態では、ダイ基板１００２は、ダイスタック１０２６の所望の厚さに応じて、結合前又は後に薄くなりうる。次に、ダイ基板１００２は、方法５００及び７００を参照して説明したように、基板３０２の空洞３０５内に載置され、絶縁層６１９内に封入されうる個々のダイスタック１０２６に個片化される。その後、単一の半導体ダイ６２６又は並んだ半導体ダイ６２６が基板３０２の空洞３０５内に埋め込まれる例と実質的に同様に、本明細書で説明される工程（例えば、方法９００及び１２００）のいずれかに従って、相互接続及び／又は再分配層が形成されうる。
【0082】
［００１０１］ 工程９７０における接着及び／又はシード層エッチングプロセスに続いて、再構成基板１０００は、１つ又は複数の電気的に機能するパッケージ又はＳｉＰに個片化されうる（例えば、各個片化されたパッケージ又はＳｉＰは、基板３０２の単一領域４１２を含み、ここでは、絶縁層６１９及びその上に形成された相互接続１０４４、並びにその中に埋め込まれた半導体ダイ６２６が含まれる）。その後、各パッケージ又はＳｉＰは、様々な２．５Ｄ及び３Ｄ配置及びアーキテクチャの他の半導体デバイス及びパッケージと統合されうる。例えば、同種又は異種３Ｄスタックシステムを形成するために、パッケージ又はＳｉＰは、追加のパッケージ又はＳｉＰ及び／又は他の半導体デバイス及びシステムと垂直に積層されうる。あるいは、再構成基板１０００は、個片化される前に、追加の半導体デバイス及びシステムと統合されうる。２Ｄ再構成基板１０００のこのような３Ｄ統合は、図１３及び図１４Ａ－１４Ｄを参照して、以下で更に説明される。
【0083】
［００１０２］ 更に別の実施形態では、接着層及び／又はシード層のエッチング時に、再構成基板１０００は、必要に応じてその上に形成された１つ又は複数の再分配層１２５８、１２６０（図１２Ｋ～１２Ｎに示す）を有し、再構成基板１０００の表面上の所望の位置への相互接続１０４４の接点のルート変更及び／又は延長を可能にする。図１１は、再構成基板１０００上に再分配層１２５８を形成する代表的な方法１１００のフロー図を示す。図１２Ａ－１２Ｎは、図１１に示される方法１１００の異なる段階における再構成基板１０００の断面図を概略的に示す。したがって、図１１及び図１２Ａ－１２Ｎは、明確にするために本明細書でまとめて説明される。
【0084】
［００１０３］ 方法１１００は、上述の方法５００、７００、及び９００と実質的に類似する。概して、方法１１００は、工程１１０２及び図１２Ａで始まり、ここで、絶縁膜１２１６は、既に絶縁層６１９が形成された再構成基板１０００上に載置され、その後、積層される。絶縁膜１２１６は、絶縁膜６１６と実質的に類似し、ポリマーベースの誘電体材料から形成された１つ又は複数の流動層１２１８と、ＰＥＴから形成された１つ又は複数の保護層１２２２とを含みうる。
【0085】
［００１０４］ １つの実施形態では、流動層１２１８は、エポキシ樹脂材料を含む。１つの実施形態では、流動層１２１８は、セラミック充填剤含有エポキシ樹脂材料を含む。別の実施形態では、流動層１２１８は、感光性ポリイミド材料を含む。感光性ポリイミドの材料特性は、絶縁膜１２１６から形成された結果としての相互接続再分配層を通して、より小さい（例えば、より狭い）ビアの形成を可能にする。しかしながら、絶縁膜１２１６には、流動層１２１８及び絶縁材料の任意の適切な組み合わせが考えられる。例えば、絶縁膜１２１６は、非感光性ポリイミド材料、ポリベンゾオキサゾール（ＰＢＯ）材料、二酸化ケイ素材料、及び／又は窒化ケイ素材料を含む１つ又は複数の流動層１２１８を含みうる。
【0086】
［００１０５］ いくつかの例では、流動層１２１８の材料は、絶縁膜６１６の流動層６１８とは異なる。例えば、流動層６１８は、セラミック充填剤含有エポキシ樹脂材料を含み、流動層１２１８は、感光性ポリイミド材料を含みうる。別の例では、流動層１２１８は、流動層６１８とは異なる無機誘電体材料を含む。例えば、流動層６１８は、セラミック充填剤含有エポキシ樹脂材料を含み、流動層１２１８は、二酸化ケイ素材料を含みうる。
【0087】
［００１０６］ 絶縁膜１２１６は、約１２０μｍ未満（約４０μｍと約１００μｍとの間など）の合計の厚さを有する。例えば、流動層１２１８及び保護層１２２２を含む絶縁膜１２１６は、約５０μｍと約９０μｍとの間の合計の厚さを有する。１つの実施形態では、流動層１２１８は、約６０μｍ未満の厚さ（約５μｍと約５０μｍとの間の厚さなど（例えば約２０μｍの厚さ））を有する。絶縁膜１２１６は、半導体ダイ６２６の活性面６２８上の接点６３０に連結される、及び／又は金属化されたアセンブリ貫通ビア６０３に連結される、露出した相互接続１０４４を有する再構成基板１０００の表面（主要面１００７など）上に載置される。
【0088】
［００１０７］ 絶縁膜１２１６の載置の後に、再構成基板１０００は、工程５０８、５１６、及び７４０を参照して説明される積層プロセスと実質的に類似の積層プロセスに曝露される。再構成基板１０００は、流動層１２１８を軟化させるために高温に曝され、その後、再構成基板１０００上に既に形成された絶縁層６１９に結合する。したがって、１つの実施形態では、流動層１２１８は、絶縁層６１９と統合され、その延長部を形成する。流動層１２１８と絶縁層６１９との統合は、結果として、以前に露出していた相互接続１０４４を覆う、拡張かつ統合された絶縁層６１９をもたらす。したがって、ここでは、結合された流動層１２１８と絶縁層６１９とを合わせて、絶縁層６１９として説明することになる。しかしながら、他の実施形態では、流動層１２１８の積層及びその後の硬化は、絶縁層６１９上に第２の絶縁層（図示せず）を形成する。いくつかの例では、第２の絶縁層は、絶縁層６１９とは異なる材料層で形成される。
【0089】
［００１０８］ １つの実施形態では、積層プロセスは、オートクレーブ又は他の適切なデバイス内で実行されうる真空積層プロセスである。１つの実施形態では、積層プロセスは、ホットプレスプロセスを使用して実行される。１つの実施形態では、積層プロセスは、約８０℃と約１４０℃との間の温度で、かつ約１分と約３０分との間の期間で、行われる。いくつかの実施形態では、積層プロセスは、１０ｐｓｉｇと約１００ｐｓｉｇとの間の圧力を加えることを含み、一方で、約８０℃と約１４０℃との間の温度が、約１分と約３０分との間の期間、基板３０２及び絶縁膜１２１６に加えられる。例えば、積層プロセスは、約３０ｐｓｉｇと約８０ｐｓｉｇとの間の圧力で、かつ約１００℃と約１２０℃との間の温度で、約２分と約１０分との間の期間、行われる。例えば、積層プロセスは、約１１０℃の温度で約５分間行われる。更なる例では、積層プロセスは、約３０ｐｓｉｇと約７０ｐｓｉｇとの間（約５０ｐｓｉｇなど）の圧力で行われる。
【0090】
［００１０９］ 工程１１０４及び図１２Ｂにおいて、保護層１２２２は、機械的プロセスによって再構成基板１０００から除去される。保護層１３２２及びキャリア１３２４を除去した後に、再構成基板１０００は、硬化プロセスに曝されて、新たに拡張された絶縁層６１９を完全に硬化させる。１つの実施形態では、硬化プロセスは、工程５１８及び７５０を参照して説明した硬化プロセスと実質的に類似する。例えば、硬化プロセスは、約１４０℃と約２２０℃との間の温度で、約１５分と約４５分との間の期間に（例えば、約１６０℃と約２００℃との間の温度で、約２５分と約３５分との間の期間に）
行われる。硬化プロセスは、例えば、約１８０℃の温度で約３０分間行われる。更なる実施形態では、工程１１０４における硬化プロセスは、周囲圧力条件で又は周囲圧力条件付近で実施される。
行われる。硬化プロセスは、例えば、約１８０℃の温度で約３０分間行われる。更なる実施形態では、工程１１０４における硬化プロセスは、周囲圧力条件で又は周囲圧力条件付近で実施される。
【0091】
［００１１０］ 次いで、再構成基板１０００は、工程１１０６及び図１２Ｃにおいて、レーザアブレーションによって選択的にパターニングされる。工程１１０６におけるレーザ切除は、新たに拡大された絶縁層６１９を通って再分配ビア１２０３を形成し、その接点の再分配のために所望の相互接続１０４４を露出する。１つの実施形態では、再配分ビア１２０３は、約５μｍと約６０μｍとの間の直径（約１０μｍと約５０μｍとの間（例えば、約２０μｍと約４５μｍとの間）の直径など）を有する。１つの実施形態では、工程１１０６におけるレーザアブレーションプロセスは、ＣＯ２レーザを利用して行われる。１つの実施形態では、工程１１０６におけるレーザアブレーションプロセスは、ＵＶレーザを利用して行われる。１つの実施形態では、工程１１０６におけるレーザアブレーションプロセスは、緑色レーザを利用して行われる。例えば、レーザ源は、約１００ｋＨｚと約１０００ｋＨｚとの間の周波数を有するパルスレーザビームを生成しうる。一例において、レーザ源は、約１００ｎｍと約２０００ｎｍとの間の波長、かつ約１０Ｅ－４ｎｓと約１０Ｅ－２ｎｓとの間のパルス持続時間で、約１０μＪと約３００μＪとの間のパルスエネルギーにより、パルスレーザビームを送達するように構成される。
【0092】
［００１１１］ 再構成基板１０００をパターニングすると、再構成基板１０００は、工程５２２及び７７０におけるデスミアプロセスと実質的に類似のデスミアプロセスに曝される。工程１１０６でのデスミアプロセス中に、再分配ビア１２０３の形成中にレーザアブレーションによって形成された不要な残留物及び破片が再分配ビア１２０３から除去され、その後のメタライゼーションのためにその表面をクリアに（例えば洗浄）する。１つの実施形態では、デスミアプロセスは湿式プロセスである。任意の適切な水性エッチャント、溶媒、及び／又はこれらの組み合わせは、湿式デスミアプロセスのために利用されうる。一例では、ＫＭｎＯ４溶液がエッチャントとして利用されうる。別の実施形態では、デスミアプロセスは、ドライデスミアプロセスである。例えば、デスミアプロセスは、Ｏ２／ＣＦ４混合ガスを用いたプラズマデスミアプロセスでありうる。更なる実施形態では、デスミアプロセスは、湿式プロセスとドライプロセスとの組み合わせである。
【0093】
［００１１２］ 工程１１０８及び図１２Ｄでは、オプションの接着層１２４０及び／又はシード層１２４２が、絶縁層６１９上に形成される。１つの実施形態では、接着層１２４０は、チタン、窒化チタン、タンタル、窒化タンタル、マンガン、酸化マンガン、モリブデン、酸化コバルト、窒化コバルト、又は任意の他の適切な材料又はこれらの組み合わせから形成される。１つの実施形態では、接着層１２４０は、約１０ｎｍと約３００ｎｍとの間（約５０ｎｍと約１５０ｎｍとの間など）の厚さを有する。例えば、接着層１２４０は、約７５ｎｍと約１２５ｎｍとの間（約１００ｎｍなど）の厚さを有する。接着層１２４０は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤなどを含むがこれらに限定されない、任意の適切な堆積プロセスによって形成されうる。
【0094】
［００１１３］ オプションのシード層１２４２は、銅、タングステン、アルミニウム、銀、金、又は任意の他の適切な材料もしくはこれらの組合せなどの導電性材料から形成される。１つの実施形態では、シード層１２４２は、約５０ｎｍと約５００ｎｍとの間（約１００ｎｍと約３００ｎｍとの間など）の厚さを有する。例えば、シード層１２４２は、約１５０ｎｍと約２５０ｎｍとの間（約２００ｎｍなど）の厚さを有する。１つの実施形態では、シード層１２４２は、約０．１μｍと約１．５μｍとの間の厚さを有する。接着層１２４０と同様に、シード層１２４２は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤドライプロセス、湿式無電解メッキプロセスなどの任意の適切な堆積プロセスによって形成されうる。１つの実施形態では、再構成基板１０００上に、モリブデン接着層１２４０及び銅シード層１２４２が形成され、工程１１２０での後続のシード層エッチングプロセス中に導電性相互接続ラインのアンダーカットを低減する。
【0095】
［００１１４］ 図１２Ｅ、１２Ｆ、及び１２Ｇにそれぞれ対応する工程１１１０、１１１２、及び１１１４では、フォトレジストなどのスピンオン／スプレーオン又はドライレジスト膜１２５０が、再構成基板１０００の接着面及び／又はシード面上方に適用され、その後、パターニングされ、現像される。１つの実施形態では、レジスト膜１２５０を載置する前に、接着促進剤（図示せず）が再構成基板１０００に塗布される。レジスト膜１２５０の露光及び現像は、再分配ビア１２０３の開口及びその上に再分配接続１２４４を形成するための絶縁層６１９、接着層１２４０、又は銅シード層１２４２の露出をもたらす。したがって、レジスト膜１２５０のパターニングは、レジスト膜１２５０の一部をＵＶ放射に選択的に露光し、その後、湿式エッチングプロセスなどの湿式プロセスによってレジスト膜１２５０を現像することによって、実行されうる。１つの実施形態では、レジスト膜現像プロセスは、所望の材料に対して選択的な緩衝エッチングプロセスを利用する湿式エッチングプロセスである。他の実施形態では、レジスト膜現像プロセスは、水性エッチングプロセスを利用する湿式エッチングプロセスである。レジスト膜現像プロセスには、任意の適切な湿式エッチャント又は湿式エッチャントの組合せが使用されうる。
【0096】
［００１１５］ 図１２Ｈ及び図１２Ｉにそれぞれ対応する工程１１１６及び１１１８において、再分配接続１２４４が、露出された再分配ビア１２０３を通るなどして、再構成基板１０００の露出された表面上に形成され、その後、レジスト膜１２５０が除去される。再分配接続１２４４は、電気メッキ及び無電解堆積を含む任意の適切な方法によって形成される。１つの実施形態では、レジスト膜１２５０は、湿式プロセスによって除去される。図１２Ｈ及び図１２Ｉに示されるように、再分配接続１２４４は、再分配ビア１２０３を充填し、レジスト膜１２５０を除去すると再構成基板１０００の表面から突出する。１つの実施形態では、再分配接続１２４４は銅で形成される。他の実施形態では、再分配接続１２４４は、アルミニウム、金、ニッケル、銀、パラジウム、スズなどを含むがこれらに限定されない任意の適切な導電性材料で形成されうる。
【0097】
［００１１６］ 相互接続１０４４を参照して説明したように、再分配接続１２４４は、再分配接続１２４４を他の電気接点又はデバイスと電気的に接続するための横方向のトレース領域も含みうる。横方向トレース領域は、工程１１１６で形成された導電層の一部を含むことができ、典型的には、再構成基板１０００の主要面の一部を横切って延びることになる。
【0098】
［００１１７］ 工程１１２０及び図１２Ｊにおいて、再分配接続１２４４が形成された再構成基板１０００は、工程９７０と実質的に類似の接着及び／又はシード層エッチングプロセスに曝される。１つの実施形態では、接着及び／又はシード層エッチングは、再構成基板１０００のすすぎ及び乾燥を含む湿式エッチングプロセスである。１つの実施形態では、接着及び／又はシード層エッチングプロセスは、シード層１２４２の所望の材料に対して選択的な緩衝エッチングプロセスを利用する湿式エッチングプロセスである。他の実施形態では、エッチングプロセスは、水性エッチングプロセスを利用する湿式エッチングプロセスである。シード層エッチングプロセスには、任意の適切な湿式エッチャント又は湿式エッチャントの組み合わせが使用されうる。
【0099】
［００１１８］ 工程１１２２において、図１２Ｋに示されるように、１つ又は複数の機能性２Ｄパッケージ１２００は、２Ｄ再構成基板１０００から個片化されうる。（パッケージとして説明されているが、パッケージ１２００はまた、ＳｉＰ及び他の機能パッケージデバイスを指すこともある。）しかし、いくつかの実施形態では、上述のシーケンス及びプロセスを利用することによって、パッケージ１２００の個片化前に、再構成基板１０００上に追加の再分配層が形成されてもよい。例えば、図１２Ｌに示すように、主要面１００７などの第１の再分配層１２５８とは反対側の再構成基板１０００の側面又は表面上に、１つ又は複数の追加の再分配層１２６０が形成されてもよい。あるいは、１つ又は複数の追加の再分配層１２６０が、主要面１００７などの第１の再分配層１２５８の同じ側面又は表面上に形成されてもよい。次いで、パッケージ１２００は、全ての所望の再分配層が形成された後に、再構成基板１０００から個片化されうる。その後、各パッケージ１２００は、所望の２．５Ｄ及び３Ｄ配置及びアーキテクチャの他の半導体デバイス及びパッケージと統合され、これらは異種であっても同種であってもよい。例えば、パッケージ１２００は、異種３Ｄスタックシステムを形成するために、他の半導体デバイス及びシステムと垂直に積層されうる。しかし、更に別の実施形態では、１つ又は複数の再分配層１２５８、１２６０がその上に形成された再構成基板１０００は、個別の３Ｄパッケージ又はＳｉＰに個片化する前に、追加の半導体デバイス及びシステムと３Ｄ統合され、それは異種であっても同種であってもよい。
【0100】
［００１１９］ 図１２Ｌ－１２Ｎは、パッケージ１２００を更に示し、再構成基板１０００は、酸化物層３１４又は金属クラッド層３１５を含む。図１２Ｌに示されるように、酸化物層３１４は、空洞３０５の側壁及びビア３０３を含む、基板３０２のすべての表面上に形成され、ここでは、内部に配置され、絶縁層６１９によって囲まれた半導体ダイ６２６又は相互接続１０４４が含まれる。絶縁層６１９の流動性誘電体材料は、酸化物層３１４を囲み、よって、少なくとも絶縁層６１９及び酸化物層３１４は、基板３０２の表面を任意の半導体ダイ６２６及び／又は相互接続１０４４から分離し、それらの間の接触を防止する。
【0101】
［００１２０］ 同様に、図１２Ｍにおいて、金属クラッド層３１５は、基板３０２の全ての表面上に形成される。しかしながら、酸化物層３１４とは異なり、金属クラッド層３１５は、パッケージ１２００の少なくとも１つの側面上に少なくとも１つの接続点を形成する少なくとも１つのクラッド接続１２９０に連結されるか、又は図１２Ｎ－１２Ｍに示されるように、両側面６７７及び６７５上に少なくとも１つの接続点を形成するクラッド接続１２９０に連結される。クラッド接続１２９０は、パッケージ１２００と共に配置された１つ又は複数の半導体ダイによって使用される共通接地に接続される。あるいは、クラッド接続１２９０は、電源電圧などの基準電圧に接続される。図示したように、クラッド接続１２９０は、絶縁層６１９内に形成され、金属クラッド層３１５を、主要面１００７及び１００５などのパッケージ１２００の表面上又は表面に配置されたクラッド接続１２９０の接続端部に接続し、その結果、金属クラッド層３１５は、外部共通接地又は基準電圧（接地への例示的な接続として図１２Ｎに示す）に接続することができる。クラッド接続１２９０は、ニッケル、銅、アルミニウム、金、コバルト、銀、パラジウム、スズなどを含むがこれらに限定されない任意の適切な導電性材料で形成される。クラッド接続１２９０は、工程５２２で形成され、コンタクト孔６３２と実質的に類似のクラッドビア６３３を通して堆積又はメッキされる。したがって、クラッドビア６３３は、金属クラッド層３１５がその上に形成された基板３０２の真上又は真下の絶縁層６１９を通してレーザドリル加工されうる。更に、相互接続１０４４と同様に、クラッド接続１２９０は、クラッドビア６３３を完全に充填するか、又はその内周壁を裏打ちし、したがって、中空コアを有する。いくつかの実施形態では、クラッドビア６３３は、約５μｍの直径を有する。
【0102】
［００１２１］ 金属クラッド層３１５及びクラッド接続１２９０の接地機能を更に明確にするために、図１２Ｎは、２つの電子システム１２９５、１２９６と同時に積層され、例示的な接地１２９９に連結された、図１２Ｍのパッケージ１２００を概略的に示す（しかしながら、再構成基板１０００及び／又はパッケージ１２００の３Ｄ統合は、以下の図１３Ａ－２０Ｆを参照してより詳細に説明される）。接地１２９９に接続されるものとして示されるが、金属クラッド層３１５は、代替的には、例えば、上述のような基準電圧に接続されてもよい。各電子システム１２９５、１２９６は、トレース、相互接続配線、及び典型的には１つ又は複数の電気デバイスを含む２Ｄ又は３Ｄ回路を含む。いくつかの実施形態では、電子システム１２９５、１２９６は、１つ又は複数の半導体デバイス１２９７、１２９８をそれぞれ含むことができる、ＳＩＰ、ＳＩＣ、又はＳＯＣなどの電気システムの一部を形成する１つ又は複数の電気デバイスを含む。図示されるように、半導体デバイス１２９７は、パッケージ１２００の主要面１００７に隣接する相互接続１０４４に電気的に接続され、半導体デバイス１２９８は、主要面１００５に隣接する相互接続１０４４に電気的に結合される。半導体デバイス１２９７、１２９８それぞれのデバイス接続１２９７Ａ、１２９８Ａ（相互接続及び再分配接続を含みうる）は、はんだバンプ又はボール１２４６を含む任意の適切な構造及び方法を介して、相互接続１０４４又は再分配接続１２４４と連結されうる。
【0103】
［００１２２］ 同時に、金属クラッド層３１５は、クラッド接続１２９０及び任意の他の適切な連結手段を介して、外部接地１２９９に電気的に連結されうる。例えば、クラッド接続１２９０は、パッケージ１２００の反対側のはんだバンプ１２４６を介して、外部接地１２９９に間接的に連結されうる。いくつかの実施態様では、クラッド接続１２９０は、外部接地１２９９に連結する前に、まず、電子システム１２９５などの別個の電子システムを通して、経路が決定されうる。金属クラッド層３１５と外部接地１２９９との間の接地経路の利用は、相互接続１０４４間及び／又は再分配接続１２４４間の干渉を低減又は排除し、半導体ダイ６２６、パッケージ１２００、及びそれと統合された任意のシステム又はデバイスを損傷しうる、連結された集積回路の短絡を防止する。
【0104】
［００１２３］ 図１３は、２つの垂直に積層された再構成基板を有する例示的な積層３Ｄ構造１４００を形成する代表的な方法１３００のフロー図を示す。図１４Ａ－１４Ｄは、図１３に示される方法１３００の異なる段階における積層３Ｄ構造１４００の断面図を概略的に示す。したがって、図１３及び図１４Ａ－１４Ｄは、明確にするために本明細書でまとめて説明される。更に、図１３及び１４Ａ－１４Ｄに示され、以下に記載される方法は、積層３Ｄ構造１４００を形成するためのビルドアップ技術を含む。したがって、そのような方法は、「ビルドアップスタッキング」と称されうる。
【0105】
［００１２４］ 方法１３００は、工程１３０２及び図１４Ａで始まり、第１の絶縁膜１４１６が、別の再構成基板などの別のデバイスと統合されるように、再構成基板１０００ａの所望の表面上に載置され、その後、積層される。再構成基板１０００ａは、空洞３０５ａ及びその中にパターニングされたビア３０３ａを有する基板３０２ａから形成された構造フレームを含む、再構成基板１０００を参照して上述したフィーチャーのすべてを含みうる。
【0106】
［００１２５］ 図１４Ａに示されるように、絶縁膜１４１６は、その上に形成された単一の再分配層１２５８ａを有する主要面１００７上に載置される。概して、絶縁膜１４１６は、半導体ダイ６２６ａの活性面６２８ａ上の接点６３０ａ及び／又は相互接続１０４４ａに導電的に連結された、再分配接続１２４４ａのような露出した相互接続を有する再構成基板１０００ａの表面上に載置される。単一の再分配層１２５８ａを有するものとして示されているが、再構成基板１０００ａは、その任意の所望の表面上に形成された１つより多い又は少ない再分配層を有しうる。更に、方法１３００は、中間ダイアセンブリ６０２のような、再構成基板１０００ａ以外の構造を３Ｄ統合するために利用されうる。更に、絶縁膜１４１６の載置及び積層の前に、再構成基板１０００ａは、方法１３００の工程のいずれかの間の機械的支持のために、キャリア６２４のようなキャリア上に固定されうる。
【0107】
［００１２６］ 絶縁膜１４１６は、絶縁膜６１６及び１２１６に実質的に類似しており、ポリマーベースの誘電体材料で形成された１つ又は複数の流動層１４１８と、例えばＰＥＴなどで形成された１つ又は複数の保護層１４２２とを含みうる。１つの実施形態では、流動層１４１８は、セラミック充填剤含有エポキシ樹脂材料などのエポキシ樹脂材料を含む。別の実施形態では、流動層１４１８は、感光性又は非感光性ポリイミド材料などのポリイミド材料を含む。更に他の実施形態では、流動層１４１８は、ＰＢＯ材料、二酸化ケイ素材料、及び／又は窒化ケイ素材料を含む。
【0108】
［００１２７］ いくつかの例では、流動層１４１８の材料は、流動層６１８及び／又は流動層１２１８の材料とは異なる。他の例では、流動層１４１８は、流動層６１８及び／又は流動層１２１８と同じ材料を含む。
【0109】
［００１２８］ 絶縁膜１４１６は、約８０μｍ未満（約１０μｍと約６０μｍとの間など）の合計の厚さを有する。例えば、流動層１４１８及び保護層１４２２を含む絶縁膜１４１６は、約１２０μｍ未満（約２０μｍと約４０μｍとの間など）の合計の厚さを有する。流動層１４１８自体は、約５と約５０との間の厚さ（約１０と約２５との間の厚さなど）を有しうる。
【0110】
［００１２９］ 絶縁膜１４１６を載置すると、再構成基板１０００ａは、工程５０８、５１６、７４０、及び１１０２を参照して上述した積層プロセスと実質的に類似の積層プロセスに曝される。再構成基板１０００ａは、絶縁膜１４１６の流動層１４１８を軟化させるために高温に曝され、その後、再構成基板１０００ａの主要面１００７に（例えば、再分配層１２５８ａとともに）結合する。したがって、流動層１４１８は、再構成基板１０００ａの絶縁層６１９と統合され、その上に直接積層される任意のデバイス及び／又は構造のためのベース層１４１０を形成する。ベース層１４１０は、主要面１００７上の再分配接続１２４４ａのような、それが結合される表面上の任意の露出した相互接続を覆い、実質的に平面の構造を提供し、その上に、更なるデバイスが形成されうる。
【0111】
［００１３０］ １つの実施形態では、工程１３０２における積層プロセスは、オートクレーブ又は他の適切なデバイス内で実行されうる真空積層プロセスである。１つの実施形態では、積層プロセスは、ホットプレスプロセスを使用して実行される。１つの実施形態では、積層プロセスは、約８０℃と約１４０℃との間の温度で、かつ約１分と約３０分との間の期間で、行われる。いくつかの実施形態では、積層プロセスは、１０ｐｓｉｇと約１００ｐｓｉｇとの間の圧力を加えることを含み、一方で、約８０℃と約１４０℃との間の温度が、約１分と約３０分との間の期間、基板３０２及び絶縁膜１２１６に加えられる。例えば、積層プロセスは、約３０ｐｓｉｇと約８０ｐｓｉｇとの間の圧力で、かつ約１００℃と約１２０℃との間の温度で、約２分と約１０分との間の期間、行われる。例えば、積層プロセスは、約１１０℃の温度で約５分間行われる。更なる例では、積層プロセスは、約３０ｐｓｉｇと約７０ｐｓｉｇとの間（約５０ｐｓｉｇなど）の圧力で行われる。
【0112】
［００１３１］ 積層後、保護層１４２２は、ベース層１４１０から機械的に除去され、再構成基板１０００ａは、その上に別のデバイスが積層される（例えば、垂直に統合される）準備が整う。
【0113】
［００１３２］ 図１３及び図１４Ａ－１４Ｄに示す例示的な実施形態では、再構成基板１０００ａは、ビルドアップスタッキングによって第２の再構成基板１０００ｂと積層され、第２の再構成基板１０００ｂは、方法５００及び９００を参照して説明した工程と実質的に類似の方法で、再構成基板１０００ａの上方に直接構築される。したがって、明確にするために、方法１３００の残りの工程が方法５００及び９００を参照して上述されているので、工程１３０４及び１３０６のみが更に詳細に説明されることになる。
【0114】
［００１３３］ 工程１３０４では、第２の構造化基板３０２ｂが、再構成基板１０００ａ上に形成されたベース層１４１０上に載置される。第２の構造化基板３０２ｂは、内部にパターニングされた任意の所望のフィーチャーを含んでもよく、相互接続を形成するためのビア３０３ｂと、半導体ダイを配置するための空洞３０５ｂとが含まれる。いくつかの実施形態では、基板３０２ｂは、絶縁のためにその所望の表面上に形成された酸化シリコン膜などの酸化物層３１４を更に含む。載置中に、基板３０２ｂに形成されたビア３０３ｂが再分配接続１２４４ａ又は相互接続１０４４ａの接点と位置合わせされるように、基板３０２ｂは、再構成基板１０００ａと位置合わせされる。いくつかの実施形態では、ビア３０３ｂが相互接続１０４４ａ及び／又は再分配接続１２４４ａの真上に配置されるように、基板３０２ｂは、ベース層１４１０の上方に載置されうる。
【0115】
［００１３４］ 工程１３０６では、１つ又は複数の半導体ダイ６２６ｂが、基板３０２ｂ内に形成された空洞３０５ｂ内に載置される。上述したように、空洞３０５ｂは、任意の所望の横寸法及び形状寸法を有し、したがって、異種３Ｄ統合のための任意の所望の配置における異なるタイプの半導体デバイス及び／又はダイの載置を可能にする。したがって、空洞３０５ｂ内に載置された１つ又は複数の半導体ダイ６２６は、同じタイプであっても、互いに異なるタイプであってもよく、及び／又は再構成基板１０００ａ内に埋め込まれた半導体ダイ６２６であってもよい。更に、各再構成基板１０００ａ及び１０００ｂ内の半導体ダイ６２６は、同じタイプであっても異なる種類であってもよく、異なる形状、寸法、及び／又は配置を有してもよい。概して、各再構成基板１０００ａ又は１０００ｂ内の半導体ダイ６２６が、異なるタイプであり、及び／又は異なる形状、寸法、及び／又は配置を有する場合であっても、再構成基板１０００ａ、１０００ｂ（例えば、基板３０２ａ、３０２ｂ）の横寸法は、なおも、ビルドアップスタッキングを可能にするために実質的に同一である。しかしながら、異なる横寸法の再構成基板は、本明細書に記載されたビルドアップスタッキング方法によってまとめて積層されうると考えられる。
【0116】
［００１３５］ 空洞３０５ｂ内にダイ６２６ｂを載置した後（即ち、図１４Ｃ）に、方法５００の工程５１２－５２２及び方法９００の工程９１０－９７０は、工程１３０８で基板３０２ｂに対して実行され、再構成基板１０００ａ上方に完全な再構成基板１０００ｂを形成し、よって、３Ｄ積層構造１４００を形成する。例えば、絶縁層は、基板３０２ｂ上方に実質的に膜６１６及び１４１６に類似の絶縁膜を載置、積層、及び硬化させることによって、基板３０２ｂの周囲に形成される。絶縁膜の流動層は、ビア３０３ｂ及び空洞３０５ｂに流入し、積層するとベース層１４１０及び絶縁層６１９と統合し、よって、絶縁層６１９の延長部を形成しうる。従って、絶縁層６１９は、個片化され統合された３Ｄデバイス構造を形成するために、基板３０２ａと基板３０２ｂの両方を実質的に囲むように延長されるものとして説明されうる。
【0117】
［００１３６］ 基板３０２ｂの周りに絶縁層を形成すると、基板３０２ｂは、内部に形成された１つ又は複数の相互接続１０４４ｂを有する。上述のプロセスと同様に、１つ又は複数のアセンブリ貫通ビアが、ビア３０３ｂを通してレーザ穿孔され、ここで、延長された絶縁層６１９が充填される。基板３０２ｂ内にアセンブリ貫通ビアを穿孔することによって、再分配接続１２４４ａの接点（例えば、上面）及び下方の再構成基板１０００ａの相互接続１０４４ａが露出され、相互接続１０４４ｂが再分配接続１２４４ａ及び相互接続１０４４ａと直接接触して形成できるようになる。したがって、レーザ穿孔によって下層の導電性フィーチャーを露出させた後に、相互接続１０４４ｂは、再分配接続１２４４ａ及び相互接続１０４４ａの真上に、かつこれらと接触するように形成され（例えば、導電性材料を成長又はメッキすることによって）、はんだバンプ又はコンタクトパッドなどの再構成基板１０００ａと１０００ｂとの間の中間電気連結構造を利用する必要性を排除しうる。
【0118】
［００１３７］ 再構成基板１０００ｂを通して形成された相互接続１０４４ｂは、電気メッキ及び無電解メッキ堆積を含む任意の適切な方法によって形成される。いくつかの実施態様において、相互接続１０４４ｂは、それらが形成されるか又はその内周壁のみを覆うアセンブリ貫通ビア及びコンタクト孔を完全に充填する。例えば、相互接続１０４４ｂは、それらの対応するアセンブリ貫通ビアの内周壁を裏打ちし、中空コアを有しうる。いくつかの実施形態では、相互接続１０４４ｂは銅で形成される。他の実施形態では、相互接続１０４４ｂは、アルミニウム、金、ニッケル、銀、パラジウム、スズなどを含むがこれらに限定されない任意の適切な導電性材料で形成されうる。更に、相互接続１０４４ｂは、再構成基板１０００ｂの相互接続１０４４ａ及び／又は再分配接続１２４４ａと同じ又は異なる導電性材料で形成されうる。いくつかの実施形態では、相互接続１０４４ｂの材料は、相互接続１０４４ａ及び／又は再分配接続１２４４ａの材料とは異なる粒径を有する。
【0119】
［００１３８］ いくつかの実施形態では、相互接続形成後に、再分配接続１２４４ｂを有する１つ又は複数の再分配層１２５８ｂが、再構成基板１０００ｂ上に形成されうる。したがって、再構成基板１０００ｂの形成は、図１４Ｄに示される、再構成基板１０００ａ、１０００ｂを垂直に統合する、完全に機能的に積層された３Ｄ構造１４００をもたらす。したがって、積層３Ｄ構造１４００の形成後に、ビルドアップスタッキング又は他のスタッキング方法によって、１つ又は複数の追加のデバイスが３Ｄ構造１４００上に積層されてもよく、又は３Ｄ構造１４００が、個々の３Ｄパッケージ又はＳｉＰに個片化されてもよい。
【0120】
［００１３９］ 上述のデバイス及び方法は、従来のスタッキング構成に勝る多くの利点を提供し、任意の適切な、高度な２．５Ｄ又は３Ｄ統合アプリケーションにおいて利用されうる。図１５Ａに示される１つの例示的な実施形態では、方法１３００は、３ＤスタックＤＲＡＭ構造１５００ａ－ｃを異種バッチで効率的に形成するために利用され、各スタックＤＲＡＭ構造１５００ａ－ｃは、その中に埋め込まれた異なるグレードのメモリダイ１５２６ａ－ｃをそれぞれ有する。したがって、再構成基板１０００の形成中に、各グレードのメモリダイ１５２６ａ－ｃは、分類され、各再構成基板１０００の基板フレーム（例えば、基板３０２）に形成された同一の指定された空洞に載置される。再構成基板１０００のスタックを形成すると、次に、個々の積層ＤＲＡＭ構造１５００ａ－ｃが、積層された再構成基板１０００から個片化され、個々のスタックを形成しうる。したがって、方法１３００は、バッチメモリスタッキングを達成するために利用され、各メモリスタックは、パフォーマンスマッチングのために１つのタイプのメモリダイのみを備えうる。図１５Ａには示されていないが、いくつかの実施形態では、個片化されたスタックは、その空洞３０５内に２つ以上のシリコンダイを含みうる。
【0121】
［００１４０］ 別の例示的実施形態では、積層ＤＲＡＭ構造１５００ａ－ｃは、メモリダイと中央処理装置（ＣＰＵ）コア又はロジックダイとの間に大きな並列相互接続密度を有する高帯域メモリ（ＨＢＭ）モジュールに統合される。従来、ＨＢＭモジュールは、シリコンインターポーザ及びはんだバンプによってロジックダイに相互接続されたフリップチップＤＲＡＭダイスタックを含む。したがって、ＤＲＡＭダイスタックとロジックダイとの間の帯域幅は、はんだバンプのサイズ及びそれらの間のピッチによって制限され、これは概して約２０μｍよりも大きい。しかしながら、図１５ｂ及び図１５ｃに示すように、上述の積層ＤＲＡＭ構造１５００ａ－ｃなどの積層メモリダイを利用し、それらをロジックダイと共により大きな再構成基板１０００の空洞３０５に埋め込むことによって、ＨＢＭモジュールのメモリダイ相互接続間のピッチがより小さくなりうる。
【0122】
［００１４１］ 図１５ｂに示すように、ＨＢＭ構造１５５０は、再構成基板１０００の空洞３０５内に埋め込まれた積層ＤＲＡＭ構造１５００ａ－ｃのいずれかを含みうる。あるいは、図１５ｃは、ＤＲＡＭ構造１５００ａ－ｃの代わりに、例示的なＨＢＭフリップチップスタック１５７０を有するＨＢＭ構造１５６０を図示する。ＨＢＭフリップチップスタック１５７０は、概して、コントローラダイ１５７４に通信可能に連結されたＤＲＡＭメモリダイ１５７２のスタックを含み、すべてはんだバンプ１５７６によって相互接続されている。メモリダイスタックの厚さを考慮するために、再構成基板１０００の基板３０２は、約９００μｍ未満（約８００μｍ未満など（例えば約７７５μｍ未満））の厚さを有する。再構成基板１０００を通る相互接続１０４４の中心間のピッチＰＩは、１５０μｍと約２５０μｍとの間（約２００μｍなど）である。
【0123】
［００１４２］ ＤＲＡＭ構造１５００ａ－ｃ又はＨＢＭフリップチップスタック１５７０は、アクティブロジックダイ１５２８と並んで空洞３０５内に埋め込まれ、相互接続１０４４及び再分配接続１２４４によって相互接続される。方法９００及び１１００などの上述の方法を利用して、メモリスタックの接点１５３０に連結された相互接続１０４４間、並びに、アクティブロジックダイ１５２８に連結された相互接続１０４４間には、約２０μｍ未満のピッチＰＭが可能である。したがって、ＤＲＡＭ構造１５００ａ－ｃ又はＨＢＭフリップチップスタック１５７０とアクティブロジックダイ１５２８とを連結する相互接続１０４４の密度が増加し、ＨＢＭ構造１５５０及び１５６０の性能が向上する。
【0124】
［００１４３］ 上述のデバイス及び方法を利用する積層構造の別の例示的実施形態は、図１６に描かれ、ここで、４つのパッケージ１２００は、積層構造１６００を形成するために、ウエハ－ウエハポリマー－銅ハイブリッド結合によって同種に統合される。図示したように、各パッケージ１２００は、基板３０２内に埋め込まれ、絶縁層６１９によって封入された（例えば、各側面の一部が絶縁層６１９と接触する）メモリダイ１５２６を含む。１つ又は複数の相互接続１０４４は、各パッケージ１２００の全厚さを通して形成され、１つ又は複数の隣接するパッケージ１２００と直接結合される。メモリダイ１５２６が図示されるが、半導体ダイ６２６などの任意のタイプの半導体デバイス又はダイが利用されうる。
【0125】
［００１４４］ パッケージ１２００のウエハとウエハとの結合は、隣接する再構成基板１０００（個片化する前）又はパッケージ１２００（個片化した後に）の主要面１００５、１００７を平坦化し、パッケージに物理的圧力、高温、又は電場を加えつつ、主要面１００５、１００７を互いに対して載置することによって、達成されうる。結合すると、各再構成基板１０００又はパッケージ１２００の１つ又は複数の相互接続１０４４及び／又は再分配接続１２４４は、隣接する再構成基板１０００又はパッケージ１２００の１つ又は複数の相互接続又は再分配接続に直接接触し、したがって、ＤＲＡＭ構造１６００全体の厚さ又は高さに及びうる導電経路を形成する。次いで、１つ又は複数のはんだバンプ１２４６は、他のシステム及び／又はデバイスとの更なる統合のために、相互接続１０４４及び／又は再分配接続１２４４の上方にメッキ又は堆積されうる。
【0126】
［００１４５］ パッケージ１２００のウエハ間の結合は、半導体ダイ６２６と基板３０２の両方がシリコンで作られるので、はんだバンプを利用することなく、サイズが異なる半導体ダイ６２６のスタッキングを可能にし、ＣＴＥ整合されたスタックを提供する。個々のパッケージ１２００の近接スタッキングは、更に、その反り及び／又はたるみを低減又は排除する剛性構造を提供する。はんだバンプがない場合、個々のパッケージ１２００の銅相互接続１０４４はまた、互いに直接連結され、したがって、はんだバンプによって引き起こされる金属間の反応に関連する信頼性の問題を低減又は排除しうる。
【0127】
［００１４６］ 図１７Ａ－１７Ｂは、積層構造１６００と類似の追加の例示的な積層構造１７００ａ及び１７００ｂを示す。しかしながら、積層構造１６００とは異なり、１つ又は複数の相互接続１０４４は、隣接する（即ち、上又は下に積層された）パッケージ１２００の主要面１００５と１００７との間に配置される１つ又は複数のはんだバンプ１２４６と直接接触する。例えば、積層構造１７００ａに描かれるように、４つ以上のはんだバンプ１２４６が、隣接するパッケージ１２００の間に配置され、各パッケージ１２００の相互接続１０４４を、隣接するパッケージ１２００の相互接続１０４４とブリッジ（例えば、結合、連結）する。はんだバンプ１２４６を利用することにより、同じ又は異なる横寸法を有する半導体ダイ、パッケージ、及び／又は再構成基板の積層が可能になる。図１７Ａは、実質的に同じ横寸法を有する４つの積層メモリダイ１５２６及びパッケージ１２００を示し、一方で、図１７Ｂは、異なる寸法を有するメモリダイ１５２６を有する２つの積層パッケージ１２００を示す。
【0128】
［００１４７］ 隣接するパッケージ１２００のブリッジ相互接続１０４４へのはんだバンプ１２４６の利用は、その絶縁層６１９間に空間（例えば、距離）を更に生成する。１つの実施形態では、これらの空間は、はんだバンプ１２４６の信頼性を高めるために、封入材料１７４８で充填される。封入材料１７４８は、任意の適切なタイプの封入剤又はアンダーフィル（ｕｎｄｅｒｆｉｌｌ）でありうる。一例では、封入材料１７４８は、ノーフローアンダーフィル（ＮＵＦ）材料、非導電性ペースト（ＮＣＰ）材料、及び非導電性膜（ＮＣＦ）材料などのプリアセンブリアンダーフィル材料を含む。一例では、封入材料１７４８は、キャピラリアンダーフィル（ＣＵＦ）材料及び成形アンダーフィル（ＭＵＦ）材料などの組立後アンダーフィル材料を含む。１つの実施形態では、封入材料１７４８は、ＳｉＯ２、ＡｌＮ、Ａｌ２Ｏ３、ＳｉＣ、Ｓｉ３Ｎ４、Ｓｒ２Ｃｅ２Ｔｉ５Ｏ１６、ＺｒＳｉＯ４、ＣａＳｉＯ３、ＢｅＯ、ＣｅＯ２、ＢＮ、ＣａＣｕ３Ｔｉ４Ｏ１２、ＭｇＯ、ＴｉＯ２、ＺｎＯなどで充填された（例えば、これらを含有する）エポキシ樹脂などの低膨張充填剤含有樹脂を含む。いくつかの実施形態では、封入材料１７４８は、はんだバンプ１２４６の直径に対応する厚さを有する。
【0129】
［００１４８］ １つの実施形態では、はんだバンプ１２４６は、スズ（Ｓｎ）及び鉛（Ｐｂ）、銀（Ａｇ）、Ｃｕ、又はこれらの任意の他の適切な金属の組み合わせなどの、１つ又は複数の金属間の化合物で形成される。例えば、はんだバンプ１２４６は、Ｓｎ－Ｐｂ、Ｓｎ－Ａｇ、Ｓｎ－Ｃｕ、又は任意の他の適切な材料又はこれらの組合せといった、はんだ合金で形成される。１つの実施形態では、はんだバンプ１２４６は、Ｃ４（制御された崩壊チップ接続）バンプを含む。１つの実施形態では、はんだバンプ１２４６は、Ｃ２（はんだキャップを有するＣｕピラーなどのチップ接続）バンプを含む。Ｃ２はんだバンプの利用により、接触パッド間ピッチがより小さくなり、積層構造１７００のための改良された熱的及び／又は電気的特性が可能になる。いくつかの実施形態では、はんだバンプ１２４６は、約１０μｍと約１５０μｍとの間の直径（約５０μｍと約１００μｍとの間の直径など）を有する。はんだバンプ１２４６は、更に、電気化学的堆積（ＥＣＤ）及び電気メッキを含むがこれに限定されない、任意の適切なウエハバンピングプロセスによって形成されうる。
【0130】
［００１４９］ 図１８は、積層構造１７００ａと同様に、ビルドアップスタッキング方法の代わりに、はんだバンプ１２４６を利用して、個々の積層メモリ（例えば、ＤＲＡＭ）構造１８００ａ－ｃを形成する効率的な方法を概略的に示す。図示されるように、所望のメモリダイ１５２６は、再構成基板１０００内に埋め込まれ、はんだバンプ１２４６を利用して積層され、各再構成基板１０００の相互接続及び／又は再分配接続の間の連結を提供する。図１８に示す例示的な実施形態では、各再構成基板１０００内のメモリダイ１５２６は、図１０Ｉ－１０Ｋ及び方法９００を参照して前述したように、ダイスタック１０２６内に配置される。また、メモリダイ１５２６は、個別に配置されてもよく、又は再構成基板１０００の各空洞内に追加のメモリダイ１５２６と並んだ構成で配置されてもよいことが企図される。所望の数の再構成基板１０００がはんだバンプ１２４６と積層された後に、個々の積層されたＤＲＡＭ構造１８００ａ－ｃは、そこから個片化され、したがって、はんだバンプ１２４６とのバッチメモリスタッキングを可能にする。
【0131】
［００１５０］ 上記の積層構造及び方法は、概して、実質的に同じ垂直配向を有する埋め込み型半導体ダイ及びデバイスを含み、その活性面は、積層構造の同じ方向又は側面を向く。しかしながら、半導体ダイ及び他のデバイスは、異なる（例えば、反対の）配向を有する上述の構造内に埋め込まれてもよいことが更に企図される。図１９は、埋め込み半導体ダイ又は他のデバイスが、異なる層（例えば、レベル）間で異なる垂直配向を有する、例示的積層３Ｄ構造２０００を形成する代表的方法１９００のフロー図を示す。図２０Ａ－２０Ｆは、方法１９００の異なる段階における積層３Ｄ構造２０００の断面図を概略的に示す。したがって、図１９及び図２０Ａ－２０Ｆは、明確にするために本明細書でまとめて説明される。方法１３００と同様に、図１９及び２０Ａ－２０Ｆを参照して図示される方法はまた、「ビルドアップスタッキング」として説明されうる。
【0132】
［００１５１］ 概して、方法１９００は、工程１９０２及び図２０Ａで始まり、ベース層２０１０が、デバイスの別の層と統合されるように、再構成基板１０００ａの所望の表面上に形成される。再構成基板１０００ａは、シリコン基板３０２ａから形成され、その中にパターニングされた空洞３０５ａ及びビア３０３ａを有する構造フレームを含む、上述のフィーチャーのすべてを含みうる。ベース層２０１０は、ベース層１４１０と実質的に類似し、図１３及び図１４Ａ－図１４Ｄを参照して上述したのと同じ材料でかつ同じ方法によって形成されうる。
【0133】
［００１５２］ 図２０Ａに示すように、ベース層２０１０は、その上に単一の再分配層１２５８ａを有する主要面１００７上に形成される。単一の再分配層１２５８ａを有するものとして示されているが、再構成基板１０００ａは、その任意の所望の表面上に形成された１つより多い又は少ない再分配層を有しうる。概して、ベース層２０１０は、半導体ダイ６２６ａの活性面６２８ａが向いている（例えば、それに向かって配向されている）側に対応する再構成基板１０００ａの表面上に形成される。本実施例では、活性面６２８ａは、基板３０２ａの側面６７７に向かって配向される。
【0134】
［００１５３］ 工程１９０４及び図２０Ｂでは、構造化基板３０２ｂが位置合わせされ、再構成基板１０００ａ上に形成されたベース層２０１０上に載置される。概して、構造化基板３０２ｂは、再構成基板１０００ａの基板３０２ａと実質的に同じ寸法を有する。方法１３００を参照して説明したように、第２の構造化基板３０２ｂは、ビア３０３ｂ及び空洞３０５ｂを含む、その中にパターニングされた任意の所望のフィーチャーを含みうる。いくつかの実施形態では、基板３０２ｂは、酸化物層３１４又は金属クラッド層３１５を更に含む。載置中に、基板３０２ｂに形成されたビア３０３ｂが再分配接続１２４４ａ又は相互接続１０４４ａの接点と位置合わせされるように、基板３０２ｂは、再構成基板１０００ａと位置合わせされる。
【0135】
［００１５４］ 工程１９０６では、各々が１つ又は複数の半導体ダイ６２６ｂを有する１つ又は複数の個片化されたパッケージ１２００が、空洞３０５ｂ内に載置され、その後積層される。図２０Ｃに示されるように、個片化パッケージ１２００は、半導体ダイ６２６ｂの活性面６２８ｂがベース層２０１０に向いた状態で、空洞３０５ｂ内に載置され、したがって、活性面６２８ａの配向とは反対の配向となる。前述のように、空洞３０５ｂは、異なるタイプの半導体デバイス及び／又はダイを内部に有するパッケージ１２００の載置を可能にするために、任意の所望の横寸法及び形状寸法を有しうる。したがって、半導体ダイ６２６ｂは、互いに同じタイプ又は異なるタイプであり、及び／又は再構成基板１０００ａ内に埋め込まれた半導体ダイ６２６ａでありうる。特定の実施形態では、中間ダイアセンブリ６０２は、個片化されたパッケージ１２００の代わりに、又はそれに加えて、空洞３０５ｂ内に載置されうることが更に企図される。
【0136】
［００１５５］ 基板３０２ｂ内にパッケージ１２００が積層されると、工程１９０８及び図２０Ｄにおいて、絶縁層２０１９が、パッケージ１２００及び基板３０２ｂの上方に形成される。絶縁層２０１９は、絶縁層６１９と実質的に類似であり、上述したものと同じ方法によって同じ材料で形成されうる。したがって、基板３０２の上方に絶縁層２０１９を形成すると、基板３０２ｂの任意の非占有空洞３０５ｂ及びビア３０３ｂが絶縁誘電体材料で充填されるとともに、パッケージ１２００が基板３０２ｂ内に埋め込まれる結果となる。
【0137】
［００１５６］ 工程１９１０－１９１２及び図２０Ｅ－２０Ｆでは、１つ又は複数の相互接続１０４４ｃが、誘電体充填ビア３０３ｂを通して形成され、再構成基板１０００ａの相互接続１０４４ａ又は再分配接続１２４４ａと接続される。加えて、パッケージ１２００の相互接続１０４４ｂをルート変更するために、新しい再分配接続１２４４ｃが絶縁層２０１９に形成されうる。メタライゼーションの前に、１つ又は複数のアセンブリ貫通ビア６０３及び／又は再分配ビア１２０３が、上述のプロセスと同様に、絶縁層２０１９、パッケージ１２００、及び／又はベース層２０１０の誘電体材料を通してレーザ穿孔される。アセンブリ貫通ビア６０３及び／又は再分配ビア１２０３の穿孔は、相互接続１０４４ａ、再分配接続１２４４ａ、及び／又は相互接続１０４４ｂの接点（例えば、上面）を露出させ、相互接続１０４４ｂ及び／又は再分配接続１２４４ｃが直接接触して形成できるようにする。したがって、レーザ穿孔によって下層の導電性フィーチャーを露出させた後に、相互接続１０４４ｃは、再分配接続１２４４ａ及び相互接続１０４４ａの真上かつそれらと接触して（例えば、上述の実施形態で説明したように、導電性材料を成長又はメッキすることによって）形成され、これにより、はんだバンプ又は接触パッドなどの、再構成基板１０００ａと上で統合されたパッケージ１２００との間の中間電気連結構造を利用する必要性を排除しうる。工程１９１２が完了すると、１つ又は複数の追加の再分配層が形成され、及び／又は積層構造２０００の所望の表面上方に積層されたデバイスが形成されうる。
【0138】
［００１５７］ 積層構造１４００、１５００ａ－ｄ、１６００、１７００ａ－ｂ、１８００ａ－ｃ、及び１９００は、従来の積層構造を超えるいくつかの利点を提供する。このような利点には、薄型フォームファクタ及び高いダイ対パッケージ体積比が含まれ、これにより、人工知能（ＡＩ）及び高性能コンピューティング（ＨＰＣ）の増え続ける帯域幅及び電力効率の要求を満たすために、より大きなＩ／Ｏスケーリングが可能になる。構造化シリコンフレームの利用は、３次元集積回路（３Ｄ ＩＣ）アーキテクチャの改善された電気性能、熱管理、及び信頼性のために最適な材料剛性及び熱伝導率を提供する。更に、本明細書に記載されるアセンブリ貫通ビア及びビア－イン－ビア構造（ｖｉａ－ｉｎ－ｖｉａ ｓｔｒｕｃｔｕｒｅ）のための製造方法は、従来のＴＳＶ技術と比較して、比較的低い製造コストで３Ｄ集積のための高い性能及び柔軟性を提供する。
【0139】
［００１５８］ 要約すると、本明細書に記載の実施形態は、有利には、高度な集積半導体デバイスを製造するための、再構成基板形成及びウエハ間スタッキングの改善された方法を提供する。上述の方法を利用することによって、高アスペクト比フィーチャーがガラス及び／又はシリコン基板上に形成され、したがって、２Ｄ及び３Ｄ統合のためのより薄くより狭い再構成基板の経済的な形成が可能になる。本明細書に記載の薄くて小さいフォームファクタの再構成基板及び再構成基板スタックは、高いＩ／Ｏ密度及び改善された帯域幅及び電力といった利点だけではなく、集積半導体デバイスの大量生産においてフィーチャーの損傷を生じやすい、単一ダイのフリップチップ取り付け、ワイヤ結合、及びオーバーモールディングのステップを排除することによって、両面メタライゼーション及び高い生産歩留まりを有するより経済的な製造の利点も提供する。
【0140】
［００１５９］ 上記は本開示の実施形態を対象としているが、本開示の他の実施形態及び更なる実施形態が、その基本的な範囲から逸脱せずに考案されてもよく、その範囲は以下の特許請求の範囲によって決定される。
【図1】
【図2】
【図3-1】
【図3-2】
【図4A】
【図4B】
【図5】
【図6-1】
【図6-2】
【図6-3】
【図6-4】
【図7】
【図8-1】
【図8-2】
【図8-3】
【図9】
【図10-1】
【図10-2】
【図10-3】
【図10-4】
【図10-5】
【図11】
【図12-1】
【図12-2】
【図12-3】
【図12-4】
【図12-5】
【図12-6】
【図12-7】
【図12-8】
【図13】
【図14A】
【図14B】
【図14C】
【図14D】
【図15A】
【図15B】
【図15C】
【図16】
【図17A】
【図17B】
【図18】
【図19】
【図20A】
【図20B】
【図20C】
【図20D】
【図20E】
【図20F】
【手続補正書】
【提出日】2023-10-12
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
パッケージアセンブリであって、
第２の表面の反対側にある第１の表面を有するフレームであって、前記フレームが、
ケイ素を含む第１の材料を含むフレーム材料、
半導体ダイが内部に配置された少なくとも１つの空洞、
前記第１の表面から前記第２の表面まで前記フレームを通って延びる開口部を画定するビア表面を含むビア、及び
前記フレーム上に形成された金属クラッド層であって、前記金属クラッド層が少なくとも前記第１の表面、前記第２の表面、及び前記ビア表面と接触する、金属クラッド層
を更に含む、フレームと、
前記フレームの前記第１の表面及び前記第２の表面の上方に配置された絶縁層であって、前記絶縁層が、前記半導体ダイの各側面の少なくとも一部と接触する、絶縁層と、
前記ビア内に配置された電気的相互接続であって、前記絶縁層が、前記ビア表面と前記電気的相互接続との間に配置される、電気的相互接続と
を含む、パッケージアセンブリ。
第２の表面の反対側にある第１の表面を有するフレームであって、前記フレームが、
ケイ素を含む第１の材料を含むフレーム材料、
半導体ダイが内部に配置された少なくとも１つの空洞、
前記第１の表面から前記第２の表面まで前記フレームを通って延びる開口部を画定するビア表面を含むビア、及び
前記フレーム上に形成された金属クラッド層であって、前記金属クラッド層が少なくとも前記第１の表面、前記第２の表面、及び前記ビア表面と接触する、金属クラッド層
を更に含む、フレームと、
前記フレームの前記第１の表面及び前記第２の表面の上方に配置された絶縁層であって、前記絶縁層が、前記半導体ダイの各側面の少なくとも一部と接触する、絶縁層と、
前記ビア内に配置された電気的相互接続であって、前記絶縁層が、前記ビア表面と前記電気的相互接続との間に配置される、電気的相互接続と
を含む、パッケージアセンブリ。
【請求項2】
前記第１の材料が、炭化ケイ素、又は窒化ケイ素を含む、請求項１に記載のパッケージアセンブリ。
【請求項3】
前記少なくとも１つの空洞が前記第１の表面から前記第２の表面まで延びる、請求項１に記載のパッケージアセンブリ。
【請求項4】
前記絶縁層が、前記ビア及び前記少なくとも１つの空洞を通って前記第１の表面から前記第２の表面まで延びる、請求項１に記載のパッケージアセンブリ。
【請求項5】
前記絶縁層がエポキシ樹脂材料を含む、請求項１に記載のパッケージアセンブリ。
【請求項6】
前記エポキシ樹脂材料が、約４０ｎｍと約１．５μｍとの間のサイズの範囲に及ぶセラミック粒子を更に含む、請求項５に記載のパッケージアセンブリ。
【請求項7】
前記セラミック粒子が、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）、窒化ケイ素（Ｓｉ３Ｎ４）、Ｓｒ２Ｃｅ２Ｔｉ５Ｏ１６セラミック、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、ウォラストナイト（ＣａＳｉＯ３）、酸化ベリリウム（ＢｅＯ）、二酸化セリウム（ＣｅＯ２）、窒化ホウ素（ＢＮ）、酸化カルシウム銅チタン（ＣａＣｕ３Ｔｉ４Ｏ１２）、酸化マグネシウム（ＭｇＯ）、二酸化チタン（ＴｉＯ２）、及び酸化亜鉛（ＺｎＯ）の１つ又は複数を含む、請求項６に記載のパッケージアセンブリ。
【請求項8】
前記金属クラッド層が更に、前記少なくとも１つの空洞の１つ又は複数の側壁と接触する、請求項１に記載のパッケージアセンブリ。
【請求項9】
前記金属クラッド層が、ニッケル、アルミニウム、金、コバルト、銀、パラジウム、又はスズの純金属層を含む、請求項１に記載のパッケージアセンブリ。
【請求項10】
前記金属クラッド層が、ニッケル、アルミニウム、金、コバルト、銀、パラジウム、又はスズの合金を含む、請求項１に記載のパッケージアセンブリ。
【請求項11】
前記金属クラッド層が、前記絶縁層を通って配置された１つ又は複数のクラッド接続に直接連結される、請求項１に記載のパッケージアセンブリ。
【請求項12】
前記金属クラッド層が、外部基準電圧又は接地に電気的に結合されるように構成された基準層である、請求項１に記載のパッケージアセンブリ。
【請求項13】
前記金属クラッド層が、前記フレーム上に形成された第１の金属層と、前記第１の金属層上に形成された第２の金属層とを含む、請求項１に記載のパッケージアセンブリ。
【請求項14】
パッケージアセンブリであって、
埋め込み型ダイアセンブリであって、
ケイ素を含む第１の材料を含むフレーム、
前記フレームの表面上方に配置された金属クラッド層、
前記フレーム内に配置された１つ又は複数の半導体ダイであって、集積回路が上部に形成された１つ又は複数の半導体ダイ、及び
前記金属クラッド層上に形成された絶縁層であって、セラミック粒子が内部に配置されたエポキシ樹脂材料を含む絶縁層
を含む、埋め込み型ダイアセンブリと、
前記埋め込み型ダイアセンブリの一部分内に配置された１つ又は複数の金属相互接続と
を含む、パッケージアセンブリ。
埋め込み型ダイアセンブリであって、
ケイ素を含む第１の材料を含むフレーム、
前記フレームの表面上方に配置された金属クラッド層、
前記フレーム内に配置された１つ又は複数の半導体ダイであって、集積回路が上部に形成された１つ又は複数の半導体ダイ、及び
前記金属クラッド層上に形成された絶縁層であって、セラミック粒子が内部に配置されたエポキシ樹脂材料を含む絶縁層
を含む、埋め込み型ダイアセンブリと、
前記埋め込み型ダイアセンブリの一部分内に配置された１つ又は複数の金属相互接続と
を含む、パッケージアセンブリ。
【請求項15】
前記フレームが、
前記フレームの第１の表面から前記フレームの第２の表面まで延びる１つ又は複数の空洞であって、前記１つ又は複数の半導体ダイが内部に埋め込まれた１つ又は複数の空洞と、
前記フレームの内部に形成された１つ又は複数のビアであって、前記第１の表面から前記第２の表面まで前記フレームを通って延びる開口部を画定するビア表面をそれぞれ有する１つ又は複数のビアと
を更に含み、前記１つ又は複数の金属相互接続が、前記１つ又は複数のビアを通して配置される、請求項１４に記載のパッケージアセンブリ。
前記フレームの第１の表面から前記フレームの第２の表面まで延びる１つ又は複数の空洞であって、前記１つ又は複数の半導体ダイが内部に埋め込まれた１つ又は複数の空洞と、
前記フレームの内部に形成された１つ又は複数のビアであって、前記第１の表面から前記第２の表面まで前記フレームを通って延びる開口部を画定するビア表面をそれぞれ有する１つ又は複数のビアと
を更に含み、前記１つ又は複数の金属相互接続が、前記１つ又は複数のビアを通して配置される、請求項１４に記載のパッケージアセンブリ。
【請求項16】
前記金属クラッド層が、少なくとも前記第１の表面、前記第２の表面、及び各ビア表面と接触する、請求項１に記載のパッケージアセンブリ。
【請求項17】
前記金属クラッド層が更に、前記１つ又は複数の空洞の１つ又は複数の側壁と接触する、請求項１６に記載のパッケージアセンブリ。
【請求項18】
前記金属クラッド層が、ニッケル、アルミニウム、金、コバルト、銀、パラジウム、又はスズの合金又は純金属層を含む、請求項１５に記載のパッケージアセンブリ。
【請求項19】
パッケージアセンブリであって、
埋め込み型ダイアセンブリであって、
ケイ素を含む第１の材料を含むフレーム、
前記フレームの上方に形成されたニッケルクラッド層、
前記フレーム内に配置された１つ又は複数の半導体ダイ、
前記フレーム上に形成された第１の絶縁層であって、セラミック粒子を含むエポキシ樹脂材料を含む第１の絶縁層、
前記フレーム又は前記第１の絶縁層を通して配置された１つ又は複数の電気的相互接続、及び
前記ニッケルクラッド層に連結され且つ前記第１の絶縁層を通って配置された１つ又は複数のクラッド接続
を含む、埋め込み型ダイアセンブリと、
前記埋め込み型ダイアセンブリ上に形成された再分配層であって、
前記第１の絶縁層上に形成された第２の絶縁層、及び
前記第２の絶縁層を通って配置された１つ又は複数の電気的再分配接続
を含む、再分配層と
を含む、パッケージアセンブリ。
埋め込み型ダイアセンブリであって、
ケイ素を含む第１の材料を含むフレーム、
前記フレームの上方に形成されたニッケルクラッド層、
前記フレーム内に配置された１つ又は複数の半導体ダイ、
前記フレーム上に形成された第１の絶縁層であって、セラミック粒子を含むエポキシ樹脂材料を含む第１の絶縁層、
前記フレーム又は前記第１の絶縁層を通して配置された１つ又は複数の電気的相互接続、及び
前記ニッケルクラッド層に連結され且つ前記第１の絶縁層を通って配置された１つ又は複数のクラッド接続
を含む、埋め込み型ダイアセンブリと、
前記埋め込み型ダイアセンブリ上に形成された再分配層であって、
前記第１の絶縁層上に形成された第２の絶縁層、及び
前記第２の絶縁層を通って配置された１つ又は複数の電気的再分配接続
を含む、再分配層と
を含む、パッケージアセンブリ。
【外国語明細書】