特開 2023-18232 半導体記憶装置及び半導体記憶装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023018232

(43)【公開日】2023-02-08

(54)【発明の名称】半導体記憶装置及び半導体記憶装置の製造方法

(51)【国際特許分類】

   H10B 41/30 20230101AFI20230201BHJP

   H10B 69/00 20230101ALI20230201BHJP

   H01L 21/336 20060101ALI20230201BHJP

   G11C 11/00 20060101ALI20230201BHJP

   G11C 16/04 20060101ALI20230201BHJP

【ＦＩ】

H01L27/11521

H01L27/115

H01L29/78 371

G11C11/00 100

G11C16/04 143

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021122186

(22)【出願日】2021-07-27

(71)【出願人】

【識別番号】308033711

【氏名又は名称】ラピスセミコンダクタ株式会社

(74)【代理人】

【識別番号】100079119

【弁理士】

【氏名又は名称】藤村 元彦

(72)【発明者】

【氏名】森 徹

【テーマコード（参考）】

5B225

5F083

5F101

【Ｆターム（参考）】

5B225BA09

5B225BA14

5B225CA06

5B225EA01

5B225EB01

5B225FA07

5F083CR12

5F083EP02

5F083EP22

5F083EP42

5F083EP47

5F083EP48

5F083ER03

5F083ER14

5F083GA09

5F083JA03

5F083JA19

5F083JA32

5F083JA39

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083MA06

5F083MA16

5F083NA01

5F083PR03

5F083PR21

5F083PR22

5F083ZA14

5F101BA02

5F101BB02

5F101BC02

5F101BD02

5F101BE07

5F101BH02

5F101BH14

(57)【要約】

【課題】面積当たりの容量が大きい半導体記憶装置を提供する。
【解決手段】繰り返し書き換え可能な単層ゲート型の複数の第１のメモリセル及び一度のみ書き込みが可能な複数の第２のメモリセルを含む複数のメモリセルからなるメモリセルアレイが１の面に形成された半導体基板を有する半導体記憶装置であって、複数のメモリセルの各々は、データ書き込み時に電圧が印加される第１導電型の第１のアクティブ領域と、データ読み出し時に電圧が印加される第２導電型の第２のアクティブ領域と、第２のアクティブ領域を挟んで第１のアクティブ領域と対向する位置に設けられた第１導電型の第３のアクティブ領域と、第１、第２及び第３のアクティブ領域の上面に跨って半導体基板の１の面に延在するように形成されたフローティングゲートと、を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

繰り返し書き換え可能な単層ゲート型の複数の第１のメモリセル及び一度のみ書き込みが可能な複数の第２のメモリセルを含む複数のメモリセルからなるメモリセルアレイが１の面に形成された半導体基板を有する半導体記憶装置であって、
前記複数のメモリセルの各々は、
前記半導体基板の前記１の面において前記複数のメモリセルの各々に設けられ、前記複数のメモリセルの各々へのデータ書き込み時に電圧が印加される第１導電型の第１のアクティブ領域と、
前記半導体基板の前記１の面において前記複数のメモリセルの各々に設けられ、前記複数のメモリセルの各々からのデータ読み出し時に電圧が印加される前記第１導電型とは反対導電型の第２のアクティブ領域と、
前記半導体基板の前記１の面において前記複数のメモリセルの各々に設けられ、前記第２のアクティブ領域を挟んで前記第１のアクティブ領域と対向する位置に設けられた前記第１導電型の第３のアクティブ領域と、
前記第１のアクティブ領域の上面、前記第２のアクティブ領域の上面、及び前記第３のアクティブ領域の上面に跨って、前記半導体基板の前記１の面上に延在するようにそれぞれ形成されたフローティングゲートと、
を含むことを特徴とする半導体記憶装置。

【請求項2】

前記複数の第１のメモリセルは前記１の面の第１の領域に配列されて第１のメモリセルアレイを形成し、前記複数の第２のメモリセルは前記１の面の第２の領域に配列されて第２のメモリセルアレイを形成していることを特徴とする請求項１に記載の半導体記憶装置。

【請求項3】

前記半導体基板の前記１の面上において、前記複数の第１のメモリセルの各々を覆うように形成されたパッシベーション膜と、
前記パッシベーション膜上に形成されたウエハコート膜と、
をさらに有し、
前記第２のメモリセルの各々上には、前記パッシベーション膜のみが形成されておりかつ前記ウェハコート膜が形成されていないか、または前記パッシベーション膜及び前記ウェハコート膜の両方が形成されていないことを特徴とする請求項１又は２に記載の半導体記憶装置。

【請求項4】

前記第２のメモリセルは、ヒューズ型のメモリ又はＯＴＰメモリとして構成されていることを特徴とする請求項１から３のいずれか１に記載の半導体記憶装置。

【請求項5】

単層ゲート型の複数の第１のメモリセルからなるメモリセルアレイが形成された第１の領域と、複数の第２のメモリセルからなるメモリセルアレイが形成された第２の領域と、が１の面に形成された半導体基板を有する半導体記憶装置であって、
前記半導体基板の前記１の面に設けられ、前記複数の第１のメモリセル及び前記複数の第２のメモリセルの各々へのデータ書き込み時に電圧が印加される第１導電型の第１のアクティブ領域と、
前記半導体基板の前記１の面において前記複数の第１のメモリセル及び前記複数の第２のメモリセルの各々に設けられ、前記複数の第１のメモリセル及び前記複数の第２のメモリセルの各々からのデータ読み出し時に電圧が印加される前記第１導電型とは反対導電型の第２のアクティブ領域と、
前記半導体基板の前記１の面において前記複数の第１のメモリセル及び前記複数の第２のメモリセルの各々に設けられ、前記第２のアクティブ領域を挟んで前記第１のアクティブ領域と対向する位置に設けられた前記第１導電型の第３のアクティブ領域と、
前記半導体基板の前記１の面上において前記複数の第１のメモリセル及び前記複数の第２のメモリセルの各々に設けられ、前記第１のアクティブ領域の上面、前記第２のアクティブ領域の上面、及び前記第３のアクティブ領域の上面に跨って、前記半導体基板の前記１の面上に延在するようにそれぞれ形成されたフローティングゲートと、
前記半導体基板の前記１の面上の前記第１の領域において、前記複数の第１のメモリセルの各々を覆うように形成されたパッシベーション膜と、
前記パッシベーション膜上に形成されたウエハコート膜と、
を有し、
前記半導体基板の前記１の面上の前記第２の領域には、前記パッシベーション膜のみが形成されておりかつ前記ウェハコート膜が形成されていないか、または前記パッシベーション膜及び前記ウェハコート膜の両方が形成されていないことを特徴とする半導体記憶装置。

【請求項6】

繰り返し書き換え可能な第１のメモリセル及び一度のみ書き込みが可能な第２のメモリセルを含む複数のメモリセルからなるメモリセルアレイが１の面に形成された半導体基板を有する半導体記憶装置の製造方法であって、
前記半導体基板の前記１の面の第１の領域から内部に向かって延在するように第１導電型のウェルを形成することにより第１のアクティブ領域を形成するとともに、前記半導体基板の前記１の面の前記第１の領域とは離隔した第３の領域から内部に向かって延在するように前記第１導電型のウェルを形成して第３のアクティブ領域を形成するステップと、
前記半導体基板の前記１の面の前記第１の領域と前記第３の領域との間に位置する第２の領域から内部に向かって延在するように、前記第１導電型とは逆極性の第２導電型のウェルを形成することにより第２のアクティブ領域を形成するステップと、
前記第１の領域の上面、前記第２の領域の上面及び前記第３の領域の上面に跨って前記半導体基板の前記１の面上に延在するように導体層を形成することによりフローティングゲートを形成するステップと、
前記第１のアクティブ領域、前記第２のアクティブ領域、前記第３のアクティブ領域及び前記フローティングゲートの表面を覆うようにパッシベーション膜を形成し、前記第２のメモリ領域における前記パッシベーション膜を除去するステップと、
前記パッシベーション膜の表面にイミド膜を形成するステップと、
前記半導体基板の前記１の面の前記第２の領域に紫外線を照射するステップと、
を含むことを特徴とする半導体装置の製造方法。

【請求項7】

繰り返し書き換え可能な第１のメモリセル及び一度のみ書き込みが可能な第２のメモリセルを含む複数のメモリセルからなるメモリセルアレイが１の面に形成された半導体基板を有する半導体記憶装置の製造方法であって、
前記半導体基板の前記１の面の第１の領域から内部に向かって延在するように第１導電型のウェルを形成することにより第１のアクティブ領域を形成するとともに、前記半導体基板の前記１の面の前記第１の領域とは離隔した第３の領域から内部に向かって延在するように前記第１導電型のウェルを形成して第３のアクティブ領域を形成するステップと、
前記半導体基板の前記１の面の前記第１の領域と前記第３の領域との間に位置する第２の領域から内部に向かって延在するように、前記第１導電型とは逆極性の第２導電型のウェルを形成することにより第２のアクティブ領域を形成するステップと、
前記第１の領域の上面、前記第２の領域の上面及び前記第３の領域の上面に跨って前記半導体基板の前記１の面上に延在するように導体層を形成することによりフローティングゲートを形成するステップと、
前記第１のアクティブ領域、前記第２のアクティブ領域、前記第３のアクティブ領域及び前記フローティングゲートの表面を覆うようにパッシベーション膜を形成するステップと、
前記パッシベーション膜の表面のうち前記第２のメモリ領域を除く領域にイミド膜を形成するステップと、
前記半導体基板の前記１の面の前記第２の領域に紫外線を照射するステップと、
を含むことを特徴とする半導体装置の製造方法。

【請求項8】

繰り返し書き換え可能な第１のメモリセル及び一度のみ書き込みが可能な第２のメモリセルを含む複数のメモリセルからなるメモリセルアレイが１の面に形成された半導体基板を有する半導体記憶装置の製造方法であって、
半導体基板の１の面の第１の領域から内部に向かって延在するように第１導電型のウェルを形成することにより第１のアクティブ領域を形成するとともに、前記半導体基板の前記１の面の前記第１の領域とは離隔した第３の領域から内部に向かって延在するように前記第１導電型のウェルを形成して第３のアクティブ領域を形成するステップと、
前記半導体基板の前記１の面の前記第１の領域と前記第３の領域との間に位置する第２の領域から内部に向かって延在するように、前記第１導電型とは逆極性の第２導電型のウェルを形成することにより第２のアクティブ領域を形成するステップと、
前記第１の領域の上面、前記第２の領域の上面及び前記第３の領域の上面に跨って前記半導体基板の前記１の面上に延在するように導体層を形成することによりフローティングゲートを形成するステップと、
前記半導体基板の前記１の面に紫外線を照射するステップと、
前記第１のアクティブ領域、前記第２のアクティブ領域、前記第３のアクティブ領域及び前記フローティングゲートの表面を覆うようにパッシベーション膜を形成するステップと、
前記パッシベーション膜の表面にイミド膜を形成するステップと、
を含むことを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置、特に単層ポリシリコン型の不揮発性メモリを含む半導体記憶装置及びその製造方法に関する。

【背景技術】

【0002】

フローティングゲート内の電荷の蓄積状態を変化させることによりデータの記憶及び消去を行う不揮発性メモリとして、単層ポリシリコン型の不揮発性メモリが知られている（例えば、特許文献１）。単層ポリシリコン型の不揮発性メモリでは、ワードライン及びトンネルラインの容量結合の結合比に応じてデータの書込及び消去を行うことを特徴としている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－６２０６５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記のような単層ポリシリコン型の不揮発性メモリは、単層のポリシリコンにより構成されているためＦＬＡＳＨ（登録商標）メモリ等の他のメモリと比べて製造コストが低く、またロジック回路を混載しやすいという利点がある。しかしながら、ＦＬＡＳＨメモリ等の他のメモリと比べると記憶容量に対するセル面積が大きいため、大容量のメモリチップに搭載するには不向きであるという問題があった。

【0005】

本発明は、上記問題点に鑑みてなされたものであり、面積当たりの容量が大きい半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明に係る半導体記憶装置は、繰り返し書き換え可能な単層ゲート型の複数の第１のメモリセル及び一度のみ書き込みが可能な複数の第２のメモリセルを含む複数のメモリセルからなるメモリセルアレイが１の面に形成された半導体基板を有する半導体記憶装置であって、 前記複数のメモリセルの各々は、前記半導体基板の前記１の面において前記複数のメモリセルの各々に設けられ、前記複数のメモリセルの各々へのデータ書き込み時に電圧が印加される第１導電型の第１のアクティブ領域と、前記半導体基板の前記１の面において前記複数のメモリセルの各々に設けられ、前記複数のメモリセルの各々からのデータ読み出し時に電圧が印加される前記第１導電型とは反対導電型の第２のアクティブ領域と、前記半導体基板の前記１の面において前記複数のメモリセルの各々に設けられ、前記第２のアクティブ領域を挟んで前記第１のアクティブ領域と対向する位置に設けられた前記第１導電型の第３のアクティブ領域と、前記第１のアクティブ領域の上面、前記第２のアクティブ領域の上面、及び前記第３のアクティブ領域の上面に跨って、前記半導体基板の前記１の面上に延在するようにそれぞれ形成されたフローティングゲートと、を含むことを特徴とする。

【0007】

本発明に係る半導体装置の製造方法は、繰り返し書き換え可能な第１のメモリセル及び一度のみ書き込みが可能な第２のメモリセルを含む複数のメモリセルからなるメモリセルアレイが１の面に形成された半導体基板を有する半導体記憶装置の製造方法であって、前記半導体基板の前記１の面の第１の領域から内部に向かって延在するように第１導電型のウェルを形成することにより第１のアクティブ領域を形成するとともに、前記半導体基板の前記１の面の前記第１の領域とは離隔した第３の領域から内部に向かって延在するように前記第１導電型のウェルを形成して第３のアクティブ領域を形成するステップと、前記半導体基板の前記１の面の前記第１の領域と前記第３の領域との間に位置する第２の領域から内部に向かって延在するように、前記第１導電型とは逆極性の第２導電型のウェルを形成することにより第２のアクティブ領域を形成するステップと、前記第１の領域の上面、前記第２の領域の上面及び前記第３の領域の上面に跨って前記半導体基板の前記１の面上に延在するように導体層を形成することによりフローティングゲートを形成するステップと、前記第１のアクティブ領域、前記第２のアクティブ領域、前記第３のアクティブ領域及び前記フローティングゲートの表面を覆うようにパッシベーション膜を形成し、前記第２のメモリ領域における前記パッシベーション膜を除去するステップと、前記パッシベーション膜の表面にイミド膜を形成するステップと、前記半導体基板の前記１の面の前記第２の領域に紫外線を照射するステップと、を含むことを特徴とする。

【発明の効果】

【0008】

本発明の半導体記憶装置によれば、面積当たりの容量が大きい半導体記憶装置を提供することが可能となる。

【図面の簡単な説明】

【0009】

【図1】半導体記憶装置の構成を示す上面図である。

【図2】第１メモリの上面図である。

【図3】図２の第１メモリの３－３線に沿った断面図である。

【図4】実施例１の半導体記憶装置における第２メモリの断面図である。

【図5】実施例１の半導体記憶装置の製造工程を示すフローチャートである。

【図6A】素子分離層形成工程における半導体記憶装置の断面図である。

【図6B】Ｐ型ウェル領域形成工程における半導体記憶装置の断面図である。

【図6C】ゲートポリシリコン形成工程における半導体記憶装置の断面図である。

【図6D】配線層形成工程における半導体記憶装置の断面図である。

【図6E】ＷＣ形成工程における半導体記憶装置の断面図である。

【図7】ＵＶ照射後、書き込み後及び消去後のセル電流を示す図である。

【図8】実施例２の半導体記憶装置における第２メモリの断面図である。

【図9】実施例２の半導体記憶装置の製造工程を示すフローチャートである。

【図10】実施例３の半導体記憶装置における第２メモリの断面図である。

【図11】実施例３の半導体記憶装置の製造工程を示すフローチャートである。

【発明を実施するための形態】

【0010】

以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。

【実施例0011】

図１は、本発明の実施例１に係る半導体記憶装置１００を素子形成面（１の面）の上方から見た上面図である。半導体記憶装置１００は、メモリセルが複数配列された構造を有する。本実施例の半導体記憶装置１００は、繰り返し書き換え可能な不揮発性のメモリセルを搭載する領域である書換可能メモリ領域Ａ１と、一回のみの書込みが可能なメモリセルを搭載するＲＯＭ領域Ａ２と、を有する。書換可能メモリ領域Ａ１及びＲＯＭ領域Ａ２の各々において複数のメモリセルが配列され、メモリセルアレイが形成されている。

【0012】

図２は、半導体記憶装置１００の書換可能メモリ領域Ａ１に搭載されたメモリセルのうちの１つである第１メモリ２００、及びＲＯＭ領域Ａ２に搭載されたメモリセルのうちの１つである第２メモリ３００の上面図である。ここでは、第１メモリ２００の表面に形成されたＰＶ窒化膜及びウエハコートの図示を省略している。

【0013】

第１メモリ２００は、単層ポリシリコン型の書き換え可能な不揮発性半導体メモリとして用いられるメモリセルである。第２メモリ３００は、ＯＴＰ（One Time Programmable）メモリ又はヒューズ型メモリからなる一回のみの書き込みが可能なメモリとして用いられるメモリセルである。

【0014】

第１メモリ２００は、Ｓｉ（シリコン）基板等からなる半導体基板によって構成されており、その素子形成面を含む表層部には、第１のアクティブ領域１１、第２のアクティブ領域１２及び第３のアクティブ領域１３が形成されている。

【0015】

第１のアクティブ領域１１は、第１導電型であるＮ型のウェル領域から構成され、データの書き込み時に所定の書込電圧の印加を受ける書き込み用のアクティブ領域である。第１のアクティブ領域１１は、図１に示す書換可能メモリ領域Ａ１からＲＯＭ領域Ａ２に亘って延伸する帯状の形状を有する。

【0016】

第１メモリ２００の素子搭載面には、第１のアクティブ領域１１の延伸方向に沿って配線されたワード線ＷＬが設けられている。ワード線ＷＬは、第１のアクティブ領域１１に接続されている。

【0017】

第２のアクティブ領域１２は、第１導電型とは反対導電型の第２導電型であるＰ型のウェル領域から構成され、データ読み出し時に所定の読出電圧の印加を受ける読み出し用のアクティブ領域である。第２のアクティブ領域１２は、上面視で、第１のアクティブ領域１１の延伸方向に平行な方向に延伸する長方形の形状を有する。第２のアクティブ領域１２の表面には、タングステン等の導電体から構成される一対のコンタクトＣＴが設けられ、各々のコンタクトＣＴを介してセレクタ線ＳＬ及びビット線ＢＬに接続されている。

【0018】

第３のアクティブ領域１３は、第１導電型であるＮ型のウェル領域から構成され、データの消去時に所定の消去電圧の印加を受ける消去用のアクティブ領域である。

【0019】

第１メモリ２００の表面には、単層のポリシリコン（ゲートポリシリコン）からなる導電層であるフローティングゲート２１が設けられている。フローティングゲート２１は、第１のアクティブ領域１１、第２のアクティブ領域１２及び第３のアクティブ領域１３の上面に亘り、且つ各々の表面の一部を露出するように配置されている。

【0020】

フローティングゲート２１は、第１のアクティブ領域１１の表面の一部を覆う上面視で矩形形状を有する書き込み領域部ＷＣと、第３のアクティブ領域１３の表面の一部を覆う上面視で矩形形状を有する消去領域部ＥＣと、第２のアクティブ領域１２の表面を横断するように書き込み領域部ＷＣと消去領域部ＥＣとを接続する帯状の読み出し領域部ＤＣと、から構成されている。

【0021】

また、第１メモリ２００の表面には、単層のポリシリコンからなるセレクタゲート２２が設けられている。セレクタゲート２２は、上面視で長方形の形状を有し、長手方向が第２のアクティブ領域１２の表面を横断するように配置されている。

【0022】

第１メモリ２００の素子搭載面には、第１のアクティブ領域１１の延伸方向に沿って配線されたワード線ＷＬが設けられている。ワード線ＷＬは、第１のアクティブ領域１１に接続されている。また、ワード線ＷＬと平行に配線ＴＬが設けられ、第３のアクティブ領域１３に接続されている。

【0023】

また、第２のアクティブ領域１２の延伸方向に沿って、セレクタ線ＳＬ及びビット線ＢＬが配線されている。第２のアクティブ領域１２の表面には、タングステン等の導電体から構成される一対のコンタクトＣＴが第２のアクティブ領域１２とフローティングゲート２１との交差位置を挟んで対向するように設けられている。セレクタ線ＳＬ及びビット線ＢＬは、当該一対のコンタクトＣＴを介して第２のアクティブ領域１２に接続されている。

【0024】

なお、第２メモリ３００は、表面にＰＶ窒化膜及びウエハコートが形成されていない点を除き、第１メモリ２００と同様の上面構成を有する。

【0025】

図３は、図２の３－３線に沿った断面図である。第１メモリ２００は、半導体基板３０に形成された第１ウェル領域３１、第２ウェル領域３２及び第３ウェル領域３３から構成されている。

【0026】

第１ウェル領域３１は、データ書き込みのためのアクティブ領域である第１のアクティブ領域１１を構成するＮ型ウェル領域である。第２ウェル領域３２は、データ読み出しのためのアクティブ領域である第２のアクティブ領域１２を構成するＰ型ウェル領域である。また、第３ウェル領域３３は、データ消去のためのアクティブ領域である第３のアクティブ領域１３Ａ及び１３Ｂを構成するＮ型ウェル領域である。

【0027】

各ウェル領域の表層部の間の領域には、素子分離層３４が形成されている。素子分離層３４は、隣接するウェル領域の間に設けられた溝に酸化膜を埋め込むことにより形成された、ＳＴＩ（Shallow Trench Isolation）構造を有する絶縁層である。

【0028】

半導体基板３０の表面には、シリコン酸化膜からなるトンネル酸化膜３５が形成され、トンネル酸化膜３５上にはフローティングゲート２１が形成されている。

【0029】

第１ウェル領域３１のフローティングゲート２１によって覆われた部分は、第１メモリ２００によって構成されるメモリセルにデータの書き込み及び消去を行う際のコントロールゲートとして機能するウェル領域である。第３ウェル領域３３のフローティングゲート２１によって覆われた部分は、メモリセルにデータの書き込み及び消去を行う際のトンネルゲートとして機能するウェル領域である。

【0030】

第１ウェル領域３１及び第３ウェル領域３３の表面には、それぞれワード線ＷＬ及び配線ＴＬに相当するメタル配線ＭＴが接続されている。また、半導体基板３０の表面には、フローティングゲート２１の表面と各ウェル領域の表面とを覆うように絶縁層３６が形成されている。

【0031】

絶縁層３６の上部には、メタル配線ＭＴ及び絶縁層３６を覆うようにパッシベーション膜３７が形成されている。パッシベーション膜３７は、例えば窒化シリコン（ＳｉＮ）から構成されている。

【0032】

パッシベーション膜３７の上部には、ウエハコート３８が形成されている。ウエハコート３８は、ポリイミド（Polyimide）からなるイミド膜によって構成されている。

【0033】

図４は、図２の４－４線に沿った断面図である。第２メモリ３００は、図３の第１メモリ２００とは異なり、絶縁層３６の上部にパッシベーション膜３７及びウエハコート３８が形成されていない。それ以外の点については、第２メモリ３００は第１メモリ２００と共通の断面構成を有するため、ここでは説明を省略する。

【0034】

図２及び図３に示す第１メモリ２００では、データの書き込み時にコントロールゲートを構成する第１のアクティブ領域１１に電圧Ｖｗ（Ｖｗ＞０Ｖ）を印加し、トンネルゲートを構成する第３のアクティブ領域１３に電圧０Ｖを印加し、読み出しゲートを構成する第２のアクティブ領域１２に中間電圧Ｖｃ（０Ｖ＜Ｖｃ＜Ｖｗ）を印加する。これにより、第３ウェル領域３３からフローティングゲート２１に電荷が注入される。また、データの消去時には第１のアクティブ領域１１に電圧０Ｖ、第３のアクティブ領域１３に電圧Ｖｗ、第２のアクティブ領域１２に中間電圧Ｖｃをそれぞれ印加する。これによりフローティングゲート２１の電位が下降し、フローティングゲート２１に蓄積されていた電荷が第３ウェル領域３３へと移動する。

【0035】

一方、第２メモリ３００は一回のみデータの書き込みが可能な不揮発性半導体メモリである。第２メモリ３００がヒューズ型メモリである場合、トリミングによって第２メモリ３００への書き込みを行う。一方、第２メモリ３００がＯＴＰメモリである場合、第１メモリ２００と同様の電圧印加により、ＲＯＭ書き込みを行う。

【0036】

次に、本実施例の半導体メモリ１００の製造方法について、図５に示す製造フローに沿って、図６Ａ～６Ｅの断面図を参照しつつ説明する。

【0037】

まず、Ｓｉ基板等からなる半導体基板４１の表面にエッチングを行い、トレンチ（溝）を形成する。そして、形成した溝にＣＶＤ（Chemical Vapor Deposition）法によってＳｉＯ_２等の絶縁膜を形成する。これにより、図６Ａに示すような素子分離層４２が形成される（ＳＴＥＰ１０１）。

【0038】

次に、フォトリソグラフィによりパターニングしたレジスト膜を半導体基板４１の表面に形成し、イオン注入により第１導電型（本実施例では、Ｎ型）の不純物として例えばＰ＋（リン）或いはＡｓ＋（ヒ素）を注入する。これにより、Ｎ型ウェル領域４３が形成される（ＳＴＥＰ１０２）。

【0039】

また、レジスト膜を形成し、第２導電型（本実施例では、Ｐ型）の不純物を注入する。これにより、図６Ｂに示すように、Ｐ型ウェル領域４４が形成される（ＳＴＥＰ１０３）。

【0040】

次に、熱酸化法により、Ｎ型ウェル領域４３、Ｐ型ウェル領域４４及び素子分離層４２が形成された半導体基板４１の表面にシリコン酸化膜を形成する。これにより、トンネル酸化膜４５が形成される（ＳＴＥＰ１０４）。

【0041】

次に、ＣＶＤ法によりトンネル酸化膜４５の表面を覆うようにポリシリコン膜を形成する。また、ＣＶＤ法により、ポリシリコン膜の側部にサイドウォールを形成する。これにより、図６Ｃに示すように、ゲートポリシリコン４６及びサイドウォール４７が形成される（ＳＴＥＰ１０５）。

【0042】

次に、ＣＶＤ法により、半導体基板３０及びゲートポリシリコン４６の表面を覆うようにＮＳＧ膜及びＰＳＧ膜を順次堆積し、絶縁層４８を形成する（ＳＴＥＰ１０６）。

【0043】

次に、スパッタ法により導電膜を堆積後、フォトリソグラフィ及びドライエッチングにより導電膜をパターニングして配線層を形成する。これにより、図６Ｄに示すように、メタル配線ＭＴが形成される（ＳＴＥＰ１０７）。

【0044】

次に、ＣＶＤ法により、シリコン酸化膜とシリコン窒化膜とを堆積し、半導体基板３０及びゲートポリシリコン４６の表面にシリコン窒化膜を形成する。そして、エッチングにより、図１に示すＲＯＭ領域Ａ２におけるシリコン窒化膜を除去する。これにより、ＲＯＭ領域Ａ２を除く半導体基板３０の表面にパッシベーション膜４９が形成される（ＳＴＥＰ１０８）。

【0045】

次に、フォトリソグラフィによりパッシベーション膜４９の表面にイミド膜を形成する。これにより、図６Ｅに示すように、ＲＯＭ領域Ａ２を除く表面にウエハコート５０が形成される（ＳＴＥＰ１０９）。

【0046】

以上のようなウエハアッププロセス（ＷＰＵＰ）を経た後、ＵＶ（紫外線）の照射を行う（ＳＴＥＰ１１０）。

【0047】

ＵＶ照射後、第１メモリ２００及び第２メモリ３００の各々にデータの書き込みを行う（ＳＴＥＰ１１１）。

【0048】

以上の工程により本実施例の半導体記憶装置１００が製造され、その後、製品として出荷される。

【0049】

図７は、ＵＶ照射後、データ書き込み後、及びデータ消去後における読み出し電流（セル電流）の電流分布を示す図である。

【0050】

書き込み後のセル電流は、図７に破線で示すように、５μＡ以下の電流値となる。また、消去後のセル電流は、図７に一点鎖線で示すように、約７０～８０μＡの電流値となる。第１メモリ２００は、単層ポリシリコン型の書き換え可能な不揮発性メモリであり、書き込み時にはフローティングゲートに電子を注入し、消去時には正孔（ホール）を注入して書き込み及び消去を行う構造であるため、このような電流分布となる。

【0051】

一方、ＵＶ照射後のセル電流は、約５０～６０μＡの電流値となる。本実施例の半導体記憶装置１００では、第２メモリ３００は、第１メモリ２００と同じ上面及び断面構造（ただし、パッシベーション膜３７及びウエハコート３８を除く）を有しており、同じチップに形成されている。このため、半導体記憶装置１００としては、ＵＶ照射、書き込み、消去という３つの状態をとりうる。

【0052】

したがって、本実施例の半導体記憶装置１００によれば、データを“０”及び“１”の２値でのみ表すことができる従来の半導体記憶装置とは異なり、データを３値（例えば、“００”、“０１”、“１０”）で表すことができる。これにより、ＲＯＭではあるが同じ面積で１．５倍の容量を搭載することが可能となる。

【0053】

また、本実施例の半導体装置１００では、ＲＯＭ領域Ａ２の表面にはパッシベーション膜３７及びウエハコート３８を形成しない。このため、ウエハアッププロセス（ＷＰＵＰ）の後にＵＶ照射及び第２メモリ３００へのデータ書き込み（例えば、ヒューズメモリの場合はトリミング、ＯＴＰメモリの場合はＲＯＭ書き込み）を実施することができる。したがって、本実施例の半導体装置１００によれば、ＷＰＵＰ後であっても製品をパッケージに組むまでの間、ＵＶ照射及びデータ書き込みをやり直すことが可能となる。

【実施例0054】

次に、本発明の実施例２について説明する。本実施例の半導体記憶装置は、第２メモリの構成において実施例１の半導体記憶装置１００と異なる。

【0055】

図８は、実施例２の半導体記憶装置における第２メモリ４００の断面図である。本実施例の第２メモリ４００は、実施例１の第２メモリ３００とは異なり、絶縁層３６の上部にパッシベーション膜３７が形成されている。

【0056】

図９は、実施例２の半導体記憶装置の製造工程を示すフローチャートである。ＳＴＥＰ２０１～２０７は、図５に示す実施例１のＳＴＥＰ１０１～１０７と同様であるため、説明を省略する。

【0057】

ＳＴＥＰ２０７で配線層の形成を行った後、ＣＶＤ法により、シリコン酸化膜とシリコン窒化膜とを堆積し、半導体基板３０及びゲートポリシリコン４６の表面にシリコン窒化膜を形成する。本実施例では、実施例１とは異なり、ＲＯＭ領域Ａ２におけるシリコン窒化膜の除去は行わない。これにより、ＲＯＭ領域Ａ２を含む半導体基板３０の表面にパッシベーション膜が形成される（ＳＴＥＰ２０８）。

【0058】

次に、パッシベーション膜が形成された状態の半導体基板３０に対し、ＵＶ（紫外線）の照射を行う。なお、本実施例ではパッシベーション膜越しにＵＶ照射を行うため、実施例１よりも長い照射時間でＵＶ照射を行う（ＳＴＥＰ２０９）。

【0059】

次に、フォトリソグラフィによりパッシベーション膜４９の表面にイミド膜を形成する。本実施例では、ＲＯＭ領域Ａ２を除く表面にイミド膜を形成する。これにより、ＲＯＭ領域Ａ２を除く表面にウエハコート５０が形成される（ＳＴＥＰ２１０）。

【0060】

以上のようなウエハアッププロセス（ＷＰＵＰ）を経た後、第１メモリ２００及び第２メモリ３００の各々にデータの書き込みを行う（ＳＴＥＰ２１１）。

【0061】

以上の工程により、本実施例の半導体記憶装置が製造される。本実施例の半導体記憶装置では、実施例１の半導体記憶装置と同様に、書き換え可能な不揮発性メモリとＯＴＰメモリ又はヒューズ型メモリからなるＲＯＭとが混載された構造を有する。このため、データを３値化することができ、書き換え可能な不揮発性メモリのみを有する半導体記憶装置と比べて、同じ面積で１．５倍の容量を搭載することが可能となる。

【0062】

また、本実施例の半導体記憶装置では、図８に示すように、第２メモリ４００の表面にパッシベーション膜３７が形成されている。このため、パッシベーション膜３７を有しない場合と比べて、優れた耐湿性が得られる。