知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023182426
(43)【公開日】2023-12-26
(54)【発明の名称】基準電圧源回路
(51)【国際特許分類】
G05F 3/30 20060101AFI20231219BHJP
【ＦＩ】
G05F3/30
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2022096027
(22)【出願日】2022-06-14
(71)【出願人】
【識別番号】000191238
【氏名又は名称】日清紡マイクロデバイス株式会社
(74)【代理人】
【識別番号】110000785
【氏名又は名称】ＳＳＩＰ弁理士法人
(72)【発明者】
【氏名】小金 伴弘
【テーマコード（参考）】
5H420
【Ｆターム（参考）】
5H420NA12
5H420NA18
5H420NA24
5H420NB02
5H420NB12
5H420NC03
5H420NC12
(57)【要約】
【課題】ＰＮＰバイポーラトランジスタのベース電流増幅率に関わらず、安定的に基準電圧を出力可能な基準電圧源回路を提供する。
【解決手段】基準電圧源回路は、正規化エミッタ面積比がｍ：１（ｍは正の数）に設定され、ベース同士が接続され、コレクタがそれぞれ接地された第１ＰＮＰバイポーラトランジスタ及び第２ＰＮＰバイポーラトランジスタを備える。ベース電流取得部は、第１ＰＮＰバイポーラトランジスタ及び第２ＰＮＰバイポーラトランジスタのベースに流れるベース電流を取得する。バイアス電流供給部は、第１バイアス電流及び第２バイアス電流の和が、ベース電流になるように、第１バイアス電流及び第２バイアス電流を設定する。
【選択図】図１
【解決手段】基準電圧源回路は、正規化エミッタ面積比がｍ：１（ｍは正の数）に設定され、ベース同士が接続され、コレクタがそれぞれ接地された第１ＰＮＰバイポーラトランジスタ及び第２ＰＮＰバイポーラトランジスタを備える。ベース電流取得部は、第１ＰＮＰバイポーラトランジスタ及び第２ＰＮＰバイポーラトランジスタのベースに流れるベース電流を取得する。バイアス電流供給部は、第１バイアス電流及び第２バイアス電流の和が、ベース電流になるように、第１バイアス電流及び第２バイアス電流を設定する。
【選択図】図１
【特許請求の範囲】
【請求項1】
正規化エミッタ面積比がｍ：１（ｍは正の数）に設定され、ベース同士が接続され、コレクタがそれぞれ接地された第１ＰＮＰバイポーラトランジスタ及び第２ＰＮＰバイポーラトランジスタと、
前記第１ＰＮＰバイポーラトランジスタのエミッタに一端が接続された第３抵抗と、
前記第３抵抗の他端と基準電圧出力端子との間に接続された第１抵抗と、
前記第２ＰＮＰバイポーラトランジスタのエミッタと前記基準電圧出力端子との間に接続された第２抵抗と、
非反転入力端子が前記第１抵抗及び前記第３抵抗の間に設けられたノードに接続され、反転入力端子が前記第２ＰＮＰバイポーラトランジスタのエミッタに接続された差動増幅器と、
前記差動増幅器の出力端子と前記基準電圧出力端子との間に接続された第１容量と、
ゲートが前記差動増幅器の出力端子に接続され、ソースが電源に接続され、ドレインが前記基準電圧出力端子に接続されたＰＭＯＳトランジスタと、
前記第１ＰＮＰバイポーラトランジスタ及び前記第２ＰＮＰバイポーラトランジスタのベースに流れるベース電流を取得するためのベース電流取得部と、
前記ベース電流取得部で取得された前記ベース電流に対応する第１バイアス電流及び第２バイアス電流を、前記第１ＰＮＰバイポーラトランジスタのエミッタ、及び、前記第２ＰＮＰバイポーラトランジスタのエミッタにそれぞれ供給するためのバイアス電流供給部と、
を備え、
前記バイアス電流供給部は、前記第１バイアス電流及び前記第２バイアス電流の和が、前記ベース電流になるように、前記第１バイアス電流及び前記第２バイアス電流を設定する、基準電圧源回路。
前記第１ＰＮＰバイポーラトランジスタのエミッタに一端が接続された第３抵抗と、
前記第３抵抗の他端と基準電圧出力端子との間に接続された第１抵抗と、
前記第２ＰＮＰバイポーラトランジスタのエミッタと前記基準電圧出力端子との間に接続された第２抵抗と、
非反転入力端子が前記第１抵抗及び前記第３抵抗の間に設けられたノードに接続され、反転入力端子が前記第２ＰＮＰバイポーラトランジスタのエミッタに接続された差動増幅器と、
前記差動増幅器の出力端子と前記基準電圧出力端子との間に接続された第１容量と、
ゲートが前記差動増幅器の出力端子に接続され、ソースが電源に接続され、ドレインが前記基準電圧出力端子に接続されたＰＭＯＳトランジスタと、
前記第１ＰＮＰバイポーラトランジスタ及び前記第２ＰＮＰバイポーラトランジスタのベースに流れるベース電流を取得するためのベース電流取得部と、
前記ベース電流取得部で取得された前記ベース電流に対応する第１バイアス電流及び第２バイアス電流を、前記第１ＰＮＰバイポーラトランジスタのエミッタ、及び、前記第２ＰＮＰバイポーラトランジスタのエミッタにそれぞれ供給するためのバイアス電流供給部と、
を備え、
前記バイアス電流供給部は、前記第１バイアス電流及び前記第２バイアス電流の和が、前記ベース電流になるように、前記第１バイアス電流及び前記第２バイアス電流を設定する、基準電圧源回路。
【請求項2】
前記ベース電流取得部は、バイアス電源が接続された正入力端子、前記第１ＰＮＰバイポーラトランジスタ及び第２ＰＮＰバイポーラトランジスタのベースに接続された負入力端子、前記バイアス電流供給部に接続された第１正出力端子、及び、前記負入力端子に接続された第２正出力端子を有する電圧電流変換器として構成される、請求項１に記載の基準電圧源回路。
【請求項3】
前記バイアス電流供給部は、前記ベース電流取得部で取得された前記ベース電流が入力される入力端子、前記第１ＰＮＰバイポーラトランジスタのエミッタに前記第１バイアス電流を出力するための第１バイアス電流出力端子、及び、前記第２ＰＮＰバイポーラトランジスタのエミッタに前記第２バイアス電流を供給するための第２バイアス電流出力端子を有する電流分配器として構成する、請求項１又は２に記載の基準電圧源回路。
【請求項4】
前記バイアス電流供給部は、前記入力端子に入力された前記ベース電流に対応する第１バイアス電流、及び、前記第２バイアス電流を生成するためのカレントミラー回路を含む、請求項３に記載の基準電圧源回路。
【請求項5】
前記バイアス電流供給部では、前記ベース電流取得部で取得された前記ベース電流がカレントフォロア回路を介して入力される、請求項１又は２に記載の基準電圧源回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、基準電圧源回路に関する。
【背景技術】
【0002】
例えばリニアレギュレータやＤＣＤＣコンバータ等の電源ＩＣに搭載される集積回路で用いられるアナログ回路の一種として、基準電圧を負荷に供給するための基準電圧源回路が知られている（例えば非特許文献１及び２）。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】浅田邦博・永田穣 監訳、Ｐ．Ｒ．グレイ／Ｐ．Ｊ．フルスト／Ｓ．Ｈ．レビス／Ｒ．Ｇ．メイヤー 共著、「システムＬＳＩのためのアナログ集積回路設計技術（基礎編）（応用編）」培風館、２００４年
【非特許文献2】ＫＡＲＥＬ Ｅ． ＫＵＩＪＫ， “Ａ ｐｒｅｃｉｓｉｏｎ ｒｅｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ ｓｏｕｒｃｅ，” ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ． ８， ｎｏ． ３， ｐｐ．２２２－２２６， Ｊｕｎｅ． １９７３
【発明の概要】
【発明が解決しようとする課題】
【0004】
ここで図５は参考技術に係る基準電圧源回路１´の一例である。基準電圧源回路１´はバンドギャップリファレンス回路を含み、具体的には、正規化エミッタ面積比がｍ：１（ｍは正の数）に設定され、コレクタ及びベースがそれぞれ接地された第１ＰＮＰバイポーラトランジスタＱｐ１ｐ、及び、第２ＰＮＰバイポーラトランジスタＱｐ２ｐを備える。基準電圧ＶＲＥＦｐを出力するための出力端子ＴＯＵＴｐには、第１抵抗Ｒ１ｐの一端が接続される。出力端子ＴＯＵＴｐと第２ＰＮＰバイポーラトランジスタＱｐ２ｐのエミッタとの間には第２抵抗Ｒ２ｐが接続される。第１抵抗Ｒ１ｐの他端と第１ＰＮＰバイポーラトランジスタＱｐ１ｐのエミッタとの間には第３抵抗Ｒ３ｐが接続される。
【0005】
差動増幅回路Ａ１ｐは、非反転入力端子が第１抵抗Ｒ１ｐ及び第３抵抗Ｒ３ｐの間にあるノードに接続され、反転入力端子が第２ＰＮＰバイポーラトランジスタＱｐ２ｐのエミッタに接続される。差動増幅器Ａ１ｐの出力端子と出力端子ＴＯＵＴｐとの間には第１容量Ｃ１ｐが接続される。また差動増幅器Ａ１ｐの出力端子にはＰＭＯＳトランジスタＭｐ１ｐのゲートが接続される。ＰＭＯＳトランジスタＭｐ１ｐのソースは電源ＶＤＤｐに接続され、ドレインは出力端子ＴＯＵＴｐに接続される。
【0006】
このような回路構成を有する基準電圧源回路１´において、Ｒ１ｐ＝Ｒ２ｐである場合、出力端子Ｔｏｕｔｐから出力される基準電圧ＶＲＥＦｐ、並びに、第１抵抗Ｒ１ｐ及び第２抵抗Ｒ２ｐに流れるバイアス電流ＩＲ１ｐ及びＩＲ２ｐは、次式で表される。
尚、ＶＥＢＱｐ１ｐは第１ＰＮＰバイポーラトランジスタＱｐ１ｐのエミッタ－ベース間電圧であり、ｑは電荷素量であり、ｋはボルツマン定数であり、Ｔは絶対温度であり、ＶＴは熱電圧である。
【0007】
上記非特許文献１及び２によれば、上記（１）式の第１項ＶＥＢＱｐ１ｐは、温度Ｔに対して負の傾きの特性を有する。上記（１）式では、熱電圧ＶＴを含む第２項が正の傾きを有する温度特性を有することから、第１項の負の傾きを有する温度特性を打ち消すことで、温度に依存しない基準電圧ＶＲＥＦｐを安定的に出力可能な基準電圧源回路１´が得られる。
【0008】
ところで図５の基準電圧源回路１´では、第１抵抗Ｒ１ｐ及び第２抵抗Ｒ２ｐに流れるバイアス電流ＩＲ１ｐ及びＩＲ２ｐは、第１ＰＮＰバイポーラトランジスタＱｐ１ｐ、及び、第２ＰＮＰバイポーラトランジスタＱｐ２ｐのエミッタに流れる。そのため、第１ＰＮＰバイポーラトランジスタＱｐ１ｐ、及び、第２ＰＮＰバイポーラトランジスタＱｐ２ｐのコレクタ電流ＩＣＱｐは、第１ＰＮＰバイポーラトランジスタＱｐ１ｐ、及び、第２ＰＮＰバイポーラトランジスタＱｐ２ｐのベース電流増幅率βＱｐと飽和電流ＩＳＳＰを用いて、以下のように表される。
【0009】
ここで第１ＰＮＰバイポーラトランジスタＱｐ１ｐ、及び、第２ＰＮＰバイポーラトランジスタＱｐ２ｐに使用されるバイポーラトランジスタは、従来、ベース電流増幅率βＱｐが１００以上である素子が主流であった。このようにベース電流増幅率βＱｐが十分に大きい場合、上記（４）式の右辺のβＱｐ／（１＋βＱｐ）は略「１」にみなすことができる。しかしながら、近年、製造方法の変化等に伴って、流通するバイポーラトランジスタのベース電流増幅率βＱｐが例えば４～５程度と小さくなっている。このようにベース電流増幅率βＱｐが小さくなると、上記（４）式の右辺のβＱｐ／（１＋βＱｐ）を略「１」にみなすことができなくなる（例えばβＱｐ＝４の場合には「０．８」となり、約２０％の誤差が生じてしまう）。その結果、上記（５）及び（６）式に示すベース－エミッタ間電圧ＶＥＢＱｐ１ｐ、ＶＥＢＱｐ２ｐが変化することで、ベース電流増幅率βＱｐによって、基準電圧源回路１´が出力する基準電圧Ｖｒｅｆｐが影響を受けてしまう。
【0010】
またバイポーラトランジスタのベース電流増幅率βＱｐは製造ロットや個体差によって少なからずバラツキを有する。このようなベース電流増幅率βＱｐのバラツキの影響もまた、ベース電流増幅率βＱｐが小さくなると、基準電圧源回路１´から出力される基準電圧ＶＲＥＦｐに現れやすくなる。
【0011】
図６は図５の基準電圧源回路１´から出力される基準電圧ＶＲＥＦｐの温度特性を示す検証結果である。図６では、バラツキの影響によってベース電流増幅率がβＱｐ＝２．０、４．０、８．０である場合について、基準電圧ＶＲＥＦｐの温度特性を示している。図６に示すように、ベース電流増幅率βＱｐが変化することで、基準電圧ＶＲＥＦｐの温度特性が変化してしまっている。
【0012】
本開示の少なくとも一実施形態は上述の事情に鑑みなされたものであり、ＰＮＰバイポーラトランジスタのベース電流増幅率に関わらず、安定的に基準電圧を出力可能な基準電圧源回路を提供することを目的とする。
【課題を解決するための手段】
【0013】
（１）本開示の少なくとも一態様に係る基準電圧源回路は、上記課題を解決するために、
正規化エミッタ面積比がｍ：１（ｍは正の数）に設定され、ベース同士が接続され、コレクタがそれぞれ接地された第１ＰＮＰバイポーラトランジスタ（Ｑｐ１）及び第２ＰＮＰバイポーラトランジスタ（Ｑｐ２）と、
前記第１ＰＮＰバイポーラトランジスタのエミッタに一端が接続された第３抵抗（Ｒ３）と、
前記第３抵抗の他端と基準電圧出力端子との間に接続された第１抵抗（Ｒ１）と、
前記第２ＰＮＰバイポーラトランジスタのエミッタと前記基準電圧出力端子との間に接続された第２抵抗（Ｒ２）と、
非反転入力端子が前記第１抵抗及び前記第３抵抗の間に設けられたノードに接続され、反転入力端子が前記第２ＰＮＰバイポーラトランジスタのエミッタに接続された差動増幅器（Ａ１）と、
前記差動増幅器の出力端子と前記基準電圧出力端子との間に接続された第１容量（Ｃ１）と、
ゲートが前記差動増幅器の出力端子に接続され、ソースが電源に接続され、ドレインが前記基準電圧出力端子に接続されたＰＭＯＳトランジスタ（Ｍｐ１）と、
前記第１ＰＮＰバイポーラトランジスタ及び前記第２ＰＮＰバイポーラトランジスタのベースに流れるベース電流を取得するためのベース電流取得部（２）と、
前記ベース電流取得部で取得された前記ベース電流に対応する第１バイアス電流及び第２バイアス電流を、前記第１ＰＮＰバイポーラトランジスタのエミッタ、及び、前記第２ＰＮＰバイポーラトランジスタのエミッタにそれぞれ供給するためのバイアス電流供給部（４）と、
を備え、
前記バイアス電流供給部は、前記第１バイアス電流及び前記第２バイアス電流の和が、前記ベース電流になるように、前記第１バイアス電流及び前記第２バイアス電流を設定する。
正規化エミッタ面積比がｍ：１（ｍは正の数）に設定され、ベース同士が接続され、コレクタがそれぞれ接地された第１ＰＮＰバイポーラトランジスタ（Ｑｐ１）及び第２ＰＮＰバイポーラトランジスタ（Ｑｐ２）と、
前記第１ＰＮＰバイポーラトランジスタのエミッタに一端が接続された第３抵抗（Ｒ３）と、
前記第３抵抗の他端と基準電圧出力端子との間に接続された第１抵抗（Ｒ１）と、
前記第２ＰＮＰバイポーラトランジスタのエミッタと前記基準電圧出力端子との間に接続された第２抵抗（Ｒ２）と、
非反転入力端子が前記第１抵抗及び前記第３抵抗の間に設けられたノードに接続され、反転入力端子が前記第２ＰＮＰバイポーラトランジスタのエミッタに接続された差動増幅器（Ａ１）と、
前記差動増幅器の出力端子と前記基準電圧出力端子との間に接続された第１容量（Ｃ１）と、
ゲートが前記差動増幅器の出力端子に接続され、ソースが電源に接続され、ドレインが前記基準電圧出力端子に接続されたＰＭＯＳトランジスタ（Ｍｐ１）と、
前記第１ＰＮＰバイポーラトランジスタ及び前記第２ＰＮＰバイポーラトランジスタのベースに流れるベース電流を取得するためのベース電流取得部（２）と、
前記ベース電流取得部で取得された前記ベース電流に対応する第１バイアス電流及び第２バイアス電流を、前記第１ＰＮＰバイポーラトランジスタのエミッタ、及び、前記第２ＰＮＰバイポーラトランジスタのエミッタにそれぞれ供給するためのバイアス電流供給部（４）と、
を備え、
前記バイアス電流供給部は、前記第１バイアス電流及び前記第２バイアス電流の和が、前記ベース電流になるように、前記第１バイアス電流及び前記第２バイアス電流を設定する。
【0014】
上記（１）の態様によれば、ベース電流取得部によって、第１ＰＮＰバイポーラトランジスタ及び第２ＰＮＰバイポーラトランジスタのベース電流が取得される。当該ベース電流は、バイアス電流供給部によって、第１ＰＮＰバイポーラトランジスタ及び第２ＰＮＰバイポーラトランジスタのエミッタに対して、第１バイアス電流及び第２バイアス電流として供給される。これにより、基準電圧源回路から出力される基準電圧が、第１ＰＮＰバイポーラトランジスタ及び第２ＰＮＰバイポーラトランジスタのベース電流増幅率の影響を受けることがなくなる。その結果、ベース電流増幅率が比較的小さなＰＮＰバイポーラトランジスタを用いた基準電圧源回路において、安定した基準電圧を出力可能となる。
【0015】
（２）他の態様では、上記（１）の態様において、
前記ベース電流取得部は、バイアス電源が接続された正入力端子（ＴＡｉｐ）、前記第１ＰＮＰバイポーラトランジスタ及び第２ＰＮＰバイポーラトランジスタのベースに接続された負入力端子（ＴＡｉｍ）、前記バイアス電流供給部に接続された第１正出力端子（ＴＡｏｕｔ１）、及び、前記負入力端子に接続された第２正出力端子（ＴＡｏｕｔ２）を有する電圧電流変換器として構成される。
前記ベース電流取得部は、バイアス電源が接続された正入力端子（ＴＡｉｐ）、前記第１ＰＮＰバイポーラトランジスタ及び第２ＰＮＰバイポーラトランジスタのベースに接続された負入力端子（ＴＡｉｍ）、前記バイアス電流供給部に接続された第１正出力端子（ＴＡｏｕｔ１）、及び、前記負入力端子に接続された第２正出力端子（ＴＡｏｕｔ２）を有する電圧電流変換器として構成される。
【0016】
上記（２）の態様によれば、ベース電流取得部を電圧電流変換器として構成することで、上記基準電圧源回路を好適に実現できる。
【0017】
（３）他の態様では、上記（１）又は（２）の態様において、
前記バイアス電流供給部は、前記ベース電流取得部で取得された前記ベース電流が入力される入力端子（ｉ１）、前記第１ＰＮＰバイポーラトランジスタのエミッタに前記第１バイアス電流を出力するための第１バイアス電流出力端子（ｏ１）、及び、前記第２ＰＮＰバイポーラトランジスタのエミッタに前記第２バイアス電流を供給するための第２バイアス電流出力端子（ｏ２）を有する電流分配器として構成する。
前記バイアス電流供給部は、前記ベース電流取得部で取得された前記ベース電流が入力される入力端子（ｉ１）、前記第１ＰＮＰバイポーラトランジスタのエミッタに前記第１バイアス電流を出力するための第１バイアス電流出力端子（ｏ１）、及び、前記第２ＰＮＰバイポーラトランジスタのエミッタに前記第２バイアス電流を供給するための第２バイアス電流出力端子（ｏ２）を有する電流分配器として構成する。
【0018】
上記（３）の態様によれば、バイアス電流供給部を電流分配器として構成することで、上記基準電圧源回路を好適に実現できる。
【0019】
（４）他の態様では、上記（３）の態様において、
前記バイアス電流供給部は、前記入力端子に入力された前記ベース電流に対応する第１バイアス電流、及び、前記第２バイアス電流を生成するためのカレントミラー回路（４Ｂ）を含む。
前記バイアス電流供給部は、前記入力端子に入力された前記ベース電流に対応する第１バイアス電流、及び、前記第２バイアス電流を生成するためのカレントミラー回路（４Ｂ）を含む。
【0020】
上記（４）の態様によれば、バイアス電流供給部に入力されたベース電流取得部からのベース電流が、カレントミラー回路によって第１バイアス電流及び第２バイアス電流に分配される。
【0021】
（５）他の態様では、上記（１）から（４）のいずれか一態様において、
前記バイアス電流供給部では、前記ベース電流取得部で取得された前記ベース電流がカレントフォロア回路（４Ａ）を介して入力される。
前記バイアス電流供給部では、前記ベース電流取得部で取得された前記ベース電流がカレントフォロア回路（４Ａ）を介して入力される。
【0022】
上記（５）の態様によれば、バイアス電流供給部では、ベース電流取得部で取得されたベース電流がカレントフォロア回路を介して入力されることで、バイアス電流供給部において精度よくベース電流を検知できる。
【発明の効果】
【0023】
本開示の少なくとも一実施形態によれば、ＰＮＰバイポーラトランジスタのベース電流増幅率に関わらず、安定的に基準電圧を出力可能な基準電圧源回路を提供できる。
【図面の簡単な説明】
【0024】
【発明を実施するための形態】
【0025】
以下、添付図面を参照して幾つかの実施形態について説明する。ただし、実施形態として記載されている又は図面に示されている構成の寸法、材質、形状、その相対的配置等は、発明の範囲をこれに限定する趣旨ではなく、単なる説明例にすぎない。
【0026】
図１は一実施形態に係る基準電圧源回路１を示す回路図である。基準電圧源回路１はバンドギャップリファレンス電圧源を含み、具体的には、正規化エミッタ面積比がｍ：１（ｍは正の数）に設定され、ベース同士が接続され、コレクタがそれぞれ接地された第１ＰＮＰバイポーラトランジスタＱｐ１、及び、第２ＰＮＰバイポーラトランジスタＱｐ２を備える。基準電圧ＶＲＥＦを出力するための出力端子ＴＯＵＴには、第１抵抗Ｒ１の一端が接続される。出力端子ＴＯＵＴと第２ＰＮＰバイポーラトランジスタＱｐ２のエミッタとの間には第２抵抗Ｒ２が接続される。第１抵抗Ｒ１の他端と第１ＰＮＰバイポーラトランジスタＱｐ１のエミッタとの間には第３抵抗Ｒ３が接続される。
【0027】
差動増幅回路Ａ１は、非反転入力端子が第１抵抗Ｒ１及び第３抵抗Ｒ３の間にあるノードに接続され、反転入力端子が第２ＰＮＰバイポーラトランジスタＱｐ２のエミッタに接続される。差動増幅器Ａ１の出力端子と出力端子ＴＯＵＴとの間には第１容量Ｃ１が接続される。また差動増幅器Ａ１の出力端子にはＰＭＯＳトランジスタＭｐ１のゲートが接続される。ＰＭＯＳトランジスタＭｐ１のソースは電源ＶＤＤに接続され、ドレインは出力端子ＴＯＵＴに接続される。
【0028】
基準電圧源回路１は、ベース電流取得部２と、バイアス電流供給部４をさらに備える。
【0029】
ベース電流取得部２は、第１ＰＮＰバイポーラトランジスタＱｐ１及び第２ＰＮＰバイポーラトランジスタＱｐ２のベース電流を取得するための構成である。本実施形態では、ベース電流取得部２は、正入力端子ＴＡｉｐ、負入力端子ＴＡｉｍ、第１正出力端子ＴＡｏｕｔ１、及び、第２正出力端子ＴＡｏｕｔ２を備えた電圧電流変換器として構成される。この電圧電流変換器は、第１正出力端子ＴＡｏｕｔ１及び第２正出力端子ＴＡｏｕｔ２の出力電流が等しくなるように構成される。
【0030】
具体的には、正入力端子ＴＡｉｐには、バイアス電圧ＶＢＩＡＳ１を出力可能なバイアス電源が接続される。負入力端子ＴＡｉｍは、第１ＰＮＰバイポーラトランジスタＱｐ１及び第２ＰＮＰバイポーラトランジスタＱｐ２のベースに接続される。第１正出力端子ＴＡｏｕｔ１は、バイアス電流供給部４の入力端子ｉ１に接続される。第２正出力端子ＴＡｏｕｔ２は、負入力端子ＴＡｉｍに接続されることで負帰還を構成する。このような構成を有するベース電流取得部２では、第２正出力端子ＴＡｏｕｔ２は、第１ＰＮＰバイポーラトランジスタＱｐ１及び第２ＰＮＰバイポーラトランジスタＱｐ２のベースに接続されることから、第１正出力端子ＴＡｏｕｔ１の出力電流は、２つのＰＮＰバイポーラトランジスタのベース電流を加算した２ＩＢとなる。
【0031】
ここで、第１ＰＮＰバイポーラトランジスタＱｐ１の入力抵抗をｒπ１、第２ＰＮＰバイポーラトランジスタＱｐ２の入力抵抗をｒπ２、電圧電流変換器として構成されたベース電流取得部２の電圧電流増幅率をＧｍ１とすると、第１ＰＮＰバイポーラトランジスタＱｐ１のベース電位ＶＢＡＳＥは、以下のように、バイアス電圧ＶＢＩＡＳ１と略等しくなる。
このとき第１正出力端子ＴＡｏｕｔ１の出力電流は、第２正出力端子ＴＡｏｕｔ２の出力電流２ＩＢに等しくなる。
【0032】
ここで図２は図１のベース電流取得部２の回路構成例である。この回路構成例では、ベース電流取得部２は、差動増幅回路６を含む。差動増幅回路６は、第１電流源ＩＴＡ１、第１ＰＭＯＳトランジスタＭｐＴＡ１、第２ＰＭＯＳトランジスタＭｐＴＡ２、第１ＮＭＯＳトランジスタＭｎＴＡ１を備えて構成される。第１ＰＭＯＳトランジスタＭｐＴＡ１及び第２ＰＭＯＳトランジスタＭｐＴＡ２のゲートには、それぞれ正入力端子ＴＡｉｐ及び負入力端子ＴＡｉｍが接続される。第１ＰＭＯＳトランジスタＭｐＴＡ１及び第２ＰＭＯＳトランジスタＭｐＴＡ２のソースには第１電流源ＩＴＡ１が接続される。第１ＰＭＯＳトランジスタＭｐＴＡ１のドレインには、第１ＮＭＯＳトランジスタＭｎＴＡ１のドレイン及びゲートが接続される。
【0033】
第１ＮＭＯＳトランジスタＭｎＴＡ１のゲートは、第２ＮＭＯＳトランジスタＭｎＴＡ２、及び、第３ＮＭＯＳトランジスタＭｎＴＡ３のゲートに接続される。第２ＮＭＯＳトランジスタＭｎＴＡ２、及び、第３ＮＭＯＳトランジスタＭｎＴＡ３のドレインは、それぞれ第２電流源ＩＴＡ２及び第３電流源ＩＴＡ３に接続され、第１ＮＭＯＳトランジスタＭｎＴＡ１、第２ＮＭＯＳトランジスタＭｎＴＡ２、及び、第３ＮＭＯＳトランジスタＭｎＴＡ３のソースは、それぞれ接地される。
【0034】
差動増幅回路６では、第１ＰＭＯＳトランジスタＭｐＴＡ１、第２ＰＭＯＳトランジスタＭｐＴＡ２のゲートにそれぞれ入力される電圧の差分に対応する電流が、第１ＮＭＯＳトランジスタＭｎＴＡ１に流れる。本実施形態では、図１に示すように、第１ＰＭＯＳトランジスタＭｐＴＡ１のゲートには正入力端子ＴＡｉｐからバイアス電圧ＶＢＩＡＳ１が入力されるとともに、第２ＰＭＯＳトランジスタＭｐＴＡ２のゲートには負入力端子ＴＡｉｍから第１ＰＮＰバイポーラトランジスタＱｐ１のベース電位ＶＢＡＳＥが入力されるため、これらの電圧の差分ＶＢＩＡＳ１に対応する電流が、第１ＮＭＯＳトランジスタＭｎＴＡ１に流れる。
【0035】
第１ＮＭＯＳトランジスタＭｎＴＡ１では、当該電流に等しくなるようにゲート電圧が変化する。第１ＮＭＯＳトランジスタＭｎＴＡ１のゲートは、第２ＮＭＯＳトランジスタＭｎＴＡ２、及び、第３ＮＭＯＳトランジスタＭｎＴＡ３のゲートにそれぞれ接続されている。そのため、第２電流源ＩＴＡ２及び第３電流源ＩＴＡ３の電流値が等しく（ＩＴＡ２＝ＩＴＡ３）、且つ、第２ＮＭＯＳトランジスタＭｎＴＡ２及び第３ＮＭＯＳトランジスタＭｎＴＡ３の形状比（Ｗ／Ｌ）を等しくすると、第３ＮＭＯＳトランジスタＭｎＴＡ３に接続された第２正出力端子ＴＡｏｕｔ２にベース電流２ＩＢが流れると、第２ＮＭＯＳトランジスタＭｎＴＡ２に接続された第１正出力端子ＴＡｏｕｔ１の出力もまた電流２ＩＢとなる。
【0036】
続いて図１に戻って、バイアス電流供給部４は、ベース電流取得部２で取得されたベース電流２ＩＢに対応する第１バイアス電流及び第２バイアス電流を、第１ＰＮＰバイポーラトランジスタＱｐ１のエミッタ、及び、第２ＰＮＰバイポーラトランジスタＱｐ２のエミッタにそれぞれ供給するための構成である。本実施形態では、バイアス電流供給部４は、入力端子ｉ１、第１バイアス電流出力端子о１、及び、第２バイアス電流出力端子о２を備える電流分配機として構成される。この電流分配器は、入力端子ｉ１に入力された電流を、第１バイアス電流出力端子о１から出力される第１バイアス電流、及び、第２バイアス電流出力端子о２から出力される第２バイアス電流に分配するように構成される。本実施形態では、第１ＰＮＰバイポーラトランジスタＱｐ１及び第２ＰＮＰバイポーラトランジスタＱｐ２が同仕様の素子であることから、入力端子ｉ１に入力された電流２ＩＢは均等に分配されることで、第１バイアス電流及び第２バイアス電流として、それぞれ電流ＩＢが流れる。
【0037】
ここで図３は図１のバイアス電流供給部４の回路構成例である。この回路構成例では、バイアス電流供給部４は、カレントフォロア回路４Ａと、カレントミラー回路４Ｂとを含む。カレントフォロア回路４Ａは、入力端子ｉ１に接続されたＮＭＯＳトランジスタＭｎＣＤ１と差動増幅器Ａ２とを備える。差動増幅器Ａ２の反転入力端子には入力端子ｉ１が接続され、非反転入力端子にはバイアス電圧ＶＢＩＡＳ２を出力可能なバイアス電源が接続され、出力端子にはＮＭＯＳトランジスタＭｎＣＤ１のゲートが接続される。このようにバイアス電流供給部４は、カレントミラー回路４Ｂの前段にカレントフォロア回路４Ａを有する。これにより、入力端子ｉ１において、ベース電流取得部２で取得されたベース電流２ＩＢを精度よく検知することができる。また、非反転入力端子に供給するバイアス電圧ＶＢＩＡＳ２をベース電流取得部２の正入力端子ＴＡｉｐに供給するバイアス電圧ＶＢＩＡＳ１と等しい電圧に設定することで、ベース電流取得部２で取得されたベース電流２ＩＢをさらに精度よく検知することができる。
【0038】
カレントミラー回路４Ｂには、ベース電流取得部２からの電流２ＩＢが、カレントフォロア回路４Ａを介して入力される。カレントミラー回路４Ｂは、ＰＭＯＳトランジスタＭｐＣＤ１～ＭｐＣＤ６を含み、カレントミラー回路４Ｂに入力されたベース電流２ＩＢ、第１バイアス電流出力端子о１から出力される第１バイアス電流ＩＢ、第２バイアス電流出力端子о２から出力される第２バイアス電流ＩＢの比が、２：１：１になるように構成される。
【0039】
バイアス電流供給部４から第１バイアス電流及び第２バイアス電流が供給される第１ＰＮＰバイポーラトランジスタＱｐ１及び第２ＰＮＰバイポーラトランジスタＱｐ２では、それぞれ、エミッタ電流ＩＥ、ベース電流ＩＢ、コレクタ電流Ｉｃの間には以下の関係が成立する。
そして上記（８）式及び（９）式から、以下の関係が成立する。
【0040】
このように得られた上記（１０）式を上記（４）式と比較すると、ベース電流増幅率βＱｐが含まれる要素（βＱｐ／（１＋βＱｐ））がなくなっている。これは、本実施形態の基準電圧源回路１が上記構成を有することにより、第１ＰＮＰバイポーラトランジスタＱｐ１及び第２ＰＮＰバイポーラトランジスタＱｐ２のベース電流増幅率βの影響が無くなったことを意味する。
【0041】
図４は図１の基準電圧源回路１の出力端子ＴＯＵＴから出力される基準電圧ＶＲＥＦの温度特性を示す検証結果である。図４では、第１ＰＮＰバイポーラトランジスタＱｐ１及び第２ＰＮＰバイポーラトランジスタＱｐ２のベース電流増幅率がβ＝２．０、４．０、８．０である場合について、基準電圧Ｖｒｅｆの温度特性を示している。図４に示すように、本実施形態では、ベース電流増幅率βが変化しても基準電圧Ｖｒｅｆの温度特性が変化せず、安定していることが示されている。
【0042】
以上説明したように上記実施形態によれば、ベース電流取得部２によって、第１ＰＮＰバイポーラトランジスタＱｐ１及び第２ＰＮＰバイポーラトランジスタＱｐ２のベース電流が取得される。当該ベース電流は、バイアス電流供給部４によって、第１ＰＮＰバイポーラトランジスタＱｐ１及び第２ＰＮＰバイポーラトランジスタＱｐ２のエミッタに対して、第１バイアス電流及び第２バイアス電流として供給される。これにより、基準電圧源回路１から出力される基準電圧ＶＲＥＦが、第１ＰＮＰバイポーラトランジスタＱｐ１及び第２ＰＮＰバイポーラトランジスタＱｐ２のベース電流増幅率βの影響を受けることがなくなる。その結果、ベース電流増幅率βが比較的小さなＰＮＰバイポーラトランジスタを用いた基準電圧源回路１において、安定した基準電圧を出力可能となる。
【符号の説明】
【0043】
１ 基準電圧源回路
２ ベース電流取得部
４ バイアス電流供給部
４Ａ カレントフォロア回路
４Ｂ カレントミラー回路
６ 差動増幅回路
２ ベース電流取得部
４ バイアス電流供給部
４Ａ カレントフォロア回路
４Ｂ カレントミラー回路
６ 差動増幅回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】