(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023184044
(43)【公開日】2023-12-28
(54)【発明の名称】半導体ウェーハの製造方法、及び半導体ウェーハ
(51)【国際特許分類】
H01L 21/20 20060101AFI20231221BHJP
H01L 21/205 20060101ALI20231221BHJP
H01L 21/322 20060101ALI20231221BHJP
H01L 21/324 20060101ALI20231221BHJP
C30B 29/06 20060101ALI20231221BHJP
C30B 25/20 20060101ALI20231221BHJP
【ＦＩ】
H01L21/20
H01L21/205
H01L21/322 Y
H01L21/324 X
C30B29/06 504G
C30B25/20
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022097941
(22)【出願日】2022-06-17
(71)【出願人】
【識別番号】000190149
【氏名又は名称】信越半導体株式会社
(74)【代理人】
【識別番号】100102532
【弁理士】
【氏名又は名称】好宮 幹夫
(74)【代理人】
【識別番号】100194881
【弁理士】
【氏名又は名称】小林 俊弘
(74)【代理人】
【識別番号】100215142
【弁理士】
【氏名又は名称】大塚 徹
(72)【発明者】
【氏名】鈴木 温
【テーマコード（参考）】
4G077
5F045
5F152
【Ｆターム（参考）】
4G077AA03
4G077AB01
4G077BA04
4G077DB04
4G077EA02
4G077EB01
4G077ED06
4G077GA01
4G077HA12
4G077TA07
4G077TB02
5F045AA06
5F045AB02
5F045AC01
5F045AC05
5F045AC08
5F045AD08
5F045AD09
5F045AD10
5F045AD11
5F045AD12
5F045AD13
5F045AD14
5F045AD15
5F045AD16
5F045AE19
5F045AE21
5F045AE23
5F045AE25
5F045AF03
5F045BB12
5F045DA52
5F045DA59
5F045EK26
5F045EK27
5F045HA16
5F152LL03
5F152NN03
5F152NP03
5F152NP30
5F152NQ03
(57)【要約】
【課題】ウェーハ表面にＳｉＣの析出が無く、その他の欠陥も抑制されたカーボンを含有するシリコン層を含む半導体ウェーハを製造するための方法を提供することを目的とする。
【解決手段】半導体ウェーハの製造方法であって、（１）シリコン基板上に、第一の温度にて、カーボンがドープされたシリコン膜を形成する工程、（２）前記カーボンがドープされたシリコン膜上に、前記第一の温度にて、カーボンがドープされていないシリコン膜を形成することで、積層ウェーハを得る工程、及び（３）前記積層ウェーハを前記第一の温度よりも高い第二の温度にてアニールするか、もしくは、前記積層ウェーハ上に前記第二の温度にてさらに成膜を行うことで、半導体ウェーハを得る工程、を有することを特徴とする半導体ウェーハの製造方法。
【選択図】図１
【解決手段】半導体ウェーハの製造方法であって、（１）シリコン基板上に、第一の温度にて、カーボンがドープされたシリコン膜を形成する工程、（２）前記カーボンがドープされたシリコン膜上に、前記第一の温度にて、カーボンがドープされていないシリコン膜を形成することで、積層ウェーハを得る工程、及び（３）前記積層ウェーハを前記第一の温度よりも高い第二の温度にてアニールするか、もしくは、前記積層ウェーハ上に前記第二の温度にてさらに成膜を行うことで、半導体ウェーハを得る工程、を有することを特徴とする半導体ウェーハの製造方法。
【選択図】図１
【特許請求の範囲】
【請求項1】
半導体ウェーハの製造方法であって、
（１）シリコン基板上に、第一の温度にて、カーボンがドープされたシリコン膜を形成する工程、
（２）前記カーボンがドープされたシリコン膜上に、前記第一の温度にて、カーボンがドープされていないシリコン膜を形成することで、積層ウェーハを得る工程、及び
（３）前記積層ウェーハを前記第一の温度よりも高い第二の温度にてアニールするか、もしくは、前記積層ウェーハ上に前記第二の温度にてさらに成膜を行うことで、半導体ウェーハを得る工程、
を有することを特徴とする半導体ウェーハの製造方法。
（１）シリコン基板上に、第一の温度にて、カーボンがドープされたシリコン膜を形成する工程、
（２）前記カーボンがドープされたシリコン膜上に、前記第一の温度にて、カーボンがドープされていないシリコン膜を形成することで、積層ウェーハを得る工程、及び
（３）前記積層ウェーハを前記第一の温度よりも高い第二の温度にてアニールするか、もしくは、前記積層ウェーハ上に前記第二の温度にてさらに成膜を行うことで、半導体ウェーハを得る工程、
を有することを特徴とする半導体ウェーハの製造方法。
【請求項2】
前記第一の温度を、４００℃～１０００℃とすることを特徴とする請求項１に記載の半導体ウェーハの製造方法。
【請求項3】
前記第一の温度を、６００℃～８００℃とすることを特徴とする請求項２に記載の半導体ウェーハの製造方法。
【請求項4】
前記カーボンがドープされていないシリコン膜の膜厚を、５ｎｍ～２００ｎｍとすることを特徴とする請求項１に記載の半導体ウェーハの製造方法。
【請求項5】
前記カーボンがドープされていないシリコン膜の膜厚を、５ｎｍ～５０ｎｍとすることを特徴とする請求項４に記載の半導体ウェーハの製造方法。
【請求項6】
前記カーボンがドープされたシリコン膜の炭素原子濃度を、１．０Ｅ＋１７ａｔｏｍｓ／ｃｍ３以上、４．５Ｅ＋２２ａｔｏｍｓ／ｃｍ３以下とすることを特徴とする請求項１に記載の半導体ウェーハの製造方法。
【請求項7】
前記カーボンがドープされたシリコン膜の炭素原子濃度を、１．０Ｅ＋１８ａｔｏｍｓ／ｃｍ３以上、２．０Ｅ＋２２ａｔｏｍｓ／ｃｍ３以下とすることを特徴とする請求項６に記載の半導体ウェーハの製造方法。
【請求項8】
前記カーボンがドープされたシリコン膜の炭素原子濃度を、１．０Ｅ＋１９ａｔｏｍｓ／ｃｍ３以上、５．０Ｅ＋２１ａｔｏｍｓ／ｃｍ３以下とすることを特徴とする請求項７に記載の半導体ウェーハの製造方法。
【請求項9】
半導体ウェーハであって、
前記半導体ウェーハは、少なくとも、上面と下面を有するシリコン基板、該シリコン基板の上面に形成されたカーボンがドープされたシリコン膜、及び該カーボンがドープされたシリコン膜上に形成されたカーボンがドープされていないシリコン膜を有するものであり、かつ、
前記半導体ウェーハは、前記シリコン基板の下面と反対側の表面にＳｉＣが析出していないものであることを特徴とする半導体ウェーハ。
前記半導体ウェーハは、少なくとも、上面と下面を有するシリコン基板、該シリコン基板の上面に形成されたカーボンがドープされたシリコン膜、及び該カーボンがドープされたシリコン膜上に形成されたカーボンがドープされていないシリコン膜を有するものであり、かつ、
前記半導体ウェーハは、前記シリコン基板の下面と反対側の表面にＳｉＣが析出していないものであることを特徴とする半導体ウェーハ。
【請求項10】
前記カーボンがドープされていないシリコン膜の膜厚が、５ｎｍ～２００ｎｍであることを特徴とする請求項９に記載の半導体ウェーハ。
【請求項11】
前記カーボンがドープされていないシリコン膜の膜厚が、５ｎｍ～５０ｎｍであることを特徴とする請求項１０に記載の半導体ウェーハ。
【請求項12】
前記カーボンがドープされたシリコン膜の炭素原子濃度が、１．０Ｅ＋１７ａｔｏｍｓ／ｃｍ３以上、４．５Ｅ＋２２ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項９に記載の半導体ウェーハ。
【請求項13】
前記カーボンがドープされたシリコン膜の炭素原子濃度が、１．０Ｅ＋１８ａｔｏｍｓ／ｃｍ３以上、２．０Ｅ＋２２ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項１２に記載の半導体ウェーハ。
【請求項14】
前記カーボンがドープされたシリコン膜の炭素原子濃度が、１．０Ｅ＋１９ａｔｏｍｓ／ｃｍ３以上、５．０Ｅ＋２１ａｔｏｍｓ／ｃｍ３以下であることを特徴とする請求項１３に記載の半導体ウェーハ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、カーボンを含有するシリコン層を含む半導体ウェーハの製造方法に関する。
【背景技術】
【0002】
カーボン（Ｃ）ドープしたシリコン（Ｓｉ）では、金属ゲッタリング能や酸素捕集効果などノンドープのＳｉでは見られなかった特性が確認されている。上記の特性から様々なデバイスへの応用が期待できるが、高濃度のＣドープＳｉは熱処理によってＳｉＣが表層に析出してしまうという問題があった。デバイス応用の際にはアニールやＳｉ層との積層化のため高温での成膜が必要になるなど、熱への安定性が求められる場面が多いため、ＣドープＳｉの熱不安定性が課題であった。
【0003】
従来のカーボンを含有するシリコン層の成膜においては、基板上にエピタキシャル層をスタック形成する場合においてターゲット炭素濃度が２００ｐｐｍ～５％原子の炭素を含む層を７００℃以下で形成し、その後炭素を含まないキャップ層を７００℃以下で形成後、エッチングガスでエッチングすることを特徴とするエピタキシャル膜スタック形成方法が提案されている（特許文献１）。しかしながら、エッチングという追加工程が必要なことなどによる工程数の増加によるコストアップや、欠陥など膜質への影響が議論されていない状況であった。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特許第５０９０４５１号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、上記事情に鑑みなされたもので、ウェーハ表面にＳｉＣの析出が無く、その他の欠陥も抑制されたカーボンを含有するシリコン層を含む半導体ウェーハを製造するための方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記課題を解決するために、本発明では、
半導体ウェーハの製造方法であって、
（１）シリコン基板上に、第一の温度にて、カーボンがドープされたシリコン膜を形成する工程、
（２）前記カーボンがドープされたシリコン膜上に、前記第一の温度にて、カーボンがドープされていないシリコン膜を形成することで、積層ウェーハを得る工程、及び
（３）前記積層ウェーハを前記第一の温度よりも高い第二の温度にてアニールするか、もしくは、前記積層ウェーハ上に前記第二の温度にてさらに成膜を行うことで、半導体ウェーハを得る工程、
を有する半導体ウェーハの製造方法を提供する。
半導体ウェーハの製造方法であって、
（１）シリコン基板上に、第一の温度にて、カーボンがドープされたシリコン膜を形成する工程、
（２）前記カーボンがドープされたシリコン膜上に、前記第一の温度にて、カーボンがドープされていないシリコン膜を形成することで、積層ウェーハを得る工程、及び
（３）前記積層ウェーハを前記第一の温度よりも高い第二の温度にてアニールするか、もしくは、前記積層ウェーハ上に前記第二の温度にてさらに成膜を行うことで、半導体ウェーハを得る工程、
を有する半導体ウェーハの製造方法を提供する。
【0007】
このようにすれば、第一の温度にてカーボンがドープされていないシリコン膜を形成することで表面にＳｉＣの析出が無く、その他の欠陥も抑制された、カーボンを含有するシリコン層を含む半導体ウェーハを製造することができる。
【0008】
また、前記第一の温度を、４００℃～１０００℃とすることが好ましい。
【0009】
このとき、前記第一の温度を、６００℃～８００℃とすることがより好ましい。
【0010】
このような温度でカーボンがドープされたシリコン膜とカーボンがドープされていないシリコン膜を形成することが望ましい。
【0011】
また、前記カーボンがドープされていないシリコン膜の膜厚を、５ｎｍ～２００ｎｍとすることが好ましい。
【0012】
このとき、前記カーボンがドープされていないシリコン膜の膜厚を、５ｎｍ～５０ｎｍとすることがより好ましい。
【0013】
カーボンがドープされていないシリコン膜の膜厚をこのような厚さにすれば、本発明の効果をより確実に発揮することができる。
【0014】
また、前記カーボンがドープされたシリコン膜の炭素原子濃度を、１．０Ｅ＋１７ａｔｏｍｓ／ｃｍ３以上、４．５Ｅ＋２２ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。
【0015】
このとき、前記カーボンがドープされたシリコン膜の炭素原子濃度を、１．０Ｅ＋１８ａｔｏｍｓ／ｃｍ３以上、２．０Ｅ＋２２ａｔｏｍｓ／ｃｍ３以下とすることがより好ましい。
【0016】
このとき、前記カーボンがドープされたシリコン膜の炭素原子濃度を、１．０Ｅ＋１９ａｔｏｍｓ／ｃｍ３以上、５．０Ｅ＋２１ａｔｏｍｓ／ｃｍ３以下とすることがさらに好ましい。
【0017】
カーボンがドープされたシリコン膜の炭素原子濃度をこのような範囲とすることが、実用面において好ましい。
【0018】
また本発明では、
半導体ウェーハであって、
前記半導体ウェーハは、少なくとも、上面と下面を有するシリコン基板、該シリコン基板の上面に形成されたカーボンがドープされたシリコン膜、及び該カーボンがドープされたシリコン膜上に形成されたカーボンがドープされていないシリコン膜を有するものであり、かつ、
前記半導体ウェーハは、前記シリコン基板の下面と反対側の表面にＳｉＣが析出していないものである半導体ウェーハを提供する。
半導体ウェーハであって、
前記半導体ウェーハは、少なくとも、上面と下面を有するシリコン基板、該シリコン基板の上面に形成されたカーボンがドープされたシリコン膜、及び該カーボンがドープされたシリコン膜上に形成されたカーボンがドープされていないシリコン膜を有するものであり、かつ、
前記半導体ウェーハは、前記シリコン基板の下面と反対側の表面にＳｉＣが析出していないものである半導体ウェーハを提供する。
【0019】
本発明の半導体ウェーハの製造方法により、このような熱による劣化のないカーボンを含有するシリコン層を含むとともに表面のカーボンがドープされていないシリコン膜の膜質も良好な半導体ウェーハを製造することができる。
【0020】
また、前記カーボンがドープされていないシリコン膜の膜厚が、５ｎｍ～２００ｎｍであることが好ましい。
【0021】
このとき、前記カーボンがドープされていないシリコン膜の膜厚が、５ｎｍ～５０ｎｍであることがより好ましい。
【0022】
カーボンがドープされていないシリコン膜の膜厚がこのような厚さであれば、本発明の効果をより確実に発揮することができる。
【0023】
また、前記カーボンがドープされたシリコン膜の炭素原子濃度が、１．０Ｅ＋１７ａｔｏｍｓ／ｃｍ３以上、４．５Ｅ＋２２ａｔｏｍｓ／ｃｍ３以下であることが好ましい。
【0024】
このとき、前記カーボンがドープされたシリコン膜の炭素原子濃度が、１．０Ｅ＋１８ａｔｏｍｓ／ｃｍ３以上、２．０Ｅ＋２２ａｔｏｍｓ／ｃｍ３以下であることがより好ましい。
【0025】
このとき、前記カーボンがドープされたシリコン膜の炭素原子濃度が、１．０Ｅ＋１９ａｔｏｍｓ／ｃｍ３以上、５．０Ｅ＋２１ａｔｏｍｓ／ｃｍ３以下であることがさらに好ましい。
【0026】
カーボンがドープされたシリコン膜の炭素原子濃度がこのような範囲であれば、実用面において好ましい。
【発明の効果】
【0027】
本発明によれば、カーボンがドープされたシリコン膜を形成後に同一温度にて前記カーボンがドープされたシリコン膜の上にカーボンがドープされていないシリコン膜を形成することで、その後の高温の熱処理によるカーボンがドープされたシリコン膜の熱による劣化を防ぎ、良質なカーボンがドープされたシリコン層を含むとともに表面のカーボンがドープされていないシリコン膜の膜質も良好な半導体ウェーハを製造可能とする。
【図面の簡単な説明】
【0028】
【図1】本発明の半導体ウェーハの製造方法の第一態様の一例を示すフロー図である。
【図2】本発明の半導体ウェーハの製造方法の第二態様の一例を示すフロー図である。
【図3】実施例と比較例における半導体ウェーハ成膜時のフローチャートである。
【発明を実施するための形態】
【0029】
上述のように、熱による劣化を防ぎつつ、カーボンを含有するシリコン層を含む半導体ウェーハを製造するための方法の開発が求められていた。
【0030】
本発明者らは、上記課題について鋭意検討を重ねた結果、ゲッタリング効果を持つエピタキシャルウェーハにおいて、炭素濃度が１．０Ｅ＋１７ａｔｏｍｓ／ｃｍ３以上４．５Ｅ＋２２ａｔｏｍｓ／ｃｍ３以下となるようにドープしたシリコンエピタキシャル層と、その上の炭素をドープしないシリコンエピタキシャル層をどちらも７００℃、圧力１～８０Ｔｏｒｒで形成した後に、デバイス活性層となるシリコンエピタキシャル層を１０８０℃で形成することにより、エピタキシャル層表面の炭素ドープエピタキシャル層由来の欠陥を低減できることを見出し、本発明を完成させた。
【0031】
即ち、本発明は、半導体ウェーハの製造方法であって、（１）シリコン基板上に、第一の温度にて、カーボンがドープされたシリコン膜を形成する工程、（２）前記カーボンがドープされたシリコン膜上に、前記第一の温度にて、カーボンがドープされていないシリコン膜を形成することで、積層ウェーハを得る工程、及び（３）前記積層ウェーハを前記第一の温度よりも高い第二の温度にてアニールするか、もしくは、前記積層ウェーハ上に前記第二の温度にてさらに成膜を行うことで、半導体ウェーハを得る工程、を有する半導体ウェーハの製造方法である。
【0032】
以下、本発明について詳細に説明するが、本発明はこれらに限定されるものではない。
【0033】
［半導体ウェーハの製造方法］
本発明の半導体ウェーハの製造方法は、工程（１）と工程（２）で第一の温度にてシリコン基板上にカーボンがドープされたシリコン膜とその上のカーボンがドープされていないシリコン膜を形成して積層ウェーハを得た後、工程（３）で第一の温度よりも高い第二の温度にて積層ウェーハ上にさらに成膜を行う態様（第一態様）と、工程（１）と工程（２）を第一態様と同様に行い積層ウェーハを得た後、工程（３）で第一の温度よりも高い第二の温度にて積層ウェーハのアニールを行う態様（第二態様）とを含む。以下、図面を参照して各態様を詳細に説明する。
本発明の半導体ウェーハの製造方法は、工程（１）と工程（２）で第一の温度にてシリコン基板上にカーボンがドープされたシリコン膜とその上のカーボンがドープされていないシリコン膜を形成して積層ウェーハを得た後、工程（３）で第一の温度よりも高い第二の温度にて積層ウェーハ上にさらに成膜を行う態様（第一態様）と、工程（１）と工程（２）を第一態様と同様に行い積層ウェーハを得た後、工程（３）で第一の温度よりも高い第二の温度にて積層ウェーハのアニールを行う態様（第二態様）とを含む。以下、図面を参照して各態様を詳細に説明する。
【0034】
［第一態様］
図１に、本発明の半導体ウェーハの製造方法の第一態様の一例を示すフロー図を示す。第一態様では、下記の工程（１）～（３）を行うことによって半導体ウェーハを得る。以下、図１に沿って第一態様を説明する。
図１に、本発明の半導体ウェーハの製造方法の第一態様の一例を示すフロー図を示す。第一態様では、下記の工程（１）～（３）を行うことによって半導体ウェーハを得る。以下、図１に沿って第一態様を説明する。
【0035】
＜工程（１）＞
工程（１）は、図１に示すように、シリコン基板１上に、第一の温度にて、カーボンがドープされたシリコン膜２を形成する工程である。
工程（１）は、図１に示すように、シリコン基板１上に、第一の温度にて、カーボンがドープされたシリコン膜２を形成する工程である。
【0036】
シリコン基板１としては特に限定はされないが、単結晶シリコン基板であることが好ましい。単結晶シリコン基板としても特に限定はされず、ＣＺ基板であっても、ＦＺ基板であってもよい。また、ノンドープであってもよいし、ドープされていてもよい。ドープされている場合には、ｎ型であってもｐ型であってもよい。ｎ型の場合には、例えば、Ｐ、Ｓｂ、又はＡｓドープとすることができる。ｐ型の場合には、例えば、Ｂ、Ａｌ、又はＧａドープとすることができる。その他、基板の方位、直径、抵抗率等にも特に制限はない。
【0037】
このようなシリコン基板１上に、例えばＣＶＤ、好ましくはＲＰ－ＣＶＤ（減圧ＣＶＤ）により、第一の温度にてカーボンがドープされたシリコン膜（シリコンエピタキシャル層）２を形成する。このとき使用する原料ガスは、例えば、炭素源としてはモノメチルシランやトリメチルシラン、シリコン源としてはジクロロシランやモノシランを用いる。しかし、原料ガスはこれに限らない。このときの成膜温度が「第一の温度」であり、例えば４００～１０００℃、好ましくは６００～８００℃とすることができるが、これに限定されない。シリコン層にドープする炭素原子濃度は、原料ガスの流量や成膜温度によって調整することができる。また、ＣＶＤ時の圧力は１～８０Ｔｏｒｒ（１３３～１０６４０Ｐａ）とすることができる。
【0038】
カーボンがドープされたシリコン膜２の炭素原子濃度は、好ましくは１．０Ｅ＋１７ａｔｏｍｓ／ｃｍ３以上４．５Ｅ＋２２ａｔｏｍｓ／ｃｍ３以下であり、より好ましくは１．０Ｅ＋１８ａｔｏｍｓ／ｃｍ３以上２．０Ｅ＋２２ａｔｏｍｓ／ｃｍ３以下である、さらに好ましくは１．０Ｅ＋１９ａｔｏｍｓ／ｃｍ３以上５．０Ｅ＋２１ａｔｏｍｓ／ｃｍ３以下である。なお、炭素原子濃度はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により確認することができる。
【0039】
カーボンがドープされたシリコン膜２の膜厚は特に限定されないが、例えば、１０～１０００ｎｍ、好ましくは２０～５００ｎｍ、より好ましくは３０～２００ｎｍとすることができる。
【0040】
＜工程（２）＞
工程（２）は、図１に示すように、カーボンがドープされたシリコン膜２上に、第一の温度にて、カーボンがドープされていないシリコン膜３を形成することで、積層ウェーハ１０を得る工程である。
工程（２）は、図１に示すように、カーボンがドープされたシリコン膜２上に、第一の温度にて、カーボンがドープされていないシリコン膜３を形成することで、積層ウェーハ１０を得る工程である。
【0041】
カーボンがドープされていないシリコン膜（シリコンエピタキシャル層）３も、例えばＣＶＤ、好ましくはＲＰ－ＣＶＤ（減圧ＣＶＤ）により形成することができる。このとき使用する原料ガスは、例えば、ジクロロシランやモノシランを用いる。しかし、原料ガスはこれに限らない。また、ＣＶＤ時の圧力は１～８０Ｔｏｒｒとすることができる。ただし、カーボンがドープされていないシリコン膜３は、上述のカーボンがドープされたシリコン膜２の成膜温度と同一温度（すなわち、第一の温度）にて形成する。
【0042】
なお、工程（１）と工程（２）は、同じＣＶＤ装置で行ってもよいし、別のＣＶＤ装置で行ってもよい。
【0043】
第一の温度にて形成されたカーボンがドープされていないシリコン膜はＳｉ－Ｃａｐ層として機能し、後述の工程（３）における第一の温度よりも高い第二の温度にてさらに成膜を行う際に、高温によってカーボンがドープされたシリコン膜２からカーボンが上層へ拡散するのを抑制することができる。
【0044】
カーボンがドープされていないシリコン膜３の膜厚は、例えば、５ｎｍ～２００ｎｍ、好ましくは５ｎｍ～５０ｎｍとすることができる。このような膜厚とすれば、カーボンがドープされたシリコン膜２からカーボンが半導体ウェーハ表面へ拡散するのをより確実に抑制することができる。
【0045】
＜工程（３）＞
工程（３）は、図１に示すように、積層ウェーハ１０上に第一の温度よりも高い第二の温度にてさらに成膜を行うことで、半導体ウェーハ１００を得る工程である。なお、図１では積層ウェーハ１０上にデバイス活性層となるシリコン膜４をさらに成膜した例を挙げているが、本工程でさらに成膜する層はこれに限定されない。
工程（３）は、図１に示すように、積層ウェーハ１０上に第一の温度よりも高い第二の温度にてさらに成膜を行うことで、半導体ウェーハ１００を得る工程である。なお、図１では積層ウェーハ１０上にデバイス活性層となるシリコン膜４をさらに成膜した例を挙げているが、本工程でさらに成膜する層はこれに限定されない。
【0046】
デバイス活性層となるシリコン膜（シリコンエピタキシャル層）４も、例えばＣＶＤ、好ましくはＲＰ－ＣＶＤ（減圧ＣＶＤ）により形成することができる。このとき使用する原料ガスは、例えば、ジクロロシランやモノシランを用いる。しかし、原料ガスはこれに限らない。また、ＣＶＤ時の圧力は１～８０Ｔｏｒｒとすることができる。ただし、本工程における成膜は、第一の温度よりも高い第二の温度にて行う。
【0047】
第二の温度としては、第一の温度より高い温度であれば特に限定はされないが、例えば、８００℃以上とすることができ、好ましくは１０００～１２００℃である。
【0048】
本工程でさらに成膜するデバイス活性層となるシリコン膜４の膜厚には特に制限はなく、用途に応じて適切な膜厚に設定すればよい。
【0049】
なお、工程（３）は、工程（２）と同じＣＶＤ装置で行ってもよいし、別のＣＶＤ装置で行ってもよい。
【0050】
本発明では、工程（３）における高温（第二の温度）による成膜を、カーボンがドープされたシリコン膜２の直上にではなく、その上に低温（第一の温度）で形成されたカーボンがドープされていないシリコン膜（Ｓｉ－Ｃａｐ層）３の上に行う。これにより、カーボンがドープされたシリコン膜２から上層へカーボンが拡散するのを抑制することができる。したがって、本発明によって製造された半導体ウェーハ１００は、デバイス活性層となるシリコン膜４中にカーボンが拡散していないもの、すなわち、エピタキシャル層の表面にＳｉＣの析出がないものとなる。
【0051】
［第二態様］
図２に、本発明の半導体ウェーハの製造方法の第二態様の一例を示すフロー図を示す。本発明の半導体ウェーハの製造方法の第二態様では、下記の工程（１）～（３）を行うことによって半導体ウェーハを得る。以下、図２に沿って第二態様を説明する。
図２に、本発明の半導体ウェーハの製造方法の第二態様の一例を示すフロー図を示す。本発明の半導体ウェーハの製造方法の第二態様では、下記の工程（１）～（３）を行うことによって半導体ウェーハを得る。以下、図２に沿って第二態様を説明する。
【0052】
＜工程（１）＞
工程（１）は、図２に示すように、シリコン基板１上に、第一の温度にて、カーボンがドープされたシリコン膜２を形成する工程である。工程（１）については、上述の第一態様のところで説明した通りである。
工程（１）は、図２に示すように、シリコン基板１上に、第一の温度にて、カーボンがドープされたシリコン膜２を形成する工程である。工程（１）については、上述の第一態様のところで説明した通りである。
【0053】
＜工程（２）＞
工程（２）は、図２に示すように、カーボンがドープされたシリコン膜２上に、第一の温度にて、カーボンがドープされていないシリコン膜３を形成することで、積層ウェーハ１０を得る工程である。工程（２）についても、上述の第一態様のところで説明した通りである。
工程（２）は、図２に示すように、カーボンがドープされたシリコン膜２上に、第一の温度にて、カーボンがドープされていないシリコン膜３を形成することで、積層ウェーハ１０を得る工程である。工程（２）についても、上述の第一態様のところで説明した通りである。
【0054】
＜工程（３）＞
工程（３）は、図２に示すように、積層ウェーハ１０を第一の温度よりも高い第二の温度にてアニールすることで、半導体ウェーハ１００を得る工程である。
工程（３）は、図２に示すように、積層ウェーハ１０を第一の温度よりも高い第二の温度にてアニールすることで、半導体ウェーハ１００を得る工程である。
【0055】
アニールを行う際の第二の温度としては、第一の温度より高い温度であれば特に限定はされないが、例えば、８００℃以上とすることができる。好ましくは１０００～１２００℃である。
【0056】
第二態様においては、工程（３）の高温（第二の温度）によるアニールを、カーボンがドープされていないシリコン膜（Ｓｉ－Ｃａｐ層）３を低温（第一の温度）で形成した後に行う。したがって、第一態様と同様、高温下においてカーボンがドープされたシリコン膜２から上層へカーボンが拡散するのを抑制することができる。本発明の第二態様によって製造された半導体ウェーハ１００も、エピタキシャル層の表面にＳｉＣの析出がないものとなる。
【0057】
［半導体ウェーハ］
また本発明では、少なくとも、上面と下面を有するシリコン基板、該シリコン基板の上面に形成されたカーボンがドープされたシリコン膜、及び該カーボンがドープされたシリコン膜上に形成されたカーボンがドープされていないシリコン膜を有するものであり、かつ、前記シリコン基板の下面と反対側の表面にＳｉＣが析出していないものである半導体ウェーハを提供する。
また本発明では、少なくとも、上面と下面を有するシリコン基板、該シリコン基板の上面に形成されたカーボンがドープされたシリコン膜、及び該カーボンがドープされたシリコン膜上に形成されたカーボンがドープされていないシリコン膜を有するものであり、かつ、前記シリコン基板の下面と反対側の表面にＳｉＣが析出していないものである半導体ウェーハを提供する。
【0058】
本発明の半導体ウェーハは、カーボンがドープされていないシリコン膜の上にさらに別のエピタキシャル層、例えばデバイス活性層となるシリコン膜が形成されていてもよい。
【0059】
本発明の半導体ウェーハは、上述の本発明の半導体ウェーハの製造方法によって製造することができる。それゆえに、カーボンがドープされたシリコン膜からのカーボンの拡散は、その上に形成されたカーボンがドープされていないシリコン膜によって抑制されるので、エピタキシャル層の表面にはＳｉＣが析出していない。
【0060】
したがって、本発明の半導体ウェーハは、金属ゲッタリング能や酸素捕集効果、ＲＦ特性の向上の効果があるとともに、表面のカーボンがドープされていないシリコン膜も高品質であるので、様々なデバイス（ＲＦデバイスやＣＩＳ）に応用することができる。
【実施例0061】
以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。なお、下記実施例、比較例において、半導体ウェーハ表面の欠陥評価としては、ＫＬＡテンコール社製のＳＰ３を用いてＬＬＳ欠陥の個数を測定することにより行った。
【0062】
下記の実施例１～８では、図３のフローに示すように、本発明の半導体ウェーハの製造方法における工程（１）～（３）を行った。一方、下記の比較例１～７では、図３のフローに示すように、本発明の半導体ウェーハの製造方法における工程（１）と工程（３）のみを行い、工程（２）を行わなかった。
【0063】
（実施例１）
シリコン基板上にＲＰ－ＣＶＤを使用して、７００℃、５Ｔｏｒｒの条件下でＳｉＨ４とＳｉＨ（ＣＨ３）３を含有する混合ガス雰囲気にて、ＣドープＳｉ層（炭素原子濃度：１．０Ｅ＋２０ａｔｏｍｓ／ｃｍ３）を１００ｎｍ成長させた。その後、同７００℃にてＣノンドープＳｉ層（Ｓｉ－ｃａｐ層）を３０ｎｍ成長させた。さらにその後、１０８０℃に昇温し、Ｓｉ層を成長させて半導体ウェーハを製造した。このとき、ＬＬＳは３２ｎｍｕｐにて１６個だった。
シリコン基板上にＲＰ－ＣＶＤを使用して、７００℃、５Ｔｏｒｒの条件下でＳｉＨ４とＳｉＨ（ＣＨ３）３を含有する混合ガス雰囲気にて、ＣドープＳｉ層（炭素原子濃度：１．０Ｅ＋２０ａｔｏｍｓ／ｃｍ３）を１００ｎｍ成長させた。その後、同７００℃にてＣノンドープＳｉ層（Ｓｉ－ｃａｐ層）を３０ｎｍ成長させた。さらにその後、１０８０℃に昇温し、Ｓｉ層を成長させて半導体ウェーハを製造した。このとき、ＬＬＳは３２ｎｍｕｐにて１６個だった。
【0064】
（実施例２）
評価する半導体ウェーハとして、ＣノンドープＳｉ層（Ｓｉ－ｃａｐ層）の厚さを１００ｎｍとしたこと以外は実施例１と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにて２５個だった。
評価する半導体ウェーハとして、ＣノンドープＳｉ層（Ｓｉ－ｃａｐ層）の厚さを１００ｎｍとしたこと以外は実施例１と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにて２５個だった。
【0065】
（実施例３）
評価する半導体ウェーハとして、炭素原子濃度を３．０Ｅ＋２１ａｔｏｍｓ／ｃｍ３としたこと以外は実施例１と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにて１５個だった。
評価する半導体ウェーハとして、炭素原子濃度を３．０Ｅ＋２１ａｔｏｍｓ／ｃｍ３としたこと以外は実施例１と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにて１５個だった。
【0066】
（実施例４）
評価する半導体ウェーハとして、炭素原子濃度を８．０Ｅ＋２１ａｔｏｍｓ／ｃｍ３としたこと以外は実施例１と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにて１６５個だった。
評価する半導体ウェーハとして、炭素原子濃度を８．０Ｅ＋２１ａｔｏｍｓ／ｃｍ３としたこと以外は実施例１と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにて１６５個だった。
【0067】
（実施例５）
評価する半導体ウェーハとして、炭素原子濃度を２．５Ｅ＋２２ａｔｏｍｓ／ｃｍ３としたこと以外は実施例１と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにて８６１個だった。
評価する半導体ウェーハとして、炭素原子濃度を２．５Ｅ＋２２ａｔｏｍｓ／ｃｍ３としたこと以外は実施例１と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにて８６１個だった。
【0068】
（実施例６）
シリコン基板上にＲＰ－ＣＶＤを使用して、８５０℃、５Ｔｏｒｒの条件下でＳｉＨ４とＳｉＨ３（ＣＨ３）を含有する混合ガス雰囲気にて、ＣドープＳｉ層（炭素原子濃度：２．０Ｅ＋１９ａｔｏｍｓ／ｃｍ３）を１００ｎｍ成長させた。その後、同８５０℃にてＣノンドープＳｉ層（Ｓｉ－ｃａｐ層）を３０ｎｍ成長させた。さらにその後、１０８０℃に昇温し、Ｓｉ層を成長させて半導体ウェーハを製造した。このとき、ＬＬＳは３２ｎｍｕｐにて６個だった。
シリコン基板上にＲＰ－ＣＶＤを使用して、８５０℃、５Ｔｏｒｒの条件下でＳｉＨ４とＳｉＨ３（ＣＨ３）を含有する混合ガス雰囲気にて、ＣドープＳｉ層（炭素原子濃度：２．０Ｅ＋１９ａｔｏｍｓ／ｃｍ３）を１００ｎｍ成長させた。その後、同８５０℃にてＣノンドープＳｉ層（Ｓｉ－ｃａｐ層）を３０ｎｍ成長させた。さらにその後、１０８０℃に昇温し、Ｓｉ層を成長させて半導体ウェーハを製造した。このとき、ＬＬＳは３２ｎｍｕｐにて６個だった。
【0069】
（実施例７）
評価する半導体ウェーハとして、炭素原子濃度を２．０Ｅ＋１８ａｔｏｍｓ／ｃｍ３としたこと以外は実施例６と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにて２６個だった。
評価する半導体ウェーハとして、炭素原子濃度を２．０Ｅ＋１８ａｔｏｍｓ／ｃｍ３としたこと以外は実施例６と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにて２６個だった。
【0070】
（実施例８）
評価する半導体ウェーハとして、炭素原子濃度を４．０Ｅ＋１７ａｔｏｍｓ／ｃｍ３としたこと以外は実施例６と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにて１２個だった。
評価する半導体ウェーハとして、炭素原子濃度を４．０Ｅ＋１７ａｔｏｍｓ／ｃｍ３としたこと以外は実施例６と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにて１２個だった。
【0071】
（比較例１）
シリコン基板上にＲＰ－ＣＶＤを使用して、７００℃、５Ｔｏｒｒの条件下でＳｉＨ４とＳｉＨ（ＣＨ３）３を含有する混合ガス雰囲気にて、ＣドープＳｉ層（炭素原子濃度：１．０Ｅ＋２０ａｔｏｍｓ／ｃｍ３）を１００ｎｍ成長させた。その後、１０８０℃に昇温しＳｉ層を成長させて半導体ウェーハを製造した。このとき、ＬＬＳは３２ｎｍｕｐにてｏｖｅｒｌｏａｄだった。なお、ｏｖｅｒｌｏａｄは、おおよそＬＬＳが３００００個以上／ウェーハであることを意味する。
シリコン基板上にＲＰ－ＣＶＤを使用して、７００℃、５Ｔｏｒｒの条件下でＳｉＨ４とＳｉＨ（ＣＨ３）３を含有する混合ガス雰囲気にて、ＣドープＳｉ層（炭素原子濃度：１．０Ｅ＋２０ａｔｏｍｓ／ｃｍ３）を１００ｎｍ成長させた。その後、１０８０℃に昇温しＳｉ層を成長させて半導体ウェーハを製造した。このとき、ＬＬＳは３２ｎｍｕｐにてｏｖｅｒｌｏａｄだった。なお、ｏｖｅｒｌｏａｄは、おおよそＬＬＳが３００００個以上／ウェーハであることを意味する。
【0072】
（比較例２）
評価する半導体ウェーハとして、炭素原子濃度を３．０Ｅ＋２１ａｔｏｍｓ／ｃｍ３としたこと以外は比較例１と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにてｏｖｅｒｌｏａｄだった。
評価する半導体ウェーハとして、炭素原子濃度を３．０Ｅ＋２１ａｔｏｍｓ／ｃｍ３としたこと以外は比較例１と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにてｏｖｅｒｌｏａｄだった。
【0073】
（比較例３）
評価する半導体ウェーハとして、炭素原子濃度を８．０Ｅ＋２１ａｔｏｍｓ／ｃｍ３としたこと以外は比較例１と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにてｏｖｅｒｌｏａｄだった。
評価する半導体ウェーハとして、炭素原子濃度を８．０Ｅ＋２１ａｔｏｍｓ／ｃｍ３としたこと以外は比較例１と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにてｏｖｅｒｌｏａｄだった。
【0074】
（比較例４）
評価する半導体ウェーハとして、炭素原子濃度を２．５Ｅ＋２２ａｔｏｍｓ／ｃｍ３としたこと以外は比較例１と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにてｏｖｅｒｌｏａｄだった。
評価する半導体ウェーハとして、炭素原子濃度を２．５Ｅ＋２２ａｔｏｍｓ／ｃｍ３としたこと以外は比較例１と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにてｏｖｅｒｌｏａｄだった。
【0075】
（比較例５）
シリコン基板上にＲＰ－ＣＶＤを使用して、８５０℃、５Ｔｏｒｒの条件下でＳｉＨ４とＳｉＨ３（ＣＨ３）を含有する混合ガス雰囲気にて、ＣドープＳｉ層（炭素原子濃度：２．０Ｅ＋１９ａｔｏｍｓ／ｃｍ３）を１００ｎｍ成長させた。その後、１０８０℃に昇温し、Ｓｉ層を成長させて半導体ウェーハを製造した。このとき、ＬＬＳは３２ｎｍｕｐにてｏｖｅｒｌｏａｄだった。
シリコン基板上にＲＰ－ＣＶＤを使用して、８５０℃、５Ｔｏｒｒの条件下でＳｉＨ４とＳｉＨ３（ＣＨ３）を含有する混合ガス雰囲気にて、ＣドープＳｉ層（炭素原子濃度：２．０Ｅ＋１９ａｔｏｍｓ／ｃｍ３）を１００ｎｍ成長させた。その後、１０８０℃に昇温し、Ｓｉ層を成長させて半導体ウェーハを製造した。このとき、ＬＬＳは３２ｎｍｕｐにてｏｖｅｒｌｏａｄだった。
【0076】
（比較例６）
評価する半導体ウェーハとして、炭素原子濃度を２．０Ｅ＋１８ａｔｏｍｓ／ｃｍ３としたこと以外は比較例５と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにてｏｖｅｒｌｏａｄだった。
評価する半導体ウェーハとして、炭素原子濃度を２．０Ｅ＋１８ａｔｏｍｓ／ｃｍ３としたこと以外は比較例５と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにてｏｖｅｒｌｏａｄだった。
【0077】
（比較例７）
評価する半導体ウェーハとして、炭素原子濃度を４．０Ｅ＋１７ａｔｏｍｓ／ｃｍ３としたこと以外は比較例５と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにてｏｖｅｒｌｏａｄだった。
評価する半導体ウェーハとして、炭素原子濃度を４．０Ｅ＋１７ａｔｏｍｓ／ｃｍ３としたこと以外は比較例５と同じ条件で半導体ウェーハを製造したところ、ＬＬＳは３２ｎｍｕｐにてｏｖｅｒｌｏａｄだった。
【0078】
実施例１～８、比較例１～７の結果を表１にまとめた。
【0079】
【表1】
【0080】
表１から明らかなように、実施例１～８のような本発明の半導体ウェーハの製造方法によって製造された半導体ウェーハは、エピタキシャル層の表面にＳｉＣの析出はなくＬＬＳが非常に少なく、Ｓｉ－Ｃａｐ層によりカーボンの拡散が抑制されていることが分かる。特にＣドープＳｉ層の炭素濃度が３．０Ｅ２１ａｔｏｍｓ／ｃｍ３以下の場合において特に結果が優れていた。一方、比較例１～７では、本発明の工程（２）を実施せず、ＣドープＳｉ層の上に直接、高温でデバイス活性層を成膜することによって、ＣドープＳｉ層からカーボンが拡散してデバイス活性層表面にＳｉＣが析出し、ＬＬＳは非常に多い（ＯｖｅｒＬｏａｄ）結果となった。
【0081】
本明細書は、以下の発明を包含する。
【0082】
［１］：半導体ウェーハの製造方法であって、（１）シリコン基板上に、第一の温度にて、カーボンがドープされたシリコン膜を形成する工程、（２）前記カーボンがドープされたシリコン膜上に、前記第一の温度にて、カーボンがドープされていないシリコン膜を形成することで、積層ウェーハを得る工程、及び（３）前記積層ウェーハを前記第一の温度よりも高い第二の温度にてアニールするか、もしくは、前記積層ウェーハ上に前記第二の温度にてさらに成膜を行うことで、半導体ウェーハを得る工程、を有することを特徴とする半導体ウェーハの製造方法。
【0083】
［２］：前記第一の温度を、４００℃～１０００℃とすることを特徴とする上記［１］に記載の半導体ウェーハの製造方法。
【0084】
［３］：前記第一の温度を、６００℃～８００℃とすることを特徴とする上記［１］又は上記［２］に記載の半導体ウェーハの製造方法。
【0085】
［４］：前記カーボンがドープされていないシリコン膜の膜厚を、５ｎｍ～２００ｎｍとすることを特徴とする上記［１］、上記［２］、又は上記［３］に記載の半導体ウェーハの製造方法。
【0086】
［５］：前記カーボンがドープされていないシリコン膜の膜厚を、５ｎｍ～５０ｎｍとすることを特徴とする上記［１］、上記［２］、上記［３］、又は上記［４］に記載の半導体ウェーハの製造方法。
【0087】
［６］：前記カーボンがドープされたシリコン膜の炭素原子濃度を、１．０Ｅ＋１７ａｔｏｍｓ／ｃｍ３以上、４．５Ｅ＋２２ａｔｏｍｓ／ｃｍ３以下とすることを特徴とする上記［１］、上記［２］、上記［３］、上記［４］、又は上記［５］に記載の半導体ウェーハの製造方法。
【0088】
［７］：前記カーボンがドープされたシリコン膜の炭素原子濃度を、１．０Ｅ＋１８ａｔｏｍｓ／ｃｍ３以上、２．０Ｅ＋２２ａｔｏｍｓ／ｃｍ３以下とすることを特徴とする上記［１］、上記［２］、上記［３］、上記［４］、上記［５］、又は上記［６］に記載の半導体ウェーハの製造方法。
【0089】
［８］：前記カーボンがドープされたシリコン膜の炭素原子濃度を、１．０Ｅ＋１９ａｔｏｍｓ／ｃｍ３以上、５．０Ｅ＋２１ａｔｏｍｓ／ｃｍ３以下とすることを特徴とする上記［１］、上記［２］、上記［３］、上記［４］、上記［５］、上記［６］、又は上記［７］に記載の半導体ウェーハの製造方法。
【0090】
［９］：半導体ウェーハであって、前記半導体ウェーハは、少なくとも、上面と下面を有するシリコン基板、該シリコン基板の上面に形成されたカーボンがドープされたシリコン膜、及び該カーボンがドープされたシリコン膜上に形成されたカーボンがドープされていないシリコン膜を有するものであり、かつ、前記半導体ウェーハは、前記シリコン基板の下面と反対側の表面にＳｉＣが析出していないものであることを特徴とする半導体ウェーハ。
【0091】
［１０］：前記カーボンがドープされていないシリコン膜の膜厚が、５ｎｍ～２００ｎｍであることを特徴とする上記［９］に記載の半導体ウェーハ。
【0092】
［１１］：前記カーボンがドープされていないシリコン膜の膜厚が、５ｎｍ～５０ｎｍであることを特徴とする上記［９］又は上記［１０］に記載の半導体ウェーハ。
【0093】
［１２］：前記カーボンがドープされたシリコン膜の炭素原子濃度が、１．０Ｅ＋１７ａｔｏｍｓ／ｃｍ３以上、４．５Ｅ＋２２ａｔｏｍｓ／ｃｍ３以下であることを特徴とする上記［９］、上記［１０］、又は上記［１１］に記載の半導体ウェーハ。
【0094】
［１３］：前記カーボンがドープされたシリコン膜の炭素原子濃度が、１．０Ｅ＋１８ａｔｏｍｓ／ｃｍ３以上、２．０Ｅ＋２２ａｔｏｍｓ／ｃｍ３以下であることを特徴とする上記［９］、上記［１０］、上記［１１］、又は上記［１２］に記載の半導体ウェーハ。
【0095】
［１４］：前記カーボンがドープされたシリコン膜の炭素原子濃度が、１．０Ｅ＋１９ａｔｏｍｓ／ｃｍ３以上、５．０Ｅ＋２１ａｔｏｍｓ／ｃｍ３以下であることを特徴とする上記［９］、上記［１０］、上記［１１］、上記［１２］、又は上記［１３］に記載の半導体ウェーハ。
【0096】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【符号の説明】
【0097】
１…シリコン基板、 ２…カーボンがドープされたシリコン膜、
３…カーボンがドープされていないシリコン膜、
４…デバイス活性層となるシリコン膜、 １０…積層ウェーハ、
１００…半導体ウェーハ。
３…カーボンがドープされていないシリコン膜、
４…デバイス活性層となるシリコン膜、 １０…積層ウェーハ、
１００…半導体ウェーハ。
【図1】
【図2】
【図3】