特開 2023-18971 増幅回路およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023018971

(43)【公開日】2023-02-09

(54)【発明の名称】増幅回路およびその製造方法

(51)【国際特許分類】

   H03F 3/30 20060101AFI20230202BHJP

   H03F 1/26 20060101ALI20230202BHJP

【ＦＩ】

H03F3/30

H03F1/26

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2021123388

(22)【出願日】2021-07-28

(71)【出願人】

【識別番号】000207551

【氏名又は名称】株式会社ＳＣＲＥＥＮホールディングス

(71)【出願人】

【識別番号】504176911

【氏名又は名称】国立大学法人大阪大学

(74)【代理人】

【識別番号】100105935

【弁理士】

【氏名又は名称】振角 正一

(74)【代理人】

【識別番号】100136836

【弁理士】

【氏名又は名称】大西 一正

(72)【発明者】

【氏名】木村 知玄

(72)【発明者】

【氏名】陶山 武史

(72)【発明者】

【氏名】竹市 弥生

(72)【発明者】

【氏名】関谷 毅

(72)【発明者】

【氏名】植村 隆文

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA17

5J500AC44

5J500AF12

5J500AH09

5J500AH14

5J500AH32

5J500AK47

5J500AM13

5J500AM21

5J500AQ02

5J500AQ03

5J500AS15

5J500AT02

5J500RU02

(57)【要約】      （修正有）

【課題】擬ＣＭＯＳインバータ回路を用いた増幅回路において、ノイズ性能と製造コストとのバランスに優れた回路デザインを提供する。
【解決手段】増幅回路は、半導体チャネルの伝導型が互いに同じである複数のトランジスタが電気的に接続されて構成された擬ＣＭＯＳインバータ１００を含む。擬ＣＭＯＳインバータは、入力信号がゲートに入力される第１のトランジスタ１０１と、第１のトランジスタの能動負荷となる第２のトランジスタ１０２と、第１のトランジスタとは並列に入力信号がゲートに入力される第３のトランジスタ１０３と、第３のトランジスタと電気的に接続されてプッシュプル出力段を構成する第４のトランジスタ１０４と、を備える。ここで、トランジスタ１０１～１０４各々の実効的なチャネル長を夫々符号Ｌ１、Ｌ２、Ｌ３及びＬ４で表すとき、Ｌ１＞Ｌ２≧Ｌ３＝Ｌ４である。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体チャネルの伝導型が互いに同じである複数のトランジスタが電気的に接続されて構成された擬ＣＭＯＳインバータ回路を含む増幅回路であって、
前記擬ＣＭＯＳインバータ回路は、
入力信号がゲートに入力される第１のトランジスタと、
前記第１のトランジスタの能動負荷となる第２のトランジスタと、
前記第１のトランジスタとは並列に前記入力信号がゲートに入力される第３のトランジスタと、
前記第３のトランジスタと電気的に接続されてプッシュプル出力段を構成する第４のトランジスタと
を備え、
前記第１、第２、第３および第４のトランジスタ各々の実効的なチャネル長をそれぞれ符号Ｌ１、Ｌ２、Ｌ３およびＬ４で表すとき、次式：
Ｌ１＞Ｌ２≧Ｌ３＝Ｌ４
の関係が成立する、増幅回路。

【請求項2】

前記第１のトランジスタの実効的なチャネル幅を符号Ｗ１、前記第２のトランジスタの実効的なチャネル幅を符号Ｗ２で表すとき、次式：
Ｌ１／Ｗ１＞Ｌ２／Ｗ２
の関係が成立する、請求項１に記載の増幅回路。

【請求項3】

前記第１のトランジスタの実効的なチャネル幅を符号Ｗ１、前記第２のトランジスタの実効的なチャネル幅を符号Ｗ２で表すとき、次式：
Ｌ１／Ｗ１≧３Ｌ２／Ｗ２
の関係が成立する、請求項１に記載の増幅回路。

【請求項4】

前記第１のトランジスタの実効的なチャネル幅が、前記第２のトランジスタの実効的なチャネル幅以下である、請求項１ないし３のいずれかに記載の増幅回路。

【請求項5】

前記第２、第３および第４のトランジスタの実効的なチャネル幅が互いに等しい、請求項１ないし４のいずれかに記載の増幅回路。

【請求項6】

前記第２のトランジスタのチャネル長が前記第３のトランジスタのチャネル長と等しい、請求項１ないし５のいずれかに記載の増幅回路。

【請求項7】

前記第１ないし第４のトランジスタがデプレション型トランジスタである、請求項１ないし６のいずれかに記載の増幅回路。

【請求項8】

前記第１ないし第４のトランジスタが有機薄膜トランジスタである、請求項１ないし７のいずれかに記載の増幅回路。

【請求項9】

前記第１ないし第４のトランジスタが、同一基板上に同一製造プロセスにより同時に形成された、請求項１ないし８のいずれかに記載の増幅回路。

【請求項10】

同一の基板上に、半導体チャネルの伝導型が互いに同じである複数のトランジスタを含む擬ＣＭＯＳインバータ回路を形成し、
前記擬ＣＭＯＳインバータ回路は、
入力信号がゲートに入力される第１のトランジスタと、
前記第１のトランジスタの能動負荷となる第２のトランジスタと、
前記第１のトランジスタとは並列に前記入力信号がゲートに入力される第３のトランジスタと、
前記第３のトランジスタと電気的に接続されてプッシュプル出力段を構成する第４のトランジスタと
を備え、
前記第１、第２、第３および第４のトランジスタ各々の実効的なチャネル長をそれぞれ符号Ｌ１、Ｌ２、Ｌ３およびＬ４で表すとき、次式：
Ｌ１＞Ｌ２≧Ｌ３＝Ｌ４
の関係が成立するように、前記第１ないし第４のトランジスタを形成する、増幅回路の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、トランジスタを用いて構成される増幅回路に関し、例えば有機トランジスタなどの薄膜トランジスタを用いる増幅回路に適用可能なものである。

【背景技術】

【0002】

例えば表示装置やタッチパネル装置、ウェアラブル電子装置等を製造する目的で、ガラス板や樹脂板、樹脂シート等の基板の表面に薄膜トランジスタなどの薄膜半導体素子を形成するための技術が研究されている。特に近年では、その性能や生産技術の向上が著しく、また材料によっては印刷技術を利用したデバイス作成が可能であるとの観点から、このような薄膜半導体素子の材料として有機半導体が注目されている。

【0003】

このような材料により形成される半導体デバイスでは、一般的にその伝導型は使用される半導体材料の種類に大きく依存し、特性の揃ったＰ型デバイスとＮ型デバイスとを混在させた、いわゆるコンプリメンタリ型の回路を構成することが困難である。このことに関して、Ｐ型またはＮ型の一方のみを用いてＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路と同等の機能を実現した回路も考案されている。

【0004】

例えば特許文献１には、Ｐ型の薄膜トランジスタのみを用いてＣＭＯＳインバータと同等の機能を果たす回路が記載されており、このような回路は「擬ＣＭＯＳインバータ」と称呼されている。また例えば特許文献２には、擬ＣＭＯＳインバータ回路の入出力間に帰還抵抗を接続することで、該回路を増幅回路として利用することが提案されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１５－２０４７０２号公報（例えば、図１０）

【特許文献2】特開２０１７－２１７０９８号公報（例えば、図５）

【発明の概要】

【発明が解決しようとする課題】

【0006】

このような増幅回路は、例えばウェアラブル電子装置に実装される生体センサの信号を増幅する目的に適用可能である。この場合、生体からの信号が基本的に微弱であることから、増幅回路のノイズ（雑音）を抑えることが求められる。詳しくは後述するが、低雑音化には各トランジスタのチャネル幅を大きくすることが有効である。しかしながら、これにより回路面積が増大することで、同一ロットで製造可能な回路の数が少なくなり、またプロセスエラーによる歩留まりの低下の原因ともなり得る。これらは回路の製造コストを上昇させる。

【0007】

このように、増幅回路のノイズ性能と製造コストとの間にはトレードオフの関係があり、ノイズ性能とコストとのバランスを取ることのできる回路デザインが求められる。

【0008】

この発明は上記課題に鑑みなされたものであり、擬ＣＭＯＳインバータ回路を用いた増幅回路において、ノイズ性能と製造コストとのバランスに優れた回路デザインを提供することを目的とする。

【課題を解決するための手段】

【0009】

この発明の一の態様は、半導体チャネルの伝導型が互いに同じである複数のトランジスタが電気的に接続されて構成された擬ＣＭＯＳインバータ回路を含む増幅回路である。また、この発明の他の一の態様は、そのような増幅回路の製造方法である。

【0010】

これらの発明において、前記擬ＣＭＯＳインバータ回路は、入力信号がゲートに入力される第１のトランジスタと、前記第１のトランジスタの能動負荷となる第２のトランジスタと、前記第１のトランジスタとは並列に前記入力信号がゲートに入力される第３のトランジスタと、前記第３のトランジスタと電気的に接続されてプッシュプル出力段を構成する第４のトランジスタとを備え、前記第１、第２、第３および第４のトランジスタ各々の実効的なチャネル長をそれぞれ符号Ｌ１、Ｌ２、Ｌ３およびＬ４で表すとき、次式：
Ｌ１＞Ｌ２≧Ｌ３＝Ｌ４
の関係が成立する。

【0011】

ここでいう「実効的なチャネル長」とは、各トランジスタにおいてチャネルとして機能する半導体層のうち、ドレイン電極とソース電極とを電気的に接続し実際にチャネルとして有効に機能する部分の長さを指し、必ずしも当該半導体層の物理的な長さとは一致しない。

【0012】

詳しくは後述するが、このように構成された発明では、回路面積の増大に対するノイズ性能の改善効果が大きい、あるいは同じ回路面積でよりノイズ性能の良好な増幅回路を構成することが可能である。したがって、増幅回路の製造コストの上昇を抑えつつ、ノイズ性能を改善することができる。

【発明の効果】

【0013】

上記のように、本発明による増幅回路の回路デザインは、ノイズ性能と製造コストとのバランスに優れたものとなっている。

【図面の簡単な説明】

【0014】

【図1】擬ＣＭＯＳインバータの構成例を示す図である。

【図2】インバータ回路を増幅回路として使用した例を示す図である。

【図3】チャネル長およびチャネル幅の定義を示す図である。

【図4】チャネル長およびチャネル幅の定義を示す他の図である。

【図5】シミュレーション結果の一例を示すグラフである。

【図6】増幅回路の寸法およびノイズ計測結果を示す図である。

【図7】チャネル寸法を異ならせたトランジスタのパターン例を示す図である。

【図8】Ｎ型トランジスタによる擬ＣＭＯＳインバータ回路の構成例を示す図である。

【発明を実施するための形態】

【0015】

以下、本発明に係る増幅回路のいくつかの実施形態について、図面を参照しながら説明する。本発明の一実施形態は、伝導型が互いに同一であるトランジスタの組み合わせにより、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータの回路構成および機能を模した、いわゆる擬ＣＭＯＳインバータを使用した増幅回路である。ＣＭＯＳインバータ、およびＣＭＯＳインバータを用いた増幅回路の回路構成およびその動作原理は公知であるので、ここでは説明を省略し、まず擬ＣＭＯＳインバータ回路について説明する。

【0016】

図１は擬ＣＭＯＳインバータの構成例を示す図である。より具体的には、図１（ａ）は擬ＣＭＯＳインバータの回路構成の一例を示す図であり、図１（ｂ）はその動作特性例を示す図である。擬ＣＭＯＳインバータ１００は、同一基板上に形成された４つのトランジスタ１０１～１０４を備えている。これらのトランジスタ１０１～１０４はいずれも、Ｐ型の伝導型を有するデプレション型トランジスタであり、例えば全てのトランジスタ１０１～１０４が同一構造を有するものとすることができる。したがって、これらのトランジスタ１０１～１０４を同一の製造プロセスで同時に形成することが可能である。なお、以下の説明においては、「擬ＣＭＯＳインバータ」を単に「インバータ」と称することがある。

【0017】

第１のトランジスタ１０１のゲート（Ｇ）端子は入力端子Ｖｉ’に接続されている。また、そのソース（Ｓ）端子は図示しない電源に接続されて、適宜の正電位の電源電圧Ｖｄｄが印加されている。ドレイン（Ｄ）端子はトランジスタ１０２のソース端子と接続されている。第２のトランジスタ１０２のゲート端子はソース端子に接続され、ドレイン端子には電源電圧Ｖｓ１が印加される。電源電圧Ｖｓ１は電源電圧Ｖｄｄの電位より低く、例えば接地電位または適宜の負電位とすることができる。第２のトランジスタ１０２は、第１のトランジスタ１０１の能動負荷として機能している。

【0018】

第３のトランジスタ１０３のゲート端子は、第１のトランジスタ１０１のゲート端子と接続されている。つまり、第１のトランジスタ１０１のゲート端子と第３のトランジスタ１０３のゲート端子とは互いに並列に、入力端子Ｖｉ’に接続されている。第３のトランジスタ１０３のソース端子には電源電圧Ｖｄｄが印加されている。また、第３のトランジスタ１０３のドレイン端子は第４のトランジスタ１０４のソース端子に接続され、さらに出力端子Ｖｏ’に接続されている。つまり、第３のトランジスタ１０３と第４のトランジスタ１０４とがプッシュプル出力段を構成している。

【0019】

第４のトランジスタ１０４のゲート端子は第１のトランジスタ１０１のドレイン端子、第２のトランジスタ１０２のソース端子およびゲート端子に接続されている。第４のトランジスタ１０４のドレイン端子には電源電圧Ｖｓ２が印加されている。電源電圧Ｖｓ２は電源電圧Ｖｓ１と共通とすることができる。なお、既に知られているように、擬ＣＭＯＳインバータ回路の特徴として、これらの電源電圧Ｖｓ１、Ｖｓ２を異ならせることによりその動作特性を変調することが可能である。ただし、以下では最も簡単な例として電源電圧Ｖｓ１、Ｖｓ２を同電位、例えばいずれも接地電位とした場合で考える。

【0020】

このように構成された擬ＣＭＯＳインバータ１００は、入力端子Ｖｉ’にＨレベルの信号が入力されたときには出力端子Ｖｏ’にＬレベルを出力する一方、入力端子Ｖｉ’にＬレベルの信号が入力されたときには出力端子Ｖｏ’にＨレベルを出力する反転回路として機能する。なお、以下の説明において特に区別する必要がない限り、入力端子およびこれに印加される入力電圧をいずれも符号Ｖｉ’により表す。同様に、出力端子およびこれに現れる出力電圧をいずれも符号Ｖｏ’により表す。

【0021】

具体的には、図１（ｂ）に示すように、入力電圧Ｖｉ’が接地電位（０Ｖ）に近いときには、出力電圧Ｖｏ’はほぼ電源電圧Ｖｄｄに近い値となる。一方、入力電圧Ｖｉ’が電源電圧Ｖｄｄに近いときには、出力電圧Ｖｏ’はほぼ電源電圧Ｖｓ２となり、Ｖｓ２＝０とした本例ではほぼ接地電位となる。そして、接地電位と電源電圧Ｖｄｄとの中間的な電圧Ｖ１～Ｖ２の範囲において、出力電圧Ｖｏ’は大きく変動する。言い換えれば、この電圧範囲では入力電圧Ｖｉ’の僅かな変化に対して出力電圧Ｖｏ’が大きく変動する。この性質を利用して、インバータ回路を反転増幅回路として利用することが可能である。以下の説明のために、電圧Ｖ１～Ｖ２の範囲内で、入力電圧Ｖｉ’と出力電圧Ｖｏ’とが等しくなるときの電位を、符号Ｖｎにより表すこととする。

【0022】

図２はインバータ回路を増幅回路として使用した例を示す図である。より具体的には、図２（ａ）はインバータ回路を用いた増幅回路の構成例を示し、図２（ｂ）はそのより具体的な回路構成例を示す。図２（ａ）に示すように、前述した擬ＣＭＯＳインバータ１００の入力端子Ｖｉ’と出力端子Ｖｏ’との間に帰還素子Ｚｆを接続することにより、擬ＣＭＯＳインバータ１００を反転増幅回路として動作させることができる。

【0023】

出力端子Ｖｏ’から入力端子Ｖｉ’への電圧帰還により、無信号状態では両端子が同電位となる。より具体的には、入力電圧Ｖｉ’と出力電圧Ｖｏ’とがいずれも電圧Ｖｎであるとき平衡状態となる。したがって入力端子Ｖｉ’に直流電位が現れることとなるので、増幅回路３０の入力端子Ｖｉとインバータ１００の入力端子Ｖｉ’との間には直流カット用の入力キャパシタＣが設けられる。なお、以下の説明において特に区別する必要がない限り、増幅回路３０の入力端子およびこれに印加される入力電圧をいずれも符号Ｖｉにより表す。同様に、出力端子およびこれに現れる出力電圧をいずれも符号Ｖｏにより表す。増幅回路３０の出力端子Ｖｏは、インバータ１００の出力端子Ｖｏ’と電気的には同一である。

【0024】

増幅回路３０の入力端子Ｖｉに信号が入力されると、インバータ１００の入力端子Ｖｉ’の電位は電圧Ｖｎを中心として信号に応じた変化を示す。これに応じてインバータ１００の出力電圧Ｖｏ’が大きく変化することで、増幅された信号が増幅回路５０の出力端子Ｖｏに現れる。図１（ｂ）に示されるように、入力電圧Ｖｉ’の上昇に対し出力電圧Ｖｏ’は低下する方向に変化するから、増幅回路３０は反転増幅回路として機能する。

【0025】

図２（ｂ）は、帰還素子Ｚｆとして能動素子であるトランジスタ１１１を使用した例を示している。図２（ｂ）に示すように、この事例の増幅回路５０では、インバータ１００の入出力端子間に接続する帰還素子として、トランジスタ１１１が用いられる。トランジスタ１１１は、インバータ１００を構成するトランジスタ１０１～１０４と同じ伝導型を有している。この例では、伝導型がＰ型のデプレション型トランジスタが用いられる。

【0026】

トランジスタ１１１では、ソース（Ｓ）端子がインバータ１００の出力端子Ｖｏ’に、ドレイン（Ｄ）端子がインバータ１００の入力端子Ｖｉ’に接続されている。したがって、Ｐ型チャネルを有するトランジスタ１１１においては、チャネルの順方向電流は、インバータ１００の出力端子Ｖｏ’から入力端子Ｖｉ’に向かって流れる。また、ゲート（Ｇ）端子はドレイン端子と接続されており、トランジスタ１１１は二端子素子、具体的にはダイオードとして機能する。

【0027】

このような回路構成では、電源投入直後はデプレション型トランジスタ１１１が低抵抗であるため、入力キャパシタＣと帰還素子Ｚｆとの時定数が小さく、回路が平衡状態に至るまでの時間が短い。すなわち、電源投入後に回路が定常状態に達するまでの起動時間が短くて済む。

【0028】

一方、定常状態ではトランジスタ１１１は高抵抗となるため、入力キャパシタＣとで作る時定数が大きくなりカットオフ周波数が低下する。これにより、入力キャパシタＣによる低周波数領域での利得低下を抑えることができる。すなわち、利得の周波数特性を改善することができる。

【0029】

図２（ａ）または図２（ｂ）に示す増幅回路において、第１のトランジスタ１０１および第２のトランジスタ１０２の動作に着目するとき、図１（ｂ）のような反転増幅特性を得るためには、入力電圧Ｖｉ’が電源電圧Ｖｄｄに近いときに第１のトランジスタ１０１のチャネル抵抗Ｒ１が第２のトランジスタ１０２のチャネル抵抗Ｒ２よりも十分に大きい、つまり次式：
Ｒ１＞＞Ｒ２ … （式１）
の関係が成立していなければならない。第１のトランジスタ１０１と第２のトランジスタ１０２とが同一構造であればチャネル抵抗もほぼ同じとなるため、両者の構造に差を設ける必要がある。

【0030】

一般的には、第１のトランジスタ１０１のチャネル幅を第２のトランジスタ１０２のチャネル幅よりも小さくすることで、上記関係が実現される。第１ないし第４のトランジスタ１０１～１０４のチャネル長をそれぞれＬ１、Ｌ２、Ｌ３、Ｌ４と表し、これらのチャネル幅をそれぞれＷ１、Ｗ２、Ｗ３、Ｗ４と表すとき、例えば次式：
Ｌ１＝Ｌ２＝Ｌ３＝Ｌ４、ηＷ１＝Ｗ２＝Ｗ３＝Ｗ４（η＞１） … （式２）
の関係が成立するようなデザインルールが適用される。現実的には、比例定数ηを３程度に設定した報告事例が多い。

【0031】

増幅回路のノイズ低減のためには、各トランジスタのチャネル幅を大きくすることが有効である。しかしながら、単にチャネル幅を大きくするだけでは、回路面積が増大することにより、同一サイズの基板から取れる回路数が少なくなってしまう。また、回路が大きくなることでプロセスエラーに起因する不良品の発生率が高まり、製品の歩留まりが低下するおそれがある。これらはいずれも製造コストの上昇の原因となる。このように、ノイズ性能と製造コストとの間にはトレードオフの関係があり、これらのバランスを取ることのできるデザインルールの確立が求められる。

【0032】

ここで、本明細書における「チャネル長」および「チャネル幅」の用語は、各トランジスタにおける半導体チャネルの実効的な長さおよび幅を指すものとする。すなわち、トランジスタにおいてチャネルとなる半導体層のうち、チャネルとして実際に機能する部分の長さおよび幅を、「チャネル長」および「チャネル幅」と称する。したがって、トランジスタ素子における半導体層の物理的な寸法とは必ずしも一致しない。

【0033】

図３はチャネル長およびチャネル幅の定義を示す図である。より具体的には、図３は有機薄膜半導体を用いたボトムコンタクト・トップゲート型トランジスタＴＲの構造例を示す図であり、図３（ａ）は上面図、図３（ｂ）は側面断面図である。より詳しくは、図３（ｂ）は図３（ａ）のＡ－Ａ線断面図である。

【0034】

図３（ａ）および図３（ｂ）に示すように、トランジスタＴＲは、樹脂シート等の基板ＳＢの表面に一定間隔を設けて配置されたドレイン電極Ｅｄおよびソース電極Ｅｓと、これらの間を埋めるように積層された半導体層ＳＣと、半導体層ＳＣを覆うように積層された絶縁体層ＩＧと、薄い絶縁体層ＩＧを介して半導体層ＳＣと対向するゲート電極Ｅｇとを有している。

【0035】

このような構造は、各機能層の材料物質を基板ＳＢ上に順次積層することにより形成可能である。各機能層は、塗布、真空蒸着、化学的気相成長、フォトリソグラフィ、印刷、めっき等、それぞれの材料に応じた適宜の成膜方法により形成することが可能である。これらの手法を用いた有機半導体デバイスの製造に関しては種々の技術が公知であり、本実施形態においてもこれらの手法から適宜選択して適用することが可能である。そのため、ここでは説明を省略する。

【0036】

ドレイン電極Ｅｄとソース電極Ｅｓとの間を埋める半導体層ＳＣの少なくとも一部が、チャネルとして機能し得る。具体的には、半導体層ＳＣのうち、ドレイン電極Ｅｄとソース電極Ｅｓとの間に挟まれ、かつ絶縁層ＩＧを介してゲート電極Ｅｇと対向する部分が、半導体チャネルＣＨとして機能する。ゲート電極Ｅｄへの印加電圧の大きさによりチャネルＣＨの断面積が変化することで、半導体チャネルＣＨを介してドレイン電極Ｅｄとソース電極Ｅｓとの間に流れる電流が変調される。これにより、この素子がトランジスタＴＲとして機能する。

【0037】

実効的なチャネル長Ｌは、ドレイン電極Ｅｄとソース電極Ｅｓとの間を流れる電流の半導体層ＳＣ中における流路の長さとして定義することができる。すなわち、半導体層ＳＣのうち実際に半導体チャネルＣＨとして機能する部分の、電流の流通方向に沿った方向における寸法がチャネル長Ｌである。より具体的には、ドレイン電極Ｅｄとソース電極Ｅｓとの間を埋める半導体層ＳＣの長さ、つまり基板ＳＢ表面におけるドレイン電極Ｅｄとソース電極Ｅｓとの距離を、チャネル長Ｌとすることができる。図３（ａ）、図３（ｂ）においては紙面の左右方向が電流の流通方向である。

【0038】

一方、実効的なチャネル幅Ｗについては、半導体層ＳＣ中における流路の幅、つまり電流の流通方向に直交する幅方向における流路の広がりの大きさとして定義することができる。具体的には、半導体層ＳＣのうち、図３（ａ）に示される上面視においてドレイン電極Ｅｄとソース電極Ｅｓとに挟まれ、かつゲート電極Ｅｇで覆われた部分の、幅方向に直交する方向における寸法を、チャネル幅Ｗとすることができる。図３（ａ）では紙面の上下方向、図３（ｂ）では紙面に垂直な方向が幅方向である。

【0039】

図３（ａ）に示す事例では、ゲート電極Ｅｇの幅（図における上下方向の長さ）がドレイン電極Ｅｄおよびソース電極Ｅｓの幅よりも大きく、ドレイン電極Ｅｄおよびソース電極Ｅｓの幅は半導体層ＳＣの幅よりも大きいので、実質的には最も小さい半導体層ＳＣの幅がチャネル幅Ｗとなる。

【0040】

本明細書では、第１ないし第４のトランジスタ１０１～１０４各々のチャネル長Ｌを区別する必要がある場合には、それぞれに符号Ｌ１～Ｌ４を付すことにより区別している。また、第１ないし第４のトランジスタ１０１～１０４各々のチャネル幅Ｗを区別する必要がある場合には、それぞれに符号Ｗ１～Ｗ４を付すことにより区別している。

【0041】

図４は異なる構造のトランジスタにおけるチャネル長およびチャネル幅の定義を示す図である。図４（ａ）は櫛型のドレイン電極およびソース電極を有するトランジスタＴＲ２の上面図、図４（ｂ）はその側面断面図である。より詳しくは、図４（ｂ）は図４（ａ）のＢ－Ｂ線断面図である。なお、理解を容易にするために、図３に示すトランジスタＴＲと実質的に同等の機能を有する構成については同一符号を付し、詳しい説明を省略することとする。

【0042】

電気的特性の向上や電流の分散等、デバイス製造上の目的によっては、図に示されるようにドレイン電極Ｅｄおよびソース電極Ｅｓの少なくとも一方が櫛型に形成されることがある。このような構造では、半導体チャネルＣＨは単一ではなく、複数のチャネルＣＨａ～ＣＨｃに分割されることになる。図４（ａ）に示すようにチャネルＣＨａ～ＣＨｃが電気的に並列接続と見なせる構造では、それらのチャネルの幅Ｗａ～Ｗｃの合計を実効的なチャネル幅Ｗとすることができる。ただしこの例では全てのチャネルＣＨａ～ＣＨｃの幅が同じである。また、各チャネルＣＨａ～ＣＨｃが電気的に直列接続と見なせる構造では、それらのチャネルの長さの合計を実効的なチャネル長Ｌとすることができる。

【0043】

同一基板上に各材料を積層することで複数のトランジスタを同時に形成する製造プロセスにおいては、各トランジスタの構造を根本的に異ならせることは難しく、個別に調整可能なパラメータは主としてチャネル長Ｌおよびチャネル幅Ｗである。これらを最適化することにより、回路面積の増大を抑えつつノイズ低減を図る方法について、次に説明する。

【0044】

本願発明者の知見によれば、図１（ａ）に示されるような擬ＣＭＯＳインバータを用いた増幅回路において、入力信号が入力される第１のトランジスタ１０１およびその能動負荷となり第１のトランジスタ１０１とともに入力段を構成する第２のトランジスタ１０２のノイズ特性が、増幅回路全体のノイズ特性に大きく影響することがわかっている。

【0045】

ここで、各トランジスタの構造に起因するノイズの大きさの指標の一例である電流ノイズ密度Ｓｉｎは、次式：
Ｓｉｎ＝αＩ²／（ｆＮ） … （式３）
により表すことができる。αは比例定数、Ｉはドレイン、ソース間を流れる電流、ｆは周波数、Ｎはチャネルにおけるキャリア数である。キャリア数はチャネルの長さおよび幅に比例する。つまり、電流ノイズ密度Ｓｉｎは、チャネル長さＬとチャネル幅Ｗとの積、すなわち実効的なチャネル面積に反比例する。

【0046】

そうすると、（式２）で示されるように第１のトランジスタ１０１のチャネル幅Ｗ１だけを小さくするような回路デザインでは、第１のトランジスタ１０１が発生させるノイズが回路全体のノイズ特性に大きく影響を及ぼすことになる。（式１）の条件を実現しつつ第１のトランジスタ１０１のノイズを低減させるためには、例えば、
（１）チャネル幅Ｗ１を変えずにチャネル長Ｌ１を長くする、
（２）（Ｌ１／Ｗ１）を一定に維持しつつ、チャネル長Ｌ１を長くする、
との対応が考えられる。

【0047】

そこで、本願発明者は、第１のトランジスタ１０１のチャネル長Ｌ１およびチャネル幅Ｗ１を種々に変化させたときの発生ノイズのシミュレーション実験を行った。具体的には、（式２）において、第１のトランジスタ１０１のチャネル長Ｌ１を５μｍ、比例定数ηを３とした場合の増幅回路を基準回路とし、この状態から第１のトランジスタ１０１のチャネル長Ｌ１を変化させた場合の電流ノイズ密度をシミュレーションにより評価した。

【0048】

図５はシミュレーション結果の一例を示すグラフである。図５（ａ）は、チャネル寸法による電流ノイズ密度の変化を、上記した基準回路における電流ノイズ密度を１として電流ノイズ密度を正規化した「ノイズ指数」により表したときの結果である。また、図５（ｂ）は、電流ノイズ密度に増幅回路の面積を乗じた値を、基準回路における電流ノイズ密度と面積との積を１として正規化した「ノイズ面積指数」により表したときの結果である。

【0049】

図５（ａ）および図５（ｂ）において、実線はチャネル長Ｌ１のみを変化させたときの結果を示している。一方、点線は、チャネル長Ｌ１の変化と連動させてチャネル幅Ｗ１を変化させ、両者の比（Ｌ１／Ｗ１）を一定に維持したときの結果を示している。

【0050】

図５（ａ）からわかるように、第１のトランジスタ１０１のチャネル長Ｌ１を増加させることにより、ノイズを低減させることが可能である。この場合、チャネル長Ｌ１のみを増加させた場合、チャネル長Ｌ１とチャネル幅Ｗ１とをともに変化させた場合のいずれにおいても、チャネル長Ｌ１の増加によるノイズ低減効果が得られている。ただし、チャネル長Ｌ１とチャネル幅Ｗ１との両方を変化させた場合の方が、ノイズ低減効果は大きい。また、チャネル長Ｌ１が十分に大きくなるとノイズ低減効果は飽和する。

【0051】

こうしてチャネル長Ｌ１を大きくすることがノイズ低減に効果があることは示されたが、チャネル長Ｌ１の増加は回路面積の増大につながる。回路面積の増大を抑えつつノイズ低減を図る、という目的を達成するためには、ノイズ低減効果と面積の増加とを総合的に評価する必要がある。例えば、チャネル長Ｌ１の増加に伴うノイズの減少率をｐ、面積増加率をｑにより表すとすると、ｐ・ｑ＜１であれば、面積の増加よりもノイズ低減効果の方が大きいということができる。これを示す指標として、ここでは「ノイズ面積指数」が導入されている。

【0052】

図５（ｂ）に示すように、ノイズ面積指数は単調に減少するのではなく、チャネル長の増加に対していったん減少してから上昇し、あるチャネル長において最小値を取る。したがって、図５（ａ）の結果からは単純に「第１のトランジスタ１０１のチャネル長Ｌ１が長いほどノイズ低減効果が高い」と言えるが、ある程度以上大きくしてもノイズ低減効果には限界があり、また面積増大に伴う弊害を考えると、図５（ｂ）に示される最小値に近い値がチャネル長Ｌ１の最適値であると言える。

【0053】

このように、ノイズ指数およびノイズ面積指数に着目してチャネル寸法を決定する回路デザインを採用することで、増幅回路の面積増大に起因する弊害を抑えつつ、ノイズ低減を図ることが可能である。例えば、チャネル長Ｌ１の増加に伴って回路面積が増大する場合であっても、ノイズ面積指数が１を下回っていれば、各部の寸法比を維持しつつ回路全体を縮小することで、回路面積を増やすことなくノイズ低減効果を得ることが可能となる。

【0054】

次に、上記のような回路デザイン思想に基づく増幅回路におけるノイズ実測結果について説明する。本願発明者は、チャネル寸法を種々に変えて図１（ａ）に示す擬ＣＭＯＳインバータ回路を試作し、そのノイズ特性を測定する実験を行った。試作回路は、ボトムコンタクト・トップゲート型有機薄膜トランジスタにより構成される擬ＣＭＯＳインバータ回路である。

【0055】

有機半導体層ＳＣの材料としてはジナフトチエノチオフェン（Di-naphto thieno thiophene；ＤＮＴＴ）、絶縁体ＩＧとしてはパリレン、ドレイン電極Ｅｄおよびソース電極Ｅｓとしては銀、ゲート電極Ｅｇとしては金を用いた。また、第２ないし第４のトランジスタ１０２～１０４のチャネル長Ｌ２～Ｌ４はいずれも５μｍ、チャネル幅Ｗ２～Ｗ４はいずれも４８ｍｍに固定し、第１のトランジスタ１０１のチャネル長Ｌ１およびチャネル幅Ｗ１を種々に変化させた。前記した基準回路においては、第１のトランジスタ１０１のチャネル長Ｌ１は他のトランジスタと同じ５μｍ、チャネル幅Ｗ１は他のトランジスタの（１／３）である１６ｍｍとした（η＝３に相当）。

【0056】

図６は増幅回路の寸法およびノイズ計測結果を示す図である。図６において、「面積比」、「ノイズ指数」および「ノイズ面積指数」は、基準回路における値を１としたときの相対値である。

【0057】

回路例１は、基準回路に対し、第１のトランジスタ１０１のチャネル長Ｌ１のみを５μｍから１０μｍに増加させたものである。この変更により、面積は僅かに（２．５％）増加するが、ノイズ低減効果はそれよりも十分に大きく、ノイズ面積指数は１を下回っている。回路例２は、第１のトランジスタ１０１のチャネル長Ｌ１をさらに１５μｍまで延長したものである。回路面積はさらに大きくなるが、ノイズ低減効果もさらに大きくなっている。

【0058】

したがって、回路面積の僅かな増大を許容することができれば、高いノイズ低減効果を得ることができる。また、例えばこれらの寸法比を維持したまま回路パターンをスケーリングし、基準回路と同面積まで縮小すれば、十分なノイズ低減効果を確保しつつ、回路面積の増大を回避することが可能である。

【0059】

また、回路例３は、回路例１の寸法から第１のトランジスタ１０１のチャネル幅Ｗ１を２倍の３２ｍｍまで拡大したものである。基準回路と比較すれば、（Ｌ１／Ｗ１）を一定に維持しつつ、チャネル長Ｌ１を２倍に延長したものと言える。この場合においても、回路面積の僅かな増大で良好なノイズ低減効果を得ることが可能となっている。

【0060】

回路例４は、第１のトランジスタ１０１のチャネル長Ｌ１およびチャネル幅をそれぞれ基準回路の３倍としたものであり、（Ｌ１／Ｗ１）の値を維持しつつチャネル長Ｌ１を拡大したものに相当する。この場合、チャネル幅Ｗ１は第２のトランジスタ１０２のチャネル幅Ｗ２と同じになるが、チャネル長Ｌ１が大きくなっていることで（式１）の条件が充足される。このような寸法では回路面積の増大は比較的大きいものの、ノイズ指数は低く、高いノイズ低減効果が得られている。ただし、ノイズ面積指数が１であり、回路面積の増大を抑えるという点では効果が限定的である。

【0061】

一方、「比較例」として示した事例は、ノイズ低減のための従来の設計手法、つまり「チャネル幅を増加させる」という変更を基準回路に対し施したものである。この例では、基準回路に比べて第１ないし第４のトランジスタ１０１～１０４のチャネル幅Ｗ１～Ｗ４が全て４倍に拡大されている。こうすることでノイズ指数は大きく低下し、高いノイズ低減効果が得られるものの、回路面積は大きく増大しており、ノイズ面積指数は１を上回っている。つまり、単にノイズ低減のみを志向した設計思想ではこのような事例は有効と言えるが、ノイズ低減効果と、回路面積増大に伴う製造コストの上昇とをバランスさせるという目的からは、必ずしも最適なものとは言えない。

【0062】

この実験結果をノイズ低減効果と製造コストとのバランスという観点で評価すると、「回路面積の増大を抑えつつノイズ低減を図る」という目的は回路例１～４のいずれにおいても達成されているが、特に最も低いノイズ面積指数が得られた回路例２の構成が最も好ましいものであると言える。ノイズ面積指数が最も低いということは、回路面積が基準回路と同じになるように回路パターンの寸法をスケーリングしたときに、ノイズ低減効果が最も高いということを意味している。

【0063】

なお、ここでは第２のトランジスタ１０２のチャネル寸法を、第３、第４のトランジスタ１０３、１０４と同じとしている。しかしながら、前記したように第２のトランジスタ１０２が発生するノイズも回路全体のノイズ特性に与える影響は大きい。このため、第２のトランジスタ１０２のチャネル寸法についても、第１のトランジスタ１０１におけるチャネル寸法の設計思想を適用することがより好ましい。すなわち、
Ｌ２＞Ｌ３＝Ｌ４ … （式４）
とすることが考えられる。

【0064】

以上をまとめると、擬ＣＭＯＳインバータを構成する各トランジスタ１０１～１０４それぞれのチャネル寸法について、製造コストの増大を抑えつつノイズ低減効果を確保するという目的のために好ましい条件については次式：
Ｌ１＞Ｌ２≧Ｌ３＝Ｌ４ … （式５）
により表すことができる。また、第１のトランジスタ１０１のチャネル長Ｌ１およびチャネル幅Ｗ１と、第２のトランジスタ１０２のチャネル長Ｌ２およびチャネル幅Ｗ２との好ましい関係は、（式１）を満たすために、次式：
Ｌ１／Ｗ１＞Ｌ２／Ｗ２ … （式６）
で表すことができ、さらに好ましくは、次式：
Ｌ１／Ｗ１≧３Ｌ２／Ｗ２ … （式７）
の関係とすることができる。

【0065】

図７はチャネル寸法を異ならせたトランジスタのパターン例を示す図である。ここではチャネル寸法をわかりやすく表示するために、トランジスタを構成する各部材のうちドレイン電極Ｅｄおよびソース電極Ｅｓと、半導体層ＳＣのうちのチャネル部分のみを図示することとする。

【0066】

図７の（ａ）欄に示す基準回路では、第１のトランジスタ１０１のチャネルＣＨは、ドレイン電極Ｅｄとソース電極Ｅｓとの間を埋める半導体層により構成される。ドレイン電極Ｅｄとソース電極Ｅｓとの間における電流の流通方向は図において横方向である。電流流通方向に沿ったチャネルＣＨの長さＬ１を符号Ｌ１ｓ、これと直交する幅方向（図において上下方向）におけるチャネルＣＨの長さ、つまりチャネル幅Ｗ１を符号Ｗ１ｓと表すこととする。

【0067】

一方、第２ないし第４のトランジスタ１０２～１０４については、例えばドレイン電極Ｅｄおよびソース電極Ｅｓを櫛形のものとし、複数チャネルを並列接続した構造とすることにより、平面サイズの拡大を抑えつつ、第１のトランジスタ１０１よりも大きなチャネル幅を確保することができる。この例では、それぞれ長さＬ１ｓ、幅Ｗ１ｓのチャネルを３つ並列接続されている。したがって、第２ないし第４のトランジスタ１０２～１０４では、次式：
Ｌ２＝Ｌ３＝Ｌ４＝Ｌ１
Ｗ２＝Ｗ３＝Ｗ４＝３Ｗ１
の関係が成立する。つまり、（式２）においてη＝３とした場合に相当する。

【0068】

これに対し、本実施形態に係る回路デザインによる回路では、第１のトランジスタ１０１のチャネル長Ｌ１が基準回路のチャネル長Ｌ１ｓよりも大きくなっている。例えば（ｂ）欄に示す回路例２では、チャネル長Ｌ１を次式：
Ｌ１＝３Ｌ１ｓ
により表すことができる。チャネル幅Ｗ１は基準回路と同じとすることができる。また、第２ないし第４のトランジスタ１０２～１０４の構造も、基準回路と同じとすることができる。

【0069】

このように、第２ないし第４のトランジスタ１０２～１０４に比べて本来的にサイズが小さい第１トランジスタ１０１のチャネル長Ｌ１を変化させたとしても、増幅回路全体としての面積の増加は軽微である。しかしながら、先に説明したように、ノイズ低減という点では大きな効果を得ることが可能である。回路例１、３、４等についても同様である。

【0070】

一方、チャネル幅を大きくすることでノイズ低減を図る従来の回路デザインにおいては、第１のトランジスタ１０１、第２ないし第４のトランジスタ１０２～１０４のいずれにおいても大きな面積増加を伴うこととなる。先に比較例として示した事例ではチャネル幅を基準回路の４倍としたが、回路面積も４倍となる。そこで、（ｃ）欄に比較例として示す事例では、寸法のスケーリングにより第１のトランジスタ１０１のチャネル幅Ｗ１を基準回路の１．５倍まで縮小したケースを示している。すなわち、
Ｗ１＝１．５Ｗ１ｓ
である。第２ないし第４トランジスタ１０２～１０４についても同様にすることで、
Ｗ２＝Ｗ３＝Ｗ４＝４．５Ｗ１ｓ
の関係を得ることができる。

【0071】

このようにすれば面積の増大を（基準回路の１．５倍にまで）抑制することが可能であるが、ノイズ低減効果も圧縮されてしまう。この事例の寸法ではノイズ指数は基準回路の０．７５倍となり、図６に示した結果よりもノイズ低減効果が小さくなっている。

【0072】

以上のように、この実施形態では、擬ＣＭＯＳインバータ回路を増幅回路として用いるのに際して、回路面積の増大を抑えつつノイズ低減を図る、という目的を達成するために、入力段を構成する第１のトランジスタ１０１のチャネル長Ｌ１を長くする、という設計手法を採用している。

【0073】

従来の技術ではチャネル幅を増加させることが一般的であり、これにより高いノイズ低減効果が得られるものの、回路面積が大幅に増大するという問題があった。これに対して、本実施形態では、軽微な面積増大で、あるいは面積の増大を伴うことなく、ノイズ特性を改善することが可能である。

【0074】

回路面積の増大を抑えることで、プロセスエラーに起因する不良品の発生確率を抑え、歩留まりの向上を図ることができる。また、１つの基板から取れる回路数が減ることは１回路当たりの製造単価の上昇につながるが、本実施形態によればこの問題も解消することが可能である。

【0075】

なお、上記実施形態の擬ＣＭＯＳインバータ回路１００は、Ｐ型かつデプレション型のトランジスタ１０１～１０４を組み合わせて構成されている。しかしながら、伝導型がＮ型であるトランジスタでも同様の回路を構成することが可能である。ただし、その動作特性の差異に起因して回路構成は部分的に異なる。

【0076】

図８はＮ型トランジスタによる擬ＣＭＯＳインバータ回路の構成例を示す図である。この擬ＣＭＯＳインバータ回路２００は、Ｎ型、デプレション型トランジスタにより構成された回路の例である。この回路２００は、トランジスタ２０１～２０４により構成された擬ＣＭＯＳインバータである。インバータの回路構成は、Ｐ型のインバータ回路１００の極性を反転したものとなる。

【0077】

なお、本発明は上記した実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて上述したもの以外に種々の変更を行うことが可能である。例えば、上記した実施形態は、本発明に係る増幅回路を、有機半導体材料を用いた有機薄膜トランジスタの組み合わせにより実現したものである。しかしながら、本発明の増幅回路は、有機薄膜トランジスタに限定されず各種の半導体素子を用いて構成することが可能である。

【0078】

特に、複数のトランジスタを、同一の基板上に同一の製造プロセスで同時に形成する場合、各トランジスタの構造や特性を大きく異ならせることは難しいが、一部トランジスタのチャネル長を変えることでノイズ特性の改善を図ることのできる本実施形態の設計思想は極めて有効なものとなる。

【0079】

また、上記実施形態では、第１のトランジスタ１０１のチャネル幅Ｗ１を他のトランジスタのチャネル幅の３倍とすることを標準としている。しかしながら、（式１）の条件が満たされる限りにおいて、チャネル幅の関係はこれに限定されるものではない。

【0080】

以上、具体的な実施形態を例示して説明してきたように、本発明に係る増幅回路においては、第１のトランジスタの実効的なチャネル幅を符号Ｗ１、第２のトランジスタの実効的なチャネル幅を符号Ｗ２で表すとき、例えば次式：
Ｌ１／Ｗ１＞Ｌ２／Ｗ２
の関係が成立するようにすることができる。より好ましくは、
Ｌ１／Ｗ１≧３Ｌ２／Ｗ２
の関係が成立するようにすることができる。また例えば、第１のトランジスタの実効的なチャネル幅が、第２のトランジスタの実効的なチャネル幅以下となるようにすることができる。これらの構成によれば、反転増幅動作が可能な擬ＣＭＯＳインバータ回路を構成することが可能である。

【0081】

また例えば、第２、第３および第４のトランジスタの実効的なチャネル幅が互いに等しくてもよい。これらのチャネル幅に違いを設けることに特別な技術的意義はなく、チャネル幅を同一とするのが現実的である。

【0082】

また例えば、第２のトランジスタのチャネル長が第３のトランジスタのチャネル長と等しくてもよい。第２のトランジスタが発生するノイズも回路全体のノイズに影響を及ぼすが、第１のトランジスタのノイズの方がより大きな問題である。このため、第２のトランジスタのチャネル長が第３のトランジスタのチャネル長と等しくても、実用上問題のないレベルにノイズを抑制することは可能である。

【0083】

また、本発明は、第１ないし第４のトランジスタがデプレション型トランジスタである場合に特に有効であり、伝導型としてはＰ型、Ｎ型のいずれであってもよい。

【0084】

また例えば、インバータ回路を構成するトランジスタは、有機半導体トランジスタであってよい。本発明では、単一の伝導型を有するトランジスタの組み合わせによって優れた特性を有する増幅回路を構成することが可能である。このような特徴は、同一材料で相補的な伝導型のトランジスタを形成することが困難である有機半導体を用いる場合に特に有効なものとなるからである。

【0085】

また例えば、インバータ回路を構成するトランジスタは、同一基板上に互いに同一の製造プロセスにより同時に形成されたものであってよい。本発明に係る増幅回路では、インバータ回路を構成する複数のトランジスタが、互いに同一の伝導型を有する。また、各トランジスタの構造も、原理的には同一のものとすることができる。このため、１つのトランジスタを形成するための製造プロセスと同一の工程で、複数のトランジスタを同時に形成することが可能である。これにより、低い製造コストで優れた特性の増幅回路を製造することができる。

【産業上の利用可能性】

【0086】

この発明に係る増幅回路は、例えば表示装置やタッチパネル装置、ウェアラブル電子装置等の各種電子装置に搭載可能である。特に、薄膜トランジスタを用いて増幅回路を構成することができるので、ガラス基板や柔軟な樹脂基板等の表面に増幅回路を実装する用途にも好適である。

【符号の説明】

【0087】

３０，５０ 増幅回路
１００，２００ 擬ＣＭＯＳインバータ
１０１，２０１ 第１のトランジスタ
１０２，２０２ 第２のトランジスタ
１０３，２０３ 第３のトランジスタ
１０４，２０４ 第４のトランジスタ
Ｃ 入力キャパシタ
ＣＨ チャネル
Ｌ１～Ｌ４ チャネル長
Ｖｉ 入力端子
Ｖｉ’ 入力部
Ｖｏ 出力端子
Ｖｏ’ 出力部
Ｗ１～Ｗ４ チャネル幅

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】