特開 2023-25432 窒化物半導体基板及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023025432

(43)【公開日】2023-02-22

(54)【発明の名称】窒化物半導体基板及びその製造方法

(51)【国際特許分類】

   C30B 29/06 20060101AFI20230215BHJP

   H01L 21/20 20060101ALI20230215BHJP

   H01L 29/201 20060101ALI20230215BHJP

【ＦＩ】

C30B29/06 B

H01L21/20

H01L29/201

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2021130675

(22)【出願日】2021-08-10

(71)【出願人】

【識別番号】000190149

【氏名又は名称】信越半導体株式会社

(74)【代理人】

【識別番号】100102532

【弁理士】

【氏名又は名称】好宮 幹夫

(74)【代理人】

【識別番号】100194881

【弁理士】

【氏名又は名称】小林 俊弘

(74)【代理人】

【識別番号】100215142

【弁理士】

【氏名又は名称】大塚 徹

(72)【発明者】

【氏名】萩本 和徳

(72)【発明者】

【氏名】久保埜 一平

【テーマコード（参考）】

4G077

5F152

【Ｆターム（参考）】

4G077AA03

4G077BA04

4G077FF06

4G077FG11

4G077HA12

5F152AA13

5F152LL05

5F152LP01

5F152MM18

5F152MM19

5F152NN09

5F152NN22

5F152NP03

5F152NP09

5F152NP13

5F152NP22

5F152NQ09

(57)【要約】

【課題】本発明は上記課題を解決するためになされたもので、エピタキシャル成長後の鏡面エッジ表面に曇りのない、したがって、発塵や反応痕がなくプロセス中の不良の少ない窒化物半導体基板及びその製造方法を提供することを目的とする。
【解決手段】複数の層が積層された複合基板、該複合基板上に積層された、中央部の平坦面と、該平坦面の周囲に側面とを有する酸化シリコン層又はＴＥＯＳ層、該酸化シリコン層又はＴＥＯＳ層上に積層された単結晶シリコン層、及び該単結晶シリコン層上に成膜された窒化物半導体薄膜を含むものである窒化物半導体基板であって、前記酸化シリコン層又はＴＥＯＳ層の中央部の平坦面の全体が、前記単結晶シリコン層で覆われたものであることを特徴とする窒化物半導体基板。
【選択図】図１

【特許請求の範囲】

【請求項1】

複数の層が積層された複合基板、
該複合基板上に積層された、中央部の平坦面と、該平坦面の周囲に側面とを有する酸化シリコン層又はＴＥＯＳ層、
該酸化シリコン層又はＴＥＯＳ層上に積層された単結晶シリコン層、及び
該単結晶シリコン層上に成膜された窒化物半導体薄膜
を含むものである窒化物半導体基板であって、
前記酸化シリコン層又はＴＥＯＳ層の中央部の平坦面の全体が、前記単結晶シリコン層で覆われたものであることを特徴とする窒化物半導体基板。

【請求項2】

前記酸化シリコン層又はＴＥＯＳ層の前記側面が、窒化シリコン膜で覆われたものであることを特徴とする請求項１に記載の窒化物半導体基板。

【請求項3】

前記複合基板が、多結晶セラミックコアと、前記多結晶セラミックコア全体に積層された第１の接着層と、前記第１の接着層全体に積層された第２の接着層と、前記第２の接着層全体に積層されたバリア層とを含むものであることを特徴とする請求項１又は請求項２に記載の窒化物半導体基板。

【請求項4】

前記複合基板が、前記第１の接着層と前記第２の接着層との間に、前記第１の接着層全体に積層された導電層を有するものであることを特徴とする請求項３に記載の窒化物半導体基板。

【請求項5】

前記導電層がポリシリコン層を含むものであることを特徴とする請求項４に記載の窒化物半導体基板。

【請求項6】

前記第１の接着層及び前記第２の接着層がＴＥＯＳ又は酸化シリコンを含み、かつ、前記バリア層が窒化シリコンを含むものであることを特徴とする請求項３から請求項５のいずれか一項に記載の窒化物半導体基板。

【請求項7】

前記多結晶セラミックコアが、窒化アルミニウムを含むものであることを特徴とする請求項３から請求項６のいずれか一項に記載の窒化物半導体基板。

【請求項8】

窒化物半導体基板の製造方法であって、
（１）複数の層が積層された複合基板と単結晶シリコン基板を準備する工程、
（２）前記複合基板上に、前記単結晶シリコン基板を、酸化シリコン層又はＴＥＯＳ層を介して接合する工程、
（３）前記接合した単結晶シリコン基板を薄膜化して、単結晶シリコン層を形成する工程、
（４）前記酸化シリコン層又はＴＥＯＳ層の中央部の平坦面の全体が前記単結晶シリコン層で覆われたものとなるように、前記酸化シリコン層又はＴＥＯＳ層、及び前記単結晶シリコン層の端部を形成する工程、
（５）前記単結晶シリコン層上にＡｌＮ膜を成長させる工程、及び
（６）前記ＡｌＮ膜上にＧａＮ膜、ＡｌＧａＮ膜、及びＡｌＮ膜から選ばれるいずれか一つ以上を成長させる工程
を含むことを特徴とする窒化物半導体基板の製造方法。

【請求項9】

前記工程（４）を、面取り工程とすることを特徴とする請求項８に記載の窒化物半導体基板の製造方法。

【請求項10】

前記工程（４）と前記工程（５）の間に、さらに、（４´）少なくとも前記酸化シリコン層又はＴＥＯＳ層の側面を、窒化シリコン膜で被覆する工程を含むことを特徴とする請求項８又は請求項９に記載の窒化物半導体基板の製造方法。

【請求項11】

前記複合基板を、多結晶セラミックコアと、前記多結晶セラミックコア全体に積層された第１の接着層と、前記第１の接着層全体に積層された第２の接着層と、前記第２の接着層全体に積層されたバリア層とを含むものとすることを特徴とする請求項８から請求項１０のいずれか一項に記載の窒化物半導体基板の製造方法。

【請求項12】

前記複合基板を、前記第１の接着層と前記第２の接着層との間に、前記第１の接着層全体に積層された導電層を有するものとすることを特徴とする請求項１１に記載の窒化物半導体基板の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、窒化物半導体基板及びその製造方法に関する。

【背景技術】

【0002】

ＧａＮやＡｌＮをはじめとする窒化物半導体は、２次元電子ガスを用いた高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）や高耐圧電子デバイスの作製に用いることができる。

【0003】

これらの窒化物半導体を基板上に成長させた窒化物ウェーハを製作することは難しく、基板としては、サファイア基板やＳｉＣ基板が用いられている。しかし、大口径化や基板のコストを抑えるために、シリコン基板上への気相成長によるエピタキシャル成長が用いられている。シリコン基板上への気相成長によるエピタキシャル成長膜の作製は、サファイア基板やＳｉＣ基板に比べて大口径の基板が使用できるのでデバイスの生産性が高く、放熱性の点で有利である。ただし、格子定数差や熱膨張係数差による応力により、反りの増大や塑性変形が起こりやすく、成長条件や緩和層による応力低減が行われている。

【0004】

高耐圧電子デバイスでは、高耐圧特性を向上させるため、エピタキシャル層を厚く積む必要がある。その為、エピタキシャル層を厚く積むと、その基板であるシリコン基板がエピタキシャル層との熱膨張係数の違いにより、ウェーハに反りが発生する。

【0005】

そのため、大口径で且つ窒化物半導体と熱膨張係数が近い窒化物半導体エピタキシャル膜成長用の大口径基板（以下、複合基板）が開発されている。この複合基板は、多結晶セラミックコアと、前記多結晶セラミックコアに全体に結合された第１の接着層と、前記第１の接着層全体に必要に応じて結合された導電層と、前記導電層全体又は前記第１の接着層全体に結合された第２の接着層と、前記第２の接着層全体に結合されたバリア層とを含む複合基板と、前記複合基板の片面のみに結合された酸化シリコン層と、前記酸化シリコン層に結合された単結晶シリコン層により構成される（特許文献１）。

【0006】

この複合基板を用いることで、大口径で且つエピタキシャル層が厚く、且つクラックの発生しない窒化物半導体エピタキシャル成長基板を作製できる。また、窒化物半導体と熱膨張係数差が小さいため、窒化物半導体成長中や冷却中に反りが発生しにくく、成膜後の基板の反りを小さく制御できる。さらに、複合基板は大部分がセラミックスであるため、基板自体が非常に硬く塑性変形しにくいだけでなく、ＧａＮ／Ｓｉで解決されていないウェーハ割れが発生しない。

【0007】

しかし、このような複合基板の片面のみに結合された酸化シリコン層と、前記酸化シリコン層に結合された単結晶シリコン層により構成される成長基板を用いて窒化物半導体をエピタキシャル成長させてＨＥＭＴ構造の窒化物半導体基板を製造したとき、エピタキシャル成長後の鏡面エッジ表面に曇りが発生する。前記鏡面と曇り部分の界面には、反応痕が発生することが多々あり、プロセス中の発塵源となる。また、曇り部分には、プロセス中の薬液等の残渣が残り、プロセス中に不良を発生させる原因ともなる。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特表２０２１－５０２７０１号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明は上記課題を解決するためになされたもので、エピタキシャル成長後の鏡面エッジ表面に曇りのない、したがって、発塵や反応痕がなくプロセス中の不良の少ない窒化物半導体基板及びその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0010】

上記課題を解決するために、本発明では、
複数の層が積層された複合基板、
該複合基板上に積層された、中央部の平坦面と、該平坦面の周囲に側面とを有する酸化シリコン層又はＴＥＯＳ層、
該酸化シリコン層又はＴＥＯＳ層上に積層された単結晶シリコン層、及び
該単結晶シリコン層上に成膜された窒化物半導体薄膜
を含むものである窒化物半導体基板であって、
前記酸化シリコン層又はＴＥＯＳ層の中央部の平坦面の全体が、前記単結晶シリコン層で覆われたものである窒化物半導体基板を提供する。

【0011】

このように窒化物半導体薄膜の成長面である前記単結晶シリコン層の端部から酸化シリコン層又はＴＥＯＳ層の平坦面が露出していない窒化物半導体基板であれば、酸化シリコン層又はＴＥＯＳ層の平坦面に窒化物半導体薄膜が多結晶成長することがなく、したがって、鏡面エッジ表面に曇りがなく、発塵や反応痕がなくプロセス中の不良の少ない窒化物半導体基板とすることができる。

【0012】

また、前記酸化シリコン層又はＴＥＯＳ層の前記側面が、窒化シリコン膜で覆われたものであることが好ましい。

【0013】

このような窒化物半導体基板であればより確実に曇りの発生を抑えることができる。

【0014】

また、前記複合基板が、多結晶セラミックコアと、前記多結晶セラミックコア全体に積層された第１の接着層と、前記第１の接着層全体に積層された第２の接着層と、前記第２の接着層全体に積層されたバリア層とを含むものであることが好ましい。

【0015】

またこのとき、前記複合基板が、前記第１の接着層と前記第２の接着層との間に、前記第１の接着層全体に積層された導電層を有していてもよい。

【0016】

このような複合基板を用いた窒化物半導体基板であれば、成膜後の基板の反りが抑制された窒化物半導体基板とすることができる。

【0017】

また、前記導電層がポリシリコン層を含むものであることが好ましい。

【0018】

また、前記第１の接着層及び前記第２の接着層がＴＥＯＳ又は酸化シリコンを含み、かつ、前記バリア層が窒化シリコンを含むものであることが好ましい。

【0019】

このような窒化物半導体基板であれば、成膜後の基板の反りを更に小さく制御でき、厚い窒化物半導体薄膜の成膜も可能である。

【0020】

また、前記多結晶セラミックコアが、窒化アルミニウムを含むものであることが好ましい。

【0021】

このような窒化物半導体基板であれば、成膜後の基板の反りをより小さくすることができる。

【0022】

また本発明では、窒化物半導体基板の製造方法であって、
（１）複数の層が積層された複合基板と単結晶シリコン基板を準備する工程、
（２）前記複合基板上に、前記単結晶シリコン基板を、酸化シリコン層又はＴＥＯＳ層を介して接合する工程、
（３）前記接合した単結晶シリコン基板を薄膜化して、単結晶シリコン層を形成する工程、
（４）前記酸化シリコン層又はＴＥＯＳ層の中央部の平坦面の全体が前記単結晶シリコン層で覆われたものとなるように、前記酸化シリコン層又はＴＥＯＳ層、及び前記単結晶シリコン層の端部を形成する工程、
（５）前記単結晶シリコン層上にＡｌＮ膜を成長させる工程、及び
（６）前記ＡｌＮ膜上にＧａＮ膜、ＡｌＧａＮ膜、及びＡｌＮ膜から選ばれるいずれか一つ以上を成長させる工程
を含む窒化物半導体基板の製造方法を提供する。

【0023】

このような製造方法であれば比較的容易に鏡面エッジ表面に曇りがなく、発塵や反応痕がなくプロセス中の不良の少ない窒化物半導体基板を製造することができる。

【0024】

また、前記工程（４）を、面取り工程とすることが好ましい。

【0025】

このようにすれば従来の工程の数を増やすことなく製造することができる。

【0026】

また、前記工程（４）と前記工程（５）の間に、さらに、（４´）少なくとも前記酸化シリコン層又はＴＥＯＳ層の側面を、窒化シリコン膜で被覆する工程を含むことが好ましい。

【0027】

このようにすれば確実に酸化シリコン層又はＴＥＯＳ層の露出を無くすことができる。

【0028】

また、前記複合基板を、多結晶セラミックコアと、前記多結晶セラミックコア全体に積層された第１の接着層と、前記第１の接着層全体に積層された第２の接着層と、前記第２の接着層全体に積層されたバリア層とを含むものとすることが好ましい。

【0029】

またこのとき、前記複合基板を、前記第１の接着層と前記第２の接着層との間に、前記第１の接着層全体に積層された導電層を有するものとすることが好ましい。

【0030】

このような製造方法であれば成膜後の基板の反りをより小さくすることができる。

【発明の効果】

【0031】

以上のように、本発明であれば、エピタキシャル成長後の鏡面エッジ表面に曇りのない、したがって、発塵や反応痕がなくプロセス中の不良の少ない窒化物半導体基板及びその製造方法を提供することができる。

【図面の簡単な説明】

【0032】

【図1】本発明の窒化物半導体基板における複合基板、酸化シリコン層、及び単結晶シリコン層を積層した成膜用基板の一例を示す概略断面図である。

【図2】本発明の窒化物半導体基板における酸化シリコン層を詳細に説明するための概略断面図である。

【図3】本発明の窒化物半導体基板において、酸化シリコン層の側面に窒化シリコン膜を形成した場合の複合基板、酸化シリコン層、及び単結晶シリコン層を積層した成膜用基板の一例を示す概略断面図である。

【図4】従来の窒化物半導体基板における複合基板、酸化シリコン層、及び単結晶シリコン層を積層した成膜用基板の一例を示す概略断面図である。

【図5】本発明の窒化物半導体基板の製造方法に用いることができる、ＭＯＣＶＤ装置の一例を示す概略図である。

【図6】本発明の窒化物半導体基板の成膜用基板の一例を示す概略図である。

【図7】本発明の窒化物半導体基板の製造方法の一例の説明図である。

【図8】従来の窒化物半導体基板において、基板端部にポリ層が成長した場合の断面図である。

【図9】図８の単結晶層とポリ層の境界部の拡大図である。

【発明を実施するための形態】

【0033】

上述したように複合基板の片面のみに積層された酸化シリコン層と、前記酸化シリコン層に積層された単結晶シリコン層により構成される成膜用基板を用いて窒化物半導体をエピタキシャル成長させてＨＥＭＴ構造の窒化物半導体基板を製造したとき、エピタキシャル成長後の鏡面エッジ表面が曇っている。前記鏡面と曇り部分の界面には、反応痕が発生することが多々あり、プロセス中の発塵減となる。

【0034】

本発明者らが鏡面部と曇った部分を断面ＳＥＭ観察すると、鏡面部は窒化物半導体薄膜が単結晶成長、曇った部分はポリ成長していることが判った（図８）。そして鏡面部分は、単結晶シリコン層上に成長しているが、曇った部分は酸化シリコン層上に成長していることが判った。また、単結晶とポリ成長した部分の界面を図９に示す。また、ポリ部分には、プロセス中の薬液等の残渣が残り、プロセス中に不良を発生させる原因ともなる。

【0035】

そして、複数の層が積層された複合基板上に酸化シリコン層を介して単結晶シリコン層が接合された成膜用基板上に、窒化物半導体薄膜が成膜されている窒化物半導体基板であって、前記窒化物半導体薄膜の成長面である前記単結晶シリコン層の端部から酸化シリコン層の平坦面が露出しない窒化物半導体基板であれば、基板のエッジ部分に曇りのない基板とすることができることが判り、本発明を完成させた。

【0036】

即ち、本発明は、複数の層が積層された複合基板、該複合基板上に積層された、中央部の平坦面と、該平坦面の周囲に側面とを有する酸化シリコン層又はＴＥＯＳ層、該酸化シリコン層又はＴＥＯＳ層上に積層された単結晶シリコン層、及び該単結晶シリコン層上に成膜された窒化物半導体薄膜を含むものである窒化物半導体基板であって、前記酸化シリコン層又はＴＥＯＳ層の中央部の平坦面の全体が、前記単結晶シリコン層で覆われたものである窒化物半導体基板である。

【0037】

また本発明は、窒化物半導体基板の製造方法であって、（１）複数の層が積層された複合基板と単結晶シリコン基板を準備する工程、（２）前記複合基板上に、前記単結晶シリコン基板を、酸化シリコン層又はＴＥＯＳ層を介して接合する工程、（３）前記接合した単結晶シリコン基板を薄膜化して、単結晶シリコン層を形成する工程、（４）前記酸化シリコン層又はＴＥＯＳ層の中央部の平坦面の全体が前記単結晶シリコン層で覆われたものとなるように、前記酸化シリコン層又はＴＥＯＳ層、及び前記単結晶シリコン層の端部を形成する工程、（５）前記単結晶シリコン層上にＡｌＮ膜を成長させる工程、及び（６）前記ＡｌＮ膜上にＧａＮ膜、ＡｌＧａＮ膜、及びＡｌＮ膜から選ばれるいずれか一つ以上を成長させる工程を含む窒化物半導体基板の製造方法である。

【0038】

以下、本発明について詳細に説明するが、本発明はこれらに限定されるものではない。

【0039】

（第一実施形態）
本発明の窒化物半導体基板は、複合基板、酸化シリコン層（ＳｉＯ_２層）又はＴＥＯＳ（テトラエチルオルトシリケート）層からなる接合層、及び単結晶シリコン層を含む成膜用基板、及び該成膜用基板上に成膜された窒化物半導体薄膜を含み、接合層の平坦面の全体が単結晶シリコン層で覆われたものである。以下、本明細書中では接合層が酸化シリコン層の場合を例に説明するが、接合層がＴＥＯＳ層の場合についても同様に適用することができる。

【0040】

図１に、本発明の窒化物半導体基板における、複合基板、酸化シリコン層、及び単結晶シリコン層を含む成膜用基板の一例を示す。該成膜用基板では、複合基板１上に、酸化シリコン層２を介して単結晶シリコン層３が積層されている。ここで従来技術との違いは、図１中の酸化シリコン層２の平坦面の全体が単結晶シリコン層３で覆われていることである。すなわち、酸化シリコン層の平坦面の端部４において酸化シリコン層の露出がない。すなわち、酸化シリコン層２の中央部の平坦面の全体が単結晶シリコン層３で覆われたものである。

【0041】

図４に示すように、従来の窒化物半導体基板では酸化シリコン層２の平坦面の端部４は単結晶シリコン層３で覆われていない。それゆえに、窒化物半導体薄膜を成膜用基板上に成長させた場合に、平坦面の端部４の、露出した酸化シリコン層２の上に窒化物半導体薄膜のポリ層が成長してしまう。これに対し、本発明では平坦面の端部４で酸化シリコン層２が露出していないから、窒化物半導体薄膜のポリ層が酸化シリコン層２上に成長することはない。

【0042】

ここで図２を用いて、本発明における酸化シリコン層の構成についてより詳細に説明する。図２の（ａ）、（ｂ）に示すように、本発明の窒化物半導体基板では、酸化シリコン層２は中央部の平坦面２１（点線で示した面）と、該平坦面の周囲に側面２２（太線で示した面）とを有する。本発明では、平坦面２１の全体が単結晶シリコン層３によって覆われている。一方、平坦面２１の周囲の側面２２は、単結晶シリコン層３で覆われていてもいなくてもよいが、単結晶シリコン層３で覆われていないものとする方が、製造が容易である点で好ましい。また、（ａ）に示すように側面２２は平坦面２１に対して垂直であってもよいし、（ｂ）に示すように側面２２が傾斜していてもよい。また図中では側面２２は直線（平面）として描かれているが、側面２２は曲面状であってもよい。また側面２２は、面取り面であってもよい。

【0043】

本発明において、成膜用基板上に成膜されている窒化物半導体薄膜は、ＡｌＮ膜とその上にＧａＮ膜またはＡｌＧａＮ膜、又はその両方が形成されているものであることができる。例えば、図５に示したような、自公転型のＭＯＣＶＤ反応炉を用いて、成膜用基板上にＡｌＮ膜、ＡｌＧａＮ膜およびＧａＮ膜のエピタキシャル成長を行うことができる。

【0044】

前記成膜用基板は、例えば図６に示すように多結晶セラミックコア６と、前記多結晶セラミックコアの全体に積層された第１の接着層７と、前記第１の接着層７全体に積層された導電層８と、前記導電層８全体に積層された第２の接着層９と、前記第２の接着層９全体に積層されたバリア層１０とを含む複合基板と、前記複合基板の片面のみに積層された酸化シリコン層２と、前記酸化シリコン層２に積層された単結晶シリコン層３により構成されることができる。

【0045】

ここで、多結晶セラミックコア６は窒化アルミニウムを含むことができ、焼結助剤によって例えば１８００℃の高温で焼結され、約３００～１１５０μｍの厚さを有することが好ましい。基本的には単結晶シリコン基板のＳＥＭＩ規格の厚さで形成される場合が多い。

【0046】

第１の接着層７および第２の接着層９は、テトラエチルオルトシリケート（ＴＥＯＳ）ないしは酸化シリコン（ＳｉＯ_２）を含む層であることができ、例えばＬＰＣＶＤプロセスやＣＶＤプロセス等によって堆積され、１００ｎｍの厚さを有することが好ましい。

【0047】

導電層８は、ポリシリコン層を含むことができ、例えばＬＰＣＶＤプロセス等によって堆積され、約３００ｎｍの厚さを有することが好ましい。これは導電性を付与するための層であり、例えばホウ素（Ｂ）やリン（Ｐ）等がドープされることができる。また、この導電層８は場合によっては堆積されないことがある。

【0048】

バリア層１０は、窒化ケイ素を含むことができ、例えばＬＰＣＶＤプロセス等によって堆積され、４００ｎｍ～５００ｎｍの厚さを有することが好ましい。これは高温のエピタキシャル成長プロセス中に、例えばイットリウム、酸化イットリウム、酸素、金属不純物、他の微量元素などの、セラミックコア中に存在する元素の、半導体処理チャンバの環境への拡散やガス放出を防止するための層である。

【0049】

酸化シリコン層２は、例えばＬＰＣＶＤプロセス等によって堆積され、厚さは１．５μｍ程度であることが好ましい。単結晶シリコン層３は、３００～５００ｎｍの厚さを有することが好ましい。これは、ＡｌＮやＧａＮ等の窒化物半導体のエピタキシャル成長のための成長面として利用される層である。

【0050】

各層の厚さは、上記の値に限定されず、必ずしもすべての層が存在するという訳ではないが、本発明における成膜用基板は、少なくとも単結晶シリコン層と、酸化シリコン層又はＴＥＯＳ層と複数の層が積層された複合基板を有する。

【0051】

本発明の第一実施形態の窒化物半導体基板は、本発明の窒化物半導体基板の製造方法によって、例えば、以下のように製造することができる。

【0052】

まず、上述のような複合基板、及び単結晶シリコン基板を準備する（工程（１））。単結晶シリコン基板は、酸化膜（酸化シリコン層）が付いたものであってもよい。

【0053】

次に、複合基板上に、単結晶シリコン基板を、酸化シリコン層を介して接合する（工程（２））。酸化シリコン層は、例えばＬＰＣＶＤプロセス等によって複合基板上に堆積され、厚さは１．５μｍ程度とすることが好ましい。もしくは、酸化シリコン層は、複合基板上に堆積した酸化シリコン層と単結晶シリコン基板に付いた酸化シリコン層とを合わせたものとしてもよい。単結晶シリコン基板は、例えば、層転写プロセスを用いて酸化シリコン層に貼り合わせて接合されることができる。

【0054】

次に、接合した単結晶シリコン基板を薄膜化して、単結晶シリコン層を形成する（工程（３））。単結晶シリコン層は、３００～５００ｎｍの厚さを有することが好ましい。単結晶シリコン層の薄膜化の方法は特に限定されず従来法を適用できる。例えば、複合基板と単結晶シリコン基板を酸化シリコン層を介して接合した後、単結晶シリコン基板の表面から、研削・研磨あるいはエッチングすることによって薄膜化することができる。また、単結晶シリコン基板に予めイオン注入層を形成し、接合後イオン注入層で剥離する、いわゆるイオン注入剥離法によってもよい。

【0055】

次に、酸化シリコン層の中央部の平坦面の全体が単結晶シリコン層で覆われたものとなるように、酸化シリコン層及び単結晶シリコン層の端部を形成する（工程（４））。工程（４）は、単結晶シリコン外周部の面取りを行う工程とすることができる。その際、例えば、図１に示すように酸化シリコン層の平坦部が露出しないように面取りを行う。

【0056】

次に、単結晶シリコン層上に、窒化物半導体薄膜を成膜する。この工程は、例えば、単結晶シリコン層上にＡｌＮ膜を成長させる工程（工程（５））、及びＡｌＮ膜上にＧａＮ膜、ＡｌＧａＮ膜、及びＡｌＮ膜から選ばれるいずれか一つ以上を成長させる工程（工程（６））とすることができる。

【0057】

図５に本発明の窒化物半導体基板の製造方法に用いることができる、ＭＯＣＶＤ装置の一例の概略図を示す。ＭＯＣＶＤ装置は、成膜用基板５１を載置するポケットを有するサテライト５２、石英製のシーリング５３及びクォーツ５４、及び成膜用基板５１の端部から内方を覆うように載置されるリング状部材５５を備える。５６はキャリアガス流の方向であり、５７は蓋を開ける方向である。

【0058】

成膜用基板は、例えば図５のようにサテライトと呼ばれるウェーハポケットに載置することができる。エピタキシャル成長の際、Ａｌ源としてトリメチルアルミニウム（ＴＭＡｌ）、Ｇａ源としてＴＭＧａ、Ｎ源としてＮＨ_３を用いることができ、これらに限定されない。また、キャリアガスはＮ_２およびＨ_２、またはそのいずれかとすることができ、プロセス温度は例えば９００～１２００℃程度とすることが好ましい。

【0059】

この時、サテライトの上に成膜用基板を載置し、その後、蓋を閉めエピタキシャル成長を行う。この際、エピタキシャル層は基板側から成長方向に向かって順に例えばＡｌＮ膜、ＡｌＧａＮ膜を成膜し、その後ＧａＮ膜をエピタキシャル成長させることができる。エピタキシャル層の構造はこれに限らず、ＡｌＧａＮ膜を成膜しない場合や、ＡｌＧａＮ膜成膜後さらにＡｌＮ膜を成膜する場合もある。

【0060】

（第二実施形態）
本発明の窒化物半導体基板は、図３に示すように、複合基板１、酸化シリコン層２、及び単結晶シリコン層３を含む成膜用基板を、酸化シリコン層２の側面が窒化シリコン膜５で覆われたものとしてもよい。このような窒化物半導体基板であれば、成長用基板の端部に窒化物半導体薄膜のポリ層が成長することをより確実に防ぐことができる。なお、窒化シリコン膜５は、酸化シリコン層２の側面のみを覆っていてもよいし、酸化シリコン層２の側面と単結晶シリコン層３の側面を覆っていてもよいし、さらには単結晶シリコン層３のエピタキシャル成長面の端部まで被覆していてもよい。

【0061】

第二実施形態では面取りで一部酸化シリコン層を露出させ（即ち、酸化シリコン層の側面を露出させ）、露出した酸化シリコン層に窒化シリコン膜を被膜する（工程（４´））。具体的には図７に示すように最初に面取りしたウェーハ全面にＣＶＤ－ＳｉＮ膜を堆積する（図７の（１））。その後、フォトリソ工程にて露出酸化シリコン層を覆うようにレジストで保護をし（図７の（２））、続いて活性層部分は露出させる。このウェーハをドライエッチング装置にてドライエッチングし、活性層部分のＳｉＮ膜を除去する（図７の（３））。その後、保護膜のレジストを除去・洗浄する。その後は第一実施形態と同様にエピタキシャル成長を行う（図７の（４））。

【実施例0062】

以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。

【0063】

（実施例１）
多結晶セラミックコア３００μｍを包むＴＥＯＳ層１００ｎｍ、ＴＥＯＳ層を包むポリシリコン層３００ｎｍ、ポリシリコンを包むＴＥＯＳ層１００ｎｍ、ＴＥＯＳ層を包む窒化シリコン層（バリア層）４００ｎｍに酸化シリコン膜を付け、酸化膜を付けた単結晶シリコン基板と貼り合せ、単結晶シリコン基板の表面から、研磨することによって薄膜化（４００ｎｍ）した。次にエッジ部を面取りする際に、必要以上に面取りで単結晶シリコン層を削らないようにして図１に示すようにウェーハ表面に酸化シリコン層の平坦面を露出させないようにした。その後、ＨＥＭＴ構造（ＧａＮ３ｎｍ／ＡｌＧａＮ２５ｎｍ／ＧａＮ５０００ｎｍ／傾斜 ＡｌＧａＮ２００ｎｍ／ＡｌＮ１５０ｎｍ／ｎ－Ｓｉ）のエピタキシャル成長を行った。

【0064】

実施例１の製造方法による歩留まりは後述する比較例に比べて４％向上した。

【0065】

（実施例２）
図７に示すように単結晶シリコン層を付けたのち、エッジ部の面取りを行い、酸化シリコン膜の側面を露出させて、ウェーハ全面にＣＶＤ－ＳｉＮ膜を堆積して、その後、フォトリソ工程にて露出酸化膜を覆うように保護をし、活性層部分は露出させ、このウェーハをドライエッチング装置にてドライエッチングし、活性層部分のＳｉＮ膜を除去し保護膜のレジストを除去・洗浄した。以上の工程により、酸化シリコン層の側面が窒化シリコン膜で覆われた窒化物半導体基板を作製した。

【0066】

実施例２の製造方法による歩留まりは後述する比較例に比べて６％向上した。

【0067】

（比較例）
図４のようにウェーハ表面に酸化シリコン膜の平坦面を一部露出させたことを除き、実施例１と同様な条件で窒化物半導体基板を製造した。その結果、実施例１、実施例２に比べて歩留まりが低い結果となった。

【0068】

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

【符号の説明】

【0069】

１…複合基板、 ２…酸化シリコン層、 ３…単結晶シリコン層、 ４…平坦面の端部、
５…窒化シリコン膜、 ６…多結晶セラミックコア、 ７…第１の接着層、
８…導電層、 ９…第２の接着層、 １０…バリア層、 ２１…平坦面、 ２２…側面、
５１…成膜用基板、 ５２…サテライト、 ５３…シーリング、 ５４…クォーツ、
５５…リング状部材、 ５６…キャリアガス流の方向、 ５７…蓋を開ける方向。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】