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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023028292
(43)【公開日】2023-03-03
(54)【発明の名称】半導体装置の製造方法及び半導体装置の製造装置
(51)【国際特許分類】
H01L 21/205 20060101AFI20230224BHJP
H01L 21/336 20060101ALI20230224BHJP
H01L 21/203 20060101ALI20230224BHJP
H01L 31/077 20120101ALI20230224BHJP
C23C 16/46 20060101ALI20230224BHJP
C23C 14/34 20060101ALI20230224BHJP
C23C 16/24 20060101ALI20230224BHJP
【ＦＩ】
H01L21/205
H01L29/78 627G
H01L29/78 627F
H01L29/78 618A
H01L21/203 S
H01L31/06 520
C23C16/46
C23C14/34 K
C23C16/24
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2021133908
(22)【出願日】2021-08-19
【新規性喪失の例外の表示】特許法第３０条第２項適用申請有り 〔刊行物１〕 令和３年２月２６日ウェブサイト掲載 第６８回応用物理学会春季学術講演会予稿 ｈｔｔｐｓ：／／ｃｏｎｆｉｔ－ｆｉｌｅｓ．ａｔｌａｓ．ｊｐ／ｖｉｅｗ／ｊｓａｐ／ｊｓａｐ２０２１ｓ／ｊｓａｐ２０２１ｓ＿ａｌｌ＿ｊａ．ｐｄｆ ｈｔｔｐｓ：／／ｃｏｎｆｉｔ－ｓｆｓ．ａｔｌａｓ．ｊｐ／ｃｕｓｔｏｍｅｒ／ｊｓａｐ２０２１ｓ／ｐｄｆ／ｊｓａｐ２０２１ｓ＿１３＿ａｌｌ＿ｊａ．ｐｄｆ 〔刊行物２〕 令和３年３月１６日発行 第６８回応用物理学会春季学術講演会予稿集ＤＶＤ 〔刊行物３〕 令和３年３月１８日オンライン開催 第６８回応用物理学会春季学術講演会
(71)【出願人】
【識別番号】504136568
【氏名又は名称】国立大学法人広島大学
(74)【代理人】
【識別番号】100196380
【弁理士】
【氏名又は名称】森 匡輝
(72)【発明者】
【氏名】東 清一郎
【テーマコード（参考）】
4K029
4K030
5F045
5F103
5F110
5F151
5F251
【Ｆターム（参考）】
4K029AA09
4K029AA24
4K029BA35
4K029BB07
4K029BD01
4K029CA05
4K029DA08
4K030AA06
4K030BA09
4K030BA29
4K030BA35
4K030BB01
4K030CA06
4K030CA17
4K030FA01
4K030JA18
4K030JA19
4K030KA24
4K030LA15
5F045AA03
5F045AA08
5F045AA11
5F045AA19
5F045AB01
5F045AB03
5F045AB05
5F045AC00
5F045AC01
5F045AC19
5F045AD10
5F045AE17
5F045AF07
5F045BB12
5F045BB16
5F045CA13
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5F045EH14
5F045EH20
5F045EK11
5F045EK25
5F045EK27
5F103AA08
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5F103GG02
5F103HH04
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5F103KK03
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5F103LL04
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5F110CC07
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5F110FF28
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5F110GG02
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5F110GG14
5F110GG45
5F110GG58
5F110PP01
5F110PP02
5F110PP03
5F151AA03
5F151CB12
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5F151FA02
5F151FA06
5F151GA03
5F251AA03
5F251CB12
5F251CB24
5F251FA02
5F251FA06
5F251GA03
(57)【要約】
【課題】ボトムゲート型ＴＦＴ、シリコン太陽電池等の半導体装置において、簡易なプロセスで結晶性の半導体膜を形成可能な半導体装置の製造方法及び半導体装置の製造装置を提供する。
【解決手段】本発明に係る半導体装置の製造方法では、半導体装置である薄膜トランジスタ１において、基板１０にＣＶＤ法又はスパッタリング法を実施するとともに、基板１０を間欠的に加熱することにより、結晶化された半導体膜であるシリコン層１１を形成する。
【選択図】図１
【解決手段】本発明に係る半導体装置の製造方法では、半導体装置である薄膜トランジスタ１において、基板１０にＣＶＤ法又はスパッタリング法を実施するとともに、基板１０を間欠的に加熱することにより、結晶化された半導体膜であるシリコン層１１を形成する。
【選択図】図１
【特許請求の範囲】
【請求項1】
基板にＣＶＤ法又はスパッタリング法を実施するとともに、前記基板を間欠的に加熱することにより、結晶化された半導体膜を形成する、
ことを特徴とする半導体装置の製造方法。
ことを特徴とする半導体装置の製造方法。
【請求項2】
前記基板には電極が形成されており、
前記電極は薄膜トランジスタのゲート電極であり、
前記ゲート電極に間欠的に電圧を印加して前記ゲート電極を発熱させることにより、前記基板を加熱して、結晶化された前記半導体膜であるチャネルを形成する、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
前記電極は薄膜トランジスタのゲート電極であり、
前記ゲート電極に間欠的に電圧を印加して前記ゲート電極を発熱させることにより、前記基板を加熱して、結晶化された前記半導体膜であるチャネルを形成する、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項3】
前記基板には電極が形成されており、
前記電極はシリコン太陽電池に形成された金属電極であり、
前記電極に間欠的に電圧を印加して前記電極を発熱させることにより、前記基板を加熱して、前記半導体膜である結晶化されたシリコン層を形成する、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
前記電極はシリコン太陽電池に形成された金属電極であり、
前記電極に間欠的に電圧を印加して前記電極を発熱させることにより、前記基板を加熱して、前記半導体膜である結晶化されたシリコン層を形成する、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項4】
前記電極に印加される電圧は、所定の周期の矩形波である、
ことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
ことを特徴とする請求項２又は３に記載の半導体装置の製造方法。
【請求項5】
前記矩形波のパルス幅は０．１ｍｓ以上１００ｍｓ以下である、
ことを特徴とする請求項４に記載の半導体装置の製造方法。
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項6】
前記矩形波の電圧印加のデューティー比は５％以上３０％以下である、
ことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
ことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項7】
間欠的に光照射することにより、前記基板を加熱して、前記半導体膜である結晶化されたシリコンの薄膜トランジスタのチャネルを形成する、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項8】
間欠的に光照射することにより、前記基板を加熱して、前記半導体膜である結晶化された太陽電池のシリコン層を形成する、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項9】
前記基板は、ガラス基板である、
ことを特徴とする請求項１から８のいずれか一項に記載の半導体装置の製造方法。
ことを特徴とする請求項１から８のいずれか一項に記載の半導体装置の製造方法。
【請求項10】
ＣＶＤ法又はスパッタリング法を実施することにより、装置内の基板に半導体膜を形成する半導体装置の製造装置であって、
前記基板を間欠的に加熱する加熱部を備える、
ことを特徴とする半導体装置の製造装置。
前記基板を間欠的に加熱する加熱部を備える、
ことを特徴とする半導体装置の製造装置。
【請求項11】
前記加熱部は、
前記基板に形成された電極に電圧を印加する電圧印加部と、
前記電圧印加部を制御して前記電極に間欠的に電圧を印加させる制御部と、を備える、
ことを特徴とする請求項１０に記載の半導体装置の製造装置。
前記基板に形成された電極に電圧を印加する電圧印加部と、
前記電圧印加部を制御して前記電極に間欠的に電圧を印加させる制御部と、を備える、
ことを特徴とする請求項１０に記載の半導体装置の製造装置。
【請求項12】
前記加熱部は、
前記基板に光照射する光照射部と、
前記光照射部を制御して前記電極に間欠的に光照射させる制御部と、を備える、
ことを特徴とする請求項１０に記載の半導体装置の製造装置。
前記基板に光照射する光照射部と、
前記光照射部を制御して前記電極に間欠的に光照射させる制御部と、を備える、
ことを特徴とする請求項１０に記載の半導体装置の製造装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法及び半導体装置の製造装置に関する。
【背景技術】
【0002】
従来、ディスプレイの画素駆動素子等として薄膜トランジスタ（ＴＦＴ： Thin Film Transistor）が広く用いられている。特に、比較的製造プロセスが短く、低コストで製造可能なボトムゲート型ＴＦＴが一般的に用いられている。ボトムゲート型ＴＦＴでは、ゲート電極上にゲート絶縁膜が形成され、ゲート絶縁膜上にプラズマＣＶＤ等によってアモルファスシリコン（ａ－Ｓｉ）のチャネルを製膜する。
【0003】
アモルファスシリコンをチャネルに用いたＴＦＴでは、電子の動き易さを示す指標である電子移動度が約０．５ｃｍ２／Ｖｓであり、結晶性シリコンと比較して低い。このようなアモルファスシリコンをチャネルに用いたＴＦＴをディスプレイの各画素のスイッチとして用いる場合、電子移動度が低いので、スイッチング速度（反応速度）が遅くなる。また、電子移動度が低いので、消費電力が大きくなるという課題がある。
【0004】
また、基板上に電極、シリコン層等を積層して構成されるシリコン太陽電池においても同様の課題がある。すなわち、電極が形成された基板上にプラズマＣＶＤによってアモルファスシリコンを堆積させてシリコン層を形成する場合、シリコン層の電子移動度の低さにより、結晶性のシリコン層を有する太陽電池と比較してエネルギ変換効率が低くなるという課題がある。
【0005】
これらの課題に関し、例えばボトムゲート型ＴＦＴのチャネルを結晶性シリコンとする方法として、特許文献１のように絶縁膜上に形成されたシリコン層のアモルファスシリコンを加熱して結晶化する方法が開発されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０１２－２１２８３５号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
特許文献１の結晶化方法では、絶縁層上にアモルファスシリコンのシリコン層を形成した後に、雰囲気加熱による予備加熱を行い、その後シリコン層に光照射して加熱を行う。これにより、形成されたシリコン層のアモルファスシリコンを結晶化することとしている。したがって、シリコン層の形成後に結晶化するためのプロセスが必要となるため、製造プロセスが複雑化し、製造コストが増大する。
【0008】
本発明は、上述の事情に鑑みてなされたものであり、ボトムゲート型ＴＦＴ、シリコン太陽電池等の半導体装置において、簡易なプロセスで結晶性の半導体膜を形成可能な半導体装置の製造方法及び半導体装置の製造装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
上記目的を達成するために、本発明の第１の観点に係る半導体装置の製造方法では、
基板にＣＶＤ法又はスパッタリング法を実施するとともに、前記基板を間欠的に加熱することにより、結晶化された半導体膜を形成する。
基板にＣＶＤ法又はスパッタリング法を実施するとともに、前記基板を間欠的に加熱することにより、結晶化された半導体膜を形成する。
【0010】
また、前記基板には電極が形成されており、
前記電極は薄膜トランジスタのゲート電極であり、
前記ゲート電極に間欠的に電圧を印加して前記ゲート電極を発熱させることにより、前記基板を加熱して、結晶化された前記半導体膜であるチャネルを形成する、
こととしてもよい。
前記電極は薄膜トランジスタのゲート電極であり、
前記ゲート電極に間欠的に電圧を印加して前記ゲート電極を発熱させることにより、前記基板を加熱して、結晶化された前記半導体膜であるチャネルを形成する、
こととしてもよい。
【0011】
また、前記基板には電極が形成されており、
前記電極はシリコン太陽電池に形成された金属電極であり、
前記電極に間欠的に電圧を印加して前記電極を発熱させることにより、前記基板を加熱して、前記半導体膜である結晶化されたシリコン層を形成する、
こととしてもよい。
前記電極はシリコン太陽電池に形成された金属電極であり、
前記電極に間欠的に電圧を印加して前記電極を発熱させることにより、前記基板を加熱して、前記半導体膜である結晶化されたシリコン層を形成する、
こととしてもよい。
【0012】
また、前記電極に印加される電圧は、所定の周期の矩形波である、
こととしてもよい。
こととしてもよい。
【0013】
また、前記矩形波のパルス幅は０．１ｍｓ以上１００ｍｓ以下である、
こととしてもよい。
こととしてもよい。
【0014】
また、前記矩形波の電圧印加のデューティー比は５％以上３０％以下である、
こととしてもよい。
こととしてもよい。
【0015】
また、間欠的に光照射することにより、前記基板を加熱して、前記半導体膜である結晶化されたシリコンの薄膜トランジスタのチャネルを形成する、
こととしてもよい。
こととしてもよい。
【0016】
また、間欠的に光照射することにより、前記基板を加熱して、前記半導体膜である結晶化された太陽電池のシリコン層を形成する、
こととしてもよい。
こととしてもよい。
【0017】
また、前記基板は、ガラス基板である、
こととしてもよい。
こととしてもよい。
【0018】
また、本発明の第２の観点に係る半導体装置の製造装置は、
ＣＶＤ法又はスパッタリング法を実施することにより、装置内の基板に半導体膜を形成する半導体装置の製造装置であって、
前記基板を間欠的に加熱する加熱部を備える。
ＣＶＤ法又はスパッタリング法を実施することにより、装置内の基板に半導体膜を形成する半導体装置の製造装置であって、
前記基板を間欠的に加熱する加熱部を備える。
【0019】
また、前記加熱部は、
前記基板に形成された電極に電圧を印加する電圧印加部と、
前記電圧印加部を制御して前記電極に間欠的に電圧を印加させる制御部と、を備える、
こととしてもよい。
前記基板に形成された電極に電圧を印加する電圧印加部と、
前記電圧印加部を制御して前記電極に間欠的に電圧を印加させる制御部と、を備える、
こととしてもよい。
【0020】
また、前記加熱部は、
前記基板に光照射する光照射部と、
前記光照射部を制御して前記電極に間欠的に光照射させる制御部と、を備える、
こととしてもよい。
前記基板に光照射する光照射部と、
前記光照射部を制御して前記電極に間欠的に光照射させる制御部と、を備える、
こととしてもよい。
【発明の効果】
【0021】
本発明の半導体装置の製造方法及び半導体装置の製造装置によれば、プラズマＣＶＤ法又はスパッタリング法を実施するとともに、基板を間欠的に加熱することにより、簡易な工程で結晶性の半導体膜を形成することができる。また、電圧印加を間欠的に行うことにより、加熱による基板の不具合を抑制しつつ、結晶性の半導体膜を形成することが可能となる。
【図面の簡単な説明】
【0022】
【図1】本発明の実施の形態１に係る薄膜トランジスタの断面図である。
【図2】実施の形態１に係る薄膜トランジスタの製造の流れを示すフローチャートである。
【図3】実施の形態１に係るプラズマＣＶＤ装置の構成を示す概略図である。
【図4】ゲート電極への印加電圧の例を示すグラフである。
【図5】実施の形態１に係る結晶性シリコン評価用のワークの構成を示す図であり、（Ａ）は平面図、（Ｂ）は断面図である。
【図6】ワークへ電圧印加を行う回路の構成の例を示す図である。
【図7】２２Ｖ印加時のワークの温度変化を示すグラフである。
【図8】シリコン層形成後のワークを示す図であり、（Ａ）は電圧印加なしの場合、（Ｂ）は１５Ｖ印加の場合、（Ｃ）は２０Ｖ印加の場合、（Ｄ）は２２Ｖ印加の場合である。
【図9】印加電圧の異なるワークのラマンスペクトルを示す図である。
【図10】細線部中央からの距離とシリコン層の結晶化度との関係を示す図であり、（Ａ）はラマンスペクトル、（Ｂ）は計測位置を示す図である。
【図11】実施の形態２に係るシリコン太陽電池の断面図である。
【図12】実施の形態２に係るシリコン太陽電池の製造の流れを示すフローチャートである。
【発明を実施するための形態】
【0023】
以下、図を参照しつつ、本発明の実施の形態に係る半導体装置の製造方法及び半導体装置の製造装置について説明する。
【0024】
（実施の形態１）
本実施の形態では、図１に示すように、液晶ディスプレイの画素駆動素子等として用いられるボトムゲート型ＴＦＴである薄膜トランジスタ１において、プラズマＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）によってチャネル（シリコン層）を形成する場合の薄膜トランジスタの製造方法を例として説明する。
本実施の形態では、図１に示すように、液晶ディスプレイの画素駆動素子等として用いられるボトムゲート型ＴＦＴである薄膜トランジスタ１において、プラズマＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）によってチャネル（シリコン層）を形成する場合の薄膜トランジスタの製造方法を例として説明する。
【0025】
図２のフローチャートに示すように、まず、基板１０１上に電極（ゲート電極１０２）を形成する（ステップＳ１１）。本実施の形態では、基板１０１としてガラス基板を用いる。ゲート電極１０２の形成には、公知の方法を用いることができる。ゲート電極１０２の材料は特に限定されず、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ａｌ（アルミニウム）、これらの合金等を用いることができる。
【0026】
また、ゲート電極１０２の製膜方法は特に限定されず、スパッタリング法、プラズマＣＶＤ法等を用いることができる。製膜後、フォトリソグラフィ法によりパターニングを行い、ゲート電極１０２、ゲート配線（不図示）等を形成する。
【0027】
ステップＳ１１で形成されたゲート電極１０２の上に、絶縁層となるゲート絶縁膜１０３を形成し（ステップＳ１２）、複合体（以下、基板１０という。）を作成する。ゲート絶縁膜１０３の形成には、公知の方法を用いることができる。ゲート絶縁膜１０３は、例えば二酸化ケイ素（シリカ）膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）等である。
【0028】
また、ゲート絶縁膜１０３の製膜方法は特に限定されず、コーティング法、真空蒸着法、スパッタリング法、プラズマＣＶＤ法等、使用する材料により適宜選択することができる。
【0029】
続いて、ステップＳ１１で作成された基板１０の上に、チャネルとなるシリコン層１１を形成する（ステップＳ１３）。本実施の形態では、シリコン層１１をプラズマＣＶＤ法によって形成する。プラズマＣＶＤ法によるシリコン層１１の形成は、公知の方法で行うことができる。
【0030】
本実施の形態に係る結晶性のシリコン層１１は、以下に説明するプラズマＣＶＤ装置５０を用いて形成される。図３に示すように、半導体装置の製造装置であるプラズマＣＶＤ装置５０は、真空容器５１、ＲＦ電源５２、マッチングボックス５３、ガス配管５４、電極５５等、プラズマＣＶＤ法による薄膜形成を行うための通常の構成を備える。また、プラズマＣＶＤ装置５０は、装置内の基板１０を加熱する加熱部としての電圧印加部５６及び制御部５７、装置内に搬入された基板１０を保持する基板ホルダ５８を備える。
【0031】
電圧印加部５６は、電源５６１、電流導入端子５６２等を備え、装置内、すなわち真空容器５１内に設置された基板１０のゲート電極１０２に電圧を印加する。これにより、ゲート電極１０２を発熱させる。制御部５７は、電圧印加部５６の電源５６１を制御して、ゲート電極１０２に印加する電圧を調整する。
【0032】
電極５５は、プロセスガスを真空容器５１内に均一に供給するためのシャワーヘッド構造を有し、基板１０を保持する基板ホルダ５８に対向する位置に配置されている。また、電極５５は、マッチングボックス５３を介してプラズマを発生させるＲＦ電源５２に接続されている。
【0033】
本実施の形態では、上記プラズマＣＶＤ装置５０を用いて、プラズマＣＶＤ処理中に、ゲート電極１０２に間欠的に電圧を印加し、ゲート電極１０２を発熱させる。これにより、ゲート絶縁膜１０３上に結晶化されたシリコンを堆積させて、結晶化された半導体膜であるシリコン層１１を形成する。
【0034】
より具体的には、接地電位となる真空容器５１内の基板ホルダ５８に基板１０が保持される。そして、基板１０のゲート電極１０２と電圧印加部５６の電流導入端子５６２とが電気的に接続される。続いて、ガス配管５４を通じて電極５５から真空容器５１内へ、原料ガスであるＳｉＨ４（シラン）を反応室上部の電極５５より流入し、電極５５に高周波（例えば１３．５ＭＨｚ）の電圧を印加する。これにより、ＳｉＨ４が分解されたプラズマ状態が発生し、基板１０上にシリコンが堆積される。
【0035】
また、プラズマＣＶＤ処理中に、制御部５７は、電圧印加部５６の電源５６１を制御して、ゲート電極１０２に図４に示すように、所定の周期の矩形波の電圧を印加する。これにより、ゲート電極１０２をジュール発熱させ、ゲート絶縁膜１０３上に結晶化されたシリコン（多結晶シリコン）を堆積（成長）させて、結晶性のシリコン層１１を形成する。また、電圧を間欠的に印加することにより、結晶化されたシリコン層を形成可能な温度に加熱しつつ、ガラス基板である基板１０１の加熱による軟化、変形等の不具合を抑制することができる。
【0036】
矩形波の電圧印加に係る電圧、周波数、デューティー比等は特に限定されず、基板１０１の耐熱温度、シリコン層１１の結晶化度等に基づいて設定すればよい。例えば、矩形波のパルス幅は、好ましくは０．１ｍｓ以上１００ｍｓ以下、より好ましくは０．１ｍｓ以上１０ｍｓ以下である。これにより、ゲート電極１０２を効率的にジュール発熱させるとともに、冷却時間を確保して基板１０１の加熱による不具合を抑制することができる。
【0037】
また、矩形波の電圧印加のデューティー比は、好ましくは５％以上３０％以下であり、より好ましくは５％以上２０％以下である。これにより、ゲート電極１０２を効率的にジュール発熱させるとともに、冷却時間を確保して基板１０１の加熱による不具合を抑制することができる。
【0038】
ステップＳ１３で結晶性のシリコン層１１を形成した後、ソース電極１２、ドレイン電極１３を形成する（ステップＳ１４）。ソース電極１２、ドレイン電極１３の形成は、公知の方法を用いて行えばよい。以上の工程により、結晶性のシリコン層１１を備えるボトムゲート型ＴＦＴが形成される。
【0039】
本実施の形態に係る薄膜トランジスタの製造方法では、プラズマＣＶＤを実施するとともに、ゲート電極１０２に電圧を印加して発熱させることにより、結晶化されたシリコンを堆積し、結晶化された半導体膜であるシリコン層１１を形成することができる。また、ゲート電極１０２に電圧を間欠的に印加することにより、加熱による基板１０１の変形等の不具合を抑制しつつ、シリコン層１１を結晶化させることができる。
【0040】
以下、本実施の形態に係る薄膜トランジスタの製造方法における、結晶性シリコン層の製造方法の具体例及び評価結果について説明する。
【0041】
本例に係る評価用のワークＷの構成を図５（Ａ）の平面図及び図５（Ｂ）の断面図に示す。本例では、基板２１としてガラス基板（石英基板）を用い、ゲート電極１０２を想定した配線２２を形成する。具体的には、スパッタリング法を用いて基板２１上にモリブデン膜（Ｍｏ膜）を堆積させる。本例に係るＭｏ膜の膜厚は約１００ｎｍである。堆積されたＭｏ膜を図５（Ａ）に示すように、Ｈ型にパターニングし、配線２２を形成する。配線２２は、両端の電極部２２ａを幅１ｍｍ、長さ３ｍｍの細線部２２ｂで接続する形状となっている。なお、本例では、製造及び評価を容易にするため、上記寸法の配線２２としたが、より実用的な配線寸法は、例えばディスプレイのゲート配線のように幅１０μｍ以下、長さ５０ｍｍ以上程度と考えられる。
【0042】
配線２２の形成後、ゲート絶縁膜１０３を想定した絶縁膜２３として、プラズマＣＶＤによりＳｉＯ２膜を２００ｎｍ堆積させる。以上のように、基板２１上に配線２２、絶縁膜２３を形成してワークＷを作成する。作成されたワークＷにプラズマＣＶＤを用いてシリコン層２４（不図示）を形成する。上述の通り、プラズマＣＶＤとしては、アモルファスシリコンを堆積させる公知の製膜方法を用いればよい。本例のプラズマＣＶＤの条件は、投入電力３０Ｗ、圧力６．６５Ｐａ、ガス流量はＳｉＨ４を５ｓｃｃｍ（立方センチメートル）、Ｈ２を５ｓｃｃｍとした。
【0043】
上記プラズマＣＶＤによる堆積処理中に、配線２２の電極部２２ａに電圧を印加して細線部２２ｂに電流を流し、ジュール発熱させる。本例では、図６に示す回路構成で、ファンクションジェネレータＦを用いて、ワークＷの配線２２に矩形波の電圧を印可した。また、本例では、特性比較のため、印加電圧を１５～２２Ｖの範囲で変化させ、電圧印加の周波数は５．０Ｈｚ、デューティー比は１０％（図４）とした。
【0044】
図７は、ワークＷの配線２２に２２Ｖの電圧印加を行った場合の細線部２２ｂの温度変化を示すグラフである。図７に示すように、２２Ｖの印加電圧で、瞬間的な最高到達温度７６０℃、ベース温度４１５℃に細線部２２ｂを加熱できていることがわかる。
【0045】
図８（Ａ）～（Ｄ）は、電圧印加しなかった場合、及び印加電圧を１５Ｖ、２０Ｖ、２２Ｖとした場合の各ワークＷの外観図である。図８（Ａ）～（Ｄ）に示すように、配線２２への電圧印加を行うことにより、細線部２２ｂ直上の堆積膜の色の変化が観測され、プラズマＣＶＤ中に瞬間的な温度上昇（約５００℃）が生じ、結晶性のシリコン層２４を形成できていることがわかる。
【0046】
また、図９は、細線部２２ｂの中央部について、印加電圧の異なるワークＷのラマンスペクトルを示すグラフである。図９に示すように、配線２２への印加電圧が２０Ｖ、２２Ｖである場合、単結晶シリコンと同等のラマンスペクトルが得られ、結晶性のシリコン層２４を生成できていることがわかる。すなわち、配線２２（ゲート電極１０２）への印加電圧を適切に選択することにより、結晶性の高いシリコン層２４（１１）を形成できることがわかる。
【0047】
また、図１０（Ａ）は、図１０（Ｂ）に示すように細線部２２ｂの中央部（４）、端部（３）、端部から５０μｍ離れた点（２）、端部から１００μｍ離れた点（１）のそれぞれのラマンスペクトルである。図１０（Ａ）に示すように、細線部２２ｂから離れるにしたがって結晶性が低下するものの、細線部２２ｂの幅方向全体に渡って、単結晶シリコンと同等のラマンスペクトルが得られており、結晶性の高いシリコン層２４を形成できていることがわかる。
【0048】
以上、詳細に説明したように、本実施の形態に係る薄膜トランジスタの製造方法によれば、プラズマＣＶＤを実施するとともに、ゲート電極１０２に間欠的に電圧を印加することにより、簡易な製造プロセスで結晶化された半導体膜であるシリコン層１１（チャネル）を形成することができる。これにより、ボトムゲート型ＴＦＴにおいて、電子移動度の高い結晶性のシリコン層１１を容易に形成することができる。
【0049】
また、本実施の形態では、ゲート電極１０２への印加電圧を矩形波として、間欠的な電圧印加を行うこととしている。これにより、アモルファスシリコンの結晶化に必要な温度に瞬間的に加熱しながら、冷却時間を設けて加熱による基板１０１の変形等の不具合を生じない温度範囲でアモルファスシリコンの結晶化を行うことが可能となる。
【0050】
また、本実施の形態では、結晶化された半導体膜として結晶性のシリコン層を形成することとしたが、これに限られない。例えば、ＧｅＨ４とＨ２とを含むガスを用いてプラズマＣＶＤ法を実施することにより、結晶化された半導体膜としてゲルマニウム膜を形成することができる。また、ＳｉＨ４、ＧｅＨ４及びＨ２を含むガスを用いてプラズマＣＶＤ法を実施することにより、結晶化された半導体膜としてシリコンゲルマニウム膜を形成することができる。
【0051】
本実施の形態では、プラズマＣＶＤ法によりシリコン層１１を形成した後にソース電極１２及びドレイン電極１３を形成することとしたが、これに限られない。例えば、ゲート絶縁膜１０３上にソース電極１２及びドレイン電極１３を形成した後、上述したプラズマＣＶＤ法及びゲート電極１０２への電圧印加によって結晶化されたシリコン層１１（チャネル）を形成することとしてもよい。この場合、シリコン層１１とともにソース電極１２及びドレイン電極１３が結晶化され、ソース電極１２及びドレイン電極１３の不純物活性化を、シリコン層１１の結晶化と同時に行うことが可能となる。
【0052】
また、ゲート電極１０２の形成後にプラズマＣＶＤ法及びゲート電極１０２への電圧印加を行うことにより、結晶化された半導体膜であるゲート絶縁膜１０３を形成することとしてもよい。この場合、プラズマＣＶＤ法の原料ガスとしてＳｉＨ４とＮ２Ｏとを含むガス、又はＳｉＨ４とＮＨ３と含むガスを用いて、ＳｉＯ２膜又はＳｉＮＸ膜を成長させ、ゲート絶縁膜１０３を形成することができる。上記ＳｉＯ２膜又はＳｉＮＸ膜は、ＳｉＨ４とＨ２と含むガスを原料ガスとして形成されたゲート絶縁膜１０３上に、追加のゲート絶縁膜１０３として形成されることとしてもよい。
【0053】
また、本実施の形態では、プラズマＣＶＤ法を用いて結晶化された半導体膜を形成することとしたがこれに限られず、熱ＣＶＤ法、光ＣＶＤ法等のＣＶＤ法、スパッタリング法等の他の製膜法を用いることとしてもよい。例えば、ＩｎＧａＺｎを含有するターゲットを用い、ＡｒガスとＯ２とを含む雰囲気中でスパッタリング法を実施するとともに、パルス電圧印加によって基板１０を加熱することにより、結晶化された高品質のＩｎＧａＺｎ薄膜を形成することができる。
【0054】
この場合、プラズマＣＶＤ装置５０にかえて、電圧印加部５６、制御部５７を備える熱ＣＶＤ装置、光ＣＶＤ装置、スパッタリング装置等を用いて、製膜中に基板１０のゲート電極１０２に電圧を印加することとすればよい。
【0055】
また、本実施の形態では、ゲート電極１０２に電圧を印加して、ゲート電極１０２をジュール発熱させることにより、プラズマＣＶＤ法で結晶化されたシリコンを堆積することとしたが、これに限られない。例えば、光照射部としてのフラッシュランプ、レーザ等を制御部５７で制御して、アモルファスシリコンを結晶化させたい対象領域に、間欠的に光照射して対象領域を加熱することにより、結晶化されたシリコンを堆積させることとしてもよい。この場合の照射時間、デューティー比等は、対象領域の上昇温度、基板１０１の耐熱温度等に基づいて設定すればよい。例えば、上述の電圧印加のパルス幅と同様に、照射時間のパルス幅は、好ましくは０．１ｍｓ以上１００ｍｓ以下、より好ましくは０．１ｍｓ以上１０ｍｓ以下である。また、光照射のデューティー比は、好ましくは５％以上３０％以下であり、より好ましくは５％以上２０％以下である。これにより、対象領域を効率的に加熱するとともに、冷却時間を確保して基板１０１の加熱による不具合等を抑制することができる。
【0056】
この場合、例えば、プラズマＣＶＤ装置５０は、底部がガラス等の透明材料で形成された真空容器５１を備え、電圧印加部５６にかえて、真空容器５１の外部にフラッシュランプ、レーザ等を備えることとすればよい。そして、制御部５７は、フラッシュランプ、レーザ等を制御して間欠的に光照射し、製膜中に基板１０の対象領域を加熱することとすればよい。
【0057】
（実施の形態２）
上述の実施の形態１では、半導体装置として薄膜トランジスタを製造する方法について説明したが、本発明に係る半導体装置の製造方法を用いて他の半導体装置を製造することもできる。本実施の形態では、半導体装置として、基板上にシリコン層を積層して構成されるシリコン太陽電池である太陽電池３（図１１）を製造する場合について説明する。
上述の実施の形態１では、半導体装置として薄膜トランジスタを製造する方法について説明したが、本発明に係る半導体装置の製造方法を用いて他の半導体装置を製造することもできる。本実施の形態では、半導体装置として、基板上にシリコン層を積層して構成されるシリコン太陽電池である太陽電池３（図１１）を製造する場合について説明する。
【0058】
図１２のフローチャートに示すように、まず、基板３０１上に電極３０２及び透明導電膜（ＴＣＯ：Transparent Conductive Oxide）３０３を形成して（ステップＳ３１）、複合体（以下、基板３０という。）を作成する。本実施の形態では、基板３０１としてガラス基板を用いる。また、電極３０２は、後述する電圧印加による基板の加熱を行うための電極であり、金属電極である。基板３０１、電極３０２の材質、形成方法等は特に限定されず、公知の材質、方法等を用いることができる。例えば、電極３０２は、スパッタリング法によって基板３０１であるガラス基板上に形成されるアルミニウムの電極である。
【0059】
また、透明導電膜３０３の材質、形成方法等は特に限定されず、例えばスパッタリング法で形成されるＩＴＯ膜を透明導電膜３０３として用いることができる。
【0060】
続いて、電極３０２が形成された基板３０をプラズマＣＶＤ装置に設置し、多結晶シリコンを堆積させる（ステップＳ３２）。本実施の形態に係る太陽電池３は、図１１に示すように、ｎｉｐ型太陽電池であり、プラズマＣＶＤ中に、電極３０２に間欠的に電圧印加することにより、ｎ型ポリシリコン層３１、ｉ型ポリシリコン層３２、ｐ型ポリシリコン層３３が順次製膜される。
【0061】
ｎ型ポリシリコン層３１の堆積は、例えばＳｉＨ４＋Ｈ２＋ＰＨ３ガスをプラズマＣＶＤ装置に流しながら放電することにより行う。また、ｉ型ポリシリコン層３２の堆積にはＳｉＨ４＋Ｈ２ガスを用い、ｐ型ポリシリコン層３３の堆積にはＳｉＨ４＋Ｈ２＋Ｂ２Ｈ６ガスを用いて、プラズマＣＶＤ法により各層が堆積される。ｎ型ポリシリコン層３１、ｉ型ポリシリコン層３２及びｐ型ポリシリコン層３３の３層の堆積は、ガスを切り替えながら真空装置内で連続して実施される。電極３０２の電圧印加による発熱によって結晶化されたシリコンが各層として堆積され、結晶性シリコンのｎ型ポリシリコン層３１、ｉ型ポリシリコン層３２及びｐ型ポリシリコン層３３を形成することができる。
【0062】
電極３０２に印加される電圧の条件は、実施の形態１に係るゲート電極１０２に印加される電圧の条件と同様であり、所定の周期の矩形波の電圧が印加される。これにより、電極３０２をジュール発熱させ、基板３０上に結晶化されたシリコンを堆積して、結晶性のシリコン層を形成する。また、電圧を間欠的に印加することにより、シリコンを結晶化可能な温度に加熱しつつ、ガラス基板である基板３０１の加熱による軟化、変形等の不具合を抑制することができる。
【0063】
矩形波の電圧印加に係る電圧、周波数、デューティー比等は特に限定されず、基板３０１の耐熱温度、シリコン層（ｎ型ポリシリコン層３１、ｉ型ポリシリコン層３２、ｐ型ポリシリコン層３３等）の結晶化度等に基づいて設定すればよい。例えば、矩形波のパルス幅は、好ましくは０．１ｍｓ以上１００ｍｓ以下、より好ましくは０．１ｍｓ以上１０ｍｓ以下である。これにより、電極３０２を効率的にジュール発熱させるとともに、冷却時間を確保して基板３０１の加熱による不具合を抑制することができる。
【0064】
また、矩形波の電圧印加のデューティー比は、好ましくは５％以上３０％以下であり、より好ましくは５％以上２０％以下である。これにより、電極３２を効率的にジュール発熱させるとともに、冷却時間を確保して基板３１の加熱による不具合を抑制することができる。
【0065】
本実施の形態に係る太陽電池３の製造方法では、透明導電膜３０３の直上から結晶成長が始まるので、図１１の上下方向（各層の積層方向）に電流を流す太陽電池３の構造においてアモルファスインキュベーション層の形成を抑制し、高い変換効率を得ることができる。また、シリコンは柱状結晶成長をするので、成長表面には結晶粒に起因する凹凸が生じる。これにより、太陽電池３の表面から入射した太陽光が効率的に散乱され、高い光閉じ込め効果を得ることができる。
【0066】
続いて、プラズマＣＶＤ装置から取り出した基板のｐ型ポリシリコン層３３上に、透明導電膜３４を形成する（ステップＳ３３）。透明導電膜３４の材質、形成方法等は特に限定されず、公知の方法を用いて形成すればよい。
【0067】
以上、説明したように、本実施の形態に係るシリコン太陽電池の製造方法によれば、プラズマＣＶＤによるアモルファスシリコンの堆積中に、電極３０２に間欠的に電圧を印加することにより、簡易な製造プロセスで電子移動度の高い結晶性シリコンのシリコン層、例えばｎ型ポリシリコン層３１、ｉ型ポリシリコン層３２、ｐ型ポリシリコン層３３を形成することができる。これにより、エネルギ変換効率の高い太陽電池を容易に製造することができる。
【0068】
本実施の形態では、ｎ－ｉ－ｐポリシリコン層を成長させた後、透明導電膜３４を形成して太陽電池３を製造することとしたが、これに限られない。例えば、ｎ－ｉ－ｐポリシリコン層を成長させた後、電極３０２のパルス加熱を停止して、さらにアモルファスシリコンのｎ－ｉ－ｐ層を連続製膜し、透明導電膜３４を堆積させて太陽電池３を製造することとしてもよい。これにより、多結晶シリコンとアモルファスシリコンとの積層構造を有するタンデム型太陽電池を製造することができる。
【0069】
また、本実施の形態では、電極３０２に電圧を印加して、電極３０２をジュール発熱させることにより、プラズマＣＶＤ法で結晶化されたシリコンを堆積することとしたが、これに限られない。例えば、アモルファスシリコンを結晶化させたい対象領域に、フラッシュランプ、レーザ等を用いて間欠的に光照射して、対象領域を加熱することにより、結晶化されたシリコンを堆積させることとしてもよい。この場合の照射時間、デューティー比等は、対象領域の上昇温度、基板３０１の耐熱温度等に基づいて設定すればよい。例えば、上述の電圧印加のパルス幅と同様に、照射時間のパルス幅は、好ましくは０．１ｍｓ以上１００ｍｓ以下、より好ましくは０．１ｍｓ以上１０ｍｓ以下である。また、光照射のデューティー比は、好ましくは５％以上３０％以下であり、より好ましくは５％以上２０％以下である。これにより、対象領域を効率的に加熱するとともに、冷却時間を確保して基板３０１の加熱による不具合等を抑制することができる。
【産業上の利用可能性】
【0070】
本発明は、ボトムゲート型ＴＦＴ、シリコン太陽電池等の半導体装置の製造に好適である。特に、高い応答速度が求められる高精細ディスプレイの画素駆動素子としてのボトムゲート型ＴＦＴ、高いエネルギ変換効率が求められるシリコン太陽電池の製造に好適である。
【符号の説明】
【0071】
１ 薄膜トランジスタ、１０，１０１，２１ 基板、１０２ ゲート電極、１０３ ゲート絶縁膜、１１，２４ シリコン層、１２ ソース電極、１３ ドレイン電極、２２ 配線、２２ａ 電極部、２２ｂ 細線部、２３ 絶縁膜、３ 太陽電池、３０，３０１ 基板、３０２ 電極、３０３，３４ 透明導電膜、３１ ｎ型ポリシリコン層、３２ ｉ型ポリシリコン層、３３ ｐ型ポリシリコン層、５０ プラズマＣＶＤ装置、５１ 真空容器、５２ ＲＦ電源、５３ マッチングボックス、５４ ガス配管、５５ 電極、５６ 電圧印加部、５６１ 電源、５６２ 電流導入端子、５７ 制御部、５８ 基板ホルダ、Ｆ ファンクションジェネレータ、Ｗ ワーク
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
